KR20170127340A - Layout design system and semiconductor device fabricated by using the system - Google Patents

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Abstract

Provided are a layout design system and a semiconductor device with improved reliability manufactured by using the same. The semiconductor device comprises: a filler cell including first and second insulating structures formed in a first direction and having an area defined by a first cell boundary; and an adjacent cell including a third insulating structure formed in the first direction, arranged to be adjacent to the filler cell in the first direction, and having an area defined by a second cell boundary. The first and second insulating structures are arranged to be separated from each other in a second direction perpendicular to the first direction.

Description

레이아웃 디자인 시스템 및 이를 이용하여 제조한 반도체 장치{LAYOUT DESIGN SYSTEM AND SEMICONDUCTOR DEVICE FABRICATED BY USING THE SYSTEM}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a layout design system and a semiconductor device manufactured using the layout design system.

본 발명은 레이아웃 디자인 시스템 및 이를 이용하여 제조한 반도체 장치 에 관한 것이다.The present invention relates to a layout design system and a semiconductor device manufactured using the same.

반도체 장치 제조 공정이 점차 미세화 짐에 따라, 소형화된 반도체 장치에 대한 수요가 날로 증가하고 있다. 이러한 소형화된 반도체 장치를 제조하기 위해서는 완성된 장치의 신뢰성을 확보할 수 있는 레이아웃 디자인이 필요하다. 특히 서로 인접한 트랜지스터 사이의 절연을 확보하면서도, 트랜지스터의 특성이 변하는 것을 방지할 수 있는 레이아웃 디자인이 요구된다.2. Description of the Related Art [0002] As semiconductor device manufacturing processes become finer, demand for miniaturized semiconductor devices is increasing. In order to manufacture such a miniaturized semiconductor device, a layout design capable of securing the reliability of the completed device is required. In particular, a layout design capable of preventing the transistor characteristics from changing while ensuring insulation between adjacent transistors is required.

본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성을 보장하는 레이아웃 디자인을 생성할 수 있는 레이아웃 디자인 시스템을 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a layout design system capable of creating a layout design that assures product reliability.

본 발명이 해결하고자 하는 다른 기술적 과제는, 상기 레이아웃 디자인 시스템을 이용하여 제조되어 신뢰성이 향상된 반도체 장치를 제공하는 것이다.It is another object of the present invention to provide a semiconductor device manufactured using the layout design system and having improved reliability.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical objects of the present invention are not limited to the technical matters mentioned above, and other technical subjects not mentioned can be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 방향으로 형성된 제1 절연 구조체 및 제2 절연 구조체를 포함하고, 제1 셀 바운더리에 의해 그 영역이 정의되는 필러 셀; 및 상기 제1 방향으로 형성된 제3 절연 구조체를 포함하고, 상기 필러 셀과 상기 제1 방향으로 인접하여 배치되고, 제2 셀 바운더리에 의해 그 영역이 정의되는 인접 셀을 포함하고, 상기 제1 절연 구조체 및 상기 제2 절연 구조체는 상기 제1 방향과 수직인 제2 방향으로 서로 이격되어 배치된다.According to an aspect of the present invention, there is provided a semiconductor device including a first insulating structure and a second insulating structure formed in a first direction, the filler cell including a first cell boundary, ; And a third insulating structure formed in the first direction and adjacent to the filler cell in the first direction and having a region defined by a second cell boundary, The structure and the second insulating structure are spaced apart from each other in a second direction perpendicular to the first direction.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 제1 방향으로 형성된 제1 절연 구조체 및 제2 절연 구조체를 포함하고, 제1 셀 바운더리에 의해 그 영역이 정의되는 제1 셀; 및 상기 제1 셀과 상기 제1 방향과 수직인 제2 방향으로 인접하여 배치된 제2 셀을 포함하고, 상기 제1 절연 구조체 및 상기 제2 절연 구조체는 상기 제1 방향과 수직인 제2 방향으로 이격되어 배치된다.According to another aspect of the present invention, there is provided a semiconductor device including a first insulating structure and a second insulating structure formed in a first direction, the first insulating structure having a first region defined by a first cell boundary, Cell; And a second cell arranged adjacent to the first cell in a second direction perpendicular to the first direction, wherein the first and second insulation structures are arranged in a second direction perpendicular to the first direction Respectively.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 레이아웃 디자인 시스템은, 프로세서; 복수의 스탠다드 셀(standard cell) 디자인이 저장된 저장부; 및 상기 프로세서를 이용하여, 정의된 요구 조건(requirement)에 따라 상기 복수의 스탠다드 셀 디자인을 배치하는 배치 모듈을 포함하되, 상기 배치 모듈은, 상기 복수의 스탠다드 셀 디자인 중 어느 하나와 제1 방향으로 인접하도록, 그 내부에 상기 제1 방향으로 형성된 제1 절연 구조체 및 제2 절연 구조체를 포함하는 필러(filler) 디자인을 배치하고, 상기 필러 디자인은 제1 셀 바운더리에 의해 그 영역이 정의되고, 상기 제1 절연 구조체 및 상기 제2 절연 구조체는 제2 방향으로 서로 이격되어 배치된다.According to an aspect of the present invention, there is provided a layout design system including: a processor; A storage unit storing a plurality of standard cell designs; And a deployment module for deploying the plurality of standard cell designs according to defined requirements using the processor, wherein the deployment module is operable to establish a connection with any one of the plurality of standard cell designs in a first direction Wherein a filler design including a first insulator structure and a second insulator structure formed in the first direction is disposed adjacent to the first cell structure so that the filler design is defined by a first cell boundary, The first insulating structure and the second insulating structure are spaced apart from each other in the second direction.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 레이아웃 디자인 시스템은, 프로세서; 중간(intermediate) 디자인이 저장된 저장부; 및 상기 프로세서를 이용하여, 상기 중간 디자인 내에 디자인 요소(design element)를 생성하는 생성 모듈을 포함하되, 상기 중간 디자인은, 스탠다드 셀 디자인 및 상기 스탠다드 셀 디자인과 제1 방향으로 인접하도록 배치되는 필러 디자인을 포함하고, 상기 필러 디자인은 제1 셀 바운더리에 의해 그 영역이 정의되고, 상기 생성 모듈은, 상기 필러 디자인 내에 제1 절연 구조체 및 제2 절연 구조체를 상기 제1 방향으로 생성하되, 상기 제1 절연 구조체 및 상기 제2 절연 구조체가 제2 방향으로 서로 이격되어 배치되도록 한다.According to another aspect of the present invention, there is provided a layout design system including: a processor; A storage unit for storing an intermediate design; And a creation module for creating a design element within the intermediate design using the processor, wherein the intermediate design includes a standard cell design and a filler design disposed adjacent to the standard cell design in a first direction Wherein the filler design defines its area by a first cell boundary, wherein the creation module creates a first insulator structure and a second insulator structure in the first direction within the filler design, The insulating structure and the second insulating structure are spaced apart from each other in the second direction.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.

도 1은 본 발명의 일 실시예에 따른 레이아웃 디자인 시스템의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치의 레이아웃도이다.
도 4는 도 3에 도시된 필러 셀을 설명하기 위한 도면이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다.
도 6은 도 5에 도시된 필러 셀을 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 레이아웃 디자인 시스템의 블록도이다.
도 8은 본 발명의 또 다른 실시예에 따른 레이아웃 디자인 시스템의 블록도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다.1 is a block diagram of a layout design system in accordance with an embodiment of the present invention.
2 is a layout diagram of a semiconductor device according to an embodiment of the present invention.
3 is a layout diagram of a semiconductor device according to another embodiment of the present invention.
FIG. 4 is a view for explaining a filler cell shown in FIG. 3. FIG.
5 is a layout diagram of a semiconductor device according to another embodiment of the present invention.
FIG. 6 is a view for explaining a filler cell shown in FIG. 5. FIG.
7 is a block diagram of a layout design system in accordance with another embodiment of the present invention.
8 is a block diagram of a layout design system according to another embodiment of the present invention.
9 is a layout diagram of a semiconductor device according to another embodiment of the present invention.
10 is a layout diagram of a semiconductor device according to another embodiment of the present invention.
11 is a layout diagram of a semiconductor device according to still another embodiment of the present invention.
12 is a layout view of a semiconductor device according to another embodiment of the present invention.
13 is a layout view of a semiconductor device according to another embodiment of the present invention.
14 is a layout diagram of a semiconductor device according to another embodiment of the present invention.

도 1은 본 발명의 일 실시예에 따른 레이아웃 디자인 시스템의 블록도이다.1 is a block diagram of a layout design system in accordance with an embodiment of the present invention.

이하에서 사용되는 사용되는 '부' 또는 '모듈'이라는 용어는 소프트웨어 또는 FPGA또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '부' 또는 '모듈'은 어떤 역할들을 수행한다. 그렇지만 '부' 또는 '모듈'은 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '부' 또는 '모듈'은 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '부' 또는 '모듈'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함할 수 있다. 구성요소들과 '부' 또는 '모듈'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '부' 또는 '모듈'들로 결합되거나 추가적인 구성요소들과 '부' 또는 '모듈'들로 더 분리될 수 있다.The term "sub-unit" or "module" as used herein refers to a hardware component such as software or an FPGA or ASIC, and a sub-unit or module performs certain roles. However, " part " or " module " is not meant to be limited to software or hardware. The term " part " or " module " may be configured to reside on an addressable storage medium and configured to play one or more processors. Thus, by way of example, 'a' or 'module' is intended to be broadly interpreted as encompassing any type of process, including features such as software components, object-oriented software components, class components and task components, Microcode, circuitry, data, databases, data structures, tables, arrays, and variables, as used herein, Or " modules " or " modules " or " modules " or " modules " Can be further separated.

도 1을 참조하면, 레이아웃 디자인 시스템(1)은, 저장부(10), 배치 모듈(20), 생성 모듈(30) 및 프로세서(50)를 포함한다.1, the layout design system 1 includes a storage unit 10, a placement module 20, a creation module 30, and a processor 50. [

저장부(10)에는 스탠다드 셀(standard cell) 디자인(12)이 저장될 수 있다. 여기서, 스탠다드 셀은, 블록, 소자 또는 칩 설계에서 최소 단위를 구성하는 유닛일 수 있다. 예를 들어, 소자가 SRAM(Static Random Access Memory) 소자 또는 로직(logic) 소자일 경우, 이를 구성하는 스탠다드 셀은 인버터(inverter) 셀일 수 있다.A standard cell design 12 may be stored in the storage unit 10. Here, the standard cell may be a unit that constitutes the minimum unit in a block, element, or chip design. For example, when the device is a static random access memory (SRAM) device or a logic device, the standard cell constituting the device may be an inverter cell.

한편, 스탠다드 셀 디자인(12)은 이러한 스탠다드 셀을 제조할 수 있는 레이아웃을 포함할 수 있다. 예를 들어, 스탠다드 셀 디자인(12)은 액티브 영역과, 액티브 영역 상에 배치된 게이트 영역을 포함할 수 있다.On the other hand, the standard cell design 12 may include a layout capable of manufacturing such a standard cell. For example, the standard cell design 12 may include an active region and a gate region disposed on the active region.

비록 도 1에는 저장부(10) 내에 1개의 스탠다드 셀 디자인(12)이 저장된 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇의 실시예에서, 저장부(10)에는 1개의 블록, 소자 또는 칩을 구성하는 복수의 스탠다드 셀 디자인(12)이 저장되어 있을 수 있다. 즉, 복수의 스탠다드 셀 디자인(12)은 라이브러리 형태로 저장부(10) 내에 저장될 수 있다.Although FIG. 1 shows one standard cell design 12 stored in the storage unit 10, the present invention is not limited thereto. In some embodiments of the present invention, the storage unit 10 may store a plurality of standard cell designs 12 that constitute one block, element, or chip. That is, a plurality of standard cell designs 12 can be stored in the storage unit 10 in the form of a library.

한편, 저장부(10)에는 배치 모듈(20)이 출력한 중간(intermediate) 디자인(14)이 저장될 수 있다. 본 실시예에서, 중간 디자인(14)은, 스탠다드 셀 디자인(12)과, 스탠다드 디자인(12)에 인접하여 배치되고, 그 내부에 복수의 절연 구조체를 포함하는 필러(filler) 디자인을 포함할 수 있다. 이에 대한 보다 구체적인 설명은 후술하도록 한다.Meanwhile, the intermediate design 14 output from the placement module 20 may be stored in the storage unit 10. [ The middle design 14 may include a standard cell design 12 and a filler design disposed adjacent to the standard design 12 and including a plurality of insulative structures therein have. A more detailed description thereof will be described later.

본 실시예에서, 스탠다드 셀 디자인(12)은 도시된 것과 같이 배치 모듈(12)의 입력으로 이용되고, 중간 디자인(14)은 생성 모듈(30)의 입력으로 이용될 수 있다.In the present embodiment, the standard cell design 12 is used as an input to the placement module 12 as shown, and the intermediate design 14 can be used as an input to the creation module 30. [

본 발명의 몇몇 실시예에서, 이러한 저장부(10)는 예를 들어, 비휘발성 메모리 장치(non-volatile memory device)로 구성될 수 있다. 이러한 비휘발성 메모리 장치의 예로는, NAND 플래시, NOR 플래시, MRAM, PRAM, RRAM 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 한편, 본 발명의 다른 몇몇 실시예에서, 이러한 저장부(10)는 하드 디스크 드라이브, 자기 기억 장치 등으로 이루어질 수도 있다.In some embodiments of the invention, such storage 10 may be comprised of, for example, a non-volatile memory device. Examples of such nonvolatile memory devices include NAND flash, NOR flash, MRAM, PRAM, RRAM, and the like, but the present invention is not limited thereto. Meanwhile, in some other embodiments of the present invention, the storage unit 10 may be a hard disk drive, a magnetic storage device, or the like.

배치 모듈(20)은, 프로세서(50)를 이용하여, 정의된 칩 디자인 요구 조건(19)에 따라 복수의 스탠다드 셀 디자인(12)을 배치하여 중간 디자인(14)을 생성할 수 있다. 이렇게 생성된 중간 디자인(14)은 저장부(10)에 저장될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.The placement module 20 may use the processor 50 to create a plurality of standard cell designs 12 in accordance with the defined chip design requirements 19 to produce the intermediate design 14. The intermediate design 14 thus generated can be stored in the storage unit 10, but the present invention is not limited thereto.

한편, 배치 모듈(20)에 제공되는 칩 디자인 요구 조건(19)은 사용자 등에 의해 입력될 수도 있으나, 도시된 것과 달리 저장부(10)에 미리 저장되어 있을 수도 있다.Meanwhile, the chip design requirement 19 provided to the placement module 20 may be input by a user or the like, but may be stored in advance in the storage unit 10, unlike the one shown in FIG.

본 발명의 몇몇 실시예에서, 이러한 배치 모듈(20)은 소프트웨어 형태로 구현될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.In some embodiments of the invention, such a deployment module 20 may be implemented in software, but the invention is not so limited.

생성 모듈(30)은, 프로세서(50)를 이용하여, 중간 디자인(14) 내에 디자인 요소(design element)를 생성할 수 있다. 본 실시예에서, 이러한 생성 모듈(30)이 생성하는 디자인 요소로는 예를 들어, 액티브 영역, 더미 게이트 영역 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.The creation module 30 may use the processor 50 to create a design element in the intermediate design 14. In this embodiment, design elements generated by the generation module 30 include, for example, an active region, a dummy gate region, and the like, but the present invention is not limited thereto.

특히 본 실시예에서, 생성 모듈(30)은, 중간 디자인(14)에 포함된 스탠다드 셀 디자인(12)에 인접하여 배치되는 필러 디자인 내에 서로 이격되도록 배치된 복수의 절연 구조체를 생성할 수 있다. 이에 대한 구체적인 설명은 후술하도록 한다.In particular, in this embodiment, the generating module 30 may generate a plurality of insulating structures that are spaced apart from each other within a filler design disposed adjacent to the standard cell design 12 included in the intermediate design 14. [ A detailed description thereof will be given later.

본 발명의 몇몇 실시예에서, 이러한 생성 모듈(30) 역시 소프트웨어 형태로 구현될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.In some embodiments of the invention, such generation module 30 may also be implemented in software, but the invention is not so limited.

한편, 본 발명의 몇몇 실시예에서, 배치 모듈(20)과 생성 모듈(30)이 모두 소프트웨어 형태로 구현될 경우, 배치 모듈(20)과 생성 모듈(30)은 저장부(10)에 코드(code) 형태로 저장될 수도 있고, 저장부(10)와 분리된 다른 저장부(미도시)에 코드 형태로 저장될 수도 있다.In some embodiments of the present invention, when both the batch module 20 and the generation module 30 are implemented in software, the batch module 20 and the generation module 30 store the code code, or may be stored in a code form in another storage unit (not shown) separate from the storage unit 10.

프로세서(50)는 배치 모듈(20)과 생성 모듈(30)이 연산을 수행하는데 이용될 수 있다. 비록 도 1에서는 1개의 프로세서(50) 만을 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 프로세서(50)는 복수 개가 배치될 수도 있다. 다시 말해, 도시된 레이아웃 디자인 시스템(1)은 멀티-코어 환경에서 구동되는 것으로 얼마든지 변형될 수 있다. 이처럼 레이아웃 디자인 시스템(1)이 멀티-코어 환경에서 구동될 경우, 연산 효율이 향상될 수 있다.The processor 50 may be used by the placement module 20 and the generation module 30 to perform operations. Although only one processor 50 is shown in FIG. 1, the present invention is not limited thereto. In some embodiments of the invention, a plurality of processors 50 may be deployed. In other words, the illustrated layout design system 1 can be modified in any way to be driven in a multi-core environment. As described above, when the layout design system 1 is driven in a multi-core environment, arithmetic efficiency can be improved.

한편, 비록 도면에는 상세히 도시되지 않았지만, 프로세서(50)는 연산 능력 향상을 위해, L1, L2 등의 캐시 메모리를 추가로 포함할 수도 있다.On the other hand, although not shown in detail in the drawings, the processor 50 may further include a cache memory such as L1, L2, etc. in order to improve the computing capability.

비록, 도 1에서는, 레이아웃 디자인 시스템(1)이, 칩 디자인 요구 조건(19)에 따라 스탠다드 셀 디자인(12)을 배치하여 칩 디자인(40)을 생성하는 것이 도시되어 있으나, 본 발명이 도시된 것에 제한되는 것은 아니며, 이는 얼마든지 다르게 변형될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 레이아웃 디자인 시스템(1)은, 블록 디자인 요구 조건(미도시)에 따라 스탠다드 셀 디자인(12)을 배치하여 블록 디자인(미도시)을 생성하는 것으로 변형될 수도 있다.Although the layout design system 1 is shown in FIG. 1 to place the standard cell design 12 in accordance with the chip design requirements 19 to generate the chip design 40, But is not limited to, and can be modified to any number of different forms. For example, in some embodiments of the present invention, the layout design system 1 is arranged to place a standard cell design 12 in accordance with block design requirements (not shown) to generate a block design (not shown) .

도 2는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃도이다. 예를 들어, 도 2의 레이아웃도는 도 1에 도시된 중간 디자인(14)의 레이아웃도일 수 있다.2 is a layout diagram of a semiconductor device according to an embodiment of the present invention. For example, the layout diagram of FIG. 2 may also be the layout of the intermediate design 14 shown in FIG.

도 1을 다시 참조하면, 배치 모듈(20)은 칩 디자인 요구 조건(19)에 따라 복수의 스탠다드 셀 디자인(12)을 배치할 수 있다. 그리고, 배치 모듈(20)은 복수의 스탠다드 셀 디자인(12) 사이에 필러 디자인을 배치하여 중간 디자인(14)을 생성할 수 있다.Referring again to FIG. 1, the placement module 20 may place a plurality of standard cell designs 12 in accordance with the chip design requirements 19. The placement module 20 can then create a middle design 14 by placing a filler design between the plurality of standard cell designs 12.

도 2는 칩 디자인 요구 조건(19)에 따라 복수의 스탠다드 셀 디자인(120a 내지 120f, 122a 내지 122e)과 필러 디자인(130a 내지 130c)이 배치된 일 예를 도시한 것이다.Figure 2 shows an example in which a plurality of standard cell designs 120a-120f, 122a-122e and filler designs 130a-130c are arranged according to chip design requirements 19.

도 2를 참조하면, 스탠다드 셀 디자인(120a 내지 120f) 및 스탠다드 셀 디자인(122a 내지 122e)은 중간 디자인(14)의 상하에 배치된다. 그리고 필러 디자인(130a 내지 130c)은 스탠다드 셀 디자인(120a 내지 120f)과 스탠다드 셀 디자인(122a 내지 122e) 사이에 배치된다.Referring to FIG. 2, standard cell designs 120a-120f and standard cell designs 122a-122e are placed above and below the middle design 14. And the filler designs 130a-c are disposed between the standard cell designs 120a-120f and the standard cell designs 122a-122e.

본 실시예에서는, 설명의 편의를 위해, 스탠다드 셀 디자인(120a 내지 120f)은 필러 디자인(130a 내지 130c)과 제1 방향(Y)으로 인접하여 배치되고, 스탠다드 셀 디자인(122a 내지 122e)도 필러 디자인(130a 내지 130c)과 제1 방향(Y)으로 인접하여 배치되도록 도시되었으나, 본 발명의 범위가 이에 제한되는 것은 아니다. 즉, 스탠다드 셀 디자인(120a 내지 120f) 또는 스탠다드 셀 디자인(122a 내지 122e)은 필러 디자인(130a 내지 130c)과 제2 방향(X)으로 인접하여 배치될 수도 있다.In the present embodiment, for convenience of description, the standard cell designs 120a to 120f are disposed adjacent to the filler designs 130a to 130c in the first direction Y, Are arranged to be adjacent to the designs 130a to 130c in the first direction Y, but the scope of the present invention is not limited thereto. That is, the standard cell designs 120a to 120f or the standard cell designs 122a to 122e may be disposed adjacent to the filler designs 130a to 130c in the second direction X. [

여기서 필러 디자인(130a 내지 130c)은 그 경계를 구분짓는 제1 셀 바운더리에 의해 그 영역이 정의된다. 예를 들어, 필러 디자인(130b)은 제1 셀 바운더리(A)에 의해 그 영역이 정의된다. 마찬가지로, 스탠다드 셀 디자인(120a 내지 120f) 및 스탠다드 셀 디자인(122a 내지 122e)은 그 경계를 구분짓는 제2 셀 바운더리에 의해 그 영역이 정의된다. 예를 들어, 스탠다드 셀 디자인(120f)은 제2 셀 바운더리(B)에 의해 그 영역이 정의된다.Herein, the filler design 130a to 130c is defined by a first cell boundary that delimits the boundary. For example, the filler design 130b is defined by the first cell boundary (A). Similarly, the standard cell designs 120a to 120f and the standard cell designs 122a to 122e are defined by a second cell boundary that delimits the boundary. For example, the standard cell design 120f is defined by the second cell boundary B.

스탠다드 셀 디자인(120a 내지 120f) 사이, 그리고 스탠다드 셀 디자인(122a 내지 122e) 사이에는 절연 구조체가 형성된다. 예를 들어, 스탠다드 셀 디자인(120a)과 스탠다드 셀 디자인(120b)의 경계에는 절연 구조체(150a)가 제1 방향(Y)으로 형성되고, 스탠다드 셀 디자인(120e)과 스탠다드 셀 디자인(120f)의 경계에는 절연 구조체(150d)가 제1 방향(Y)으로 형성될 수 있다. 마찬가지로, 스탠다드 셀 디자인(122a)과 스탠다드 셀 디자인(122b)의 경계에는 절연 구조체(150c)가 제1 방향(Y)으로 형성되고, 스탠다드 셀 디자인(122d)과 스탠다드 셀 디자인(122e)의 경계에는 절연 구조체(150f)가 제1 방향(Y)으로 형성될 수 있다.An insulating structure is formed between the standard cell designs 120a-120f and between the standard cell designs 122a-122e. For example, at the boundary between the standard cell design 120a and the standard cell design 120b, the insulating structure 150a is formed in the first direction Y, and the standard cell design 120e and the standard cell design 120f The insulating structure 150d may be formed in the first direction Y at the boundary. Similarly, the insulating structure 150c is formed in the first direction Y at the boundary between the standard cell design 122a and the standard cell design 122b, and the boundary between the standard cell design 122d and the standard cell design 122b The insulating structure 150f may be formed in the first direction Y. [

한편, 필러 디자인(130a 내지 130c) 사이에도 절연 구조체가 형성된다. 예를 들어, 필러 디자인(130a)과 필러 디자인(130b)의 경계에는 절연 구조체(150b)가 형성되고, 필러 디자인(130b)과 필러 디자인(130c)의 경계에는 절연 구조체(150e)가 형성될 수 있다.On the other hand, an insulating structure is also formed between the filler designs 130a to 130c. For example, an insulating structure 150b may be formed at the boundary between the filler design 130a and the filler design 130b, and an insulating structure 150e may be formed at the boundary between the filler design 130b and the filler design 130c. have.

이들 절연 구조체들은 각각의 셀을 정의하는 디자인 사이에 전기적인 절연을 제공하기 위한 것이다. 그런데, 본 실시예에서와 같이 제1 방향(Y)으로 연속적으로 연장되는 절연 구조체(150a, 150b, 150c) 또는 절연 구조체(150d, 150e, 150f)는, 그 주변의 셀 영역에 형성되는 트랜지스터와 같은 소자들의 특성을 변화시킬 수 있다. These insulating structures are intended to provide electrical isolation between designs defining each cell. As in the present embodiment, the insulating structures 150a, 150b and 150c or the insulating structures 150d, 150e and 150f continuously extending in the first direction Y may be formed by using a transistor The characteristics of the same devices can be changed.

구체적으로, 절연 구조체(150a, 150b, 150c) 또는 절연 구조체(150d, 150e, 150f)는 반도체 기판 또는 반도체 기판에 형성된 액티브 영역에 트렌치를 형성한 후, 형성된 트렌치에 절연 물질을 매립하는 방식으로 형성될 수 있는데, 이와 같이 형성된 절연 구조체(150a, 150b, 150c) 또는 절연 구조체(150d, 150e, 150f)는 셀 영역에 형성되는 트랜지스터에 스트레스를 가할 수 있다. 특히, 제1 방향(Y)으로 연속적으로 연장되는 복수의 절연 구조체(150a, 150b, 150c)의 라인(line) 또는 복수의 절연 구조체(150d, 150e, 150f)의 라인은 셀 영역에 형성되는 트랜지스터에 가해지는 스트레스를 더욱 증가시킬 수 있다.Specifically, the insulating structures 150a, 150b and 150c or the insulating structures 150d, 150e and 150f are formed by forming a trench in an active region formed in a semiconductor substrate or a semiconductor substrate and then filling an insulating material into the trench formed The insulating structures 150a, 150b and 150c or the insulating structures 150d, 150e and 150f thus formed may stress the transistors formed in the cell region. Particularly, a line of a plurality of insulating structures 150a, 150b and 150c or a plurality of lines of the plurality of insulating structures 150d, 150e and 150f continuously extending in the first direction Y is formed in the cell region Thereby further increasing the stress applied to the battery.

이에 따라 스트레스가 과도하게 증가하게 되면, 셀 영역에 형성되는 트랜지스터의 동작 특성이 변하게 될 뿐 아니라, 그 특성을 예측하는 것도 어려워질 수 있다.Accordingly, if the stress is excessively increased, not only the operating characteristics of the transistors formed in the cell region are changed but also the characteristics thereof may be difficult to predict.

도 3은 본 발명의 다른 실시예에 따른 반도체 장치의 레이아웃도이다. 예를 들어, 도 3의 레이아웃도는 도 1에 도시된 중간 디자인(14)의 레이아웃도일 수 있다. 그리고 도 4는 도 3에 도시된 필러 디자인을 설명하기 위한 도면이다.3 is a layout diagram of a semiconductor device according to another embodiment of the present invention. For example, the layout of FIG. 3 may also be the layout of the intermediate design 14 shown in FIG. And FIG. 4 is a view for explaining the filler design shown in FIG.

도 3을 참조하면, 도 2의 실시예와 다른 점은, 중간 디자인(14)은, 스탠다드 셀 디자인(120a 내지 120f)과 스탠다드 셀 디자인(122a 내지 122e) 사이에, 제2 방향(X)으로 서로 이격된 복수의 절연 구조체를 포함하는 필러 디자인(132a 내지 132c)을 포함한다는 점이다.3, the intermediate design 14 includes a plurality of standard cell designs 120a-120f and a plurality of standard cell designs 122a-122e in a second direction X And includes filler designs 132a through 132c that include a plurality of spaced apart insulator structures.

도 4를 함께 참조하면, 필러 디자인(132b)은 제1 방향(Y)으로 형성된 제1 절연 구조체(152b) 및 제2 절연 구조체(154b)를 포함한다. 필러 디자인(132b)은 제1 셀 바운더리(C1)에 의해 그 영역이 정의된다.4, the filler design 132b includes a first insulator structure 152b and a second insulator structure 154b formed in a first direction (Y). The area of the filler design 132b is defined by the first cell boundary C1.

본 실시예에서, 제1 절연 구조체(152b) 및 제2 절연 구조체(154b) 중 적어도 하나는 제1 셀 바운더리(C1)로부터 제2 방향(X)으로 이격되어 배치될 수 있다. 예를 들어, 제1 절연 구조체(152b)와 제2 절연 구조체(154b)는 제2 방향(X)으로 간격(S1)만큼 이격되어 배치될 수 있다.In this embodiment, at least one of the first insulating structure 152b and the second insulating structure 154b may be disposed apart from the first cell boundary C1 in the second direction X. [ For example, the first insulating structure 152b and the second insulating structure 154b may be spaced apart from each other in the second direction X by a distance S1.

한편, 본 실시예에서, 제1 절연 구조체(152b)는 제1 셀 바운더리(C1)의 일 측변으로부터 제2 방향(X)으로 제1 거리(D1)만큼 이격되어 배치되고, 제2 절연 구조체(154b)는 제1 셀 바운더리(C1)의 일 측변으로부터 제2 방향(X)으로 제1 거리(D1)와 다른 제2 거리(D2)만큼 이격되어 배치될 수 있다.In the present embodiment, the first insulating structure 152b is disposed apart from the one side of the first cell boundary C1 by a first distance D1 in the second direction X, and the second insulating structure 152b 154b may be disposed apart from the first side D1 of the first cell boundary C1 in the second direction X by a second distance D2 different from the first distance D1.

나아가, 본 실시예에서, 제1 절연 구조체(152b) 및 상기 제2 절연 구조체(154b)는 제2 방향(X)으로 서로 오버랩되지 않을 수 있다. 다시 말해서 제1 절연 구조체(152b)와 제2 절연 구조체(154b)는 제1 방향(Y)으로 간격(S2)을 두고 이격되어 배치될 수 있다.Further, in this embodiment, the first insulating structure 152b and the second insulating structure 154b may not overlap with each other in the second direction X. [ In other words, the first insulating structure 152b and the second insulating structure 154b may be spaced apart in the first direction Y with an interval S2 therebetween.

도 3을 다시 참조하면, 스탠다드 셀 디자인(120c, 120d)은 제1 방향(Y)으로 형성된 제3 절연 구조체(150g)를 포함하고, 필러 디자인(132b)과 제1 방향(Y)으로 인접하여 배치된다. 여기서 스탠다드 셀 디자인(120c, 120d)은 각각 제2 셀 바운더리에 의해 그 영역이 정의될 수 있다.3, the standard cell designs 120c and 120d include a third insulating structure 150g formed in a first direction Y and are adjacent to the filler design 132b in a first direction Y . Here, each of the standard cell designs 120c and 120d may be defined by a second cell boundary.

이와 같은 필러 디자인(132b)에서, 예를 들어 제1 절연 구조체(152b)는 제3 절연 구조체(150g)와 연결되지만, 제2 절연 구조체(154b)는 제3 절연 구조체(150g)와 미연결될 수 있다.In such a filler design 132b, for example, the first insulative structure 152b may be connected to the third insulative structure 150g, while the second insulative structure 154b may be unconnected to the third insulative structure 150g have.

이에 따라, 제1 방향(Y)으로 연속적으로 연장되는 복수의 절연 구조체의 라인이 형성되는 것을 방지할 수 있고, 이로 인해 셀 영역에 형성되는 트랜지스터에 가해지는 스트레스가 과도하게 증가하는 것을 피할 수 있다.Thus, it is possible to prevent the formation of lines of a plurality of insulating structures continuously extending in the first direction (Y), thereby avoiding an excessive increase in the stress applied to the transistor formed in the cell region .

한편, 본 실시예에서는 필러 디자인(132b)을 중심으로 제1 방향(Y)으로 인접한 셀들은 스탠다드 셀 디자인(120c, 120d 등)으로 설명하였으나, 본 발명의 범위가 이에 제한되는 것은 아니다. 즉, 필러 디자인(132b)을 중심으로 제1 방향(Y)으로 인접한 셀 디자인(120c, 120d 등)은 필러 디자인일 수도 있다.Meanwhile, although the cells adjacent to each other in the first direction Y around the filler design 132b are described as the standard cell designs 120c and 120d, the scope of the present invention is not limited thereto. That is, the adjacent cell designs 120c, 120d, etc. in the first direction Y about the filler design 132b may be filler designs.

도 5는 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다. 예를 들어, 도 5의 레이아웃도는 도 1에 도시된 중간 디자인(14)의 레이아웃도일 수 있다. 그리고 도 6은 도 5에 도시된 필러 디자인을 설명하기 위한 도면이다.5 is a layout diagram of a semiconductor device according to another embodiment of the present invention. For example, the layout diagram of Fig. 5 may also be the layout of the intermediate design 14 shown in Fig. And FIG. 6 is a view for explaining the filler design shown in FIG.

도 5 및 도 6을 함께 참조하면, 도 3 및 도 4의 실시예와 다른 점은, 필러 디자인(134b)은 제1 방향(Y)으로 형성된 제1 절연 구조체(156b) 및 제2 절연 구조체(158b)를 포함하고, 나아가 제1 방향(Y)으로 형성된 제4 절연 구조체(157b) 및 제5 절연 구조체(158b)를 더 포함한다는 점이다. 필러 디자인(134b)은 제1 셀 바운더리(C2)에 의해 그 영역이 정의된다.5 and 6, the filler design 134b differs from the embodiment of FIGS. 3 and 4 in that the filler design 134b includes a first insulating structure 156b and a second insulating structure 156b formed in a first direction Y 158b and further includes a fourth insulating structure 157b and a fifth insulating structure 158b formed in a first direction Y. [ The area of the filler design 134b is defined by the first cell boundary C2.

본 실시예에서, 제1 절연 구조체(156b) 및 제2 절연 구조체(158b) 중 적어도 하나는 제1 셀 바운더리(C2)로부터 제2 방향(X)으로 이격되어 배치될 수 있다. 예를 들어, 제1 절연 구조체(156b)와 제2 절연 구조체(158b)는 제2 방향(X)으로 간격(S11)만큼 이격되어 배치될 수 있다.In this embodiment, at least one of the first insulating structure 156b and the second insulating structure 158b may be disposed apart from the first cell boundary C2 in the second direction X. [ For example, the first insulating structure 156b and the second insulating structure 158b may be spaced apart in the second direction X by an interval S11.

마찬가지로, 제4 절연 구조체(157b) 및 제5 절연 구조체(159b) 중 적어도 하나는 제1 셀 바운더리(C2)로부터 제2 방향(X)으로 이격되어 배치될 수 있다. 예를 들어, 제4 절연 구조체(157b)와 제5 절연 구조체(159b)는 제2 방향(X)으로 간격(S12)만큼 이격되어 배치될 수 있다.Likewise, at least one of the fourth insulating structure 157b and the fifth insulating structure 159b may be disposed apart from the first cell boundary C2 in the second direction X. [ For example, the fourth insulating structure 157b and the fifth insulating structure 159b may be spaced apart from each other in the second direction X by an interval S12.

본 실시예에서, 간격(S11) 및 간격(S12)은 동일할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다. 즉, 본 발명의 다른 몇몇의 실시예에서, 간격(S11) 및 간격(S12)은 서로 다르게 설정될 수도 있다.In this embodiment, the interval S11 and the interval S12 may be the same, but the scope of the present invention is not limited thereto. That is, in some other embodiments of the present invention, interval S11 and interval S12 may be set differently.

한편, 본 실시예에서, 제1 절연 구조체(156b)는 제1 셀 바운더리(C1)의 일 측변으로부터 제2 방향(X)으로 제1 거리(D1)만큼 이격되어 배치되고, 제2 절연 구조체(158b)는 제1 셀 바운더리(C2)의 일 측변으로부터 제2 방향(X)으로 제1 거리(D1)와 다른 제2 거리(D2)만큼 이격되어 배치될 수 있다. 그리고 제4 절연 구조체(157b)는 제1 셀 바운더리(C1)의 일 측변으로부터 제2 방향으로 제3 거리(D3)만큼 이격되어 배치되고, 제5 절연 구조체(159b)는 제1 셀 바운더리(C2)의 일 측변으로부터 제2 방향(X)으로 제3 거리(D3)와 다른 제4 거리(D4)만큼 이격되어 배치될 수 있다.In the present embodiment, the first insulating structure 156b is disposed apart from the one side of the first cell boundary C1 by a first distance D1 in the second direction X, and the second insulating structure 156b 158b may be spaced from the first side boundary of the first cell boundary C2 by a second distance D2 different from the first distance D1 in the second direction X. [ The fourth insulating structure 157b is disposed at a third distance D3 from the one side of the first cell boundary C1 in the second direction and the fifth insulating structure 159b is disposed at the first cell boundary C2 The third distance D3 and the fourth distance D4 different from each other in the second direction X. [

나아가, 본 실시예에서, 제1 절연 구조체(156b) 및 제2 절연 구조체(158b)는 제2 방향(X)으로 서로 오버랩되지 않을 수 있다. 다시 말해서 제1 절연 구조체(156b) 및 제2 절연 구조체(158b)는 제1 방향(Y)으로 간격(S2)을 두고 이격되어 배치될 수 있다. 마찬가지로, 제4 절연 구조체(157b) 및 제5 절연 구조체(158b)는 제2 방향(X)으로 서로 오버랩되지 않을 수 있다. 다시 말해서 제4 절연 구조체(157b) 및 제5 절연 구조체(158b)는 제1 방향(Y)으로 간격(S2)을 두고 이격되어 배치될 수 있다.Further, in this embodiment, the first insulating structure 156b and the second insulating structure 158b may not overlap with each other in the second direction X. [ In other words, the first insulating structure 156b and the second insulating structure 158b may be spaced apart in the first direction Y with an interval S2. Similarly, the fourth insulating structure 157b and the fifth insulating structure 158b may not overlap with each other in the second direction X. [ In other words, the fourth insulating structure 157b and the fifth insulating structure 158b may be spaced apart in the first direction Y with an interval S2 therebetween.

도 5을 다시 참조하면, 스탠다드 셀 디자인(120d, 120e)은 제1 방향(Y)으로 형성된 제3 절연 구조체(150h)를 포함하고, 필러 디자인(134b)과 제1 방향(Y)으로 인접하여 배치된다. 여기서 스탠다드 셀 디자인(120d, 120e)은 각각 제2 셀 바운더리에 의해 그 영역이 정의될 수 있다.5, the standard cell designs 120d and 120e include a third insulating structure 150h formed in a first direction Y and are adjacent to the filler design 134b in a first direction Y . Here, the standard cell designs 120d and 120e can be defined by their respective second cell boundaries.

이와 같은 필러 디자인(134b)에서, 예를 들어 제4 절연 구조체(157b)는 제3 절연 구조체(150h)와 연결되지만, 제2 절연 구조체(159b)는 제3 절연 구조체(150h)와 미연결될 수 있다.In such a filler design 134b, for example, the fourth insulator structure 157b is connected to the third insulator structure 150h, while the second insulator structure 159b is not connected to the third insulator structure 150h. have.

이에 따라, 제1 방향(Y)으로 연속적으로 연장되는 복수의 절연 구조체의 라인이 형성되는 것을 방지할 수 있고, 이로 인해 셀 영역에 형성되는 트랜지스터에 가해지는 스트레스가 과도하게 증가하는 것을 피할 수 있다.Thus, it is possible to prevent the formation of lines of a plurality of insulating structures continuously extending in the first direction (Y), thereby avoiding an excessive increase in the stress applied to the transistor formed in the cell region .

도 7은 본 발명의 다른 실시예에 따른 레이아웃 디자인 시스템의 블록도이다.7 is a block diagram of a layout design system in accordance with another embodiment of the present invention.

도 7을 참조하면, 레이아웃 디자인 시스템(2)의 저장부(10)에는 복수의 후보 필러 디자인(16)이 더 저장될 수 있다.Referring to FIG. 7, a plurality of candidate filler designs 16 may be further stored in the storage unit 10 of the layout design system 2.

구체적으로, 저장부(10)에는, 앞서 도 3 내지 도 6에 걸쳐 설명한 바에 따르는 복수의 절연 구조체을 포함하는 후보 필러 디자인이 저장될 수 있다.Specifically, in the storage unit 10, a candidate filler design including a plurality of insulating structures as described above with reference to Figs. 3 to 6 may be stored.

한편, 본 실시예에서, 생성 모듈(32)은, 중간 디자인(14)에 포함된 필러 디자인을 저장부(10)에 저장된 복수의 후보 필러 디자인(16) 중 어느 하나로 교환할 수 있다. 즉, 본 실시예에 따른 따른 생성 모듈(32)은 앞서 설명한 실시예와 같이 복수의 절연 구조체를 신규로 생성하는 것이 아니라, 앞서 도 3 내지 도 6에 걸쳐 설명한 바에 따르는 복수의 절연 구조체을 포함하는 후보 필러 디자인(16)을 선택함으로써, 중간 디자인(14)을 생성할 수 있다.In the present embodiment, on the other hand, the generation module 32 can replace the filler design included in the intermediate design 14 with any one of a plurality of candidate filler designs 16 stored in the storage section 10. [ That is, the generation module 32 according to the present embodiment does not newly generate a plurality of insulating structures as in the above-described embodiments, but instead generates a plurality of candidates including a plurality of insulating structures as described above with reference to Figs. 3 to 6 By selecting the filler design 16, the intermediate design 14 can be created.

한편, 도 7에서는, 생성 모듈(32)이 복수의 후보 필러 디자인(16) 중 어느 하나를 선택하는 것만 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서는, 배치 모듈(20)이 서로 다른 절연 구조체를 포함하는 복수의 후보 필러 디자인(16) 중 어느 하나를 선택할 수도 있다. 예를 들어, 배치 모듈(20)이 필러 디자인을 배치하는 단계에서, 복수의 후보 필러 디자인(16) 중 도 4에 도시된 형태의 절연 구조체를 포함하는 필러 디자인 또는 도 6에 도시된 형태의 절연 구조체를 포함하는 필러 디자인을 선택하도록 실시예가 변형되어 실시될 수도 있다.7, only one of the plurality of candidate filler designs 16 is selected by the generation module 32, but the present invention is not limited thereto. In some embodiments of the present invention, the placement module 20 may select any of a plurality of candidate filler designs 16 that include different insulating structures. For example, in the step of arranging the filler design by the placement module 20, the filler design comprising the insulating structure of the type shown in FIG. 4 or the isolation of the form shown in FIG. 6 among the plurality of candidate filler designs 16 Embodiments may be modified and implemented to select a filler design that includes the structure.

도 8은 본 발명의 또 다른 실시예에 따른 레이아웃 디자인 시스템의 블록도이다.8 is a block diagram of a layout design system according to another embodiment of the present invention.

도 8을 참조하면, 레이아웃 디자인 시스템(3)에서, 배치 모듈(22)과 생성 모듈(34)은 하나의 통합된 통합 모듈(60)로 구현될 수 있다. 이에 따라 배치 모듈(22)이 출력한 중간 디자인(14)은 저장부(10)에 저장되지 않고, 바로 생성 모듈(34)에 제공될 수 있다.Referring to FIG. 8, in the layout design system 3, the placement module 22 and the generation module 34 can be implemented as one integrated integration module 60. [ The intermediate design 14 output by the layout module 22 is not stored in the storage unit 10 but can be directly provided to the generation module 34. [

도 8에서도, 생성 모듈(34)이 복수의 후보 필러 디자인(16) 중 어느 하나를 선택하는 것을 도시하고 있으나, 본 발명이 이에 제한되는 것은 아니며, 앞서 설명한 것과 같이 배치 모듈(22)이 복수의 후보 필러 디자인(16) 중 어느 하나를 선택하는 것으로 실시예가 변형 실시될 수도 있다.8, the generation module 34 selects one of the plurality of candidate filler designs 16. However, the present invention is not limited to this, and as described above, the placement module 22 may include a plurality of candidate filler designs 16, And the candidate filler design 16 may be selected.

도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다.9 is a layout diagram of a semiconductor device according to another embodiment of the present invention.

도 9를 참조하면, 반도체 장치(21a)는 제1 셀(F1) 및 제2 셀(P1)을 포함한다. 본 발명의 몇몇의 실시예에서, 반도체 장치(21a)는 파워 게이팅 셀일 수 있다.Referring to FIG. 9, the semiconductor device 21a includes a first cell F1 and a second cell P1. In some embodiments of the present invention, the semiconductor device 21a may be a power gating cell.

제1 셀(F1)은 제1 방향(Y)으로 형성된 제1 절연 구조체(IS11) 및 제2 절연 구조체(IS12)를 포함하고, 제1 셀 바운더리(F1)에 의해 그 영역이 정의될 수 있다.The first cell F1 includes a first insulating structure IS11 and a second insulating structure IS12 formed in a first direction Y and the region can be defined by a first cell boundary F1 .

제1 셀(F1)은 파워 게이팅 셀의 필(fill) 영역에 해당될 수 있다. 필 영역에는 하나 이상의 패턴(PT)과, 복수의 절연 구조체(IS11 내지 IS16)가 형성될 수 있다. 여기서 패턴(PT)은 더미 액티브 패턴, 더미 폴리 실리콘 패턴, 더미 디커플링 커패시터 등을 형성할 수 있다.The first cell F1 may correspond to a fill region of the power gating cell. In the fill region, one or more patterns (PT) and a plurality of insulating structures (IS11 to IS16) may be formed. Here, the pattern PT may form a dummy active pattern, a dummy polysilicon pattern, a dummy decoupling capacitor, or the like.

제2 셀(P1)은 제1 셀(F1)과 제2 방향(X)으로 인접하여 배치될 수 있다.The second cell P1 may be disposed adjacent to the first cell F1 in the second direction X. [

제2 셀(P1)은 하나 이상의 패턴(PT)을 포함하는 파워 게이팅 셀의 액티브 영역일 수 있다. 여기서 패턴(PT)은 액티브 패턴, 폴리 실리콘 패턴, 디커플링 커패시터 등을 형성할 수 있다. 본 발명의 몇몇의 실시예에서, 액티브 영역은, 예컨대 파워 게이팅 셀의 PMOS 스위치 영역일 수 있다.The second cell Pl may be an active region of a power gating cell comprising one or more patterns PT. Here, the pattern PT may form an active pattern, a polysilicon pattern, a decoupling capacitor, or the like. In some embodiments of the invention, the active region may be, for example, a PMOS switch region of a power gating cell.

제1 절연 구조체(IS11) 및 제2 절연 구조체(IS12)는 제2 방향(X)으로 이격되어 배치될 수 있다.The first insulating structure IS11 and the second insulating structure IS12 may be spaced apart in the second direction X. [

본 실시예에서, 제1 절연 구조체(IS11) 및 제2 절연 구조체(IS12) 중 적어도 하나는 제1 셀 바운더리(F1)로부터 제2 방향(X)으로 이격되어 배치될 수 있다.In this embodiment, at least one of the first insulating structure IS11 and the second insulating structure IS12 may be disposed in a second direction X from the first cell boundary F1.

한편, 본 실시예에서, 제1 절연 구조체(IS11) 및 제2 절연 구조체(IS12)는, 제1 절연 구조체(IS11) 및 제2 절연 구조체(IS12)와, 제1 셀 바운더리(F1)의 일 측변과의 각각의 거리가 서로 다르도록 배치될 수 있다.In the present embodiment, the first insulating structure IS11 and the second insulating structure IS12 include a first insulating structure IS11 and a second insulating structure IS12, And the respective distances from the sides are different from each other.

나아가, 제1 절연 구조체(IS11) 및 제2 절연 구조체(IS12)는 제2 방향(X)으로 서로 오버랩되지 않을 수 있다. 다시 말해서 제1 절연 구조체(IS11)와 제2 절연 구조체(IS12)는 제1 방향(Y)으로 서로 간격을 두고 이격되어 배치될 수 있다.Furthermore, the first insulating structure IS11 and the second insulating structure IS12 may not overlap with each other in the second direction X. [ In other words, the first insulating structure IS11 and the second insulating structure IS12 may be spaced apart from each other in the first direction Y.

반도체 장치(21a)는 제3 셀(F2)을 더 포함할 수 있다.The semiconductor device 21a may further include a third cell F2.

제3 셀(F2)은 제1 방향(Y)으로 형성된 제3 절연 구조체(IS21) 및 제4 절연 구조체(IS22)를 포함하고, 제3 셀 바운더리(F2)에 의해 그 영역이 정의될 수 있다.The third cell F2 includes a third insulating structure IS21 and a fourth insulating structure IS22 formed in a first direction Y and the region can be defined by a third cell boundary F2 .

제3 셀(F2)도, 제1 셀(F1)과 마찬가지로, 파워 게이팅 셀의 필(fill) 영역에 해당될 수 있다. 필 영역에는 하나 이상의 패턴(PT)과, 복수의 절연 구조체(IS21 내지 IS26)가 형성될 수 있다. Similarly to the first cell F1, the third cell F2 may correspond to a fill region of the power gating cell. In the fill region, one or more patterns (PT) and a plurality of insulating structures (IS21 to IS26) may be formed.

제3 절연 구조체(IS21) 및 제4 절연 구조체(IS22)는 제2 방향(X)으로 이격되어 배치될 수 있다.The third insulating structure IS21 and the fourth insulating structure IS22 may be disposed apart from each other in the second direction X. [

본 실시예에서, 제3 절연 구조체(IS21) 및 제4 절연 구조체(IS22) 중 적어도 하나는 제3 셀 바운더리(F2)로부터 제2 방향(X)으로 이격되어 배치될 수 있다.In this embodiment, at least one of the third insulating structure IS21 and the fourth insulating structure IS22 may be disposed apart from the third cell boundary F2 in the second direction X. [

한편, 본 실시예에서, 제3 절연 구조체(IS21) 및 제4 절연 구조체(IS22)는, 제3 절연 구조체(IS21) 및 제4 절연 구조체(IS22)와, 제3 셀 바운더리(F2)의 일 측변과의 각각의 거리가 서로 다르도록 배치될 수 있다.In the present embodiment, the third and fourth insulating structures IS21 and IS22 are formed of the third insulating structure IS21 and the fourth insulating structure IS22, And the respective distances from the sides are different from each other.

나아가, 제3 절연 구조체(IS21) 및 제4 절연 구조체(IS22)는 제2 방향(X)으로 서로 오버랩되지 않을 수 있다. 다시 말해서 제3 절연 구조체(IS21)와 제4 절연 구조체(IS22)는 제1 방향(Y)으로 서로 간격을 두고 이격되어 배치될 수 있다.Furthermore, the third and fourth insulating structures IS21 and IS22 may not overlap with each other in the second direction X. [ In other words, the third insulating structure IS21 and the fourth insulating structure IS22 may be spaced apart from each other in the first direction Y. [

도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다.10 is a layout diagram of a semiconductor device according to another embodiment of the present invention.

도 10을 참조하면, 반도체 장치(21b)가 도 9의 반도체 장치(21a)와 다른 점은, 제1 절연 구조체(IS11)와 제2 절연 구조체(IS12)가 제1 방향(Y)으로 서로 간격을 두지 않고 배치된다는 점이다. 또한, 제3 절연 구조체(IS21)와 제4 절연 구조체(IS22)도 제1 방향(Y)으로 서로 간격을 두지 않고 배치될 수 있다.10, the semiconductor device 21b is different from the semiconductor device 21a of FIG. 9 in that the first insulating structure IS11 and the second insulating structure IS12 are spaced apart from each other in the first direction Y And the like. In addition, the third insulating structure IS21 and the fourth insulating structure IS22 may be arranged in the first direction Y without being spaced apart from each other.

도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다.11 is a layout diagram of a semiconductor device according to still another embodiment of the present invention.

도 11을 참조하면, 반도체 장치(22a)는 제1 셀(F3) 및 제2 셀(P2)을 포함한다. 또한, 반도체 장치(22a)는 제3 셀(F4), 제4 셀(P3) 및 제5 셀(F5)을 더 포함하한다. 본 발명의 몇몇의 실시예에서, 반도체 장치(22a)는 파워 게이팅 셀일 수 있다.Referring to Fig. 11, the semiconductor device 22a includes a first cell F3 and a second cell P2. In addition, the semiconductor device 22a further includes a third cell F4, a fourth cell P3, and a fifth cell F5. In some embodiments of the present invention, the semiconductor device 22a may be a power gating cell.

제1 셀(F3)은 제1 방향(Y)으로 형성된 제1 절연 구조체(IS31) 및 제2 절연 구조체(IS32)를 포함하고, 제1 셀 바운더리(F3)에 의해 그 영역이 정의될 수 있다. 한편, 제3 셀(F4)은 제1 방향(Y)으로 형성된 제3 절연 구조체(IS41) 및 제4 절연 구조체(IS42)를 포함하고, 제3 셀 바운더리(F4)에 의해 그 영역이 정의될 수 있다. 제5 셀(F5)은 제1 방향(Y)으로 형성된 제5 절연 구조체(IS45) 및 제6 절연 구조체(IS46)를 포함하고, 제5 셀 바운더리(F5)에 의해 그 영역이 정의될 수 있다.The first cell F3 includes a first insulating structure IS31 and a second insulating structure IS32 formed in a first direction Y and the region can be defined by a first cell boundary F3 . The third cell F4 includes a third insulating structure IS41 and a fourth insulating structure IS42 formed in the first direction Y and the area is defined by the third cell boundary F4 . The fifth cell F5 includes a fifth insulating structure IS45 and a sixth insulating structure IS46 formed in a first direction Y and the region can be defined by a fifth cell boundary F5 .

제1 셀(F3), 제3 셀(F4) 및 제5 셀(F5)은 파워 게이팅 셀의 필(fill) 영역에 해당될 수 있다.The first cell F3, the third cell F4 and the fifth cell F5 may correspond to a fill region of the power gating cell.

제2 셀(P1)은 제1 셀(F3), 제3 셀(F4) 및 제5 셀(F5)과 제2 방향(X)으로 인접하여 배치될 수 있다. 한편, 제4 셀(P3)은 제3 셀(F4) 및 제5 셀(F5)과 제1 방향(Y)으로 인접하여 배치될 수 있다.The second cell P1 may be disposed adjacent to the first cell F3, the third cell F4, and the fifth cell F5 in the second direction X. [ The fourth cell P3 may be disposed adjacent to the third cell F4 and the fifth cell F5 in the first direction Y. [

제2 셀(P1) 및 제4 셀(P3)은 하나 이상의 패턴(PT)을 포함하는 파워 게이팅 셀의 액티브 영역일 수 있다. 본 발명의 몇몇의 실시예에서, 제2 셀(P1)은, 예컨대 파워 게이팅 셀의 PMOS 스위치 영역이고, 제4 셀(P3)은, 예컨대 패워 게이팅 셀의 버퍼 영역일 수 있다.The second cell P1 and the fourth cell P3 may be active regions of a power gating cell including one or more patterns PT. In some embodiments of the invention, the second cell P1 may be, for example, a PMOS switch region of a power gating cell and the fourth cell P3 may be, for example, a buffer region of a fargating cell.

제1 절연 구조체(IS31) 및 제2 절연 구조체(IS32)는 제2 방향(X)으로 이격되어 배치될 수 있다.The first insulating structure IS31 and the second insulating structure IS32 may be spaced apart in the second direction X. [

본 실시예에서, 제1 절연 구조체(IS31) 및 제2 절연 구조체(IS32) 중 적어도 하나는 제1 셀 바운더리(F3)로부터 제2 방향(X)으로 이격되어 배치될 수 있다.In this embodiment, at least one of the first insulating structure IS31 and the second insulating structure IS32 may be disposed in a second direction X from the first cell boundary F3.

한편, 본 실시예에서, 제1 절연 구조체(IS31) 및 제2 절연 구조체(IS32)는, 제1 절연 구조체(IS31) 및 제2 절연 구조체(IS32)와, 제1 셀 바운더리(F3)의 일 측변과의 각각의 거리가 서로 다르도록 배치될 수 있다.In this embodiment, the first insulating structure IS31 and the second insulating structure IS32 include a first insulating structure IS31 and a second insulating structure IS32, and a second insulating structure IS32 at the first cell boundary F3. And the respective distances from the sides are different from each other.

나아가, 제1 절연 구조체(IS31) 및 제2 절연 구조체(IS32)는 제2 방향(X)으로 서로 오버랩되지 않을 수 있다. 다시 말해서 제1 절연 구조체(IS31)와 제2 절연 구조체(IS32)는 제1 방향(Y)으로 서로 간격을 두고 이격되어 배치될 수 있다.Further, the first insulating structure IS31 and the second insulating structure IS32 may not overlap with each other in the second direction X. [ In other words, the first insulating structure IS31 and the second insulating structure IS32 may be spaced apart from each other in the first direction Y. [

제3 절연 구조체(IS41) 및 제4 절연 구조체(IS42)와, 제5 절연 구조체(IS45) 및 제6 절연 구조체(IS46)도, 제1 절연 구조체(IS31) 및 제2 절연 구조체(IS32)와 마찬가지로 배치될 수 있다.The third insulating structure IS41 and the fourth insulating structure IS42 and the fifth insulating structure IS45 and the sixth insulating structure IS46 are also formed by the first insulating structure IS31 and the second insulating structure IS32, Can be similarly arranged.

도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다.12 is a layout view of a semiconductor device according to another embodiment of the present invention.

도 12를 참조하면, 반도체 장치(22b)가 도 11의 반도체 장치(22a)와 다른 점은, 제1 절연 구조체(IS31) 및 제2 절연 구조체(IS32)가 제1 방향(Y)으로 서로 간격을 두지 않고 배치된다는 점이다. 또한, 제3 절연 구조체(IS41) 및 제4 절연 구조체(IS42)와, 제5 절연 구조체(IS45) 및 제6 절연 구조체(IS46)도, 제1 방향(Y)으로 서로 간격을 두지 않고 배치될 수 있다.12, the semiconductor device 22b is different from the semiconductor device 22a of FIG. 11 in that the first insulating structure IS31 and the second insulating structure IS32 are spaced apart from each other in the first direction Y And the like. The third insulator structure IS41 and the fourth insulator structure IS42 and the fifth insulator structure IS45 and the sixth insulator structure IS46 are also arranged in the first direction Y without being spaced from each other .

도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다.13 is a layout view of a semiconductor device according to another embodiment of the present invention.

도 13을 참조하면, 반도체 장치(23a)는 제1 셀(F6) 및 제2 셀(P4)을 포함한다. 본 발명의 몇몇의 실시예에서, 반도체 장치(23a)는 엔드 캡 셀(endcap cell)일 수 있다.Referring to FIG. 13, the semiconductor device 23a includes a first cell F6 and a second cell P4. In some embodiments of the present invention, the semiconductor device 23a may be an endcap cell.

제1 셀(F6)은 제1 방향(Y)으로 형성된 제1 절연 구조체(IS51), 제2 절연 구조체(IS52), 제3 절연 구조체(IS53), 제4 절연 구조체(IS54), 제5 절연 구조체(IS55) 및 제6 절연 구조체(IS56)을 포함할 수 있다. 제1 셀(F6)은 제1 셀 바운더리(F6)에 의해 그 영역이 정의될 수 있다.The first cell F6 includes a first insulating structure IS51 formed in a first direction Y, a second insulating structure IS52, a third insulating structure IS53, a fourth insulating structure IS54, Structure IS55 and a sixth insulating structure IS56. The area of the first cell F6 may be defined by the first cell boundary F6.

제1 셀(F6)은 엔드 캡 셀의 필 영역에 해당될 수 있다.The first cell F6 may correspond to the fill area of the end cap cell.

제1 절연 구조체(IS51), 제2 절연 구조체(IS52), 제3 절연 구조체(IS53), 제4 절연 구조체(IS54), 제5 절연 구조체(IS55) 및 제6 절연 구조체(IS56)는 제2 방향(X)으로 이격되어 배치될 수 있다.The first insulator structure IS51, the second insulator structure IS52, the third insulator structure IS53, the fourth insulator structure IS54, the fifth insulator structure IS55 and the sixth insulator structure IS56, And may be disposed apart from each other in the X direction.

본 실시예에서, 제1 절연 구조체(IS51), 제2 절연 구조체(IS52), 제3 절연 구조체(IS53), 제4 절연 구조체(IS54), 제5 절연 구조체(IS55) 및 제6 절연 구조체(IS56) 중 적어도 하나는 제1 셀 바운더리(F3)로부터 제2 방향(X)으로 이격되어 배치될 수 있다.In this embodiment, the first insulating structure IS51, the second insulating structure IS52, the third insulating structure IS53, the fourth insulating structure IS54, the fifth insulating structure IS55, and the sixth insulating structure IS56 may be spaced apart from the first cell boundary F3 in the second direction X. [

한편, 본 실시예에서, 제1 절연 구조체(IS51), 제2 절연 구조체(IS52), 제3 절연 구조체(IS53), 제4 절연 구조체(IS54), 제5 절연 구조체(IS55) 및 제6 절연 구조체(IS56)는, 제1 절연 구조체(IS51), 제2 절연 구조체(IS52), 제3 절연 구조체(IS53), 제4 절연 구조체(IS54), 제5 절연 구조체(IS55) 및 제6 절연 구조체(IS56)와, 제1 셀 바운더리(F6)의 일 측변과의 각각의 거리가 서로 다르도록 배치될 수 있다.On the other hand, in this embodiment, the first insulating structure IS51, the second insulating structure IS52, the third insulating structure IS53, the fourth insulating structure IS54, the fifth insulating structure IS55, The structure IS56 includes a first insulating structure IS51, a second insulating structure IS52, a third insulating structure IS53, a fourth insulating structure IS54, a fifth insulating structure IS55, (IS56) and one side of the first cell boundary (F6) are different from each other.

나아가, 제1 절연 구조체(IS51)와 제2 절연 구조체(IS52), 제3 절연 구조체(IS53)와 제4 절연 구조체(IS54), 그리고 제5 절연 구조체(IS55)와 제6 절연 구조체(IS56)는 제2 방향(X)으로 각각 서로 오버랩되지 않을 수 있다. 다시 말해서 제1 절연 구조체(IS51)와 제2 절연 구조체(IS52), 제3 절연 구조체(IS53)와 제4 절연 구조체(IS54), 그리고 제5 절연 구조체(IS55)와 제6 절연 구조체(IS56)는 각각 제1 방향(Y)으로 서로 간격을 두고 이격되어 배치될 수 있다.Further, the first insulating structure IS51 and the second insulating structure IS52, the third insulating structure IS53 and the fourth insulating structure IS54, the fifth insulating structure IS55, and the sixth insulating structure IS56, May not overlap each other in the second direction (X). In other words, the first insulating structure IS51 and the second insulating structure IS52, the third insulating structure IS53 and the fourth insulating structure IS54, the fifth insulating structure IS55, and the sixth insulating structure IS56, May be spaced apart from each other in the first direction (Y).

도 14는 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다.14 is a layout diagram of a semiconductor device according to another embodiment of the present invention.

도 12를 참조하면, 반도체 장치(23b)가 도 13의 반도체 장치(23a)와 다른 점은, 제1 절연 구조체(IS51)와 제2 절연 구조체(IS52), 제3 절연 구조체(IS53)와 제4 절연 구조체(IS54), 그리고 제5 절연 구조체(IS55)와 제6 절연 구조체(IS56)가 각각 제1 방향(Y)으로 서로 간격을 두지 않고 배치된다는 점이다.12, the semiconductor device 23b is different from the semiconductor device 23a of FIG. 13 in that a first insulating structure IS51, a second insulating structure IS52, a third insulating structure IS53, The fourth insulating structure IS54 and the fifth insulating structure IS55 and the sixth insulating structure IS56 are arranged in the first direction Y without being spaced apart from each other.

지금까지 설명한 본 발명의 다양한 실시예에 따르면, 일 방향으로 연속적으로 연장되는 복수의 절연 구조체의 라인이 형성되는 것을 방지할 수 있고, 이로 인해 셀 영역에 형성되는 트랜지스터에 가해지는 스트레스가 과도하게 증가하는 것을 피할 수 있으면서도, 반도체 장치에 절연을 제공할 수 있다.According to the various embodiments of the present invention described so far, it is possible to prevent the formation of lines of a plurality of insulating structures continuously extending in one direction, thereby causing an excessive increase in the stress applied to the transistors formed in the cell region It is possible to provide insulation to the semiconductor device.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It is to be understood that the invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.

10: 저장부 20: 배치 모듈
30: 생성 모듈 50: 프로세서10: storage unit 20: batch module
30: Generation module 50: Processor

Claims (10)

제1 방향으로 형성된 제1 절연 구조체 및 제2 절연 구조체를 포함하고, 제1 셀 바운더리에 의해 그 영역이 정의되는 필러 셀; 및
상기 제1 방향으로 형성된 제3 절연 구조체를 포함하고, 상기 필러 셀과 상기 제1 방향으로 인접하여 배치되고, 제2 셀 바운더리에 의해 그 영역이 정의되는 인접 셀을 포함하고,
상기 제1 절연 구조체 및 상기 제2 절연 구조체는 상기 제1 방향과 수직인 제2 방향으로 서로 이격되어 배치되는 반도체 장치.A filler cell comprising a first insulator structure and a second insulator structure formed in a first direction, the filler cell having an area defined by a first cell boundary; And
And an adjacent cell including a third insulating structure formed in the first direction and adjacent to the filler cell in the first direction and defined by a second cell boundary,
Wherein the first insulating structure and the second insulating structure are spaced apart from each other in a second direction perpendicular to the first direction. 제1항에 있어서,
상기 제1 절연 구조체 및 상기 제2 절연 구조체 중 적어도 하나는 상기 제1 셀 바운더리로부터 상기 제2 방향으로 이격되어 배치되는 반도체 장치.The method according to claim 1,
Wherein at least one of the first insulating structure and the second insulating structure is disposed apart from the first cell boundary in the second direction. 제1항에 있어서,
상기 제1 절연 구조체는 상기 제1 셀 바운더리의 일 측변으로부터 상기 제2 방향으로 제1 거리만큼 이격되어 배치되고, 상기 제2 절연 구조체는 상기 제1 셀 바운더리의 상기 일 측변으로부터 상기 제2 방향으로 상기 제1 거리와 다른 제2 거리만큼 이격되어 배치되는 반도체 장치.The method according to claim 1,
Wherein the first insulating structure is spaced a first distance from the one side of the first cell boundary by the first distance and the second insulating structure is spaced from the one side of the first cell boundary by the first distance in the second direction And is spaced apart from the first distance by a second distance different from the first distance. 제1항에 있어서,
상기 제1 절연 구조체는 상기 제3 절연 구조체와 연결되고, 상기 제2 절연 구조체는 상기 제3 절연 구조체와 미연결되는 반도체 장치.The method according to claim 1,
Wherein the first insulating structure is connected to the third insulating structure, and the second insulating structure is not connected to the third insulating structure. 제1항에 있어서,
상기 제1 절연 구조체 및 상기 제2 절연 구조체는 상기 제2 방향으로 서로 오버랩되지 않는 반도체 장치.The method according to claim 1,
Wherein the first insulating structure and the second insulating structure do not overlap with each other in the second direction. 제1항에 있어서,
상기 필러 셀은 상기 제1 방향으로 형성된 제4 절연 구조체 및 제5 절연 구조체를 더 포함하고,
상기 제1 절연 구조체와 상기 제2 절연 구조체는 상기 제2 방향으로 서로 제1 간격으로 이격되어 배치되고,
상기 제4 절연 구조체와 상기 제5 절연 구조체는 상기 제2 방향으로 서로 상기 제1 간격으로 이격되어 배치되는 반도체 장치.The method according to claim 1,
Wherein the filler cell further comprises a fourth insulating structure and a fifth insulating structure formed in the first direction,
Wherein the first insulating structure and the second insulating structure are spaced apart from each other at a first interval in the second direction,
And the fourth insulating structure and the fifth insulating structure are spaced apart from each other at the first interval in the second direction. 제1 방향으로 형성된 제1 절연 구조체 및 제2 절연 구조체를 포함하고, 제1 셀 바운더리에 의해 그 영역이 정의되는 제1 셀; 및
상기 제1 셀과 상기 제1 방향과 수직인 제2 방향으로 인접하여 배치된 제2 셀을 포함하고,
상기 제1 절연 구조체 및 상기 제2 절연 구조체는 상기 제1 방향과 수직인 제2 방향으로 이격되어 배치되는 반도체 장치.A first cell including a first insulator structure and a second insulator structure formed in a first direction, the area being defined by a first cell boundary; And
And a second cell adjacent to the first cell in a second direction perpendicular to the first direction,
Wherein the first insulating structure and the second insulating structure are spaced apart from each other in a second direction perpendicular to the first direction. 제7항에 있어서,
상기 제1 절연 구조체 및 상기 제2 절연 구조체 중 적어도 하나는 상기 제1 셀 바운더리로부터 상기 제2 방향으로 이격되어 배치되는 반도체 장치.8. The method of claim 7,
Wherein at least one of the first insulating structure and the second insulating structure is disposed apart from the first cell boundary in the second direction. 제7항에 있어서,
상기 제1 절연 구조체는 상기 제1 셀 바운더리의 일 측변으로부터 상기 제2 방향으로 제1 거리만큼 이격되어 배치되고, 상기 제2 절연 구조체는 상기 제1 셀 바운더리의 상기 일 측변으로부터 상기 제2 방향으로 상기 제1 거리와 다른 제2 거리만큼 이격되어 배치되는 반도체 장치.8. The method of claim 7,
Wherein the first insulating structure is spaced a first distance from the one side of the first cell boundary by the first distance and the second insulating structure is spaced from the one side of the first cell boundary by the first distance in the second direction And is spaced apart from the first distance by a second distance different from the first distance. 제7항에 있어서,
상기 제1 절연 구조체 및 상기 제2 절연 구조체는 상기 제2 방향으로 서로 오버랩되지 않는 반도체 장치.8. The method of claim 7,
Wherein the first insulating structure and the second insulating structure do not overlap with each other in the second direction.
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