KR20170127335A - Digital/analog converter and communicating device including the same - Google Patents

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KR20170127335A
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Abstract

A digital/analog converter according to a technical idea of the present disclosure includes a reference current generating unit including an internal resistor and generating a reference current according to a resistance value of the internal resistor and a reference voltage, a digital gain block which provides a calibrated digital input signal by adjusting a digital gain with regard to a digital input signal based on a ratio of the reference resistance value to the resistance value of the internal resistor, and a conversion circuit which converts the calibrated digital input signal to an analog output signal based on the reference current. Accordingly, the present invention can reduce an output variation due to an error.

Description

디지털/아날로그 변환기 및 이를 포함하는 통신 장치{Digital/analog converter and communicating device including the same}[0001] Digital-to-analog converter and communication device including same [0001]

본 개시의 기술적 사상은 통신 장치에 관한 것이며, 더욱 상세하게는, 디지털/아날로그 변환기, 상기 디지털/아날로그 변환기를 포함하는 통신 장치, 상기 디지털/아날로그 변환기의 출력 보정 방법, 및 디지털/아날로그 변환 방법에 관한 것이다.The technical idea of the present disclosure relates to a communication device, and more particularly to a communication device including the digital / analog converter, the digital / analog converter, an output correction method of the digital / analog converter, and a digital / .

통신 장치의 송신단은 모뎀에서 생성한 디지털 신호를 아날로그 신호로 변환하는 디지털/아날로그 변환기를 포함한다. 디지털/아날로그 변환기는 기준 전류를 생성하고, 생성된 기준 전류를 기초로 디지털/아날로그 변환 동작을 수행한다. 이와 같이, 디지털/아날로그 변환기의 출력은 기준 전류에 따라 변동될 수 있으므로, 디지털/아날로그 변환기의 변환 오차를 감소시킴으로써 성능을 향상시키기 위해서는 기준 전류에 대한 정밀한 제어가 요구된다.The transmitting end of the communication device includes a digital / analog converter for converting the digital signal generated by the modem into an analog signal. The digital / analog converter generates a reference current, and performs a digital / analog conversion operation based on the generated reference current. Thus, since the output of the digital-to-analog converter can vary according to the reference current, precise control of the reference current is required to improve the performance by reducing the conversion error of the digital-to-analog converter.

본 개시의 기술적 사상은 공정 상의 오차에 따른 출력 변동(variation)을 감소시킬 수 있는 디지털/아날로그 변환기, 상기 디지털/아날로그 변환기를 포함하는 통신 장치, 상기 디지털/아날로그 변환기의 출력 보정 방법, 및 디지털/아날로그 변환 방법을 제공한다.The technical idea of the present disclosure is to provide a digital-to-analog converter capable of reducing output variation according to process errors, a communication device including the digital-to-analog converter, an output correction method of the digital- Analog conversion method.

본 개시의 기술적 사상에 따른 디지털/아날로그 변환기는 내부 저항을 포함하고, 상기 내부 저항의 저항 값 및 기준 전압에 따라 기준 전류를 생성하는 기준 전류 생성부, 기준 저항 값과 상기 내부 저항의 저항 값의 비율을 기초로, 디지털 입력 신호에 대한 디지털 게인을 조정(adjust)하여 보정된(calibrated) 디지털 입력 신호를 제공하는 디지털 게인 블록, 및 상기 기준 전류를 기초로, 상기 보정된 디지털 입력 신호를 아날로그 출력 신호로 변환하는 변환 회로를 포함한다.A digital-to-analog converter according to the technical idea of the present disclosure includes a reference current generator for generating a reference current according to a resistance value of the internal resistance and a reference voltage, A digital gain block that adjusts a digital gain for the digital input signal based on the ratio and provides a calibrated digital input signal; and a digital gain block that, based on the reference current, Signal into a signal.

또한, 본 개시의 기술적 사상에 따른 통신 장치는 디지털 입력 신호를 생성하는 디지털 신호 생성부, 및 내부 저항의 저항 값을 기초로 상기 디지털 입력 신호에 대한 디지털 게인을 조정하여 보정된 디지털 입력 신호를 생성하고, 상기 내부 저항에 따른 기준 전류를 기초로 상기 보정된 디지털 입력 신호를 아날로그 출력 신호로 변환하는 디지털/아날로그 변환기를 포함한다.According to another aspect of the present invention, there is provided a communication apparatus including a digital signal generation unit for generating a digital input signal, and a digital input signal generation unit for generating a corrected digital input signal by adjusting a digital gain of the digital input signal based on a resistance value of an internal resistance And a digital-to-analog converter for converting the corrected digital input signal into an analog output signal based on the reference current according to the internal resistance.

본 개시의 기술적 사상에 따른 디지털/아날로그 변환기는 내부 저항에 따라 디지털 입력 신호를 보정하고, 보정된 디지털 입력 신호를 아날로그 출력 신호로 변환함으로써, 공정 오차로 인한 내부 저항의 변동에 따른 출력 변동을 감소시킬 수 있다. 또한, 디지털/아날로그 변환기는 내부 저항에 따른 기준 전류를 기초로 디지털/아날로그 변환 동작을 수행하므로, 칩 사이즈 및 제조 비용을 감소시킬 수 있다.The digital / analog converter according to the technical idea of the present disclosure corrects the digital input signal according to the internal resistance and converts the corrected digital input signal into the analog output signal, thereby reducing the output fluctuation due to the variation of the internal resistance due to the process error . In addition, the digital-to-analog converter performs the digital / analog conversion operation based on the reference current according to the internal resistance, thereby reducing the chip size and manufacturing cost.

도 1은 본 개시의 일 실시예에 따른 통신 장치를 개략적으로 나타내는 블록도이다.
도 2 내지 도 6은 본 개시의 일부 실시예들에 따른 디지털/아날로그 변환기들을 각각 나타내는 블록도들이다.
도 7은 본 개시의 일 실시예에 따른 디지털/아날로그 변환기에 대한 초기 칩 테스트 동작을 나타내는 블록도이다.
도 8은 본 개시의 일 실시예에 따른 디지털/아날로그 변환기의 출력을 보정하는 방법을 나타내는 흐름도이다.
도 9는 본 개시의 일 실시예에 따른 내부 메모리에 저장된 풀 스케일 데이터를 나타내는 테이블이다.
도 10은 본 개시의 일 실시예에 따른 디지털/아날로그 변환 방법을 나타내내는 흐름도이다.
도 11은 본 개시의 일 실시예에 따른 통신 장치를 나타내는 블록도이다.
도 12은 도 11의 공급 전압 변조부의 동작을 설명하기 위한 그래프이다.
도 13은 도 12의 전력 증폭기의 동작을 설명하기 위한 그래프이다.
도 14 및 도 15는 본 개시의 일부 실시예들에 따른 통신 장치들을 각각 나타내는 블록도들이다.
도 16은 본 개시의 일 실시예에 따른 IoT 장치를 나타내는 블록도이다.1 is a block diagram that schematically illustrates a communication device in accordance with one embodiment of the present disclosure;
Figures 2-6 are block diagrams each illustrating digital-to-analog converters in accordance with some embodiments of the present disclosure.
7 is a block diagram illustrating an initial chip test operation for a digital-to-analog converter in accordance with one embodiment of the present disclosure;
8 is a flow diagram illustrating a method of calibrating the output of a digital to analog converter in accordance with an embodiment of the present disclosure;
9 is a table showing full scale data stored in an internal memory according to an embodiment of the present disclosure;
10 is a flow diagram illustrating a digital / analog conversion method in accordance with an embodiment of the present disclosure.
11 is a block diagram illustrating a communication device in accordance with one embodiment of the present disclosure;
12 is a graph for explaining the operation of the supply voltage modulation unit of FIG.
13 is a graph for explaining the operation of the power amplifier of FIG.
Figures 14 and 15 are block diagrams each illustrating communication devices in accordance with some embodiments of the present disclosure.
16 is a block diagram illustrating an IoT device in accordance with one embodiment of the present disclosure.

이하, 첨부한 도면을 참조하여 본 개시의 실시 예에 대해 상세히 설명한다. Hereinafter, embodiments of the present disclosure will be described in detail with reference to the accompanying drawings.

도 1은 본 개시의 일 실시예에 따른 통신 장치(CD)를 개략적으로 나타내는 블록도이다.1 is a block diagram schematically illustrating a communication device (CD) according to an embodiment of the present disclosure;

도 1을 참조하면, 통신 장치(Communicating Device; CD)는 디지털 신호 생성부(20) 및 디지털/아날로그 변환기(Digital/Analog Converter, 이하 'DAC'라고 지칭함)(10)를 포함할 수 있다. 일 실시예에서, 통신 장치(CD)는 각종 정보를 송신하는 송신 단말을 지칭할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예에서, 통신 장치(CD)는 각종 정보를 수신하는 수신 단말 또는 송신 및 수신 기능을 함께 수행하는 트랜시터(transceiver)를 지칭할 수도 있다.1, a communicating device (CD) may include a digital signal generator 20 and a digital / analog converter (DAC) 10. In one embodiment, the communication device (CD) may refer to a transmitting terminal that transmits various information. However, the present invention is not so limited, and in some embodiments, the communication device (CD) may refer to a receiving terminal that receives various information or a transceiver that performs both transmitting and receiving functions together.

디지털 신호 생성부(20)는 디지털 입력 신호(DIN)를 생성할 수 있고, DAC(10)는 디지털 입력 신호(DIN)를 아날로그 출력 신호(AOUT)로 변환할 수 있다. 본 실시예에 따르면, DAC(10)는 내부 저항을 포함하고, 내부 저항의 저항 값을 기초로 디지털 입력 신호(DIN)를 보정(calibration)함으로써 보정된 디지털 입력 신호를 생성하고, 보정된 디지털 입력 신호를 아날로그 출력 신호(AOUT)로 변환할 수 있다. 이에 따라, DAC(10)는 공정 상의 오차로 인한 내부 저항의 저항 값의 변동에 따른 DAC(10)의 출력 변동을 감소시킬 수 있고, 이로써, DAC(10)의 출력의 정확도를 향상시킬 수 있다.The digital signal generator 20 can generate the digital input signal D IN and the DAC 10 can convert the digital input signal D IN into the analog output signal A OUT . According to the present embodiment, the DAC 10 includes an internal resistance, generates a corrected digital input signal by calibrating the digital input signal D IN based on the resistance value of the internal resistance, The input signal can be converted into an analog output signal A OUT . Accordingly, the DAC 10 can reduce the output fluctuation of the DAC 10 due to the variation of the resistance value of the internal resistance due to the process error, thereby improving the accuracy of the output of the DAC 10 .

일 실시예에서, 디지털 신호 생성부(20) 및 DAC(10)는 단일 칩으로 구현될 수 있다. 예를 들어, 디지털 신호 생성부(20) 및 DAC(10)는 모뎀 칩과 같은 통신 칩으로 구현될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예에서, 디지털 신호 생성부(20) 및 DAC(10)는 서로 다른 칩으로 구현될 수도 있다. 이하에서는, 도 2 내지 도 6을 참조하여, DAC(10)의 다양한 구현예들에 대해 상술하기로 한다. In one embodiment, the digital signal generator 20 and the DAC 10 may be implemented as a single chip. For example, the digital signal generator 20 and the DAC 10 may be implemented as a communication chip such as a modem chip. However, the present invention is not limited thereto, and in some embodiments, the digital signal generator 20 and the DAC 10 may be implemented with different chips. Hereinafter, various embodiments of the DAC 10 will be described in detail with reference to FIGS. 2 to 6. FIG.

도 2는 본 개시의 일 실시예에 따른 DAC(10a)를 나타내는 블록도이다.2 is a block diagram illustrating a DAC 10a in accordance with one embodiment of the present disclosure.

도 2를 참조하면, DAC(10a)는 기준 전류 생성부(11), 변환 회로(12) 및 디지털 게인 블록(Digital Gain Block; DGB)(13)을 포함할 수 있다. DAC(10a)는 칩(예를 들어, 통신 칩) 내의 일부로써 구현될 수 있다. 일 실시예에서, DAC(10a)의 입력은 칩 내의 다른 블록(예를 들어, 디지털 신호 생성부(도 1의 20))으로부터 수신되고, DAC(10a)의 출력은 칩의 출력 단자, 즉, 출력 노드(ND_out)를 통해 외부로 제공될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 일부 실시예에서, DAC(10a)의 출력은 칩 내의 다른 블록으로 제공될 수도 있다. 또한, 일부 실시예에서, DAC(10a)의 입력은 칩의 입력 단자를 통해 외부로부터 수신될 수도 있다.Referring to FIG. 2, the DAC 10a may include a reference current generator 11, a converter circuit 12, and a digital gain block (DGB) 13. The DAC 10a may be implemented as part of a chip (e.g., a communications chip). In one embodiment, the input of DAC 10a is received from another block in the chip (e.g., digital signal generator 20 (Figure 1)) and the output of DAC 10a is connected to the output of the chip, And may be provided externally via the output node ND_out. However, the invention is not so limited, and in some embodiments, the output of the DAC 10a may be provided in other blocks in the chip. Also, in some embodiments, the input of the DAC 10a may be received externally via the input terminal of the chip.

기준 전류 생성부(11)는 내부 저항(R), 증폭기(11a) 및 제1 전류 소스(11b)를 포함할 수 있고, 내부 저항(R)의 저항 값(Rin)(이하에서 '내부 저항 값'으로 지칭함) 및 기준 전압(Vref)에 따른 제1 기준 전류(Iref)를 생성할 수 있다. 본 실시예에 따르면, 기준 전류 생성부(11)는 칩 외부 저항이 아닌 내부 저항(R)을 기초로 제1 기준 전류(Iref)를 생성할 수 있다. 이에 따라, 칩 외부 저항을 구현하기 위한 면적을 줄일 수 있고, DAC(10a)와 칩 외부 저항을 연결하기 위한 연결 단자(예를 들어, 솔더 볼 등)를 구비하지 않아도 되므로 칩의 사이즈를 줄일 수 있다.The reference current generating section 11 may include an internal resistance R, an amplifier 11a and a first current source 11b and may have a resistance value Rin of the internal resistance R Quot;) and a first reference current Iref according to the reference voltage Vref. According to the present embodiment, the reference current generator 11 can generate the first reference current Iref based on the internal resistance R rather than the chip external resistance. Accordingly, it is possible to reduce the area for implementing the chip external resistance, and it is unnecessary to provide a connection terminal (for example, solder ball or the like) for connecting the DAC 10a and the chip external resistance, have.

내부 저항(R)은 제1 노드(ND1)와 그라운드 단자(GND) 사이에 연결될 수 있다. 증폭기(11a)는 기준 전압(Vref)이 인가되는 제1 입력 단자(예를 들어, + 입력 단자) 및 제1 노드(ND1)에 연결되는 제2 입력 단자(예를 들어, - 입력 단자)를 가질 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예에서, 내부 저항(R)은 복수의 저항 소자들로 구현될 수 있고, 복수의 저항 소자들은 서로 직렬, 병렬 또는 직/병렬로 연결될 수 있다. 또한, 일부 실시예에서, 제1 노드(ND1)는 복수의 저항 소자들 사이의 임의의 노드에 대응할 수도 있다. The internal resistance R may be connected between the first node ND1 and the ground terminal GND. The amplifier 11a has a first input terminal (for example, a + input terminal) to which the reference voltage Vref is applied and a second input terminal (for example, an - input terminal) connected to the first node ND1 Lt; / RTI > However, the present invention is not limited thereto, and in some embodiments, the internal resistance R may be implemented by a plurality of resistive elements, and the plurality of resistive elements may be connected to each other in series, parallel or series / parallel. Further, in some embodiments, the first node ND1 may correspond to any node between the plurality of resistive elements.

제1 전류 소스(11b)는 증폭기(11a)의 출력에 따라 구동되어 제1 기준 전류(Iref)를 생성할 수 있다. 구체적으로, 제1 전류 소스(11b)는 증폭기(11a)의 출력이 인가되는 게이트, 전원 전압 단자(Vdd)에 연결되는 소스, 및 제1 노드(ND1)에 연결되는 드레인을 갖는 PMOS 트랜지스터로 구현될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 전류 소스(11b)는 복수의 PMOS 트랜지스터들을 포함할 수 있다. 이와 같이, 기준 전류 생성부(11)는 내부 저항 값(Rin)와 기준 전압(Vref)에 따라 제1 기준 전류(Iref)를 생성할 수 있는 임의의 구성을 가질 수 있다.The first current source 11b may be driven according to the output of the amplifier 11a to generate the first reference current Iref. Specifically, the first current source 11b is implemented by a PMOS transistor having a gate to which the output of the amplifier 11a is applied, a source connected to the power supply voltage terminal Vdd, and a drain connected to the first node ND1 . However, the present invention is not limited thereto, and the first current source 11b may include a plurality of PMOS transistors. As described above, the reference current generator 11 may have any configuration capable of generating the first reference current Iref according to the internal resistance Rin and the reference voltage Vref.

제1 노드(ND1)의 전압은 증폭기(11a)의 가상 접지 원리에 따라 기준 전압(Vref)에 대응하므로, 제1 기준 전류(Iref)는 기준 전압(Vref)을 내부 저항 값(Rin)으로 나눈 값에 대응할 수 있다(즉, Iref = Vref/Rin). 이때, 기준 전압(Vref)은 칩 내의 밴드 갭 레퍼런스 회로(band-gap reference circuit)로부터 제공될 수 있는데, 밴드 갭 레퍼런스 회로는 온도 변화에 둔감한 전압 발생 회로이므로, 기준 전압(Vref)은 실질적으로 고정된 값을 가질 수 있다. 따라서, 제1 기준 전류(Iref)는 실질적으로 내부 저항 값(Rin)에 따라 달라질 수 있다.Since the voltage at the first node ND1 corresponds to the reference voltage Vref according to the virtual grounding principle of the amplifier 11a, the first reference current Iref is obtained by dividing the reference voltage Vref by the internal resistance value Rin (I.e., Iref = Vref / Rin). At this time, the reference voltage Vref may be provided from a band-gap reference circuit in the chip. Since the band gap reference circuit is a voltage generation circuit insensitive to a temperature change, the reference voltage Vref is substantially It can have a fixed value. Therefore, the first reference current Iref may be substantially changed according to the internal resistance value Rin.

DAC(10a)는 기준 전류 생성부(11)에서 생성된 제1 기준 전류(Iref)를 기초로 디지털/아날로그 변환 동작을 수행하므로, 제1 기준 전류(Iref)에 대한 정밀한 제어가 요구된다. 내부 저항(R)이 DAC(10a)와 동일 칩에 제조되는 경우, 제조 공정 상의 오차로 인해 내부 저항 값(Rin)의 변동(fluctuation)이 상대적으로 클 수 있다. 본 실시예에 따르면, DAC(10a)는 내부 저항 값(Rin)의 변동에 따른 출력 변동을 감소시키기 위해 디지털 게인 블록(13)을 포함할 수 있다. 이하에서는, 디지털 게인 블록(13)의 동작에 대해 상술하기로 한다.Since the DAC 10a performs the digital / analog conversion operation based on the first reference current Iref generated by the reference current generation unit 11, precise control of the first reference current Iref is required. When the internal resistance R is manufactured on the same chip as the DAC 10a, the fluctuation of the internal resistance value Rin may be relatively large due to an error in the manufacturing process. According to the present embodiment, the DAC 10a may include a digital gain block 13 to reduce the output fluctuation due to the variation of the internal resistance value Rin. Hereinafter, the operation of the digital gain block 13 will be described in detail.

디지털 게인 블록(13)은 내부 저항 값(Rin)을 기초로 디지털 입력 신호(DIN)를 보정함으로써, 보정된 디지털 입력 신호(DIN')를 제공할 수 있다. 구체적으로, 디지털 게인 블록(15)은 기준 저항 값과 내부 저항 값(Rin)의 비율을 기초로, 디지털 입력 신호(DIN)에 대한 디지털 게인을 조정하여, 보정된 디지털 입력 신호(DIN')를 제공할 수 있다. 여기서, 디지털 게인은 디지털 게인 블록(13)의 입력, 즉, 디지털 입력 신호(DIN)에 대한, 디지털 게인 블록(13)의 출력, 즉, 보정된 디지털 입력 신호(DIN')의 비율에 대응할 수 있다.Digital gain block 13 may be provided by correcting the digital input signal (D IN) on the basis of the internal resistance (Rin), the corrected digital input signal (D IN '). Specifically, the digital gain block 15 adjusts the digital gain for the digital input signal D IN based on the ratio of the reference resistance value to the internal resistance value R in, and outputs the corrected digital input signal D IN ' ). ≪ / RTI > Here, the ratio of the digital gain of the input of the digital gain blocks 13, that is, the digital input signal (D IN), the output of the digital gain blocks (13) for, that is, the corrected digital input signal (D IN ') Can respond.

본 실시예에서, 디지털 게인 블록(13)은 기준 저항 값에 대한 내부 저항 값(Rin)의 비율을 이용하여 디지털 입력 신호(DIN)에 대한 디지털 게인을 조정할 수 있다. 이에 따라, 디지털 입력 신호(DIN)의 진폭을 증가 또는 감소시킴으로써, 디지털 입력 신호(DIN)에 대한 보정을 수행하여 보정된 디지털 입력 신호(DIN')를 제공할 수 있다. In this embodiment, the digital gain block 13 can adjust the digital gain for the digital input signal D IN by using the ratio of the internal resistance value Rin to the reference resistance value. Accordingly, it is possible to provide a digital input signal (D IN) by increasing or decreasing the amplitude of the digital input signal (D IN) correcting the digital input signal (D IN ') corrected by performing on the.

구체적으로, 디지털 게인 블록(13)은 내부 저항 값(Rin)이 기준 저항 값보다 큰 경우, 디지털 게인을 증가시킴으로써 보정된 디지털 입력 신호(DIN')를 제공할 수 있다. 예를 들어, 디지털 입력 신호(DIN)가 "1001"인 경우, 디지털 게인 블록(13)은 디지털 게인을 증가시켜서, 디지털 입력 신호(DIN)를 "1001"보다 큰 값, 예를 들어, "1011"로 보정할 수 있다. 한편, 디지털 게인 블록(13)은 내부 저항 값(Rin)이 기준 저항 값보다 작은 경우, 디지털 게인을 감소시킴으로써 보정된 디지털 입력 신호(DIN')를 제공할 수 있다. 예를 들어, 디지털 입력 신호(DIN)가 "1001"인 경우, 디지털 게인 블록(13)은 디지털 게인을 감소시켜서, 디지털 입력 신호(DIN)를 "1001"보다 작은 값, 예를 들어, "1000"으로 보정할 수 있다.Specifically, the digital gain block 13 can provide the corrected digital input signal DIN 'by increasing the digital gain when the internal resistance value Rin is larger than the reference resistance value. For example, when the digital input signal D IN is "1001 ", the digital gain block 13 increases the digital gain to increase the digital input signal D IN to a value larger than" 1001 ", for example, It can be corrected to "1011 ". On the other hand, the digital gain block 13 can provide the corrected digital input signal DIN 'by decreasing the digital gain when the internal resistance value Rin is smaller than the reference resistance value. For example, when the digital input signal D IN is "1001 ", the digital gain block 13 reduces the digital gain to reduce the digital input signal D IN to a value smaller than" 1001 ", for example, It can be corrected to "1000 ".

일 실시예에서, 디지털 게인 블록(13)은 기준 저항 값에 따른 기준 풀 스케일 데이터와, 내부 저항 값(Rin)에 따른 출력 풀 스케일 데이터(Full Scale Data; FSD)의 비율을 기초로 디지털 입력 신호(DIN)를 보정할 수 있다. 여기서, 풀 스케일 데이터는 풀 스케일, 즉, 최대 값을 갖는 디지털 입력 신호(DIN)에 상응하는 아날로그 신호 레벨을 지칭할 수 있다. 기준 풀 스케일 데이터는 사용자에 의해 미리 설정될 수 있고, 출력 풀 스케일 데이터는 DAC(10a)에 대한 초기 칩 테스트 단계에서 획득될 수 있다. 디지털 게인 블록(13)은 기준 풀 스케일 데이터 및 출력 풀 스케일 데이터를 칩 내부의 저장 소자 또는 칩 외부의 저장 소자로부터 수신할 수 있다. 출력 풀 스케일 데이터에 대해서는 도 3을 참조하여 상세하게 설명하기로 한다.In one embodiment, the digital gain block 13 generates the digital full-scale data based on the ratio of the reference full-scale data according to the reference resistance value and the output full-scale data (FSD) according to the internal resistance value Rin. (D IN ) can be corrected. Here, the full-scale data may refer to an analog signal level corresponding to a full-scale, i.e., a digital input signal D IN having a maximum value. The reference full scale data may be preset by the user and the output full scale data may be obtained in the initial chip testing step for the DAC 10a. The digital gain block 13 can receive the reference full scale data and the output full scale data from the storage element inside the chip or from the storage element outside the chip. The output full scale data will be described in detail with reference to FIG.

변환 회로(12)는 제2 전류 소스(13a) 및 스위치(SW)를 포함할 수 있고, 제1 기준 전류(Iref)에 대응하는 제2 기준 전류(Iref')를 기초로, 보정된 디지털 입력 신호(DIN')를 아날로그 전류 신호(Iout)로 변환할 수 있다. 본 실시예에 따르면, 변환 회로(12)는 디지털 입력 신호(DIN)가 아닌 보정된 디지털 입력 신호(DIN')에 대해 디지털/아날로그 변환 동작을 수행할 수 있다. 이에 따라, DAC(10a)의 변환 오차를 감소시킴으로써 DAC(10a)의 성능을 향상시킬 수 있다.The conversion circuit 12 may include a second current source 13a and a switch SW and may be configured to generate a corrected digital input Io 'based on a second reference current Iref' The signal DIN 'can be converted into the analog current signal Iout. According to this embodiment, the transformation circuit 12 may perform a digital / analog conversion operation on the digital input signal (D IN) is a corrected digital input signal (D IN ') is not. Thus, the performance of the DAC 10a can be improved by reducing the conversion error of the DAC 10a.

제2 전류 소스(12a)는 증폭기(11a)의 출력에 따라 구동되어 제2 기준 전류(Iref')를 생성할 수 있다. 구체적으로, 제2 전류 소스(12a)는 증폭기(11a)의 출력이 인가되는 게이트, 전원 전압 단자(Vdd)에 연결되는 소스, 및 스위치(SW)에 연결되는 드레인을 갖는 PMOS 트랜지스터로 구현될 수 있다. 제2 전류 소스(12a)는 제1 기준 전류(Iref)에 비례하는 제2 기준 전류(Iref')를 생성할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제2 전류 소스(12a)는 복수의 PMOS 트랜지스터들을 포함할 수 있다. 이와 같이, 제2 전류 소스(12a)는 제1 기준 전류(Iref)에 비례하는 제2 기준 전류(Iref')를 생성할 수 있는 임의의 구성을 가질 수 있다. 스위치(SW)는 보정된 디지털 입력 신호(DIN')에 따라 구동되어, 제2 기준 전류(Iref')로부터 아날로그 전류 신호(Iout)를 생성할 수 있다. The second current source 12a may be driven according to the output of the amplifier 11a to generate the second reference current Iref '. Specifically, the second current source 12a may be implemented as a PMOS transistor having a gate to which the output of the amplifier 11a is applied, a source connected to the power supply voltage terminal Vdd, and a drain connected to the switch SW have. The second current source 12a may generate a second reference current Iref 'proportional to the first reference current Iref. However, the present invention is not limited thereto, and the second current source 12a may include a plurality of PMOS transistors. As such, the second current source 12a may have any configuration capable of generating a second reference current Iref 'proportional to the first reference current Iref. Switch (SW) is "is driven in accordance with a second reference current (Iref corrected digital input signal (D IN), may generate an analog current signal (Iout) from a).

일 실시예에서, 보정된 디지털 입력 신호(DIN')가 N 비트 신호인 경우(N은 자연수), 변환 회로(12)는 2N개의 제2 전류 소스들 및 2N개의 스위치들을 포함하도록 구현될 수 있다. 이때, 아날로그 전류 신호(Iout)는 2N개의 스위치들로부터 출력되는 전류의 합에 대응할 수 있다. 일 실시예에서, DAC(10a)는 디지털 게인 블록(13)과 스위치(SW) 사이에 래치를 더 포함할 수 있고, 보정된 디지털 입력 신호(DIN')가 N 비트 신호인 경우, 래치는 2N개의 래치들로 구현될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 보정된 디지털 입력 신호(DIN')가 N 비트 신호인 경우, 변환 회로(12)에 포함된 제2 전류 소스들 및 스위치들의 개수, 그리고 래치들의 개수는 회로 설계에 따라 변경될 수 있다.In one embodiment, when the corrected digital input signal (D IN ') is an N-bit signal arranged to comprise (N is a natural number), the transformation circuit 12 is 2, N of the second current source and a 2 N switches . At this time, the analog current signal Iout may correspond to the sum of the currents output from the 2N switches. In one embodiment, the DAC 10a may further include a latch between the digital gain block 13 and the switch SW, and if the corrected digital input signal D IN 'is an N-bit signal, It may be implemented with 2 N latches. However, the present invention is not limited to this. When the corrected digital input signal D IN 'is an N-bit signal, the number of second current sources and switches included in the conversion circuit 12, It can be changed according to the circuit design.

상술한 바와 같이, 본 실시예에 따르면, 내부 저항(R)를 이용하여 제1 기준 전류(Iref)를 생성하고, 내부 저항 값(Rin)을 기초로 디지털 입력 신호(DIN)에 대한 디지털 게인을 조정하여 보정된 디지털 입력 신호(DIN')를 생성하며, 보정된 디지털 입력 신호(DIN')에 대해 디지털/아날로그 변환 동작을 수행할 수 있다. 이에 따라, DAC(10a)는 공정 상의 오차로 인한 내부 저항의 저항 값의 변동에 따른 DAC(10a)의 출력 변동을 감소시킬 수 있고, 이로써, DAC(10a)의 출력의 정확도를 향상시킬 수 있고, 칩 사이즈를 소형화시킬 수 있다.As described above, according to the present embodiment, the first reference current Iref is generated by using the internal resistance R, and the digital gain of the digital input signal D IN is calculated based on the internal resistance value Rin the adjustment "generates, the corrected digital input signal (D iN a corrected digital input signal (D iN), may perform a digital / analog conversion operation on). Accordingly, the DAC 10a can reduce the output fluctuation of the DAC 10a due to the variation of the resistance value of the internal resistance due to the process error, thereby improving the accuracy of the output of the DAC 10a , The chip size can be reduced.

도 3은 본 개시의 일 실시예에 따른 DAC(10b)를 나타내는 블록도이다.3 is a block diagram illustrating a DAC 10b in accordance with one embodiment of the present disclosure.

도 3을 참조하면, DAC(10b)는 도 2의 DAC(10a)의 변형 실시예로서, 도 2의 DAC(10a)에 비해 내부 메모리(14)를 더 포함할 수 있다. 예를 들어, 내부 메모리(14)는 OTP(One Time Programmable) 메모리로 구현될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 내부 메모리(14)는 칩 내에 포함된 임의의 메모리일 수 있다.Referring to FIG. 3, the DAC 10b is an alternative embodiment of the DAC 10a of FIG. 2, and may further include an internal memory 14 as compared to the DAC 10a of FIG. For example, the internal memory 14 may be implemented as an OTP (One Time Programmable) memory. However, the present invention is not limited thereto, and the internal memory 14 may be any memory included in the chip.

내부 메모리(14)는 DAC(10b)에 대한 초기 칩 테스트 결과를 저장할 수 있다. 초기 칩 테스트 결과는 DAC(10b)의 출하 전에 수행되는 테스트에 따른 아날로그 전류 신호(Iout)에 대응하는 전압 레벨에 대응할 수 있다. 일 실시예에서, DAC(10b)에 풀 스케일의 디지털 입력 데이터(DIN)를 인가하여 초기 칩 테스트를 수행할 수 있고, 초기 칩 테스트 결과를 출력 풀 스케일 데이터(FSD)라고 지칭할 수 있다. 출력 풀 스케일 데이터(FSD)는 아날로그 전압 레벨 또는 아날로그 전압 레벨에 대응하는 디지털 데이터일 수 있다. The internal memory 14 may store an initial chip test result for the DAC 10b. The initial chip test result may correspond to the voltage level corresponding to the analog current signal Iout according to the test performed before shipment of the DAC 10b. In one embodiment, full scale digital input data D IN may be applied to DAC 10b to perform an initial chip test, and the initial chip test result may be referred to as output full scale data (FSD). The output full scale data (FSD) may be digital data corresponding to an analog voltage level or an analog voltage level.

DAC(10b)는 내부 저항 값(Rin)을 기초로 제1 기준 전류(Iref)를 생성하므로, 칩마다 공정 오차로 인한 내부 저항 값(Rin)이 다를 수 있고, 이에 따라, 칩마다 제1 기준 전류(Iref)가 다를 수 있다. 또한, DAC(10b)는 제1 기준 전류(Iref)에 대응하는 제2 기준 전류(Iref')를 기초로 아날로그 전류 신호(Iout)를 출력하므로, DAC(10b)에 풀 스케일의 디지털 입력 데이터(DIN)가 인가되더라도, 칩마다 출력 풀 스케일 데이터(FSD)가 다를 수 있다. 따라서, 출력 풀 스케일 데이터(FSD)는 내부 저항 값(Rin)을 기초로 변동되는 값일 수 있다.The DAC 10b generates the first reference current Iref based on the internal resistance value Rin so that the internal resistance value Rin due to the process error may be different for each chip, The current Iref may be different. Since the DAC 10b outputs the analog current signal Iout based on the second reference current Iref 'corresponding to the first reference current Iref, the DAC 10b outputs the full-scale digital input data D IN ) is applied, the output full-scale data FSD may be different for each chip. Therefore, the output full-scale data FSD may be a value that fluctuates based on the internal resistance value Rin.

디지털 게인 블록(13)은 내부 메모리(14)로부터 출력 풀 스케일 데이터(FSD)를 수신하고, 출력 풀 스케일 데이터(FSD)를 이용하여 디지털 입력 신호(DIN)에 대한 디지털 게인을 조정할 수 있다. 일 실시예에서, 디지털 게인 블록(13)은 출력 풀 스케일 데이터(FSD)에 대한 기준 풀 스케일 데이터(Reference Full Scale Data; RFSD)의 비율에 따른 게인 팩터(Gain Factor; GF)를 이용하여 디지털 입력 신호(DIN)의 디지털 게인을 조정할 수 있다(즉, GF = RFSD/FSD). The digital gain block 13 may receive the output full scale data FSD from the internal memory 14 and adjust the digital gain for the digital input signal D IN using the output full scale data FSD. The digital gain block 13 uses a gain factor (GF) according to the ratio of the reference full scale data (RFSD) to the output full scale data (FSD) The digital gain of the signal D IN can be adjusted (i.e., GF = RFSD / FSD).

기준 풀 스케일 데이터(RFSD)는 사용자에 의해 미리 설정될 수 있고, 내부 메모리(14)에 저장될 수 있다. 기준 풀 스케일 데이터(RFSD)는 DAC(10b)의 내부 저항(R)이 기준 저항 값을 갖는 경우, 풀 스케일의 디지털 입력 신호(DIN)로부터 변환된 아날로그 전류 신호(Iout)에 대응하는 아날로그 전압 레벨일 수 있다. 출력 풀 스케일 데이터(FSD)는 DAC(10b)의 내부 저항(R)의 저항 값(Rin)에 따라, 풀 스케일의 디지털 입력 신호(DIN)로부터 변환된 아날로그 전류 신호(Iout)에 대응하는 아날로그 전압 레벨일 수 있다. The reference full scale data RFSD may be preset by the user and stored in the internal memory 14. [ The reference full scale data RFSD is an analog voltage corresponding to the analog current signal Iout converted from the full scale digital input signal D IN when the internal resistance R of the DAC 10b has a reference resistance value. Level. The output full scale data FSD is an analog signal corresponding to the analog current signal Iout converted from the full scale digital input signal D IN according to the resistance value Rin of the internal resistance R of the DAC 10b. Voltage level.

일 실시예에서, 디지털 게인 블록(13)은 디지털 입력 신호(DIN)와 게인 팩터(GF)의 연산을 통해 보정된 디지털 입력 신호(DIN')를 제공할 수 있다. 예를 들어, 디지털 게인 블록(13)은 디지털 입력 신호(DIN)와 게인 팩터(GF)의 곱셈 연산을 통해 보정된 디지털 입력 신호(DIN')를 제공할 수 있다. 이에 따라, 게인 팩터(GF)가 1보다 크면, 보정된 디지털 입력 신호(DIN')의 진폭은 디지털 입력 신호(DIN)의 진폭보다 증가할 수 있다. 한편, 게인 팩터(GF)가 1보다 작으면, 보정된 디지털 입력 신호(DIN')의 진폭은 디지털 입력 신호(DIN)의 진폭보다 감소할 수 있다.In one embodiment, the digital gain block 13 may provide a corrected digital input signal D IN 'through the operation of a digital input signal D IN and a gain factor GF. For example, the digital gain block 13 may provide a corrected digital input signal D IN 'by multiplying the digital input signal D IN by a gain factor GF. Thus, if the gain factor GF is greater than 1, the amplitude of the corrected digital input signal D IN 'may increase above the amplitude of the digital input signal D IN . On the other hand, if the gain factor GF is less than 1, the amplitude of the corrected digital input signal D IN 'may be less than the amplitude of the digital input signal D IN .

도 4는 본 개시의 일 실시예에 따른 DAC(10c)를 나타내는 블록도이다.4 is a block diagram illustrating a DAC 10c in accordance with one embodiment of the present disclosure.

도 4를 참조하면, DAC(10c)는 도 3의 DAC(10b)의 변형 실시예로서, 싱글 엔디드 신호(single ended signal)인 디지털 입력 신호(DIN)를 수신하고, 차동 신호(differential signal)인 제1 및 제2 아날로그 전류 신호들(Iout1, Iout2)을 생성할 수 있다. DAC(10c)가 구현된 칩은 제1 및 제2 출력 노드들(ND_out1, ND_out2)을 가질 수 있고, DAC(10c)는 제1 및 제2 출력 노드들(ND_out1, ND_out2)을 통해 제1 및 제2 아날로그 전류 신호들(Iout1, Iout2)을 출력할 수 있다.Referring to FIG. 4, the DAC 10c is an alternative embodiment of the DAC 10b of FIG. 3, which receives a digital input signal D IN , which is a single ended signal, The first and second analog current signals Iout1 and Iout2. The chip on which the DAC 10c is implemented may have first and second output nodes ND_out1 and ND_out2 and the DAC 10c may receive the first and second output nodes ND_out1 and ND_out2 through the first and second output nodes ND_out1 and ND_out2. And can output the second analog current signals Iout1 and Iout2.

DAC(10c)는 도 3의 DAC(10b)에 비해 래치(15)를 더 포함할 수 있다. 래치(15)는 변조된 디지털 입력 신호(DIN')를 래치하고, 제1 및 제2 구동 신호들(DR1, DR2)을 생성할 수 있다. 이때, 제1 및 제2 구동 신호들(DR1, DR2)은 서로 반전된 논리 레벨을 가질 수 있다. 래치(15)는 클럭 신호에 동기되어 동작할 수 있고, 다수의 래치들을 포함하도록 구현될 수 있다. 다수의 래치들의 개수는 디지털 입력 신호(DIN)가 몇 비트 신호인지에 따라 달라질 수 있다.The DAC 10c may further include a latch 15 as compared to the DAC 10b of FIG. The latch 15 may latch the modulated digital input signal D IN 'and generate the first and second driving signals DR1 and DR2. At this time, the first and second driving signals DR1 and DR2 may have inverted logic levels. The latch 15 may operate in synchronism with the clock signal and may be implemented to include multiple latches. The number of latches may vary depending on how many bits the digital input signal D IN is.

변환 회로(12')는 제2 전류 소스(12a)와 제1 및 제2 스위치들(SW1, SW2)을 포함하는 스위치 페어(pair)를 포함할 수 있다. 제1 스위치(SW1)는 제1 구동 신호(DR1)에 따라 온/오프되어 제2 기준 전류(Iref')로부터 제1 아날로그 전류 신호(Iout1)을 생성할 수 있고, 생성된 제1 아날로그 전류 신호(Iout1)를 제1 출력 노드(ND_out1)에 제공할 수 있다. 제2 스위치(SW2)는 제2 구동 신호(DR2)에 따라 온/오프되어 제2 기준 전류(Iref')로부터 제2 아날로그 전류 신호(Iout2)을 생성할 수 있고, 생성된 제2 아날로그 전류 신호(Iout2)를 제2 출력 노드(ND_out2)에 제공할 수 있다. The conversion circuit 12 'may include a switch pair including a second current source 12a and first and second switches SW1 and SW2. The first switch SW1 may be turned on / off according to the first driving signal DR1 to generate the first analog current signal Iout1 from the second reference current Iref ' (Iout1) to the first output node (ND_out1). The second switch SW2 may be turned on / off according to the second driving signal DR2 to generate the second analog current signal Iout2 from the second reference current Iref ' (Iout2) to the second output node ND_out2.

도 5는 본 개시의 일 실시예에 따른 DAC(10d)를 나타내는 블록도이다.5 is a block diagram illustrating a DAC 10d in accordance with one embodiment of the present disclosure.

도 5를 참조하면, DAC(10d)는 도 4의 변형 실시예로서, 도 4의 DAC(10d)에 비해 게인 컨트롤러(16)를 더 포함할 수 있다. 게인 컨트롤러(16)는 내부 메모리(14)로부터 출력 풀 스케일 데이터(FSD)를 수신하고, 출력 풀 스케일 데이터(FSD)를 기초로 디지털 게인 블록(13a)을 제어하기 위한 게인 팩터(GF)를 제공할 수 있다. 게인 팩터(GF)는 출력 풀 스케일 데이터(FSD)에 대한 기준 풀 스케일 데이터의 비율에 따라 획득될 수 있다. 디지털 게인 블록(13a)은 게인 팩터(GF)를 이용하여 디지털 입력 신호(DIN)의 디지털 게인을 조정하여 보정된 디지털 입력 신호(DIN')를 제공할 수 있다.Referring to FIG. 5, the DAC 10d is an alternative embodiment of FIG. 4, and may further include a gain controller 16 as compared to the DAC 10d of FIG. The gain controller 16 receives the output full scale data FSD from the internal memory 14 and provides a gain factor GF for controlling the digital gain block 13a based on the output full scale data FSD can do. The gain factor GF may be obtained according to the ratio of the reference full-scale data to the output full-scale data FSD. Digital gain blocks (13a) can provide a digital input signal (D IN) to adjust the digital gain to the corrected digital input signal (D IN ') of using a gain factor (GF).

도 6은 본 개시의 일 실시예에 따른 DAC(10e)를 나타내는 블록도이다.6 is a block diagram illustrating a DAC 10e in accordance with one embodiment of the present disclosure.

도 6을 참조하면, DAC(10e)는 도 4의 변형 실시예로서, 변환 회로(12")는 제1 및 제2 유닛 셀들(UCa, UCb)을 포함하는 복수의 유닛 셀들을 포함할 수 있다. 또한, 래치(15)는 복수의 래치들로 구현될 수 있다. 복수의 유닛 셀들의 개수 및 복수의 래치들의 개수는 디지털 입력 신호(DIN)가 몇 비트 신호인지에 따라 달라질 수 있다. 또한, 복수의 유닛 셀들의 개수 및 복수의 래치들의 개수는 각 유닛 셀에 포함된 전류 소스의 사이즈(즉, 트랜지스터 사이즈) 및 이에 따른 출력 전류 레벨에 따라 달라질 수 있다.Referring to Fig. 6, the DAC 10e is an alternative embodiment of Fig. 4, in which the conversion circuit 12 "may comprise a plurality of unit cells comprising first and second unit cells UCa, UCb The number of unit cells and the number of latches may vary depending on whether the digital input signal D IN is a several bit signal. , The number of the plurality of unit cells and the number of the plurality of latches may vary depending on the size (i.e., transistor size) of the current source included in each unit cell and the output current level accordingly.

일 실시예에서, 디지털 입력 신호(DIN)가 N 비트 신호인 경우, 변환 회로(12")는 2N개의 유닛 셀들을 포함할 수 있다. 제1 유닛 셀(UCa)은 전원 전압 단자(Vdd)와 노드(ND2a) 사이에 연결되는 제2 전류 소스(12a)와, 제1 및 제2 스위치들(SW1a, SW2a)을 포함하는 제1 스위치 페어를 포함할 수 있다. 제2 유닛 셀(UCa)은 전원 전압 단자(Vdd)와 노드(ND2b) 사이에 연결되는 제2 전류 소스(12b)와, 제1 및 제2 스위치들(SW1b, SW2b)을 포함하는 제2 스위치 페어를 포함할 수 있다. 제1 아날로그 전류 신호(Iout1')는 제1 스위치들(SW1a, SW1b)을 통해 제공되는 전류들의 합에 대응하고, 제2 아날로그 전류 신호(Iout2')는 제2 스위치들(SW2a, SW2b)을 통해 제공되는 전류들의 합에 대응할 수 있다.In one embodiment, when the digital input signal D IN is an N-bit signal, the conversion circuit 12 "may comprise 2 N unit cells. The first unit cell UCa is connected to the power supply voltage terminal Vdd And a first switch pair including first and second switches SW1a and SW2a. The second current source 12a connected between the second unit cell UCa and the node ND2a, May include a second current source 12b connected between the power supply voltage terminal Vdd and the node ND2b and a second switch pair including first and second switches SW1b and SW2b . The first analogue current signal Iout1 'corresponds to the sum of the currents supplied through the first switches SW1a and SW1b and the second analogue current signal Iout2' corresponds to the sum of the currents supplied through the second switches SW2a and SW2b. Lt; RTI ID = 0.0 > currents < / RTI >

도 7은 본 개시의 일 실시예에 따른 디지털/아날로그 변환기(10c)에 대한 초기 칩 테스트 동작을 나타내는 블록도이다.7 is a block diagram illustrating an initial chip test operation for the digital-to-analog converter 10c in accordance with one embodiment of the present disclosure.

도 7을 참조하면, 테스트 보드(30)는 테스트 설비(test equipment)(31) 및 저항들(R1, R2)을 포함하고, 저항들(R1, R2)은 디지털/아날로그 변환기(10c)의 제1 및 제2 출력 노드들(ND_out1, ND_out2)에 각각 연결될 수 있다. 제1 전압(Vout1)은 제1 출력 노드(ND_out1)를 통해 출력되는 제1 아날로그 전류 신호(Iout1)와 제1 저항(R1)의 저항 값에 따라 결정되고, 제2 전압(Vout2)은 제2 출력 노드(ND_out2)를 통해 출력되는 제2 아날로그 전류 신호(Iout2)와 제2 저항(R2)의 저항 값에 따라 결정될 수 있다.7, the test board 30 includes a test equipment 31 and resistors R1 and R2, and the resistors R1 and R2 are connected to the output terminal of the digital / analog converter 10c 1 and the second output nodes ND_out1 and ND_out2, respectively. The first voltage Vout1 is determined according to the resistance value of the first resistor R1 and the first analog current signal Iout1 outputted through the first output node ND_out1 and the second voltage Vout2 is determined according to the second Can be determined according to the resistance values of the second analog current signal Iout2 and the second resistor R2 output through the output node ND_out2.

테스트 설비(31)는 제1 및 제2 전압들(Vout1, Vout2)을 센싱하고, 제1 및 제2 전압들(Vout1, Vout2)에 대응하는 출력 데이터를 DAC(10c)가 구현된 칩에 제공할 수 있다. 구체적으로, 테스트 설비(31)는 내부 메모리(14)에 출력 데이터를 프로그래밍할 수 있다. 일 실시예에서, 출력 데이터는 제1 및 제2 전압들(Vout1, Vout2)에 대응하는 디지털 값일 수 있다. The test equipment 31 senses the first and second voltages Vout1 and Vout2 and provides output data corresponding to the first and second voltages Vout1 and Vout2 to the chip on which the DAC 10c is implemented can do. Specifically, the test facility 31 can program the output data to the internal memory 14. [ In one embodiment, the output data may be a digital value corresponding to the first and second voltages Vout1, Vout2.

도 8은 본 개시의 일 실시예에 따른 DAC의 출력을 보정하는 방법을 나타내는 흐름도이다.8 is a flow diagram illustrating a method of calibrating the output of a DAC in accordance with one embodiment of the present disclosure.

도 8을 참조하면, 본 실시예에 따른 DAC의 출력을 보정하는 방법은 칩 내에 포함된 내부 저항을 이용하여 기준 전류를 생성하고, 생성된 기준 전류를 이용하여 디지털/아날로그 변환 동작을 수행하는 임의의 DAC에 적용될 수 있다. 본 실시예에 따른 보정 방법은, 예를 들어, 도 7의 DAC(10c) 및 테스트 보드(30)에서 수행될 수 있고, 이하에서는, DAC(10c)를 참조하여 본 실시예를 상술하기로 한다. Referring to FIG. 8, a method of correcting an output of a DAC according to an embodiment of the present invention includes generating a reference current using an internal resistance included in a chip, and performing a digital / analog conversion operation using the generated reference current Of the DAC. The correction method according to the present embodiment can be performed, for example, in the DAC 10c and the test board 30 in Fig. 7, and the present embodiment will be described below with reference to the DAC 10c .

본 실시예에 따른 보정 방법은, 테스트 단계(S10) 및 변환 단계(S20)를 포함할 수 있다. 테스트 단계(S10)는 DAC를 포함하는 칩의 출하 전에 공장에서 수행될 수 있고, 변환 단계(S20)는 DAC를 포함하는 칩이 실제 제품, 예를 들어, 통신 장치에 장착된 후에 수행될 수 있다. 이하에서는, 테스트 단계(S10)에 포함된 단계들(S110, S130), 그리고, 변환 단계(S20)에 포함된 단계들(S150, S170)에 대해 상술하기로 한다.The correction method according to the present embodiment may include a test step S10 and a conversion step S20. The test step S10 may be performed at the factory prior to shipment of the chip including the DAC and the conversion step S20 may be performed after the chip containing the DAC is mounted on a real product, . Hereinafter, steps S110 and S130 included in the test step S10 and steps S150 and S170 included in the conversion step S20 will be described in detail.

단계 S110에서, DAC에 대한 초기 칩 테스트를 수행한다. 구체적으로, DAC에 최대 값을 갖는 디지털 입력 신호를 인가할 수 있다. 예를 들어, 디지털 입력 신호가 4 비트인 경우, DAC에 '1111'의 디지털 입력 신호를 인가할 수 있다. DAC는 내부 저항 값에 따라 기준 전류를 생성하고, 생성된 기준 전류를 기초로 '1111'의 디지털 입력 신호를 아날로그 전류 신호로 변환할 수 있다.In step S110, an initial chip test for the DAC is performed. Specifically, a digital input signal having a maximum value can be applied to the DAC. For example, when the digital input signal is 4 bits, a digital input signal of '1111' can be applied to the DAC. The DAC generates the reference current according to the internal resistance value, and can convert the digital input signal of '1111' into the analog current signal based on the generated reference current.

단계 S130에서, 테스트 결과 획득된 출력 풀 스케일 데이터를 저장한다. 출력 풀 스케일 데이터는, 단계 S110에 따라 DAC에서 출력되는 아날로그 전류 신호에 대응하는 아날로그 전압 레벨 또는 아날로그 전압 레벨에 대응하는 디지털 값일 수 있다. 일 실시예에서, 출력 풀 스케일 데이터는 칩에 포함된 내부 메모리에 저장될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 출력 풀 스케일 데이터는 칩 외부의 메모리에 저장될 수도 있다.In step S130, the output full scale data obtained as a result of the test is stored. The output full scale data may be a digital value corresponding to an analog voltage level or an analog voltage level corresponding to an analog current signal output from the DAC according to step S110. In one embodiment, the output full-scale data may be stored in an internal memory included in the chip. However, the present invention is not limited to this, and the output full-scale data may be stored in a memory outside the chip.

도 9는 본 개시의 일 실시예에 따른 내부 메모리에 저장된 풀 스케일 데이터를 나타내는 테이블이다.9 is a table showing full scale data stored in an internal memory according to an embodiment of the present disclosure;

도 9를 참조하면, 테스트 설비(예를 들어, 도 7의 31)는 DAC에 대한 초기 칩 테스트 결과, DAC의 출력 노드로부터 출력 전압을 센싱하고, 센싱된 전압에 대응하는 풀 스케일 데이터(FSD)를 내부 메모리에 저장할 수 있다. 사용자는 기준 저항에 따른 기준 출력 전압(Vref)을 미리 설정하고, 예를 들어, 기준 출력 전압(Vref)에 대응하는 풀 스케일 데이터, 즉, 기준 풀 스케일 데이터를 1.00으로 맵핑할 수 있다. 일 실시예에서, 내부 메모리에 저장된 풀 스케일 데이터는 1.00에 대응하는 M 비트 데이터일 수 있다(M은 2 이상의 정수).Referring to FIG. 9, the test equipment (e.g., 31 of FIG. 7) senses the output voltage from the output node of the DAC as a result of the initial chip test for the DAC, and outputs full scale data (FSD) Can be stored in the internal memory. The user can preset the reference output voltage Vref according to the reference resistance and, for example, map the full scale data corresponding to the reference output voltage Vref, i.e., the reference full scale data to 1.00. In one embodiment, the full-scale data stored in the internal memory may be M-bit data corresponding to 1.00 (M is an integer greater than or equal to 2).

제1 및 제2 센싱된 전압들(V_1, V_2)은 기준 출력 전압(Vref)보다 높을 수 있고, 제1 및 제2 센싱된 전압들(V_1, V_2)에 각각 대응하는 풀 스케일 데이터(FSD)는 1.00보다 큰 값, 예를 들어, 1.10 및 1.05로 각각 맵핑될 수 있다. 한편, 제3 및 제4 센싱된 전압들(V_3, V_4)은 기준 출력 전압(Vref)보다 낮을 수 있고, 제3 및 제4 센싱된 전압들(V_3, V_4)에 각각 대응하는 풀 스케일 데이터(FSD)는 1.00보다 작은 값, 예를 들어, 0.95 및 0.90으로 각각 맵핑될 수 있다. 일 실시예에서, 내부 메모리에 저장된 풀 스케일 데이터는 1.10, 1.05, 0.95 및 0.90에 각각 대응하는 M 비트 데이터일 수 있다.The first and second sensed voltages V_1 and V_2 may be higher than the reference output voltage Vref and the full scale data FSD corresponding to the first and second sensed voltages V_1 and V_2, May be mapped to values greater than 1.00, e.g., 1.10 and 1.05, respectively. On the other hand, the third and fourth sensed voltages V_3 and V_4 may be lower than the reference output voltage Vref and the full scale data corresponding to the third and fourth sensed voltages V_3 and V_4, respectively FSD) may be mapped to values less than 1.00, e.g., 0.95 and 0.90, respectively. In one embodiment, the full scale data stored in the internal memory may be M bit data corresponding to 1.10, 1.05, 0.95 and 0.90, respectively.

도 8 및 도 9를 함께 참조하면, 단계 S150에서, 출력 풀 스케일 데이터를 기초로 디지털 입력 신호를 보정한다. 구체적으로, 출력 풀 스케일 데이터에 대한 기준 풀 스케일 데이터의 비율에 따른 게인 팩터를 이용하여, 디지털 입력 신호에 대한 디지털 게인을 조정함으로써 보정된 디지털 입력 신호를 생성할 수 있다. 일 실시예에서, 디지털 입력 신호와 게인 팩터의 곱셈 연산을 통해 보정된 디지털 입력 신호를 생성할 수 있다.8 and 9 together, in step S150, the digital input signal is corrected based on the output full-scale data. Specifically, the corrected digital input signal can be generated by adjusting the digital gain of the digital input signal by using a gain factor according to the ratio of the reference full scale data to the output full-scale data. In one embodiment, a corrected digital input signal may be generated by multiplying the digital input signal by a gain factor.

예를 들어, 제1 센싱된 전압(V_1)에 대한 게인 팩터는 1.00/1.10이며, 이때, 게인 팩터는 1보다 작으므로, 디지털 게인을 감소시킨다. 이에 따라, 보정된 디지털 입력 신호는 디지털 입력 신호의 1.00/1.10배에 대응할 수 있다. 예를 들어, 제4 센싱된 전압(V_4)에 대한 게인 팩터는 1.00/0.90이며, 이때, 게인 팩터는 1보다 크므로, 디지털 게인을 증가시킨다. 이에 따라, 보정된 디지털 입력 신호는 디지털 입력 신호의 1.00/0.90배에 대응할 수 있다.For example, the gain factor for the first sensed voltage V_1 is 1.00 / 1.10, where the gain factor is less than 1, thus reducing the digital gain. Accordingly, the corrected digital input signal can correspond to 1.00 / 1.10 times of the digital input signal. For example, the gain factor for the fourth sensed voltage V_4 is 1.00 / 0.90, where the gain factor is greater than 1, thus increasing the digital gain. Accordingly, the corrected digital input signal can correspond to 1.00 / 0.90 times of the digital input signal.

단계 S170에서, 보정된 디지털 입력 신호를 아날로그 출력 신호로 변환한다. 구체적으로, 내부 저항 값에 따라 생성된 기준 전류를 기초로 보정된 디지털 입력 신호를 아날로그 출력 신호로 변환한다. 따라서, 공정 상의 오차로 인한 내부 저항 값의 변동에도 불구하고, 보정된 디지털 입력 신호에 대해 변환 동작을 수행함으로써 DAC의 정확도 및 성능을 향상시킬 수 있다.In step S170, the corrected digital input signal is converted into an analog output signal. Specifically, the digital input signal corrected based on the reference current generated according to the internal resistance value is converted into an analog output signal. Therefore, the accuracy and performance of the DAC can be improved by performing the conversion operation on the corrected digital input signal despite the variation of the internal resistance value due to the process error.

도 10은 본 개시의 일 실시예에 따른 디지털/아날로그 변환 방법을 나타내내는 흐름도이다.10 is a flow diagram illustrating a digital / analog conversion method in accordance with an embodiment of the present disclosure.

도 10을 참조하면, 본 실시예에 따른 디지털/아날로그 변환 방법은 칩 내에 포함된 내부 저항을 이용하여 기준 전류를 생성하고, 생성된 기준 전류를 이용하여 디지털/아날로그 변환 동작을 수행하는 임의의 DAC에 적용될 수 있다. 본 실시예에 따른 보정 방법은, 예를 들어, 도 1 내지 도 8의 DAC(10 내지 10e)에서 수행될 수 있고, 도 1 내지 도 9를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.Referring to FIG. 10, a digital-to-analog conversion method according to an embodiment of the present invention includes generating a reference current using an internal resistance included in a chip, and generating a reference current using an arbitrary DAC Lt; / RTI > The correction method according to this embodiment can be performed, for example, in the DACs 10 to 10e of Figs. 1 to 8, and the above-described contents with reference to Figs. 1 to 9 can also be applied to this embodiment .

단계 S210에서, 기준 전압 및 내부 저항 값을 기초로 기준 전류를 생성한다. 단계 S230에서, 출력 풀 스케일 데이터를 기초로 디지털 입력 신호에 대한 디지털 게인을 조정하여 보정된 디지털 입력 신호를 제공한다. 단계 S250에서, 기준 전류에 따라, 보정된 디지털 입력 신호를 아날로그 출력 신호로 변환한다.In step S210, a reference current is generated based on the reference voltage and the internal resistance value. In step S230, the digital gain for the digital input signal is adjusted based on the output full-scale data to provide a corrected digital input signal. In step S250, the corrected digital input signal is converted into an analog output signal in accordance with the reference current.

도 11은 본 개시의 일 실시예에 따른 통신 장치(100)를 나타내는 블록도이다.11 is a block diagram illustrating a communication device 100 in accordance with one embodiment of the present disclosure.

도 11을 참조하면, 통신 장치(100)는 모뎀(110), 전원 변조부(Supply Modulator)(130), RF 블록(150) 및 전력 증폭기(Power Amplifier, PA)(170)를 포함할 수 있다. 모뎀(110)은 통신 장치(100)에서 송수신하는 기저 대역 신호를 처리할 수 있다. 구체적으로, 모뎀(110)은 디지털 신호를 생성하고, 생성된 디지털 신호로부터 디지털 송신 신호 및 디지털 엔벨로프(envelope) 신호를 생성할 수 있다. 이때, 디지털 엔벨로프 신호는 디지털 송신 신호의 진폭 성분으로부터 생성될 수 있다. 또한, 모뎀(110)은 디지털 송신 신호 및 디지털 엔벨로프 신호에 대해 디지털/아날로그 변환을 수행하여 아날로그 송신 신호(TX) 및 아날로그 엔벨로프 신호(ENB)를 제공할 수 있다.11, the communication apparatus 100 may include a modem 110, a power supply modulator 130, an RF block 150, and a power amplifier (PA) 170 . The modem 110 may process the baseband signals transmitted and received by the communication device 100. [ Specifically, the modem 110 may generate a digital signal, and may generate a digital transmit signal and a digital envelope signal from the generated digital signal. At this time, the digital envelope signal can be generated from the amplitude component of the digital transmission signal. In addition, the modem 110 may perform digital / analog conversion on the digital transmit signal and the digital envelope signal to provide an analog transmit signal TX and an analog envelope signal ENB.

도 12은 도 11의 전원 변조부(130)의 동작을 설명하기 위한 그래프이다.12 is a graph for explaining the operation of the power supply modulation unit 130 of FIG.

도 12를 참조하면, 전원 변조부(130)는 아날로그 엔벨로프 신호(ENB)를 기초로, 전력 증폭기(170)에 제공하는 공급 전압(Vcc)을 변조할 수 있다. 이때, 전력 증폭기(170)에 제공하는 공급 전압(Vcc)은 바이어스 전압이라고 지칭할 수도 있다. 통신 장치(100)가 모바일 디바이스인 경우, 전원 변조부(130)은 배터리 전압(VBATT)을 제공받을 수 있다. 일반적으로, 배터리에서 제공되는 전력의 상당부분이 전력 증폭기(170)에서 소모되므로, 전력 증폭기(170)에서 소모되는 전력을 감소시키면 배터리 수명을 증가시킬 수 있다.12, the power supply modulation unit 130 may modulate the supply voltage Vcc to be provided to the power amplifier 170 based on the analog envelope signal ENB. At this time, the supply voltage Vcc provided to the power amplifier 170 may be referred to as a bias voltage. When the communication device 100 is a mobile device, the power modulation unit 130 may be provided with the battery voltage V BATT . Generally, since a significant portion of the power provided by the battery is consumed in the power amplifier 170, reducing the power consumed in the power amplifier 170 may increase battery life.

본 실시예에서, 전원 변조부(130)는 아날로그 엔벨로프 신호(ENB)의 파형에 적응적으로 공급 전압(Vcc)의 전압 레벨을 변조할 수 있다. 구체적으로, 전원 변조부(130)는 아날로그 엔벨로프 신호(ENB)의 레벨이 낮은 경우 낮은 전압을 공급하고, 아날로그 엔벨로프 신호(ENB)의 레벨이 높은 경우 높은 전압을 공급할 수 있다. 따라서, 전원 변조부(130)는 전력 소비의 효율성을 증대시킬 수 있고, 배터리의 사용 시간을 증가시킬 수 있다. 이와 같이, 아날로그 엔벨로프 신호(ENB)의 파형에 적응적으로 공급 전압(Vcc)의 전압 레벨을 변조하는 기술은 엔벨로프 트랙킹(Envelope Tracking, ET) 기술이라고 한다.In this embodiment, the power supply modulation section 130 can modulate the voltage level of the supply voltage Vcc adaptively to the waveform of the analog envelope signal ENB. Specifically, the power supply modulation unit 130 supplies a low voltage when the level of the analogue envelope signal ENB is low, and a high voltage when the level of the analogue envelope signal ENB is high. Therefore, the power modulation unit 130 can increase the efficiency of power consumption and increase the use time of the battery. The technique of modulating the voltage level of the supply voltage Vcc adaptively to the waveform of the analog envelope signal ENB is called Envelope Tracking (ET) technology.

다시 도 11을 참조하면, RF 블록(150)은 아날로그 송신 신호(TX)를 상향 변환(up-conversion)하여 RF 입력 신호(RFIN)를 생성할 수 있다. 전력 증폭부(170)는 변조된 공급 전압(Vcc)에 의해 구동될 수 있고, RF 입력 신호(RFIN)의 전력을 증폭하여 RF 출력 신호(RFOUT)를 생성할 수 있다. RF 출력 신호(RFOUT)는 안테나(190)에 제공될 수 있다.Referring again to FIG. 11, the RF block 150 may up-convert the analog transmit signal TX to produce an RF input signal RF IN . The power amplifier 170 may be driven by the modulated supply voltage Vcc and may amplify the power of the RF input signal RF IN to produce an RF output signal RF OUT . The RF output signal (RF OUT ) may be provided to the antenna 190.

도 13은 도 12의 전력 증폭기(170)의 동작을 설명하기 위한 그래프이다.13 is a graph for explaining the operation of the power amplifier 170 of FIG.

도 13을 참조하면, 통신 장치에 대해 엔벨로프 트랙킹 기술을 적용하지 않고 전력 증폭기(170)에 고정 전원, 예를 들어, 배터리 전압(VBATT)을 제공하는 경우, RF 출력 신호(RFOUT)와 고정 전원 사이의 전압 차이는 상대적으로 클 수 있다. 상기 전압 차이는 배터리 수명을 감소시키고, 통신 장치에서 생성되는 열을 증가시킬 수 있는 손실 에너지로 나타날 수 있다. 13, when providing a fixed power source, for example, a battery voltage V BATT , to the power amplifier 170 without applying an envelope tracking technique to the communication device, the RF output signal RF OUT and the fixed The voltage difference between the power supplies can be relatively large. The voltage difference may be indicative of a loss of energy that may reduce battery life and increase heat generated in the communication device.

한편, 본 실시예에 따른 통신 장치(170)는 ET 기술을 적용하여 전력 증폭기(170)에 가변 공급 전압(Vcc)을 제공할 수 있다. 이에 따라, RF 출력 신호(RFOUT)와 가변 공급 전압(Vcc) 사이의 전압 차이를 감소시킴으로써 에너지 낭비를 최소화하고 배터리 수명을 증가시킬 수 있다.Meanwhile, the communication device 170 according to the present embodiment may apply the ET technology to provide the variable power supply voltage Vcc to the power amplifier 170. Thus, by reducing the voltage difference between the RF output signal (RF OUT ) and the variable supply voltage (Vcc), energy waste can be minimized and battery life can be increased.

도 14는 본 개시의 일 실시예에 따른 통신 장치(100a)를 나타내는 블록도이다.14 is a block diagram illustrating a communication device 100a according to one embodiment of the present disclosure.

도 14를 참조하면, 통신 장치(100a)는 도 11의 통신 장치(100)의 일 구현 예에 대응할 수 있고, 도 11 내지 도 13을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 일 실시예에서, 모뎀(110a)은 모뎀 칩으로 구현될 수 있고, 전원 변조부(130)은 전원 변조 IC 또는 전원 변조 칩으로 구현될 수 있으며, RF 블록(150)은 RFIC 또는 RF 칩으로 구현될 수 있고, 모뎀(110a), 전원 변조부(130), RF 블록(150) 및 전력 증폭기(170)는 인쇄회로기판(Printed Circuit Board, PCB) 상에 함께 마운팅될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예에서, 모뎀(110a), 전원 변조부(130), RF 블록(150) 및 전력 증폭기(170)는 단일 통신 칩으로 구현될 수도 있다.Referring to Fig. 14, the communication apparatus 100a may correspond to one embodiment of the communication apparatus 100 of Fig. 11, and the above description with reference to Figs. 11 to 13 may be applied to this embodiment. In one embodiment, the modem 110a may be implemented as a modem chip, the power modulator 130 may be implemented as a power modulation IC or a power modulation chip, and the RF block 150 may be implemented as an RFIC or RF chip. And the modem 110a, the power modulation unit 130, the RF block 150 and the power amplifier 170 may be mounted together on a printed circuit board (PCB). However, the present invention is not limited thereto, and in some embodiments, the modem 110a, the power modulator 130, the RF block 150, and the power amplifier 170 may be implemented as a single communication chip.

모뎀(110a)은 디지털 신호 생성부(111), 제1 및 제2 디지털 게인 블록들(112, 113) 및 제1 및 제2 DAC들(114, 115)을 포함할 수 있다. 예를 들어, 디지털 신호 생성부(111)는 도 1의 디지털 신호 생성부(20)에 대응할 수 있고, 제1 디지털 게인 블록(112) 및 제1 DAC(114), 또는 제2 디지털 게인 블록(113) 및 제2 DAC(115)는 도 1 내지 도 6의 DAC들(10 내지 10e)에 대응할 수 있다. 따라서, 도 1 내지 도 10을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.The modem 110a may include a digital signal generator 111, first and second digital gain blocks 112 and 113 and first and second DACs 114 and 115. For example, the digital signal generator 111 may correspond to the digital signal generator 20 of FIG. 1 and may include a first digital gain block 112 and a first digital gain block 114 or a second digital gain block 113 and the second DAC 115 may correspond to the DACs 10 to 10e of Figs. Therefore, the contents described above with reference to Figs. 1 to 10 can also be applied to this embodiment.

디지털 신호 생성부(111)는 디지털 신호(예를 들어, I 신호 및 Q 신호)를 생성하고, 생성된 디지털 신호로부터 디지털 전송 신호(TXd) 및 디지털 엔벨로프 신호(ENBd)를 생성할 수 있다. 디지털 전송 신호(TXd)는 디지털 신호와 실질적으로 동일할 수 있고, 디지털 엔벨로프 신호(ENBd)는 디지털 신호의 진폭 성분으로부터 생성될 수 있다(즉, ENBd =

Figure pat00001
). The digital signal generating section 111 may generate digital signals (e.g., an I signal and a Q signal), and may generate a digital transmission signal TXd and a digital envelope signal ENBd from the generated digital signal. The digital transmission signal TXd may be substantially the same as the digital signal and the digital envelope signal ENBd may be generated from the amplitude component of the digital signal (i.e., ENBd =
Figure pat00001
).

제1 디지털 게인 블록(112)은 제1 DAC(114) 내의 내부 저항 값을 기초로 디지털 엔벨로프 신호(ENBd)에 대한 디지털 게인을 조정하여 보정된 디지털 엔벨로프 신호(ENBd')를 제공할 수 있다. 구체적으로, 제1 디지털 게인 블록(112)은 디지털 엔벨로프 신호(ENBd)에 게인 팩터를 곱해서 보정된 디지털 엔벨로프 신호(ENBd')를 제공할 수 있다. 이때, 게인 팩터는 제1 DAC(114)의 내부 저항 값에 따른 출력 풀 스케일 데이터에 대한 기준 풀 스케일 데이터의 비율에 대응할 수 있다. The first digital gain block 112 may adjust the digital gain for the digital envelope signal ENBd based on the internal resistance value in the first DAC 114 to provide a corrected digital envelope signal ENBd '. Specifically, the first digital gain block 112 may provide the corrected digital envelope signal ENBd 'by multiplying the digital envelope signal ENBd by a gain factor. At this time, the gain factor may correspond to the ratio of the reference full-scale data to the output full-scale data according to the internal resistance value of the first DAC 114.

제1 DAC(114)는 내부 저항 값을 기초로 기준 전류를 생성하고, 생성된 기준 전류를 기초로, 보정된 디지털 엔벨로프 신호(ENBd')를 아날로그 엔벨로프 신호(ENB)로 변환할 수 있다. 일 실시예에서, 아날로그 엔벨로프 신호(ENB)는 도 4 내지 도 7에 도시된 바와 같이 차동 신호로 제공될 수 있다. 따라서, 제1 DAC(114)는 도 4 내지 도 7에 도시된 바와 같이 구현될 수 있다.The first DAC 114 may generate a reference current based on the internal resistance value and convert the corrected digital envelope signal ENBd 'into an analog envelope signal ENB based on the generated reference current. In one embodiment, the analog envelope signal ENB may be provided as a differential signal as shown in Figs. 4-7. Thus, the first DAC 114 may be implemented as shown in Figs. 4-7.

제2 디지털 게인 블록(113)은 제2 DAC(115) 내의 내부 저항 값을 기초로 디지털 송신 신호(TXd)에 대한 디지털 게인을 조정하여 보정된 디지털 송신 신호(TXd')를 제공할 수 있다. 구체적으로, 제2 디지털 게인 블록(113)은 디지털 송신 신호(TXd)에 게인 팩터를 곱해서 보정된 디지털 송신 신호(TXd')를 제공할 수 있다. 이때, 게인 팩터는 제2 DAC(115)의 내부 저항 값에 따른 출력 풀 스케일 데이터에 대한 기준 풀 스케일 데이터의 비율에 대응할 수 있다. The second digital gain block 113 may adjust the digital gain for the digital transmit signal TXd based on the internal resistance value in the second DAC 115 to provide a corrected digital transmit signal TXd '. Specifically, the second digital gain block 113 may provide the corrected digital transmit signal TXd 'by multiplying the digital transmit signal TXd by a gain factor. At this time, the gain factor may correspond to the ratio of the reference full-scale data to the output full-scale data according to the internal resistance value of the second DAC 115.

제2 DAC(115)는 내부 저항 값을 기초로 기준 전류를 생성하고, 생성된 기준 전류를 기초로, 보정된 디지털 송신 신호(TXd')를 아날로그 송신 신호(TX)로 변환할 수 있다. 일 실시예에서, 아날로그 송신 신호(TX)는 도 4 내지 도 7에 도시된 바와 같이 차동 신호로 제공될 수 있다. 따라서, 제1 DAC(114)는 도 4 내지 도 7에 도시된 바와 같이 구현될 수 있다.The second DAC 115 may generate a reference current based on the internal resistance value and convert the corrected digital transmit signal TXd 'into an analog transmit signal TX based on the generated reference current. In one embodiment, the analog transmit signal TX may be provided as a differential signal as shown in Figs. 4-7. Thus, the first DAC 114 may be implemented as shown in Figs. 4-7.

전원 변조부(130)는 제1 로우 패스 필터(131) 및 증폭기(133)를 포함할 수 있다. 로우 패스 필터(131)는 제1 DAC(114)에서 출력되는 아날로그 엔벨로프 신호(ENB)에 대해 로우 패스 필터링을 수행할 수 있다. 증폭기(133)는 로우 패스 필터(131)에서 출력되는 차동 신호를 수신하고, 수신된 차동 신호의 차이를 증폭하여 공급 전압(Vcc)을 출력할 수 있다. The power modulation unit 130 may include a first low-pass filter 131 and an amplifier 133. [ The low pass filter 131 may perform low pass filtering on the analog envelope signal ENB output from the first DAC 114. The amplifier 133 receives the differential signal output from the low-pass filter 131 and amplifies the difference of the received differential signal to output the supply voltage Vcc.

RF 블록(150)은 제2 로우 패스 필터(151) 및 믹서(153)를 포함할 수 있다. 제2 로우 패스 필터(151)는 제2 DAC(115)에서 출력되는 아날로그 송신 신호(TX)에 대해 로우 패스 필터링을 수행할 수 있다. 믹서(153)는 제2 로우 패스 필터(151)의 출력의 주파수를 상향 변환하여 RF 입력 신호(RFIN)를 생성할 수 있다.The RF block 150 may include a second low-pass filter 151 and a mixer 153. The second low-pass filter 151 may perform low-pass filtering on the analog transmit signal TX output from the second DAC 115. The mixer 153 may up-convert the frequency of the output of the second low-pass filter 151 to generate an RF input signal RF IN .

도 15는 본 개시의 일 실시예에 따른 통신 장치(100b)를 나타내는 블록도이다.15 is a block diagram illustrating a communication device 100b in accordance with one embodiment of the present disclosure.

도 15를 참조하면, 통신 장치(100b)는 도 14의 통신 장치(100a)의 변형 실시예로서, 본 실시예에 따른 모뎀(110b)은 도 14의 통신 장치(100a)에 비해, 내부 메모리(116)를 더 포함할 수 있다. 예를 들어, 내부 메모리(116)는 OTP 메모리로 구현될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 내부 메모리(116)는 칩 내에 포함된 임의의 메모리일 수 있다. 15, the communication device 100b is a modified embodiment of the communication device 100a of FIG. 14, and the modem 110b according to the present embodiment is different from the communication device 100a of FIG. 14 in the internal memory 116). For example, the internal memory 116 may be implemented as an OTP memory. However, the present invention is not limited thereto, and the internal memory 116 may be any memory included in the chip.

내부 메모리(116)는 모뎀 칩(110b)에 대한 초기 테스트 결과를 저장할 수 있다. 초기 테스트 결과는 제1 DAC(114)의 제1 출력 풀 스케일 데이터(FSD1) 및/또는 제2 DAC(115)의 제2 출력 풀 스케일 데이터(FSD2)를 포함할 수 있다. 제1 출력 풀 스케일 데이터(FSD1)는, 최대 값의 디지털 엔벨로프 신호(ENBd)를 제1 DAC(114)에 인가한 경우 제1 DAC(114)에서 출력되는 아날로그 신호 레벨에 대응할 수 있다. 제2 출력 풀 스케일 데이터(FSD2)는, 최대 값의 디지털 송신 신호(TXd)를 제2 DAC(115)에 인가한 경우 제2 DAC(115)에서 출력되는 아날로그 신호 레벨에 대응할 수 있다. 또한, 내부 메모리(116)의 제1 및 제2 DAC들(114, 115) 각각에 대한 제1 및 제2 기준 풀 스케일 데이터를 더 저장할 수 있다.The internal memory 116 may store initial test results for the modem chip 110b. The initial test results may include the first output full-scale data FSD1 of the first DAC 114 and / or the second output full-scale data FSD2 of the second DAC 115. [ The first output full scale data FSD1 may correspond to the analog signal level output from the first DAC 114 when the maximum value digital envelope signal ENBd is applied to the first DAC 114. [ The second output full scale data FSD2 may correspond to the analog signal level output from the second DAC 115 when the maximum value digital transmission signal TXd is applied to the second DAC 115. [ It is further possible to store first and second reference full scale data for each of the first and second DACs 114 and 115 of the internal memory 116. [

제1 디지털 게인 블록(112)은 제1 출력 풀 스케일 데이터(FSD1)에 대한 제1 기준 풀 스케일 데이터에 따른 제1 게인 팩터를 이용해서, 디지털 엔벨로프 신호(ENBd)에 대한 보정을 수행하여 보정된 디지털 엔벨로프 신호(ENBd')를 제공할 수 있다. 제2 디지털 게인 블록(113)은 제2 출력 풀 스케일 데이터(FSD2)에 대한 제2 기준 풀 스케일 데이터에 따른 제2 게인 팩터를 이용해서, 디지털 송신 신호(TXd)에 대한 보정을 수행하여 보정된 디지털 송신 신호(TXd')를 제공할 수 있다.The first digital gain block 112 performs a correction on the digital envelope signal ENBd using the first gain factor according to the first reference full-scale data for the first output full-scale data FSD1, And can provide the digital envelope signal ENBd '. The second digital gain block 113 performs a correction on the digital transmission signal TXd using a second gain factor according to the second reference full-scale data for the second output full-scale data FSD2, And may provide a digital transmit signal TXd '.

도 11 내지 도 15를 참조하여 상술된 바와 같이, 본 실시예에 따른 DAC는 모뎀 칩(110, 110a, 110b)에 포함될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 본 개시의 실시예에 따른 DAC는 전원 변조부(130), RF 블록(150) 또는 전력 증폭부(170)에도 포함될 수 있다. As described above with reference to Figs. 11 to 15, the DAC according to the present embodiment may be included in the modem chips 110, 110a, and 110b. However, the present invention is not limited thereto, and the DAC according to the embodiment of the present disclosure may also be included in the power modulator 130, the RF block 150, or the power amplifier 170.

또한, 본 개시의 실시예들에 따른 DAC는 다양한 유형의 통신 방식에 따라 다양한 유형의 외부 기기와 통신을 수행하는 통신 칩에 포함될 수 있다. 통신 칩은 와이파이(Wireless Fidelity) 칩, 블루투스(Bluetooth) 칩, 무선 통신 칩 또는 NFC(Near Field Communication) 칩 등을 포함할 수 있다. 와이파이 칩 및 블루투스 칩은 각각 WiFi 방식 및 블루투스 방식으로 통신을 수행할 수 있다. 와이파이 칩이나 블루투스 칩을 이용하는 경우에는 SSID 및 세션 키 등과 같은 각종 연결 정보를 먼저 송수신하여, 이를 이용하여 통신 연결한 후 각종 정보들을 송수신할 수 있다. 무선 통신 칩은 IEEE, 지그비, 3G(3rd Generation), 3GPP(3rd Generation Partnership Project), LTE(Long Term Evolution) 등과 같은 다양한 통신 규격에 따라 통신을 수행하는 칩을 의미한다. NFC 칩은 135kHz, 13.56MHz, 433MHz, 860~960MHz, 2.45GHz 등과 같은 다양한 RF-ID 주파수 대역들 중에서 13.56MHz 대역을 사용하는 NFC 방식으로 동작하는 칩을 의미한다.In addition, a DAC according to embodiments of the present disclosure may be included in a communication chip that performs communication with various types of external devices according to various types of communication methods. The communication chip may include a wireless fidelity chip, a Bluetooth chip, a wireless communication chip, or a NFC (Near Field Communication) chip. The Wi-Fi chip and the Bluetooth chip can perform communication using the WiFi method and the Bluetooth method, respectively. When a Wi-Fi chip or a Bluetooth chip is used, various connection information such as an SSID and a session key may be transmitted and received first, and communication information may be used to transmit and receive various information. The wireless communication chip means a chip that performs communication according to various communication standards such as IEEE, ZigBee, 3G (3rd Generation), 3rd Generation Partnership Project (3GPP), Long Term Evolution (LTE) The NFC chip refers to a chip operating in the NFC mode using the 13.56 MHz band among various RF-ID frequency bands such as 135 kHz, 13.56 MHz, 433 MHz, 860 to 960 MHz, and 2.45 GHz.

나아가, 본 개시의 실시예들에 따른 DAC는 다양한 전자 장치에 포함될 수 있다. 예를 들어, 전자 장치는 스마트 폰(smartphone), 태블릿 PC(tablet personal computer), 이동전화기(mobile phone), 화상전화기, 전자책 리더기(e-book reader), 데스크탑 PC(desktop personal computer), 랩탑 PC(laptop personal computer), 넷북 컴퓨터(netbook computer), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 장신구(accessory), 전자 앱세서리(appcessory), 카메라(camera), 웨어러블 장치(wearable device), 손목 시계(wrist watch), 냉장고, 에어컨, 청소기, 인공 지능 로봇, TV, DVD(digital video disk) 플레이어, 오디오, 오븐, 전자레인지, 세탁기, 전자 팔찌, 전자 목걸이, 공기 청정기, 전자 액자, 의료기기, 네비게이션(navigation) 장치, 위성 신호 수신기, EDR(event data recorder), FDR(flight data recorder), 셋톱 박스(set-top box), TV 박스, 전자 사전, 자동차 인포테인먼트(infotainment) 장치, 선박용 전자 장비(electronic equipment for ship), 항공 전자기기(avionics), 보안 기기, 전자 의복, 전자 키, 캠코더(camcorder), 게임 콘솔(game consoles), HMD(head-mounted display), 평판표시장치(flat panel display device), 전자 앨범, 전자 장치를 포함한 가구(furniture) 또는 건물/구조물의 일부, 전자 보드(electronic board), 전자 사인 입력장치(electronic signature receiving device) 및 프로젝터(projector) 중 하나 이상을 포함할 수 있다. 또한, 본 발명에 따른 전자 장치는 상술한 기기들에 한정되지 않는다.Further, a DAC according to embodiments of the present disclosure may be included in various electronic devices. For example, the electronic device may be a smartphone, a tablet personal computer, a mobile phone, a videophone, an e-book reader, a desktop personal computer, a laptop A mobile personal computer (PC), a netbook computer, a personal digital assistant (PDA), a portable multimedia player (PMP), an MP3 player, an accessory, an electronic appsherory, a camera, a wrist watch, a refrigerator, an air conditioner, a cleaner, an artificial intelligent robot, a TV, a digital video disk player, an audio oven, a microwave oven, a washing machine, an electronic bracelet, Electronic image frames, medical devices, navigation devices, satellite signal receivers, event data recorders (EDRs), flight data recorders (FDRs), set-top boxes, TV boxes, electronic dictionaries, automotive infotainment, Apparatus, electronic equipment for ships (electroni c equipment for ship, avionics, security devices, electronic apparel, electronic keys, camcorders, game consoles, head-mounted displays (HMDs), flat panel display devices ), An electronic album, a piece of furniture or building / structure including an electronic device, an electronic board, an electronic signature receiving device, and a projector . Further, the electronic device according to the present invention is not limited to the above-mentioned devices.

도 16은 본 개시의 일 실시예에 따른 IoT(Internet Of Things) 기기(1000)를 나타내는 블록도이다.16 is a block diagram illustrating an Internet Of Things (IoT) device 1000 according to one embodiment of the present disclosure.

도 16을 참조하면, 본 개시의 실시예들에 따른 DAC는 IoT 기기(1000)에 포함될 수 있다. IoT는 유/무선 통신을 이용하는 사물 상호 간의 네트워크를 의미할 수 있다. IoT 기기는 접근 가능한 유선 또는 무선 인터페이스를 가지며, 유선 또는 무선 인터페이스를 통하여 적어도 하나 이상의 다른 기기와 통신하여, 데이터를 송신 또는 수신하는 기기들을 포함할 수 있다. 상기 접근 가능한 인터페이스는 유선 근거리통신망(Local Area Network; LAN), Wi-fi와 같은 무선 근거리 통신망(Wireless Local Area Network; WLAN), 블루투스와 같은 무선 개인 통신망(Wireless Personal Area Network; WPAN), 무선 USB(Wireless Universal Serial Bus), Zigbee, NFC, RFID (Radio-frequency identification), PLC(Power Line communication), 또는 3G, 4G, LTE 등 이동 통신망(mobile cellular network)에 접속 가능한 모뎀 통신 인터페이스 등을 포함할 수 있다. 상기 블루투스 인터페이스는 BLE(Bluetooth Low Energy)를 지원할 수 있다.Referring to FIG. 16, a DAC according to embodiments of the present disclosure may be included in IoT device 1000. IoT may refer to a network of objects using wired / wireless communication. The IoT device has an accessible wired or wireless interface and may include devices that communicate with at least one or more other devices via a wired or wireless interface to transmit or receive data. The accessible interface may be a wireless local area network (LAN) such as a wired local area network (LAN), a wireless local area network (WLAN) such as Wi-fi, a wireless personal area network (WPAN) (Wireless Universal Serial Bus), a Zigbee, an NFC, a Radio Frequency Identification (RFID), a Power Line Communication (PLC) or a modem communication interface connectable to a mobile cellular network such as 3G, 4G and LTE . The Bluetooth interface may support BLE (Bluetooth Low Energy).

구체적으로, IoT 기기(1000)는 외부와 통신하기 위한 통신 인터페이스(1200)를 포함할 수 있다. 통신 인터페이스(1200)는 예를 들어, 유선 근거리통신망(LAN), 블루투스, Wi-fi, Zigbee와 같은 무선 근거리 통신인터페이스, PLC 또는 3G, LTE 등 이동 통신망에 접속 가능한 모뎀 통신 인터페이스일 수 있다. 통신 인터페이스(1200)는 송신부(Transceiver) 및/또는 수신부(Receiver)를 포함할 수 있다. IoT 기기(1000)는 상기 송신부 및/또는 수신부를 통하여, 엑세스포인트 또는 게이트웨이로부터 정보를 송신 및/또는 수신할 수 있다. 또한, IoT 기기(1000)는 사용자 기기 또는 다른 IoT 기기와 통신하여 IoT 기기(1000)의 제어 정보 또는 데이터를 송신 및/또는 수신 할 수 있다.Specifically, the IoT device 1000 may include a communication interface 1200 for communicating with the outside. The communication interface 1200 may be, for example, a wireless local area communication interface such as a wired local area network (LAN), Bluetooth, Wi-fi, Zigbee, a PLC or a modem communication interface connectable to a mobile communication network such as 3G or LTE. The communication interface 1200 may include a transceiver and / or a receiver. The IoT device 1000 can transmit and / or receive information from the access point or the gateway through the transmitter and / or the receiver. In addition, the IoT device 1000 may communicate with the user device or another IoT device to transmit and / or receive control information or data of the IoT device 1000. [

본 실시예에서, 통신 인터페이스(1200)에 포함된 송신부는 DAC를 포함할 수 있고, DAC는 도 1 내지 도 15를 참조하여 상술된 내용에 따라 구현될 수 있다. 구체적으로, 통신 인터페이스(1200)에 포함된 송신부는 디지털 입력 신호를 생성하는 디지털 신호 생성부, 및 디지털 입력 신호를 아날로그 출력 신호로 변환하는 DAC를 포함할 수 있다. DAC는 내부 저항의 저항 값을 기초로 디지털 입력 신호에 대한 디지털 게인을 조정하여 보정된 디지털 입력 신호를 생성하고, 내부 저항에 따른 기준 전류를 기초로 보정된 디지털 입력 신호를 아날로그 출력 신호로 변환할 수 있다.In this embodiment, the transmission unit included in the communication interface 1200 may include a DAC, and the DAC may be implemented according to the contents described above with reference to Figs. Specifically, the transmission unit included in the communication interface 1200 may include a digital signal generation unit that generates a digital input signal, and a DAC that converts the digital input signal into an analog output signal. The DAC adjusts the digital gain of the digital input signal based on the resistance value of the internal resistance to generate a corrected digital input signal and converts the corrected digital input signal into an analog output signal based on the reference current according to the internal resistance .

IoT 기기(1000)는 연산을 수행하는 프로세서(processor) 또는 애플리케이션 프로세서(Application Processor; 1100) 등을 더 포함할 수 있다. IoT 기기(1000)는 내부 전력 공급을 위하여 배터리를 내장하거나 외부에서 전력을 공급받는 전원 공급부를 더 포함할 수 있다. 또한, IoT 기기(1000)는 내부 상태 또는 데이터를 표시하기 위한 디스플레이(1400)를 포함할 수 있다. 사용자는 IoT 기기(1000)의 디스플레이(1400)의 UI(User Interface)를 통하여 IoT 기기(1000)를 제어할 수 있다. IoT 기기(1000)는 상기 송신부를 통하여 내부 상태 및/또는 데이터를 외부로 전송하며 상기 수신부를 통하여 외부로부터 제어 명령 및/또는 데이터를 수신할 수 있다.The IoT device 1000 may further include a processor or an application processor 1100 for performing an operation. The IoT device 1000 may further include a power supply unit that includes a battery for supplying internal power or receives external power. In addition, the IoT device 1000 may include a display 1400 for displaying an internal state or data. The user can control the IoT device 1000 through the UI (User Interface) of the display 1400 of the IoT device 1000. [ The IoT device 1000 transmits the internal state and / or data to the outside through the transmission unit and can receive control commands and / or data from the outside through the reception unit.

메모리(1300)는 IoT 기기(1000)를 제어하는 제어 명령어 코드, 제어 데이터 또는 사용자 데이터를 저장할 수 있다. 메모리(1300)는 휘발성 메모리 또는 불휘발성 메모리 중 적어도 하나를 포함할 수 있다. 불휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등과 같은 다양한 메모리들 중 적어도 하나를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic RAM), SRAM(Static RAM), SDRAM(Synchronous DRAM) 등과 같은 다양한 메모리들 중 적어도 하나를 포함할 수 있다.The memory 1300 may store a control command code for controlling the IOT device 1000, control data, or user data. The memory 1300 may include at least one of volatile memory or non-volatile memory. The non-volatile memory may be a ROM, a PROM, an EPROM, an EEPROM, a flash memory, a phase-change RAM (PRAM), a magnetic RAM (MRAM) A ReRAM (Resistive RAM), a FRAM (Ferroelectric RAM), and the like. The volatile memory may include at least one of various memories such as Dynamic RAM (DRAM), Static RAM (SRAM), Synchronous DRAM (SDRAM), and the like.

IoT 기기(1000)는 저장 장치를 더 포함할 수 있다. 저장 장치는 하드디스크(HDD), 솔리드 스테이트 디스크(SSD, Solid State Disk), eMMC(embedded Multi Media Card), UFS(Universal Flash Storage)와 같은 불휘발성 매체일 수 있다. 저장 장치는 입출력부(1500)를 통해 제공된 사용자의 정보 및 센서(1600)를 통해 수집된 센싱 정보들을 저장할 수 있다.The IoT device 1000 may further include a storage device. The storage device may be a nonvolatile medium such as a hard disk (HDD), a solid state disk (SSD), an embedded multi media card (eMMC), or a universal flash storage (UFS). The storage device may store the information of the user provided through the input / output unit 1500 and the sensing information collected through the sensor 1600.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, exemplary embodiments have been disclosed in the drawings and specification. Although the embodiments have been described herein with reference to specific terms, it should be understood that they have been used only for the purpose of describing the technical idea of the present disclosure and not for limiting the scope of the present disclosure as defined in the claims . Therefore, those skilled in the art will appreciate that various modifications and equivalent embodiments are possible without departing from the scope of the present invention. Accordingly, the true scope of protection of the present disclosure should be determined by the technical idea of the appended claims.

10, 10a, 10b, 10c, 10d, 10e: 디지털/아날로그 컨버터
20: 디지털 신호 생성부, 30: 테스트 보드
CD, 100, 100a, 100b: 통신 장치
110, 110a, 110b: 모뎀, 130: 전원 변조기
150: RF 블록, 170: 전력 증폭기, 190: 안테나10, 10a, 10b, 10c, 10d, 10e: digital / analog converter
20: digital signal generating unit, 30: test board
CD, 100, 100a, 100b: communication device
110, 110a, 110b: modem, 130: power modulator
150: RF block, 170: power amplifier, 190: antenna

Claims (10)

내부 저항을 포함하고, 상기 내부 저항의 저항 값 및 기준 전압에 따라 기준 전류를 생성하는 기준 전류 생성부;
기준 저항 값과 상기 내부 저항의 저항 값의 비율을 기초로, 디지털 입력 신호에 대한 디지털 게인을 조정(adjust)하여 보정된(calibrated) 디지털 입력 신호를 제공하는 디지털 게인 블록; 및
상기 기준 전류를 기초로, 상기 보정된 디지털 입력 신호를 아날로그 출력 신호로 변환하는 변환 회로를 포함하는 디지털/아날로그 변환기.A reference current generator including an internal resistance and generating a reference current according to a resistance value of the internal resistance and a reference voltage;
A digital gain block that adjusts a digital gain for a digital input signal based on a ratio of a reference resistance value and a resistance value of the internal resistance to provide a calibrated digital input signal; And
And a conversion circuit for converting the corrected digital input signal into an analog output signal based on the reference current. 제1항에 있어서,
상기 디지털 게인 블록은,
상기 내부 저항의 저항 값이 상기 기준 저항 값보다 큰 경우 상기 디지털 게인을 증가시킴으로써 상기 보정된 디지털 입력 신호를 제공하고,
상기 내부 저항의 저항 값이 상기 기준 저항 값보다 작은 경우 상기 디지털 게인을 감소시킴으로써 상기 보정된 디지털 입력 신호를 제공하는 것을 특징으로 하는 디지털/아날로그 변환기.The method according to claim 1,
The digital gain block includes:
Providing the corrected digital input signal by increasing the digital gain when the resistance value of the internal resistance is greater than the reference resistance value,
Wherein the digital input signal is provided by reducing the digital gain when the resistance value of the internal resistance is smaller than the reference resistance value. 제1항에 있어서,
상기 내부 저항의 저항 값에 따른 상기 디지털/아날로그 변환기의 출력 풀 스케일 데이터를 저장하고, 상기 출력 풀 스케일 데이터를 상기 디지털 게인 블록에 제공하는 내부 메모리를 더 포함하는 것을 특징으로 하는 디지털/아날로그 변환기.The method according to claim 1,
And an internal memory for storing output full-scale data of the digital-to-analog converter according to a resistance value of the internal resistance, and providing the output full-scale data to the digital gain block. 제3항에 있어서,
상기 디지털 게인 블록은, 상기 기준 저항 값에 따른 기준 풀 스케일 데이터와 상기 출력 풀 스케일 데이터의 비율에 따른 게인 팩터(gain factor)와 상기 디지털 입력 신호의 연산을 통해 상기 보정된 디지털 입력 신호를 제공하는 것을 특징으로 하는 디지털/아날로그 변환기.The method of claim 3,
The digital gain block may include a gain factor according to a ratio of the reference full scale data and the output full scale data according to the reference resistance value and the corrected digital input signal through calculation of the digital input signal / RTI > digital-to-analog converter. 제1항에 있어서,
상기 변환 회로는,
상기 보정된 디지털 입력 신호를 기초로 온/오프되어, 상기 기준 전류로부터 제1 및 제2 출력 신호들을 각각 생성하는 제1 및 제2 스위치들을 포함하는 스위치 페어(pair)를 포함하고,
상기 제1 및 제2 출력 신호들은 상기 아날로그 출력 신호를 구성하는 것을 특징으로 하는 디지털/아날로그 변환기.The method according to claim 1,
The conversion circuit comprising:
And a switch pair including first and second switches that are turned on / off based on the corrected digital input signal to generate first and second output signals from the reference current, respectively,
Wherein the first and second output signals constitute the analog output signal. 디지털 입력 신호를 생성하는 디지털 신호 생성부; 및
내부 저항의 저항 값을 기초로 상기 디지털 입력 신호에 대한 디지털 게인을 조정하여 보정된 디지털 입력 신호를 생성하고, 상기 내부 저항에 따른 기준 전류를 기초로 상기 보정된 디지털 입력 신호를 아날로그 출력 신호로 변환하는 디지털/아날로그 변환기를 포함하는 것을 특징으로 하는 통신 장치.A digital signal generation unit for generating a digital input signal; And
The method of claim 1, further comprising: adjusting a digital gain of the digital input signal based on a resistance value of an internal resistance to generate a corrected digital input signal, converting the corrected digital input signal into an analog output signal And a digital-to-analog converter for converting the digital signal into a digital signal. 제6항에 있어서,
상기 디지털/아날로그 변환기는,
상기 내부 저항을 포함하고, 상기 내부 저항의 저항 값 및 기준 전압에 따라 상기 기준 전류를 생성하는 기준 전류 생성부;
기준 저항 값에 대한 상기 내부 저항의 저항 값의 비율을 기초로, 상기 디지털 입력 신호에 대한 상기 디지털 게인을 조정하여 상기 보정된 디지털 입력 신호를 제공하는 디지털 게인 블록; 및
상기 기준 전류를 기초로, 상기 보정된 디지털 입력 신호를 상기 아날로그 출력 신호로 변환하는 변환 회로를 포함하는 통신 장치.The method according to claim 6,
The digital-to-
A reference current generator including the internal resistance and generating the reference current according to a resistance value of the internal resistance and a reference voltage;
A digital gain block for adjusting the digital gain for the digital input signal based on a ratio of a resistance value of the internal resistance to a reference resistance value to provide the corrected digital input signal; And
And a conversion circuit for converting the corrected digital input signal into the analog output signal based on the reference current. 제7항에 있어서,
상기 내부 저항의 저항 값에 따른 상기 디지털/아날로그 변환기의 출력 풀 스케일 데이터를 저장하고, 상기 출력 풀 스케일 데이터를 상기 디지털 게인 블록에 제공하는 내부 메모리를 더 포함하는 것을 특징으로 하는 통신 장치.8. The method of claim 7,
And an internal memory for storing output full-scale data of the digital-to-analog converter according to a resistance value of the internal resistance, and providing the output full-scale data to the digital gain block. 제6항에 있어서,
상기 디지털 신호 생성부는, 상기 디지털 신호로부터 디지털 송신 신호 및 디지털 엔벨로프(envelope) 신호를 생성하고,
상기 디지털/아날로그 변환기는,
상기 디지털 엔벨로프 신호를 아날로그 엔벨로프 신호로 변환하는 제1 디지털/아날로그 변환기; 및
상기 디지털 송신 신호를 아날로그 송신 신호로 변환하는 제2 디지털/아날로그 변환기를 포함하는 것을 특징으로 하는 통신 장치.The method according to claim 6,
The digital signal generation unit generates a digital transmission signal and a digital envelope signal from the digital signal,
The digital-to-
A first digital-to-analog converter for converting the digital envelope signal into an analog envelope signal; And
And a second digital-to-analog converter for converting the digital transmission signal into an analog transmission signal. 제9항에 있어서,
상기 아날로그 엔벨로프 신호를 기초로 전원을 변조하는 전원 변조부;
상기 아날로그 송신 신호로부터 RF 신호를 생성하는 RF 블록; 및
변조된 상기 전원에 의해 구동되어, 상기 RF 신호의 전력을 증폭하여 RF 출력 신호를 생성하는 전력 증폭부를 더 포함하는 것을 특징으로 하는 통신 장치.10. The method of claim 9,
A power modulator for modulating power based on the analog envelope signal;
An RF block for generating an RF signal from the analog transmission signal; And
Further comprising a power amplifier unit driven by the modulated power source to amplify the power of the RF signal to generate an RF output signal.
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