KR20170106174A - 변형 채널 finfet 장치의 제조 방법 - Google Patents

변형 채널 finfet 장치의 제조 방법 Download PDF

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Abstract

FET(field effect transistor) 장치의 제조 방법은, 기판 상에 핀 채널(fin channel)을 포함하는 핀 구조(fin structure)를 형성하고, 상기 핀 구조의 일 측에 희생 에피택셜 레이어(sacrificial epitaxial layer)를 형성하고, 상기 핀 구조의 적어도 일부를 포함하는 영역에 딥 리세스(deep recess)를 형성하고, 상기 핀 구조 및 상기 희생 에피택셜 레이어는 탄성적으로 완화되어 상기 핀 채널 상에 변형을 형성하고, 상기 딥 리세스에 소오스/드레인(SD) 물질을 증착하여 상기 핀 채널 상의 상기 변형을 보존하는 것을 포함한다.

Description

변형 채널 FINFET 장치의 제조 방법{METHOD TO ACHIEVE STRAINED CHANNEL FINFET DEVICES}
본 출원은 2016년 3월 11일에 출원된 미국 특허 출원 제62/307,372호에 대해 우선권을 주장하며, 그 내용 전부는 참조에 의해 본 명세서에 포함된다.
반도체 장치의 하나의 기본 성분은 트랜지스터이고, 이것은 보통 FET로 참조된다. 다양한 종류의 FET 장치가 존재하며, FET의 기능, 구성 및 용도 역시 다양하다. 반도체 장치에 일반적으로 사용되는 FET 장치 타입으로 MOSFET(metal-oxide-semiconductor field effect transistor)을 들 수 있다. MOSFET 장치는 일반적으로 서로 구별되는 2 개의 타입을 포함하며, 그것은 pMOS(positive MOSFET) 장치와 nMOS(negative MOSFET) 장치이다. 디지털 데이터 처리 장치들은 pMOS 장치와 nMOS 장치의 조합을 포함할 수 있으며, 이들은 CMOS(complimentary metal-oxide-semiconductor)로 구성된다. 진보된 반도체 장치에서의 트랜지스터 크기 제약은 더욱 소형화된 트랜지스터 설계 및 위상(topology)을 요구해왔다. 이와 같은 설계 중 하나는 FinFET(fin-shaped FET)을 포함한다. FinFET은 디지털 어플리케이션을 위해 스케일링 가능한(scalable) CMOS 회로를 제공하기 위해 결합된 다중 게이트 구조들을 포함한다.
핀(fin)에 채널 구조를 제조하는 공정 동안, 채널에 변형(strain)이 일어날 수 있다. 변형은 상기 구조를 제조하는 동안 사용된 물질들의 물리적 또는 기졔적 결과물일 수 있다. 또한, 채널 구조의 물리적 치수를 변화시킴에 따라 변형이 변화될 수 있다. 변형 파라미터(strain parameter)의 변화는 장치의 성능에 영향을 미칠 수 있다. 변형 파라미터의 값과 장치의 환졍에 따라 그 효과는 장치의 성능을 저하시킬수도 있고, 또는 장치의 성능을 강화시킬 수도 있다. 채널 레이어 또는 채널 구조의 몇몇의 예들은 hNS(horizontal nano-sheets) 및 hNW(horizontal nano-wires)를 포함한다.
종래의 제조 공정에서 사용되었던 소오스/드레인(SD) 스트레서(stressor)는 SD 크기가 더 작아질 수록 스케일링에 있어서 효율이 더 떨어졌다. 또한, SD 스트레서는 nMOS 장치에서 인장 스트레스 채널(tensile stressed channel)를 달성하기 위해 구현하기 쉽지 않다. 공정은 시작 물질로서, sSOI(strained silicon on insulator)를 이용하는 것과 같은 빌트 인 스트레스 레이어를 이용하여 진행되고, 공정은 SRB(strain relaxed buffer)와 같은 언더레이어 스트레서(underlayer stressor)를 이용하여 진행되며, 이들은 공정 흐름 동안의 스트레스를 유지하는 데에 있어서 심각한 어려움에 직면하여, 일반적으로 초기 스트레스의 대부분을 잃어 버린다. 특히, 스트레스는 탄성적 완화(elastic relaxation)로 인해, 딥 SD 리세스(deep SD recess) 및/또는 핀 컷(fin cut) 동안에 손실된다. 불행하게도, 변형은 SD 에피택셜 재성장 동안 적절하게 회복되지 않고, 그 결과, 장치는 채널에 변형이 없거나 거의 없게 된다. 이들 진행에서 이와 같은 문제를 해결하기 위한 방법은 딥 SD 리세스를 제거하고 SD에 클래드 에피택셜(clad epitaxial) 물질을 사용하는 것(즉, 이전에 SD 리세스를 수행함 없이 SD 상의 핀 구조의 상단에 애피택셜 레이어를 추가하는 것)이지만, 이것은 최적이 아닌(non-optimal) 도핑 프로파일(doping profile)을 만들 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 변형 채널 FinFET 장치를 제조하는 방법 및 그 FinFET 장치를 제공하기 위한 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 FET(field effect transistor) 장치의 제조 방법은, 기판 상에 핀 채널(fin channel)을 포함하는 핀 구조(fin structure)를 형성하고, 상기 핀 구조의 일 측에 희생 에피택셜 레이어(sacrificial epitaxial layer)를 형성하고, 상기 핀 구조의 적어도 일부를 포함하는 영역에 딥 리세스(deep recess)를 형성하고, 상기 핀 구조 및 상기 희생 에피택셜 레이어는 탄성적으로 완화되어 상기 핀 채널 상에 변형을 형성하고, 상기 딥 리세스에 소오스/드레인(SD) 물질을 증착하여 상기 핀 채널 상의 상기 변형을 보존하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 FET(field effect transistor)는, 기판; 상기 기판 상에 형성된 핀 채널(fin channel)을 포함하는 핀 구조(fin structure); 상기 핀 구조의 일 측에 형성된 희생 에피택셜 레이어(sacrificial epitaxial layer); 상기 핀 구조의 적어도 일부를 포함하는 영역에 형성된 딥 리세스(deep recess); 및 상기 핀 구조 및 상기 희생 에피택셜 레이어는 탄성적으로 완화되어 상기 핀 채널 상에 변형을 형성하고, 상기 딥 리세스에 증착되어 상기 핀 채널 상의 상기 변형을 보존하는 소오스/드레인(SD) 레이어를 포함한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 흐름도이다.
도 2는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3a는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3b는 도 3a의 반도체 장치의 일부분을 설명하기 위한 상면도이다.
도 4a는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4b는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 도 6의 반도체 장치의 일부분을 설명하기 위한 상면도이다.
도 8a는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8b는 도 8a의 반도체 장치의 일부분을 설명하기 위한 상면도이다.
도 9는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10a는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10b는 도 10a의 반도체 장치의 일부분을 설명하기 위한 상면도이다.
도 11a는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11b는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12a는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12b는 도 12a의 반도체 장치의 일부분을 설명하기 위한 상면도이다.
도 13a는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13b는 도 13a의 반도체 장치의 일부분을 설명하기 위한 상면도이다.
도 14a는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 14b는 도 14a의 반도체 장치의 일부분을 설명하기 위한 상면도이다.
도 15a는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 15b는 도 15a의 반도체 장치의 일부분을 설명하기 위한 상면도이다.
도 16a는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 16b는 도 16a의 반도체 장치의 일부분을 설명하기 위한 상면도이다.
도 17a는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 17b는 도 17a의 반도체 장치의 일부분을 설명하기 위한 상면도이다.
도 18은 도 1 내지 도 17b에 도시된 방법에 따라 제조된 반도체 장치의 일 실시예에 대한 모델을 도시한 것이다.
도 19는 도 1 내지 도 17b에 도시된 방법에 따라 제조된 반도체 장치의 요소에 대한 물리적 파라미터를 설명하기 위한 그래프를 나타낸 것이다.
도 20은 도 1 내지 도 17b에 도시된 방법에 따라 제조된 반도체 장치의 요소에 대한 물리적 파라미터를 설명하기 위한 그래프를 나타낸 것이다.
도 21은 도 1 내지 도 17b에 도시된 방법에 따라 제조된 반도체 장치의 요소에 대한 물리적 파라미터를 설명하기 위한 그래프를 나타낸 것이다.
도 22는 도 1 내지 도 17b에 도시된 방법에 따라 제조된 반도체 장치의 요소에 대한 물리적 파라미터를 설명하기 위한 그래프를 나타낸 것이다.
도 23은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 블록도이다.
변형 채널 FinFET 장치를 제조하기 위한 방법 및 시스템의 다양한 실시예들이 설명된다. 일 실시예에서, 상기 방법은, 추후에 제거되는, 핀의 측 상에서 성장된 희생 에피택셜 레이어의 사용에 기초하여 변형 채널 FinFET 장치를 제조할 수 있다. 공정 흐름은 핀 정보로부터, 그리고 핀 구조가 실질적으로 단 결정 구조인 핀 구조의 형성으로부터 시작된다. 핀의 측 상에, 약 2 nm 내지 15 nm 범위의 희생 레이어의 에피택셜 성장이 수행된다. 본 발명의 몇몇의 실시예에서, 에피택셜 성장은 핀 형성 후, 그리고 더미 게이트 형성 전에 수행될 수 있다.
본 발명의 몇몇의 실시예에서, 핀의 측 상의 희생 레이어의 에피택셜 성장 동안, 레이어들은, 본 에피택셜 성장 단계 이전의 핀에 존재하던 것과 동일한 격자 파라미터를 갖고 성장한다. 스케일링된 기술의 가장 실제적인 구현들에 대해, 핀 피치(fin pitch)는 매우 작을 수 있다. 예를 들어 30 nm보다 작을 수 있다. 이에 따라 인접한 핀들에 대한 희생 레이어들은 병합할 수 있다. 희생 레이어의 에피택셜 성장은 패시팅(faceting)을 강조하거나 강조하지 않도록 튜닝될 수 있다. 에피택셜 성장 동안의 패시팅은 또한, 실시예에 따라 달라질 수 있는, 핀 측벽들의 특정 결정 평면(crystal plane)에 따를 수 있다. 본 발명의 몇몇의 실시예에서, 희생 레이어 에피택셜 성장 동안의 패시팅은 병합된 희생 레이어 아래에 공동(cavity) 또는 결함(defect)을 남길 수 있다. 만일 내부 스페이서가 구현되면, 이 공동은 추후 내부 스페이서 증착 공정 중 채워진다.
더미 게이트 형성 이후, 딥 SD 리세스가 형성될 수 있다. 본 발명의 일 실시예에서, 핀을 따라 인접한 SD 사이의 거리는 200 nm 또는 그 미만일 수 있다. 딥 SD 리세스 식각 동안, SD 리세스 사이의 핀과 희생 레이어를 포함하는 구조는 탄성적으로 완화되어, 핀 채널에 핀을 따라 변형을 달성할 수 있다. 인접한 SD 리세스 사이의 거리가 약 200 nm 또는 그 미만인 실시예에서는 이러한 탄성 완화가 SD 리세스 동안에 일어난다는 것을 보장한다.
인장 변형된 핀 채널을 달성하기 위해, 핀 구조 상에 에피택셜 성장 가능하고, 핀 물질의 격자 파라미터보다 더 큰 격자 파라미터를 갖는 물질로부터 희생 스트레서(sacrificial stressor)가 선택된다. 압축 변형된 핀 채널을 달성하기 위해, 핀 구조 상에 에피택셜 성장 가능하고, 핀 물질의 격자 파라미터보다 더 작은 격자 파라미터를 갖는 물질로부터 희생 스트레서가 선택된다. 본 발명의 일 실시예에서, 딥 SD 리세스 이후 내부 스페이서가 형성된다. 내부 스페이서는 핀의 측 상의 희생 레이어를 선택적으로, SD 개구(SD opening)로부터 핀 채널 물질에 대해 리세스함으로써 형성된다. 본 발명의 일 실시예에서, 리세스는 (핀에 대해 평행한 방향의 깊이가) 1 nm 내지 6 nm 사이이다. 리세스의 정확한 깊이는 게이트 길이 및 다른 치수, 그리고 다른 최적화 고려 요소들에 따를 수 있으나, 실질적으로 희생 물질의 일부 양이 남을 수 있다(예컨대 핀과 평행한 방향으로 측정된 두께가 5 nm를 초과하는 희생 물질이 남을 수 있다). 다음으로 스페이서가 증착에 의해 형성될 수 있고, 이후 비등방성 식각이 수행될 수 있다.
희생 레이어 에피택셜 성장 동안 공동이 희생 레이어 아래에 남는 구현례에서, SD 영역들 사이의 희생 레이어 아래에 남는 공동은 내부 스페이서 증착 동안 내부 스페이서 물질로 채워질 수 있다(본 발명의 몇몇의 실시예에서, 공동은 스페이서 물질로 완전히 채워질 수 있다; 본 발명의 다른 몇몇의 실시예에서, 공동은 스페이서 물질로 일부 채워질 수 있고, 스페이서 물질은 SD 영역으로부터 공동의 나머지 부분을 격리 또는 분리시킬 수 있다).
이에 더하여, 완화된 SD는 에피택셜 재성장된 SD 물질의 결함 형성을 허용하면서 에피택셜 성장될 수 있다. 이에 따라 해당 기술 분야의 통상의 기술자에게 알려진 방법을 이용하여 채널의 변형이 보존될 수 있다. 채널의 스트레스 상태를 현저하게 변경시키는 SD 재성장을 달성하는 것은 매우 도전적인 것이지만, SD 재성장 전의 상태로부터 채널의 변형을 변경시키지 않는 방식으로 SD를 재성장하는 것은 매우 쉽다. 본 발명의 몇몇의 실시예에서, SD는 비 에피택셜 물질(non-epitaxial material)로 채워지거나 재성장되고, 또한 채널의 변형 상태를 현저하게 변경시키지 않는다. 다시 채워진, 및/또는 재성장된 SD는, 희생 레이어 제거 단계에서 채널의 변형의 일부를 유지하기 위한 피닝 구조(pinning structure)로서 기능할 수 있다.
더미 게이트 스택을 제거한 후, 핀 측 상의 희생 레이어는 핀 채널 물질에 대해 선택적으로 제거될 수 있다. 채널 변형 중 일부는, 구조의 탄성 완화로 인해 희생 레이어 제거 동안에 손실될 수 있다. 그러나, SD가 구조를 실질적으로 제 자리에 유지하기 때문에, 변형 중 상당 부분은 희생 레이어 선택적 제거 이후에도 남아있다. 본 발명의 몇몇의 실시예에서, 희생 레이어 식각 동안의 채널에서의 변형 손실은 10 % 미만일 수 있다. 본 발명의 몇몇의 실시예에서, 희생 레이어 식각 동안의 채널에서의 변형 손실은 20 % 미만일 수 있다. 본 발명의 몇몇의 실시예에서, 희생 레이어 식각 동안의 채널에서의 변형 손실은 50 % 미만일 수 있다. 공정 흐름의 나머지 단계들은 전통적인 핀 제조 흐름을 따를 수 있다.
본 발명의 몇몇의 실시예에서, 핀 결정과 일관되어 성장하는 SD 재성장은, 성장 동안의 채널의 변형 상태를 변경시킬 수 있고, 이것은 유리할 수 있다. 일례는 pMOS(p-channel metal-oxide-silicon) 핀에 대한 것으로, SD 물질에 대해 중간에서 높은 Ge 함량을 갖는 SiGe(silicon-germanium)가 채널에 대한 추가적인 압축 변형을 더할 수 있다. 이와 같은 실시예는 채널의 변형을 더욱 부스트(boost)하기 위해 사용될 수 있다.
본 발명의 몇몇의 실시예에서, 핀 물질은 Si이고 희생 에피택셜 레이어 물질은 Si-Ge 합금이다. 이것은 완성된 장치의 채널에 인장 변형을 야기하고 nMOS 용으로 사용될 수 있다. 본 발명의 몇몇의 실시예에서, 핀 물질은 Si-Ge 합금이고 희생 에피택셜 레이어 물질은 Si이다. 이것은 완성된 장치의 채널에 압축 변형을 야기하고 pMOS 용으로 사용될 수 있다. 본 발명의 몇몇의 실시예에서, 핀 물질은 Si-Ge 합금이고, 희생 에피택셜 레이어 물질은 핀 물질보다 더 적은 Ge를 포함하는 Si-Ge 합금이다. 이것은 완성된 장치의 채널에 압축 변형을 야기하고 pMOS 용으로 사용될 수 있다. 본 발명의 몇몇의 실시예에서, 핀 물질은 Ge이고 희생 에피택셜 레이어 물질은 Si-Ge 합금이다. 이것은 완성된 장치의 채널에 압축 변형을 야기하고 pMOS 용으로 사용될 수 있다. 이와 다른 수많은 조합으로 구현될 수도 있다.
유리하게도, FinFET 형성 공정 중 희생 에피택셜 레이어를 추가하는 것은 완성된 장치의 핀 채널에 대해, 예측 가능한 양의 변형을 가할 수 있다. 본 발명의 다양한 실시예들은 사용되는 물질에 따라 인장 변형뿐 아니라 압축 변형도 생성하는 방법을 제공한다.
구체적으로, 기판은, 예를 들어, 벌크 실리콘 기판 또는 SOI(silicon-on-insulator) 기판일 수 있다. 이와 다르게, 기판은 실리콘 기판일 수 있거나, 실리콘 게르마늄(silicon germanium), 안티몬화 인듐(indium antimonide), 텔루르화 납(lead telluride), 비화 인듐(indium arsenide), 인화 인듐(indium phosphide), 비화 갈륨(gallium arsenide) 또는 안티몬화 갈륨(gallium antimonide)과 같은 다른 물질로 형성된 기판일 수 있다. 본 발명의 몇몇의 실시예에서, 기판은 SOI 기판이고, 반도체는 실리콘 또는 실리콘 게르마늄(silicon germanium), 안티몬화 인듐(indium antimonide), 텔루르화 납(lead telluride), 비화 인듐(indium arsenide), 인화 인듐(indium phosphide), 비화 갈륨(gallium arsenide) 또는 안티몬화 갈륨(gallium antimonide)과 같은 다른 물질일 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 제조하는 방법(100)을 설명하기 위한 흐름도이다. 본 실시예에서, 블록(102)에 도시된 바와 같이, 방법(100)은 기판 상의 핀 채널을 포함하는 핀 구조를 형성하는 것을 포함할 수 있다. 또한, 블록(104)에 도시된 바와 같이, 방법(100)은 핀 구조의 측 상에 희생 에피택셜 레이어를 형성하는 것을 포함할 수 있다. 또한, 블록(106)에 도시된 바와 같이, 방법(100)은 핀 구조의 적어도 일부를 포함하는 영역에 딥 리세스를 형성하는 것을 포함할 수 있고, 핀 구조 및 희생 레이어는 완화되어 핀 채널 상에 변형을 형성할 수 있다. 또한, 블록(108)에 도시된 바와 같이, 방법(100)은 소오스/드레인(SD) 물질을 딥 리세스에 증착하여 핀 채널 상의 변형을 보존하는 것을 포함할 수 있다. 다양한 추가적인 단계들을 포함할 수 있는 본 방법의 추가적인 실시예들은 도 2 내지 도 17b의 공정 흐름도를 참조하여 후술하도록 한다.
도 2는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 이와 같은 실시예에서, 기판(200)은 nMOS 영역(202) 및 nMOS 영역(204)을 포함할 수 있다. 구체적으로, 기판(200)은, 예를 들어, 벌크 실리콘 기판 또는 SOI(silicon-on-insulator) 기판일 수 있다. 이와 다르게, 기판은 실리콘 기판일 수 있거나, 실리콘 게르마늄(silicon germanium), 안티몬화 인듐(indium antimonide), 텔루르화 납(lead telluride), 비화 인듐(indium arsenide), 인화 인듐(indium phosphide), 비화 갈륨(gallium arsenide) 또는 안티몬화 갈륨(gallium antimonide)과 같은 다른 물질로 형성된 기판일 수 있다. 본 발명의 몇몇의 실시예에서, 기판은 SOI 기판이고, 반도체는 실리콘 또는 실리콘 게르마늄(silicon germanium), 안티몬화 인듐(indium antimonide), 텔루르화 납(lead telluride), 비화 인듐(indium arsenide), 인화 인듐(indium phosphide), 비화 갈륨(gallium arsenide) 또는 안티몬화 갈륨(gallium antimonide)과 같은 다른 물질일 수 있다. 본 발명의 일 실시예에 따른 반도체 장치를 제조하는 방법에서, 기판(200)이 실리콘 기판인 경우가 설명될 것이다. 각각의 영역들은 복수의 핀(206)을 포함할 수 있다. 핀(206)은 질화 마스크(nitride mask)와 같은 하드 마스크(208)를 패터닝한 후, 기판(200)의 일부분을 식각하여 핀(206)을 드러냄으로써 형성될 수 있다. 산화막과 같은 절연 레이어(210)가 STI(shallow trench isolation)를 위해 형성될 수 있다.
도 3a는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3a에서, 희생 에피택셜 레이어(302, 304)는 핀(206)의 측 상에 형성될 수 있다. 본 발명의 일 실시예에서, 핀(206)의 측 상에 형성된 희생 에피택셜 레이어(302, 304)는, 에피택셜 성장 단계 이전의 핀(206)에 존재하였던 것과 같은 동일한 격자 파라미터를 갖고 성장한다. 핀 피치 및 희생 에피택셜 레이어(302, 304)의 두께에 따라, 인접한 핀(206) 상의 희생 에피택셜 레이어(302, 304)는 병합할 수도 있고, 그렇지 않을 수도 있다. 바람직하게는, 희생 에피택셜 레이어(302, 304)가 병합할 것이다.
본 발명의 일 실시예에서, 제1 희생 에피택셜 레이어(302)는 nMOS 영역(202)에 형성되고, 제2 희생 에피택셜 레이어(304)는 pMOS 영역에 형성된다. 제1 희생 에피택셜 레이어(302)는 세부적으로 nMOS 장치 용으로 필요한 타입의 변형을 일으키기에 적합한 물질로 형성될 수 있고, 제2 희생 에피택셜 레이어(304)는 세부적으로 pMOS 장치 용으로 필요한 타입의 변형을 일으키기에 적합한 물질로 형성될 수 있다. 변형의 타입은 인장 변형, 압축 변형 및 중성적 변형(neutral strain)을 포함할 수 있다. 예를 들어, 핀 물질보다 더 큰 격자 구조를 갖는 물질들은 nMOS 장치 용으로 적합할 수 있고, 핀 물질보다 더 작은 격자 구조를 갖는 물질들은 pMOS 장치 용으로 적합할 수 있다.
도 3b는 박스(306)로 표시된 도 3a의 반도체 장치의 일부분을 설명하기 위한 상면도이다. 이와 같은 실시예에서, 핀 물질과 희생 에피택셜 물질(304)가 번갈아 배치된 열이 도시되어 있다.
도 4a는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 4b는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4a 및 도 4b는 절연 레이어(210)와 희생 에피택셜 레이어(304) 사이에 형성될 수 있는 공동(402)을 나타낸다. 본 발명의 대부분의 실시예에서, 희생 에피택셜 레이어(304)는 패싯(facet)을 갖고 성장할 수 있다. 단순화를 위해 도 3a는 희생 에피택셜 레이어 물질로 완전하게 채워진 핀 사이의 영역을 나타낸다. 실제로, 형상은 다를 수 있고, 인접한 핀(206) 상의 레이어가 병합한 경우 캐비티(402)는 희생 에피택셜 레이어(304) 아래에 남을 수 있다. 이들 경우들 중 일부의 가능한 개략도가 도시되어 있으나, 그 정확한 형상은 에피택셜 공정, 결정 방향, 에피택셜 성장 두께 등에 의존적일 것이다.
도 5는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5에 도시된 스테이지에서, 하드 마스크 레이어(208)는 핀(206)의 상부로부터 제거될 수 있다. 본 단계는 더미 게이트를 형성하기 위해 준비하기 위해 유용한 것이다. 하드 마스크 레이어(208)는 다양한 선택적 식각 공정으로 제거될 수 있다.
도 6은 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6에 도시된 스테이지에서, 도 8a에 도시된 것과 같은 딥 리세스를 형성하는 식각으로부터 보호되어야 할 영역에 더미 게이트 스택(602)이 형성될 수 있다. 더미 게이트 스택은 더미 게이트 산화막과 같은 더미 게이트 유전막(604), 그리고 폴리 실리콘 또는 비정질 Si 또는 기타 적절한 물질을 포함하는 더미 게이트 전극(602)을 포함할 수 있고, 하드 마스크로서 사용될 수 있는 질화막과 같은 캐핑 레이어를 포함할 수 있다.
도 7은 도 6의 반도체 장치의 일부분을 설명하기 위한 상면도이다.
이와 같은 실시예에서, 스페이서(706)는 공정 중 더미 게이트를 보호하기 위해 더미 게이트(602)의 측 상에 형성될 수 있다. 스페이서(706)는 질화물 또는 산 질화물(oxy-nitrides)을 포함할 수 있다. 상면도는 핀 채널(702) 및 희생 에피택셜 레이어(302, 304)에 상대적인 더미 게이트 전극(602) 및 게이트 스페이서(706)의 배치를 나타낸다.
도 8a는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 8b는 도 8a의 반도체 장치의 일부분을 설명하기 위한 상면도이다.
도 8a에 도시된 스테이지에서, 딥 리세스(802)가 형성될 수 있다. 딥 리세스(802)는 적절한 식각 프로파일을 제공하는 다양한 반응성 식각 화학 반응을 이용하여 식각될 수 있다. 리세스는 서로 다른 깊이로 하향 식각될 수 있으나, 통상적으로 리세스 깊이는 STI 영역에 대한 상부를 넘어가지 않는다. 딥 리세스(802)는, 도 12a에 도시된 것과 같은, SD 물질을 성장시키기 위한 영역을 생성하기 위해 형성될 수 있다. 본 발명의 일 실시예에서, 더미 게이트(602)는 더미 게이트 산화물, 폴리 실리콘 또는 비정질 Si 레이어(804)를 포함할 수 있고, 이것은 질화막 또는 산화막과 같은 보호 캡(806)에 의해 커버될 수 있다.
본 발명의 일 실시예에서, 딥 리세스(802)는 핀 채널(206) 및 희생 에피택셜 레이어(302, 304)를 절단(cut through)할 수 있다. 딥 리세스(802)가 형성된 경우, 핀 채널(206) 및 희생 에피택셜 레이어(302, 304)는 탄성적으로 완화될 수 있고, 이에 따라 핀 채널(206)에 변형을 일으킬 수 있다. 따라서, 핀 채널(206)의 변형은 SD 물질이 증착되기 전에 형성되고, SD 물질과는 비교적 독립적이나, 증착된 경우 SD 물질은 핀 채널(206)의 변형을 유지할 수 있다. 도 8b는 도 8a의 반도체 장치의 일부분을 설명하기 위한 상면도이다. 본 발명의 일 실시예에서, 인접한 SD 사이의 거리는 약 200 nm 또는 그 미만으로 유지되어, 본 단계 이후 딥 리세스(802) 사이의 핀 채널(206) 및 에피택셜 레이어(302 또는 304) 물질에 의해 형성된 구조의 탄성적 완화를 보장한다.
도 9는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 10a는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 10b는 도 10a의 반도체 장치의 일부분을 설명하기 위한 상면도이다.
도 9에 도시된 스테이지에서, 희생 에피택셜 레이어(304)의 일부가 제거되어 핀 채널(206)에 대해 리세스(902)를 형성할 수 있다. 희생 에피택셜 레이어(304)의 전부가 아닌 일부가 제거될 수 있다. 본 발명의 몇몇의 실시예에서, 본 단계 이후, 핀에 대해 평행한 방향으로 측정되었을 때, 적어도 5 nm의 희생막이 남는다. 본 발명의 일 실시예에서, 도 10a 및 도 10b에 도시된 바와 같이, 내부 스페이서(1002)가 형성될 수 있다. 내부 스페이서(1002)의 두께 및 내부 스페이서(1002) 용으로 선택된 물질은 핀 채널(206) 상에 형성된 변형을 변경할 수 있다. 본 발명의 몇몇의 실시예에서, 리세스(902)는 2 nm 내지 8 nm 사이의 깊이일 수 있다. 스페이서(1002)의 두께는 리세스(902)의 깊이와 일치할 수도 있고 일치하지 않을 수도 있다. 예를 들어 에치 백(etch back) 공정은 내부 스페이서(1002)를 에치 백하여 두께가 리세스(902)의 깊이보다 짧도록 할 수 있다. 본 발명의 일 실시예에서, 본 단계의 더 깊은 리세스(902)는 핀 채널(206)에서의 변형이 더 손실되도록 할 것이다. 본 단계에서 최고의 장치 성능을 위해 최적인 리세스를 선택하기 위해 변형과 연관된 기생 파라미터(strain-RCpara)의 최적화가 사용될 수 있다. 도 10b는 도 10a의 반도체 장치의 일부분을 설명하기 위한 상면도이다.
도 11a는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 11b는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4a 및 도 4b에 도시된 바와 같이, 공동(402)가 희생 에피택셜 레이어(302, 304) 아래에 남겨진 실시예에서, 공동(402)은 내부 스페이서 증착 동안 채워질 수 있다. 또는 도 11a 도 11b에 도시된 바와 같이 내부 스페이서 증착 동안 내부 스페이서 물질(1002)로 공동(402)이 채워지는 것이 보장되도록 적어도 조건이 조정될 수 있다. 본 발명의 몇몇의 실시예에서, 공동은 스페이서 물질에 의해 완전히 채워질 수 있다. 본 발명의 다른 몇몇의 실시예에서, 공동은 스페이서 물질에 의해 부분적으로 채워질 수 있다. 그리고 스페이서 물질은 공동의 나머지 부분을 SD 영역으로부터 격리 또는 분리시킬 수 있다. 이와 같은 실시예에서, 외부 스페이서 물질(702)에 대해 선택적으로 식각될 수 있는 내부 스페이서 물질은, 잔여 내부 물질을 용이하게 제거할 수 있도록 선택된다. 일례는 사용될 수 있는 내부 스페이서 물질로 Si-O-C를 사용하는 것이다.
도 12a는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 12b는 도 12a의 반도체 장치의 일부분을 설명하기 위한 상면도이다.
도 12a 및 도 12b에 도시된 단계에서, SD 물질(1202)은 딥 리세스(802)에 증착될 수 있다. 본 발명의 몇몇의 실시예에서, SD 물질(1202)은, SD 성장 또는 증착 이전의 변형 상태와 비교했을 때, 핀 채널(206)의 변형 상태를 실질적으로 변경시키지 않는 방식으로 성장하거나 증착된다. 본 발명의 몇몇의 실시예에서, 딥 SD 리세스에서 제거된 물질과 다른 격자 파라미터를 갖는 에피택셜 물질이 사용될 수 있고, 이에 따라 딥 SD 리세스를 수행한 후 바로 채널에 존재하는 동일한 타입의 추가적인 변형이 얻어질 수 있다. 본 발명의 몇몇의 실시예에서, SD 재성장은 에피택셜 레이어의 성장에 의해 이루어진다. 본 발명의 몇몇의 실시예에서, 이 에피택셜 레이어는 결점을 가질 수 있다. 본 발명의 몇몇의 실시예에서, SD 리필은 본 단계에서 증착되고 에피택셜 성장을 하지 않을 수 있다. 본 발명의 일반적인 실시예에서, SD 재성장 또는 리필은 SD가 SD 리세스 단계에서 제거된 물질보다 더 높거나 실질적으로 동일한 높이가 되도록 한다. 이와 같은 실시예에서, 본 단계 이후의 SD 물질(1202)의 상부는 핀 채널(206)보다 레벨링되거나(about levelled) 더 높다.
도 13a는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 13b는 도 13a의 반도체 장치의 일부분을 설명하기 위한 상면도이다.
도 13a 내지 도 17a에 도시된 단계에서, 산화물과 같은 유전체(1302)가 구조의 상부에 형성되고 평탄화되고, 더미 게이트(602)가 제거되고 RMG(replacement metal gate)가 형성된다. 도 13a는 더미 게이트(602)로부터 보호 캡(806)을 제거하는 것을 포함하는 유전체(1302) 형성 및 평탄화 이후의 구조를 설명하기 위한 단면도이다. 도 13b는 폴리 실리콘 또는 비정질 Si 레이어(804)가 노출된 것을 도시한 상면도이다.
도 14a는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 14b는 도 14a의 반도체 장치의 일부분을 설명하기 위한 상면도이다.
도 14a 및 도 14b에 도시된 단계에서, 폴리 실리콘 또는 비정질 Si 레이어(804) 및 더미 게이트 산화막이 제거된다. 이들 막들은 다양한 선택적 식각 공정에 의해 제거될 수 있다. 도 14b에서, 핀 채널(206) 및 희생 에피택셜 레이어(304)가 더미 게이트(602)가 제거된 영역에 노출된 것을 볼 수 있다. 따라서 RMG는 핀 채널(206) 위에 직접 형성될 수 있다.
도 15a는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 15b는 도 15a의 반도체 장치의 일부분을 설명하기 위한 상면도이다.
도 15a 및 도 15b에 도시된 단계에서, 핀 채널(206) 사이의 희생 에피택셜 레이어(302, 304)는 핀 물질에 대해 선택적으로 제거되어 핀이 잔존한다. 본 단계에서 채널의 변형 프로파일은, 희생 레이어 식각 이전의 불균일한 변형 프로파일로부터, 희생 레이어 식각 이후의 보다 균일한 변형 프로파일로 주로 변화한다. 채널의 평균 변형은 SD(1202)에 의해 부분적으로 보존되어, 피닝 구조(pinning structure)로서의 역할을 한다. 핀 채널(206)의 변형의 일부분은, SD 영역(1202)의 일부 탄성 변형으로 인해 손실될 수 있다. 본 발명의 몇몇의 실시예에서, 희생 레이어 식각 동안의 채널에서의 평균 변형 손실은 50 % 미만일 수 있다. 본 발명의 몇몇의 실시예에서, 희생 레이어 식각 동안의 채널에서의 평균 변형 손실은 30 % 미만일 수 있다.
본 발명의 몇몇의 실시예에서, 희생 에피택셜 레이어(302, 304) 아래의 RMG 공동에 위치한 잔존 내부 스페이서(1002) 물질의 부분 또는 총 량은, 희생 에피택셜 레이어(302, 304)의 제거 이후에 제거될 수 있다. 이 경우 잔존 내부 스페이서(1002) 물질을 제거하기 위해 비등방성 식각이 이용될 수 있어, 내부 스페이서 자체의 과도한 제거를 방지할 수 있다.
도 16a는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 16b는 도 16a의 반도체 장치의 일부분을 설명하기 위한 상면도이다.
도 16a 및 도 16b에서 산화 레이어(1604)가 스페이서(702) 사이의 핀 채널의 표현 위에 형성되고, 하이-k(high-k) 레이어(1602)가 그 위에 형성될 수 있다. 만일 희생 에피택셜 레이어(302, 304) 제거 전에, 희생 에피택셜 레이어(302, 304) 아래에 잔존 내부 스페이서 물질이 남아있다면, RMG 형성 동안 증착되는 게이트 스택은 또한 핀들 사이의 이 잔존 스페이서 물질 주변을 래핑(wrap)한다.
도 17a는 공정 흐름 단계에서 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 17b는 도 17a의 반도체 장치의 일부분을 설명하기 위한 상면도이다.
도 17a 및 도 17b에 도시된 단계에서, 금속 게이트 레이어(1702)는 하이-k 레이어(1602) 위의 리세스에 형성된다. 금속은 PVD(physical vapor deposition), CVD(chemical vapor deposition), ALD(atomic layer deposition)와 같은 다양한 증착 기술에 의해 증착될 수 있다. 비아 및 컨택을 형성하는 것을 포함하는 장치의 이후 공정 및 패키징이 알려진 공정에 따라 수행될 수 있다.
도 18은 도 1 내지 도 17b에 도시된 방법에 따라 제조된 반도체 장치의 일 실시예에 대한 모델을 도시한 것이다. 도 19 내지 도 22의 그래프는 제조 공정의 다양한 스테이지에서의 핀 채널 상의 변형을 나타내는 시뮬레이션 결과를 나타낸다. 도 19는 도 8a 및 도 8b에서 딥 리세스(802)가 형성된 후 모델 상의 다양한 위치에서의 변형을 나타낸다. 도 20은 도 10a 및 도 10b에서 내부 스페이서(1002)의 증착 후의 변형을 나타낸다. 도 21은 도 12a 및 도 12b에서 도시된 바와 같은 SD 물질(1202)의 재성장 후의 변형을 나타낸다. 도 22는 도 15a 및 도 15b에서 도시된 바와 같은 희생 에피택셜 레이어(302)의 제거 후의 변형을 나타낸다.
도 23은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함하는 전자 시스템(2300)을 설명하기 위한 개략적인 블록도이다.
도 23을 참조하면, 전자 시스템(2300)은 컨트롤러(2310), 입력/출력(I/O) 장치(2304), 메모리 장치(2306), 인터페이스(2308) 및 버스(2302)를 포함할 수 있다. 컨트롤러(2310), 입력/출력(I/O) 장치(2304), 메모리 장치(2306) 및/또는 인터페이스(2308)는 버스(2302)에 의해 서로 접속될 수 있다. 버스(2302)는 데이터를 전송하는 경로로서의 역할을 할 수 있다.
컨트롤러(2310)는 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러 및, 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러와 유사한 기능을 수행할 수 있는 논리 장치(logic device)를 포함할 수 있다. I/O 장치(2304)는 키패드, 키보드 및 디스플레이 장치를 포함할 수 있다. 메모리 장치(2306)는 데이터 및/또는 명령을 저장할 수 있다. 인터페이스(2308)는 통신 네트워크에 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위해 사용될 수 있다. 인터페이스(2308)는 유선 또는 무선 인터페이스일 수 있다. 본 발명의 일 실시예에서, 인터페이스(2308)는 안테나 또는 유선 또는 무선 송수신기를 포함할 수 있다.
도면에 도시되지는 않았지만, 전자 시스템(2300)은 컨트롤러(2310)의 동작을 향상시키기 위한 동작 메모리(operating memory)일 수 있고, 고속 DRAM 또는 SRAM을 포함할 수 있다. 본 명세서에서, 본 발명의 상술한 실시예들에 따른 반도체 장치들은 동작 메모리로서 채용될 수 있다. 또한, 본 발명의 상술한 실시예들에 따른 반도체 장치들은 메모리 장치(2306)에, 인터페이스(2308)에, 컨트롤러(2310)에, 또는 I/O 장치(2304)에 제공될 수 있다.
전자 시스템(2300)은 무선 환경에서 정보를 전송하거나 수신할 수 있는 거의 모든 타입의 전자 제품, 예컨대 PDA(personal data assistant), 휴대용 컴퓨터, 웹 태블릿, 무선 전화, 이동 전화, 디지털 음악 재생기, 메모리 카드 등에 적용될 수 있다.
본 명세서에서 설명된 다양한 동작들은 로직 또는 처리 회로, 하드웨어 또는 그 조합에 의해 실행되는 소프트웨어로 구현될 수 있다. 주어진 방법의 각각의 동작이 수행되는 순서는 바뀔 수 있고, 다양한 동작들이 추가되거나, 재정렬되거나, 결합되거나, 생략되거나, 변형될 수 있다. 본 명세서에서 설명된 발명은 이와 같은 모든 수정 및 변경을 포함하며, 이에 따라, 상술한 설명은 한정적인 의미가 아닌 예시적인 의미로 여겨져야 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
200: 기판 202: nMOS 영역
204: nMOS 영역 206: 핀
208: 하드 마스크 210: 절연 레이어
302, 304: 희생 에피택셜 레이어 402: 공동
602: 더미 게이트 스택, 더미 게이트 전극
604: 더미 게이트 유전막 702: 핀 채널
706: 스페이서 802: 딥 리세스
804: 더미 게이트 산화물, 폴리 실리콘 또는 비정질 Si 레이어
806: 보호 캡 902: 리세스
1002: 내부 스페이서 1202: SD 물질
1302: 유전체 2300: 전자 시스템
2302: 버스 2304: I/O 장치
2306: 메모리 장치 2308: 인터페이스
2310: 컨트롤러

Claims (10)

  1. 기판 상에 핀 채널(fin channel)을 포함하는 핀 구조(fin structure)를 형성하고,
    상기 핀 구조의 일 측에 희생 에피택셜 레이어(sacrificial epitaxial layer)를 형성하고,
    상기 핀 구조의 적어도 일부를 포함하는 영역에 딥 리세스(deep recess)를 형성하고, 상기 핀 구조 및 상기 희생 에피택셜 레이어는 탄성적으로 완화되어 상기 핀 채널 상에 변형을 형성하고,
    상기 딥 리세스에 소오스/드레인(SD) 물질을 증착하여 상기 핀 채널 상의 상기 변형을 보존하는 것을 포함하는 FET(field effect transistor) 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 딥 리세스를 형성한 후 상기 더미 게이트를 제거하기 전에, 상기 핀 채널에 대해 선택적으로, 상기 핀 구조의 일 측으로부터 상기 희생 에피택셜 레이어의 일부를 제거하여 상기 핀 채널에 대해 리세스를 형성하고,
    상기 리세스에 스페이서를 형성하는 것을 더 포함하는 FET 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 핀 구조의 일 측 상에 형성된 상기 희생 에피택셜 레이어는, 인접한 핀 구조의 일 측 상에 형성된 희생 에피택셜 레이어와 병합하는 FET 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 희생 에피택셜 레이어는 상기 핀 물질보다 더 큰 격자 파라미터를 갖는 물질을 포함하여, 상기 핀 채널 상에 인장 스트레스를 발생시키는 FET 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 희생 에피택셜 레이어는 상기 핀 물질보다 더 작은 격자 파라미터를 갖는 물질을 포함하여, 상기 핀 채널 상에 압축 변형을 발생시키는 FET 장치의 제조 방법.
  6. 기판;
    상기 기판 상에 형성된 핀 채널(fin channel)을 포함하는 핀 구조(fin structure);
    상기 핀 구조의 일 측에 형성된 희생 에피택셜 레이어(sacrificial epitaxial layer);
    상기 핀 구조의 적어도 일부를 포함하는 영역에 형성된 딥 리세스(deep recess); 및
    상기 핀 구조 및 상기 희생 에피택셜 레이어는 탄성적으로 완화되어 상기 핀 채널 상에 변형을 형성하고, 상기 딥 리세스에 증착되어 상기 핀 채널 상의 상기 변형을 보존하는 소오스/드레인(SD) 레이어를 포함하는 FET(field effect transistor) 장치.
  7. 제6항에 있어서,
    상기 핀 채널에 대해 선택적으로, 상기 핀 구조의 일 측으로부터 상기 희생 에피택셜 레이어의 일부를 제거하여 형성된 상기 희생 에피택셜 레이어의 리세스; 및
    상기 리세스 내에 형성된 스페이서를 더 포함하는 FET 장치.
  8. 제6항에 있어서,
    상기 핀 구조의 일 측 상에 형성된 상기 희생 에피택셜 레이어는, 인접한 핀 구조의 일 측 상에 형성된 희생 에피택셜 레이어와 병합하는 FET 장치.
  9. 제6항에 있어서,
    상기 희생 에피택셜 레이어는 상기 핀 물질보다 더 큰 격자 파라미터를 갖는 물질을 포함하여, 상기 핀 채널 상에 인장 스트레스를 발생시키는 FET 장치.
  10. 제6항에 있어서,
    상기 희생 에피택셜 레이어는 상기 핀 물질보다 더 작은 격자 파라미터를 갖는 물질을 포함하여, 상기 핀 채널 상에 압축 변형을 발생시키는 FET 장치.
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