KR20170101605A - Arrary fuse test circuit and semiconductor apparatus including the same - Google Patents

Arrary fuse test circuit and semiconductor apparatus including the same Download PDF

Info

Publication number
KR20170101605A
KR20170101605A KR1020160024372A KR20160024372A KR20170101605A KR 20170101605 A KR20170101605 A KR 20170101605A KR 1020160024372 A KR1020160024372 A KR 1020160024372A KR 20160024372 A KR20160024372 A KR 20160024372A KR 20170101605 A KR20170101605 A KR 20170101605A
Authority
KR
South Korea
Prior art keywords
fuse
array block
fuse array
dummy
accordance
Prior art date
Application number
KR1020160024372A
Other languages
Korean (ko)
Inventor
강재석
박기덕
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160024372A priority Critical patent/KR20170101605A/en
Publication of KR20170101605A publication Critical patent/KR20170101605A/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G01R31/07—
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/027—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in fuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy

Abstract

The present technology relates to a semiconductor apparatus which comprises: a plurality of semiconductor chips formed on a wafer, and including a fuse array block; and a fuse array block test circuit formed between different semiconductor chips among the plurality of semiconductor chips, and including a test target circuit and a plurality of dummy circuits to identically load the fuse array block to the test target circuit. The fuse array block test circuit can test properties of a transistor forming the fuse array block.

Description

퓨즈 어레이 블록 테스트 회로 및 이를 포함하는 반도체 장치{ARRARY FUSE TEST CIRCUIT AND SEMICONDUCTOR APPARATUS INCLUDING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a fuse array block test circuit and a semiconductor device including the fuse array block test circuit.

본 발명은 반도체 회로에 관한 것으로서, 특히 퓨즈 어레이 블록 테스트 회로 및 이를 포함하는 반도체 장치에 관한 것이다.The present invention relates to a semiconductor circuit, and more particularly to a fuse array block test circuit and a semiconductor device including the same.

반도체 장치는 결함이 발생한 메모리 셀(이하, 결함 셀)을 테스트를 통해 검출할 수 있다.The semiconductor device can detect a defective memory cell (hereinafter referred to as a defective cell) through testing.

반도체 회로의 동작 시 외부에서 제공된 어드레스가 결함 셀을 억세스(access) 하기 위한 어드레스일 경우, 결함 셀 대신에 결함 셀에 할당된 리던던트(Redundant) 메모리 셀(이하, 리던던트 셀)을 억세스하게 되며, 이를 리페어 동작이라 칭할 수 있다.When an address provided from the outside is an address for accessing a defective cell in operation of a semiconductor circuit, a redundant memory cell (hereinafter referred to as a redundant cell) assigned to a defective cell is accessed instead of a defective cell. It can be referred to as a repair operation.

결함 셀을 억세스 하기 위한 어드레스 정보를 결함 어드레스 정보라 칭할 수 있다.The address information for accessing the defective cell can be referred to as defective address information.

최근에는 패키징 이후에도 럽쳐(Rupture)를 통해 정보 기록이 가능한 전자 퓨즈(e-fuse)를 사용할 수 있다.Recently, an electronic fuse (e-fuse) capable of information recording through rupture after the packaging can be used.

반도체 장치는 다수의 전자 퓨즈를 메모리 셀과 유사한 방식으로 억세스하여 결함 어드레스 정보를 프로그램(럽쳐 동작을 통해 저장)하고, 이후 붓업(boot-up) 동작 시 기 저장된 결함 어드레스 정보를 리드(Read)하여 리페어 동작에 사용하기 위한 퓨즈 어레이 블록을 포함할 수 있다.The semiconductor device accesses a plurality of electronic fuses in a manner similar to a memory cell to program the defective address information (via ramp operation), reads the stored defective address information during a boot-up operation And a fuse array block for use in a repair operation.

퓨즈 어레이 블록의 전자 퓨즈는 트랜지스터를 이용하여 구성할 수 있으며, 반도체 장치의 안정적인 리페어 동작을 위해 퓨즈 어레이 블록을 구성하는 트랜지스터의 특성을 테스트하는 것이 필요하다.The electronic fuse of the fuse array block can be configured using transistors and it is necessary to test the characteristics of the transistors constituting the fuse array block for stable repair operation of the semiconductor device.

본 발명의 실시예는 퓨즈 어레이 블록을 구성하는 트랜지스터의 특성을 테스트할 수 있는 퓨즈 어레이 블록 테스트 회로 및 이를 포함하는 반도체 장치를 제공한다.An embodiment of the present invention provides a fuse array block test circuit capable of testing characteristics of transistors constituting a fuse array block and a semiconductor device including the fuse array block test circuit.

본 발명의 실시예는 반도체 칩의 퓨즈 어레이 블록을 복제하여 구성된 퓨즈 셀 그룹, 드라이버 및 선택기를 포함하며, 상기 퓨즈 셀 그룹에 상기 퓨즈 어레이 블록에 인가되는 것과 동일한 로딩을 인가하기 위한 복수의 더미 퓨즈 셀 그룹, 상기 드라이버에 상기 퓨즈 어레이 블록에 인가되는 것과 동일한 로딩을 인가하기 위한 복수의 더미 드라이버, 및 상기 선택기에 상기 퓨즈 어레이 블록에 인가되는 것과 동일한 로딩을 인가하기 위한 복수의 더미 선택기를 더 포함할 수 있다.An embodiment of the present invention includes a group of fuse cells, a driver, and a selector configured by replicating a fuse array block of a semiconductor chip, wherein a plurality of dummy fuses for applying the same load to the fuse array block, A group of cells, a plurality of dummy drivers for applying the same loading to the driver as applied to the fuse array block, and a plurality of dummy selectors for applying the same loading to the fuse array block as the selector can do.

본 발명의 실시예는 웨이퍼 상에 형성되며, 퓨즈 어레이 블록을 포함하는 복수의 반도체 칩; 및 상기 복수의 반도체 칩 중에서 서로 다른 반도체 칩 사이에 형성되며, 테스트 대상 회로와, 상기 퓨즈 어레이 블록의 로딩(loading)을 상기 테스트 대상 회로에 동일하게 적용하기 위한 복수의 더미 회로를 포함하는 퓨즈 어레이 블록 테스트 회로를 포함할 수 있다.An embodiment of the present invention is a semiconductor device comprising: a plurality of semiconductor chips formed on a wafer and including a fuse array block; And a plurality of dummy circuits formed between different semiconductor chips among the plurality of semiconductor chips and including a test subject circuit and a plurality of dummy circuits for applying the loading of the fuse array block equally to the test subject circuit, Block test circuitry.

본 기술은 퓨즈 어레이 블록을 구성하는 트랜지스터의 특성을 테스트할 수 있다.This technique can test the characteristics of the transistors constituting the fuse array block.

도 1은 본 발명의 실시예에 따른 반도체 장치(100)의 구성을 나타낸 도면,
도 2는 도 1의 퓨즈 어레이 블록(300)의 구성을 나타낸 도면,
도 3은 도 1의 퓨즈 어레이 블록 테스트 회로(400)의 구성을 나타낸 도면,
도 4는 도 3의 퓨즈 어레이 블록 테스트 회로(400)의 세부 구성을 나타낸 도면이고,
도 5는 도 1의 패드 어레이(900)의 구성을 나타낸 도면이다.1 is a diagram showing the configuration of a semiconductor device 100 according to an embodiment of the present invention,
FIG. 2 is a diagram showing the configuration of the fuse array block 300 of FIG. 1,
FIG. 3 is a diagram showing the configuration of the fuse array block test circuit 400 of FIG. 1,
FIG. 4 is a diagram showing the detailed configuration of the fuse array block test circuit 400 of FIG. 3,
5 is a diagram showing a configuration of the pad array 900 of FIG.

이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(100)는 복수의 반도체 칩(200), 퓨즈 어레이 블록 테스트 회로(400) 및 패드 어레이(900)를 포함할 수 있다.1, a semiconductor device 100 according to an embodiment of the present invention may include a plurality of semiconductor chips 200, a fuse array block test circuit 400, and a pad array 900.

복수의 반도체 칩(200)은 웨이퍼(Wafer) 상에 형성될 수 있다.A plurality of semiconductor chips 200 may be formed on a wafer.

반도체 칩(200)은 DRAM, 상 변화 메모리(PCRAM)과 강유전체 메모리(FRAM), 자성 메모리(MRAM) 등을 포함할 수 있다.The semiconductor chip 200 may include a DRAM, a phase change memory (PCRAM), a ferroelectric memory (FRAM), a magnetic memory (MRAM), and the like.

반도체 칩(200)은 퓨즈 어레이 블록(300)을 포함할 수 있다.The semiconductor chip 200 may include a fuse array block 300.

퓨즈 어레이 블록(300)은 반도체 칩(200)의 메모리 영역의 결함 어드레스 정보를 저장하거나 기 저장된 결함 어드레스 정보를 읽어낼 수 있는 퓨즈 어레이 블록(300)을 포함할 수 있다.The fuse array block 300 may include a fuse array block 300 capable of storing defect address information in a memory area of the semiconductor chip 200 or reading previously stored defect address information.

퓨즈 어레이 블록(300)은 패키징 이후에도 럽쳐를 통해 정보 기록이 가능한 전자 퓨즈를 사용할 수 있다.The fuse array block 300 can use an electronic fuse capable of information recording through rubbing even after packaging.

퓨즈 어레이 블록(300)은 다수의 전자 퓨즈를 메모리 셀(예를 들어, DRAM)과 유사한 방식으로 억세스하여 결함 어드레스 정보를 프로그램(럽쳐를 통해 저장)하고, 기 저장된 결함 어드레스 정보를 원하는 시기(예를 들어, 붓 업 동작 시)에 읽어낼 수 있다.The fuse array block 300 accesses a plurality of electronic fuses in a manner similar to a memory cell (for example, DRAM) to program the defective address information (stores the defective address information), stores the stored defective address information at a desired timing For example, during a brush-up operation).

퓨즈 어레이 블록 테스트 회로(400)는 서로 다른 반도체 칩(200) 사이의 영역에 형성될 수 있다.The fuse array block test circuit 400 may be formed in an area between different semiconductor chips 200.

퓨즈 어레이 블록 테스트 회로(400)는 테스트 대상 회로와, 퓨즈 어레이 블록(300)의 커플링 및 저항 효과 등을 포함하는 로딩(loading)을 테스트 대상 회로에 동일하게 적용하기 위한 복수의 더미 회로를 포함할 수 있다.The fuse array block test circuit 400 includes a plurality of dummy circuits for equally applying loading to the circuit under test and loading including the coupling and resistance effects of the fuse array block 300 can do.

퓨즈 어레이 블록 테스트 회로(400)는 퓨즈 어레이 블록(300)의 일부를 복제(Copy)하여 테스트 대상 회로 및 복수의 더미 회로를 구성할 수 있다.The fuse array block test circuit 400 may copy a part of the fuse array block 300 to configure a circuit under test and a plurality of dummy circuits.

패드 어레이(900)는 서로 다른 반도체 칩(200) 사이의 영역에 형성될 수 있다.The pad array 900 may be formed in an area between different semiconductor chips 200.

패드 어레이(900)는 퓨즈 어레이 블록 테스트 회로(900)과 연결될 수 있다.The pad array 900 may be coupled to the fuse array block test circuit 900.

패드 어레이(900)는 퓨즈 어레이 블록 테스트 회로(400)에 각종 동작 전원 및 제어 신호 등을 포싱(Forcing) 즉, 외부에서 공급하거나, 측정 값을 외부로 출력 즉, 프로빙(Probing)할 수 있도록 한 구성일 수 있다.The pad array 900 may be configured to forcibly supply various operation power and control signals to the fuse array block test circuit 400 or to externally output a measurement value to the fuse array block test circuit 400, Lt; / RTI >

도 2에 도시된 바와 같이, 퓨즈 어레이 블록(300)은 퓨즈 셀 어레이(310), 센스 앰프(330) 및 레지스터(340)를 포함할 수 있다.As shown in FIG. 2, the fuse array block 300 may include a fuse cell array 310, a sense amplifier 330, and a resistor 340.

퓨즈 셀 어레이(310)는 복수의 퓨즈 셀(320)을 포함할 수 있다.The fuse cell array 310 may include a plurality of fuse cells 320.

퓨즈 셀(320)은 결함 어드레스 정보의 프로그램 및 리드를 위한 트랜지스터 그룹으로서, 제 1 트랜지스터(321) 및 제 2 트랜지스터(322)를 포함할 수 있다.The fuse cell 320 may include a first transistor 321 and a second transistor 322 as a group of transistors for programming and reading defect address information.

제 1 트랜지스터(321)는 게이트에 프로그램 전압(WLP)을 입력 받고, 드레인이 플로팅 된다.The first transistor 321 receives the program voltage WLP at its gate, and its drain is floated.

제 1 트랜지스터(321)는 전자 퓨즈로서 동작하며, 프로그램 전압(WLP)에 따라 럽쳐됨으로써 즉, 게이트 절연이 파괴됨으로써 결함 어드레스 정보를 저장하는 퓨즈 프로그램 동작이 수행될 수 있다.The first transistor 321 operates as an electronic fuse and a fuse program operation may be performed in which the defective address information is stored by being ruptured according to the program voltage WLP, that is, the gate insulation is broken.

제 2 트랜지스터(322)는 게이트에 워드 라인 전압(WLR)을 입력 받고, 드레인이 제 1 트랜지스터(321)의 소오스와 연결되며, 소오스가 비트 라인(BL)과 연결될 수 있다.The second transistor 322 receives the word line voltage WLR at its gate, the drain of the second transistor 322 is connected to the source of the first transistor 321, and the source of the second transistor 322 is connected to the bit line BL.

제 2 트랜지스터(322)는 워드 라인 전압(WLR)에 따라 제 1 트랜지스터(321)에 저장된 결함 어드레스 정보를 퓨즈 데이터로서 비트 라인(BL)을 통해 출력할 수 있다.The second transistor 322 may output defective address information stored in the first transistor 321 through the bit line BL as fuse data according to the word line voltage WLR.

센스 앰프(330)는 퓨즈 셀(320)에서 출력되는 퓨즈 데이터의 전압 레벨(Vsain)을 감지 및 증폭하여 출력할 수 있다.The sense amplifier 330 can sense and amplify the voltage level Vsain of the fuse data output from the fuse cell 320, and output the amplified voltage level.

레지스터(340)는 센스 앰프(330)의 출력을 저장할 수 있다.The register 340 may store the output of the sense amplifier 330.

도 3에 도시된 바와 같이, 퓨즈 어레이 블록 테스트 회로(400)는 실제 테스트를 수행할 테스트 대상 회로와 퓨즈 어레이 블록(300)의 커플링 및 저항 효과를 포함하는 로딩을 테스트 대상 회로에 동일하게 적용하기 위한 복수의 더미 회로를 포함할 수 있다.As shown in FIG. 3, the fuse array block test circuit 400 applies the loading including the coupling effect and the resistance effect of the fuse array block 300 to the circuit under test to be actually tested, And may include a plurality of dummy circuits.

퓨즈 어레이 블록 테스트 회로(400)는 복수의 퓨즈 셀 그룹(500, 501), 복수의 드라이버(600, 601), 복수의 선택기(700, 701) 및 스위치(800)를 포함할 수 있다.The fuse array block test circuit 400 may include a plurality of fuse cell groups 500 and 501, a plurality of drivers 600 and 601, a plurality of selectors 700 and 701, and a switch 800.

복수의 퓨즈 셀 그룹(500, 501)은 도 2의 퓨즈 셀 어레이(310)의 일부를 복제한 것으로, 퓨즈 셀 어레이(310)의 퓨즈 셀의 수에 비해 적은 수의 퓨즈 셀들을 포함할 수 있다.The plurality of fuse cell groups 500 and 501 may be a duplicate of a portion of the fuse cell array 310 of FIG. 2 and may include a smaller number of fuse cells than the number of fuse cells of the fuse cell array 310 .

복수의 퓨즈 셀 그룹(500, 501)은 실제 테스트를 수행할 퓨즈 셀 그룹(500)과 퓨즈 어레이 블록(300)의 로딩을 퓨즈 셀 그룹(500)에 동일하게 적용하기 위한 복수의 더미 퓨즈 셀 그룹(501)을 포함할 수 있다.The plurality of fuse cell groups 500 and 501 includes a plurality of dummy fuse cell groups 500 for equally applying the loading of the fuse cell block 500 and the fuse array block 300 to the fuse cell group 500, (501).

복수의 드라이버(600, 601)는 실제 테스트를 수행할 드라이버(600)와 퓨즈 어레이 블록(300)의 로딩을 드라이버(600)에 동일하게 적용하기 위한 복수의 더미 드라이버(601)를 포함할 수 있다.The plurality of drivers 600 and 601 may include a driver 600 to perform actual testing and a plurality of dummy drivers 601 for applying the loading of the fuse array block 300 to the driver 600 in the same way .

드라이버(600)는 프로그램 전압(WLP) 및 워드 라인 전압(WLR)을 퓨즈 셀 그룹(500)에 제공할 수 있다.The driver 600 may provide the program voltage WLP and the word line voltage WLR to the fuse cell group 500. [

복수의 선택기(700, 701)는 실제 테스트를 수행할 선택기(700)와 퓨즈 어레이 블록(300)의 로딩을 드라이버(700)에 동일하게 적용하기 위한 복수의 더미 선택기(701)를 포함할 수 있다.The plurality of selectors 700 and 701 may include a selector 700 for performing an actual test and a plurality of dummy selectors 701 for equally applying the loading of the fuse array block 300 to the driver 700 .

선택기(700)는 비트 라인들(BL<7:0>)을 통해 퓨즈 셀 그룹(500)과 연결될 수 있다.The selector 700 may be coupled to the fuse cell group 500 via bit lines BL < 7: 0 >.

선택기(700)는 선택 신호(BLSEL<2:5>)에 따라 비트 라인들(BL<7:0>) 중에서 하나를 통해 전송되는 신호를 선택하여 출력할 수 있다.The selector 700 can select and output a signal transmitted through one of the bit lines BL <7: 0> according to the selection signals BLSEL <2: 5>.

스위치(800)는 인에이블 신호(BLSELEN)에 따라 선택기(700)의 전류 패스를 개방할 수 있다.The switch 800 may open the current path of the selector 700 according to the enable signal BLSELEN.

인에이블 신호(BLSELEN)가 활성화된 경우, 선택기(700)의 출력 신호에 따른 전압 레벨(Vsain)을 외부에서 모니터링하여 테스트 결과를 판별할 수 있다.When the enable signal BLSELEN is activated, the voltage level Vsain according to the output signal of the selector 700 can be externally monitored to determine the test result.

도 4에 도시된 바와 같이, 드라이버(600)는 제 1 드라이버(610) 및 제 2 드라이버(620)를 포함할 수 있다.As shown in FIG. 4, the driver 600 may include a first driver 610 and a second driver 620.

제 1 드라이버(610)는 프로그램 제어 신호(MPGB<3:4>)에 따라 제 1 바이어스 전압(PGBIAS) 또는 제 2 바이어스 전압(PGBIASDN)를 이용하여 프로그램 전압(WLP)의 레벨을 조정할 수 있다.The first driver 610 can adjust the level of the program voltage WLP using the first bias voltage PGBIAS or the second bias voltage PGBIASDN according to the program control signals MPGB <3: 4>.

제 1 드라이버(610)는 제 1 트랜지스터(611) 및 제 2 트랜지스터(612)를 포함할 수 있다.The first driver 610 may include a first transistor 611 and a second transistor 612.

제 1 트랜지스터(611)는 프로그램 제어 신호(MPGB<3:4>)가 로우 레벨로 활성화되면 프로그램 전압(WLP)을 제 1 바이어스 전압(PGBIAS) 레벨로 구동할 수 있다.The first transistor 611 can drive the program voltage WLP to the first bias voltage PGBIAS level when the program control signal MPGB <3: 4> is activated to a low level.

제 2 트랜지스터(612)는 프로그램 제어 신호(MPGB<3:4>)가 하이 레벨로 비 활성화되면 프로그램 전압(WLP)을 제 2 바이어스 전압(PGBIASDN) 레벨로 구동할 수 있다.The second transistor 612 may drive the program voltage WLP to a second bias voltage (PGBIASDN) level when the program control signal MPGB <3: 4> is deactivated to a high level.

제 2 드라이버(620)는 워드 라인 제어 신호(MLWB<3:4>)에 따라 제 3 바이어스 전압(VWL) 또는 제 4 바이어스 전압(VSS)를 이용하여 워드 라인 전압(WLR)의 레벨을 조정할 수 있다.The second driver 620 can adjust the level of the word line voltage WLR using the third bias voltage VWL or the fourth bias voltage VSS in accordance with the word line control signals MLWB <3: 4> have.

제 2 드라이버(620)는 제 1 트랜지스터(621) 및 제 2 트랜지스터(622)를 포함할 수 있다.The second driver 620 may include a first transistor 621 and a second transistor 622.

제 1 트랜지스터(621)는 워드 라인 제어 신호(MLWB<3:4>)가 로우 레벨로 활성화되면 워드 라인 전압(WLR)을 제 3 바이어스 전압(VWL) 레벨로 구동할 수 있다.The first transistor 621 may drive the word line voltage WLR to the third bias voltage VWL level when the word line control signal MLWB <3: 4> is activated to a low level.

제 2 트랜지스터(622)는 워드 라인 제어 신호(MLWB<3:4>)가 하이 레벨로 비 활성화되면 워드 라인 전압(WLR)을 제 4 바이어스 전압(VSS) 레벨로 구동할 수 있다.The second transistor 622 may drive the word line voltage WLR to the fourth bias voltage VSS level when the word line control signal MLWB <3: 4> is deactivated to a high level.

퓨즈 셀 그룹(500) 각각의 퓨즈 셀은 제 1 트랜지스터(501) 및 제 2 트랜지스터(502)를 포함할 수 있다.The fuse cell of each fuse cell group 500 may include a first transistor 501 and a second transistor 502.

제 1 트랜지스터(501)는 게이트에 프로그램 전압(WLP)을 입력 받고, 드레인이 플로팅 된다.The first transistor 501 receives the program voltage WLP at its gate, and its drain is floated.

제 1 트랜지스터(501)는 전자 퓨즈로서 동작하며, 프로그램 전압(WLP)에 따라 결함 어드레스 정보를 로직 레벨로서 저장하는 프로그램 동작이 수행될 수 있다.The first transistor 501 operates as an electronic fuse, and a program operation may be performed to store the defect address information as a logic level in accordance with the program voltage WLP.

이때 프로그램 동작은 게이트에 고전압을 인가하여 게이트 절연을 파괴하는 럽쳐(Rupture)를 의미할 수 있다.At this time, the program operation may mean a rupture in which a high voltage is applied to the gate to destroy the gate insulation.

제 2 트랜지스터(502)는 게이트에 워드 라인 전압(WLR)을 입력 받고, 드레인이 제 1 트랜지스터(501)의 소오스와 연결되며, 소오스가 비트 라인(BL)과 연결될 수 있다.The second transistor 502 receives the word line voltage WLR at its gate, the drain thereof is connected to the source of the first transistor 501, and the source thereof is connected to the bit line BL.

제 2 트랜지스터(502)는 워드 라인 전압(WLR)에 따라 제 1 트랜지스터(501)에 저장된 결함 어드레스 정보를 퓨즈 데이터로서 비트 라인(BL)을 통해 출력할 수 있다.The second transistor 502 may output defective address information stored in the first transistor 501 through the bit line BL as fuse data according to the word line voltage WLR.

선택기(700)는 비트 라인들(BL<7:0>) 중에서 일부 예를 들어, 비트 라인들(BL<2:5>)를 선택하도록 구성된 예를 든 것이다.Selector 700 is configured to select some of the bit lines BL <7: 0>, for example, bit lines BL <2: 5>.

선택기(700)는 선택 신호(BLSEL<2:5>)에 따라 비트 라인들(BL<2:5>) 중에서 하나를 통해 출력되는 신호를 선택할 수 있다.The selector 700 can select a signal output via one of the bit lines BL <2: 5> according to the selection signals BLSEL <2: 5>.

선택기(700)는 제 1 트랜지스터(701) 및 제 2 트랜지스터(702)를 포함할 수 있다.The selector 700 may include a first transistor 701 and a second transistor 702.

제 1 트랜지스터(701)는 게이트에 선택 신호(BLSEL<2:5>)를 입력 받고, 드레인이 비트 라인(BL)과 연결되며, 소오스가 스위치(800)와 연결될 수 있다.The first transistor 701 receives a selection signal BLSEL <2: 5> at the gate thereof, a drain thereof is connected to the bit line BL, and a source thereof may be connected to the switch 800.

제 2 트랜지스터(702)는 게이트에 선택 신호(BLSEL<2:5>)를 입력 받고, 드레인에 제 5 바이어스 전압(RBIAS)이 인가되며, 소오스가 비트 라인(BL)과 연결될 수 있다.The second transistor 702 receives a selection signal BLSEL <2: 5> at its gate, a fifth bias voltage RBIAS at its drain, and a source connected to the bit line BL.

제 1 트랜지스터(701)와 스위치(800)가 연결된 노드의 전압 레벨(Vsain)을 외부에서 모니터링하여 테스트 결과를 판별할 수 있다.The voltage level Vsain of the node to which the first transistor 701 and the switch 800 are connected can be externally monitored to determine the test result.

도 5에 도시된 바와 같이, 패드 어레이(900)는 복수의 패드들(910)을 포함할 수 있다.As shown in FIG. 5, the pad array 900 may include a plurality of pads 910.

복수의 패드들(910)은 예를 들어, 1번에서 20번에 해당하는 패드들을 포함할 수 있으며, 제 1 내지 제 5 바이어스 전압((PGBIAS, PGBIASDN, VWL, VSS, RBIAS), 프로그램 제어 신호(MPGB<3:4>), 워드 라인 제어 신호(MLWB<3:4>), 인에이블 신호(BLSELEN), 선택 신호(ELSEL<2:5>) 및 펌핑 전압(VPP)을 위해 할당될 수 있다.The plurality of pads 910 may include, for example, pads 1 to 20, and the first to fifth bias voltages PGBIAS, PGBIASDN, VWL, VSS, RBIAS, (MPGB <3: 4>), the word line control signals MLWB <3: 4>, the enable signals BLSELEN, the selection signals ELSEL <2: 5>, and the pumping voltage VPP have.

이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치(100)는 웨이퍼에 구성된 패드 어레이(900) 및 퓨즈 어레이 블록 테스트 회로(400)를 이용하여 반도체 칩(200)에 구성된 퓨즈 어레이 블록(300)의 트랜지스터 특성을 테스트할 수 있다.The semiconductor device 100 according to the embodiment of the present invention configured as described above is configured such that the pad array 900 and the fuse array block test circuit 400 formed on the wafer are used to electrically connect the fuse array block 300 formed in the semiconductor chip 200 The transistor characteristics can be tested.

도 4를 참조하면, 프로그램 제어 신호(MPGB<3:4>)를 이용하여 퓨즈 셀 그룹(500)의 퓨즈 셀들 중에서 원하는 퓨즈 셀에 대한 럽쳐 동작이 수행되도록 할 수 있다.Referring to FIG. 4, the program control signal MPGB <3: 4> may be used to cause a rubbing operation on a desired fuse cell among the fuse cells of the fuse cell group 500 to be performed.

또한 워드 라인 제어 신호(MLWB<3:4>) 및 선택 신호(ELSEL<2:5>)를 이용하여 퓨즈 셀 그룹(500)의 퓨즈 셀들 중에서 럽쳐된 퓨즈 또는 럽쳐되지 않은 원 상태의 퓨즈 셀을 선택할 수 있다.The fuse cells in the fuse cells of the fuse cell group 500 or the fuse cells in the unbroken state in the fuse cell group 500 are turned on by using the word line control signals MLWB <3: 4> and the selection signals ELSEL <2: 5> You can choose.

인에이블 신호(BLSELEN)를 활성화시킨 상태에서, 선택 신호(ELSEL<2:5>)에 따라 선택된 퓨즈 셀의 출력 신호 레벨(Vsain)을 시간 기준으로 모니터링하여 드라이버(600)의 트랜지스터, 퓨즈 셀(500)의 트랜지스터 및 선택기(700)의 트랜지스터의 특성을 테스트할 수 있다.The output signal level Vsain of the fuse cell selected in accordance with the selection signal ELSEL <2: 5 > is monitored on a time basis in the state in which the enable signal BLSELEN is activated, 500 and the transistor of the selector 700 can be tested.

예를 들어, 드라이버(600)의 경우 시간이 지남에 따라 바이어스 전압이 상승하고 그에 따라 구동 능력이 좋아질 수 있다.For example, in the case of the driver 600, the bias voltage may be increased over time, and driving performance may be improved accordingly.

따라서 모니터링 초기의 출력 신호 레벨(Vsain)이 목표 레벨 범위에 근접할 경우, 모든 트랜지스터가 정상인 것으로 판단할 수 있다.Therefore, when the output signal level Vsain at the initial stage of monitoring is close to the target level range, it can be determined that all the transistors are normal.

모니터링 초기의 출력 신호 레벨(Vsain)이 목표 레벨 범위를 벗어났으나, 일정 시간 경과 후의 출력 신호 레벨(Vsain)이 목표 레벨 범위내일 경우, 모든 트랜지스터가 정상인 것으로 판단할 수 있다.It can be determined that all the transistors are normal when the output signal level Vsain at the initial stage of monitoring is out of the target level range and the output signal level Vsain after the lapse of a predetermined time is within the target level range.

본 발명의 실시예는 기본적으로 퓨즈 어레이 블록 테스트 회로(400)가 반도체 칩들(200)과 동일한 프로세스를 통해 동일한 웨이퍼 상에 형성되며, 웨이퍼 상태에서 테스트를 수행할 수 있으므로 테스트의 신뢰성을 높일 수 있다.The embodiment of the present invention basically enables the fuse array block test circuit 400 to be formed on the same wafer through the same process as the semiconductor chips 200 and can perform the test in the wafer state, .

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Thus, those skilled in the art will appreciate that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the embodiments described above are to be considered in all respects only as illustrative and not restrictive. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

Claims (13)

반도체 칩의 퓨즈 어레이 블록을 복제하여 구성된 퓨즈 셀 그룹, 드라이버 및 선택기를 포함하며,
상기 퓨즈 셀 그룹에 상기 퓨즈 어레이 블록에 인가되는 것과 동일한 로딩을 인가하기 위한 복수의 더미 퓨즈 셀 그룹,
상기 드라이버에 상기 퓨즈 어레이 블록에 인가되는 것과 동일한 로딩을 인가하기 위한 복수의 더미 드라이버, 및
상기 선택기에 상기 퓨즈 어레이 블록에 인가되는 것과 동일한 로딩을 인가하기 위한 복수의 더미 선택기를 더 포함하는 퓨즈 어레이 블록 테스트 회로.A fuse cell group constructed by replicating a fuse array block of a semiconductor chip, a driver and a selector,
A plurality of dummy fuse cell groups for applying the same loading to the fuse cell group as applied to the fuse array block,
A plurality of dummy drivers for applying the same loading to the driver as applied to the fuse array block, and
Further comprising a plurality of dummy selectors for applying the same loading to the selector as applied to the fuse array block. 제 1 항에 있어서,
상기 퓨즈 셀 그룹은
프로그램 전압에 따라 결함 어드레스 정보를 저장하고, 워드 라인 전압에 따라 저장 값을 출력하도록 구성되는 퓨즈 어레이 블록 테스트 회로.The method according to claim 1,
The fuse cell group
And to store the defective address information according to the program voltage, and to output the stored value according to the word line voltage. 제 1 항에 있어서,
상기 드라이버는
프로그램 제어 신호에 따라 상기 프로그램 전압을 구동하고, 워드 라인 제어 신호에 따라 상기 워드 라인 전압을 구동하도록 구성되는 퓨즈 어레이 블록 테스트 회로.The method according to claim 1,
The driver
And to drive the program voltage in accordance with a program control signal and to drive the word line voltage in accordance with a word line control signal. 제 1 항에 있어서,
인에이블 신호에 따라 상기 선택기의 전류 패스를 개방하도록 구성된 스위치를 더 포함하는 퓨즈 어레이 블록 테스트 회로.The method according to claim 1,
And a switch configured to open a current path of the selector in accordance with an enable signal. 제 1 항에 있어서,
상기 퓨즈 어레이 블록 테스트 회로에 동작 전원 및 제어 신호를 제공하도록 구성된 패드 어레이를 더 포함하는 퓨즈 어레이 블록 테스트 회로.The method according to claim 1,
Further comprising a pad array configured to provide operating power and control signals to the fuse array block test circuit. 웨이퍼 상에 형성되며, 퓨즈 어레이 블록을 포함하는 복수의 반도체 칩; 및
상기 복수의 반도체 칩 중에서 서로 다른 반도체 칩 사이에 형성되며, 테스트 대상 회로와, 상기 퓨즈 어레이 블록의 로딩(loading)을 상기 테스트 대상 회로에 동일하게 적용하기 위한 복수의 더미 회로를 포함하는 퓨즈 어레이 블록 테스트 회로를 포함하는 반도체 장치.A plurality of semiconductor chips formed on a wafer and including fuse array blocks; And
A fuse array block including a plurality of dummy circuits formed between different semiconductor chips of the plurality of semiconductor chips and adapted to apply a loading of the fuse array block to the test target circuit equally, A semiconductor device comprising a test circuit. 제 6 항에 있어서,
상기 반도체 칩은
DRAM, 상 변화 메모리(PCRAM), 강유전체 메모리(FRAM)와 자성 메모리(MRAM) 중에서 적어도 하나를 포함하는 반도체 장치.The method according to claim 6,
The semiconductor chip
A semiconductor device comprising at least one of a DRAM, a phase change memory (PCRAM), a ferroelectric memory (FRAM), and a magnetic memory (MRAM). 제 6 항에 있어서,
상기 퓨즈 어레이 블록은
복수의 전자 퓨즈에 상기 반도체 칩의 메모리 영역의 결함 어드레스 정보를 프로그램하고, 기 저장된 결함 어드레스 정보를 외부 제어에 따라 출력하도록 구성되는 반도체 장치.The method according to claim 6,
The fuse array block
Program the defect address information of the memory area of the semiconductor chip in a plurality of electronic fuses and output the stored defect address information according to external control. 제 6 항에 있어서,
상기 테스트 대상 회로는 상기 퓨즈 어레이 블록을 복제하여 구성된 퓨즈 셀 그룹, 드라이버 및 선택기를 포함하며,
상기 복수의 더미 회로는
상기 퓨즈 셀 그룹에 상기 퓨즈 어레이 블록에 인가되는 것과 동일한 로딩을 인가하기 위한 복수의 더미 퓨즈 셀 그룹,
상기 드라이버에 상기 퓨즈 어레이 블록에 인가되는 것과 동일한 로딩을 인가하기 위한 복수의 더미 드라이버, 및
상기 선택기에 상기 퓨즈 어레이 블록에 인가되는 것과 동일한 로딩을 인가하기 위한 복수의 더미 선택기를 포함하는 반도체 장치.The method according to claim 6,
Wherein the circuit under test includes a fuse cell group, a driver, and a selector configured by replicating the fuse array block,
The plurality of dummy circuits
A plurality of dummy fuse cell groups for applying the same loading to the fuse cell group as applied to the fuse array block,
A plurality of dummy drivers for applying the same loading to the driver as applied to the fuse array block, and
And a plurality of dummy selectors for applying the same loading to the selector as applied to the fuse array block. 제 9 항에 있어서,
상기 퓨즈 셀 그룹은
프로그램 전압에 따라 결함 어드레스 정보를 저장하고, 워드 라인 전압에 따라 저장 값을 출력하도록 구성되는 반도체 장치.10. The method of claim 9,
The fuse cell group
And stores defective address information in accordance with the program voltage, and outputs a stored value in accordance with the word line voltage. 제 9 항에 있어서,
상기 드라이버는
프로그램 제어 신호에 따라 상기 프로그램 전압을 구동하고, 워드 라인 제어 신호에 따라 상기 워드 라인 전압을 구동하도록 구성되는 반도체 장치.10. The method of claim 9,
The driver
And to drive the program voltage in accordance with the program control signal and to drive the word line voltage in accordance with the word line control signal. 제 9 항에 있어서,
인에이블 신호에 따라 상기 선택기의 전류 패스를 개방하도록 구성된 스위치를 더 포함하는 반도체 장치.10. The method of claim 9,
Further comprising a switch configured to open a current path of the selector in accordance with an enable signal. 제 9 항에 있어서,
상기 퓨즈 어레이 블록 테스트 회로에 동작 전원 및 제어 신호를 제공하도록 구성된 패드 어레이를 더 포함하는 반도체 장치.10. The method of claim 9,
And a pad array configured to provide operating power and control signals to the fuse array block test circuit.
KR1020160024372A 2016-02-29 2016-02-29 Arrary fuse test circuit and semiconductor apparatus including the same KR20170101605A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160024372A KR20170101605A (en) 2016-02-29 2016-02-29 Arrary fuse test circuit and semiconductor apparatus including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160024372A KR20170101605A (en) 2016-02-29 2016-02-29 Arrary fuse test circuit and semiconductor apparatus including the same

Publications (1)

Publication Number Publication Date
KR20170101605A true KR20170101605A (en) 2017-09-06

Family

ID=59925578

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160024372A KR20170101605A (en) 2016-02-29 2016-02-29 Arrary fuse test circuit and semiconductor apparatus including the same

Country Status (1)

Country Link
KR (1) KR20170101605A (en)

Similar Documents

Publication Publication Date Title
KR101926603B1 (en) Semiconductor memory device and Burn-in test method thereof
US6205067B1 (en) Semiconductor memory device having burn-in mode operation stably accelerated
KR101492667B1 (en) Method and apparatus for testing a memory device
US6535439B2 (en) Full stress open digit line memory device
US5952833A (en) Programmable voltage divider and method for testing the impedance of a programmable element
US7260004B2 (en) Method and apparatus for increasing yield in a memory circuit
US9293227B1 (en) Semiconductor memory apparatus and semiconductor integrated circuit apparatus
US5596538A (en) Semiconductor memory device
US10839932B2 (en) Semiconductor device and operating method thereof
US6351425B1 (en) Method and circuit for high voltage programming of antifuses, and memory device and computer system using same
US8422327B2 (en) Semiconductor device having nonvolatile memory element and manufacturing method thereof
JP2003249074A (en) Circuit and method for testing ferroelectric memory device
US20160131697A1 (en) Built-in test circuit of semiconductor apparatus
JP2010244615A (en) Semiconductor device and write control method for semiconductor device
US6584007B2 (en) Circuit and method for testing a ferroelectric memory device
JP3626120B2 (en) Integrated memory
US7408833B2 (en) Simulating a floating wordline condition in a memory device, and related techniques
CN101425341A (en) Semiconductor device including anti-fuse circuit, and method of writing address to anti-fuse circuit
JP2002288997A (en) Semiconductor memory
KR100518579B1 (en) Semiconductor device and test method there-of
JP2001155498A (en) Dynamic integrated semiconductor memory having redundant unit of memory cell, and self-restoration method for memory cell of dynamic integrated semiconductor memory
US6504744B2 (en) Semiconductor memory device with memory test circuit
US7245544B2 (en) Integrated semiconductor memory device including sense amplifiers
KR100610015B1 (en) Circuits for burn-in test in memory device having open bit-line cell structure and method thereof
KR20170101605A (en) Arrary fuse test circuit and semiconductor apparatus including the same