KR20170081008A - Array Substrate For Display Device And Method Of Fabricating The Same - Google Patents

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Abstract

본 발명은, 화소와 구동부를 포함하는 기판과, 상기 기판 상부의 상기 화소에 배치되고, 제1유전율을 갖는 제1절연층을 포함하는 제1박막트랜지스터와, 상기 기판 상부의 상기 구동부에 배치되고, 상기 제1유전율보다 큰 제2유전율을 갖는 제2절연층을 포함하는 제2박막트랜지스터와, 상기 기판 상부의 상기 화소에 배치되고, 상기 제1박막트랜지스터에 연결되는 화소전극을 포함하는 표시장치용 어레이기판을 제공하는데, 영역별로 상이한 유전율을 갖도록 절연층을 형성함으로써, 신호지연이 최소화 된 상태에서 박막트랜지스터의 크기가 감소되고 베젤이 감소된다. The present invention provides a liquid crystal display comprising a substrate including a pixel and a driver, a first thin film transistor disposed in the pixel above the substrate and including a first insulating layer having a first permittivity, And a second insulating layer having a second dielectric constant greater than the first dielectric constant; and a pixel electrode disposed on the pixel above the substrate and connected to the first thin film transistor, The size of the thin film transistor is reduced and the bezel is reduced with the signal delay minimized by forming the insulating layer so as to have a different permittivity for each region.

Description

표시장치용 어레이기판 및 그 제조방법 {Array Substrate For Display Device And Method Of Fabricating The Same}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an array substrate for a display device,

본 발명은 표시장치에 관한 것으로, 특히 영역별로 상이한 유전율을 갖는 절연층을 포함하는 표시장치용 어레이기판 및 그 제조방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device, and more particularly, to an array substrate for a display device including an insulating layer having a different dielectric constant for each region and a manufacturing method thereof.

근래, 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이 분야가 급속도로 발전해 왔고, 이에 부응하여 여러 가지 다양한 평판 표시장치(flat panel display: FPD)가 개발되어 각광받고 있는데, 평판 표시장치의 예로는 액정표시장치(liquid crystal display device: LCD device), 플라즈마 표시장치(plasma display panel device: PDP device), 유기발광다이오드 표시장치(organic light emitting diode device: OLED device) 등을 들 수 있다. 2. Description of the Related Art In recent years, as the society has become a full-fledged information age, a display field for processing and displaying a large amount of information has rapidly developed, and various flat panel displays (FPDs) Examples of the flat panel display include a liquid crystal display (LCD) device, a plasma display panel (PDP) device, and an organic light emitting diode (OLED) device. .

일반적으로, 표시장치는 영상을 표시하는 표시패널과, 표시패널에 신호 및 전원을 공급하는 구동부로 이루어지고, 구동부는 표시패널의 각 화소영역에 게이트전압 및 데이터전압을 각각 공급하는 게이트구동부 및 데이터구동부로 이루어진다. Generally, a display device includes a display panel for displaying an image, and a driver for supplying a signal and a power to the display panel, and the driver includes a gate driver for supplying a gate voltage and a data voltage to each pixel region of the display panel, And a driving unit.

이러한 구동부는 주로 인쇄회로기판(printed circuit board: PCB)으로 구현되는데, 게이트구동부용 인쇄회로기판 및 데이터구동부용 인쇄회로기판은 표시패널 가장자리의 패드부에 부착된다. The driving unit is mainly implemented as a printed circuit board (PCB). The printed circuit board for the gate driver and the printed circuit board for the data driver are attached to the pad of the edge of the display panel.

그러나, 게이트구동부용 인쇄회로기판 및 데이터구동부용 인쇄회로기판을 표시패널의 패드부에 부착하는 경우, 부피 및 무게가 증가하는 단점이 있다. However, when the printed circuit board for the gate driver and the printed circuit board for the data driver are attached to the pad of the display panel, the volume and weight of the printed circuit board increase.

이에 따라, 게이트구동부용 인쇄회로기판에 형성되는 게이트구동부 중 쉬프트레지스터(shift register)와 같은 일부 회로를 표시패널의 어레이기판에 직접 형성하고, 게이트구동부의 나머지 회로와 데이터구동부의 회로를 하나의 인쇄회로기판으로 구현하여 표시패널의 일 측에만 연결하는 게이트-인-패널(gate in panel: GIP) 타입의 표시장치가 제안되었다.
Accordingly, some of the gate drivers, such as a shift register, formed on the printed circuit board for the gate driver are directly formed on the array substrate of the display panel, and the remaining circuits of the gate driver and the circuits of the data driver are printed A gate-in-panel (GIP) type display device which is implemented as a circuit board and connected to only one side of the display panel has been proposed.

이러한 GIP 타입 표시장치를 도면을 참조하여 설명한다.Such a GIP type display device will be described with reference to the drawings.

도 1은 종래의 GIP 타입 표시장치의 어레이기판을 도시한 도면이다.1 is a view showing an array substrate of a conventional GIP type display device.

도 1에 도시한 바와 같이, 종래의 GIP 타입 표시장치의 어레이기판은, 게이트구동부(GD) 및 화소(P)를 포함하는 기판(20)과, 화소(P)의 제1박막트랜지스터(T1)와 게이트구동부(GD)의 제2 및 제3박막트랜지스터(T2, T3)를 포함한다.1, an array substrate of a conventional GIP type display device includes a substrate 20 including a gate driver GD and a pixel P, a first thin film transistor T1 of a pixel P, And second and third thin film transistors T2 and T3 of the gate driver GD.

구체적으로, 기판(20) 상부의 화소(P)에는 차광층(22)이 형성되고, 차광층(22) 상부의 기판(20) 전면에는 버퍼층(24)이 형성된다.Specifically, a light blocking layer 22 is formed on the pixel P on the substrate 20, and a buffer layer 24 is formed on the entire surface of the substrate 20 above the light blocking layer 22.

버퍼층(24) 상부의 화소(P)에는 제1액티브층(26a)이 형성되고, 버퍼층(24) 상부의 게이트구동부(GD)에는 제2 및 제3액티브층(26b, 26c)이 형성된다.The first active layer 26a is formed on the pixel P above the buffer layer 24 and the second and third active layers 26b and 26c are formed on the gate driver GD on the buffer layer 24. [

제1 내지 제3액티브층(26a, 26b, 26c) 상부의 기판(20) 전면에는 게이트절연층(28)이 형성되고, 제1 내지 제3액티브층(26a, 26b, 26c)에 대응되는 게이트절연층(28) 상부에는 각각 제1 내지 제3게이트전극(30a, 30b, 30c)이 형성된다.A gate insulating layer 28 is formed on the entire surface of the substrate 20 over the first to third active layers 26a, 26b and 26c, and the gate insulating layer 28 corresponding to the first to third active layers 26a, 26b, First to third gate electrodes 30a, 30b and 30c are formed on the insulating layer 28, respectively.

제1 내지 제3게이트전극(30a, 30b, 30c) 상부의 기판(20) 전면에는 층간절연층(32)이 형성되고, 제1게이트전극(30a)에 대응되는 층간절연층(32) 상부에는 제1소스전극 및 제1드레인전극(34a, 36a)이 형성되고, 제2게이트전극(30b)에 대응되는 층간절연층(32) 상부에는 제2소스전극 및 제2드레인전극(34b, 36b)이 형성되고, 제3게이트전극(30c)에 대응되는 층간절연층(32) 상부에는 제3소스전극 및 제3드레인전극(34c, 36c)이 형성된다.An interlayer insulating layer 32 is formed on the entire surface of the substrate 20 over the first to third gate electrodes 30a to 30c and an interlayer insulating layer 32 corresponding to the first gate electrode 30a A first source electrode and first drain electrodes 34a and 36a are formed and a second source electrode and second drain electrodes 34b and 36b are formed over the interlayer insulating layer 32 corresponding to the second gate electrode 30b. And the third source electrode and the third drain electrode 34c and 36c are formed on the interlayer insulating layer 32 corresponding to the third gate electrode 30c.

제1소스전극 및 제1드레인전극(34a, 36a)은 각각 제1액티브층(26a) 양단부에 연결되고, 제2소스전극 및 제2드레인전극(34b, 36b)은 각각 제2액티브층(26b) 양단부에 연결되고, 제3소스전극 및 제3드레인전극(34c, 36c)은 각각 제3액티브층(26c) 양단부에 연결된다.The first source electrode and the first drain electrode 34a and 36a are connected to both ends of the first active layer 26a respectively and the second source electrode and the second drain electrode 34b and 36b are connected to the second active layer 26b , And the third source electrode and the third drain electrode 34c and 36c are connected to both ends of the third active layer 26c, respectively.

제1액티브층(26a), 제1게이트전극(30a), 제1소스전극 및 제1드레인전극(34a, 36a)은 제1박막트랜지스터(T1)를 구성하고, 제2액티브층(26b), 제2게이트전극(30b), 제2소스전극 및 제2드레인전극(34b, 36b)은 제2박막트랜지스터(T2)를 구성하고, 제3액티브층(26c), 제2게이트전극(30b), 제3소스전극 및 제3드레인전극(34c, 36c)은 제3박막트랜지스터(T3)를 구성한다.The first active layer 26a, the first gate electrode 30a, the first source electrode and the first drain electrodes 34a and 36a constitute the first thin film transistor T1 and the second active layer 26b, The second gate electrode 30b, the second source electrode and the second drain electrode 34b and 36b constitute the second thin film transistor T2 and the third active layer 26c, the second gate electrode 30b, The third source electrode and the third drain electrode 34c and 36c constitute a third thin film transistor T3.

제1소스전극 및 제1드레인전극(34a, 36a), 제2소스전극 및 제2드레인전극(34b, 36b), 제3소스전극 및 제3드레인전극(34c, 36c) 상부의 기판(20) 전면에는 보호층(38)이 형성되고, 보호층(38) 상부의 화소(P)에는 화소전극(40)이 형성된다. The substrate 20 on the first source electrode and the first drain electrode 34a and 36a, the second source electrode and the second drain electrode 34b and 36b, the third source electrode and the third drain electrode 34c and 36c, A protective layer 38 is formed on the front surface and a pixel electrode 40 is formed on the pixel P on the protective layer 38.

화소전극(40)은 제1박막트랜지스터(T1)의 제3드레인전극(36a)에 연결된다.
The pixel electrode 40 is connected to the third drain electrode 36a of the first thin film transistor T1.

이러한 종래의 GIP 타입 표시장치의 어레이기판에서, 제1 및 제2트랜지스터(T1, T2)를 포함하는 게이트구동부(GD)가 게이트신호를 생성하여 화소(P)에 공급하고, 제3박막트랜지스터(T3)를 포함하는 화소(P)는 게이트신호 및 데이터신호를 이용하여 계조를 표시한다.
In the conventional array substrate of the GIP type display device, the gate driver GD including the first and second transistors T1 and T2 generates a gate signal to supply the gate signal to the pixel P, and the third thin film transistor T3) display gradations using the gate signal and the data signal.

그런데, 표시장치의 비표시영역인 베젤(bezel)을 감소시키기 위해서는 게이트구동부(GD)의 박막트랜지스터의 크기를 줄여야 하고, 상대적으로 작은 크기의 박막트랜지스터가 상대적으로 큰 박막트랜지스터와 동일한 전기적 특성을 발휘하도록 하기 위해서는 박막트랜지스터의 게이트절연층의 두께를 줄여야 한다. However, in order to reduce the bezel which is a non-display region of the display device, the size of the thin film transistor of the gate driver GD must be reduced, and the relatively small-sized thin film transistor exhibits the same electrical characteristics as the relatively large thin film transistor The thickness of the gate insulating layer of the thin film transistor must be reduced.

그러나, 박막트랜지스터의 게이트절연층의 두께를 줄일 경우, 액티브층, 게이트절연층 및 게이트전극에 의한 커패시터의 커패시턴스가 증가하여 박막트랜지스터의 온-전류(on-current)는 증가하지만, 게이트절연층의 항복전압(breakdown voltage)이 감소하여 정전기 등에 취약해 지고, 핫 캐리어 스트레스(hot carrier stress: HCS)의 증가와 같이 전기적 특성이 저하되어 박막트랜지스터의 이동도(mobility) 변동이 증가하고 신뢰성이 저하되는 문제가 있다.However, when the thickness of the gate insulating layer of the thin film transistor is reduced, the capacitance of the capacitor due to the active layer, the gate insulating layer, and the gate electrode increases to increase the on-current of the thin film transistor. The breakdown voltage is reduced to become susceptible to static electricity and the electric characteristics such as the increase of hot carrier stress (HCS) are lowered, so that the mobility fluctuation of the thin film transistor is increased and the reliability is lowered there is a problem.

또한, 액티브층의 돌출부에 의하여 게이트절연층이 절단되거나 파괴되는 문제가 있다.Further, there is a problem that the gate insulating layer is cut or broken by the protrusion of the active layer.

예를 들어, 약 140nm의 게이트절연층을 포함하는 박막트랜지스터는 약 230μA의 온-전류, 약 110V의 항복전압, 약 1.7%의 HCS를 갖는 반면, 약 80nm의 게이트절연층을 포함하는 박막트랜지스터는 약 451μA의 온-전류, 약 65V의 항복전압, 약 48.6%의 HCS를 갖는다. For example, a thin film transistor comprising a gate insulating layer of about 140 nm has an on-current of about 230 A, a breakdown voltage of about 110 V, a HCS of about 1.7%, while a thin film transistor comprising a gate insulating layer of about 80 nm An on-current of about 451 [mu] A, a breakdown voltage of about 65V, and an HCS of about 48.6%.

즉, 게이트절연층의 두께가 감소하면, 온-전류는 증가하지만, 항복전압이 감소하여 정전기 등에 취약해지고, 전기적 특성이 저하되어 HCS가 증가한다.
That is, as the thickness of the gate insulating layer decreases, the on-current increases, but the breakdown voltage decreases and becomes vulnerable to static electricity and the electric characteristics are lowered, thereby increasing the HCS.

본 발명은, 이러한 문제점을 해결하기 위하여 제시된 것으로, 영역별로 상이한 유전율을 갖도록 절연층을 형성함으로써, 신호지연이 최소화 된 상태에서 박막트랜지스터의 크기가 감소되고 베젤이 감소되는 표시장치용 어레이기판 및 그 제조방법을 제공하는 것을 목적으로 한다. SUMMARY OF THE INVENTION The present invention has been made in order to solve such a problem, and it is an object of the present invention to provide an array substrate for a display device in which the size of a thin film transistor is reduced and a bezel is reduced in a state in which a signal delay is minimized by forming an insulating layer And a method for producing the same.

그리고, 본 발명은, 구동부의 박막트랜지스터의 게이트절연층, 화소의 스토리지 커패시터의 유전층 또는 화소의 구동 박막트랜지스터의 게이트절연층을 상대적으로 높은 유전율을 갖도록 형성함으로써, 전기적 특성 저하 없이 구동부의 박막트랜지스터, 화소의 스토리지 커패시터 또는 화소의 구동 박막트랜지스터의 크기가 감소되는 표시장치용 어레이기판 및 그 제조방법을 제공하는 것을 다른 목적으로 한다.
In the present invention, by forming the gate insulating layer of the thin film transistor of the driver, the dielectric layer of the storage capacitor of the pixel, or the gate insulating layer of the driving thin film transistor of the pixel so as to have a relatively high dielectric constant, Another object of the present invention is to provide an array substrate for a display device in which the size of a storage capacitor of a pixel or a driving thin film transistor of a pixel is reduced and a manufacturing method thereof.

위와 같은 과제의 해결을 위해, 본 발명은, 화소와 구동부를 포함하는 기판과, 상기 기판 상부의 상기 화소에 배치되고, 제1유전율을 갖는 제1절연층을 포함하는 제1박막트랜지스터와, 상기 기판 상부의 상기 구동부에 배치되고, 상기 제1유전율보다 큰 제2유전율을 갖는 제2절연층을 포함하는 제2박막트랜지스터와, 상기 기판 상부의 상기 화소에 배치되고, 상기 제1박막트랜지스터에 연결되는 화소전극을 포함하는 표시장치용 어레이기판을 제공한다. According to an aspect of the present invention, there is provided a liquid crystal display comprising: a substrate including a pixel and a driver; a first thin film transistor disposed in the pixel above the substrate and including a first insulating layer having a first permittivity; A second thin film transistor arranged in the driver section on the substrate, the second thin film transistor including a second insulating layer having a second permittivity greater than the first permittivity; and a second thin film transistor disposed in the pixel above the substrate, And a pixel electrode formed on the substrate.

한편, 본 발명은, 화소를 포함하는 기판과, 상기 기판 상부의 상기 화소에 배치되고, 제1유전율을 갖는 제1절연층을 포함하는 제1박막트랜지스터와, 상기 기판 상부의 상기 화소에 배치되고, 상기 제1유전율보다 큰 제2유전율을 갖는 제2절연층을 포함하는 스토리지 커패시터와, 상기 기판 상부의 상기 화소에 배치되고, 상기 제1박막트랜지스터에 연결되는 화소전극을 포함하는 표시장치용 어레이기판을 제공한다. According to another aspect of the present invention, there is provided a liquid crystal display comprising: a substrate including a pixel; a first thin film transistor disposed in the pixel above the substrate and including a first insulating layer having a first permittivity; And a second insulating layer having a second dielectric constant greater than the first dielectric constant; and a pixel electrode arranged on the pixel above the substrate and connected to the first thin film transistor. Thereby providing a substrate.

다른 한편, 본 발명은, 화소를 포함하는 기판과, 상기 기판 상부의 상기 화소에 배치되고, 제1유전율을 갖는 제1절연층을 포함하는 제1박막트랜지스터와, 상기 기판 상부의 상기 화소에 배치되고, 상기 제1유전율보다 큰 제2유전율을 갖는 제2절연층을 포함하는 제2박막트랜지스터와, 상기 기판 상부의 상기 화소에 배치되고, 상기 제2박막트랜지스터에 연결되는 화소전극을 포함하는 표시장치용 어레이기판을 제공한다. According to another aspect of the present invention, there is provided a liquid crystal display comprising: a substrate including a pixel; a first thin film transistor disposed in the pixel above the substrate and including a first insulating layer having a first permittivity; And a second insulating layer having a second dielectric constant greater than the first dielectric constant, and a second thin film transistor disposed on the pixel above the substrate and including a pixel electrode connected to the second thin film transistor The present invention provides an array substrate for an apparatus.

그리고, 상기 제1절연층은 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiNx) 및 실리콘 옥시나이트라이드(SiON) 중 적어도 하나를 포함하고, 상기 제2절연층은 메탈 실리콘 옥사이드(MSiO)(메탈 실리케이트: metal silicate), 메탈 실리콘 나이트라이드(MSiN) 및 메탈 실리콘 옥시나이트라이드(MSiON) 중 적어도 하나를 포함할 수 있다.The first insulating layer may include at least one of silicon oxide (SiO2), silicon nitride (SiNx), and silicon oxynitride (SiON), and the second insulating layer may include at least one of metal silicon oxide (MSiO) : metal silicate, metal silicon nitride (MSiN), and metal silicon oxynitride (MSiON).

또한, 상기 제2절연층의 메탈은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf) 중 적어도 하나를 포함할 수 있다.The metal of the second insulating layer may include at least one of aluminum (Al), titanium (Ti), molybdenum (Mo), zirconium (Zr), and hafnium (Hf).

그리고, 상기 제1절연층의 제1두께는 상기 제2절연층의 제2두께보다 작거나 같을 수 있다.The first thickness of the first insulating layer may be less than or equal to the second thickness of the second insulating layer.

또한, 상기 제1박막트랜지스터는, 다결정 실리콘, 비정질 실리콘 또는 산화물 반도체로 이루어지는 제1액티브층과, 상기 제1액티브층 상부 또는 하부에 배치되는 제1게이트전극을 포함할 수 있다.The first thin film transistor may include a first active layer made of polycrystalline silicon, amorphous silicon, or an oxide semiconductor, and a first gate electrode disposed above or below the first active layer.

그리고, 상기 제1박막트랜지스터는 제3유전율을 갖는 제1층간절연층을 더 포함하고, 상기 스토리지 커패시터는 상기 제3유전율보다 큰 제4유전율을 갖는 제2층간절연층을 더 포함할 수 있다.The first thin film transistor may further include a first interlayer insulating layer having a third permittivity, and the storage capacitor may further include a second interlayer insulating layer having a fourth permittivity greater than the third permittivity.

다른 한편, 본 발명은, 기판 상부의 화소에 제1유전율을 갖는 제1절연층을 포함하는 제1박막트랜지스터를 형성하는 단계와, 상기 기판 상부의 구동부에 상기 제1유전율보다 큰 제2유전율을 갖는 제2절연층을 포함하는 제2박막트랜지스터를 형성하는 단계와, 상기 기판 상부의 상기 화소에 상기 제1박막트랜지스터에 연결되는 화소전극을 형성하는 단계를 포함하는 표시장치용 어레이기판의 제조방법을 제공한다. According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor, comprising: forming a first thin film transistor including a first insulating layer having a first permittivity in a pixel on a substrate; And forming a pixel electrode connected to the first thin film transistor on the pixel on the substrate. The method for manufacturing the array substrate for a display device according to claim 1, wherein the second thin film transistor .

다른 한편, 본 발명은, 기판 상부의 화소에 제1유전율을 갖는 제1절연층을 포함하는 제1박막트랜지스터를 형성하는 단계와, 상기 기판 상부의 상기 화소에 상기 제1유전율보다 큰 제2유전율을 갖는 제2절연층을 포함하는 스토리지 커패시터를 형성하는 단계와, 상기 기판 상부의 상기 화소에 상기 제1박막트랜지스터에 연결되는 화소전극을 형성하는 단계를 포함하는 표시장치용 어레이기판의 제조방법을 제공한다. According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor, comprising: forming a first thin film transistor including a first insulating layer having a first permittivity in a pixel on a substrate; And forming a pixel electrode connected to the first thin film transistor on the pixel on the substrate. The method for manufacturing the array substrate for a display device according to the present invention includes the steps of: forming a storage capacitor including a first insulating layer, to provide.

다른 한편, 본 발명은, 기판 상부의 화소에 제1유전율을 갖는 제1절연층을 포함하는 제1박막트랜지스터를 형성하는 단계와, 상기 기판 상부의 상기 화소에 상기 제1유전율보다 큰 제2유전율을 갖는 제2절연층을 포함하는 제2박막트랜지스터를 형성하는 단계와, 상기 기판 상부의 상기 화소에 상기 제2박막트랜지스터에 연결되는 화소전극을 형성하는 단계를 포함하는 표시장치용 어레이기판의 제조방법을 제공한다. According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor, comprising: forming a first thin film transistor including a first insulating layer having a first permittivity in a pixel on a substrate; And forming a pixel electrode connected to the second thin film transistor on the pixel on the substrate. The manufacturing method of a display device according to claim 1, wherein the step of forming the second thin film transistor includes the steps of: ≪ / RTI >

그리고, 상기 제1 및 제2절연층을 형성하는 단계는, 상기 기판 상부의 전면에 상기 제1절연층을 형성하는 단계와, 상기 제1절연층 상부의 미리 선택된 영역에 금속패턴을 형성하는 단계와, 상기 금속패턴이 형성된 상기 기판을 열처리 하는 단계를 포함할 수 있다.The forming of the first and second insulating layers may include forming the first insulating layer on the entire upper surface of the substrate, forming a metal pattern in a pre-selected region above the first insulating layer, And heat treating the substrate having the metal pattern formed thereon.

또한, 상기 기판을 열처리 하는 단계는, 500℃ 내지 700℃의 진공 또는 산소 분위기에서 수행될 수 있다. In addition, the step of heat-treating the substrate may be performed in a vacuum or an oxygen atmosphere at 500 ° C to 700 ° C.

그리고, 상기 제1 및 제2절연층을 형성하는 단계는, 상기 금속패턴을 형성하는 단계와 상기 기판을 열처리 하는 단계 사이에, 상기 금속패턴 상부에 절연물질층을 형성하는 단계를 더 포함할 수 있다.
The forming of the first and second insulating layers may further include forming an insulating material layer on the metal pattern between the step of forming the metal pattern and the step of heat-treating the substrate have.

본 발명은, 영역별로 상이한 유전율을 갖도록 절연층을 형성함으로써, 신호지연이 최소화 된 상태에서 박막트랜지스터의 크기가 감소되고 베젤이 감소되는 효과를 갖는다. The present invention has the effect of reducing the size of the thin film transistor and decreasing the bezel in a state where the signal delay is minimized by forming the insulating layer so as to have a different permittivity for each region.

그리고, 본 발명은, 구동부의 박막트랜지스터의 게이트절연층, 화소의 스토리지 커패시터의 유전층 또는 화소의 구동 박막트랜지스터의 게이트절연층을 상대적으로 높은 유전율을 갖도록 형성함으로써, 전기적 특성 저하 없이 구동부의 박막트랜지스터, 화소의 스토리지 커패시터 또는 화소의 구동 박막트랜지스터의 크기가 감소되는 효과를 갖는다.
In the present invention, by forming the gate insulating layer of the thin film transistor of the driver, the dielectric layer of the storage capacitor of the pixel, or the gate insulating layer of the driving thin film transistor of the pixel so as to have a relatively high dielectric constant, The size of the storage capacitor of the pixel or the driving thin film transistor of the pixel is reduced.

도 1은 종래의 GIP 타입 표시장치의 어레이기판을 도시한 도면.
도 2는 본 발명의 제1실시예에 따른 표시장치를 도시한 도면.
도 3은 본 발명의 제1실시예에 따른 표시장치용 어레이기판을 도시한 도면.
도 4a 내지 도 4g는 본 발명의 제1실시예에 따른 표시장치용 어레이기판의 제조방법을 설명하기 위한 도면.
도 5a 내지 도 5d는 본 발명의 제2실시예에 따른 표시장치용 어레이기판의 제조방법을 설명하기 위한 도면.
도 6은 본 발명의 제3실시예에 따른 표시장치용 어레이기판을 도시한 도면.
도 7은 본 발명의 제4실시예에 따른 표시장치용 어레이기판을 도시한 도면.
도 8은 본 발명의 제5실시예에 따른 표시장치용 어레이기판을 도시한 도면.
도 9는 본 발명의 제6실시예에 따른 표시장치용 어레이기판을 도시한 도면.1 is a view showing an array substrate of a conventional GIP type display device.
2 is a view showing a display device according to a first embodiment of the present invention.
3 is a view showing an array substrate for a display device according to the first embodiment of the present invention.
4A to 4G are views for explaining a method of manufacturing an array substrate for a display device according to the first embodiment of the present invention.
5A to 5D are views for explaining a method of manufacturing an array substrate for a display device according to a second embodiment of the present invention.
6 is a view showing an array substrate for a display device according to a third embodiment of the present invention.
7 is a view showing an array substrate for a display device according to a fourth embodiment of the present invention;
8 is a view showing an array substrate for a display device according to a fifth embodiment of the present invention.
9 is a view showing an array substrate for a display device according to a sixth embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본 발명에 따른 표시장치용 어레이기판 및 그 제조방법을 설명한다.
Hereinafter, an array substrate for a display device and a manufacturing method thereof according to the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명의 제1실시예에 따른 표시장치를 도시한 도면이다.2 is a view showing a display device according to the first embodiment of the present invention.

도 2에 도시한 바와 같이, 본 발명의 제1실시예에 따른 표시장치(110)는, 타이밍제어부(TC), 데이터구동부(DD), 게이트구동부(GD) 및 표시패널(DP)을 포함하는데, 표시장치(110)는 유기발광다이오드 표시장치(organic light emitting diode display device: OLED display device) 또는 액정표시장치(liquid crystal display device: LCD device)일 수 있다.2, the display device 110 according to the first embodiment of the present invention includes a timing controller TC, a data driver DD, a gate driver GD, and a display panel DP The display device 110 may be an organic light emitting diode (OLED) display device or a liquid crystal display device (LCD) device.

타이밍제어부(TC)는, 그래픽카드 또는 TV시스템과 같은 외부시스템으로부터 전달되는 영상신호(IS)와 데이터인에이블신호(DE), 수평동기신호(HSY), 수직동기신호(VSY), 클럭(CLK) 등의 다수의 타이밍신호를 이용하여, 게이트제어신호(GCS), 데이터제어신호(DCS) 및 영상데이터(RGB)를 생성하고, 생성된 데이터제어신호(DCS) 및 영상데이터(RGB)는 데이터구동부(DD)에 공급하고, 생성된 게이트제어신호(GCS)는 게이트구동부(GD)에 공급한다. The timing controller TC includes a video enable signal DE, a horizontal synchronization signal HSY, a vertical synchronization signal VSY, a clock CLK The generated data control signal DCS and the generated image data RGB are used to generate the gate control signal GCS, the data control signal DCS and the image data RGB using a plurality of timing signals, And supplies the generated gate control signal GCS to the gate driver GD.

데이터구동부(DD)는, 타이밍제어부(TC)로부터 공급되는 데이터제어신호(DCS) 및 영상데이터(RGB)를 이용하여 데이터신호를 생성하고, 생성된 데이터신호를 표시패널(DP)의 데이터배선(DL)에 공급한다. The data driver DD generates a data signal by using the data control signal DCS and the video data RGB supplied from the timing controller TC and supplies the generated data signal to the data line of the display panel DP DL.

게이트구동부(GD)는, 타이밍제어부(TC)로부터 공급되는 게이트제어신호(GCS)를 이용하여 게이트신호를 생성하고, 생성된 게이트신호를 표시패널(DP)의 게이트배선(GL)에 공급하는데, 게이트구동부(GD)는 게이트배선(GL), 데이터배선(DL) 및 화소(P)가 형성되는 표시패널(DP)의 기판에 함께 형성되는 게이트-인-패널(gate in panel: GIP) 타입일 수 있다.The gate driving unit GD generates a gate signal by using the gate control signal GCS supplied from the timing control unit TC and supplies the generated gate signal to the gate wiring GL of the display panel DP, The gate driver GD is a gate-in-panel (GIP) type TFT formed on the substrate of the display panel DP on which the gate lines GL, the data lines DL and the pixels P are formed .

표시패널(DP)은, 게이트신호 및 데이터신호를 이용하여 영상을 표시하는데, 서로 교차하여 화소(P)를 정의하는 게이트배선(GL) 및 데이터배선(DL)과, 게이트배선(GL) 및 데이터배선(DL)에 연결되는 화소(P)를 포함한다. The display panel DP displays an image using a gate signal and a data signal and includes a gate wiring GL and a data wiring DL which define a pixel P and a gate wiring GL and data And a pixel P connected to the wiring DL.

게이트구동부(GD) 및 화소(P)는 각각 다수의 박막트랜지스터를 포함하는데, 표시장치(110)가 유기발광다이오드 표시장치인 경우 표시패널(DP)의 화소(P)는 스위칭 박막트랜지스터, 구동 박막트랜지스터, 스토리지 커패시터 및 발광다이오드를 포함할 수 있고, 표시장치(110)가 액정표시장치인 경우 표시패널(DP)의 화소(P)는 박막트랜지스터, 스토리지 커패시터 및 액정 커패시터를 포함할 수 있다.
When the display device 110 is an organic light emitting diode display device, the pixel P of the display panel DP includes a switching thin film transistor, a driving thin film transistor, A storage capacitor, and a light emitting diode. When the display device 110 is a liquid crystal display device, the pixel P of the display panel DP may include a thin film transistor, a storage capacitor, and a liquid crystal capacitor.

이러한 표시장치의 어레이기판을 도면을 참조하여 설명한다. An array substrate of such a display device will be described with reference to the drawings.

도 3은 본 발명의 제1실시예에 따른 표시장치용 어레이기판을 도시한 도면이다. 3 is a diagram showing an array substrate for a display device according to the first embodiment of the present invention.

도 3에 도시한 바와 같이, 본 발명의 제1실시예에 따른 표시장치용 어레이기판은, 게이트구동부(GD) 및 화소(P)를 포함하는 기판(120)과, 화소(P)의 제1박막트랜지스터(T1)와 게이트구동부(GD)의 제2 및 제3박막트랜지스터(T2, T3)를 포함한다.3, the array substrate for a display device according to the first embodiment of the present invention includes a substrate 120 including a gate driver GD and a pixel P, And includes the thin film transistor T1 and the second and third thin film transistors T2 and T3 of the gate driver GD.

구체적으로, 기판(120) 상부의 화소(P)에는 차광층(122)이 형성되고, 차광층(122) 상부의 기판(120) 전면에는 버퍼층(124)이 형성된다.Specifically, a light blocking layer 122 is formed on the pixel P on the substrate 120, and a buffer layer 124 is formed on the entire surface of the substrate 120 above the light blocking layer 122.

차광층(122)은 제1박막트랜지스터(T1)의 제1액티브층(126a)으로 입사되는 빛을 차단하기 위한 것으로, 예를 들어, 불투명한 금속물질로 이루어질 수 있다.The light shielding layer 122 is for blocking light incident on the first active layer 126a of the first thin film transistor T1 and may be formed of an opaque metal material, for example.

버퍼층(124) 상부의 화소(P)에는 제1액티브층(126a)이 형성되고, 버퍼층(124) 상부의 게이트구동부(GD)에는 제2 및 제3액티브층(126b, 126c)이 형성된다.The first active layer 126a is formed in the pixel P above the buffer layer 124 and the second and third active layers 126b and 126c are formed in the gate driver GD above the buffer layer 124. [

여기서, 제1 내지 제3액티브층(126a, 126b, 126c)은 다결정 실리콘(polycrystalline silicon)으로 이루어질 수 있으며, 제1 내지 제3액티브층(126a, 126b, 126c)은 각각 전류의 통로인 중앙의 채널영역과 불순물이 도핑된 양단부의 소스드레인영역을 포함할 수 있다.Here, the first to third active layers 126a, 126b, and 126c may be formed of polycrystalline silicon, and the first to third active layers 126a, 126b, And may include a channel region and source and drain regions at both ends doped with an impurity.

제1액티브층(126a) 상부의 화소(P)에는 제1게이트절연층(128)이 형성되고, 제2 및 제3액티브층(126b, 126bc) 상부의 게이트구동부(GD)에는 제2게이트절연층(129)이 형성된다. A first gate insulating layer 128 is formed in the pixel P above the first active layer 126a and a second gate insulating layer 128 is formed in the gate driver GD above the second and third active layers 126b and 126bc. A layer 129 is formed.

제1게이트절연층(128)은 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiNx) 및 실리콘 옥시나이트라이드(SiON) 중 적어도 하나를 포함하는 무기절연물질로 이루어질 수 있으며, 제2게이트절연층(129)은 메탈 실리콘 옥사이드(MSiO)(메탈 실리케이트: metal silicate), 메탈 실리콘 나이트라이드(MSiN) 및 메탈 실리콘 옥시나이트라이드(MSiON) 중 적어도 하나를 포함하는 무기절연물질로 이루어질 수 있다. 여기서, 메탈(M)은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf) 중 적어도 하나를 포함하는 전이금속일 수 있다.The first gate insulating layer 128 may be formed of an inorganic insulating material including at least one of silicon oxide (SiO 2 ), silicon nitride (SiN x), and silicon oxynitride (SiON) 129 may comprise an inorganic insulating material comprising at least one of metal silicon oxide (MSiO) (metal silicate), metal silicon nitride (MSiN), and metal silicon oxynitride (MSiON). Here, the metal M may be a transition metal including at least one of aluminum (Al), titanium (Ti), molybdenum (Mo), zirconium (Zr), and hafnium (Hf).

그리고, 제1게이트절연층(128)의 제1두께(t1)는 제2게이트절연층(129)의 제2두께(t2)보다 작거나 같을 수 있고, 제1게이트절연층(128)의 제1유전율은 제2게이트절연층(129)의 제2유전율보다 작을 수 있다. The first thickness t1 of the first gate insulating layer 128 may be less than or equal to the second thickness t2 of the second gate insulating layer 129, The first dielectric constant may be smaller than the second dielectric constant of the second gate insulating layer 129.

예를 들어, 제1게이트절연층(128)은 약 100nm 내지 약 150nm의 제1두께(t1)를 가질 수 있으며, 제2게이트절연층(129)은 약 100nm 내지 약 200nm의 제2두께(t2)를 가질 수 있다.For example, the first gate insulating layer 128 may have a first thickness t1 of about 100 nm to about 150 nm and the second gate insulating layer 129 may have a second thickness t2 of about 100 nm to about 200 nm ).

그리고, 제1게이트절연층(128)은 약 4 내지 약 7의 유전상수를 가질 수 있으며, 제2게이트절연층(129)은 약 10 내지 약 20의 유전상수를 가질 수 있다. The first gate insulating layer 128 may have a dielectric constant of about 4 to about 7 and the second gate insulating layer 129 may have a dielectric constant of about 10 to about 20.

제1액티브층(126a)에 대응되는 제1게이트절연층(128) 상부에는 제1게이트전극(130a)이 형성되고, 제2 및 제3액티브층(126b, 126c)에 대응되는 제2게이트절연층(129) 상부에는 각각 제2 및 제3게이트전극(130b, 130c)이 형성된다.The first gate electrode 130a is formed on the first gate insulating layer 128 corresponding to the first active layer 126a and the second gate insulating layer 130b corresponding to the second and third active layers 126b and 126c. The second and third gate electrodes 130b and 130c are formed on the layer 129, respectively.

제1 내지 제3게이트전극(130a, 130b, 130c) 상부의 기판(120) 전면에는 층간절연층(132)이 형성되고, 제1게이트전극(130a)에 대응되는 층간절연층(132) 상부에는 제1소스전극 및 제1드레인전극(134a, 136a)이 형성되고, 제2게이트전극(130b)에 대응되는 층간절연층(132) 상부에는 제2소스전극 및 제2드레인전극(134b, 136b)이 형성되고, 제3게이트전극(130c)에 대응되는 층간절연층(132) 상부에는 제3소스전극 및 제3드레인전극(134c, 136c)이 형성된다.An interlayer insulating layer 132 is formed on the entire surface of the substrate 120 over the first to third gate electrodes 130a to 130c and an interlayer insulating layer 132 corresponding to the first gate electrode 130a is formed. A first source electrode and first drain electrodes 134a and 136a are formed and a second source electrode and a second drain electrode 134b and 136b are formed over the interlayer insulating layer 132 corresponding to the second gate electrode 130b. And a third source electrode and a third drain electrode 134c and 136c are formed on the interlayer insulating layer 132 corresponding to the third gate electrode 130c.

여기서, 제1게이트절연층(128)과 층간절연층(132)은 제1액티브층(126a) 양단부의 소스드레인영역을 노출하는 콘택홀을 갖고, 제2게이트절연층(129)과 층간절연층(132)은 제2 및 제3액티브층(126b, 126c) 양단부의 소스드레인영역을 노출하는 콘택홀을 갖는다.The first gate insulating layer 128 and the interlayer insulating layer 132 have contact holes exposing the source and drain regions at both ends of the first active layer 126a and the second gate insulating layer 129 and the interlayer insulating layer 132. [ The second active layer 132 has contact holes exposing the source and drain regions at both ends of the second and third active layers 126b and 126c.

제1소스전극 및 제1드레인전극(134a, 136a)은 각각 콘택홀을 통하여 제1액티브층(126a) 양단부의 소스드레인영역에 연결되고, 제2소스전극 및 제2드레인전극(134b, 136b)은 각각 콘택홀을 통하여 제2액티브층(126b) 양단부의 소스드레인영역에 연결되고, 제3소스전극 및 제3드레인전극(134c, 136c)은 각각 콘택홀을 통하여 제3액티브층(126c) 양단부의 소스드레인영역에 연결된다.The first source electrode and the first drain electrode 134a and 136a are connected to the source and drain regions at both ends of the first active layer 126a through the contact hole and the second source electrode and the second drain electrode 134b and 136b, The third source electrode and the third drain electrode 134c and 136c are connected to the source and drain regions of both ends of the second active layer 126b through the contact hole, And the source-drain region of the second conductivity type.

제1액티브층(126a), 제1게이트전극(130a), 제1소스전극(134a) 및 제1드레인전극(136a)은 제1박막트랜지스터(T1)를 구성하고, 제2액티브층(126b), 제2게이트전극(130b), 제2소스전극(134b) 및 제2드레인전극(136b)은 제2박막트랜지스터(T2)를 구성하고, 제3액티브층(126c), 제3게이트전극(130c), 제3소스전극(134c) 및 제3드레인전극(136c)은 제3박막트랜지스터(T3)를 구성한다.The first active layer 126a, the first gate electrode 130a, the first source electrode 134a and the first drain electrode 136a constitute the first thin film transistor T1 and the second active layer 126b, The second gate electrode 130b, the second source electrode 134b and the second drain electrode 136b constitute the second thin film transistor T2 and the third active layer 126c and the third gate electrode 130c , The third source electrode 134c, and the third drain electrode 136c constitute a third thin film transistor T3.

여기서, 제1 내지 제3박막트랜지스터(T1, T2, T3)는 n(negative) 타입 또는 p(positive) 타입일 수 있으며, 제1박막트랜지스터(T1)는 화소(P)의 스위칭 소자일 수 있고, 제2 및 제3박막트랜지스터(T2, T3)는 쉬프트레지스터(shift register)의 스위칭 소자로서 CMOS(complementary metal-oxide-semiconductor), NMOS 또는 PMOS 소자일 수 있다.The first to third thin film transistors T1, T2 and T3 may be of a negative type or a positive type and the first thin film transistor T1 may be a switching element of the pixel P And the second and third thin film transistors T2 and T3 may be complementary metal-oxide-semiconductor (CMOS), NMOS, or PMOS devices as a switching element of a shift register.

제1소스전극 및 제1드레인전극(134a, 136a), 제2소스전극 및 제2드레인전극(134b, 136b), 제3소스전극 및 제3드레인전극(134c, 136c) 상부의 기판(120) 전면에는 보호층(138)이 형성되고, 보호층(138) 상부의 화소(P)에는 화소전극(140)이 형성된다. The substrate 120 on the first source electrode and the first drain electrode 134a and 136a, the second source electrode and the second drain electrode 134b and 136b, the third source electrode and the third drain electrode 134c and 136c, A protective layer 138 is formed on the front surface and a pixel electrode 140 is formed on the pixel P on the protective layer 138.

여기서, 보호층(138)은 제1드레인전극(136a)을 노출하는 콘택홀을 갖고, 화소전극(140)은 콘택홀을 통하여 제1박막트랜지스터(T1)의 제1드레인전극(136a)에 연결된다. The protective layer 138 has a contact hole exposing the first drain electrode 136a and the pixel electrode 140 is connected to the first drain electrode 136a of the first thin film transistor T1 through the contact hole do.

표시장치가 액정표시장치인 경우, 화소전극(140) 상부에는 액정층이 형성되고, 기판(120) 상부의 화소전극(140), 액정층, 다른 기판에 형성되는 공통전극은 액정커패시터를 구성한다.When the display device is a liquid crystal display device, a liquid crystal layer is formed on the pixel electrode 140, a pixel electrode 140 on the substrate 120, a liquid crystal layer, and a common electrode formed on another substrate constitute a liquid crystal capacitor .

그리고, 표시장치가 유기발광다이오드 표시장치인 경우, 화소전극(140) 상부에는 발광층 및 음극이 형성되고, 기판(120) 상부의 화소전극(140), 발광층, 음극은 발광다이오드를 구성한다.
When the display device is an organic light emitting diode display device, a light emitting layer and a cathode are formed on the pixel electrode 140, and a pixel electrode 140, a light emitting layer, and a cathode on the substrate 120 constitute a light emitting diode.

이와 같이, 본 발명의 제1실시예에 따른 표시장치용 어레이기판에서는, 온-전류의 증가보다 오프-전류의 감소 및 기생 커패시턴스(parasitic capacitance)의 감소가 중요한 화소(P)의 제1박막트랜지스터(T1)는 상대적으로 낮은 유전율과 상대적으로 얇은 제1두께(t1)를 갖는 제1게이트절연층(128)을 이용하여 형성하고, 오프-전류의 감소 및 기생 커패시턴스의 감소보다 온-전류의 증가가 중요한 게이트구동부(GD)의 제2 및 제3박막트랜지스터(T2, T3)는 상대적으로 높은 유전율과 상대적으로 두꺼운 제2두께(t2)를 갖는 제2게이트절연층(129)을 이용하여 형성함으로써, 화소(P)에서는 기생 커패시턴스 증가 및 이에 따른 신호 지연 없이 데이터신호가 원활하게 스위칭 되고, 게이트구동부(GD)에서는 항복전압 감소, 핫 캐리어 스트레스 증가 및 이에 따른 신뢰성 감소 없이 게이트신호가 원활하게 생성된다. As described above, in the array substrate for a display device according to the first embodiment of the present invention, a decrease in off-current and a decrease in parasitic capacitance, rather than an increase in on-current, (T1) is formed using a first gate insulator layer (128) having a relatively low dielectric constant and a relatively thin first thickness (t1), and is characterized by a decrease in off-current and an increase in on- The second and third thin film transistors T2 and T3 of the gate drive unit GD are formed by using the second gate insulating layer 129 having a relatively high dielectric constant and a relatively thick second thickness t2 The data signal is smoothly switched without increasing the parasitic capacitance and the signal delay in the pixel P, and in the gate driver GD, the breakdown voltage is reduced, the hot carrier stress is increased, The gate signal is smoothly generated.

그리고, 게이트구동부(GD)의 제2 및 제3박막트랜지스터(T2, T3)가 상대적으로 높은 유전율을 갖는 제2게이트절연층(129)을 이용하여 형성되므로, 제2 및 제3박막트랜지스터(T2, T3)의 크기(채널영역의 면적)를 감소시키더라도 제2게이트절연층(129)의 두께를 감소시킴으로써, 제2 및 제3박막트랜지스터(T2, T3)가 동일한 전기적 특성을 유지하도록 할 수 있으며, 그 결과 게이트구동부(GD)의 크기와 이에 대응되는 베젤의 크기가 감소되어 내로우 베젤(narrow bezel)을 구현할 수 있다.
The second and third thin film transistors T2 and T3 of the gate driver GD are formed by using the second gate insulating layer 129 having a relatively high dielectric constant. The second and third thin film transistors T2 and T3 can maintain the same electrical characteristics by decreasing the thickness of the second gate insulating layer 129 even if the sizes of the first and second thin film transistors T2 and T3 As a result, the size of the gate driver GD and the size of the corresponding bezel are reduced to realize a narrow bezel.

이러한 제1 및 제2게이트절연층의 형성방법을 도면을 참조하여 설명한다. A method of forming the first and second gate insulating layers will be described with reference to the drawings.

도 4a 내지 도 4g는 본 발명의 제1실시예에 따른 표시장치용 어레이기판의 제조방법을 설명하기 위한 도면이다. 4A to 4G are views for explaining a manufacturing method of an array substrate for a display device according to the first embodiment of the present invention.

도 4a에 도시한 바와 같이, 차광물질의 증착, 포토레지스트의 도포, 노광 및 현상, 차광물질층의 식각을 통하여 기판(120) 상부의 화소(P)에 차광층(122)을 형성한다. The light shielding layer 122 is formed on the pixel P on the substrate 120 through evaporation of light-shielding materials, application of photoresist, exposure and development, and etching of the light-shielding material layer, as shown in FIG. 4A.

도 4b에 도시한 바와 같이, 차광층(122) 상부의 기판(120) 전면에 버퍼층(124)을 형성하고, 반도체물질의 증착, 포토레지스트의 도포, 노광 및 현상, 반도체물질층의 식각을 통하여 버퍼층(124) 상부의 화소(P)에 제1액티브층(126a)을 형성하고, 버퍼층(124) 상부의 게이트구동부(GD)에 제2 및 제3액티브층(126b, 126c)을 형성한다.4B, a buffer layer 124 is formed on the entire surface of the substrate 120 on the light-shielding layer 122, and the buffer layer 124 is formed on the entire surface of the substrate 120 by vapor deposition of a semiconductor material, photoresist application, exposure and development, The first active layer 126a is formed on the pixel P above the buffer layer 124 and the second and third active layers 126b and 126c are formed on the gate driver GD on the buffer layer 124. [

도 4c에 도시한 바와 같이, 제1 내지 제3액티브층(126a, 126b, 126c) 상부의 기판(120) 전면에 제1게이트절연층(128)을 형성하고, 금속물질의 증착, 포토레지스트의 도포, 노광 및 현상, 금속물질층의 식각을 통하여 제1게이트절연층(128) 상부의 게이트구동부(GD)에 금속패턴(152)을 형성한다.A first gate insulating layer 128 may be formed on the entire surface of the substrate 120 over the first to third active layers 126a, 126b, and 126c, A metal pattern 152 is formed on the gate driver GD on the first gate insulating layer 128 through coating, exposure and development, and etching of the metal material layer.

여기서, 금속패턴(152)의 제3두께(t3)는 제1게이트절연층(128)의 제1두께(t1)보다 같거나 작을 수 있으며, 예를 들어 금속패턴(152)의 제3두께(t3)는 제1게이트절연층(128)의 제1두께(t1)의 약 1/20(5%) 내지 약 1/2(50%)일 수 있다. Here, the third thickness t3 of the metal pattern 152 may be equal to or less than the first thickness t1 of the first gate insulating layer 128, for example, the third thickness t3 of the metal pattern 152 t3 may be about 1/20 (5%) to about 1/2 (50%) of the first thickness t1 of the first gate insulating layer 128.

도 4d에 도시한 바와 같이, 금속패턴(152)이 형성된 기판(120)을 열처리한다.As shown in FIG. 4D, the substrate 120 on which the metal pattern 152 is formed is heat-treated.

열처리는 약 500℃ 내지 약 700℃에서 수행될 수 있으며, 진공 또는 산소 분위기에서 수행될 수 있다.The heat treatment may be performed at about 500 ° C to about 700 ° C and may be performed in a vacuum or oxygen atmosphere.

도 4e에 도시한 바와 같이, 열처리에 의하여 금속패턴(152)의 금속원자 및 금속분자를 하부의 제1게이트절연층(128)으로 확산시켜 게이트구동부(GD)의 제2 및 제3액티브층(126b, 126c) 상부에 제2게이트절연층(129)을 형성하는데, 화소(P)의 제1게이트절연층(128) 상부에는 금속패턴(152)이 존재하지 않으므로 화소(P)의 제1게이트절연층(128)은 그대로 유지된다. The metal atoms and the metal molecules of the metal pattern 152 are diffused into the lower first gate insulating layer 128 by the heat treatment to form the second and third active layers of the gate driver GD Since the metal pattern 152 does not exist on the first gate insulating layer 128 of the pixel P, the second gate insulating layer 129 is formed on the first gate insulating layer 128 of the pixel P, The insulating layer 128 remains intact.

여기서, 제2게이트절연층(129)의 제2두께(t2)는 제1게이트절연층(128)의 제1두께(t1)보다 크거나 같고, 제1게이트절연층(128)의 제1두께(t1)와 금속패턴(152)의 제3두께(t3)의 합보다 작거나 같다. (t1≤t2≤(t1+t3))The second thickness t2 of the second gate insulating layer 129 is greater than or equal to the first thickness t1 of the first gate insulating layer 128 and the second thickness t2 of the second gate insulating layer 129 is greater than or equal to the first thickness t1 of the first gate insulating layer 128, is smaller than or equal to the sum of the first thickness (t1) of the metal pattern (152) and the third thickness (t3) of the metal pattern (152). (t1? t2? (t1 + t3))

도 4f에 도시한 바와 같이, 게이트물질의 증착, 포토레지스트의 도포, 노광 및 현상, 게이트물질층의 식각을 통하여 제1액티브층(126a)에 대응되는 제1게이트절연층(128) 상부에 제1게이트전극(130a)을 형성하고, 제2 및 제3액티브층(126b, 126c)에 대응되는 제2게이트절연층(129) 상부에 각각 제2 및 제3게이트전극(130b, 130c)을 형성한다.As shown in FIG. 4F, on the first gate insulating layer 128 corresponding to the first active layer 126a through the deposition of the gate material, the application of the photoresist, the exposure and development, and the etching of the gate material layer, And the second and third gate electrodes 130b and 130c are formed on the second gate insulating layer 129 corresponding to the second and third active layers 126b and 126c, do.

이후, 제1 내지 제3게이트전극(130a, 130b, 130c) 상부의 기판(120) 전면에 층간절연층(132)을 형성하고, 소스드레인물질의 증착, 포토레지스트의 도포, 노광 및 현상, 소스드레인물질층의 식각을 통하여 제1게이트전극(130a)에 대응되는 층간절연층(132) 상부에 제1소스전극 및 제1드레인전극(134a, 136a)을 형성하고, 제2게이트전극(130b)에 대응되는 층간절연층(132) 상부에 제2소스전극 및 제2드레인전극(134b, 136b)을 형성하고, 제3게이트전극(130c)에 대응되는 층간절연층(132) 상부에 제3소스전극 및 제3드레인전극(134c, 136c)을 형성한다.An interlayer insulating layer 132 is formed on the entire surface of the substrate 120 over the first to third gate electrodes 130a, 130b and 130c and the source drain material is deposited, photoresist is applied, A first source electrode and first drain electrodes 134a and 136a are formed on the interlayer insulating layer 132 corresponding to the first gate electrode 130a through the etching of the drain material layer, The second source electrode and the second drain electrode 134b and 136b are formed on the interlayer insulating layer 132 corresponding to the third gate electrode 130c and the third source electrode 132b is formed on the interlayer insulating layer 132 corresponding to the third gate electrode 130c. And third drain electrodes 134c and 136c are formed.

제1액티브층(126a), 제1게이트전극(130a), 제1소스전극(134a) 및 제1드레인전극(136a)은 제1박막트랜지스터(T1)를 구성하고, 제2액티브층(126b), 제2게이트전극(130b), 제2소스전극(134b) 및 제2드레인전극(136b)은 제2박막트랜지스터(T2)를 구성하고, 제3액티브층(126c), 제2게이트전극(130b), 제3소스전극(134c) 및 제3드레인전극(136c)은 제3박막트랜지스터(T3)를 구성한다.The first active layer 126a, the first gate electrode 130a, the first source electrode 134a and the first drain electrode 136a constitute the first thin film transistor T1 and the second active layer 126b, The second gate electrode 130b, the second source electrode 134b and the second drain electrode 136b constitute the second thin film transistor T2 and the third active layer 126c and the second gate electrode 130b , The third source electrode 134c, and the third drain electrode 136c constitute a third thin film transistor T3.

도 4g에 도시한 바와 같이, 제1소스전극 및 제1드레인전극(134a, 136a), 제2소스전극 및 제2드레인전극(134b, 136b), 제3소스전극 및 제3드레인전극(134c, 136c) 상부의 기판(120) 전면에 보호층(138)을 형성하고, 화소물질의 증착, 포토레지스트의 도포, 노광 및 현상, 화소물질층의 식각을 통하여 보호층(138) 상부의 화소(P)에 화소전극(140)을 형성한다.
The first source electrode and the first drain electrode 134a and 136a, the second source electrode and the second drain electrode 134b and 136b, the third source electrode and the third drain electrode 134c, A protective layer 138 is formed on the entire surface of the substrate 120 over the passivation layer 138 and the pixel P (see FIG. 13) on the passivation layer 138 is formed through the deposition of the pixel material, the application of the photoresist, the exposure and development, The pixel electrode 140 is formed.

이와 같이, 본 발명의 제1실시예에 따른 표시장치용 어레이기판의 제조방법에서는, 금속패턴(152)의 형성 및 열처리에 의하여 기판(120) 상부의 원하는 위치에 제1 및 제2게이트절연층(128, 129)을 선택적으로 형성할 수 있으며, 기판(120) 상부의 화소(P)에는 상대적으로 낮은 유전율과 상대적으로 얇은 제1두께(t1)를 갖는 제1게이트절연층(128)을 형성하고, 기판(120) 상부의 게이트구동부(GD)에는 상대적으로 높은 유전율과 상대적으로 두꺼운 제2두께(t2)를 갖는 제2게이트절연층(129)을 형성함으로써, 기생 커패시턴스 증가 및 이에 따른 신호 지연을 방지하고, 항복전압 감소, 핫 캐리어 스트레스 증가 및 이에 따른 신뢰성 감소를 방지하고, 베젤의 크기를 감소시켜 내로우 베젤(narrow bezel)을 구현할 수 있다.
As described above, in the manufacturing method of the array substrate for a display device according to the first embodiment of the present invention, the first and second gate insulating layers 150 and 150 are formed at desired positions on the substrate 120 by the formation of the metal pattern 152 and the heat treatment, A first gate insulating layer 128 having a relatively low dielectric constant and a relatively thin first thickness t1 is formed in the pixel P on the substrate 120 And a second gate insulating layer 129 having a relatively high dielectric constant and a relatively thick second thickness t2 is formed in the gate driving part GD on the substrate 120 so that the parasitic capacitance increases and the signal delay Prevent the breakdown voltage, increase the hot carrier stress and thereby reduce the reliability, and reduce the size of the bezel to realize a narrow bezel.

한편, 다른 실시예에서는 금속패턴 상부에 절연물질층을 추가로 형성하여 금속이 더 균일하게 확산되도록 할 수도 있는데, 이를 도면을 참조하여 설명한다.In another embodiment, an insulating material layer may be further formed on the metal pattern to more uniformly diffuse the metal, which will be described with reference to the drawings.

도 5a 내지 도 5d는 본 발명의 제2실시예에 따른 표시장치용 어레이기판의 제조방법을 설명하기 위한 도면으로, 제2게이트절연층(229) 형성 이후의 공정은 제1실시예와 동일하며, 동일한 부분에 대한 설명은 생략한다. 5A to 5D are diagrams for explaining a method of manufacturing an array substrate for a display device according to the second embodiment of the present invention. The steps after the formation of the second gate insulating layer 229 are the same as those of the first embodiment , And a description of the same portions will be omitted.

도 5a에 도시한 바와 같이, 차광물질의 증착, 포토레지스트의 도포, 노광 및 현상, 차광물질층의 식각을 통하여 기판(220) 상부의 화소(P)에 차광층(222)을 형성한다. 5A, the light-shielding layer 222 is formed on the pixel P on the substrate 220 through evaporation of the light-shielding material, coating of the photoresist, exposure and development, and etching of the light-shielding material layer.

그리고, 차광층(222) 상부의 기판(220) 전면에 버퍼층(224)을 형성하고, 반도체물질의 증착, 포토레지스트의 도포, 노광 및 현상, 반도체물질층의 식각을 통하여 버퍼층(224) 상부의 화소(P)에 제1액티브층(226a)을 형성하고, 버퍼층(224) 상부의 게이트구동부(GD)에 제2 및 제3액티브층(226b, 226c)을 형성한다.A buffer layer 224 is formed on the entire surface of the substrate 220 on the light shielding layer 222 and a buffer layer 224 is formed on the buffer layer 224 through deposition of a semiconductor material, application of a photoresist, exposure and development, The first active layer 226a is formed on the pixel P and the second and third active layers 226b and 226c are formed on the gate driver GD on the buffer layer 224. [

그리고, 제1 내지 제3액티브층(226a, 226b, 226c) 상부의 기판(220) 전면에 제1게이트절연층(228)을 형성하고, 금속물질의 증착, 포토레지스트의 도포, 노광 및 현상, 금속물질층의 식각을 통하여 제1게이트절연층(228) 상부의 게이트구동부(GD)에 금속패턴(252)을 형성한다.A first gate insulating layer 228 is formed on the entire surface of the substrate 220 on the first to third active layers 226a, 226b and 226c. The first gate insulating layer 228 is formed by depositing a metal material, applying photoresist, A metal pattern 252 is formed on the gate driver GD on the first gate insulating layer 228 through etching of the metal material layer.

여기서, 금속패턴(252)의 제3두께(t3)는 제1게이트절연층(228)의 제1두께(t1)보다 같거나 작을 수 있으며, 예를 들어 금속패턴(252)의 제3두께(t3)는 제1게이트절연층(228)의 제1두께(t1)의 약 1/20(5%) 내지 약 1/2(50%)일 수 있다. Here, the third thickness t3 of the metal pattern 252 may be equal to or less than the first thickness t1 of the first gate insulating layer 228, for example, the third thickness t3 of the metal pattern 252 t3 may be about 1/20 (5%) to about 1/2 (50%) of the first thickness t1 of the first gate insulating layer 228.

도 5b에 도시한 바와 같이, 금속패턴(252) 상부의 기판(220) 전면에 절연물질층(254)을 형성한다. An insulating material layer 254 is formed on the entire surface of the substrate 220 on the metal pattern 252, as shown in FIG. 5B.

절연물질층(254)은 제1게이트절연층(228)과 동일한 물질로 이루어질 수 있으며, 예를 들어 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiNx) 및 실리콘 옥시나이트라이드(SiON) 중 적어도 하나를 포함하는 무기절연물질로 이루어질 수 있다.Layer of insulating material 254 is at least one of the first gate insulating layer 228 may be made of the same material as, for example, silicon oxide (SiO 2), silicon nitride (SiNx) and silicon oxynitride (SiON) And an inorganic insulating material.

그리고, 절연물질층(254)의 제4두께(t4)는 제1게이트절연층(228)의 제1두께(t1)보다 작거나 같을 수 있다. The fourth thickness t4 of the insulating material layer 254 may be less than or equal to the first thickness t1 of the first gate insulating layer 228. [

도 5c에 도시한 바와 같이, 금속패턴(252)이 형성된 기판(220)을 열처리한다.As shown in FIG. 5C, the substrate 220 on which the metal pattern 252 is formed is heat-treated.

열처리는 약 500℃ 내지 약 700℃에서 수행될 수 있으며, 진공 또는 산소 분위기에서 수행될 수 있다.The heat treatment may be performed at about 500 ° C to about 700 ° C and may be performed in a vacuum or oxygen atmosphere.

금속패턴(252) 상하부에 절연물질층(254) 및 제1게이트절연층(228)이 존재하여 열처리 동안 금속패턴(252)의 금속이 상하 양방향으로 확산되므로, 금속의 확산이 더 균일하게 진행될 수 있으며, 금속에 의한 제1 내지 제3액티브층(226a, 226b, 226c)의 열화를 방지할 수 있다. Since the metal layer 252 has upper and lower insulating material layers 254 and a first gate insulating layer 228 so that the metal of the metal pattern 252 is vertically and horizontally diffused, And it is possible to prevent deterioration of the first to third active layers 226a, 226b and 226c by the metal.

도 5d에 도시한 바와 같이, 열처리에 의하여 금속패턴(252)의 금속원자 및 금속분자를 하부의 제1게이트절연층(228) 및 상부의 절연물질층(254)으로 확산시켜 게이트구동부(GD)의 제2 및 제3액티브층(226b, 226c) 상부에 제2게이트절연층(229)을 형성한다.5D, metal atoms and metal molecules of the metal pattern 252 are diffused into the lower first gate insulating layer 228 and the upper insulating material layer 254 by heat treatment to form gate drive units GD, A second gate insulating layer 229 is formed on the second and third active layers 226b and 226c.

이때, 화소(P)의 제1게이트절연층(228) 및 절연물질층(254) 사이에는 금속패턴(252)이 존재하지 않고 제1게이트절연층(228) 및 절연물질층(254)은 동일한 물질로 이루어지므로, 화소(P)의 절연물질층(254) 및 제1게이트절연층(228)은 제1 및 제4두께(t1, t4)의 합인 제5두께(t5)를 갖는 제1게이트절연층(228)으로 유지된다. (t5=t1+t4)At this time, the metal pattern 252 is not present between the first gate insulating layer 228 and the insulating material layer 254 of the pixel P and the first gate insulating layer 228 and the insulating material layer 254 are the same The insulating material layer 254 of the pixel P and the first gate insulating layer 228 are formed of a material having a first thickness t5 which is the sum of the first and fourth thicknesses t1 and t4. And is held in an insulating layer 228. (t5 = t1 + t4)

여기서, 제2게이트절연층(229)의 제6두께(t6)는 제1게이트절연층(228)의 제5두께(t5)보다 크거나 같고, 제1게이트절연층(228)의 제5두께(t5)와 금속패턴(252)의 제3두께(t3)의 합보다 작거나 같다. (t5≤t6≤(t5+t3))Here, the sixth thickness t6 of the second gate insulating layer 229 is equal to or greater than the fifth thickness t5 of the first gate insulating layer 228, and the fifth thickness t6 of the second gate insulating layer 229 is equal to or greater than the fifth thickness t5 of the first gate insulating layer 228, (t5) of the metal pattern 252 and the third thickness t3 of the metal pattern 252. (t5? t6? (t5 + t3))

이후의 제1 내지 제3게이트전극, 층간절연층, 제1 내지 제3소스전극, 제1 내지 제3드레인전극, 보호층 및 화소전극의 형성은 제1실시예와 동일하다.
The formation of the first to third gate electrodes, the interlayer insulating layer, the first to third source electrodes, the first to third drain electrodes, the protective layer, and the pixel electrode are the same as in the first embodiment.

이와 같이, 본 발명의 제2실시예에 따른 표시장치용 어레이기판의 제조방법에서는, 금속패턴(252)의 형성, 절연물질층(254)의 형성 및 열처리에 의하여 기판(220) 상부의 원하는 위치에 제1 및 제2게이트절연층(228, 229)을 선택적으로 형성할 수 있으며, 기판(220) 상부의 화소(P)에는 상대적으로 낮은 유전율을 갖는 제1게이트절연층(228)을 형성하고, 기판(220) 상부의 게이트구동부(GD)에는 상대적으로 높은 유전율을 갖는 제2게이트절연층(229)을 형성함으로써, 기생 커패시턴스 증가 및 이에 따른 신호 지연을 방지하고, 항복전압 감소, 핫 캐리어 스트레스 증가 및 이에 따른 신뢰성 감소를 방지하고, 베젤의 크기를 감소시켜 내로우 베젤(narrow bezel)을 구현할 수 있다. As described above, in the method of manufacturing the array substrate for a display device according to the second embodiment of the present invention, the metal pattern 252 is formed, the insulating material layer 254 is formed, The first and second gate insulating layers 228 and 229 may be selectively formed on the substrate 220 and the first gate insulating layer 228 having a relatively low dielectric constant may be formed on the pixel P on the substrate 220 A second gate insulating layer 229 having a relatively high dielectric constant is formed in the gate driver GD above the substrate 220 to prevent an increase in parasitic capacitance and a signal delay therefrom, Thereby reducing the size of the bezel and realizing a narrow bezel.

그리고, 금속패턴(252) 상하부에 절연물질층(254) 및 제1게이트절연층(228)이 존재하는 상태에서 열처리를 진행하므로, 금속패턴(252)의 금속이 상하 양방향으로 더 균일하게 확산될 수 있으며, 금속에 의한 제1 내지 제3액티브층(226a, 226b, 226c)의 열화를 방지할 수 있다.
Since the heat treatment is performed in a state where the insulating material layer 254 and the first gate insulating layer 228 exist in the upper and lower portions of the metal pattern 252, the metal of the metal pattern 252 is more uniformly diffused upward and downward And it is possible to prevent deterioration of the first to third active layers 226a, 226b and 226c by the metal.

한편, 다른 실시예에서는 화소의 스토리지 커패시터의 유전층을 상대적으로 높은 유전율을 갖는 절연층으로 형성할 수 있는데, 이를 도면을 참조하여 설명한다. Meanwhile, in another embodiment, the dielectric layer of the storage capacitor of the pixel can be formed as an insulating layer having a relatively high dielectric constant, which will be described with reference to the drawings.

도 6은 본 발명의 제3실시예에 따른 표시장치용 어레이기판을 도시한 도면이다. 6 is a view showing an array substrate for a display device according to a third embodiment of the present invention.

도 6에 도시한 바와 같이, 본 발명의 제3실시예에 따른 표시장치용 어레이기판은, 화소(P)를 포함하는 기판(320)과, 화소(P)의 제1박막트랜지스터(T1)와 스토리지 커패시터(Cs)를 포함한다.6, the array substrate for a display device according to the third embodiment of the present invention includes a substrate 320 including a pixel P, a first thin film transistor T1 of the pixel P, And a storage capacitor Cs.

구체적으로, 기판(320) 상부의 화소(P)에는 차광층(322)이 형성되고, 차광층(322) 상부의 기판(320) 전면에는 버퍼층(324)이 형성된다.Specifically, a light blocking layer 322 is formed on the pixel P on the substrate 320, and a buffer layer 324 is formed on the entire surface of the substrate 320 above the light blocking layer 322.

차광층(322)은 제1박막트랜지스터(T1)의 제1액티브층(326a)으로 입사되는 빛을 차단하기 위한 것으로, 예를 들어, 불투명한 금속물질로 이루어질 수 있다.The light shielding layer 322 is for blocking light incident on the first active layer 326a of the first thin film transistor T1 and may be made of an opaque metal material, for example.

버퍼층(324) 상부의 화소(P)에는 제1액티브층(326a) 및 제1커패시터전극(362)이 형성되고, 제1액티브층(326a) 및 제1커패시터전극(362) 상부의 기판(320) 전면에는 제1게이트절연층(328)이 형성된다. A first active layer 326a and a first capacitor electrode 362 are formed in the pixel P above the buffer layer 324 and a first active layer 326a and a substrate 320 above the first capacitor electrode 362 A first gate insulating layer 328 is formed.

여기서, 제1액티브층(326a) 및 제1커패시터전극(362)은 다결정 실리콘(polycrystalline silicon)으로 이루어질 수 있으며, 제1액티브층(326a)은 각각 전류의 통로인 중앙의 채널영역과 불순물이 도핑된 양단부의 소스드레인영역을 포함할 수 있고, 제1커패시터전극(362)은 불순물이 도핑되어 도체화된 상태일 수 있다.Here, the first active layer 326a and the first capacitor electrode 362 may be made of polycrystalline silicon, and the first active layer 326a may have a central channel region, which is a current path, And the first capacitor electrode 362 may be doped and doped to be in a conductive state.

제1게이트절연층(328)은 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiNx) 및 실리콘 옥시나이트라이드(SiON) 중 적어도 하나를 포함하는 무기절연물질로 이루어질 수 있다. The first gate insulating layer 328 may be formed of an inorganic insulating material including at least one of silicon oxide (SiO 2 ), silicon nitride (SiN x), and silicon oxynitride (SiON).

제1액티브층(326a)에 대응되는 제1게이트절연층(328) 상부에는 제1게이트전극(330a)이 형성되고, 제1커패시터전극(362)에 대응되는 제1게이트절연층(328) 상부에는 제2커패시터전극(364)이 형성된다.The first gate electrode 330a is formed on the first gate insulating layer 328 corresponding to the first active layer 326a and the first gate insulating layer 328 corresponding to the first capacitor electrode 362 A second capacitor electrode 364 is formed.

제1게이트전극(330a) 상부의 화소(P)에는 제1층간절연층(332)이 형성되고, 제2커패시터전극(364) 상부의 화소(P)에는 제2층간절연층(333)이 형성된다. A first interlayer insulating layer 332 is formed on the pixel P above the first gate electrode 330a and a second interlayer insulating layer 333 is formed on the pixel P above the second capacitor electrode 364. [ do.

제1층간절연층(332)은 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiNx) 및 실리콘 옥시나이트라이드(SiON) 중 적어도 하나를 포함하는 무기절연물질로 이루어질 수 있으며, 제2층간절연층(333)은 메탈 실리콘 옥사이드(MSiO)(메탈 실리케이트: metal silicate), 메탈 실리콘 나이트라이드(MSiN) 및 메탈 실리콘 옥시나이트라이드(MSiON) 중 적어도 하나를 포함하는 무기절연물질로 이루어질 수 있다. 여기서, 메탈(M)은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf) 중 적어도 하나를 포함하는 전이금속일 수 있다.The first interlayer insulating layer 332 may be formed of an inorganic insulating material comprises at least one of silicon oxide (SiO 2), silicon nitride (SiNx) and silicon oxynitride (SiON), the second insulating layer ( 333 may comprise an inorganic insulating material comprising at least one of metal silicon oxide (MSiO) (metal silicate), metal silicon nitride (MSiN) and metal silicon oxynitride (MSiON). Here, the metal M may be a transition metal including at least one of aluminum (Al), titanium (Ti), molybdenum (Mo), zirconium (Zr), and hafnium (Hf).

그리고, 제1층간절연층(332)의 제1두께(t1)는 제2층간절연층(333)의 제2두께(t2)보다 작거나 같을 수 있고, 제1층간절연층(332)의 제1유전율은 제2층간절연층(333)의 제2유전율보다 작을 수 있다. The first thickness t1 of the first interlayer insulating layer 332 may be smaller than or equal to the second thickness t2 of the second interlayer insulating layer 333, 1 dielectric constant may be smaller than the second dielectric constant of the second interlayer insulating layer 333.

예를 들어, 제1층간절연층(332)은 약 4 내지 약 7의 유전상수를 가질 수 있으며, 제2층간절연층(333)은 약 10 내지 약 20의 유전상수를 가질 수 있다. For example, the first interlayer insulating layer 332 may have a dielectric constant of about 4 to about 7, and the second interlayer insulating layer 333 may have a dielectric constant of about 10 to about 20.

이러한 제1 및 제2층간절연층(332, 333)의 형성방법은 제1실시예와 동일할 수 있다.The method of forming the first and second interlayer insulating layers 332 and 333 may be the same as that of the first embodiment.

제1게이트전극(330a)에 대응되는 제1층간절연층(332) 상부에는 제1소스전극 및 제1드레인전극(334a, 336a)이 형성되고, 제2커패시터전극(364)에 대응되는 제2층간절연층(333) 상부에는 제3커패시터전극(366)이 형성된다.A first source electrode and first drain electrodes 334a and 336a are formed on the first interlayer insulating layer 332 corresponding to the first gate electrode 330a and a second source electrode and first drain electrodes 334a and 336a are formed on the first interlayer insulating layer 332 corresponding to the second gate electrode 330a, A third capacitor electrode 366 is formed on the interlayer insulating layer 333.

여기서, 제1게이트절연층(328)과 제1층간절연층(332)은 제1액티브층(326a) 양단부의 소스드레인영역을 노출하는 콘택홀을 갖고, 제1소스전극 및 제1드레인전극(334a, 336a)은 각각 콘택홀을 통하여 제1액티브층(326a) 양단부의 소스드레인영역에 연결된다.Here, the first gate insulating layer 328 and the first interlayer insulating layer 332 have contact holes exposing the source / drain regions at both ends of the first active layer 326a, and the first source electrode and the first drain electrode 334a, and 336a are connected to the source and drain regions at both ends of the first active layer 326a through the contact holes, respectively.

제1액티브층(326a), 제1게이트전극(330a), 제1소스전극(334a) 및 제1드레인전극(336a)은 제1박막트랜지스터(T1)를 구성하고, 제2커패시터전극(364), 제2층간절연층(333) 및 제3커패시터전극(366)은 스토리지 커패시터(Cs)를 구성한다. The first active layer 326a, the first gate electrode 330a, the first source electrode 334a and the first drain electrode 336a constitute the first thin film transistor T1 and the second capacitor electrode 364, The second interlayer insulating layer 333, and the third capacitor electrode 366 constitute a storage capacitor Cs.

여기서, 제1박막트랜지스터(T1)는 n(negative) 타입 또는 p(positive) 타입을 갖는 화소(P)의 스위칭 소자일 수 있다. Here, the first thin film transistor T1 may be a switching element of a pixel P having a n (negative) type or a p (positive) type.

제1소스전극 및 제1드레인전극(334a, 336a)과 제3스토리지전극(366) 상부의 기판(320) 전면에는 보호층(338)이 형성되고, 보호층(338) 상부의 화소(P)에는 화소전극(340)이 형성된다. A protective layer 338 is formed on the entire surface of the substrate 320 above the first source electrode and the first drain electrode 334a and 336a and the third storage electrode 366 and a pixel P on the protective layer 338 is formed. A pixel electrode 340 is formed.

여기서, 보호층(338)은 제1드레인전극(336a)을 노출하는 콘택홀을 갖고, 화소전극(340)은 콘택홀을 통하여 제1박막트랜지스터(T1)의 제1드레인전극(336a)에 연결된다.
The protective layer 338 has a contact hole exposing the first drain electrode 336a and the pixel electrode 340 is connected to the first drain electrode 336a of the first thin film transistor T1 through the contact hole do.

이와 같이, 본 발명의 제3실시예에 따른 표시장치용 어레이기판에서는, 배선 또는 전극간의 절연 및 기생 커패시턴스(parasitic capacitance)의 감소가 중요한 화소(P)의 대부분에는 상대적으로 낮은 유전율을 갖는 제1층간절연층(332)을 형성하고, 동일 면적 내에서 용량 증가가 중요한 스토리지 커패시터(Cs)에는 상대적으로 높은 유전율을 갖는 제2층간절연층(333)을 형성함으로써, 화소(P)에서 기생 커패시턴스 증가 및 이에 따른 신호 지연 없이 스토리지 커패시터(Cs)의 용량을 증가시킬 수 있다.As described above, in the array substrate for a display device according to the third embodiment of the present invention, most of the pixels P in which insulation and parasitic capacitance between the wirings or the electrodes are important are reduced. An interlayer insulating layer 332 is formed and a second interlayer insulating layer 333 having a relatively high dielectric constant is formed in the storage capacitor Cs whose capacity increase is important in the same area, the parasitic capacitance increase And the capacity of the storage capacitor Cs can be increased without a signal delay.

그리고, 스토리지 커패시터(Cs)가 상대적으로 높은 유전율을 갖는 제2층간절연층(333)을 이용하여 형성되므로, 스토리지 커패시터(Cs)의 크기(제2 및 제3스토리지전극(364, 366)의 중첩부의 면적)를 감소시키더라도 제2층간절연층(333)의 두께를 감소시킴으로써, 스토리지커패시터(Cs)가 동일한 전기적 특성을 유지하도록 할 수 있으며, 그 결과 개구부가 증가되어 고휘도의 영상표시를 구현할 수 있다.
Since the storage capacitor Cs is formed using the second interlayer insulating layer 333 having a relatively high dielectric constant, the size of the storage capacitor Cs (the overlap of the second and third storage electrodes 364 and 366) By reducing the thickness of the second interlayer insulating layer 333, the storage capacitor Cs can maintain the same electrical characteristics, and as a result, the openings can be increased to realize an image display with high brightness have.

제3실시예에서는 제2 및 제3스토리지전극(364, 366)과 그 사이의 제2층간절연층(333)이 스토리지 커패시터(Cs)를 구성하는 것을 예로 들었으나, 다른 실시예에서는 제1스토리지전극(362)이 제3스토리지전극(366)에 전기적으로 연결되어 제1 및 제2스토리지전극(362, 364)과 그 사이의 제1게이트절연층(328)도 스토리지 커패시터가 될 수 있으며, 이 경우 제1 및 제2스토리지전극(362, 364) 사이에 제1게이트절연층(328) 대신에 상대적으로 높은 유전율을 갖는 금속을 포함하는 무기절연물질의 제2게이트절연층을 선택적으로 형성함으로써, 스토리지 커패시터의 용량을 더욱 증가시킬 수 있다.
Although the second and third storage electrodes 364 and 366 and the second interlayer insulating layer 333 between them constitute the storage capacitor Cs in the third embodiment, The electrode 362 may be electrically connected to the third storage electrode 366 so that the first and second storage electrodes 362 and 364 and the first gate insulating layer 328 therebetween may be storage capacitors, By selectively forming a second gate insulating layer of an inorganic insulating material including a metal having a relatively high dielectric constant instead of the first gate insulating layer 328 between the first and second storage electrodes 362 and 364, The capacity of the storage capacitor can be further increased.

제1 내지 제3실시예에서는 탑게이트(top gate) 타입의 박막트랜지스터를 예로 들었으나, 다른 실시예에서는 바텀게이트(bottom gate) 타입의 박막트랜지스터에도 본 발명을 적용할 수 있는데, 이를 도면을 참조하여 설명한다.Although the top gate type thin film transistor is taken as an example in the first to third embodiments, the present invention can also be applied to a bottom gate type thin film transistor in another embodiment. .

도 7은 본 발명의 제4실시예에 따른 표시장치용 어레이기판을 도시한 도면으로, 제1실시예와 동일한 부분에 대한 설명은 생략한다. FIG. 7 is a view showing an array substrate for a display device according to a fourth embodiment of the present invention, and a description of the same parts as those of the first embodiment will be omitted.

도 7에 도시한 바와 같이, 본 발명의 제4실시예에 따른 표시장치용 어레이기판은, 게이트구동부(GD) 및 화소(P)를 포함하는 기판(420)과, 화소(P)의 제1박막트랜지스터(T1)와 게이트구동부(GD)의 제2 및 제3박막트랜지스터(T2, T3)를 포함한다.7, the array substrate for a display device according to the fourth embodiment of the present invention includes a substrate 420 including a gate driver GD and a pixel P, And includes the thin film transistor T1 and the second and third thin film transistors T2 and T3 of the gate driver GD.

구체적으로, 기판(420) 상부의 화소(P)에는 차광층(422)이 형성되고, 차광층(422) 상부의 기판(420) 전면에는 버퍼층(424)이 형성된다.Specifically, a light blocking layer 422 is formed on the pixel P above the substrate 420, and a buffer layer 424 is formed on the entire surface of the substrate 420 above the light blocking layer 422.

차광층(422)은 제1박막트랜지스터(T1)의 제1액티브층(426a)으로 입사되는 빛을 차단하기 위한 것으로, 예를 들어, 불투명한 금속물질로 이루어질 수 있다.The light shielding layer 422 is for blocking light incident on the first active layer 426a of the first thin film transistor T1 and may be formed of an opaque metal material, for example.

버퍼층(424) 상부의 화소(P)에는 제1게이트전극(426a)이 형성되고, 버퍼층(424) 상부의 게이트구동부(GD)에는 제2 및 제3게이트전극(426b, 426c)이 형성된다.The first and second gate electrodes 426a and 426c are formed on the pixel P on the buffer layer 424 and the gate driver GD on the buffer layer 424. The first and second gate electrodes 426a and 426c are formed on the buffer layer 424. [

제1게이트전극(426a) 상부의 화소(P)에는 제1게이트절연층(428)이 형성되고, 제2 및 제3게이트전극(426b, 426bc) 상부의 게이트구동부(GD)에는 제2게이트절연층(429)이 형성된다. A first gate insulating layer 428 is formed in the pixel P above the first gate electrode 426a and a second gate insulating layer 428 is formed in the gate driver GD above the second and third gate electrodes 426b and 426bc. A layer 429 is formed.

제1게이트절연층(428)은 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiNx) 및 실리콘 옥시나이트라이드(SiON) 중 적어도 하나를 포함하는 무기절연물질로 이루어질 수 있으며, 제2게이트절연층(429)은 메탈 실리콘 옥사이드(MSiO)(메탈 실리케이트: metal silicate), 메탈 실리콘 나이트라이드(MSiN) 및 메탈 실리콘 옥시나이트라이드(MSiON) 중 적어도 하나를 포함하는 무기절연물질로 이루어질 수 있다. 여기서, 메탈(M)은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf) 중 적어도 하나를 포함하는 전이금속일 수 있다.The first gate insulating layer 428 may be formed of an inorganic insulating material including at least one of silicon oxide (SiO 2 ), silicon nitride (SiN x), and silicon oxynitride (SiON) 429 may comprise an inorganic insulating material comprising at least one of metal silicon oxide (MSiO) (metal silicate), metal silicon nitride (MSiN) and metal silicon oxynitride (MSiON). Here, the metal M may be a transition metal including at least one of aluminum (Al), titanium (Ti), molybdenum (Mo), zirconium (Zr), and hafnium (Hf).

그리고, 제1게이트절연층(428)의 제1두께(t1)는 제2게이트절연층(429)의 제2두께(t2)보다 작거나 같을 수 있고, 제1게이트절연층(428)의 제1유전율은 제2게이트절연층(429)의 제2유전율보다 작을 수 있다. The first thickness t1 of the first gate insulating layer 428 may be less than or equal to the second thickness t2 of the second gate insulating layer 429 and the second thickness t2 of the first gate insulating layer 428 may be less than or equal to the second thickness t2 of the second gate insulating layer 429, The first dielectric constant may be smaller than the second dielectric constant of the second gate insulating layer 429.

예를 들어, 제1게이트절연층(428)은 약 100nm 내지 약 150nm의 제1두께(t1)를 가질 수 있으며, 제2게이트절연층(429)은 약 100nm 내지 약 200nm의 제2두께(t2)를 가질 수 있다.For example, the first gate insulating layer 428 may have a first thickness tl of about 100 nm to about 150 nm and the second gate insulating layer 429 may have a second thickness t2 of about 100 nm to about 200 nm ).

그리고, 제1게이트절연층(428)은 약 4 내지 약 7의 유전상수를 가질 수 있으며, 제2게이트절연층(429)은 약 10 내지 약 20의 유전상수를 가질 수 있다. The first gate insulating layer 428 may have a dielectric constant of about 4 to about 7 and the second gate insulating layer 429 may have a dielectric constant of about 10 to about 20.

이러한 제1 및 제2게이트절연층(428, 429)의 형성방법은 제1실시예와 동일할 수 있다.The method of forming the first and second gate insulating layers 428 and 429 may be the same as that of the first embodiment.

제1게이트전극(426a)에 대응되는 제1게이트절연층(428) 상부에는 제1액티브층(430a)이 형성되고, 제2 및 제3게이트전극(426b, 426c)에 대응되는 제2게이트절연층(429) 상부에는 각각 제2 및 제3액티브층(430b, 430c)이 형성된다.A first active layer 430a is formed on the first gate insulating layer 428 corresponding to the first gate electrode 426a and a second active layer 430b is formed on the second gate insulating layer 428 corresponding to the second and third gate electrodes 426b and 426c. The second and third active layers 430b and 430c are formed on the layer 429, respectively.

여기서, 제1 내지 제3액티브층(430a, 430b, 430c)은 다결정 실리콘(polycrystalline silicon)으로 이루어질 수 있으며, 제1 내지 제3액티브층(430a, 430b, 430c)은 각각 전류의 통로인 중앙의 채널영역과 불순물이 도핑된 양단부의 소스드레인영역을 포함할 수 있다.The first to third active layers 430a, 430b, and 430c may be formed of polycrystalline silicon, and the first to third active layers 430a, 430b, and 430c may be formed of polycrystalline silicon, And may include a channel region and source and drain regions at both ends doped with an impurity.

제1 내지 제3액티브층(430a, 430b, 430c) 상부의 기판(420) 전면에는 층간절연층(432)이 형성되고, 제1액티브층(430a)에 대응되는 층간절연층(432) 상부에는 제1소스전극 및 제1드레인전극(434a, 436a)이 형성되고, 제2액티브층(430b)에 대응되는 층간절연층(432) 상부에는 제2소스전극 및 제2드레인전극(434b, 436b)이 형성되고, 제3액티브층(430c)에 대응되는 층간절연층(432) 상부에는 제3소스전극 및 제3드레인전극(434c, 436c)이 형성된다.An interlayer insulating layer 432 is formed on the entire surface of the substrate 420 on the first to third active layers 430a to 430c and an interlayer insulating layer 432 corresponding to the first active layer 430a is formed A first source electrode and first drain electrodes 434a and 436a are formed and a second source electrode and second drain electrode 434b and 436b are formed over the interlayer insulating layer 432 corresponding to the second active layer 430b. And the third source electrode and the third drain electrode 434c and 436c are formed on the interlayer insulating layer 432 corresponding to the third active layer 430c.

여기서, 층간절연층(432)은 제1 내지 제3액티브층(430a, 430b, 430c) 양단부의 소스드레인영역을 노출하는 콘택홀을 갖는다.Here, the interlayer insulating layer 432 has contact holes exposing the source / drain regions at both ends of the first to third active layers 430a, 430b, and 430c.

제1소스전극 및 제1드레인전극(434a, 436a)은 각각 콘택홀을 통하여 제1액티브층(430a) 양단부의 소스드레인영역에 연결되고, 제2소스전극 및 제2드레인전극(434b, 436b)은 각각 콘택홀을 통하여 제2액티브층(430b) 양단부의 소스드레인영역에 연결되고, 제3소스전극 및 제3드레인전극(434c, 436c)은 각각 콘택홀을 통하여 제3액티브층(430c) 양단부의 소스드레인영역에 연결된다.The first source electrode and the first drain electrode 434a and 436a are connected to the source and drain regions at both ends of the first active layer 430a through the contact holes and the second source and drain electrodes 434b and 436b are connected to the source / The third source electrode and the third drain electrode 434c and 436c are connected to the source and drain regions of both ends of the second active layer 430b through the contact holes through the contact holes, And the source-drain region of the second conductivity type.

제1게이트전극(426a), 제1액티브층(430a), 제1소스전극(434a) 및 제1드레인전극(436a)은 제1박막트랜지스터(T1)를 구성하고, 제2게이트전극(426b), 제2액티브층(430b), 제2소스전극(434b) 및 제2드레인전극(436b)은 제2박막트랜지스터(T2)를 구성하고, 제3게이트전극(426c), 제3액티브층(430c), 제3소스전극(434c) 및 제3드레인전극(436c)은 제3박막트랜지스터(T3)를 구성한다.The first gate electrode 426a, the first active layer 430a, the first source electrode 434a and the first drain electrode 436a constitute the first thin film transistor T1 and the second gate electrode 426b, The second active layer 430b, the second source electrode 434b and the second drain electrode 436b constitute the second thin film transistor T2 and the third gate electrode 426c and the third active layer 430c , The third source electrode 434c and the third drain electrode 436c constitute a third thin film transistor T3.

여기서, 제1 내지 제3박막트랜지스터(T1, T2, T3)는 n(negative) 타입 또는 p(positive) 타입일 수 있으며, 제1박막트랜지스터(T1)는 화소(P)의 스위칭 소자일 수 있고, 제2 및 제3박막트랜지스터(T2, T3)는 쉬프트레지스터(shift register)의 스위칭 소자로서 CMOS, NMOS 또는 PMOS 소자일 수 있다.The first to third thin film transistors T1, T2 and T3 may be of a negative type or a positive type and the first thin film transistor T1 may be a switching element of the pixel P And the second and third thin film transistors T2 and T3 may be CMOS, NMOS, or PMOS devices as switching elements of a shift register.

제1소스전극 및 제1드레인전극(434a, 436a), 제2소스전극 및 제2드레인전극(434b, 436b), 제3소스전극 및 제3드레인전극(434c, 436c) 상부의 기판(420) 전면에는 보호층(438)이 형성되고, 보호층(438) 상부의 화소(P)에는 화소전극(440)이 형성된다. The substrate 420 on the first source electrode and the first drain electrode 434a and 436a, the second source electrode and the second drain electrode 434b and 436b, the third source electrode and the third drain electrode 434c and 436c, A passivation layer 438 is formed on the front surface and a pixel electrode 440 is formed on the pixel P on the passivation layer 438.

여기서, 보호층(438)은 제1드레인전극(436a)을 노출하는 콘택홀을 갖고, 화소전극(440)은 콘택홀을 통하여 제1박막트랜지스터(T1)의 제1드레인전극(436a)에 연결된다.
The protective layer 438 has a contact hole exposing the first drain electrode 436a and the pixel electrode 440 is connected to the first drain electrode 436a of the first thin film transistor T1 through the contact hole do.

이와 같이, 본 발명의 제4실시예에 따른 표시장치용 어레이기판에서는, 온-전류의 증가보다 오프-전류의 감소 및 기생 커패시턴스(parasitic capacitance)의 감소가 중요한 화소(P)의 제1박막트랜지스터(T1)는 상대적으로 낮은 유전율과 상대적으로 얇은 제1두께(t1)를 갖는 제1게이트절연층(428)을 이용하여 형성하고, 오프-전류의 감소 및 기생 커패시턴스의 감소보다 온-전류의 증가가 중요한 게이트구동부(GD)의 제2 및 제3박막트랜지스터(T2, T3)는 상대적으로 높은 유전율과 상대적으로 두꺼운 제2두께(t2)를 갖는 제2게이트절연층(429)을 이용하여 형성함으로써, 화소(P)에서는 기생 커패시턴스 증가 및 이에 따른 신호 지연 없이 데이터신호가 원활하게 스위칭 되고, 게이트구동부(GD)에서는 항복전압 감소, 핫 캐리어 스트레스 증가 및 이에 따른 신뢰성 감소 없이 게이트신호가 원활하게 생성된다. As described above, in the array substrate for a display device according to the fourth embodiment of the present invention, the decrease in the off-current and the decrease in the parasitic capacitance are more important than the increase in the on- (T1) is formed using a first gate insulating layer (428) having a relatively low dielectric constant and a relatively thin first thickness (t1), and is characterized by a decrease in off-current and an increase in on- The second and third thin film transistors T2 and T3 of the gate drive unit GD are formed by using the second gate insulating layer 429 having a relatively high dielectric constant and a relatively thick second thickness t2 The data signal is smoothly switched without increasing the parasitic capacitance and the signal delay in the pixel P, and in the gate driver GD, the breakdown voltage is reduced, the hot carrier stress is increased, The gate signal is smoothly generated.

그리고, 게이트구동부(GD)의 제2 및 제3박막트랜지스터(T2, T3)가 상대적으로 높은 유전율을 갖는 제2게이트절연층(429)을 이용하여 형성되므로, 제2 및 제3박막트랜지스터(T2, T3)의 크기(채널영역의 면적)를 감소시키더라도 제2게이트절연층(429)의 두께를 감소시킴으로써, 제2 및 제3박막트랜지스터(T2, T3)가 동일한 전기적 특성을 유지하도록 할 수 있으며, 그 결과 게이트구동부(GD)의 크기와 이에 대응되는 베젤의 크기가 감소되어 내로우 베젤(narrow bezel)을 구현할 수 있다.
Since the second and third thin film transistors T2 and T3 of the gate driver GD are formed using the second gate insulating layer 429 having a relatively high dielectric constant, the second and third thin film transistors T2 The second and third thin film transistors T2 and T3 can maintain the same electrical characteristics by decreasing the thickness of the second gate insulating layer 429 even if the sizes of the first and second thin film transistors T2 and T3 As a result, the size of the gate driver GD and the size of the corresponding bezel are reduced to realize a narrow bezel.

한편, 다른 실시예에서는 비정질 실리콘 박막트랜지스터를 포함하는 어레이기판의 스토리지 커패시터의 유전층을 상대적으로 높은 유전율을 갖는 절연층으로 형성할 수 있는데, 이를 도면을 참조하여 설명한다. Meanwhile, in another embodiment, the dielectric layer of the storage capacitor of the array substrate including the amorphous silicon thin film transistor can be formed as an insulating layer having a relatively high dielectric constant, which will be described with reference to the drawings.

도 8은 본 발명의 제5실시예에 따른 표시장치용 어레이기판을 도시한 도면이다. 8 is a view showing an array substrate for a display device according to a fifth embodiment of the present invention.

도 8에 도시한 바와 같이, 본 발명의 제5실시예에 따른 표시장치용 어레이기판은, 화소(P)를 포함하는 기판(520)과, 화소(P)의 제1박막트랜지스터(T1)와 스토리지 커패시터(Cs)를 포함한다.8, the array substrate for a display device according to the fifth embodiment of the present invention includes a substrate 520 including a pixel P, a first thin film transistor T1 of the pixel P, And a storage capacitor Cs.

구체적으로, 기판(520) 상부의 화소(P)에는 제1게이트전극(522a) 및 제1커패시터전극(562)이 형성되고, 제1게이트전극(522a) 상부의 화소(P)에는 제1게이트절연층(524)이 형성되고, 제1커패시터전극(562) 상부의 화소(P)에는 제2게이트절연층(525)이 형성된다. Specifically, a first gate electrode 522a and a first capacitor electrode 562 are formed in a pixel P above the substrate 520, and a pixel P above the first gate electrode 522a is provided with a first gate electrode 522a, An insulating layer 524 is formed and a second gate insulating layer 525 is formed on the pixel P above the first capacitor electrode 562. [

제1게이트절연층(524)은 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiNx) 및 실리콘 옥시나이트라이드(SiON) 중 적어도 하나를 포함하는 무기절연물질로 이루어질 수 있으며, 제2게이트절연층(525)은 메탈 실리콘 옥사이드(MSiO)(메탈 실리케이트: metal silicate), 메탈 실리콘 나이트라이드(MSiN) 및 메탈 실리콘 옥시나이트라이드(MSiON) 중 적어도 하나를 포함하는 무기절연물질로 이루어질 수 있다. 여기서, 메탈(M)은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf) 중 적어도 하나를 포함하는 전이금속일 수 있다.The first gate insulating layer 524 may be formed of an inorganic insulating material containing at least one of silicon oxide (SiO 2 ), silicon nitride (SiNx), and silicon oxynitride (SiON) 525 may comprise an inorganic insulating material comprising at least one of metal silicon oxide (MSiO) (metal silicate), metal silicon nitride (MSiN), and metal silicon oxynitride (MSiON). Here, the metal M may be a transition metal including at least one of aluminum (Al), titanium (Ti), molybdenum (Mo), zirconium (Zr), and hafnium (Hf).

그리고, 제1게이트절연층(524)의 제1두께(t1)는 제2게이트절연층(525)의 제2두께(t2)보다 작거나 같을 수 있고, 제1게이트절연층(524)의 제1유전율은 제2층간절연층(525)의 제2유전율보다 작을 수 있다. The first thickness t1 of the first gate insulating layer 524 may be less than or equal to the second thickness t2 of the second gate insulating layer 525, 1 may be smaller than the second dielectric constant of the second interlayer insulating layer 525. [

예를 들어, 제1게이트절연층(524)은 약 100nm 내지 약 150nm의 제1두께(t1)를 가질 수 있으며, 제2게이트절연층(525)은 약 100nm 내지 약 200nm의 제2두께(t2)를 가질 수 있다.For example, the first gate insulating layer 524 may have a first thickness tl of about 100 nm to about 150 nm and the second gate insulating layer 525 may have a second thickness t2 of about 100 nm to about 200 nm ).

그리고, 제1게이트절연층(524)은 약 4 내지 약 7의 유전상수를 가질 수 있으며, 제2게이트절연층(525)은 약 10 내지 약 20의 유전상수를 가질 수 있다. The first gate insulating layer 524 may have a dielectric constant of about 4 to about 7 and the second gate insulating layer 525 may have a dielectric constant of about 10 to about 20.

이러한 제1 및 제2게이트절연층(524, 525)의 형성방법은 제1실시예와 동일할 수 있다.The method of forming the first and second gate insulating layers 524 and 525 may be the same as that of the first embodiment.

제1게이트전극(522a)에 대응되는 제1게이트절연층(524) 상부에는 제1액티브층(526a)이 형성된다. A first active layer 526a is formed on the first gate insulating layer 524 corresponding to the first gate electrode 522a.

여기서, 제1액티브층(526a)은 비정질 실리콘(amorphous silicon)으로 이루어질 수 있다. Here, the first active layer 526a may be formed of amorphous silicon.

제1액티브층(526a)의 양단부 상부에는 소스전극(528a) 및 드레인전극(530a)이 형성되고, 제1커패시터전극(562)에 대응되는 제2게이트절연층(525) 상부에는 제2커패시터전극(564)이 형성된다.A source electrode 528a and a drain electrode 530a are formed on both ends of the first active layer 526a and a second capacitor insulating layer 525 is formed on the second gate insulating layer 525 corresponding to the first capacitor electrode 562. [ (564) is formed.

제1게이트전극(522a), 제1액티브층(526a), 제1소스전극(528a) 및 제1드레인전극(530a)은 제1박막트랜지스터(T1)를 구성하고, 제1커패시터전극(562), 제2게이트절연층(525) 및 제2커패시터전극(564)은 스토리지 커패시터(Cs)를 구성한다. The first gate electrode 522a, the first active layer 526a, the first source electrode 528a and the first drain electrode 530a constitute the first thin film transistor T1 and the first capacitor electrode 562, The second gate insulating layer 525, and the second capacitor electrode 564 constitute a storage capacitor Cs.

소스전극(528a), 드레인전극(530a) 및 제2커패시터전극(564) 상부의 화소(P)에는 보호층(532)이 형성되고, 보호층(532) 상부의 화소(P)에는 화소전극(534)이 형성된다. A protective layer 532 is formed on the pixel P above the source electrode 528a, the drain electrode 530a and the second capacitor electrode 564 and a pixel electrode 534 are formed.

여기서, 보호층(532)은 제1드레인전극(530a)을 노출하는 콘택홀을 갖고, 화소전극(534)은 콘택홀을 통하여 제1박막트랜지스터(T1)의 제1드레인전극(530a)에 연결된다.
Here, the protective layer 532 has a contact hole exposing the first drain electrode 530a, and the pixel electrode 534 is connected to the first drain electrode 530a of the first thin film transistor T1 through the contact hole do.

이와 같이, 본 발명의 제5실시예에 따른 표시장치용 어레이기판에서는, 배선 또는 전극간의 절연 및 기생 커패시턴스(parasitic capacitance)의 감소가 중요한 화소(P)의 대부분에는 상대적으로 낮은 유전율을 갖는 제1게이트절연층(542)을 형성하고, 동일 면적 내에서 용량 증가가 중요한 스토리지 커패시터(Cs)에는 상대적으로 높은 유전율을 갖는 제2게이트절연층(525)을 형성함으로써, 화소(P)에서 기생 커패시턴스 증가 및 이에 따른 신호 지연 없이 스토리지 커패시터(Cs)의 용량을 증가시킬 수 있다.As described above, in the array substrate for a display device according to the fifth embodiment of the present invention, in most of the pixels P in which insulation and parasitic capacitance between the wiring and the electrodes are important, The gate insulating layer 542 is formed and the second gate insulating layer 525 having a relatively high dielectric constant is formed in the storage capacitor Cs whose capacity increase is important in the same area, the parasitic capacitance increase And the capacity of the storage capacitor Cs can be increased without a signal delay.

그리고, 스토리지 커패시터(Cs)가 상대적으로 높은 유전율을 갖는 제2게이트절연층(525)을 이용하여 형성되므로, 스토리지 커패시터(Cs)의 크기(제1 및 제2스토리지전극(562, 564)의 중첩부의 면적)를 감소시키더라도 제2게이트절연층(525)의 두께를 감소시킴으로써, 스토리지커패시터(Cs)가 동일한 전기적 특성을 유지하도록 할 수 있으며, 그 결과 개구부가 증가되어 고휘도의 영상표시를 구현할 수 있다.
Since the storage capacitor Cs is formed using the second gate insulating layer 525 having a relatively high dielectric constant, the size of the storage capacitor Cs (overlapping of the first and second storage electrodes 562 and 564) By reducing the thickness of the second gate insulating layer 525, the storage capacitor Cs can maintain the same electrical characteristics, and as a result, the openings can be increased to realize a high-luminance image display have.

한편, 다른 실시예에서는 유기발광다이오드 표시장치용 어레이기판의 구동 박막트랜지스터에 상대적으로 높은 유전율을 갖는 게이트절연층을 선택적으로 형성할 수 있는데, 이를 도면을 참조하여 설명한다. Meanwhile, in another embodiment, a gate insulating layer having a relatively high dielectric constant can be selectively formed in a driving thin film transistor of an array substrate for an organic light emitting diode display device, which will be described with reference to the drawings.

도 9는 본 발명의 제6실시예에 따른 표시장치용 어레이기판을 도시한 도면이다. 9 is a diagram showing an array substrate for a display device according to a sixth embodiment of the present invention.

도 9에 도시한 바와 같이, 본 발명의 제6실시예에 따른 표시장치용 어레이기판은, 화소(P)를 포함하는 기판(620)과, 화소(P)의 제1 및 제4박막트랜지스터(T1, T4)를 포함한다.9, the array substrate for a display device according to the sixth embodiment of the present invention includes a substrate 620 including a pixel P, a first thin film transistor T1, T4).

도시하지는 않았지만, 기판(620)은 게이트구동부를 더 포함할 수 있으며, 게이트구동부는 n 타입 또는 p 타입의 제2 및 제3박막트랜지스터를 포함할 수 있다. Although not shown, the substrate 620 may further include a gate driver, and the gate driver may include n-type or p-type second and third thin film transistors.

구체적으로, 기판(620) 상부의 화소(P)에는 차광층(622)이 형성되고, 차광층(622) 상부의 기판(620) 전면에는 버퍼층(624)이 형성된다.Specifically, a light blocking layer 622 is formed on the pixel P on the substrate 620, and a buffer layer 624 is formed on the entire surface of the substrate 620 above the light blocking layer 622.

차광층(622)은 제1박막트랜지스터(T1)의 제1액티브층(626a)와 제4박막트랜지스터(T4)의 제4액티브층(626d)으로 입사되는 빛을 차단하기 위한 것으로, 예를 들어, 불투명한 금속물질로 이루어질 수 있다.The light shielding layer 622 is for blocking light incident on the first active layer 626a of the first thin film transistor T1 and the fourth active layer 626d of the fourth thin film transistor T4. , And an opaque metal material.

버퍼층(624) 상부의 화소(P)에는 제1 및 제4액티브층(626a, 626d)이 형성되고, 제1 및 제4액티브층(626a, 626d) 상부에는 각각 제1 및 제2게이트절연층(628, 629)이 형성된다. First and fourth active layers 626a and 626d are formed in the pixel P above the buffer layer 624 and first and second active layers 626a and 626d are formed on the first and fourth active layers 626a and 626d, (628, 629) are formed.

제1 및 제4액티브층(626a, 626d)은 인듐 갈륨 징크 옥사이드(indium gallium zinc oxide: IGZO), 징크 틴 옥사이드(zinc tin oxide: ZTO), 징크 인듐 옥사이드(zinc indium oxide: ZIO)와 같은 산화물 반도체물질로 이루어질 수 있으며, 제1 및 제4액티브층(626a, 626d)은 각각 전류의 통로인 중앙의 채널영역과 불순물이 도핑된 양단부의 소스드레인영역을 포함할 수 있다. The first and fourth active layers 626a and 626d may be formed of an oxide such as indium gallium zinc oxide (IGZO), zinc tin oxide (ZTO), zinc indium oxide (ZIO) Semiconductor material, and the first and fourth active layers 626a and 626d may include a central channel region, which is a current path, and a source and drain region at both ends doped with impurities.

제1게이트절연층(628)은 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiNx) 및 실리콘 옥시나이트라이드(SiON) 중 적어도 하나를 포함하는 무기절연물질로 이루어질 수 있으며, 제2게이트절연층(629)은 메탈 실리콘 옥사이드(MSiO)(메탈 실리케이트: metal silicate), 메탈 실리콘 나이트라이드(MSiN) 및 메탈 실리콘 옥시나이트라이드(MSiON) 중 적어도 하나를 포함하는 무기절연물질로 이루어질 수 있다. 여기서, 메탈(M)은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf) 중 적어도 하나를 포함하는 전이금속일 수 있다.A first gate insulating layer 628 may be formed of an inorganic insulating material comprises at least one of silicon oxide (SiO 2), silicon nitride (SiNx) and silicon oxynitride (SiON), a second gate insulating layer ( 629 may comprise an inorganic insulating material comprising at least one of metal silicon oxide (MSiO) (metal silicate), metal silicon nitride (MSiN), and metal silicon oxynitride (MSiON). Here, the metal M may be a transition metal including at least one of aluminum (Al), titanium (Ti), molybdenum (Mo), zirconium (Zr), and hafnium (Hf).

그리고, 제1게이트절연층(628)의 제1두께(t1)는 제2게이트절연층(629)의 제2두께(t2)보다 작거나 같을 수 있고, 제1게이트절연층(628)의 제1유전율은 제2게이트절연층(629)의 제2유전율보다 작을 수 있다. The first thickness t1 of the first gate insulating layer 628 may be smaller than or equal to the second thickness t2 of the second gate insulating layer 629, 1 may be smaller than the second dielectric constant of the second gate insulating layer 629. [

예를 들어, 제1게이트절연층(628)은 약 100nm 내지 약 150nm의 제1두께(t1)를 가질 수 있으며, 제2게이트절연층(629)은 약 100nm 내지 약 200nm의 제2두께(t2)를 가질 수 있다.For example, the first gate insulating layer 628 may have a first thickness t1 of about 100 nm to about 150 nm and the second gate insulating layer 629 may have a second thickness t2 of about 100 nm to about 200 nm ).

그리고, 제1게이트절연층(628)은 약 4 내지 약 7의 유전상수를 가질 수 있으며, 제2게이트절연층(629)은 약 10 내지 약 20의 유전상수를 가질 수 있다. The first gate insulating layer 628 may have a dielectric constant of about 4 to about 7, and the second gate insulating layer 629 may have a dielectric constant of about 10 to about 20.

이러한 제1 및 제2게이트절연층(628, 629)의 형성방법은 제1실시예와 동일할 수 있다.The method of forming the first and second gate insulating layers 628 and 629 may be the same as that of the first embodiment.

제1 및 제2게이트절연층(628, 629)에 상부에는 각각 제1 및 제4게이트전극(630a, 630d)이 형성되는데, 제1 및 제2게이트절연층(628, 629)은 각각 제1 및 제4게이트전극(630a, 630d)과 동일한 형상을 가질 수 있다. First and fourth gate electrodes 630a and 630d are formed on the first and second gate insulating layers 628 and 629 respectively and the first and second gate insulating layers 628 and 629 are formed on the first and second gate insulating layers 628 and 629, And the fourth gate electrodes 630a and 630d.

제1 및 제4게이트전극(630a, 630d) 상부의 기판(620) 전면에는 층간절연층(632)이 형성되고, 제1액티브층(626a)에 대응되는 층간절연층(632) 상부에는 제1소스전극 및 제1드레인전극(634a, 636a)이 형성되고, 제4액티브층(626d)에 대응되는 층간절연층(632) 상부에는 제4소스전극 및 제4드레인전극(634d, 636d)이 형성된다. An interlayer insulating layer 632 is formed on the entire surface of the substrate 620 over the first and fourth gate electrodes 630a and 630d and an interlayer insulating layer 632 is formed over the interlayer insulating layer 632 corresponding to the first active layer 626a. A fourth source electrode and fourth drain electrode 634d and 636d are formed on the interlayer insulating layer 632 corresponding to the fourth active layer 626d, do.

여기서, 층간절연층(632)은 제1 및 제4액티브층(626a, 626d) 양단부의 소스드레인영역을 노출하는 콘택홀을 갖는다.Here, the interlayer insulating layer 632 has contact holes exposing the source / drain regions at both ends of the first and fourth active layers 626a and 626d.

제1소스전극 및 제1드레인전극(634a, 636a)은 각각 콘택홀을 통하여 제1액티브층(626a) 양단부의 소스드레인영역에 연결되고, 제4소스전극 및 제4드레인전극(634d, 636d)은 각각 콘택홀을 통하여 제4액티브층(626d) 양단부의 소스드레인영역에 연결된다.The first source electrode and the first drain electrode 634a and 636a are connected to the source and drain regions at both ends of the first active layer 626a through the contact hole and the fourth source electrode and the fourth drain electrode 634d and 636d, Are respectively connected to the source and drain regions at both ends of the fourth active layer 626d through the contact holes.

제1액티브층(626a), 제1게이트전극(630a), 제1소스전극(634a) 및 제1드레인전극(636a)은 제1박막트랜지스터(T1)를 구성하고, 제4액티브층(626d), 제4게이트전극(630d), 제4소스전극(634d) 및 제4드레인전극(636d)은 제4박막트랜지스터(T4)를 구성한다.The first active layer 626a, the first gate electrode 630a, the first source electrode 634a and the first drain electrode 636a constitute the first thin film transistor T1 and the fourth active layer 626d, The fourth gate electrode 630d, the fourth source electrode 634d and the fourth drain electrode 636d constitute a fourth thin film transistor T4.

제1소스전극(634a) 및 제1드레인전극(636a)과 제4소스전극(634d) 및 제4드레인전극(636d) 상부의 화소(P)에는 보호층(638)이 형성되고, 보호층(638) 상부의 화소(P)에는 화소전극(640)이 형성된다. A protective layer 638 is formed on the first source electrode 634a and the pixel P on the first drain electrode 636a and the fourth source electrode 634d and the fourth drain electrode 636d, The pixel electrode 640 is formed on the pixel P above the pixel electrodes 638 and 638.

여기서, 보호층(638)은 제4소스전극(634d)을 노출하는 콘택홀을 갖고, 화소전극(640)은 콘택홀을 통하여 제4박막트랜지스터(T4)의 제4소스전극(634d)에 연결된다.
Here, the protective layer 638 has a contact hole exposing the fourth source electrode 634d, and the pixel electrode 640 is connected to the fourth source electrode 634d of the fourth thin film transistor T4 through the contact hole do.

이러한 본 발명의 제6실시예에 따른 표시장치용 어레이기판에서, 제1박막트랜지스터(T1)는 게이트배선 및 데이터배선에 연결되는 스위칭 박막트랜지스터일 수 있고, 제4박막트랜지스터(T4)는 스위칭 박막트랜지스터 및 파워배선에 연결되는 구동 박막트랜지스터일 수 있으며, 구동 박막트랜지스터에는 발광다이오드가 연결될 수 있다.In the array substrate for a display device according to the sixth embodiment of the present invention, the first thin film transistor Tl may be a switching thin film transistor connected to the gate wiring and the data wiring, and the fourth thin film transistor T4 may be a switching thin film transistor A driving thin film transistor connected to the transistor and the power wiring, and a light emitting diode connected to the driving thin film transistor.

즉, 게이트배선의 게이트신호가 제1박막트랜지스터(T1)의 제1게이트전극(630a)에 인가되면, 제1박막트랜지스터(T1)가 턴-온(turn-on) 되고, 데이터배선의 데이터신호가 제1박막트랜지스터(T1)를 통하여 제4박막트랜지스터(T4)의 제4게이트전극(630d)에 인가되고, 파워배선의 고전위전압이 제4박막트랜지스터(T4)를 통하여 발광다이오드에 인가되고, 발광다이오드가 빛을 방출한다.That is, when the gate signal of the gate wiring is applied to the first gate electrode 630a of the first thin film transistor T1, the first thin film transistor T1 is turned on and the data signal of the data wiring Is applied to the fourth gate electrode 630d of the fourth thin film transistor T4 through the first thin film transistor T1 and the high potential voltage of the power wiring is applied to the light emitting diode through the fourth thin film transistor T4 , The light emitting diode emits light.

그리고, 화소전극(640)은 발광다이오드의 양극일 수 있으며, 화소전극(640) 상부의 각 화소(P)에는 발광층이 형성되고, 발광층 상부에는 발광다이오드의 음극이 형성될 수 있다.
The pixel electrode 640 may be an anode of the light emitting diode, a light emitting layer may be formed on each pixel P on the pixel electrode 640, and a cathode of the light emitting diode may be formed on the light emitting layer.

이와 같이, 본 발명의 제6실시예에 따른 표시장치용 어레이기판에서는, 오프-전류의 감소 및 기생 커패시턴스(parasitic capacitance)의 감소가 중요한 화소(P)의 스위칭 박막트랜지스터인 제1박막트랜지스터(T1)는 상대적으로 낮은 유전율을 갖는 제1게이트절연층(628)을 이용하여 형성하고, 온-전류의 증가가 중요한 구동 박막트랜지스터인 제4박막트랜지스터(T4)는 상대적으로 높은 유전율을 갖는 제2게이트절연층(629)을 이용하여 형성함으로써, 화소(P)에서 기생 커패시턴스 증가 및 이에 따른 신호 지연 없이 구동 박막트랜지스터의 구동 능력을 개선할 수 있다.
As described above, in the array substrate for a display device according to the sixth embodiment of the present invention, the first thin film transistor T1 (which is a switching thin film transistor of the pixel P) in which the decrease in the off- Is formed using the first gate insulating layer 628 having a relatively low dielectric constant, and the fourth thin film transistor T4, which is a driving thin film transistor in which on-current increase is important, is formed by using a second gate By using the insulating layer 629, it is possible to improve the driving ability of the driving thin film transistor without increasing the parasitic capacitance in the pixel P and accordingly the signal delay.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. It can be understood that

110: 표시장치 120: 기판
126a, 126b, 126c: 제1 내지 제3액티브층
128: 제1게이트절연층 129: 제2게이트절연층
134a, 134b, 134c: 제1 내지 제3소스전극
136a, 136b, 136c: 제1 내지 제3드레인전극
T1, T2, T3: 제1 내지 제3박막트랜지스터110: display device 120: substrate
126a, 126b, 126c: first to third active layers
128: first gate insulating layer 129: second gate insulating layer
134a, 134b, 134c: first to third source electrodes
136a, 136b, 136c: first to third drain electrodes
T1, T2, and T3: First to third thin film transistors

Claims (14)

화소와 구동부를 포함하는 기판과;
상기 기판 상부의 상기 화소에 배치되고, 제1유전율을 갖는 제1게이트절연층을 포함하는 제1박막트랜지스터와;
상기 기판 상부의 상기 구동부에 배치되고, 상기 제1유전율보다 큰 제2유전율을 갖는 제2게이트절연층을 포함하는 제2박막트랜지스터와;
상기 기판 상부의 상기 화소에 배치되고, 상기 제1박막트랜지스터에 연결되는 화소전극
을 포함하는 표시장치용 어레이기판.
A substrate including a pixel and a driver;
A first thin film transistor disposed in the pixel above the substrate and including a first gate insulating layer having a first permittivity;
A second thin film transistor disposed in the driver on the substrate, the second thin film transistor including a second gate insulating layer having a second dielectric constant greater than the first dielectric constant;
A pixel electrode disposed on the pixel above the substrate and connected to the first thin film transistor,
And an array substrate for a display device.
화소를 포함하는 기판과;
상기 기판 상부의 상기 화소에 배치되고, 제1유전율을 갖는 제1게이트절연층을 포함하는 제1박막트랜지스터와;
상기 기판 상부의 상기 화소에 배치되고, 상기 제1유전율보다 큰 제2유전율을 갖는 제2게이트절연층을 포함하는 스토리지 커패시터와;
상기 기판 상부의 상기 화소에 배치되고, 상기 제1박막트랜지스터에 연결되는 화소전극
을 포함하는 표시장치용 어레이기판.
A liquid crystal display comprising: a substrate comprising pixels;
A first thin film transistor disposed in the pixel above the substrate and including a first gate insulating layer having a first permittivity;
A storage capacitor disposed in the pixel above the substrate, the storage capacitor including a second gate insulating layer having a second dielectric constant greater than the first dielectric constant;
A pixel electrode disposed on the pixel above the substrate and connected to the first thin film transistor,
And an array substrate for a display device.
화소를 포함하는 기판과;
상기 기판 상부의 상기 화소에 배치되고, 제1유전율을 갖는 제1게이트절연층을 포함하는 제1박막트랜지스터와;
상기 기판 상부의 상기 화소에 배치되고, 상기 제1유전율보다 큰 제2유전율을 갖는 제2게이트절연층을 포함하는 제2박막트랜지스터와;
상기 기판 상부의 상기 화소에 배치되고, 상기 제2박막트랜지스터에 연결되는 화소전극
을 포함하는 표시장치용 어레이기판.
A liquid crystal display comprising: a substrate comprising pixels;
A first thin film transistor disposed in the pixel above the substrate and including a first gate insulating layer having a first permittivity;
A second thin film transistor disposed in the pixel above the substrate, the second thin film transistor including a second gate insulating layer having a second dielectric constant greater than the first dielectric constant;
A pixel electrode disposed on the pixel on the substrate and connected to the second thin film transistor,
And an array substrate for a display device.
제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
상기 제1게이트절연층은 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiNx) 및 실리콘 옥시나이트라이드(SiON) 중 적어도 하나를 포함하고,
상기 제2게이트절연층은 메탈 실리콘 옥사이드(MSiO)(메탈 실리케이트: metal silicate), 메탈 실리콘 나이트라이드(MSiN) 및 메탈 실리콘 옥시나이트라이드(MSiON) 중 적어도 하나를 포함하는 표시장치용 어레이기판.
4. The method according to any one of claims 1 to 3,
The first gate insulating layer includes at least one of a silicon oxide (SiO 2), silicon nitride (SiNx) and silicon oxynitride (SiON),
Wherein the second gate insulating layer comprises at least one of metal silicon oxide (MSiO) (metal silicate), metal silicon nitride (MSiN), and metal silicon oxynitride (MSiON).
제 4 항에 있어서,
상기 제2게이트절연층의 메탈은 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf) 중 적어도 하나를 포함하는 표시장치용 어레이기판.
5. The method of claim 4,
Wherein the metal of the second gate insulating layer comprises at least one of aluminum (Al), titanium (Ti), molybdenum (Mo), zirconium (Zr), and hafnium (Hf).
제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
상기 제1게이트절연층의 제1두께는 상기 제2게이트절연층의 제2두께보다 작거나 같은 표시장치용 어레이기판.
4. The method according to any one of claims 1 to 3,
Wherein the first thickness of the first gate insulating layer is less than or equal to the second thickness of the second gate insulating layer.
제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
상기 제1박막트랜지스터는, 다결정 실리콘, 비정질 실리콘 또는 산화물 반도체로 이루어지는 제1액티브층과, 상기 제1액티브층 상부 또는 하부에 배치되는 제1게이트전극을 포함하는 표시장치용 어레이기판.
4. The method according to any one of claims 1 to 3,
Wherein the first thin film transistor includes a first active layer made of polycrystalline silicon, amorphous silicon, or an oxide semiconductor, and a first gate electrode disposed above or below the first active layer.
제 2 항에 있어서,
상기 제1박막트랜지스터는 제3유전율을 갖는 제1층간절연층을 더 포함하고,
상기 스토리지 커패시터는 상기 제3유전율보다 큰 제4유전율을 갖는 제2층간절연층을 더 포함하는 표시장치용 어레이기판.
3. The method of claim 2,
Wherein the first thin film transistor further comprises a first interlayer insulating layer having a third permittivity,
Wherein the storage capacitor further comprises a second interlayer insulating layer having a fourth dielectric constant larger than the third dielectric constant.
기판 상부의 화소에 제1유전율을 갖는 제1게이트절연층을 포함하는 제1박막트랜지스터를 형성하는 단계와;
상기 기판 상부의 구동부에 상기 제1유전율보다 큰 제2유전율을 갖는 제2게이트절연층을 포함하는 제2박막트랜지스터를 형성하는 단계와;
상기 기판 상부의 상기 화소에 상기 제1박막트랜지스터에 연결되는 화소전극을 형성하는 단계
를 포함하는 표시장치용 어레이기판의 제조방법.
Forming a first thin film transistor including a first gate insulating layer having a first permittivity on a pixel on a substrate;
Forming a second thin film transistor including a second gate insulating layer having a second permittivity greater than the first permittivity in a driver section on the substrate;
Forming a pixel electrode connected to the first thin film transistor on the pixel on the substrate;
And a step of forming an array substrate.
기판 상부의 화소에 제1유전율을 갖는 제1게이트절연층을 포함하는 제1박막트랜지스터를 형성하는 단계와;
상기 기판 상부의 상기 화소에 상기 제1유전율보다 큰 제2유전율을 갖는 제2게이트절연층을 포함하는 스토리지 커패시터를 형성하는 단계와;
상기 기판 상부의 상기 화소에 상기 제1박막트랜지스터에 연결되는 화소전극을 형성하는 단계
를 포함하는 표시장치용 어레이기판의 제조방법.
Forming a first thin film transistor including a first gate insulating layer having a first permittivity on a pixel on a substrate;
Forming a storage capacitor in the pixel above the substrate, the storage capacitor including a second gate insulating layer having a second dielectric constant greater than the first dielectric constant;
Forming a pixel electrode connected to the first thin film transistor on the pixel on the substrate;
And a step of forming an array substrate.
기판 상부의 화소에 제1유전율을 갖는 제1게이트절연층을 포함하는 제1박막트랜지스터를 형성하는 단계와;
상기 기판 상부의 상기 화소에 상기 제1유전율보다 큰 제2유전율을 갖는 제2게이트절연층을 포함하는 제2박막트랜지스터를 형성하는 단계와;
상기 기판 상부의 상기 화소에 상기 제2박막트랜지스터에 연결되는 화소전극을 형성하는 단계
를 포함하는 표시장치용 어레이기판의 제조방법.
Forming a first thin film transistor including a first gate insulating layer having a first permittivity on a pixel on a substrate;
Forming a second thin film transistor in the pixel above the substrate, the second thin film transistor including a second gate insulating layer having a second dielectric constant greater than the first dielectric constant;
Forming a pixel electrode connected to the second thin film transistor on the pixel on the substrate;
And a step of forming an array substrate.
제 9 항 내지 제 11 항 중 어느 하나의 항에 있어서,
상기 제1 및 제2게이트절연층을 형성하는 단계는,
상기 기판 상부의 전면에 상기 제1게이트절연층을 형성하는 단계와;
상기 제1게이트절연층 상부의 미리 선택된 영역에 금속패턴을 형성하는 단계와;
상기 금속패턴이 형성된 상기 기판을 열처리 하는 단계
를 포함하는 표시장치용 어레이기판의 제조방법.
12. The method according to any one of claims 9 to 11,
Wherein forming the first and second gate insulating layers comprises:
Forming the first gate insulating layer on the entire upper surface of the substrate;
Forming a metal pattern in a preselected region above the first gate insulating layer;
Heat treating the substrate on which the metal pattern is formed
And a step of forming an array substrate.
제 12 항에 있어서,
상기 기판을 열처리 하는 단계는, 500℃ 내지 700℃의 진공 또는 산소 분위기에서 수행되는 표시장치용 어레이기판의 제조방법.
13. The method of claim 12,
Wherein the heat treatment of the substrate is performed in a vacuum or oxygen atmosphere at a temperature of 500 ° C to 700 ° C.
제 12 항에 있어서,
상기 제1 및 제2게이트절연층을 형성하는 단계는,
상기 금속패턴을 형성하는 단계와 상기 기판을 열처리 하는 단계 사이에, 상기 금속패턴 상부에 절연물질층을 형성하는 단계를 더 포함하는 표시장치용 어레이기판의 제조방법.
13. The method of claim 12,
Wherein forming the first and second gate insulating layers comprises:
Further comprising the step of forming an insulating material layer on the metal pattern between the step of forming the metal pattern and the step of heat-treating the substrate.
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