KR20170054046A - 무선 통신 시스템에서 복호화 방법 및 장치 - Google Patents

Abstract

본 개시의 실시예에 의한 폴라 부호를 이용한 복호 방법은, 입력 비트들의 복호를 위한 제1 함수와, 상기 제1 함수에 의한 이전 입력 비트의 로그 우도율(Log Likelihood Ratio: LLR) 값에 종속하지 않은 제2 함수를 결정하는 과정과, 상기 제1 함수 및 상기 제2 함수를 이용하여 상기 입력 비트들을 병렬적으로 복호하는 과정을 포함한다. 또한, 상기 입력 비트들 중 소정 위치의 소정 값을 갖는 적어도 하나의 입력 프로즌 비트를 이용하여 내부 프로즌 비트를 결정하는 과정과, 상기 N개의 레이어들 중 상위 레이어들부터 순차적으로 상기 레이어의 비트들에 대한 LLR 값을 결정하는 과정을 포함한다.

Description

무선 통신 시스템에서 복호화 방법 및 장치{METHOD AND APPARATUS FOR DECODING IN A WIRELESS COMMUNICATION SYSTEM}

본 개시는 무선 통신 시스템에서 폴라(Polar) 부호를 이용한 복호 방법 및 장치에 관한 것이다

4G (4th-Generation) 통신 시스템 상용화 이후 증가 추세에 있는 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G (5th-Generation) 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 이러한 이유로, 5G 통신 시스템 또는 pre-5G 통신 시스템은 4G 네트워크 이후 (Beyond 4G Network) 통신 시스템 또는 LTE 시스템 이후 (Post LTE) 이후의 시스템이라 불리어지고 있다.

높은 데이터 송신률을 달성하기 위해, 5G 통신 시스템은 초고주파 (mmWave) 대역 (예를 들어, 60기가 (60GHz) 대역과 같은)에서의 구현이 고려되고 있다. 초고주파 대역에서의 전파의 경로 손실 완화 및 전파의 전달 거리를 증가시키기 위해, 5G 통신 시스템에서는 빔포밍 (beamforming), 거대 배열 다중 입출력 (massive multi-input multi-output: massive MIMO), 전차원 다중입출력 (Full Dimensional MIMO: FD-MIMO), 어레이 안테나 (array antenna), 아날로그 빔형성 (analog beam-forming), 및 대규모 안테나 (large scale antenna) 기술들이 논의되고 있다.

또한, 시스템의 네트워크 개선을 위해, 5G 통신 시스템에서는 진화된 소형 셀, 개선된 소형 셀 (advanced small cell), 클라우드 무선 액세스 네트워크 (cloud radio access network: cloud RAN), 초고밀도 네트워크 (ultra-dense network), 기기 간 통신 (Device to Device communication: D2D), 무선 백홀 (wireless backhaul), 이동 네트워크 (moving network), 협력 통신 (cooperative communication), CoMP (Coordinated Multi-Points), 및 수신 간섭제거 (interference cancellation) 등의 기술 개발이 이루어지고 있다.

이 밖에도, 5G 시스템에서는 진보된 코딩 변조 (Advanced Coding Modulation: ACM) 방식인 FQAM (Hybrid FSK and QAM Modulation) 및 SWSC (Sliding Window Superposition Coding)과, 진보된 접속 기술인 FBMC (Filter Bank Multi Carrier), NOMA (non orthogonal multiple access), 및 SCMA (sparse code multiple access) 등이 개발되고 있다.

한편, 인터넷은 인간이 정보를 생성하고 소비하는 인간 중심의 연결망에서, 사물 등 분산된 구성 요소들 간에 정보를 주고받아 처리하는 사물인터넷 (Internet of Things, IoT) 망으로 진화하고 있다. IoE (Internet of Everything) 기술은 클라우드 서버 등과의 연결을 통한 빅 데이터 (Big data) 처리 기술 등이 IoT 기술에 결합된 하나의 예가 될 수 있다.

IoT를 구현하기 위해서, 센싱 기술, 유무선 통신 및 네트워크 인프라, 서비스 인터페이스 기술, 및 보안 기술 등과 같은 기술 요소들이 요구되어, 최근에는 사물 간의 연결을 위한 센서 네트워크 (sensor network), 사물 통신 (Machine to Machine, M2M), MTC (Machine Type Communication) 등의 기술이 연구되고 있다.

IoT 환경에서는 연결된 사물들에서 생성된 데이터를 수집, 분석하여 인간의 삶에 새로운 가치를 창출하는 지능형 IT (Internet Technology) 서비스가 제공될 수 있다. IoT는 기존의 IT 기술과 다양한 산업 간의 융합 및 복합을 통하여 스마트홈, 스마트 빌딩, 스마트 시티, 스마트 카 혹은 커넥티드 카, 스마트 그리드, 헬스 케어, 스마트 가전, 첨단의료서비스 등의 분야에 응용될 수 있다.

이에, 5G 통신 시스템을 IoT 망에 적용하기 위한 다양한 시도들이 이루어지고 있다. 예를 들어, 센서 네트워크, 사물 통신, MTC 등의 기술이 5G 통신 기술이 빔 포밍, MIMO, 및 어레이 안테나 등의 방식에 의해 구현되고 있는 것이다. 앞서 설명한 빅 데이터 처리 기술로써 클라우드 무선 액세스 네트워크가 적용되는 것도 5G 기술과 IoT 기술 융합의 일 예라고 할 수 있을 것이다.

5G 통신 시스템에서는 비디오 스트리밍, 가상 현실 또는 증강 현실 서비스 등과 같이 대용량, 고속 송신이 요구되는 서비스와, 스마트 미터링(Smart Metering), 헬스케어 모니터링((Healthcare Monitoring), 플릿 컨트롤(Fleet Control), 웨어러블 장치(Wearable Devices) 등과 같이 셀룰러 사물 인터넷(Cellular Internet of Things: CIoT)에 필요한 짧은 패킷 및 낮은 소비 전력을 요구하는 서비스 등과 같이 다양한 요구 사항을 갖는 서비스들이 존재할 것으로 예상된다.

현재 LTE, WiFi, 방송 등에서 이용되고 있는 채널 부호인 터보(Turbo) 부호 및 LDPC(Low-Density Parity-check Codes) 부호는 정보 비트의 길이가 약 1000비트 이상의 큰 크기의 패킷에 대하여, 이론적인 채널 용량에 거의 근접하는 매우 우수한 성능을 가지며 고속 데이터를 처리하기 위한 단말의 구현이 가능한 방식이다. 따라서 터보 부호 및 LDPC 부호는 대용량/고속 송신을 요구하는 하이 엔드(High-end) 서비스에 적합한 부호화 부호이다.

그러나 터보 부호 및 LDPC 부호는 정보 비트의 크기가 수십~수백 비트의 패킷에 대한 성능은 이론상 채널 용량에 대비하여 매우 열화되는 특징이 있다. 또한, 상기 부호들은 반복 복호 방식을 적용하여 복호를 수행하기 때문에, 큰 크기의 패킷에 대하여 우수한 성능을 확보할 수 있으나 복호기를 구현하기 위한 복잡도가 증가하고, 복호기의 전력 소모가 매우 큰 편이다. 따라서 기존의 터보 부호 및 LDPC 부호는 짧은 길이의 패킷 데이터 송신에 적합하지 않다고 볼 수 있다.

폴라(Polar) 부호는 2008년 E. Arikan에 의하여 최초로 제안되었으며 낮은 부호화/복호화 복잡도를 가지면서 이진 대칭 채널(Binary Symmetric 채널)에서 이론적인 용량(용량)을 달성할 수 있음을 최초로 증명함으로써 현재까지 부호 이론 분야에서 큰 영향력을 행사하는 부호화 방식이다. 최초로 제안된 폴라 부호는 논 시스티메틱(Non-systematic) 형태였으나, 2011년 E. Arikan이 간단한 방법을 통하여 시스티메틱(Systematic) 폴라 부호를 생성하는 방식을 제안한바 있다(US8347186, US9059739).

다만, 실제 산업계에서는 비교적 최근까지도 폴라 부호에 대하여 크게 관심을 기울이지 않았다. 그 이유는 첫째, 폴라 부호를 이용하여 복호 시 사용되는 연속 제거(Successive Cancellation: SC) 복호기는 유한한 길이(수십만 bit 이하)에서 성능이 기존의 터보/LDPC 부호에 비하여 크게 열화되고, 둘째, 상기 SC 복호 방식은 직렬(Serial)적으로 구현되기 때문에 복호 시 지연 시간이 크기 때문이었다.

폴라 부호가 최초로 발표된 이후 많은 학자들이 상기 문제를 해결하기 위하여 연구를 진행하였다. 2011년 UCSD의 A. Vardy 및 I. Tal은 SC-List 복호기 + CRC 방식(US20140019820)을 제안하여 상기 첫째 문제를 해결하는 매우 중요한 결과를 발표하였다. 이 방식을 적용하여 특히 정보 비트가 길지 않은 영역(수십~수천 비트) 에서 폴라 부호가 터보 부호 및 LDPC 부호에 비하여 더 우수한 (최대 1dB) 성능을 보이게 되었다.

한편, 최초 제안한 Arikan의 방식에 의한 SC 복호기는 O(N*log N)의 지연 시간(latency)을 가진다. 이를 해결하기 위하여 현재까지 많은 연구 결과가 존재한다. 그 중 특징적인 것을 꼽자면 Gross, Vardy 등이 제안(US20130117344)한 준 병렬(Semi-Parallel) SC 복호기, Alamdar-Yazdi, Kschischang 이 제안한 단순화된(Simplified) SC (SSC) 복호기, Gross, Vardy 등이 제안한 고속(Fast)-SSC 복호기 등이 존재한다. 그러나 현재까지 존재하는 모든 SC 복호기 기반의 알고리즘은 모두 O(N) 이상의 지연을 갖는다.

본 개시는 무선 통신 시스템에서 폴라 부호를 이용하여 복호 지연 시간을 최소화한 복호 방법 및 장치를 제공한다.

본 개시는 무선 통신 시스템에서 폴라 부호를 이용하여 비트들을 병렬적으로 복호하기 위한 방법 및 장치를 제공한다.

본 개시는 무선 통신 시스템에서 폴라 부호를 이용하여 메모리와 지연 시간을 고려하여 적응적으로 병렬적으로 복호할 비트들을 개수를 조정하여 복호하기 위한 방법 및 장치를 제공한다.

본 개시의 실시예에 의한 폴라 부호를 이용한 복호 방법은, 입력 비트들의 복호를 위한 제1 함수와, 상기 제1 함수에 의한 이전 입력 비트의 로그 우도율(Log Likelihood Ratio: LLR) 값에 종속하지 않은 제2 함수를 결정하는 과정과, 상기 제1 함수 및 상기 제2 함수를 이용하여 상기 입력 비트들을 병렬적으로 복호하는 과정을 포함한다. 또한, 상기 입력 비트들 중 소정 위치의 소정 값을 갖는 적어도 하나의 입력 프로즌 비트를 이용하여 내부 프로즌 비트를 결정하는 과정과, 상기 N개의 레이어들 중 상위 레이어들부터 순차적으로 상기 레이어의 비트들에 대한 LLR 값을 결정하는 과정을 포함한다.

본 개시의 실시예에 의한 폴라 부호를 이용하여 복호를 수행하는 수신기는, 입력 비트들의 복호를 위한 제1 함수와, 상기 제1 함수에 의한 이전 입력 비트의 로그 우도율(Log Likelihood Ratio: LLR) 값에 종속하지 않은 제2 함수를 결정하는 제어부와, 상기 제1 함수 및 상기 제2 함수를 이용하여 상기 입력 비트들을 병렬적으로 복호하는 복호부를 포함한다. 상기 복호부는, 상기 입력 비트들 중 소정 위치의 소정 값을 갖는 적어도 하나의 입력 프로즌 비트를 이용하여 내부 프로즌 비트를 결정하고, 상기 N개의 레이어들 중 상위 레이어들부터 순차적으로 상기 레이어의 비트들에 대한 LLR 값을 결정한다.

도 1은 2비트 길이를 갖는 폴라 부호의 생성 방식을 설명하는 도면,
도 2는 채널 컴바이닝 및 채널 분할을 3번 반복한 경우의 폴라 부호를 설명하는 도면,
도 3은 N개의 채널에 대하여 채널 컴바이닝과 채널 분할을 수행하여 극성화된 채널들을 생성하는 개념을 설명하는 도면,
도 4는 채널 극성화 과정을 20회 반복하여 폴라 비트 길이를 2²⁰으로 확장한 경우 각 비트 채널의 용량을 크기 순으로 정렬한 결과를 설명하는 도면,
도 5는 본 개시의 실시예에 따라 폴라 부호의 복호 시 사용되는 함수 f의 일반적인 형태를 논리적으로 구현한 것을 설명하는 도면,
도 6은 본 개시의 실시예에 따라 폴라 부호의 복호 시 사용되는 <수학식 12>의 함수 g'의 일반적인 형태를 논리적으로 구현한 도면,
도 7은 본 개시의 실시예에 따라 폴라 부호의 복호 시 사용되는 함수 g'에 대하여 프로즌 비트가 0인 경우의 형태를 논리적으로 구현한 도면
도 8은 본 개시의 실시예에 따라 N=4일 경우의 복호 방식을 설명하는 도면,
도 9는 본 개시의 실시예에 따라 길이 8인 폴라 부호를 함수 f, g'을 사용하여 복호하는 과정을 복호 시간 별로 설명하는 도면,
도 10은 본 개시의 변형 실시예에 따라 길이 8인 폴라 부호를 함수 f, g'을 사용하여 복호하는 과정에서 복호 시간 별로 설명하는 도면,
도 11은 본 개시의 세 번째 방식의 실시예에 따라 길이 8인 폴라 부호를 함수 f, g'을 사용하여 2개의 비트를 병렬 처리하여 복호하는 경우의 복호 결과를 설명하는 도면,
도 12는 본 개시의 실시예에 의한 전체 복호 방법을 설명하는 도면,
도 13은 본 개시의 실시예에 의한 수신 장치의 구성을 설명하는 도면.

하기에서 본 개시를 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 개시의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 이하 첨부된 도면을 참조하여 상기한 본 개시의 실시예를 구체적으로 설명하기로 한다.

이하에서 설명되는 본 개시의 실시예들은 설명의 편의를 위하여 분리된 것이지만, 상호 충돌되지 않는 범위 내에서 적어도 둘 이상의 실시예는 결합되어 수행될 수 있다.

이하에서 후술되는 용어들은 본 개시의 실시예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

본 개시의 실시예는 다양한 변경을 가할 수 있고 여러 가지 실시 예들을 가질 수 있는 바, 특정 실시 예들을 도면들에 예시하여 상세하게 설명한다. 그러나 이는 본 개시를 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 개시의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

또한, 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의하여 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.

또한, 본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

본 개시에서 제안하는 장치 및 방법은 롱 텀 에볼루션(Long-Term Evolution: LTE) 이동 통신 시스템과, 롱 텀 에볼루션-어드밴스드(Long-Term Evolution-Advanced: LTE-A) 이동 통신 시스템과, 고속 하향 링크 패킷 접속(high speed downlink packet access: HSDPA) 이동 통신 시스템과, 고속 상향 링크 패킷 접속(high speed uplink packet access: HSUPA) 이동 통신 시스템과, 3세대 파트너쉽 프로젝트 2(3rd generation partnership project 2:3GPP2)의 고속 레이트 패킷 데이터(high rate packet data: HRPD) 이동 통신 시스템과, 3GPP2의 광대역 부호 분할 다중 접속(Wideband Code Division Multiple Access: WCDMA) 이동 통신 시스템과, 3GPP2의 부호 분할 다중 접속(Code Division Multiple Access: CDMA) 이동 통신 시스템과, 국제 전기 전자 기술자 협회(Institute of Electrical and Electronics Engineers: IEEE) 802.16m 통신 시스템과, 진화된 패킷 시스템(evolved packet system: EPS)과, 모바일 인터넷 프로토콜(mobile internet Protocol: Mobile IP) 시스템 등과 같은 다양한 통신 시스템들에 적용 가능하다.

본 개시의 설명에 앞서, 이해를 돕기 위하여 폴라 부호에 대하여 설명한다.

도 1은 2비트 길이를 갖는 폴라 부호의 생성 방식을 설명하는 도면이다.

폴라 부호는 그 이름에서 보는 것처럼, 부호들의 채널 용량이 극성화된다. 이하에서 도 1 내지 도 4를 참조하여 채널 극성화에 대하여 설명한다.

도 1은 송신기가 2비트의 정보(x₁, x₂)를 송신할 경우, 동일한 두 개의 이진 입력(binary-input) 채널 W(101, 103)를 통하여 수신기가 (y₁, y₂)를 수신하는 경우를 가정하여 모델링한 것이다. 상기 두 개의 채널(101, 103)은 동일한 채널이므로 각각의 채널 용량은 동일하다.

상기 도 1의 2개의 채널(101, 103)에 채널 컴바이닝(Channel Combining) 및 채널 분할(Channel Splitting)을 통하여 두 개의 동일한 채널들(101, 103)을 서로 다른 두 개의 이진 입력 채널 W₂ ⁽¹⁾ 과 W₂ ^-(2) 로 변환할 수 있다. 이때, 도 1에서 송신기가 송신할 정보인 (u₁, u₂)를 송신하기 전에 "극성화 커널(polarization kernel)"이라 불리는 특정 함수 G(105)를 사용하여 (x₁, x₂)로 부호화한 후 데이터를 송신한다. 이때 (u₁, u₂) 와 (x₁, x₂)의 관계는 하기 <수학식 1>과 같다.

상기 <수학식 1>에 의하여 하기 <수학식 2>의 2비트 입력과 2비트 출력을 갖는 새로운 벡터 채널(Vector Channel)을 정의할 수 있다. 이러한 과정을 채널 컴바이닝이라 한다.

상기 채널 컴바이닝된 채널을 하기 <수학식 3>과 같은 바이너리 입력 채널로 변환시키면, u₁에 대한 채널과 u₂에 대한 채널 2개를 얻을 수 있다. 이를 채널 분할(Channel Splitting)이라 한다.

상기 채널 분할을 통하여 새로 생성된 두 개의 채널 W₂ ⁽¹⁾과 W₂ ^{-( 2)}는 하기 <수학식 4>와 같은 특징을 갖는다.

즉, 상기 과정들을 통하여 원래의 채널(101, 103)을 변형하여 상기 <수학식 3>의 새로운 채널들을 얻을 수 있는데, 이때 전체 채널의 용량은 유지된 채 일부 채널의 용량이 다른 채널로 이동하는 현상이 나타난다. 이렇게 하나의 채널 용량이 다른 채널의 용량으로 이전되는 현상을 채널의 “극성화(polarization)”라고 한다. 예를 들어, 원래의 2개 채널들(101, 103) 각각의 채널 용량이 0.5로 동일하였는데, 채널 컴바이닝 및 채널 분할이 수행될 경우, 새로 생성된 첫 번째 채널(W₂ ⁽¹⁾)의 용량은 "1"이 되고, 새로 생성된 두 번째 채널(W₂ ⁽²⁾)의 용량은 "0"이 될 수 있다. 이처럼 채널 극성화의 결과, 새로 생성된 채널들 중 절반의 채널 용량은 원래보다 커지고, 나머지 절반의 채널 용량은 원래보다 작아진다.

한편, 상기 과정들을 n번 반복하면 총 N=2ⁿ개의 바이너리 입력 채널이 생성된다. 이렇게 생성된 N개의 채널 중 i번째 비트의 채널은 하기 <수학식 5>와 같이 정의할 수 있다.

도 2는 채널 컴바이닝 및 채널 분할을 3번 반복한 경우의 폴라 부호를 설명하는 도면이다.

도 2의 구조에 따라 채널 컴바이닝 및 채널 분할을 반복하여 수행하면, 최초 동일한 채널 용량을 갖는 8개의 채널들(201~208)에서 상기 <수학식 3>과 유사한 형태를 갖는 8개의 극성화된 채널들이 생성될 수 있다.

도 3은 N개의 채널에 대하여 채널 컴바이닝과 채널 분할을 수행하여 극성화된 채널들을 생성하는 개념을 설명하는 도면이다.

즉, 채널 용량이 모두 동일한 N개의 원래 채널들(301~30N)을 채널 컴바이닝을 수행하여(331) 벡터 채널(311)을 생성하고, 생성된 벡터 채널을 채널 분할하면(333), 채널 용량이 극성화된 N개의 새로운 채널들(321~32N)이 생성된다.

도 4는 채널 극성화 과정을 20회 반복하여 폴라 비트 길이를 2²⁰으로 확장한 경우 각 비트 채널의 용량을 크기 순으로 정렬한 결과를 설명하는 도면이다.

도 4를 참조하면, 2²⁰개의 원래의 채널들 채널 용량은 모두 0.5인데, 채널 극성화 결과 전체 2²⁰개의 채널들 중 약 절반의 채널들의 채널 용량은 거의 1에 근접하고(401), 나머지 절반의 채널 용량은 거의 0에 근접한 것을 볼 수 있다(403). 즉, 이렇게 채널의 용량이 전체 채널들의 절반에 집중되어 채널이 극성화된다.

폴라 부호는 상술한 바에 따라 채널 컴바이닝 및 채널 분할 과정을 수행하여 채널들을 극성화하여 생성된 부호이다. 상기 도 1에서 입력 메시지 벡터 u=(u₁, u₂) 와 부호어 x=(x₁,x₂)는 하기 <수학식 6>으로 표현할 수 있다.

여기서 행렬 F는 2x2 하다마드 행렬(Hadamard Matrix)

이다. 극성화 과정을 수행할 때에는 이 과정을 반복 수행하여 비트의 길이를 증가시킨다. 한편, 상기 극성화 과정을 반복하여 비트의 길이를 증가시킬 때 x와 u의 관계를 상기 행렬 F로 표현하면 하기 <수학식 7>과 같다.

상기

연산은 행렬의 크로넥커 곱(Kronecker Product)을 나타내며, 크로넥커 곱은 하기 <수학식 8>과 같다.

상기 A는 n x m 행렬이며 a(i,j)는 행렬 A에서 i번째 행과 j번째 열에 위치한 원소를 나타낸다. 편의상

로 표현하기로 한다.

이렇게 생성한 행렬 G_N 을 이용하여 비트 길이 N인 폴라 부호의 생성 행렬(Generator Matrix)이 구성될 수 있다. 상기 G_N을 통하여 생성된 총 N개의 채널 중 채널 용량이 1에 가까운 채널(이를 “완전 채널”이라 한다.)을 이용해서 정보 비트를 송신하며 채널 용량이 0에 가까운 채널(이를 “순 잡음 채널”이라 한다.)에는 “프로즌 비트(Frozen bit)”라고 부르는 더미(Dummy) 값을 설정한다. 이후 상기 생성 행렬 G_N을 적용하여 수신기에 송신할 부호어를 생성한다. 참고로, 상기 프로즌 비트는 일반적인 채널 부호에서 패리티 비트와 유사한 역할을 하며, 상기 프로즌 비트의 위치 및 값은 미리 약속되어 송신기 및 수신기가 이를 알고 있다.

이하에서는 상술한 바에 따라 생성된 폴라 부호를 이용한 일반적인 복호 방식에 대하여 설명한다.

전체 비트의 길이가 N=2ⁿ일 때, 상술한 바에 따라 채널 컴바이닝 및 분할 과정을 통하여 극성화된 N개의 바이너리 입력 채널이 생성되면, 송신기는 극성화된 채널을 통하여 정보 비트 또는 프로즌 비트를 송신한다. 여기서 상기 <수학식 5>를 다시 참조하면, i번째 채널은 (물리적) 채널의 출력인 (y₁, …, y_N) 과 이전 비트의 복호 결과 (u₁, …, u_(i-1))를 포함한다. 따라서 i번째 비트를 복호하기 위하여 확률값(

: 채널의 전이 확률(Transition Probability))을 계산할 때 첫 번째부터 (i-1)번째 비트 값이 필요하다. 따라서 폴라 부호를 복호할 때에는 첫 번째 비트부터 순차적으로 진행을 하게 된다. 이러한 복호 방식을 “연속적 제거(Successive Cancellation: SC) 복호”라고 한다. SC 복호의 구체적인 방식은 아래와 같다.

즉, i번째 비트(u_i)를 복호하는 경우

(1) i번째 비트가 프로즌 비트인 경우 해당 i번째 비트는 미리 약속된 값(0 또는 1)으로 결정된다.

(2) i번째 비트가 정보 비트인 경우 하기 <수학식 9>로 결정된다.

한편, 로그 우도율(Log Likelihood Ratio: LLR) 값을 이용하여 SC 복호를 수행할 경우, 채널의 확률값을 구하는 과정이 가산기(adder) 및 비교기(comparator)만으로 이루어지며 연산량 또한 작기 때문에 연산 복잡도 및 복호기의 전력 소모가 낮은 장점을 가지고 있다. 그러나 상술한 것처럼 SC 복호는 첫 번째 비트부터 순차적으로 복호하는 직렬적 복호 방식이기 때문에, 각 비트의 복호 동작을 병렬적으로 수행할 수 없다. 그에 따라 복호 시 지연 시간이 크다. 또한, 비트 단위로 경판정(Hard Decision)을 수행하기 때문에 비트들 중 중간에 위치한 비트에서 복호 에러가 발생한 경우 에러 전파(Error Propagation)에 의하여 한정된 길이에서는 터보 부호 및 LDPC 부호보다 성능이 열화된다.

이하에서는 폴라 부호를 이용하여 비트의 LLR 값 계산을 위한 연산 함수인 f 연산과 g 연산에 대하여 설명한다.

상술한 SC 복호 과정에서 각 비트별 LLR 값을 계산하는 과정은 다음과 같다.

다시 도 1을 참조하면, (y₁, y₂)를 이용하여 (x₁, x₂)에 대한 LLR 값은 하기 <수학식 10>과 같이 결정된다.

한편, W^-, W⁺ 를 이용하여 (u₁, u₂) 비트에 대한 LLR 값을 하기 <수학식 11>과 같이 표현할 수 있다.

상기 f는 u₁에 대한 LLR 을 계산하기 위하여 정의된 식을 나타내고, 상기 g는 u₂에 대한 LLR 을 계산하기 위하여 정의된 식을 나타낸다.

상기 <수학식 11>을 살펴보면, u₁의 LLR 값은 채널 LLR 값 (L_x1, L_x2)의 함수이다. 반면, u₂의 LLR 값은 채널의 LLR 값 이외에도 u₁의 복호 값의 함수이다. 따라서 u₁과 u₂에 대한 복호는 병렬적으로 수행할 수 없고 직렬적으로 수행되어야 한다. 한편, 길이 N=2ⁿ인 폴라 부호를 복호할 때에도 i번째 비트의 LLR 값을 계산하기 위해서는 채널의 LLR 값(L_x1, ... , L_xN) 뿐 아니라 이전 비트들, 즉, 1~(i-1) 번째 비트들의 복호 값이 필요하기 때문에, 전체 지연 시간은 최소 O(N) 의 값을 갖는다.

상술한 바와 같이 기존의 폴라 부호를 이용하여 비트들을 복호할 때 직렬적으로 수행되어야 하기 때문에, 지연 시간이 크기 때문에, 본 개시에서는 폴라 부호를 이용하여 비트들을 병렬적으로 복호하는 방안을 제안한다.

이하에서 본 개시에서 제안하는 폴라 부호를 이용한 병렬적 복호 방안에 대하여 상세히 설명한다.

본 개시에서는 u₂에 대한 LLR 값 (L_u2) 의 값을 u₁의 복호 결과와 무관하게 독립적으로 계산할 수 있는 방식을 제안한다. 구체적으로 u₂의 LLR 값은 하기 <수학식 12>로 표현된다.

앞서 설명된 것처럼, 프로즌 비트는 데이터를 송신하기 전에 송신기와 수신기 사이에 미리 약속된 값을 가지므로, 프로즌 비트는 “0” 또는 “1”의 값 중 하나가 된다. 따라서 프로즌 비트는 해당 프로즌 비트의 값에 따라 복호기에서 g' 함수를 구현할 때에 상기 <수학식 12> 중 두 번째 식(u1이 프로즌 비트이고 그 값은 0일 때) 또는 세 번째 식((u1이 프로즌 비트이고 그 값은 1일 때) 중 하나를 이용하여 결정될 수 있다. 참고로 폴라 부호는 프로즌 비트의 값에 따라 성능의 차이는 없으며, 일반적으로 올 제로 벡터(All-zero Vector)를 프로즌 비트로 사용한다. 이 경우 u₂에 대한 LLR 계산 함수인 g'는 하기 <수학식 13>으로 표현될 수 있다.

한편, 기존의 복호 방식에 사용되는 함수 g와 본 개시에서 제안하는 복호 방식에서 사용되는 함수 g'에 의한 복호 값이 동일한 결과를 갖는다는 것은 아래와 같이 설명할 수 있다.

우선 u₁이 프로즌 비트인 경우 함수 g와 g'가 동일한 결과를 갖는다는 것은 <수학식 11>과 <수학식 13>에서 u1에 0 또는 1의 동일한 값을 대입할 경우 그 결과가 동일한 것을 알 수 있다.

한편, u1이 정보 비트인 경우 u₁ 의 복호 결과는 함수 f에 의하여 결정될 것이다. 이때 고려할 수 있는 경우의 수는 (1) L_x1과 L_x2 가 같은 부호를 갖는 경우, (2) L_x1과 L_x2가 다른 부호를 갖는 경우로 총 2가지이다. 참고로, L_x1과 L_x2 가 모두 0인 경우는 위의 두 경우 중 어느 쪽으로 포함시켜도 이하의 설명은 유효하다. 각각의 경우에 대하여 아래에서 설명한다.

(1) L_x1과 L_x2 가 같은 부호를 갖는 경우

채널의 두 LLR 값의 부호가 동일한 경우 함수 f 에 의하여 u₁의 LLR 값은 양수의 값이 된다. 따라서 u₁을 복호한 값은 0이 된다. 이 경우 u₂의 LLR 을 계산해보면 u₁이 0이므로 (L_x1+L_x2) 의 값을 가지며 이는 x2의 LLR 값의 부호와 동일한 부호가 된다.

(2) L_x1과 L_x2가 다른 부호를 갖는 경우

채널의 두 LLR 값의 부호가 다른 경우 함수 f에 의하여 u₁의 LLR 값은 음수가 된다. 따라서 u₁을 복호한 값은 1이 된다. u₂의 LLR 을 계산하면 u₁이 1이므로 (-L_x1 + L_x2)의 값이 된다. 여기서 L_x1의 부호는 L_x2와 서로 다르므로, -L_x1의 부호는 L_x2의 부호와 같다. 따라서 이 경우에도 u₂의 LLR 값이 부호는 x2의 LLR 값의 부호와 동일하게 된다.

상술한 바에 따라 함수 g와 g'은 서로 동일한 결과를 갖는 함수이다.

한편, 함수 g를 g'으로 변환하는 것은 실제 복호 과정에서 큰 영향을 주지 않는 것처럼 생각될 수 있다. 그러나 함수 g는 u₁ 값에 대한 함수였지만, g'는 u₁ 값에 대한 함수가 아니라는 점에서 큰 차이가 있다. 즉, g'는 u₁ 값에 대한 함수가 아니라는 것은 u₁과 u₂에 대한 복호 과정이 병렬적으로(Parallel) 수행될 수 있음을 의미한다. 따라서 함수 g를 사용하는 기존의 복호 방식은 u₁에 대한 복호를 먼저 수행하고, u₁에 대한 복호 결과를 이용하여 u₂에 대한 복호를 수행하는 직렬적 복호 방식이지만, 본 개시에서는 g'을 사용하여 복호를 수행하기 때문에, u₁과 u₂가 동시에 복호될 수 있는 병렬적 복호 방식이 사용되어 복호 지연을 감소시킬 수 있다.

상술한 내용을 도 5 내지 도 7에 따라 함수 f와 함수 g'에 대한 구조를 참조하여 설명한다.

도 5는 본 개시의 실시예에 따라 폴라 부호의 복호 시 사용되는 함수 f의 일반적인 형태를 논리적으로 구현한 것을 설명하는 도면이다. 도 5는 상기 <수학식 11>의 첫 번째 식(L1)에 포함된 f를 구현한 것이다. <수학식 11>의 구성 요소(521, 523)들을 포함하고 있음을 볼 수 있다. 다만, 이는 기존의 폴라 부호를 이용한 복호 시에 사용되는 함수 f와 동일하다.

도 6은 본 개시의 실시예에 따라 폴라 부호의 복호 시 사용되는 <수학식 12>의 함수 g'의 일반적인 형태를 논리적으로 구현한 도면이다. 도 6을 참조하면, 도 6은 <수학식 12>를 구현한 것이기 때문에, <수학식 12>의 구성 요소(621, 623)들을 포함하고 있음을 볼 수 있다.

도 6을 참조하면, 함수 g'는 입력 비트의 LLR 값은, 현재 레이어의 첫 번째 입력이 정보 비트이면, 바로 이전 레이어에서 입력 비트의 LLR 값에 의해서 결정되고, 현재 레이어의 첫 번째 입력이 프로즌 비트이면, 바로 이전 레이어에서 입력 비트의 LLR 값 및 프로즌 비트의 값에 의해서 결정된다.

한편, 도 7은 본 개시의 실시예에 따라 폴라 부호의 복호 시 사용되는 함수 g'에 대하여 프로즌 비트가 0인 경우의 형태를 논리적으로 구현한 도면이다. 프로즌 비트가 0인 경우인 것을 제외하고는 도 6의 구성과 동일하다.

한편, 상기 도 5 및 도 6의 구조에 의한 함수 f, g'을 사용하여 현재 비트의 LLR 값을 계산하는 경우, 현재 비트의 LLR 값은 이전 비트의 LLR 값에만 영향을 받는 것을 알 수 있다. 이러한 연산 방식을 N=4인 경우로 확장하면 도 8과 같다.

도 8은 본 개시의 실시예에 따라 N=4일 경우의 복호 방식을 설명하는 도면이다.

상기 함수 f, g'은 2 비트 입력 채널을 채널 LLR 값을 이용하여 입력 비트 LLR 값으로 변환하는 함수이다. 길이가 4인 경우에는 구조가 2개의 계층으로 구성된 것으로 볼 수 있다. 본 개시에서는 이러한 하나의 구조를 "레이어(Layer)"로 칭할 것이다. 도 8에는 레이어 1(801) 및 레이어 2(803)로 도시되었다. 레이어들의 순서는 레이어들을 구분하기 위한 것이기 때문에 그 순서는 오른쪽 또는 왼쪽 중 어디에서 시작되어도 무방하다. 다만, 도 8에서 복호의 순서는 yi==>xi==>ui의 순으로 진행된다. 한편, 이렇게 구분된 레이어들에 따라 하나의 레이어의 출력 비트의 LLR 값을 다음 레이어의 입력 비트의 LLR 값으로 이용할 수 있다.

도 8에서, 레이어 2(803)에 관련된 첫 번째 단계에서, x₁~x₄에 대한 LLR 값을 이용하여 v_(1,1)~v_(1,4)에 대한 LLR 을 계산한다. 레이어 1(801)에 관련된 두 번째 단계에서, 상기 첫 번째 단계에서 계산된 v_(1,1)~ v_(1,4)의 LLR 값을 이용하여 u₁~u₄에 대한 LLR을 계산한다. 만약 길이가 N=2ⁿ인 폴라 부호의 경우 총 n 개의 레이어가 존재하게 되는데, 그에 따라 본 개시에서 제안된 방식에 의하여 복호를 수행할 경우에는 n 번의 단계를 거쳐서 복호 연산이 완료될 수 있다.

지금까지 설명된 본 개시에서 제안된 복호 방식을 간략히 요약하면 다음과 같다.

기존의 폴라 부호를 이용한 복호 방식에서 사용되는 함수 f와 g 중 g는 f 연산의 결과에 따라 u1의 LLR 값이 결정된 이후에 수행될 수 있으므로 시간 지연이 크다. 본 개시에서는 함수 g를 u1과 무관한 함수인 g'으로 변환하였고, 그에 따라 f와 g'이 병렬로 동시 연산이 가능하다. 따라서 N=2인 폴라 부호의 경우 총 1의 연산 시간 안에 복호 연산이 완료될 수 있다. 이를 일반화하면, N=2ⁿ인 폴라 부호의 경우 총 n 개의 레이어가 있고, 각 레이어마다 1의 연산 시간이 필요하므로, 전체 복호를 위하여 필요한 연산 시간은 n이 될 것이다.

이하에서는 폴라 부호의 길이를 8로 가정하고 본 개시의 실시예에 의한 함수 f, g'을 이용하여 폴라 부호를 복호하는 과정을 상세히 설명한다.

이하에서 본 개시에 의한 첫 번째 복호 방식은 최소 지연을 위한 것으로, 도 9 및 <표 1>을 참조하여 설명한다.

도 9는 본 개시의 실시예에 따라 길이 8인 폴라 부호를 함수 f, g'을 사용하여 복호하는 과정을 복호 시간별로 설명하는 도면이다.

하기 <표 1>은 상기 도 9의 폴라 부호에서 프로즌 비트의 위치는 u_i=(1,2,3,5)이고, 프로즌 비트의 값이 0인 경우를 가정하여, 본 개시에 의한 첫 번째 방식의 복호 동작을 복호 시간 별로 결과값을 기재한 것이다.

(1) t=0

<표 1>에서 t=0인 영역은 초기 상태(intial state)로 표기되어 있다.

그에 따라 프로즌 비트인 u₁, u₂, u₃, u₅의 값은 모두 "0"으로 표기되어 있다. 한편, 입력 채널(xi)들 각각의 LLR 값은 임의로 (L1, -L2, L3, L4, -L5, -L6, L7, L8)으로 가정하였다. 또한, 0 < L1 < ... < L8 이라 가정하자.

(2) t=1

<표 1>의 t=1에서는 “프로즌 비트 초기화”가 수행된다.

t=1에서는 도 9의 v_{(1, i)}(i=1~8)의 값이 결정되어야 한다. 한편, 도 10에서 t=1인 영역이 프로즌 비트 초기화(FB initialization)로 표기되어 있다. 본 개시에서 정의하는 프로즌 비트 초기화는 다음과 같다. 상기 <수학식 12>를 다시 참조하면, 함수 g'을 정의하면서 u₁ 비트가 정보 비트인지 프로즌 비트인지 여부에 따라 LLR 값을 계산하는 수식이 다르다. 따라서 복호 동작을 시작하기 전에 입력 메시지 중 프로즌 비트의 위치 및 값을 이용하여 복호기 내부(Internal)의 비트인 (v_{( 1,i )}, v_{( 2,i )}; i=1,...,8) 중 어떤 비트가 프로즌 비트인지 여부를 결정한다. 이러한 과정을 "프로즌 비트 초기화(FB Initialization)"라고 할 것이다.

프로즌 비트 초기화의 과정은 t=1에서 수행된다. 프로즌 비트 초기화를 수행하는 이유는, 프로즌 비트는 이미 알려진 값이기 때문에 프로즌 비트가 있는 위치에 대해서는 복호를 수행할 필요가 없다. 따라서 프로즌 비트가 있는 위치에 대해서는 복호를 위한 연산이 필요하지 않으므로, 전체 복호 동작에 앞서 프로즌 비트를 찾는 것이다.

프로즌 비트 초기화의 구체적 내용은 다음과 같다.

상기 도 2에서 설명된 것처럼, u_i 와 u_(i+1)을 이용하여 v_{( 1,i )}, v_{( 1,i + 1)}의 값이 생성됨을 알 수 있다. 여기서 i=1,3,5,7이다. 한편, u₁과 u₂는 모두 프로즌 비트이므로 v_(1,1)과 v_(1,2)는 u₁, u₂ 값에 의하여 결정이 된다. 따라서 내부 비트인 v_(1,1)과 v_(1,2)는 프로즌 비트가 되며, 해당 프로즌 비트의 값은 복호기의 저장부에 저장된다. 이러한 연산 과정을 도 9에서 나타내기 위하여 v_(1,1) 및 v_(1,2)에는 참조 번호 (1)이 표기되어었고, v_(2,1)에는 참조 번호 (2)가 표기되었다.

한편, v_(1,3) 및 v_(1,4)에 대하여, u₃은 프로즌 비트이지만 u₄는 정보 비트이므로 v_(1,3) 및 v_(1,4)의 값은 u₄ 값에 의하여 변할 수 있다. 즉, v_(1,3) 및 v_(1,4) 의 비트들은 정보 비트가 되므로, 아직 그 값을 알지 못하기 때문에 현재 단계에서 해당 값은 결정될 수 없다. 동일한 방식으로 v(1,5)~v(1,8)의 값들은 프로즌 비트에 의해서 결정되지 않으므로 모두 정보 비트의 역할을 수행한다. 따라서 t=1 일 때에는 v_(1,1), v_(1,2) 의 값만이 결정된다.

상술한 바에 따라 미리 약속된 프로즌 비트 u_i=(1,2,3,5)=0에 의하여 내부 비트의 프로즌 비트가 초기화되었다. 즉, 입력 프로즌 비트들에 의하여 결정될 수 있는 내부 프로즌 비트들을 모두 결정할 수 있다. 이렇게 프로즌 비트가 결정되면 이하에서는 각 레이어들 별로 수행되는 복호 동작이 설명된다.

(2) t=2

<표 1>의 t=1에서는 “레이어 3 업데이트”가 수행된다. 즉, 레이어 3의 xi의 LLR 값들을 이용하여 도 9에서 (3)으로 표기된 함수 연산들을 동시에 수행하여, 레이어 2의 값들인 v_{( 2,i )}가 병렬적으로 연산되는 단계이다. 그에 따라 t=2 에서 도 9의 v_{(2, i)}(i=1~8)의 값이 결정된다. 이를 바탕으로 v_{( 2.i )}의 값을 계산한다. 한편, 상기 프로즌 비트들인 v_(1,1), v_(1,2)는 모두 다른 정보 비트와 연결된 상태에서 v(2,i)(i=1,2,3,4)의 값을 생성하는데 사용된다. 따라서 모든 v(2,i)는 정보 비트가 된다. 구체적으로 xi의 LLR 값을 이용하여 v_{( 2.i )}의 값을 계산하는 예는 아래와 같다.

도 9를 참조하면, 레이어 3의 xi에 대하여 f와 g' 연산을 수행할 때 v(2,i)와 v(2,i+4)의 LLR 값은 xi 및 x(i+4) (i=1,2,3,4) 의 LLR 값의 조합으로 생성됨을 알 수 있다. 따라서 레이어 3에서의 f와 g' 연산을 동시에 수행하여 v(2,1)~v(2,8) 까지의 LLR 값은 (-L1, L2, L3, L4, -(L1+L5), -(L2+L6), (L3+L7), (L4+L8))와 같이 계산된다. 이러한 결과 값은 <표 1>에 기재되어 있다.

(3) t=3

<표 1>의 t=3에서는 “레이어 2 업데이트”가 수행된다. 즉, 레이어 2의 v_{( 2,i )}의 LLR 값들을 이용하여 도 9에서 (4)로 표기된 함수 연산들을 동시에 수행하여 레이어 1의 값들인 v_(1,i)가 병렬적으로 연산되는 단계이다.

한편, 앞서 설명된 것처럼 v_(1,1), v_(1,2) 의 값은 프로즌 비트 초기화 단계에서 이미 “0”으로 결정된 상태이다. t=3에서 v(1,3)의 LLR 을 계산할 때에 프로즌 비트인 v_(1,1)이 사용된다. 따라서 g' 연산 시에는 프로즌 비트에 대한 연산을 수행하여 프로즌 비트가 업데이트된다. v(1,4)의 연산 시에도 프로즌 비트인 v_(1,2)가 사용되므로 v(1,3)의 LLR 값 연산 과정과 동일한 방식에 따라 프로즌 비트가 업데이트된다.

반면 v(1,5)~v(1,8)은 모두 정보 비트이므로 f 함수 및 g' 함수 중 정보 비트에 대한 연산으로 LLR 값을 업데이트 할 수 있다. 결과적으로 v_{( 1,i )}의 LLR 값은 (0, 0, (-L1+L3), (L2+L4), -(L1+L5), -(L2+L6), (L1+L3+L5+L7), (L2+L4+L6+L8))이 된다. 이는 <표 1>에 기대되어 있다.

(4) t=4

<표 1>의 t=4에서는 “레이어 1 업데이트”가 수행된다. 즉, 레이어 1의 v_{( 1,i )}의 LLR 값들을 이용하여 도 9에서 (5)로 표기된 함수 연산들을 동시에 수행하여 u_i가 병렬적으로 연산되는 단계이다. t=4에서 u₄, u₆, u₇, u₈ 에 대한 LLR 값 연산을 함수 f와 g'을 사용하여 수행할 수 있다. 이 때 획득한 최종 LLR 값은 (0, 0, 0, (-L1+L2+L3+L4), 0, -(L1+L2+L5+L6), (L1+L3+L5+L7), (L1+ L2+ L3+ L4+ L5+ L6+ L7+ L8))이 된다. 여기서 0은 프로즌 비트를 의미한다. 따라서 최종적으로 복호 결과는 (0,0,0,0,0,1,0,0)이 된다.

지금까지 설명된 본 개시에서 제안하는 복호 방식의 연산 시간은 아래와 같다.

우선 프로즌 비트의 초기화 과정은 u_i 로부터의 비트 연산을 통하여 차례로 v_{( 1,i )}, v_(2,i) 의 순서로 진행이 되며 길이가 N=2ⁿ인 폴라 부호의 경우 최대 (log N -1) [클럭 또는 복호 시간]이 필요하다. 다음으로 채널 LLR 값으로부터 복호된 출력을 생성하는 과정은 완전하게 병렬적으로 수행될 경우, 각 레이어 별로 1 [클럭 또는 복호 시간]만큼의 시간의 소요된다. 따라서 전체 log N [클럭 또는 복호 시간]만큼의 시간이 필요하다.

따라서 본 개시에서 제안하는 복호 방식은 전체 2*log N - 1 [클럭 또는 복호 시간]만큼의 복호 지연시간을 갖게 된다. 이 연산을 달성하기 위해서는 각 중간 단계 별로 결정되는 비트의 LLR 값을 모두 저장해야 한다. 따라서 이를 위하여 복호기의 메모리 용량은 전체 N*(log N - 1) 이 필요하다.

이하에서는 상술한 실시예에 대한 변형 실시 예들이 도 10 또는 도 11에서 설명된다.

도 9에서 설명된 실시예는 지연 시간이 최소가 되도록 설정된 실시예이다. 다만, 도 9의 실시예의 경우 각 레이어 별로 LLR 값이 계산되고 저장되어야 하므로 복호기 내부의 메모리 용량이 증가한다. 그런데 어플리케이션에 따라 메모리 용량의 증가가 어려운 경우에는 도 9의 실시예에서 병렬 처리의 개수를 감소시키면 필요한 메모리의 용량이 감소할 수 있을 것이다.

도 10은 본 개시의 변형 실시예에 따라 길이 8인 폴라 부호를 함수 f, g'을 사용하여 복호하는 과정에서 복호 시간 별로 설명하는 도면이다.

한편, 하기 <표 2>는 상기 도 10의 복호 과정에 의한 복호 시간 별 결과 값을 기재한 것이다

상기 도 10의 방식은 지연 시간과 메모리 용량과의 트레이드 오프(Tradeoff)를 고려하여 병렬 처리가 가능한 비트들의 개수를 조정하는 방식이다. 도 10에서는 폴라 부호를 이용하여 복호를 수행할 때, 병렬 처리가 가능한 개수(M)를 4로 가정하였을 때의 실시예이다. 상기 도 9의 실시예와 비교하면, 도 9는 M=8인 경우이고 도 10은 M=4인 경우의 실시예이다.

도 10의 실시예는 도 9의 실시예와 기본적인 동작은 유사하다. 다만, 하나의 레이어에서 병렬 처리되는 비트들의 개수가 4개인 점이 도 9의 실시예와 다르다. <표 2>에서, t=1에서 v_{(2, i)}를 구할 때, 4개의 LLR 값들만이 결정되었고, 나머지 4개는 병렬 처리되지 않았음을 나타내기 위하여 음영 처리되었음을 볼 수 있다. 나머지 시간들에서도 동일한 방식으로 4개의 비트들에 대한 LLR값이 결정된 것을 볼 수 있다.

한편, N=8일 때, 가능한 상기 M의 값은 8, 4, 2, 1이 될 수 있다. M=8인 경우는 상기 도 9에서 설명된 것으로 지연 시간이 최소가 되는 실시예이고, M=4인 경우는 상기 도 10 및 <표 2>에서 도시되었고, 이는 지연 시간과 메모리 용량을 함께 고려한 것이다. M=2인 경우도 가능하며 M=2인 경우는 아래의 도 11 및 <표 3>에 도시되었다. 한편, M=1이라면 기존 방식에 의한 복호 방식이 된다.

도 11은 본 개시의 변형 실시예에 따라 길이 8인 폴라 부호를 함수 f, g'을 사용하여 복호하는 과정에서 복호 시간 별로 설명하는 도면이다.

한편, 하기 <표 3>은 상기 도 11의 복호 과정에 의한 복호 시간 별 결과 값을 기재한 것이다.

도 11의 실시예는 도 10과 유사하지만, M=2이다. 이 경우 u_i에 대한 LLR 값을 계산할 때 1 연산 시간 동안 2개의 비트에 대한 연산이 동시에 수행된다. 이 경우 기존 방식에 비하여 지연 시간의 적어지지만, 연산 시 필요로 하는 메모리의 용량은 종래 기술에 의한 SPSC 복호기와 동일하다. 도 11의 실시예의 복호 지연시간은 1.5*N² 이다. 이는 기존의 SPSC 복호기의 지연 시간인 2*N² 보다 약 25% 감소한 것이다.

이하에서는 상술한 본 개시의 실시예에 의한 전체 방법 및 수신기의 구성을 간략히 설명한다.

도 12는 본 개시의 실시예에 의한 전체 복호 방법을 설명하는 도면이다.

1201 단계에서는 함수 f와 g'이 결정된다. 상기 함수 f와 g'는 상기 <수학식 11>, <수학식 12> 및 <수학식 13>에 설명된 바와 같다. 이후, 본 개시에 따라 입력 비트들에 대한 복호 동작을 수행한다. 구체적으로, 1203단계에서는 프로즌 비트 초기화를 수행하여 복호기 내부 비트들에서 프로즌 비트에 해당하는 비트들을 결정한다. 1205단계에서는 상위 레이어로부터 순차적으로 비트들의 LLR 값을 병렬적으로 결정하는 방식으로 복호 동작을 수행한다. 구체적인 동작 예는 도 9에서 설명되었기 때문에 상세한 설명은 생략한다.

도 13은 본 개시의 실시예에 의한 수신 장치의 구성을 설명하는 도면이다.

수신 장치는 송수신부(1301), 제어부(1303), 복호부(1305)를 포함한다. 상기 복호부(1305) 내부에 메모리(미도시)가 포함되거나, 또는 복호부(1305) 외부에 메모리(미도시)가 포함될 수 있다.

송수신부(1301)는 송신기가 송신한 신호들을 수신하여 제어부(1303)로 전달한다. 제어부(1303)는 본 개시의 복호 동작에 필요한 일반적인 제어를 수행할 수 있다. 예를 들어, f, g' 함수를 결정하고 이를 복호부(1305)에 전달하거나, 메모리 용량이나 또는 지연 시간 등을 고려하여 비트들에 대한 동시(또는 병렬적) 복호가 가능한 비트 수를 결정하고, 이를 복호부(1305)로 전달할 수 있다.

복호부(1305)는 상술한 바에 따라 레이어 단위로 비트들에 대한 복호를 병렬적으로 수행한다. 이에 대해서는 도 9에서 상세히 설명하였으므로 생략한다.

지금까지 상술한 본 개시의 실시예들을 통하여 기존의 폴라 부호를 이용한 복호 방식에 비하여, (2*log N - 1)의 지연 시간의 달성이 가능하다. 또한, 시간 지연과 메모리 용량을 고려하여 병렬 처리할 수 있는 비트들의 개수를 조정할 수 있다.

상술한 본 개시의 특정 측면들은 또한 컴퓨터 리드 가능 기록 매체(computer readable recording medium)에서 컴퓨터 리드 가능 코드(computer readable code)로서 구현될 수 있다. 컴퓨터 리드 가능 기록 매체는 컴퓨터 시스템에 의하여 리드될 수 있는 데이터를 저장할 수 있는 임의의 데이터 저장 디바이스이다. 상기 컴퓨터 리드 가능 기록 매체의 예들은 리드 온니 메모리(Read-Only Memory: ROM)와, 랜덤-접속 메모리(Random-Access Memory: RAM)와, CD-ROM들과, 마그네틱 테이프(magnetic tape)들과, 플로피 디스크(floppy disk)들과, 광 데이터 저장 디바이스들, 및 캐리어 웨이브(carrier wave)들(상기 인터넷을 통한 데이터 송신과 같은)을 포함할 수 있다. 상기 컴퓨터 리드 가능 기록 매체는 또한 네트워크 연결된 컴퓨터 시스템들을 통하여 분산될 수 있고, 따라서 상기 컴퓨터 리드 가능 코드는 분산 방식으로 저장 및 실행된다. 또한, 본 개시를 성취하기 위한 기능적 프로그램들, 코드, 및 코드 세그먼트(segment)들은 본 개시가 적용되는 분야에서 숙련된 프로그래머들에 의하여 쉽게 해석될 수 있다.

또한 본 개시의 일 실시예에 따른 장치 및 방법은 하드웨어, 소프트웨어 또는 하드웨어 및 소프트웨어의 조합의 형태로 실현 가능하다는 것을 알 수 있을 것이다. 이러한 임의의 소프트웨어는 예를 들어, 삭제 가능 또는 재기록 가능 여부와 상관없이, ROM 등의 저장 장치와 같은 휘발성 또는 비휘발성 저장 장치, 또는 예를 들어, RAM, 메모리 칩, 장치 또는 집적 회로와 같은 메모리, 또는 예를 들어 CD, DVD, 자기 디스크 또는 자기 테이프 등과 같은 광학 또는 자기적으로 기록 가능함과 동시에 기계(예를 들어, 컴퓨터)로 읽을 수 있는 저장 매체에 저장될 수 있다. 본 개시의 일 실시예에 따른 방법은 제어부 및 메모리를 포함하는 컴퓨터 또는 휴대 단말에 의하여 구현될 수 있고, 상기 메모리는 본 개시의 실시 예들을 구현하는 지시들을 포함하는 프로그램 또는 프로그램들을 저장하기에 적합한 기계로 읽을 수 있는 저장 매체의 한 예임을 알 수 있을 것이다.

따라서, 본 개시는 본 명세서의 임의의 청구항에 기재된 장치 또는 방법을 구현하기 위한 코드를 포함하는 프로그램 및 이러한 프로그램을 저장하는 기계(컴퓨터 등)로 읽을 수 있는 저장 매체를 포함한다. 또한, 이러한 프로그램은 유선 또는 무선 연결을 통하여 전달되는 통신 신호와 같은 임의의 매체를 통하여 전자적으로 이송될 수 있고, 본 개시는 이와 균등한 것을 적절하게 포함한다.

Claims (14)

1. 폴라 부호를 이용한 복호 방법에 있어서,
   입력 비트들의 복호를 위한 제1 함수와, 상기 제1 함수에 의한 이전 입력 비트의 로그 우도율(Log Likelihood Ratio: LLR) 값에 종속하지 않은 제2 함수를 결정하는 과정과,
   상기 제1 함수 및 상기 제2 함수를 이용하여 상기 입력 비트들을 병렬적으로 복호하는 과정을 포함하는 복호 방법.
2. 제1항에 있어서, 상기 복호하는 과정은,
   상기 입력 비트의 길이가 2^N인 경우, 상기 N개의 레이어들 단위로 각각의 레이어에 포함되는 비트들에 대한 LLR 값을 순차적으로 결정하는 과정을 포함하는 복호 방법.
3. 제2항에 있어서, 상기 복호하는 과정은,
   상기 입력 비트들 중 소정 위치의 소정 값을 갖는 적어도 하나의 입력 프로즌 비트를 이용하여 내부 프로즌 비트를 결정하는 과정과,
   상기 N개의 레이어들 중 상위 레이어들부터 순차적으로 상기 레이어의 비트들에 대한 LLR 값을 결정하는 과정을 더 포함하는 복호 방법.
4. 제3항에 있어서,
   상기 결정된 내부 프로즌 비트와, 상기 레이어 단위로 순차적으로 복호된 결과 값은 메모리에 저장됨을 특징으로 하는 복호 방법.
5. 제2항에 있어서,
   현재 레이어의 LLR 값은, 상기 현재 레이어의 첫 번째 입력 비트가 정보 비트이면 바로 이전 레이어에서의 입력 비트의 LLR 값에 의해서 결정되고, 상기 현재 레이어의 첫 번째 입력 비트가 상기 프로즌 비트이면, 상기 바로 이전 레이어에서 입력 비트의 LLR 값 및 상기 프로즌 비트의 값에 의해서 결정됨을 특징으로 하는 복호 방법.
6. 제1항에 있어서,
   상기 병렬적으로 복호될 입력 비트들의 개수는, 복호 시의 시간 지연과 복호 시에 필요한 메모리 용량을 고려하여 결정됨을 특징으로 하는 복호 방법.
7. 제1항에 있어서,
   상기 제1 함수는, 하기 <수학식>이고,
   

   

   
   상기 제2 함수는 하기 <수학식> 이고,
   

   

   
   상기 L_u1은 현재 레이어의 첫 번째 비트의 LLR 값이고, 상기 L_u2는 현재 레이어의 두 번째 비트의 LLR 값이고 상기 L_x1는 현재 레이어의 첫 번째 입력 값이며, 상기 L_x2는 현재 레이어의 두 번째 입력 값인 복호 방법.
8. 폴라 부호를 이용하여 복호를 수행하는 수신기에 있어서,
   입력 비트들의 복호를 위한 제1 함수와, 상기 제1 함수에 의한 이전 입력 비트의 로그 우도율(Log Likelihood Ratio: LLR) 값에 종속하지 않은 제2 함수를 결정하는 제어부와,
   상기 제1 함수 및 상기 제2 함수를 이용하여 상기 입력 비트들을 병렬적으로 복호하는 복호부를 포함하는 수신기.
9. 제8항에 있어서, 상기 복호부는,
   상기 입력 비트의 길이가 2^N인 경우, 상기 N개의 레이어들 단위로 각각의 레이어에 포함되는 비트들에 대한 LLR 값을 순차적으로 결정하는 수신기.
10. 제9항에 있어서, 상기 복호부는
    상기 입력 비트들 중 소정 위치의 소정 값을 갖는 적어도 하나의 입력 프로즌 비트를 이용하여 내부 프로즌 비트를 결정하고, 상기 N개의 레이어들 중 상위 레이어들부터 순차적으로 상기 레이어의 비트들에 대한 LLR 값을 결정하는 수신기.
11. 제10항에 있어서,
    상기 결정된 내부 프로즌 비트와, 상기 레이어 단위로 순차적으로 복호된 결과 값을 저장하는 메모리를 더 포함하는 수신기.
12. 제9항에 있어서,
    현재 레이어의 LLR 값은 상기 현재 레이어의 첫 번째 입력 비트가 정보 비트이면, 바로 이전 레이어에서의 입력 비트의 LLR 값에 의해서 결정되고,
    상기 현재 레이어의 첫 번째 입력 비트가 상기 프로즌 비트이면, 상기 바로 이전 레이어에서 입력 비트의 LLR 값 및 상기 프로즌 비트의 값에 의해서 결정됨을 특징으로 하는 수신기.
13. 제8항에 있어서,
    상기 병렬적으로 복호될 입력 비트들의 개수는, 복호 시의 시간 지연과 복호 시에 필요한 메모리 용량을 고려하여 결정됨을 특징으로 하는 수신기.
14. 제8항에 있어서,
    상기 제1 함수는, 하기 <수학식>이고,
    

    

    
    상기 제2 함수는 하기 <수학식> 이고,
    

    

    
    
    상기 L_u1은 현재 레이어의 첫 번째 비트의 LLR 값이고, 상기 L_u2는 현재 레이어의 두 번째 비트의 LLR 값이고 상기 L_x1는 현재 레이어의 첫 번째 입력 값이며, 상기 L_x2는 현재 레이어의 두 번째 입력 값인 수신기.
    

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