KR20170051603A - 막 형성 방법 및 이를 이용한 자기 기억 소자의 제조방법 - Google Patents

막 형성 방법 및 이를 이용한 자기 기억 소자의 제조방법 Download PDF

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Abstract

막 형성 방법은, 하부 구조체 상에, 상기 하부 구조체로부터 수직적으로 이격되고 수평적으로 서로 이격된 제1 절연체 및 제2 절연체를 제공하는 것, 상기 제1 절연체 및 상기 제2 절연체로부터 제1 이온 소스 및 제2 이온 소스를 각각 발생시키는 것, 및 상기 제1 이온 소스 및 상기 제2 이온 소스를 이용하여 상기 하부 구조체 상에 절연막을 형성하는 것을 포함한다. 상기 제1 절연체 및 상기 제2 절연체는 서로 동일한 물질을 포함한다.

Description

막 형성 방법 및 이를 이용한 자기 기억 소자의 제조방법{METHOD OF FORMING LAYERS AND METHOD OF FORMING MAGNETIC MEMORY DEVICES USING THE SAME}
본 발명은 스퍼터링 방법을 이용한 막 형성 방법 및 이를 이용한 자기 기억 소자의 제조방법에 관한 것이다.
전자 기기의 고속화 및/또는 저 소비전력화 등에 따라, 전기 기기에 포함되는 반도체 기억 소자의 고속화 및/또는 낮은 동작 전압 등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 기억 소자로서 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광 받고 있다.
일반적으로, 자기 기억 소자는 자기터널접합 패턴(Magnetic tunnel junction pattern; MTJ)을 포함할 수 있다. 자기터널접합 패턴은 두 개의 자성체들과 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체들의 자화 방향들에 따라 자기터널접합 패턴의 저항 값이 달라질 수 있다. 예를 들면, 두 자성체들의 자화 방향들이 서로 반평행한 경우에 자기터널접합 패턴은 큰 저항 값을 가질 수 있으며, 두 자성체들의 자화 방향들이 서로 평행한 경우에 자기터널접합 패턴은 작은 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 데이터를 기입/판독할 수 있다.
전자 산업이 고도로 발전함에 따라, 자기 기억 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 하부 막과의 격자 정합이 가능하고 증착 속도가 빠른 막 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 양산이 용이한 자기 기억 소자의 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 우수한 신뢰성을 갖는 자기 기억 소자의 제조방법을 제공하는데 있다.
본 발명에 따른 막 형성 방법은, 하부 구조체 상에, 상기 하부 구조체로부터 수직적으로 이격되고 수평적으로 서로 이격된 제1 절연체 및 제2 절연체를 제공하는 것, 상기 제1 절연체 및 상기 제2 절연체로부터 제1 이온 소스 및 제2 이온 소스를 각각 발생시키는 것, 및 상기 제1 이온 소스 및 상기 제2 이온 소스를 이용하여 상기 하부 구조체 상에 절연막을 형성하는 것을 포함할 수 있다. 상기 제1 절연체 및 상기 제2 절연체는 서로 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 절연체 및 상기 제2 절연체의 각각은 금속 산화물을 포함할 수 있다.
일 실시예에 따르면, 상기 절연막은 상기 제1 절연체 및 상기 제2 절연체와 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 절연체, 상기 제2 절연체, 및 상기 절연막의 각각은 금속 산화물을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 이온 소스 및 상기 제2 이온 소스를 발생시키는 것, 및 상기 절연막을 형성하는 것은, 상기 제1 절연체 및 상기 제2 절연체를 타겟들로 이용하는 고주파 스퍼터링(RF sputtering) 공정에 의해 수행될 수 있다.
본 발명에 따른 막 형성 방법은, 상기 절연막 상에 열처리 공정을 수행하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 하부 구조체의 최상부는 결정 구조를 갖는 도전막일 수 있다.
일 실시예에 따르면, 상기 절연막은 상기 도전막과 상기 절연막 사이의 계면에서 격자 정합(lattice matching)을 이룰 수 있다.
본 발명에 따른 자기 기억 소자의 제조방법은, 기판 상에 제1 자성막, 비자성막, 및 제2 자성막을 차례로 형성하는 것을 포함할 수 있다. 상기 비자성막을 형성하는 것은 복수 개의 절연체들을 타겟들로 이용하는 스퍼터링 공정을 수행하는 것을 포함할 수 있다. 상기 복수 개의 상기 절연체들은 서로 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 복수 개의 상기 절연체들의 각각은 금속 산화물을 포함할 수 있다.
일 실시예에 따르면, 상기 비자성막은 상기 복수 개의 상기 절연체들과 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 비자성막 및 상기 복수 개의 상기 절연체들의 각각은 금속 산화물을 포함할 수 있다.
일 실시예에 따르면, 상기 스퍼터링 공정은 상기 제1 자성막이 형성된 후, 및 상기 제2 자성막이 형성되기 전에 수행될 수 있다. 상기 비자성막을 형성하는 것은, 상기 스퍼터링 공정이 수행된 후, 그리고 상기 제2 자성막이 형성되기 전에 열처리 공정을 수행하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 비자성막은 상기 제1 자성막과의 계면에서 격자 정합을 이룰 수 있다.
일 실시예에 따르면, 상기 비자성막은 터널 배리어일 수 있다.
일 실시예에 따르면, 상기 제1 자성막 및 상기 제2 자성막 중 어느 하나는 자유층이고, 다른 하나는 고정층일 수 있다.
일 실시예에 따르면, 상기 제1 자성막 및 상기 제2 자성막의 각각은 상기 비자성막과 상기 제2 자성막의 계면에 평행한 자화 방향을 가질 수 있다.
일 실시예에 따르면, 상기 제1 자성막 및 상기 제2 자성막의 각각은 상기 비자성막과 상기 제2 자성막의 계면에 수직한 자화 방향을 가질 수 있다.
일 실시예에 따르면, 상기 스퍼터링 공정은 고주파 스퍼터링(RF sputtering) 공정일 수 있다.
일 실시예에 따르면, 상기 복수 개의 상기 절연체들에 각각 인가되는 전압들은 서로 동일할 수 있다.
본 발명의 개념에 따르면, 하부 막과의 격자 정합이 가능하고 증착 속도가 빠른 막 형성 방법이 제공될 수 있다.
본 발명의 개념에 따른 막 형성 방법을 이용하여 자기터널접합의 일부를 구성하는 터널 배리어를 형성하는 경우, 우수한 신뢰성을 갖는 자기 기억 소자의 양산이 용이할 수 있다.
도 1은 본 발명의 개념에 따른 막 형성 방법을 설명하기 위한 순서도이다.
도 2 내지 도 4는 본 발명의 개념에 따른 막 형성 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 순서도이다.
도 6은 도 5의 S110 단계를 설명하기 위한 순서도이다.
도 7 내지 도 12는 본 발명의 일 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 단면도들이다.
도 13은 본 발명의 일 실시예에 따른 자기터널접합 패턴의 일 예를 설명하기 위한 단면도이다.
도 14는 본 발명의 일 실시예에 따른 자기터널접합 패턴의 다른 예를 설명하기 위한 단면도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 개념에 따른 막 형성 방법을 설명하기 위한 순서도이다. 도 2 내지 도 4는 본 발명의 개념에 따른 막 형성 방법을 설명하기 위한 단면도들이다.
도 1 및 도 2를 참조하면, 하부 구조체(30) 상에 복수 개의 절연체들이 제공될 수 있다(S10). 상기 하부 구조체(30)는 기판(10), 및 상기 기판(10) 상의 도전막(20)을 포함할 수 있다. 상기 도전막(20)은 상기 하부 구조체(30)의 최상부에 제공될 수 있다. 상기 기판(10)은 트랜지스터 또는 다이오드 등의 선택 소자를 포함하는 기판일 수 있다. 상기 도전막(20)은 결정 구조를 갖는 도전 물질을 포함할 수 있다.
상기 복수 개의 상기 절연체들은 수평적으로 서로 이격된 제1 절연체(40) 및 제2 절연체(42)를 포함할 수 있다. 이하에서, 설명의 편의를 위해, 상기 복수 개의 상기 절연체들이 두 개의 절연체들을 포함하는 일 실시예를 설명하나, 본 발명의 개념은 이에 한정되지 않는다.
일 실시예에 따르면, 상기 제1 절연체(40) 및 상기 제2 절연체(42)는 상기 하부 구조체(30)의 상면으로부터 각각 제1 거리(d1) 및 제2 거리(d2)만큼 이격될 수 있다. 상기 제1 거리(d1)는 상기 하부 구조체(30)의 상기 상면과 상기 제1 절연체(40)의 하면의 중심점까지의 최단 거리이고, 상기 제2 거리(d2)는 상기 하부 구조체(30)의 상기 상면과 상기 제2 절연체(42)의 하면의 중심점까지의 최단 거리일 수 있다. 일 예로, 상기 제1 거리(d1) 및 상기 제2 거리(d2)의 각각은 약 100mm 내지 약 300mm일 수 있다. 상기 제1 거리(d1) 및 상기 제2 거리(d2)는 실질적으로 서로 같을 수 있다.
상기 제1 절연체(40) 및 상기 제2 절연체(42)의 각각은 그 하면이 상기 기판(10)의 상면에 평행하거나 상기 기판(10)의 상기 상면에 대하여 기울어지도록 배치될 수 있다. 구체적으로, 상기 제1 절연체(40)의 상기 하면에 수직한 법선(a)은 상기 기판(10)의 상기 상면에 수직한 법선(c)과 제1 각도(θ1)를 이룰 수 있고, 상기 제2 절연체(42)의 상기 하면에 수직한 법선(b)은 상기 기판(10)의 상기 상면에 수직한 상기 법선(c)과 제2 각도(θ2)를 이룰 수 있다. 일 예로, 상기 제1 각도(θ1) 및 상기 제2 각도(θ2)의 각각은 약 0° 내지 약 70°일 수 있다. 상기 제1 각도(θ1)와 상기 제2 각도(θ2)는 실질적으로 서로 같을 수 있다.
상기 제1 절연체(40) 및 상기 제2 절연체(42)는 상기 하부 구조체(30) 상에 서로 마주하도록 제공될 수 있다. 그러나, 상기 복수 개의 상기 절연체들이 홀수 개의 절연체들을 포함하는 경우, 상기 절연체들은 서로 마주하지 않을 수 있다.
상기 제1 절연체(40) 및 상기 제2 절연체(42)는 서로 동일한 물질을 포함할 수 있다. 상기 제1 절연체(40) 및 상기 제2 절연체(42)의 각각은 금속 산화물을 포함할 수 있다.
도 1 및 도 3을 참조하면, 상기 복수 개의 상기 절연체들을 이용하여 상기 하부 구조체(30) 상에 절연막(50)이 형성될 수 있다. 상기 절연막(50)을 형성하는 것은 상기 복수 개의 상기 절연체들을 타겟들(targets)로 이용하는 고주파 스퍼터링(Radio Frequency sputtering, 이하 RF 스퍼터링) 공정을 수행하는 것을 포함할 수 있다.
구체적으로, 상기 스퍼터링 공정 동안, 상기 복수 개의 상기 절연체들로부터 이온 소스가 발생될 수 있다(S20). 상기 이온 소스는 상기 제1 절연체(40)로부터 발생되는 제1 이온 소스(44), 및 상기 제2 절연체(42)로부터 발생되는 제2 이온 소스(46)를 포함할 수 있다. 상기 제1 이온 소스(44) 및 상기 제2 이온 소스(46)는 서로 동일한 원소들을 포함할 수 있다. 일 예로, 상기 제1 이온 소스(44) 및 상기 제2 이온 소스(46)는 서로 동일한 금속 원소를 포함할 수 있고, 상기 제1 이온 소스(44) 및 상기 제2 이온 소스(46)의 각각은 산소를 더 포함할 수 있다.
상기 제1 이온 소스(44) 및 상기 제2 이온 소스(46)는 상기 제1 절연체(40) 및 상기 제2 절연체(42)에 각각 제1 전압(V1) 및 제2 전압(V2)을 인가함으로써 발생될 수 있다. 상기 제1 전압(V1) 및 상기 제2 전압(V2)의 각각은 교류 전압일 수 있다. 상기 제1 전압(V1) 및 상기 제2 전압(V2)은 서로 같은 파동 및 위상을 가질 수 있다.
상기 이온 소스를 이용하여 상기 하부 구조체(30) 상에 상기 절연막(50)이 형성될 수 있다(S30). 상기 절연막(50)은 상기 제1 이온 소스(44) 및 상기 제2 이온 소스(46)가 상기 하부 구조체(30) 상에 증착되어 형성될 수 있다.
상기 절연막(50)은 상기 제1 절연체(40) 및 상기 제2 절연체(42)와 동일한 물질을 포함할 수 있다. 상기 절연막(50)은 금속 산화물을 포함할 수 있다. 상기 스퍼터링 공정 후, 상기 절연막(50)의 적어도 일부는 비정질 상태일 수 있다.
도 1 및 도 4를 참조하면, 상기 절연막(50) 상에 열처리 공정(60)이 수행될 수 있다(S40). 상기 열처리 공정(60)은 일 예로, 약 100℃ 내지 약 600℃의 온도에서 수행될 수 있다. 상기 열처리 공정(60)에 의해, 상기 절연막(50) 내 상기 비정질 부분들 중 적어도 일부가 결정화될 수 있다. 이에 따라, 상기 절연막(50)은 결정 구조를 갖는 상기 도전막(20)과의 계면에서 격자 정합을 이룰 수 있다.
본 발명의 개념에 따르면, 상기 절연막(50)은 서로 동일한 물질을 포함하는 상기 복수 개의 상기 절연체들을 타겟들로 이용하는 스퍼터링 공정을 수행하여 형성될 수 있다. 이에 따라, 상기 스퍼터링 공정 동안 상기 절연막(50)의 증착 속도가 빨라질 수 있다. 이 경우, 상기 절연막(50)의 적어도 일부는 비정질 상태로 형성될 수 있다. 상기 절연막(50) 내 상기 비정질 부분들은 상기 열처리 공정(60)에 의해 결정화될 수 있고, 이에 따라, 상기 절연막(50)과 상기 도전막(20)의 계면에서의 격자 정합이 이루어질 수 있다.
도 5는 본 발명의 일 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 순서도이고, 도 6은 도 5의 S110단계를 설명하기 위한 순서도이다. 도 7 내지 도 12는 본 발명의 일 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 단면도들이다. 도 13은 본 발명의 일 실시예에 따른 자기터널접합 패턴의 일 예를 설명하기 위한 단면도이고, 도 14는 본 발명의 일 실시예에 따른 자기터널접합 패턴의 다른 예를 설명하기 위한 단면도이다.
도 5 및 도 7을 참조하면, 먼저, 기판(100) 상에 하부 층간 절연막(102)이 형성될 수 있다. 상기 기판(100)은 반도체 기판을 포함할 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판 등을 포함할 수 있다. 일 실시예에 따르면, 선택 소자들(미도시)이 상기 기판(100) 상에 형성될 수 있으며, 상기 하부 층간 절연막(102)이 상기 선택 소자들을 덮도록 형성될 수 있다. 상기 선택 소자들은 전계 효과 트랜지스터들일 수 있다. 이와는 달리, 상기 선택 소자들은 다이오드들일 수도 있다. 상기 하부 층간 절연막(102)은 산화물, 질화물, 및/또는 산화질화물을 포함하는 단일층 또는 다층으로 형성될 수 있다.
하부 콘택 플러그들(104)이 상기 하부 층간 절연막(102) 내에 형성될 수 있다. 상기 하부 콘택 플러그들(104)의 각각은 상기 하부 층간 절연막(102)을 관통하여 상기 선택 소자들 중 대응하는 선택 소자의 일 단자에 전기적으로 접속될 수 있다. 상기 하부 콘택 플러그들(104)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
상기 하부 층간 절연막(102) 상에 하부 전극막(106)이 형성될 수 있다. 상기 하부 전극막(106)은 질화티타늄 및/또는 질화탄탈늄 등과 같은 도전성 금속질화물을 포함할 수 있다. 상기 하부 전극막(106)은 후술될 자성막들의 결정 성장에 도움을 주는 물질(일 예로, 루테늄(Ru) 등)을 포함할 수 있다. 상기 하부 전극막(106)은 스퍼터링, 화학기상증착, 또는 원자층증착 공정 등으로 형성될 수 있다.
상기 하부 전극막(106) 상에 제1 자성막(110)이 형성될 수 있다(S100). 상기 제1 자성막(110)은 일 방향으로 고정된 자화 방향을 갖는 고정층이거나, 변경 가능한 자화 방향을 갖는 자유층일 수 있다.
일 예로, 상기 제1 자성막(110)의 자화 방향은 상기 제1 자성막(110)과 상기 제1 자성막(110) 상에 형성될 비자성막의 계면에 실질적으로 수직할 수 있다. 이 경우, 상기 제1 자성막(110)은 수직 자성 물질(ex, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예컨대, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다.
다른 예로, 상기 제1 자성막(110)의 자화 방향은 상기 제1 자성막(110)과 상기 제1 자성막(110) 상에 형성될 비자성막의 계면에 실질적으로 평행할 수 있다. 이 경우, 상기 제1 자성막(110)은 강자성 물질을 포함할 수 있다. 상기 제1 자성막(110)이 고정층인 경우, 상기 제1 자성막(110)은 상기 강자성 물질의 자화 방향을 고정시키기 위한 반강자성 물질을 더 포함할 수 있다.
상기 제1 자성막(110)은 물리 기상 증착 공정 또는 화학 기상 증착 공정을 수행하여 형성될 수 있다.
도 5 및 도 10을 참조하면, 상기 제1 자성막(110) 상에 비자성막(120)이 형성될 수 있다(S110). 상기 비자성막(120)은 터널 배리어막일 수 있다.
구체적으로, 도 8을 참조하면, 먼저, 상기 제1 자성막(110)이 형성된 상기 기판(100) 상에 복수 개의 절연체들이 제공될 수 있다. 상기 복수 개의 상기 절연체들은 수평적으로 서로 이격된 제1 절연체(40) 및 제2 절연체(42)를 포함할 수 있다. 상기 제1 절연체(40) 및 상기 제2 절연체(42)는 상기 제1 자성막(110)의 상면으로부터 각각 제1 거리(d1) 및 제2 거리(d2)만큼 이격될 수 있다. 상기 제1 거리(d1)는 상기 제1 자성막(110)의 상기 상면과 상기 제1 절연체(40)의 하면의 중심점까지의 최단 거리이고, 상기 제2 거리(d2)는 상기 제1 자성막(110)의 상기 상면과 상기 제2 절연체(42)의 하면의 중심점까지의 최단 거리일 수 있다. 일 예로, 상기 제1 거리(d1) 및 상기 제2 거리(d2)의 각각은 약 100mm 내지 약 300mm일 수 있다. 상기 제1 거리(d1) 및 상기 제2 거리(d2)는 실질적으로 서로 같을 수 있다.
상기 제1 절연체(40) 및 상기 제2 절연체(42)의 각각은 그 하면이 상기 기판(100)의 상면에 평행하거나 상기 기판(100)의 상기 상면에 대하여 기울어지도록 배치될 수 있다. 구체적으로, 상기 제1 절연체(40)의 상기 하면에 수직한 법선(a)은 상기 기판(100)의 상기 상면에 수직한 법선(c)과 제1 각도(θ1)를 이룰 수 있고, 상기 제2 절연체(42)의 상기 하면에 수직한 법선(b)은 상기 기판(100)의 상기 상면에 수직한 상기 법선(c)과 제2 각도(θ2)를 이룰 수 있다. 일 예로, 상기 제1 각도(θ1) 및 상기 제2 각도(θ2)의 각각은 약 0° 내지 약 70°일 수 있다. 상기 제1 각도(θ1)와 상기 제2 각도(θ2)는 실질적으로 서로 같을 수 있다.
상기 제1 절연체(40) 및 상기 제2 절연체(42)는 상기 제1 자성막(110)이 형성된 상기 기판(100) 상에 서로 마주하도록 제공될 수 있다. 그러나, 상기 복수 개의 상기 절연체들이 홀수 개의 절연체들을 포함하는 경우, 상기 절연체들은 서로 마주하지 않을 수 있다.
상기 제1 절연체(40) 및 상기 제2 절연체(42)는 서로 동일한 물질을 포함할 수 있다. 상기 제1 절연체(40) 및 상기 제2 절연체(42)의 각각은 금속 산화물을 포함할 수 있다. 일 예로, 상기 제1 절연체(40) 및 상기 제2 절연체(42)의 각각은 마그네슘(Mg) 산화물, 티타늄(Ti) 산화물, 알루미늄(Al) 산화물, 마그네슘-아연(Mg-Zn) 산화물, 또는 마그네슘-붕소(Mg-B) 산화물 중에서 적어도 하나를 포함할 수 있다.
도 6 및 도 9를 참조하면, 상기 제1 자성막(110) 상에 상기 복수 개의 상기 절연체들을 타겟들로 이용하는 스퍼터링 공정이 수행될 수 있다(S200). 상기 스퍼터링 공정은 고주파 스퍼터링(Radio Frequency sputtering, 이하 RF 스퍼터링) 공정일 수 있다.
상기 스퍼터링 공정 동안, 상기 복수 개의 상기 절연체들로부터 이온 소스가 발생될 수 있다. 상기 이온 소스는 상기 제1 절연체(40)로부터 발생되는 제1 이온 소스(44), 및 상기 제2 절연체(42)로부터 발생되는 제2 이온 소스(46)를 포함할 수 있다. 상기 제1 이온 소스(44) 및 상기 제2 이온 소스(46)는 서로 동일한 원소들을 포함할 수 있다. 일 예로, 상기 제1 이온 소스(44) 및 상기 제2 이온 소스(46)는 서로 동일한 금속 원소를 포함할 수 있고, 상기 제1 이온 소스(44) 및 상기 제2 이온 소스(46)의 각각은 산소를 더 포함할 수 있다.
상기 제1 이온 소스(44) 및 상기 제2 이온 소스(46)는 상기 제1 절연체(40) 및 상기 제2 절연체(42)에 각각 제1 전압(V1) 및 제2 전압(V2)을 인가함으로써 발생될 수 있다. 상기 제1 전압(V1) 및 상기 제2 전압(V2)의 각각은 교류 전압일 수 있다. 상기 제1 전압(V1) 및 상기 제2 전압(V2)은 서로 같은 파동 및 위상을 가질 수 있다.
상기 제1 이온 소스(44) 및 상기 제2 이온 소스(46)가 상기 제1 자성막(110) 상에 증착되어 상기 비자성막(120)이 형성될 수 있다.
상기 비자성막(120)은 상기 제1 절연체(40) 및 상기 제2 절연체(42)와 동일한 물질을 포함할 수 있다. 상기 비자성막(120)은 금속 산화물을 포함할 수 있다. 일 예로, 상기 비자성막(120)은 마그네슘(Mg) 산화물, 티타늄(Ti) 산화물, 알루미늄(Al) 산화물, 마그네슘-아연(Mg-Zn) 산화물, 또는 마그네슘-붕소(Mg-B) 산화물 중에서 적어도 하나를 포함할 수 있다. 상기 스퍼터링 공정 후, 상기 비자성막(120)의 적어도 일부는 비정질 상태일 수 있다.
도 6 및 도 10을 참조하면, 상기 증착된 비자성막(120) 상에 열처리 공정(60)이 수행될 수 있다(S210). 상기 열처리 공정(60)은 일 예로, 약 100℃ 내지 약 600℃의 온도에서 수행될 수 있다. 상기 열처리 공정(60)에 의해, 상기 비자성막(120) 내 상기 비정질 부분들 중 적어도 일부가 결정화될 수 있다. 이에 따라, 상기 비자성막(120)은 상기 제1 자성막(110)과의 계면에서 격자 정합을 이룰 수 있다.
일반적으로, 자기 기억 소자는 기판 상에 차례로 적층된 자유층, 터널 배리어, 및 고정층을 포함하는 자기터널접합 패턴을 포함할 수 있다. 상기 자기터널접합 패턴을 형성하는 것은, 상기 기판 상에 상기 자유층, 상기 터널 배리어, 및 상기 고정층을 차례로 증착하여 자기터널접합막을 형성하는 것, 및 상기 자기터널접합막을 패터닝하는 것을 포함할 수 있다. 상기 터널 배리어는, 상기 터널 배리어와 그 하부에 형성되는 상기 자유층(또는 상기 고정층) 사이의 계면에서 격자 정합이 이루어질 수 있도록, 증착속도가 느린 스퍼터링 공정을 수행하여 형성될 수 있다. 이 경우, 상기 계면에서의 격자 정합에 의해 상기 자기터널접합 패턴의 터널자기저항(TMR)은 높아질 수 있으나, 증착속도가 느린 스퍼터링 공정을 수행함에 따라 자기 기억 소자의 양산이 어려울 수 있다.
본 발명의 개념에 따르면, 상기 비자성막(120)은 동일한 물질을 포함하는 상기 복수 개의 상기 절연체들을 타겟들로 이용하는 스퍼터링 공정을 수행하여 형성될 수 있다. 이에 따라, 상기 스퍼터링 공정 동안 상기 비자성막(120)의 증착 속도가 빨라질 수 있다. 이 경우, 상기 비자성막(120)의 적어도 일부는 비정질 상태로 형성될 수 있으나, 상기 비자성막(120) 내 상기 비정질 부분들은 상기 열처리 공정(60)에 의해 결정화될 수 있다. 이에 따라, 상기 비자성막(120)과 상기 제1 자성막(110)의 계면에서 격자 정합이 이루어질 수 있다. 즉, 상기 계면에서의 격자 정합에 의해 후술될 자기터널접합 패턴의 터널자기저항이 높아질 수 있고, 증착속도가 빠른 스퍼터링 공정을 수행함에 따라 자기 기억 소자의 양산이 용이할 수 있다.
도 5 및 도 11을 참조하면, 상기 비자성막(120) 상에 제2 자성막(130)이 형성될 수 있다(S120). 상기 제2 자성막(130)은 일 방향으로 고정된 자화 방향을 갖는 고정층이거나, 변경 가능한 자화 방향을 갖는 자유층일 수 있다. 상기 제1 및 제2 자성막들(110, 130) 중에서 어느 하나는 일 방향으로 고정된 자화 방향을 갖는 고정층에 해당할 수 있으며, 다른 하나는 상기 고정된 자화 방향에 평행 또는 반평행하게 변경 가능한 자화 방향을 갖는 자유층에 해당할 수 있다.
일 예로, 상기 제2 자성막(130)의 자화 방향은 상기 비자성막(120)과 상기 제2 자성막(130) 사이의 계면에 실질적으로 수직할 수 있다. 이 경우, 상기 제2 자성막(130)은 수직 자성 물질(ex, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예컨대, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다.
다른 예로, 상기 제2 자성막(130)의 자화 방향은 상기 비자성막(120)과 상기 제2 자성막(130) 사이의 계면에 실질적으로 평행할 수 있다. 이 경우, 상기 제2 자성막(130)은 강자성 물질을 포함할 수 있다. 상기 제2 자성막(130)이 고정층인 경우, 상기 제2 자성막(130)은 상기 강자성 물질의 자화 방향을 고정시키기 위한 반강자성 물질을 더 포함할 수 있다.
상기 제2 자성막(130)은 물리 기상 증착 공정 또는 화학 기상 증착 공정을 수행하여 형성될 수 있다.
이 후, 상기 제2 자성막(130) 상에 상부 전극막(140)이 형성될 수 있다. 상기 상부 전극막(140)은 일 예로, 텅스텐, 티타늄, 탄탈륨, 알루미늄, 및 금속 질화물들(ex, 티타늄 질화물 및 탄탈륨 질화물) 중에서 적어도 하나를 포함할 수 있다. 상기 상부 전극막(140)은 스퍼터링, 화학기상증착, 또는 원자층증착 공정 등으로 형성될 수 있다.
도 5 및 도 12를 참조하면, 상기 제2 자성막(130), 상기 비자성막(120), 및 상기 제1 자성막(110)을 순차로 패터닝하여 자기터널접합 패턴(MTJ)이 형성될 수 있다(S130). 구체적으로, 상기 상부 전극막(140)을 패터닝하여 상부 전극(140P)이 형성될 수 있다. 상기 상부 전극(140P)은 상기 자기터널접합 패턴(MTJ)이 형성될 영역을 정의할 수 있다. 상기 상부 전극(140P)을 식각 마스크로 상기 제2 자성막(130), 상기 비자성막(120), 상기 제1 자성막(110), 및 상기 하부 전극막(106)을 순차로 식각하여, 제2 자성 패턴(130P), 비자성 패턴(120P), 제1 자성 패턴(110P), 및 하부 전극(106P)이 형성될 수 있다. 상기 자기터널접합 패턴(MTJ)은 상기 하부 전극(106P) 상에 차례로 적층된 상기 제1 자성 패턴(110P), 상기 비자성 패턴(120P), 및 상기 제2 자성 패턴(130P)을 포함할 수 있다.
상기 상부 전극(140P), 상기 자기터널접합 패턴(MTJ), 및 상기 하부 전극(106P)은 각각 복수 개로 형성될 수 있다. 복수 개의 상기 하부 전극들(106P)은 상기 하부 층간 절연막(102) 내에 형성된 복수 개의 상기 하부 콘택 플러그들(104)에 각각 전기적으로 연결될 수 있고, 복수 개의 상기 자기터널접합 패턴들(MTJ)은 상기 하부 전극들(106P) 상에 각각 형성될 수 있다. 복수 개의 상기 상부 전극들(140P)은 상기 자기터널접합 패턴들(MTJ) 상에 각각 형성될 수 있다. 상기 자기터널접합 패턴들(MTJ)의 각각은 상기 하부 전극들(106P)의 각각 상에 차례로 적층된 상기 제1 자성 패턴(110P), 상기 비자성 패턴(120P), 및 상기 제2 자성 패턴(130P)을 포함할 수 있다.
일 실시예에 따르면, 도 13에 도시된 바와 같이, 상기 제1 및 제2 자성 패턴들(110P, 130P)의 자화방향들(110a, 130a)은 상기 비자성 패턴(120P)과 상기 제2 자성 패턴(130P)의 접촉면에 실질적으로 평행할 수 있다. 도 13은 상기 제1 자성 패턴(110P)이 고정층이고, 상기 제2 자성 패턴(130P)이 자유층인 경우를 예로서 개시하나, 이에 한정되지 않는다. 도 13에 도시된 바와 달리, 상기 제1 자성 패턴(110P)이 자유층이고, 상기 제2 자성 패턴(130P)이 고정층일 수도 있다.
상기 평행한 자화 방향들(110a, 130a)을 갖는 상기 제1 및 제2 자성 패턴들(110P, 130P)의 각각은 강자성 물질을 포함할 수 있다. 상기 제1 자성 패턴(110P)은 상기 제1 자성 패턴(110P) 내 상기 강자성 물질의 자화 방향을 고정시키기 위한 반 강자성 물질을 더 포함할 수 있다.
다른 실시예에 따르면, 도 14에 도시된 바와 같이, 상기 제1 및 제2 자성 패턴들(110P, 130P)의 자화방향들(110a, 130a)은 상기 비자성 패턴(120P)과 상기 제2 자성 패턴(130P)의 접촉면에 실질적으로 수직할 수 있다. 도 14는 상기 제1 자성 패턴(110P)이 고정층이고, 상기 제2 자성 패턴(130P)이 자유층인 경우를 예로서 개시하나, 도 14에 도시된 바와 달리, 상기 제1 자성 패턴(110P)이 자유층이고, 상기 제2 자성 패턴(130P)이 고정층일 수도 있다.
상기 수직한 자화 방향들(110a, 130a)을 갖는 상기 제1 및 제2 자성 패턴들(110P, 130P)의 각각은 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다.
도 12를 다시 참조하면, 상기 하부 층간 절연막(102) 상에 상기 하부 전극(106P), 상기 자기터널접합 패턴(MTJ), 및 상기 상부 전극(140P)을 덮는 상부 층간 절연막(170)이 형성될 수 있다. 상기 상부 층간 절연막(170)은 단일층 또는 다층일 수 있다. 일 예로, 상기 상부 층간 절연막(170)은 산화막(ex, 실리콘 산화막), 질화막(ex, 실리콘 질화막), 및/또는 산화질화막(ex, 실리콘 산화질화막)을 포함할 수 있다.
상기 상부 층간 절연막(170) 내에 상기 상부 전극(140P)에 연결되는 상부 콘택 플러그(150)가 형성될 수 있다. 상기 상부 콘택 플러그(150)을 형성하는 것은, 일 예로, 상기 상부 층간 절연막(170) 내에 상기 상부 전극(140P)의 상부를 노출하는 콘택 홀을 형성하는 것, 및 상기 콘택 홀 내에 상기 상부 콘택 플러그(150)을 형성하는 것을 포함할 수 있다.
상기 상부 층간 절연막(170) 상에 배선(160)이 형성될 수 있다. 상기 배선(160)은 일 방향으로 연장되며, 상기 일 방향을 따라 배열된 복수 개의 상기 자기터널접합 패턴들(MTJ)과 전기적으로 연결될 수 있다. 상기 자기터널접합 패턴들(MTJ)의 각각은 복수 개의 상기 상부 전극들(140P) 중 대응하는 상부 전극(140P), 및 상기 상부 전극(140P)에 연결되는 상부 콘택 플러그(150)를 통하여 상기 배선(160)에 연결될 수 있다. 일 실시예에 따르면, 상기 배선(160)은 비트 라인의 기능을 수행할 수 있다.
본 발명의 개념에 따르면, 비자성막은 동일한 물질을 포함하는 복수 개의 절연체들을 타겟들로 이용하는 스퍼터링 공정을 수행하여 형성될 수 있다. 이에 따라, 상기 스퍼터링 공정 동안 상기 비자성막의 증착 속도가 빨라질 수 있다. 이 경우, 상기 비자성막의 적어도 일부는 비정질 상태로 형성될 수 있으나, 상기 비자성막 내 비정질 부분들은 열처리 공정에 의해 결정화될 수 있다. 이에 따라, 상기 비자성막과 그 하부에 형성된 자성막의 계면에서 격자 정합이 이루어질 수 있다. 즉, 상기 계면에서의 격자 정합에 의해 상기 자성막과 상기 비자성막을 포함하는 자기터널접합 패턴의 터널자기저항이 높아질 수 있고, 증착 속도가 빠른 스퍼터링 공정을 수행하여 상기 비자성막을 형성함에 따라 상기 자기터널접합 패턴을 포함하는 자기 기억 소자의 양산이 용이할 수 있다.
따라서, 우수한 신뢰성을 갖는 자기 기억 소자의 양산이 용이할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
10, 100: 기판 20: 도전막
30: 하부 구조체 40, 42: 절연체들
44, 46: 이온 소스 50: 절연막
102: 하부 층간 절연막 104: 하부 콘택 플러그
106: 하부 전극막 110: 제1 자성막
120: 비자성막 130: 제2 자성막
140: 상부 전극막 106P: 하부 전극
110P: 제1 자성 패턴 120P: 비자성 패턴
130P: 제2 자성 패턴 MTJ: 자기터널접합 패턴
140P: 상부 전극 150: 상부 콘택 플러그
170: 상부 층간 절연막 160: 배선

Claims (20)

  1. 하부 구조체 상에, 상기 하부 구조체로부터 수직적으로 이격되고 수평적으로 서로 이격된 제1 절연체 및 제2 절연체를 제공하는 것;
    상기 제1 절연체 및 상기 제2 절연체로부터 제1 이온 소스 및 제2 이온 소스를 각각 발생시키는 것; 및
    상기 제1 이온 소스 및 상기 제2 이온 소스를 이용하여 상기 하부 구조체 상에 절연막을 형성하는 것을 포함하되,
    상기 제1 절연체 및 상기 제2 절연체는 서로 동일한 물질을 포함하는 막 형성 방법.
  2. 청구항 1에 있어서,
    상기 제1 절연체 및 상기 제2 절연체의 각각은 금속 산화물을 포함하는 막 형성 방법.
  3. 청구항 1에 있어서,
    상기 절연막은 상기 제1 절연체 및 상기 제2 절연체와 동일한 물질을 포함하는 막 형성 방법.
  4. 청구항 3에 있어서,
    상기 제1 절연체, 상기 제2 절연체, 및 상기 절연막의 각각은 금속 산화물을 포함하는 막 형성 방법.
  5. 청구항 1에 있어서,
    상기 제1 이온 소스 및 상기 제2 이온 소스를 발생시키는 것, 및 상기 절연막을 형성하는 것은, 상기 제1 절연체 및 상기 제2 절연체를 타겟들로 이용하는 고주파 스퍼터링(RF sputtering) 공정에 의해 수행되는 막 형성 방법.
  6. 청구항 1에 있어서,
    상기 절연막 상에 열처리 공정을 수행하는 것을 더 포함하는 막 형성 방법.
  7. 청구항 1에 있어서,
    상기 하부 구조체의 최상부는 결정 구조를 갖는 도전막인 막 형성 방법.
  8. 청구항 7에 있어서,
    상기 절연막은 상기 도전막과 상기 절연막 사이의 계면에서 격자 정합(lattice matching)을 이루는 막 형성 방법.
  9. 기판 상에 제1 자성막, 비자성막, 및 제2 자성막을 차례로 형성하는 것을 포함하되,
    상기 비자성막을 형성하는 것은 복수 개의 절연체들을 타겟들로 이용하는 스퍼터링 공정을 수행하는 것을 포함하고,
    상기 복수 개의 상기 절연체들은 서로 동일한 물질을 포함하는 자기 기억 소자의 제조방법.
  10. 청구항 9에 있어서,
    상기 복수 개의 상기 절연체들의 각각은 금속 산화물을 포함하는 자기 기억 소자의 제조방법.
  11. 청구항 9에 있어서,
    상기 비자성막은 상기 복수 개의 상기 절연체들과 동일한 물질을 포함하는 자기 기억 소자의 제조방법.
  12. 청구항 11에 있어서,
    상기 비자성막 및 상기 복수 개의 상기 절연체들의 각각은 금속 산화물을 포함하는 자기 기억 소자의 제조방법.
  13. 청구항 9에 있어서,
    상기 스퍼터링 공정은 상기 제1 자성막이 형성된 후, 및 상기 제2 자성막이 형성되기 전에 수행되고,
    상기 비자성막을 형성하는 것은, 상기 스퍼터링 공정이 수행된 후, 그리고 상기 제2 자성막이 형성되기 전에 열처리 공정을 수행하는 것을 더 포함하는 자기 기억 소자의 제조방법.
  14. 청구항 13에 있어서,
    상기 비자성막은 상기 제1 자성막과의 계면에서 격자 정합을 이루는 자기 기억 소자의 제조방법.
  15. 청구항 9에 있어서,
    상기 비자성막은 터널 배리어인 자기 기억 소자의 제조방법.
  16. 청구항 9에 있어서,
    상기 제1 자성막 및 상기 제2 자성막 중 어느 하나는 자유층이고, 다른 하나는 고정층인 자기 기억 소자의 제조방법.
  17. 청구항 16 있어서,
    상기 제1 자성막 및 상기 제2 자성막의 각각은 상기 비자성막과 상기 제2 자성막의 계면에 평행한 자화 방향을 갖는 자기 기억 소자의 제조방법.
  18. 청구항 16에 있어서,
    상기 제1 자성막 및 상기 제2 자성막의 각각은 상기 비자성막과 상기 제2 자성막의 계면에 수직한 자화 방향을 갖는 자기 기억 소자의 제조방법.
  19. 청구항 9에 있어서,
    상기 스퍼터링 공정은 고주파 스퍼터링(RF sputtering) 공정인 자기 기억 소자의 제조방법.
  20. 청구항 19에 있어서,
    상기 복수 개의 상기 절연체들에 각각 인가되는 전압들은 서로 동일한 자기 기억 소자의 제조방법.
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