KR20170037641A - Simd sm3 암호화 해싱 기능을 제공하기 위한 명령어 및 로직 - Google Patents
Simd sm3 암호화 해싱 기능을 제공하기 위한 명령어 및 로직 Download PDFInfo
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Abstract
명령어 및 로직은 SIMD SM3 암호화 해싱 기능을 제공한다. 몇몇 실시형태는, 제1 및 제2 소스 데이터 오퍼랜드 세트, 및 확장 정도를 명시하는 SIMD SM3 메시지 확장을 위한 명령어를 디코딩하는 디코더를 포함하는 프로세서를 포함한다. 실행 유닛은, 명령어에 응답하여, 제1 및 제2 소스 데이터 오퍼랜드 세트로부터, 명시된 확장 정도에 의해 결정되는 복수 횟수의 SM3 메시지 확장을 수행하고 결과를 SIMD 목적지 레지스터에 저장한다. 몇몇 실시형태는 또한, 중간 해시 값 입력, 소스 데이터 세트, 및 라운드 상수 세트로부터, 해싱 알고리즘의 SIMD SM3 해시 라운드 슬라이스 부분에 대한 명령어를 실행한다. 실행 유닛은, 중간 해시 값 입력 및 라운드 상수 세트를 적용하면서, 소스 데이터 세트에 대해 반복되는 SM3 해싱 라운드의 세트를 수행하고, 새로운 해시 값 결과를 SIMD 목적지 레지스터에 저장한다.
Description
본 개시는, 프로세서 또는 다른 프로세싱 로직에 의한 실행시, 논리적, 수학적, 또는 다른 기능적 연산을 수행하는 프로세싱 로직, 마이크로프로세서, 및 관련된 명령어 세트 아키텍쳐의 분야에 관한 것이다. 특히, 본 개시는 SIMD SM3 암호화 해싱 기능성(SIMD SM3 cryptographic hashing functionality)을 제공하기 위한 명령어 및 로직에 관한 것이다.
암호화 해시 함수는 해시 함수, 즉, 데이터의 임의의 블록을 취하고 고정된 사이즈의 비트 스트링, 즉 (암호화) 해시 값을 반환하는 알고리즘이며, 그 결과 (우발적인 또는 고의적인) 데이터에 대한 변경은 (아주 높은 확률로) 해시 값을 변경할 것이다. 인코딩될 데이터는 종종 "메시지"로 칭해지며, 해시 값은 때때로 메시지 다이제스트(message digest) 또는 "다이제스트(digest)"로 칭해진다.
암호화 해시 함수는, 특히 디지털 서명, 메시지 인증 코드(message authentication code; MAC), 및 다른 형태의 인증에서 많은 정보 보안 애플리케이션을 갖는다. 이들은 또한, 해시 테이블의 데이터를 인덱싱하는 지문 채취용의 중복 데이터 또는 파일을 고유하게 식별하는 통상적인 해시 함수로서, 그리고 우발적인 데이터 손상을 검출하는 체크썸으로서 사용될 수 있다. 정보 보안 상황에서, 암호화 해시 값은 경우에 따라 (디지털) 지문, 체크썸, 또는 단지 해시 값 등으로 칭해지는데, 이들 용어는 모두 상이한 특성 및 목적을 갖는 기능을 나타낸다.
프로그래머가 볼 수 있는 바와 같은 암호화 해시 함수 설계에서의 2개의 주요한 절충사항(tradeoff)은 다음의 것이다: (1) 계산의 복잡성 -- 너무 간단하면 해시가 쉽게 파괴되고, 너무 복잡하면 해시를 계산하는데 너무 오래 걸림; 및 (2) 출력의 사이즈 -- 너무 작으면 무차별 대입(brute-force) 공격이 너무 쉽고, 너무 크면 해시 값을 저장 및 전송하는 비용이 너무 높음. 가장 유명한 암호화 해시 함수 중 하나는, Ronald Rivest에 의해 개발된 MD5(Message-Digest algorithm 5; 메시지 다이제스트 알고리즘 5) 알고리즘이다. 다른 일반적인 알고리즘은, 미연방 정보 처리 표준(Federal Information Processing Standard; FIPS)으로서 미국표준기술연구소(National Institute of Standards and Technology; NIST)에 의해 공개된 SHA-1(Secure Hash Algorithm 1; 보안 해시 알고리즘 1)뿐만 아니라 변형 알고리즘 SHA-2 및 SHA-3이다. Xiaoyun Wang 등등에 의해 발명되었던 다른 주목하는 암호화 해시 알고리즘은, 중국 상용 암호 관리국(Chinese Commercial Cryptography Administration Office)에 의해 공개되고 전자 인증 서비스 시스템의 사용을 위해 국제 인터넷 표준화 기구(Internet Engineering Task Force; IETF)에게 인터넷 초안(Internet-Draft)으로서 제출된 SM3 암호화 해시 함수이다.
일반적으로, 해시 알고리즘을 위한 하드웨어 가속은 요구되지 않는데, 해시 알고리즘이 특별히 계산적으로 지나친 요구를 하도록 설계되지는 않기 때문이다. 그러나, 특수 목적의 동적 패스워드 암호화 칩이 중국의 Shenzhen Tongfang Electronic Equipment Co., Ltd.에 의해 제조되고 있는데, 그 암호화 칩은 SM3 암호화 해시 알고리즘을 하드웨어로 구현한다.
룩업 메모리, 진리표(truth table), 이진 결정 다이어그램 또는 필드 프로그래머블 게이트 어레이(field-programmable gate array; FPGA)를 사용하는 통상적인 직접적 하드웨어 구현은 회로 면적면에서 비용이 많이 든다. GF(256)와 동일 구조의 유한한 필드를 사용하는 다른 접근방식(approach)은 면적면에서 효율적일 수도 있지만 직접적인 하드웨어 구현보다는 더 느릴 수도 있다.
완전한 하드웨어 접근방식에 대한 하나의 결점은, 인터럽트를 특별하게 핸들링하는 것, 또는 다른 명령어의 동시적 슈퍼스칼라 실행 등에 대한 특별한 고려가 없으면 완전한 하드웨어 접근방식이 현대의 마이크로프로세서의 표준 실행 파이프라인 안으로 쉽게 적합되지 않는다는 것이다. 표준 실행 파이프라인과의 또 다른 미스매치는, 전체 해싱 알고리즘을 실행하는 데 요구되는 레이턴시이다.
현대의 프로세서는, 계산 집약적인 연산을 제공하지만, 예를 들면, 단일 명령어 다중 데이터(single instruction multiple data; SIMD) 벡터 레지스터와 같은 다양한 데이터 저장 디바이스를 사용하는 효율적인 구현을 통해 활용될 수 있는 하이 레벨의 데이터 병렬화를 제공하는 명령어를 종종 포함한다. 그러면, 중앙 프로세싱 유닛(central processing unit; CPU)은 프로세싱 벡터를 지원하는 병렬 하드웨어를 제공할 수도 있다. 벡터는, 다수의 연속하는 데이터 엘리먼트를 유지하는 데이터 구조이다. 사이즈 M의 벡터 레지스터는 사이즈 O의 N 개의 벡터 엘리먼트를 포함할 수도 있는데, 이 경우 N=M/O이다. 예를 들면, 64 바이트 벡터 레지스터는, (a) 각각의 엘리먼트가 1 바이트를 차지하는 데이터 아이템을 유지하는 64개의 벡터 엘리먼트, (b) 각각 2 바이트(또는 하나의 "워드")를 차지하는 데이터 아이템을 유지하는 32개의 벡터 엘리먼트, (c) 각각 4 바이트(또는 하나의 "더블워드")를 차지하는 데이터 아이템을 유지하는 16개의 벡터 엘리먼트, 또는 (d) 각각 8 바이트(또는 하나의 "쿼드워드")를 차지하는 데이터 아이템을 유지하는 8개의 벡터 엘리먼트로 구획될 수도 있다. SIMD 벡터 레지스터에서의 병렬화의 성질은, 보안 해싱 알고리즘의 핸들링에 잘 적합될 수 있을 것이다.
현재까지, 이러한 복잡성, 불일치, 성능 제한 이슈, 및 다른 병목 현상(bottleneck)에 대한 잠재적인 솔루션은 충분히 연구되지 않았다.
본 발명은 첨부의 도면에서 제한으로서가 아니라 예로서 예시된다.
도 1a는 SIMD SM3 암호화 해싱 기능을 제공하는 명령어를 실행하는 시스템의 일 실시형태의 블록도이다.
도 1b는 기능성을 제공하는 명령어를 실행하는 시스템의 다른 실시형태의 블록도이다.
도 1c는 SIMD SM3 암호화 해싱 기능을 제공하는 명령어를 실행하는 시스템의 다른 실시형태의 블록도이다.
도 2는 SIMD SM3 암호화 해싱 기능을 제공하는 명령어를 실행하는 프로세서의 일 실시형태의 블록도이다.
도 3a는 일 실시형태에 따른 묶음 데이터 타입(packed data type)을 예시한다.
도 3b는 일 실시형태에 따른 묶음 데이터 타입을 예시한다.
도 3c는 일 실시형태에 따른 묶음 데이터 타입을 예시한다.
도 3d는 일 실시형태에 따른 SIMD SM3 암호화 해싱 기능을 제공하는 명령어 인코딩을 예시한다.
도 3e는 다른 실시형태에 따른 SIMD SM3 암호화 해싱 기능을 제공하는 명령어 인코딩을 예시한다.
도 3f는 다른 실시형태에 따른 SIMD SM3 암호화 해싱 기능을 제공하는 명령어 인코딩을 예시한다.
도 3g는 다른 실시형태에 따른 SIMD SM3 암호화 해싱 기능을 제공하는 명령어 인코딩을 예시한다.
도 3h는 다른 실시형태에 따른 SIMD SM3 암호화 해싱 기능을 제공하는 명령어 인코딩을 예시한다.
도 4a는 SIMD SM3 암호화 해싱 기능을 제공하는 명령어를 실행하는 프로세서 마이크로 아키텍쳐의 일 실시형태의 엘리먼트를 예시한다.
도 4b는 SIMD SM3 암호화 해싱 기능을 제공하는 명령어를 실행하는 프로세서 마이크로 아키텍쳐의 다른 실시형태의 엘리먼트를 예시한다.
도 5는 SIMD SM3 암호화 해싱 기능을 제공하는 명령어를 실행하는 프로세서의 일 실시형태의 블록도이다.
도 6은 SIMD SM3 암호화 해싱 기능을 제공하는 명령어를 실행하는 컴퓨터 시스템의 일 실시형태의 블록도이다.
도 7은 SIMD SM3 암호화 해싱 기능을 제공하는 명령어를 실행하는 컴퓨터 시스템의 다른 실시형태의 블록도이다.
도 8은 SIMD SM3 암호화 해싱 기능을 제공하는 명령어를 실행하는 컴퓨터 시스템의 다른 실시형태의 블록도이다.
도 9는 SIMD SM3 암호화 해싱 기능을 제공하는 명령어를 실행하는 시스템 온 칩의 일 실시형태의 블록도이다.
도 10은 SIMD SM3 암호화 해싱 기능을 제공하는 명령어를 실행하는 프로세서의 한 실시형태의 블록도이다.
도 11은 SIMD SM3 암호화 해싱 기능을 제공하는 IP 코어 개발 시스템의 일 실시형태의 블록도이다.
도 12는 SIMD SM3 암호화 해싱 기능을 제공하는 아키텍쳐 에뮬레이션 시스템의 일 실시형태를 예시한다.
도 13은 SIMD SM3 암호화 해싱 기능을 제공하는 명령어를 변환하는 시스템의 일 실시형태를 예시한다.
도 14a는 SIMD SM3 암호화 해싱 기능을 제공하는 명령어의 실행을 위한 장치의 일 실시형태에 대한 도면을 예시한다.
도 14b는 SIMD SM3 암호화 해싱 기능을 제공하는 명령어의 실행을 위한 장치의 대안적인 실시형태에 대한 도면을 예시한다.
도 15는 SIMD SM3 암호화 해싱 기능을 제공하는 명령어의 실행을 위한 장치의 다른 대안적인 실시형태에 대한 도면을 예시한다.
도 16은 SIMD SM3 암호화 해싱 기능을 제공하는 명령어의 실행을 위한 장치의 다른 대안적인 실시형태에 대한 도면을 예시한다.
도 17a는 SIMD SM3 암호화 해싱 기능을 제공하는 다른 명령어의 실행을 위한 장치의 일 실시형태에 대한 도면을 예시한다.
도 17b는 SIMD SM3 암호화 해싱 기능을 제공하는 다른 명령어의 실행을 위한 장치의 대안적인 실시형태에 대한 도면을 예시한다.
도 18a는 SIMD SM3 암호화 해싱 기능을 제공하는 다른 명령어의 실행을 위한 장치의 다른 대안적인 실시형태에 대한 도면을 예시한다.
도 18b는 SIMD SM3 암호화 해싱 기능을 제공하는 다른 명령어의 실행을 위한 장치의 또 다른 대안적인 실시형태에 대한 도면을 예시한다.
도 19는 SIMD SM3 암호화 해싱 기능을 제공하는 명령어의 실행을 위한 프로세스의 한 실시형태에 대한 흐름도를 예시한다.
도 20은 SIMD SM3 암호화 해싱 기능을 제공하는 명령어의 실행을 위한 프로세스의 다른 실시형태에 대한 흐름도를 예시한다.
도 21은 SIMD SM3 암호화 해싱 기능을 제공하는 대안적인 명령어의 실행을 위한 프로세스의 한 실시형태에 대한 흐름도를 예시한다.
도 1a는 SIMD SM3 암호화 해싱 기능을 제공하는 명령어를 실행하는 시스템의 일 실시형태의 블록도이다.
도 1b는 기능성을 제공하는 명령어를 실행하는 시스템의 다른 실시형태의 블록도이다.
도 1c는 SIMD SM3 암호화 해싱 기능을 제공하는 명령어를 실행하는 시스템의 다른 실시형태의 블록도이다.
도 2는 SIMD SM3 암호화 해싱 기능을 제공하는 명령어를 실행하는 프로세서의 일 실시형태의 블록도이다.
도 3a는 일 실시형태에 따른 묶음 데이터 타입(packed data type)을 예시한다.
도 3b는 일 실시형태에 따른 묶음 데이터 타입을 예시한다.
도 3c는 일 실시형태에 따른 묶음 데이터 타입을 예시한다.
도 3d는 일 실시형태에 따른 SIMD SM3 암호화 해싱 기능을 제공하는 명령어 인코딩을 예시한다.
도 3e는 다른 실시형태에 따른 SIMD SM3 암호화 해싱 기능을 제공하는 명령어 인코딩을 예시한다.
도 3f는 다른 실시형태에 따른 SIMD SM3 암호화 해싱 기능을 제공하는 명령어 인코딩을 예시한다.
도 3g는 다른 실시형태에 따른 SIMD SM3 암호화 해싱 기능을 제공하는 명령어 인코딩을 예시한다.
도 3h는 다른 실시형태에 따른 SIMD SM3 암호화 해싱 기능을 제공하는 명령어 인코딩을 예시한다.
도 4a는 SIMD SM3 암호화 해싱 기능을 제공하는 명령어를 실행하는 프로세서 마이크로 아키텍쳐의 일 실시형태의 엘리먼트를 예시한다.
도 4b는 SIMD SM3 암호화 해싱 기능을 제공하는 명령어를 실행하는 프로세서 마이크로 아키텍쳐의 다른 실시형태의 엘리먼트를 예시한다.
도 5는 SIMD SM3 암호화 해싱 기능을 제공하는 명령어를 실행하는 프로세서의 일 실시형태의 블록도이다.
도 6은 SIMD SM3 암호화 해싱 기능을 제공하는 명령어를 실행하는 컴퓨터 시스템의 일 실시형태의 블록도이다.
도 7은 SIMD SM3 암호화 해싱 기능을 제공하는 명령어를 실행하는 컴퓨터 시스템의 다른 실시형태의 블록도이다.
도 8은 SIMD SM3 암호화 해싱 기능을 제공하는 명령어를 실행하는 컴퓨터 시스템의 다른 실시형태의 블록도이다.
도 9는 SIMD SM3 암호화 해싱 기능을 제공하는 명령어를 실행하는 시스템 온 칩의 일 실시형태의 블록도이다.
도 10은 SIMD SM3 암호화 해싱 기능을 제공하는 명령어를 실행하는 프로세서의 한 실시형태의 블록도이다.
도 11은 SIMD SM3 암호화 해싱 기능을 제공하는 IP 코어 개발 시스템의 일 실시형태의 블록도이다.
도 12는 SIMD SM3 암호화 해싱 기능을 제공하는 아키텍쳐 에뮬레이션 시스템의 일 실시형태를 예시한다.
도 13은 SIMD SM3 암호화 해싱 기능을 제공하는 명령어를 변환하는 시스템의 일 실시형태를 예시한다.
도 14a는 SIMD SM3 암호화 해싱 기능을 제공하는 명령어의 실행을 위한 장치의 일 실시형태에 대한 도면을 예시한다.
도 14b는 SIMD SM3 암호화 해싱 기능을 제공하는 명령어의 실행을 위한 장치의 대안적인 실시형태에 대한 도면을 예시한다.
도 15는 SIMD SM3 암호화 해싱 기능을 제공하는 명령어의 실행을 위한 장치의 다른 대안적인 실시형태에 대한 도면을 예시한다.
도 16은 SIMD SM3 암호화 해싱 기능을 제공하는 명령어의 실행을 위한 장치의 다른 대안적인 실시형태에 대한 도면을 예시한다.
도 17a는 SIMD SM3 암호화 해싱 기능을 제공하는 다른 명령어의 실행을 위한 장치의 일 실시형태에 대한 도면을 예시한다.
도 17b는 SIMD SM3 암호화 해싱 기능을 제공하는 다른 명령어의 실행을 위한 장치의 대안적인 실시형태에 대한 도면을 예시한다.
도 18a는 SIMD SM3 암호화 해싱 기능을 제공하는 다른 명령어의 실행을 위한 장치의 다른 대안적인 실시형태에 대한 도면을 예시한다.
도 18b는 SIMD SM3 암호화 해싱 기능을 제공하는 다른 명령어의 실행을 위한 장치의 또 다른 대안적인 실시형태에 대한 도면을 예시한다.
도 19는 SIMD SM3 암호화 해싱 기능을 제공하는 명령어의 실행을 위한 프로세스의 한 실시형태에 대한 흐름도를 예시한다.
도 20은 SIMD SM3 암호화 해싱 기능을 제공하는 명령어의 실행을 위한 프로세스의 다른 실시형태에 대한 흐름도를 예시한다.
도 21은 SIMD SM3 암호화 해싱 기능을 제공하는 대안적인 명령어의 실행을 위한 프로세스의 한 실시형태에 대한 흐름도를 예시한다.
하기의 설명은, 프로세서, 컴퓨터 시스템, 또는 다른 프로세싱 장치 내에서 또는 이들과 관련하여 SIMD SM3 암호화 해싱 기능을 제공하는 명령어 및 프로세싱 로직을 개시한다. 몇몇 실시형태는, 제1 및 제2 소스 데이터 오퍼랜드(operand) 세트, 및 확장 정도(expansion extent)를 명시하는 SIMD SM3 메시지 확장을 위한 명령어를 디코딩하는 디코더를 포함하는 프로세서를 포함한다. 실행 유닛은, 명령어에 응답하여, 제1 및 제2 소스 데이터 오퍼랜드 세트로부터, 명시된 확장 정도에 의해 결정되는 복수 횟수의 SM3 메시지 확장을 수행하고 결과를 SIMD 목적지 레지스터에 저장한다. 몇몇 실시형태는 또한, 중간 해시 값 입력, 소스 데이터 세트, 및 라운드 상수 세트(round constant set)로부터, 해싱 알고리즘의 SIMD SM3 해시 라운드 슬라이스 부분(hash round-slice portion)에 대한 명령어를 실행한다. 실행 유닛은, 중간 해시 값 입력 및 라운드 상수 세트를 적용하면서, 소스 데이터 세트에 대해 SM3 해싱 반복되는 라운드의 세트를 수행하고, 새로운 해시 값 결과를 SIMD 목적지 레지스터에 저장한다. SM3 암호화 해시 알고리즘의 상세는, www.tools.ietf.org/pdf/draft-shen-sm3-hash-01.pdf 상에서 입수가능한 『"SM3 Hash Function," IETF Internet-Draft, Chinese Academy of Science, 14 February 2014, version 01』에서 발견될 수도 있다.
SIMD SM3 암호화 해싱 명령어는, 데이터 무결성, 디지털 서명, 아이덴티티 검증, 금융 거래를 위한 메시지 컨텐츠 인증 및 메시지 원천 인증, 전자 상거래, 전자 메일, 소프트웨어 분배, 데이터 저장, 난수 생성, 등등을 보장하기 위해 암호화 프로토콜 및 인터넷 통신과 같은 애플리케이션에서 SIMD SM3 암호화 해싱 기능을 제공하도록 사용될 수도 있다는 것을 알 수 있을 것이다.
SM3 암호화 해싱 기능을 제공하는 SIMD 명령어 및 프로세싱 로직의 몇몇 실시형태의 경우, SM3 메시지 확장 및 SM3 암호화 해시 라운드는, 반복되는 슬라이스에서 동시적으로 및/또는 현대의 마이크로프로세서의 표준 실행 파이프라인에서 병렬적으로 수행될 수도 있다. 슬라이스당 반복 횟수는, 한 슬라이스의 SM3 메시지 확장 및/또는 한 슬라이스의 SM3 암호화 해시 라운드를 수행하는 것과 관련되는 레이턴시에 의해 다른 동시적 인플라이트 명령어(in-flight instruction)에 대한 충분한 커버를 제공하도록 편리하게 선택될 수도 있다는 것을 알 수 있을 것이다. 따라서, 해시 알고리즘의 반복되는 라운드의 총 횟수보다 더 적은 복수의 반복(예를 들면, 슬라이스마다 2회, 4회, 또는 8회 반복)을 갖는 SIMD SM3 암호화 해싱 알고리즘 라운드 슬라이스에 대한 명령어의 실행을 제공하는 것은, 슈퍼스칼라 실행 파이프라인에서, 및/또는 비순차 프로세서 파이프라인(out-of-order processor pipeline)에서 이러한 다른 요구되는 명령어(예를 들면, SM3 메시지 확장 명령어)의 동시적 실행을 허용하게 되어, 많은 수의 애플리케이션에 대한 프로세싱 쓰루풋을 상당히 향상시키고, 범용 프로세서와 관련되는 제조 프로세스 향상을 위해 빈도(frequency)의 스케일링을 활용할 수 있다는 것을 또한 알 수 있을 것이다.
하기의 설명에서는, 본 발명의 실시형태의 더욱 완전한 이해를 제공하기 위해, 프로세싱 로직, 프로세서 타입, 마이크로 아키텍쳐의 조건, 이벤트, 활성화 메커니즘(enablement mechanism), 및 등등과 같은 다양하고 특정한 상세가 개시된다. 그러나, 기술 분야의 숙련된 자에 의해, 본 발명은 이러한 특정한 세부사항 없이도 실시될 수도 있다는 것이 이해될 것이다. 추가적으로, 몇몇 널리 알려진 구조, 회로, 및 등등은, 본 발명의 실시형태를 불필요하게 모호하게 하는 것을 방지하기 위해 상세히 도시되지 않았다.
하기의 실시형태가 프로세서를 참조로 설명되지만, 다른 실시형태는 다른 타입의 집적 회로 및 로직 디바이스에 적용될 수 있다. 본 발명의 실시형태의 유사한 기술 및 교시는, 더 높은 파이프라인 쓰루풋 및 향상된 성능으로부터 이익을 얻을 수 있는 다른 타입의 회로 또는 반도체 디바이스에 적용될 수 있다. 본 발명의 실시형태의 교시는, 데이터 조작을 수행하는 임의의 프로세서 또는 머신에 적용될 수 있다. 그러나, 본 발명은, 512 비트, 256 비트, 128 비트, 64비트, 32 비트, 또는 16 비트 데이터 연산을 수행하는 프로세서 또는 머신으로 제한되지 않으며, 데이터의 조작 또는 관리가 수행되는 임의의 프로세서 및 머신에 적용될 수 있다. 또한, 하기의 설명은 예를 제공하며, 첨부의 도면은 예시를 위한 다양한 예를 도시한다. 그러나, 이들 예는 본 발명의 실시형태의 모든 가능한 구현예를 망라하는 리스트를 제공하기 위한 것이 아니라 본 발명의 실시형태의 예를 제공하기 위한 것일 뿐이므로, 이들 예는 제한적인 의미로 해석되어선 안된다.
하기의 예가 실행 유닛 및 로직 회로의 맥락에서 명령어 핸들링 및 분배를 설명하지만, 본 발명의 다른 실시형태는, 머신에 의한 수행시 머신으로 하여금 본 발명의 적어도 하나의 실시형태와 부합하는 기능을 수행하게 하는, 머신 판독가능한 유형의 매체 상에 저장되는 명령어 및/또는 데이터를 통해 달성될 수 있다. 일 실시형태에서, 본 발명의 실시형태와 관련되는 기능은 머신 실행가능 명령어로 구현된다. 명령어는, 명령어로 프로그래밍되는 범용 또는 특수 목적의 프로세서로 하여금 본 발명의 단계를 수행하게 하도록 사용될 수도 있다. 본 발명의 실시형태는, 본 발명의 실시형태에 따른 하나 이상의 동작을 수행하는 컴퓨터(또는 다른 전자 디바이스)를 프로그래밍하기 위해 사용될 수도 있는 명령어가 저장된 머신 또는 컴퓨터 판독가능 매체를 포함할 수도 있는 컴퓨터 프로그램 제품 또는 소프트웨어로서 제공될 수도 있다. 대안적으로, 본 발명의 실시형태의 단계는, 단계를 수행하기 위한 고정된 기능의 로직을 포함하는 특정한 하드웨어 컴포넌트에 의해, 또는 고정된 기능의 하드웨어 컴포넌트 및 프로그래밍된 컴퓨터 컴포넌트의 임의의 조합에 의해 수행될 수도 있을 것이다.
본 발명의 실시형태를 수행하기 위한 로직을 프로그래밍하는 데 사용되는 명령어는, DRAM, 캐시, 플래시 메모리, 또는 다른 스토리지와 같은, 시스템 내의 메모리 내에 저장될 수도 있다. 또한, 명령어는 네트워크를 통해 또는 다른 컴퓨터 판독가능 매체를 통해 배포될 수 있다. 따라서, 머신 판독가능 매체는, 플로피 디스켓, 광 디스크, 컴팩트 디스크 리드 온리 메모리(Compact Disc, Read-Only Memory; CD-ROM), 및 자기-광 디스크, 리드 온리 메모리(Read-Only Memory; ROM), 랜덤 액세스 메모리(Random Access Memory; RAM), 소거가능한 프로그래머블 리드 온리 메모리(erasable programmable read-only memory; EPROM), 전기적으로 소거가능한 프로그래머블 리드 온리 메모리(electrically erasable programmable read-only memory; EEPROM), 자기 또는 광학 카드, 플래시 메모리, 또는 전기적, 광학적, 음향적, 또는 다른 형태의 전파 신호(예를 들면, 반송파, 적외선 신호, 디지털 신호 등등)를 통한 인터넷을 경유한 정보의 전송에서 사용되는 유형의(tangible) 머신 판독가능 스토리지를 포함하지만, 그러나 이들로 제한되지는 않는, 머신(예를 들어, 컴퓨터)에 의해 판독 가능한 형태로 정보를 저장 또는 전송하기 위한 임의의 메커니즘을 포함할 수 있다. 따라서, 컴퓨터 판독가능 매체는 머신(예를 들면, 컴퓨터)에 의해 판독 가능한 형태의 전자적 명령어 또는 정보를 저장 또는 송신하는 데 적합한 임의의 타입의 유형의 머신 판독가능 매체를 포함한다.
설계는 최초의 작성으로부터 시뮬레이션으로 그리고 제조로의 다양한 스테이지들을 거칠 수도 있다. 설계를 나타내는 데이터는 다양한 방식으로 설계를 표현할 수도 있다. 먼저, 시뮬레이션에서 유용한 바와 같이, 하드웨어는 하드웨어 기술 언어 또는 다른 기능적 기술 언어를 사용하여 표현될 수도 있다. 추가적으로, 로직 및/또는 트랜지스터 게이트를 갖는 회로 레벨 모델이 설계 프로세스의 몇몇 스테이지에서 생성될 수도 있다. 또한, 대부분의 설계는, 몇몇 스테이지에서, 다양한 디바이스를 하드웨어 모델로 물리적으로 배치하는 것을 나타내는 데이터의 레벨에 도달한다. 종래의 반도체 제조 기술이 사용되는 경우, 하드웨어 모델을 나타내는 데이터는, 집적 회로를 생성하기 위해 사용되는 마스크에 대한 상이한 마스크 층 상에서의 다양한 피쳐의 존재 또는 부재를 명시하는 데이터일 수도 있다. 설계의 임의의 표현에서, 데이터는 임의의 형태의 머신 판독가능 매체에 저장될 수도 있다. 디스크와 같은 자기 또는 광학 스토리지 또는 메모리는, 정보를 송신하기 위해 변조되는 또는 다르게는 생성되는 광학적 또는 전기적 파를 통해 송신되는 이러한 정보를 저장하는 머신 판독가능 매체일 수도 있다. 코드 또는 설계를 나타내거나 반송하는 전기적 반송파가 송신되는 경우, 전기적 신호의 복제, 버퍼링, 또는 재송신이 수행되는 결과로, 새로운 카피가 만들어진다. 따라서, 통신 공급자 또는 네트워크 공급자는 유형의 머신 판독가능 매체 상에, 적어도 일시적으로, 본 발명의 실시형태의 기술을 구현하는 물품(article), 예컨대, 반송파로 인코딩되는 정보를 저장할 수도 있다.
현대의 프로세서에서, 다양한 코드 및 명령어를 프로세싱 및 실행하기 위해 다수의 상이한 실행 유닛이 사용된다. 일부는 더 빨리 완료하고 한편 다른 것은 완료하기 위해 다수의 클록 싸이클이 걸릴 수 있기 때문에, 모든 명령어가 동일하게 생성되지는 않는다. 명령어의 쓰루풋이 더 빠르면, 프로세서의 전체 성능은 더 양호하다. 따라서, 가능한 한 빨리 많은 명령어를 실행시키는 것이 유익할 것이다. 그러나, 더 복잡한 그리고 실행 시간 및 프로세서의 리소스의 관점에서 더 많이 요구하는 소정의 명령어가 존재한다. 예를 들면, 부동 소수점 명령어, 로드/저장 명령어, 데이터 이동, 등등이 있다.
더 많은 컴퓨터 시스템이 인터넷, 텍스트, 및 멀티미디어 애플리케이션에서 사용됨에 따라, 시간에 걸쳐 추가적인 프로세서 지원이 도입되었다. 일 실시형태에서, 명령어 세트는, 데이터 타입, 명령어, 레지스터 아키텍쳐, 어드레싱 모드(addressing mode), 메모리 아키텍쳐, 인터럽트 및 예외 핸들링, 및 외부 입력 및 출력(I/O)을 포함하는 하나 이상의 컴퓨터 아키텍쳐와 관련될 수도 있다.
일 실시형태에서, 명령어 세트 아키텍쳐(instruction set architecture; ISA)는, 하나 이상의 명령어 세트를 구현하기 위해 사용되는 프로세서 로직 및 회로를 포함하는 하나 이상의 마이크로 아키텍쳐에 의해 구현될 수도 있다. 따라서, 상이한 마이크로 아키텍쳐를 갖는 프로세서는 공통 명령어 세트의 적어도 일부를 공유할 수 있다. 예를 들면, Intel? 펜티엄 4 프로세서, Intel? Core™ 프로세서, 및 미국 캘리포니아 써니베일(Sunnyvale)의 Advanced Micro Devices, Inc.로부터의 프로세서는, (신규 버전과 함께 추가된 몇몇 확장을 갖는) x86 명령어 세트의 거의 동일한 버전을 구현하지만, 그러나 상이한 내부 설계를 갖는다. 마찬가지로, ARM Holdings, Ltd., MIPS, 또는 이들의 라이센스 사용자 또는 채택자와 같은 다른 프로세서 개발 회사에 의해 설계되는 프로세서는, 공통 명령어 세트의 적어도 일부를 공유할 수도 있지만, 그러나 상이한 프로세서 설계를 포함할 수도 있다. 예를 들면, ISA의 동일한 레지스터 아키텍쳐는, 전용 물리적 레지스터, 레지스터 리네이밍 메커니즘(register renaming mechanism)을 사용하여(예를 들면, 레지스터 앨리어스 테이블(Register Alias Table; RAT)의 사용) 하나 이상의 동적으로 할당된 물리적 레지스터, 재정렬 버퍼(Reorder Buffer; ROB) 및 회수 레지스터 파일(retirement register file)을 비롯한 새로운 또는 널리 공지된 기술을 사용하여 상이한 마이크로 아키텍쳐에서 상이한 방식으로 구현될 수도 있다. 일 실시형태에서, 레지스터는 하나 이상의 레지스터, 레지스터 아키텍쳐, 레지스터 파일, 또는 소프트웨어 프로그래머에 의해 주소지정 가능할 수도 있는 또는 주소지정 가능하지 않을 수도 있는 다른 레지스터 세트를 포함할 수도 있다.
일 실시형태에서, 명령어는 하나 이상의 명령어 포맷을 포함할 수도 있다. 일 실시형태에서, 명령어 포맷은, 다른 것들 중에서도, 수행될 연산 및 연산이 수행될 오퍼랜드(들)를 명시하는(specifying) 다양한 필드(비트의 수, 비트의 위치, 등등)를 나타낼 수도 있다. 몇몇 명령어 포맷은 명령어 템플릿(또는 서브 포맷)에 의해 추가로 분할 정의될 수도 있다. 예를 들면, 주어진 명령어 포맷의 명령어 템플릿은, 명령어 포맷의 필드의 상이한 서브셋을 가지도록 정의될 수도 있고 및/또는 상이하게 해석되는 주어진 필드를 가지도록 정의될 수도 있다. 일 실시형태에서, 명령어는 명령어 포맷을 사용하여 (그리고, 정의되면, 그 명령어 포맷의 명령어 템플릿 중 주어진 하나에서) 표현되고 연산 및 연산이 연산할 오퍼랜드를 명시하거나 또는 나타낸다.
과학적, 재정적, 자동 벡터화된 일반적 목적의, RMS(recognition, mining, and synthesis; 인식, 추출, 및 합성)의, 그리고 시각적 및 멀티미디어 애플리케이션(예를 들면, 2D/3D 그래픽, 이미지 프로세싱, 비디오 압축/압축해제, 음성 인식 알고리즘 및 오디오 조작)은 많은 수의 데이터 아이템에 대해 동일한 연산이 수행되는 것을 필요로 할 수도 있다. 일 실시형태에서, 단일 명령어 다중 데이터(SIMD)는, 프로세서로 하여금 다수의 데이터 엘리먼트에 대해 연산을 수행하게 하는 명령어의 타입을 가리킨다. SIMD 기술은, 레지스터의 비트를, 별개의 값을 각각 나타내는 다수의 고정된 사이즈의 또는 가변적인 사이즈의 데이터 엘리먼트로 논리적으로 분할할 수 있는 프로세서에서 사용될 수도 있다. 예를 들면, 일 실시형태에서, 64 비트 레지스터의 비트는, 별개의 16 비트 값을 각각 나타내는 4개의 별개의 16 비트 데이터 엘리먼트를 포함하는 소스 오퍼랜드로 편제될 수도 있다. 이 타입의 데이터는 '묶음(packed)' 데이터 타입 또는 '벡터' 데이터 타입으로 칭해질 수도 있고, 이 데이터 타입의 오퍼랜드는 묶음 데이터 오퍼랜드 또는 벡터 오퍼랜드로 칭해질 수도 있다. 일 실시형태에서, 묶음 데이터 아이템 또는 벡터는 단일의 레지스터 내에 저장되는 묶음 데이터 엘리먼트의 시퀀스일 수도 있고, 묶음 데이터 오퍼랜드 또는 벡터 오퍼랜드는 SIMD 명령어(또는 '묶음 데이터 명령어' 또는 '벡터 명령어')의 소스 또는 목적지 오퍼랜드일 수도 있다. 일 실시형태에서, SIMD 명령어는, 동일한 또는 상이한 사이즈의, 동일한 또는 상이한 수의 데이터 엘리먼트를 갖는, 그리고 동일한 또는 상이한 데이터 엘리먼트 순서로 목적지 벡터 오퍼랜드(결과 벡터 오퍼랜드로도 또한 칭해짐)를 생성하기 위해 2개의 소스 벡터 오퍼랜드에 대해 수행될 단일의 벡터 연산을 명시한다.
예컨대 x86, MMX™, 스트리밍 SIMD 확장(Streaming SIMD Extensions; SSE), SSE2, SSE3, SSE4.1, 및 SSE4.2 명령어를 포함하는 명령어 세트를 갖는 Intel? Core™ 프로세서, ARM 프로세서, 예컨대 벡터 부동 소수점(Vector Floating Point; VFP) 및/또는 NEON 명령어를 포함하는 명령어 세트를 갖는 ARM Cortex? 패밀리의 프로세서, 및 MIPS 프로세서, 예컨대 중국 과학원(Chinese Academy of Sciences)의 컴퓨팅 기술 연구소(Institute of Computing Technology; ICT)에 의해 개발된 룽손(Loongson) 패밀리의 프로세서에 의해 활용되는 SIMD 기술은 애플리케이션 성능에서 상당한 향상을 가능하게 하였다(Core™ 및 MMX™는 등록된 상표이거나 또는 미국 캘리포니아 산타클라라(Santa Clara)의 인텔 코포레이션(Intel Corporation)의 상표이다.).
일 실시형태에서, 목적지 또는 소스 레지스터/데이터는, 대응하는 데이터 또는 연산의 소스 및 목적지를 나타내는 일반적인 용어이다. 몇몇 실시형태에서, 이들은, 레지스터, 메모리, 또는 다른 묘사된 것과는 다른 이름 또는 기능을 갖는 다른 저장 영역에 의해 구현될 수도 있다. 예를 들면, 일 실시형태에서, "DEST1"은 일시적인 저장 레지스터 또는 다른 저장 영역일 수도 있고, 반면 "SRC1" 및 "SRC2"는 제1 및 제2 소스 저장 레지스터 또는 다른 저장 영역, 및 등등일 수도 있다. 다른 실시형태에서, SRC 및 DEST 저장 영역 중 둘 이상은 동일한 저장 영역(예를 들면, SIMD 레지스터) 내의 상이한 데이터 저장 엘리먼트에 대응할 수도 있다. 일 실시형태에서, 소스 레지스터 중 하나는, 예를 들면, 제1 및 제2 소스 데이터에 대해 수행되는 연산의 결과를, 목적지 레지스터로서 기능하는 2개의 소스 레지스터 중 하나에 라이트 백(write back)하는 것에 의해 목적지 레지스터로서 또한 작용할 수도 있다.
도 1a는, 본 발명의 일 실시형태에 따른 명령어를 실행하는 실행 유닛을 포함하는 프로세서를 가지고 형성되는 예시적인 컴퓨터 시스템의 블록도이다. 시스템(100)은, 본 발명에 따른, 예컨대 본원에서 설명되는 실시형태에서, 프로세스 데이터에 대한 알고리즘을 수행하는 로직을 포함하는 실행 유닛을 활용하는 프로세서(102)와 같은 컴포넌트를 포함한다. 시스템(100)은, 미국 캘리포니아 산타클라라의 인텔 코포레이션으로부터 입수가능한 PENTIUM? III(펜티엄 3), PENTIUM? 4(펜티엄 4), Xeon™(제온), Itanium?(이타늄), XScale™(엑스스케일) 및/또는 StrongARM™(스트롱암) 마이크로프로세서에 기초한 프로세싱 시스템을 나타내지만, 다른 시스템(다른 마이크로프로세서, 엔지니어링 워크스테이션, 셋탑 박스 및 등등을 구비하는 PC를 포함함)도 또한 사용될 수도 있다. 일 실시형태에서, 샘플 시스템(100)은 미국 워싱턴 레드몬드(Redmond)의 마이크로소프트 코포레이션(Microsoft Corporation)으로부터 입수가능한 WINDOWS™ 오퍼레이팅 시스템의 한 버전을 실행할 수도 있지만, 다른 오퍼레이팅 시스템(예를 들면 UNIX(유닉스) 및 Linux(리눅스)), 임베딩된 소프트웨어, 및/또는 그래픽 유저 인터페이스가 또한 사용될 수도 있다. 따라서, 본 발명의 실시형태는 하드웨어 회로부(circuitry) 및 소프트웨어의 임의의 특정한 조합으로 제한되지 않는다.
실시형태는 컴퓨터 시스템으로 제한되지 않는다. 본 발명의 다른 실시형태는 핸드헬드 디바이스 및 임베딩된 애플리케이션과 같은 다른 디바이스에서 사용될 수 있다. 핸드헬드 디바이스의 몇몇 예는 셀룰러 폰, 인터넷 프로토콜 디바이스, 디지털 카메라, PDA(personal digital assistant; 개인 휴대 정보 단말기), 및 핸드헬드 PC를 포함한다. 임베딩된 애플리케이션은, 마이크로 컨트롤러, 디지털 신호 프로세서(DSP), 시스템 온 칩, 네트워크 컴퓨터(NetPC), 셋탑 박스, 네트워크 허브, 광역 통신망(wide area network; WAN) 스위치, 또는 적어도 하나의 실시형태에 따른 하나 이상의 명령어를 수행할 수 있는 임의의 다른 시스템을 포함할 수 있다.
도 1a는, 본 발명의 일 실시형태에 따른 적어도 하나의 명령어를 수행하는 알고리즘을 수행하는 하나 이상의 실행 유닛(108)을 포함하는 프로세서(102)를 가지고 형성되는 컴퓨터 시스템(100)의 블록도이다. 하나의 실시형태는 단일의 프로세서 데스크탑 또는 서버 시스템의 맥락에서 설명될 수도 있지만, 대안적인 실시형태는 다중프로세서 시스템에 포함될 수 있다. 시스템(100)은 '허브' 시스템 아키텍쳐의 예이다. 컴퓨터 시스템(100)은 데이터 신호를 프로세싱하는 프로세서(102)를 포함한다. 프로세서(102)는 복합 명령어 세트 컴퓨터(complex instruction set computer; CISC) 마이크로프로세서, 축약형 명령어 세트 컴퓨팅(reduced instruction set computing; RISC) 마이크로프로세서, 아주 긴 명령어 워드(very long instruction word; VLIW) 마이크로프로세서, 명령어 세트의 조합을 구현하는 프로세서, 또는 예를 들면, 디지털 신호 프로세서와 같은 다른 프로세서 디바이스일 수 있다. 프로세서(102)는, 프로세서(102)와 시스템(100)의 다른 컴포넌트 사이에서 데이터 신호를 송신할 수 있는 프로세서 버스(110)에 커플링된다. 시스템(100)의 엘리먼트는, 기술 분야에서 친숙한 자에게 널리 공지되어 있는 그들의 종래의 기능을 수행한다.
일 실시형태에서, 프로세서(102)는 레벨 1(Level 1; L1) 내부 캐시 메모리(104)를 포함한다. 아키텍쳐에 따라서, 프로세서(102)는 단일의 내부 캐시 또는 다수 레벨의 내부 캐시를 가질 수 있다. 대안적으로, 다른 실시형태에서, 캐시 메모리는 프로세서(102) 외부에 존재할 수 있다. 다른 실시형태는 또한, 특정한 구현예 및 필요에 따라, 내부 및 외부 캐시의 조합을 포함할 수 있다. 레지스터 파일(106)은, 정수 레지스터, 부동 소수점 레지스터, 상태 레지스터, 및 명령어 포인터 레지스터를 포함하는 다양한 레지스터에 상이한 타입의 데이터를 저장할 수 있다.
정수 및 부동 소수점 연산을 수행하는 로직을 포함하는 실행 유닛(108)도 또한 프로세서(102)에 존재한다. 프로세서(102)는 또한, 소정의 마이크로명령어에 대한 마이크로코드를 저장하는 마이크로코드(ucode) ROM을 포함한다. 일 실시형태의 경우, 실행 유닛(108)은 묶음 명령어 세트(109)를 핸들링하는 로직을 포함한다. 명령어를 실행하는 관련된 회로부와 함께, 묶음 명령어 세트(109)를 범용 프로세서(102)의 명령어 세트에 포함시키는 것에 의해, 많은 멀티미디어 애플리케이션에 의해 사용되는 연산은 범용 프로세서(102)의 묶음 데이터를 사용하여 수행될 수도 있다. 따라서, 많은 멀티미디어 애플리케이션은, 묶음 데이터에 대한 연산을 수행하기 위한 프로세서의 데이터 버스의 전폭(full width)을 사용하는 것에 의해 더 효율적으로 가속 및 실행될 수 있다. 이것은, 한 번에 하나의 데이터 엘리먼트씩 하나 이상의 연산을 수행하기 위해 프로세서의 데이터 버스를 가로질러 더 작은 단위의 데이터를 전송할 필요성을 제거할 수 있다.
실행 유닛(108)의 대안적인 실시형태는 또한, 마이크로 컨트롤러, 임베딩된 프로세서, 그래픽 디바이스, DSP, 및 다른 타입의 로직 회로에서 사용될 수 있다. 시스템(100)은 메모리(120)를 포함한다. 메모리(120)는 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 디바이스, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 디바이스, 플래시 메모리 디바이스, 또는 다른 메모리 디바이스일 수 있다. 메모리(120)는, 프로세서(102)에 의해 실행될 수 있는 데이터 신호에 의해 나타내어지는 데이터 및/또는 명령어를 저장할 수 있다.
시스템 로직 칩(116)이 프로세서 버스(110) 및 메모리(120)에 커플링된다. 예시된 실시형태에서의 시스템 로직 칩(116)은 메모리 컨트롤러 허브(memory controller hub; MCH)이다. 프로세서(102)는 프로세서 버스(110)를 통해 MCH(116)와 통신할 수 있다. MCH(116)는, 명령어 및 데이터 저장을 위한 그리고 그래픽 커맨드, 데이터 및 텍스쳐의 저장을 위한, 메모리(120)로의 고대역폭 메모리 경로(118)를 제공한다. MCH(116)는 프로세서(102), 메모리(120), 및 시스템(100)의 다른 컴포넌트 사이에서 데이터 신호를 보내고 프로세서 버스(110), 메모리(120), 및 시스템 I/O(122) 사이에서 데이터 신호를 브리징한다. 몇몇 실시형태에서, 시스템 로직 칩(116)은 그래픽 컨트롤러(112)에 커플링하기 위한 그래픽 포트를 제공할 수 있다. MCH(116)는 메모리 인터페이스(118)를 통해 메모리(120)에 커플링된다. 그래픽 카드(112)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 상호접속(114)를 통해 MCH(116)에 커플링된다.
시스템(100)은 MCH(116)를 I/O 컨트롤러 허브(I/O controller hub; ICH)(130)에 커플링하기 위해 독점적(proprietary) 허브 인터페이스 버스(122)를 사용한다. ICH(130)는 로컬 I/O 버스를 통해 몇몇 I/O 디바이스에 대한 직접 연결을 제공한다. 로컬 I/O 버스는, 주변장치를 메모리(120), 칩셋, 및 프로세서(102)에 연결하기 위한 고속 I/O 버스이다. 몇몇 예는, 오디오 컨트롤러, 펌웨어 허브(플래시 BIOS)(128), 무선 트랜스시버(126), 데이터 스토리지(124), 유저 입력 및 키보드 인터페이스를 포함하는 레거시 I/O 컨트롤러, 범용 직렬 버스(Universal Serial Bus; USB)와 같은 직렬 확장 포트, 및 네트워크 컨트롤러(134)이다. 데이터 저장 디바이스(124)는 하드 디스크 드라이브, 플로피 디스크 드라이브, CD-ROM 디바이스, 플래시 메모리 디바이스, 또는 다른 대용량 저장 디바이스를 포함할 수 있다.
시스템의 다른 실시형태의 경우, 일 실시형태에 따른 명령어는 시스템 온 칩과 함께 사용될 수 있다. 시스템 온 칩의 일 실시형태는 프로세서 및 메모리를 포함한다. 하나의 이러한 시스템에 대한 메모리는 플래시 메모리이다. 플래시 메모리는 프로세서 및 다른 시스템 컴포넌트와 동일한 다이 상에 위치될 수 있다. 추가적으로, 메모리 컨트롤러 또는 그래픽 컨트롤러와 같은 다른 로직 블록이 또한 시스템 온 칩 상에 위치될 수 있다.
도 1b는, 본 발명의 일 실시형태의 원리를 구현하는 데이터 프로세싱 시스템(140)을 예시한다. 본원에서 설명되는 실시형태는, 본 발명의 실시형태의 범위를 벗어나지 않으면서 다른 프로세싱 시스템과 함께 사용될 수 있다는 것이 기술 분야에서 숙련된 자에 의해 쉽게 인식될 수 있을 것이다.
컴퓨터 시스템(140)은, 일 실시형태에 따른 적어도 하나의 명령어를 수행할 수 있는 프로세싱 코어(159)를 포함한다. 일 실시형태의 경우, 프로세싱 코어(159)는, CISC, RISC 또는 VLIW 타입 아키텍쳐를 포함하지만 이들로 제한되지는 않는 임의의 타입의 아키텍쳐의 프로세싱 유닛을 나타낸다. 프로세싱 코어(159)는 또한, 하나 이상의 프로세스 기술에서의 제조에 적합할 수도 있고, 머신 판독가능 매체 상에서 충분히 상세하게 표현되는 것에 의해 상기 제조를 용이하게 하는 데 적합할 수도 있다.
프로세싱 코어(159)는 실행 유닛(142), 레지스터 파일(들)의 세트(145), 및 디코더(144)를 포함한다. 프로세싱 코어(159)는 또한, 본 발명의 실시형태의 이해에 불필요한 추가적인 회로부(도시되지 않음)를 포함한다. 실행 유닛(142)은 프로세싱 코어(159)에 의해 수신되는 명령어를 실행하도록 사용된다. 통상적인 프로세서 명령어를 수행하는 것 외에, 실행 유닛(142)은 묶음 데이터 포맷에 대한 연산을 수행하기 위한 묶음 명령어 세트(143)의 명령어를 수행할 수 있다. 묶음 명령어 세트(143)는, 본 발명의 실시형태 및 다른 묶음 명령어를 수행하기 위한 명령어를 포함한다. 실행 유닛(142)은 내부 버스를 통해 레지스터 파일(145)에 커플링된다. 레지스터 파일(145)은, 데이터를 포함하는 정보를 저장하기 위한 프로세싱 코어(159) 상의 저장 영역을 나타낸다. 앞서 언급된 바와 같이, 묶음 데이터를 저장하기 위해 사용되는 저장 영역은 중요하지 않다. 실행 유닛(142)은 디코더(144)에 커플링된다. 디코더(144)는 프로세싱 코어(159)에 의해 수신되는 명령어를 제어 신호 및/또는 마이크로코드 엔트리 포인트로 디코딩하기 위해 사용된다. 이들 제어 신호 및/또는 마이크로코드 엔트리 포인트에 응답하여, 실행 유닛(142)은 적절한 연산을 수행한다. 일 실시형태에서, 디코더는, 명령어 내에서 나타내어지는 대응하는 데이터에 대해 어떤 연산이 수행되어야 하는지를 나타낼 명령어의 연산코드(opcode)를 해석하기 위해 사용된다.
프로세싱 코어(159)는 다양한 다른 시스템 디바이스와 통신하기 위해 버스(141)와 커플링되는데, 다양한 다른 시스템 디바이스는, 예를 들면, 동기식 동적 랜덤 액세스 메모리(synchronous dynamic random access memory; SDRAM) 제어부(146), 정적 랜덤 액세스 메모리(SRAM) 제어부(147), 버스트 플래시 메모리 인터페이스(148), 퍼스널 컴퓨터 메모리 카드 협회(personal computer memory card international association; PCMCIA)/컴팩트 플래시(compact flash; CF) 카드 제어부(149), 액정 디스플레이(liquid crystal display; LCD) 제어부(150), 직접 메모리 액세스(direct memory access; DMA) 컨트롤러(151), 및 대안적인 버스 마스터 인터페이스(152)를 포함할 수도 있지만 이들로 제한되지는 않는다. 일 실시형태에서, 데이터 프로세싱 시스템(140)은 또한, I/O 버스(153)를 통해 다양한 I/O 디바이스와 통신하기 위한 I/O 브리지(154)를 포함할 수도 있다. 이러한 I/O 디바이스는, 예를 들면, 범용 비동기 송수신기(universal asynchronous receiver/transmitter; UART)(155), 범용 직렬 버스(USB)(156), 블루투스 무선 UART(157) 및 I/O 확장 인터페이스(158)를 포함할 수도 있지만 그러나 이들로 제한되지는 않는다.
데이터 프로세싱 시스템(140)의 일 실시형태는, 텍스트 문자열 비교 연산을 포함하는 SIMD 연산을 수행할 수 있는 프로세싱 코어(159) 및 모바일, 네트워크 및/또는 무선 통신을 제공한다. 프로세싱 코어(159)는, 월시-하다마드(Walsh-Hadamard) 변환, 고속 푸리에 변환(fast Fourier transform; FFT), 이산 코사인 변환(discrete cosine transform; DCT), 및 이들 각각의 역변환과 같은 이산 변환; 컬러 공간 변환, 비디오 인코드 모션 추정 또는 비디오 디코드 모션 보상과 같은 압축/압축해제 기술; 및 펄스 코드 변조(pulse coded modulation; PCM)와 같은 변조/복조(modulation/demodulation; MODEM) 기능을 포함하는 다양한 오디오, 비디오, 이미징 및 통신 알고리즘으로 프로그래밍될 수도 있다.
도 1c는, SIMD SM3 암호화 해싱 기능을 제공하는 명령어를 실행할 수 있는 프로세싱 시스템의 다른 대안적인 실시형태를 예시한다. 하나의 대안적인 실시형태에 따르면, 프로세싱 시스템(160)은 메인 프로세서(166), SIMD 코프로세서(161), 캐시 메모리(167), 및 입/출력 시스템(168)을 포함할 수도 있다. 입/출력 시스템(168)은 선택적으로 무선 인터페이스(169)에 커플링될 수도 있다. SIMD 코프로세서(161)는 일 실시형태에 따른 명령어를 포함하는 동작을 수행할 수 있다. 프로세싱 코어(170)는 하나 이상의 프로세스 기술에서의 제조에 적합할 수도 있고, 머신 판독가능 매체 상에서 충분히 상세하게 표현되는 것에 의해, 프로세싱 코어(170)를 포함하는 프로세싱 시스템(160)의 전체 또는 일부의 제조를 용이하게 하는 데 적합할 수도 있다.
일 실시형태의 경우, SIMD 코프로세서(161)는 실행 유닛(162) 및 레지스터 파일(들)(164)의 세트를 포함한다. 메인 프로세서(166)의 일 실시형태는, 실행 유닛(162)에 의한 실행을 위한 일 실시형태에 따른 명령어를 포함하는 명령어 세트(163)의 명령어를 인식하는 디코더(165)를 포함한다. 대안적인 실시형태의 경우, SIMD 코프로세서(161)는 또한 명령어 세트(163)의 명령어를 디코딩하기 위한 디코더(165B)의 적어도 일부를 포함한다. 프로세싱 코어(170)는 또한, 본 발명의 실시형태의 이해에 불필요한 추가적인 회로부(도시되지 않음)를 포함한다.
동작에서, 메인 프로세서(166)는, 캐시 메모리(167), 및 입/출력 시스템(168)과의 상호작용을 포함하는 일반적인 타입의 데이터 프로세싱 동작을 제어하는 데이터 프로세싱 명령어의 스트림을 실행한다. SIMD 코프로세서 명령어는 데이터 프로세싱 명령어의 스트림 내에 임베딩된다. 메인 프로세서(166)의 디코더(165)는 이들 SIMD 코프로세서 명령어를, 부착된 SIMD 코프로세서(161)에 의해 실행되어야 하는 타입인 것으로 인식한다. 따라서, 메인 프로세서(166)는 이들 SIMD 코프로세서 명령어(또는 SIMD 코프로세서 명령어를 나타내는 제어 신호)를 코프로세서 버스(171) 상에서 발행하는데, 이들은 임의의 부착된 SIMD 코프로세서에 의해 코프로세서 버스(171)로부터 수신된다. 이 경우, SIMD 코프로세서(161)는 자신을 향해 의도된 임의의 수신된 SIMD 코프로세서 명령어를 받아 들이고 실행할 것이다.
SIMD 코프로세서 명령어에 의한 프로세싱을 위해 데이터가 무선 인터페이스(169)를 통해 수신된다. 일 예의 경우, 음성 통신은, 음성 통신을 나타내는 디지털 오디오 샘플을 재생성하도록 SIMD 코프로세서 명령어에 의해 프로세싱될 수도 있는 디지털 신호의 형태로 수신될 수도 있다. 다른 예의 경우, 압축된 오디오 및/또는 비디오는, 디지털 오디오 샘플 및/또는 모션 비디오 프레임을 재생성하도록 SIMD 코프로세서 명령어에 의해 프로세싱될 수도 있는 디지털 비트 스트림의 형태로 수신될 수도 있다. 프로세싱 코어(170)의 일 실시형태의 경우, 메인 프로세서(166), 및 SIMD 코프로세서(161)는, 실행 유닛(162), 레지스터 파일(들)의 세트(164), 및 일 실시형태에 따른 명령어를 포함하는 명령어 세트(163)의 명령어를 인식하는 디코더(165)를 포함하는 단일의 프로세싱 코어(170)로 통합된다.
도 2는, 본 발명의 일 실시형태에 따른 명령어를 수행하는 로직 회로를 포함하는 프로세서(200)에 대한 마이크로 아키텍쳐의 블록도이다. 몇몇 실시형태에서, 일 실시형태에 따른 명령어는, 바이트, 워드, 더블워드, 쿼드워드, 등등의 사이즈뿐만 아니라, 단정도(single precision) 및 배정도(double precision) 정수 및 부동 소수점 데이터타입과 같은 데이터타입을 갖는 데이터 엘리먼트에 대해 동작하도록 구현될 수 있다. 일 실시형태에서, 순차 프론트 엔드(in-order front end; 201)는, 실행될 명령어를 페치하는 그리고 프로세서 파이프라인에서 나중에 사용되도록 이들을 준비하는 프로세서(200)의 일부이다. 프론트 엔드(201)는 여러 유닛을 포함할 수도 있다. 일 실시형태에서, 명령어 프리페처(instruction prefetcher; 226)는 메모리로부터 명령어를 페치하고 이들을 명령어 디코더(228)로 제공하는데, 명령어 디코더는 결국에는 이들을 디코딩 또는 해석한다. 예를 들면, 일 실시형태에서, 디코더는 수신된 명령어를, "마이크로 명령어" 또는 "마이크로 연산(micro-operation)"(마이크로 op 또는 μop로 칭해짐)으로 칭해지는 하나 이상의 연산으로 디코딩한다. 다른 실시형태에서, 디코더는 명령어를, 하나의 실시형태에 따른 동작을 수행하기 위해 마이크로 아키텍쳐에 의해 사용되는 연산코드 및 대응하는 데이터 및 제어 필드로 파싱한다. 일 실시형태에서, 추적 캐시(trace cache; 230)는 디코딩된 μop를 취하고 실행을 위해 그들을 μop 큐(234)에서 프로그램 순서 시퀀스 또는 트레이스로 조립한다. 추적 캐시(230)가 복잡한 명령어를 조우하는 경우, 마이크로코드 ROM(232)은 연산을 완료하는 데 필요한 μop를 제공한다.
몇몇 명령어는 단일의 마이크로 op로 변환되고, 반면 다른 것은 전체 동작을 완료하는 데 여러 개의 마이크로 op를 필요로 한다. 일 실시형태에서, 명령어를 완료하는 데 4개보다 많은 마이크로 op가 필요로 되면, 디코더(228)는 명령어를 행하기 위해 마이크로코드 ROM(232)에 액세스한다. 일 실시형태의 경우, 명령어는 명령어 디코더(228)에서의 프로세싱을 위해 더 적은 수의 마이크로 op로 디코딩될 수 있다. 다른 실시형태에서, 동작을 달성하는 데 다수의 마이크로 op가 필요로 되는 경우, 마이크로코드 ROM(232) 내에 저장될 수 있다. 추적 캐시(230)는, 마이크로코드 ROM(232)으로부터 일 실시형태에 따른 하나 이상의 명령어를 달성하는 마이크로 코드 시퀀스를 판독하기 위한 정확한 마이크로 명령어 포인터를 결정하기 위해, 엔트리 포인트 프로그래머블 로직 어레이(programmable logic array; PLA)를 참조한다. 마이크로코드 ROM(232)이 명령어에 대한 시퀀스를 이루는 마이크로 op를 종료한 이후, 머신의 프론트 엔드(201)는 추적 캐시(230)로부터 마이크로 op의 페치를 재개한다.
비순차 실행 엔진(203)은, 명령어가 실행을 위해 준비되는 곳이다. 비순차 실행 로직은, 명령어가 파이프라인 아래로 진행하여 실행을 위해 스케줄링됨에 따라, 명령어의 흐름을 원활하게 하고 순서를 재조정하여 성능을 최적화하기 위해 다수의 버퍼를 구비한다. 할당기 로직(allocator logic)은, 실행 순서에서 각각의 μop가 필요로 하는 머신 버퍼 및 리소스를 할당한다. 레지스터 리네이밍 로직은 로직 레지스터를 레지스터 파일의 엔트리로 개명한다. 할당기는 또한, 명령어 스케줄러: 메모리 스케줄러, 빠른 스케줄러(202), 느린/일반적인 부동 소수점 스케줄러(204), 및 간단한 부동 소수점 스케줄러(206) 앞의, 하나는 메모리 연산을 위한 것이고 하나는 비메모리 연산을 위한 것인 2개의 μop 큐 중 하나에서 각각의 μop에 대한 엔트리를 할당한다. μop 스케줄러(202, 204, 206)는, 그들의 종속하는 입력 레지스터 오퍼랜드 소스의 준비 상태 및 그들의 오퍼랜드를 완료하는 데 μop가 필요로 하는 실행 리소스의 가용성에 기초하여 μop가 언제 실행준비가 되는지를 결정한다. 일 실시형태의 빠른 스케줄러(202)는 메인 클록 싸이클의 각각의 절반 상에서 스케줄링할 수 있고, 한편 다른 스케줄러는 메인 프로세서 클록 싸이클 당 오직 한 번만 스케줄링할 수 있다. 스케줄러는 실행을 위해 μop를 스케줄링하기 위해 디스패치 포트를 조정한다.
레지스터 파일(208, 210)은, 스케줄러(202, 204, 206)와 실행 블록(211)의 실행 유닛(212, 214, 216, 218, 220, 222, 224) 사이에 위치한다. 정수 및 부동 소수점 연산을 위해, 별개의 레지스터 파일(208, 210)이 각각 존재한다. 일 실시형태의 각각의 레지스터 파일(208, 210)은 또한, 레지스터 파일에 아직 기록되지 않은 방금 완료된 결과를 새로운 종속 μop로 바이패스할 수 있는 또는 포워딩할 수 있는 바이패스 네트워크를 포함한다. 정수 레지스터 파일(208) 및 부동 소수점 레지스터 파일(210)은 또한, 다른 것과 데이터를 통신할 수 있다. 일 실시형태의 경우, 정수 레지스터 파일(208)은, 데이터의 하위(low order) 32 비트에 대한 하나의 레지스터 파일과 데이터의 상위(high order) 32 비트에 대한 제2 레지스터 파일인 2개의 별개의 레지스터 파일로 분할된다. 일 실시형태의 부동 소수점 레지스터 파일(210)은 128 비트 폭의 엔트리를 갖는데, 부동 소수점 명령어가 통상적으로 폭에서 64에서부터 128 비트까지의 오퍼랜드를 구비하기 때문이다.
실행 블록(211)은, 명령어가 실제 실행되는 곳인 실행 유닛(212, 214, 216, 218, 220, 222, 224)을 포함한다. 이 섹션은, 마이크로 명령어가 실행을 위해 필요로 하는 정수 및 부동 소수점 데이터 오퍼랜드 값을 저장하는 레지스터 파일(208, 210)을 포함한다. 일 실시형태의 프로세서(200)는 다수의 실행 유닛: 어드레스 생성 유닛(address generation unit; AGU)(212), AGU(214), 빠른 ALU(216), 빠른 ALU(218), 느린 ALU(220), 부동 소수점 ALU(222), 부동 소수점 움직임 유닛(224)으로 구성된다. 일 실시형태의 경우, 부동 소수점 실행 블록(222, 224)은 부동 소수점, MMX, SIMD, 및 SSE, 또는 다른 동작을 실행한다. 일 실시형태의 부동 소수점 ALU(222)는, 제산, 제곱근, 및 나머지 마이크로 op를 실행하는 64 비트 부동 소수점 제산기(divider)에 의해 64 비트를 포함한다. 본 발명의 실시형태의 경우, 부동 소수점 값을 수반하는 명령어는 부동 소수점 하드웨어를 사용하여 핸들링될 수도 있다. 일 실시형태에서, ALU 연산은 고속 ALU 실행 유닛(216, 218)으로 진행한다. 일 실시형태의 빠른 ALU(216, 218)는, 클록 싸이클의 절반의 효율적인 레이턴시를 가지고 빠른 연산을 실행할 수 있다. 일 실시형태의 경우, 대부분의 복잡한 정수 연산은, 느린 ALU(220)가, 곱함수(multiplier), 시프트, 플래그 로직, 및 분기 프로세싱과 같은 긴 레이턴시 타입의 연산을 위한 정수 실행 하드웨어를 포함하기 때문에, 느린 ALU(220)로 진행한다. 메모리 로드/저장 연산은 AGU(212, 214)에 의해 실행된다. 일 실시형태의 경우, 정수 ALU(216, 218, 220)는, 64 비트 데이터 오퍼랜드에 대한 정수 연산을 수행하는 맥락에서 설명된다. 대안적인 실시형태에서, ALU(216, 218, 220)는 16, 32, 128, 256, 등등을 포함하는 다양한 데이터 비트를 지원하도록 구현될 수 있다. 마찬가지로, 부동 소수점 유닛(222, 224)은 다양한 폭의 비트를 갖는 어떤 범위의 오퍼랜드를 지원하도록 구현될 수 있다. 일 실시형태의 경우, 부동 소수점 유닛(222, 224)은, SIMD 및 멀티미디어 명령어와 연계하여 128 비트 폭의 묶음 데이터 오퍼랜드에 대해 동작할 수 있다.
일 실시형태에서, μop 스케줄러(202, 204, 206)는, 부모 로드(parent load)가 실행을 종료하기 이전에, 종속 동작을 디스패치한다. μop가 프로세서(200)에서 연속적으로 스케줄링되고 실행되기 때문에, 프로세서(200)는 또한 메모리 누락을 핸들링하는 로직을 포함한다. 데이터 로드가 데이터 캐시에서 누락되면, 스케줄러에게 일시적으로 부정확한 데이터를 남긴 인플라이트의 종속 동작이 존재할 수 있다. 재생 메커니즘(replay mechanism)은 부정확한 데이터를 사용하는 데이터를 추적 및 재실행한다. 오로지 종속 동작만이 재생되는 것을 필요로 하고 독립 동작은 완료하도록 허용된다. 프로세서의 일 실시형태의 재생 메커니즘 및 스케줄러는 또한, SIMD SM3 암호화 해싱 기능을 제공하는 명령어를 캐치하도록 설계된다.
용어 "레지스터"는, 오퍼랜드를 식별하는 명령어의 일부로서 사용되는 온보드 프로세서 저장 위치를 가리킬 수도 있다. 다시 말하면, 레지스터는, (프로그래머의 관점에서) 프로세서의 외부로부터 사용가능한 것들일 수도 있다. 그러나, 한 실시형태의 레지스터는 특정한 타입의 회로를 의미하는 것으로 제한되어선 안된다. 대신, 한 실시형태의 레지스터는 데이터를 저장 및 제공할 수 있고, 본원에서 설명되는 기능을 수행할 수 있다. 본원에서 설명되는 레지스터는, 전용 물리적 레지스터, 레지스터 리네이밍을 사용하여 동적으로 할당된 물리적 레지스터, 전용 및 동적으로 할당된 물리적 레지스터의 조합, 등등과 같은 임의의 수의 상이한 기술을 사용하여 프로세서 내의 회로부에 의해 구현될 수 있다. 일 실시형태에서, 정수 레지스터는 32 비트의 정수 데이터를 저장한다. 일 실시형태의 레지스터 파일은 또한, 묶음 데이터에 대한 8개의 멀티미디어 SIMD 레지스터를 포함한다. 하기의 논의를 위해, 레지스터는, 묶음 데이터를 유지하도록 설계되는 데이터 레지스터, 예컨대, 미국 캘리포니아 산타클라라의 인텔 코포레이션으로부터의 MMX 기술에 대응하는 마이크로프로세서에서의 64 비트 폭의 MMX™ 레지스터(몇몇 경우에서는 "mm" 레지스터로도 또한 칭해짐)인 것으로 이해된다. 정수 및 부동 소수점 형태 둘 다에서 이용가능한 이들 MMX 레지스터는, SIMD 및 SSE 명령어에 수반되는 묶음 데이터 엘리먼트와 함께 동작할 수 있다. 마찬가지로, 이러한 묶음 데이터 오퍼랜드를 유지하기 위해, SSE2, SSE3, SSE4, 또는 그 이상의(일반적으로 "SSEx"로 칭해짐) 기술에 관련이 있는 128 비트 폭의 XMM 레지스터가 또한 사용될 수 있다. 일 실시형태에서, 묶음 데이터 및 정수 데이터를 저장함에 있어서, 레지스터는 두 데이터 타입 사이를 구별할 필요가 없다. 일 실시형태에서, 정수 및 부동 소수점은 동일한 레지스터 파일 또는 상이한 레지스터 파일 중 어느 하나에 포함된다. 게다가, 일 실시형태에서, 부동 소수점 및 정수 데이터는 상이한 레지스터 또는 동일한 레지스터에 저장될 수도 있다.
하기의 도면의 예에서는, 다수의 데이터 오퍼랜드가 설명된다. 도 3a는, 본 발명의 일 실시형태에 따른 멀티미디어 레지스터에서의 다양한 묶음 데이터 타입 표현을 예시한다. 도 3a는, 128 비트 폭의 오퍼랜드에 대한 묶음 바이트(310), 묶음 워드(320), 및 묶음 더블워드(doubleword; dword)(330)에 대한 데이터 타입을 예시한다. 이 예의 묶음 바이트 포맷(310)은 128 비트 길이이고 16개의 묶음 바이트 데이터 엘리먼트를 포함한다. 바이트는 여기서는 8 비트의 데이터로서 정의된다. 각각의 바이트 데이터 엘리먼트에 대한 정보는, 바이트 0의 경우 비트 7 내지 비트 0에, 바이트 1의 경우 비트 15 내지 비트 8에, 바이트 2의 경우 비트 23 내지 비트 16에, 그리고 마지막으로 바이트 15의 경우 비트 120 내지 비트 127에 저장된다. 따라서, 모든 이용가능한 비트가 레지스터에서 사용된다. 이 저장 배치는 프로세서의 저장 효율성을 증가시킨다. 또한, 16개의 데이터 엘리먼트가 액세스되면, 하나의 연산이 이제 16개의 데이터 엘리먼트에 대해 병렬로 수행될 수 있다.
일반적으로, 데이터 엘리먼트는, 단일의 레지스터 또는 동일한 길이의 다른 데이터 엘리먼트를 갖는 메모리 위치에 저장되는 데이터의 개개의 조각이다. SSEx 기술에 관련이 있는 묶음 데이터 시퀀스에서, XMM 레지스터에 저장되는 데이터 엘리먼트의 수는, 128 비트를 개개의 데이터 엘리먼트의 비트 단위의 길이에 의해 나눈 것이다. 마찬가지로, MMX 및 SSE 기술에 관련이 있는 묶음 데이터 시퀀스에서, MMX 레지스터에 저장되는 데이터 엘리먼트의 수는, 64 비트를 개개의 데이터 엘리먼트의 비트 단위의 길이에 의해 나눈 것이다. 도 3a에서 예시되는 데이터 타입이 128 비트 길이이지만, 본 발명의 실시형태는 또한 64 비트 폭의, 256 비트 폭의, 512 비트 폭의, 또는 다른 사이즈의 오퍼랜드와 함께 동작할 수 있다. 이 예의 묶음 워드 포맷(320)은 128 비트 길이이고 8개의 묶음 워드 데이터 엘리먼트를 포함한다. 각각의 묶음 워드는 16 비트의 정보를 포함한다. 도 3a의 묶음 더블워드 포맷(330)은 128 비트 길이이고 4개의 묶음 더블워드 데이터 엘리먼트를 포함한다. 각각의 묶음 더블워드 데이터 엘리먼트는 32 비트의 정보를 포함한다. 묶음 쿼드워드는 128 비트 길이이고 2개의 묶음 쿼드워드 데이터 엘리먼트를 포함한다.
도 3b는 대안적인 레지스터 내(in-register) 데이터 스토리지 포맷을 예시한다. 각각의 묶음 데이터는 하나보다 많은 종속 데이터 엘리먼트를 포함할 수 있다. 세 개의 묶음 데이터 포맷이 예시된다: 절반 묶음(packed half)(341), 단일 묶음(packed single)(342), 및 더블 묶음(packed double)(343). 절반 묶음(341), 단일 묶음(342), 및 더블 묶음(343)의 일 실시형태는 고정 소수점 데이터 엘리먼트를 포함한다. 대안적인 실시형태의 경우, 절반 묶음(341), 단일 묶음(342), 및 더블 묶음(343) 중 하나 이상은 부동 소수점 데이터 엘리먼트를 포함할 수도 있다. 절반 묶음(341)의 하나의 대안적인 실시형태는, 8개의 16 비트 데이터를 포함하는 128 비트 길이이다. 단일 묶음(342)의 일 실시형태는 128 비트의 길이이며 4개의 32 비트 데이터 엘리먼트를 포함한다. 더블 묶음(343)의 일 실시형태는 128 비트의 길이이며 2개의 64 비트 데이터 엘리먼트를 포함한다. 이러한 묶음 데이터 포맷은 다른 레지스터 길이, 예를 들면, 96 비트, 160 비트, 192 비트, 224 비트, 256 비트, 512 비트 또는 그 이상으로 확대될 수도 있다는 것이 인식될 것이다.
도 3c는, 본 발명의 일 실시형태에 따른 멀티미디어 레지스터에서의 다양한 부호가 있는 그리고 부호가 없는 묶음 데이터 타입 표현을 예시한다. 부호가 없는 묶음 바이트 표현(344)은, SIMD 레지스터에서의 부호가 없는 묶음 바이트의 저장을 예시한다. 각각의 바이트 데이터 엘리먼트에 대한 정보는, 바이트 0의 경우 비트 7 내지 비트 0에, 바이트 1의 경우 비트 15 내지 비트 8에, 바이트 2의 경우 비트 23 내지 비트 16에, 등등하여 그리고 마지막으로 바이트 15의 경우 비트 120 내지 비트 127에 저장된다. 따라서, 모든 이용가능한 비트가 레지스터에서 사용된다. 이 저장 배치는 프로세서의 저장 효율성을 증가시킬 수 있다. 또한, 16개의 데이터 엘리먼트가 액세스되면, 하나의 연산이 이제 16개의 데이터 엘리먼트에 대해 병렬 양식으로 수행될 수 있다. 부호가 있는 묶음 바이트 표현(345)은 부호가 있는 묶음 바이트의 저장을 예시한다. 모든 바이트 데이터 엘리먼트의 8번째 비트는 부호 표시자(indicator)이다는 것을 유의한다. 부호가 없는 묶음 워드 표현(346)은, 워드 7 내지 워드 0가 SIMD 레지스터에 어떻게 저장되는지를 예시한다. 부호가 있는 묶음 워드 표현(347)은 부호가 없는 묶음 워드 레지스터 내 표현(346)과 유사하다. 각각의 워드 데이터 엘리먼트의 16번째 비트는 부호 표시자이다는 것을 유의한다. 부호가 없는 묶음 더블워드 표현(348)은 더블워드 데이터 엘리먼트가 어떻게 저장되는지를 도시한다. 부호가 있는 묶음 더블워드 표현(349)은 부호가 없는 묶음 더블워드 레지스터 내 표현(348)과 유사하다. 필수 부호 비트는 각각의 더블워드 데이터 엘리먼트의 32번째 비트이다는 것을 유의한다.
도 3d는, 32 또는 그 이상의 비트를 갖는 연산 인코딩(연산코드) 포맷(360), 및 www.intel.com/products/processor/manuals/ 상에서 미국 캘리포니아 산타클라라의 인텔 코포레이션으로부터 입수가능한 "Intel? 64 and IA-32 Intel Architecture Software Developer's Manual Combined Volumes 2A and 2B: Instruction Set Reference A-Z"에서 설명되는 연산코드 포맷의 타입과 대응하는 레지스터/메모리 오퍼랜드 어드레싱 모드의 일 실시형태의 묘사이다. 일 실시형태에서, 명령어는 필드 361 및 362 중 하나 이상에 의해 인코딩될 수도 있다. 2개의 소스 오퍼랜드 식별자(364 및 365)를 비롯하여, 명령어당 2개까지의 오퍼랜드 위치가 식별될 수도 있다. 일 실시형태의 경우, 목적지 오퍼랜드 식별자(366)는 소스 오퍼랜드 식별자(364)와 동일하지만, 다른 실시형태에서는 상이할 수도 있다. 대안적인 실시형태의 경우, 목적지 오퍼랜드 식별자(366)는 소스 오퍼랜드 식별자(365)와 동일하지만, 다른 실시형태에서는 상이할 수도 있다. 일 실시형태에서, 소스 오퍼랜드 식별자(364 및 365)에 의해 식별되는 소스 오퍼랜드 중 하나는 명령어의 결과에 의해 덮어쓰기되지만(overwritten), 다른 실시형태에서는, 식별자(364)는 소스 레지스터 엘리먼트와 대응하고 식별자(365)는 목적지 레지스터 엘리먼트에 대응한다. 일 실시형태의 경우, 오퍼랜드 식별자(364 및 365)는 32 비트 또는 64 비트 소스 및 목적지 오퍼랜드를 식별하기 위해 사용될 수도 있다.
도 3e는, 40 또는 그 이상의 비트를 갖는 다른 대안적인 연산 인코딩(연산코드) 포맷(370)의 묘사이다. 연산코드 포맷(370)은 연산코드 포맷(360)과 대응하고 선택적인 프리픽스 바이트(378)를 포함한다. 일 실시형태에 따른 명령어는 필드(378, 371, 및 372) 중 하나 이상에 의해 인코딩될 수도 있다. 소스 오퍼랜드 식별자(374 및 375)에 의해 그리고 프리픽스 바이트(378)에 의해, 명령어당 2개까지의 오퍼랜드 위치가 식별될 수도 있다. 일 실시형태의 경우, 32 비트 또는 64 비트 소스 및 목적지 오퍼랜드를 식별하기 위해, 프리픽스 바이트(378)가 사용될 수도 있다. 일 실시형태의 경우, 목적지 오퍼랜드 식별자(376)는 소스 오퍼랜드 식별자(374)와 동일하지만, 다른 실시형태에서는 상이할 수도 있다. 대안적인 실시형태의 경우, 목적지 오퍼랜드 식별자(376)는 소스 오퍼랜드 식별자(375)와 동일하지만, 다른 실시형태에서는 상이할 수도 있다. 일 실시형태에서, 명령어는, 오퍼랜드 식별자(374 및 375)에 의해 식별되는 오퍼랜드 중 하나 이상에 대해 동작하고 오퍼랜드 식별자(374 및 375)에 의해 식별되는 하나 이상의 오퍼랜드는 명령어의 결과에 의해 덮어쓰기되지만, 다른 실시형태에서는, 식별자(374 및 375)에 의해 식별되는 오퍼랜드는 다른 레지스터의 다른 데이터 엘리먼트로 기록될 수도 있다. 연산코드 포맷(360 및 370)은, MOD 필드들(363 및 373)에 의해 그리고 선택적인 스케일-인덱스-베이스(scale-index-base) 및 변위(displacement) 바이트에 의해 부분적으로 명시되는 레지스터 대 레지스터, 메모리 대 레지스터, 메모리별 레지스터(register by memory), 레지스터별 레지스터(register by register), 즉시적 레지스터(register by immediate), 레지스터 대 메모리 어드레싱을 허용한다.
다음으로 도 3f를 참조하면, 일부 대안적인 실시형태에서, 64 비트(또는 128 비트, 또는 256 비트, 또는 512 비트 또는 그 이상) 단일 명령어 다중 데이터(SIMD) 산술 연산이 코프로세서 데이터 프로세싱(coprocessor data processing; CDP) 명령어를 통해 수행될 수도 있다. 연산 인코딩(연산코드) 포맷(380)은, CDP 연산코드 필드(382 및 389)를 구비하는 이러한 CDP 명령어를 묘사한다. 이와 다른 실시형태의 경우, CDP 타입 명령어 연산은 필드(383, 384, 387, 및 388) 중 하나 이상에 의해 인코딩될 수도 있다. 2개까지의 소스 오퍼랜드 식별자(385 및 390) 및 하나의 목적지 오퍼랜드 식별자(386)를 비롯하여, 명령어당 세 개까지의 오퍼랜드 위치가 식별될 수도 있다. 코프로세서의 일 실시형태는 8, 16, 32, 및 64 비트 값에 대해 동작할 수 있다. 일 실시형태의 경우, 명령어는 정수 데이터 엘리먼트에 대해 수행된다. 몇몇 실시형태에서, 명령어는, 조건 필드(381)를 사용하여, 조건부적으로 실행될 수도 있다. 몇몇 실시형태의 경우, 소스 데이터 사이즈는 필드(383)에 의해 인코딩될 수도 있다. 몇몇 실시형태에서, 제로(Z), 네거티브(N), 캐리(C), 및 오버플로우(V) 검출이 SIMD 필드에 대해 행해질 수 있다. 몇몇 명령어의 경우, 포화(saturation)의 타입의 필드(384)에 의해 인코딩될 수도 있다.
다음으로, 도 3g를 참조하면, 도 3g는, 다른 실시형태에 따른 SIMD SM3 암호화 해싱 기능을 제공하기 위한, www.intel.com/products/processor/manuals/ 상에서 미국 캘리포니아 산타클라라의 인텔 코포레이션으로부터 입수가능한 "Intel? Advanced Vector Extensions Programming Reference"에서 설명되는 연산코드 포맷의 타입과 대응하는 다른 대안적인 연산 인코딩(연산코드) 포맷(397)의 묘사이다.
원래의 x86 명령어 세트는 1 바이트 연산코드에 대해 제1 "연산코드" 바이트로부터 그 존재가 알려진 추가적인 바이트에 포함되는 다양한 포맷의 어드레스 실러블 및 즉시적 오퍼랜드(address syllable and immediate operand)를 제공하였다. 추가적으로, 연산코드에 대한 수정자(이들이 명령어 앞에 위치되어야 했기 때문에, 프리픽스로 칭해짐)로서 예약된 소정의 바이트 값이 존재하였다. 256 연산코드 바이트의 원래의 팔레트(이들 특수한 프리픽스 값을 포함함)가 고갈되었을 때, 단일 바이트가 256 연산코드의 새로운 세트에 대한 이스케이프(escape)로서 전용되었다. 벡터 명령어(예를 들어, SIMD)가 추가되었을 때, 더 많은 연산코드에 대한 필요성이 발생되었고, 프리픽스의 사용을 통해 확장되었더라도, "2 바이트" 연산코드 맵도 또한 불충분하였다. 이 때문에, 식별자로서 2 바이트 플러스 선택적 프리픽스를 사용하는 추가적인 맵에 새로운 명령어가 추가되었다.
추가적으로, 64 비트 모드에서 추가적인 레지스터를 가능하게 하기 위해, 추가적인 프리픽스("REX"라고 함)가 프리픽스와 연산코드(그리고 연산코드를 결정하는 데 필요한 임의의 이스케이프 바이트) 사이에서 사용될 수도 있다. 일 실시형태에서, REX는 64 비트 모드에서 추가적인 레지스터의 사용을 나타내기 위해 4개의 "페이로드" 비트를 구비할 수도 있다. 다른 실시형태에서, 그것은 4 비트보다 더 적은 또는 더 많은 비트를 가질 수도 있다. (포맷(360) 및/또는 포맷(370)과 일반적으로 대응하는) 적어도 하나의 명령어 세트의 일반적인 포맷은 다음에 의해 일반적으로 예시된다:
[prefixes] [rex] escape [escape2] opcode modrm (etc.)
연산코드 포맷(397)은 연산코드 포맷(370)과 대응하고, 대부분의 다른 일반적으로 사용되는 레거시 명령어 프리픽스 바이트 및 이스케이프 코드를 대체하기 위해 선택적인 VEX 프리픽스 바이트(391)(일 실시형태에서 16진수(hex) C4로 시작함)를 포함한다. 예를 들면, 다음은, 제2 이스케이프 코드가 원래의 명령어에 존재할 때, 또는 REX 필드의 여분의 비트(예를 들면, XB 및 W 필드)가 사용될 필요가 있을 때 사용될 수도 있는 명령어를 인코딩하기 위해 2개의 필드를 사용하는 실시형태를 예시한다. 하기에서 예시되는 실시형태에서, 레거시 이스케이프(legacy escape)는 새로운 이스케이프 값에 의해 표현되고, 레거시 프리픽스는 "페이로드" 바이트의 일부로서 완전히 압축되고, 레거시 프리픽스는 교정되고(reclaimed) 장래의 확장을 위해 이용 가능하고, 제2 이스케이프 코드는, 이용 가능한 장래의 맵 또는 피쳐(feature) 스페이스를 가지고, "맵" 필드에서 압축되고, 새로운 피쳐(예를 들면, 증가된 벡터 길이 및 추가적인 소스 레지스터 지정자(source register specifier))가 추가된다.
일 실시형태에 따른 명령어는 필드(391 및 392) 중 하나 이상에 의해 인코딩될 수도 있다. 명령어당 4개까지의 오퍼랜드 위치가 소스 오퍼랜드 식별자(374 및 375)와 조합하여 그리고 선택적인 스케일 인덱스 베이스(SIB) 식별자(393), 선택적인 변위 식별자(394), 및 선택적인 즉시적 바이트(immediate byte; 395)와 조합하여 필드(391)에 의해 식별될 수도 있다. 일 실시형태의 경우, 32 비트 또는 64 비트 소스 및 목적지 오퍼랜드 및/또는 128 비트 또는 256 비트 SIMD 레지스터 또는 메모리 오퍼랜드를 식별하기 위해, VEX 프리픽스 바이트(391)가 사용될 수도 있다. 일 실시형태에서, 연산코드 포맷(397)에 의해 제공되는 기능성은 연산코드 포맷(370)과 중복될 수 있고, 반면 다른 실시형태에서는, 이들은 상이하다. 연산코드 포맷(370 및 397)은, MOD 필드들(373)에 의해 그리고 선택적인 (SIB) 식별자(393), 선택적인 변위 식별자(394), 및 선택적인 즉시적 바이트(395)에 의해 부분적으로 명시되는 레지스터 대 레지스터, 메모리 대 레지스터, 메모리별 레지스터, 레지스터별 레지스터, 즉시적 레지스터, 레지스터 대 메모리 어드레싱을 허용한다.
다음에, 도 3h를 참조하면, 도 3h는, 다른 실시형태에 따른 SIMD SM3 암호화 해싱 기능을 제공하기 위한, 다른 대안적인 연산 인코딩(연산코드) 포맷(398)의 묘사이다. 연산코드 포맷(398)은 연산코드 포맷(370 및 397)과 대응하고, 대부분의 다른 일반적으로 사용되는 레거시 명령어 프리픽스 바이트 및 이스케이프 코드를 대체하기 위해 그리고 추가적인 기능성을 제공하기 위해 선택적인 EVEX 프리픽스 바이트(396)(일 실시형태에서 16진수(hex) 62로 시작함)를 포함한다. 일 실시형태에 따른 명령어는 필드(396 및 392) 중 하나 이상에 의해 인코딩될 수도 있다. 명령어당 4개까지의 오퍼랜드 위치 및 마스크가 소스 오퍼랜드 식별자(374 및 375)와 조합하여 그리고 선택적인 스케일 인덱스 베이스(SIB) 식별자(393), 선택적인 변위 식별자(394), 및 선택적인 즉시적 바이트(395)와 조합하여 필드(396)에 의해 식별될 수도 있다. 일 실시형태의 경우, 32 비트 또는 64 비트 소스 및 목적지 오퍼랜드 및/또는 128 비트, 256 비트 또는 512 비트 SIMD 레지스터 또는 메모리 오퍼랜드를 식별하기 위해, EVEX 프리픽스 바이트(396)가 사용될 수도 있다. 일 실시형태에서, 연산코드 포맷(398)에 의해 제공되는 기능성은 연산코드 포맷(370 및 397)과 중복될 수 있고, 반면 다른 실시형태에서는, 이들은 상이하다. 연산코드 포맷(398)은, MOD 필드들(373)에 의해 그리고 선택적인 (SIB) 식별자(393), 선택적인 변위 식별자(394), 및 선택적인 즉시적 바이트(395)에 의해 부분적으로 명시되는 레지스터 대 레지스터, 메모리 대 레지스터, 메모리별 레지스터, 레지스터별 레지스터, 즉시적 레지스터, 레지스터 대 메모리 어드레싱을, 마스크와 함께, 허용한다. (포맷(360) 및/또는 포맷(370)과 일반적으로 대응하는) 적어도 하나의 명령어 세트의 일반적인 포맷은 다음에 의해 일반적으로 예시된다:
evex1 RXBmmmmm WvvvLpp evex4 opcode modrm [sib] [disp] [imm]
일 실시형태의 경우, EVEX 포맷(398)에 따라 인코딩되는 명령어는, 예를 들면, 유저가 구성가능한 마스크 레지스터, 또는 추가적인 오퍼랜드, 또는 128 비트, 256 비트 또는 512 비트 벡터 레지스터, 또는 선택할 더 많은 레지스터, 등등 중에서의 선택과 같은 추가적인 새로운 피쳐를 갖는 SIMD SM3 암호화 해싱 기능을 제공하기 위해 사용될 수 있는 추가적인 "페이로드" 비트를 가질 수 있다.
예를 들면, 암시적 마스크를 갖는 SIMD SM3 암호화 해싱 기능을 제공하기 위해 VEX 포맷(397)이 사용될 수도 있는 경우, EVEX 포맷(398)은, 명시적인 유저가 구성가능한 마스크를 갖는 SIMD SM3 암호화 해싱 기능을 제공하기 위해 사용될 수도 있다. 추가적으로, VEX 포맷(397)이, 128 비트 또는 256 비트 벡터 레지스터 상에서 SIMD SM3 암호화 해싱 기능을 제공하기 위해 사용될 수도 있는 경우, EVEX 포맷(398)은, 128 비트, 256 비트, 512 비트 또는 더 큰(또는 더 작은) 벡터 레지스터 상에서 SIMD SM3 암호화 해싱 기능을 제공하기 위해 사용될 수도 있다.
SIMD SM3 암호화 해싱 기능을 제공하기 위한 예시적인 명령어는 다음 예에 의해 예시된다:
SIMD SM3 암호화 해싱 명령어는, 상기의 예에서와 같이, 데이터 무결성, 디지털 서명, 아이덴티티 검증, 금융 거래를 위한 메시지 컨텐츠 인증 및 메시지 원천 인증, 전자 상거래, 전자 메일, 소프트웨어 분배, 데이터 저장, 난수 생성, 및 등등을 보장하기 위해 암호화 프로토콜 및 인터넷 통신과 같은 애플리케이션에서 SIMD SM3 암호화 해싱 기능을 제공하도록 사용될 수도 있다는 것을 알 수 있을 것이다.
사전 명시된 수만큼 반복되는 해싱 라운드를 수행하는 SIMD SM3 암호화 해싱 명령어를 제공하는 것은, 다른 SIMD 프로세싱 및 스칼라 프로세싱, 예컨대 메시지 "청크"의 사전프로세싱(preprocessing) 및 특정한 해싱 알고리즘 구현에 따른 미리 회전된(pre-rotated) 라운드 상수(예를 들면, Tj <<< j)를 준비하는 것과 동시적으로, 프로세서 파이프라인에서의 해싱 알고리즘의 SIMD 실행을 가능하게 할 수도 있다는 것이 또한 인식될 것이다. 즉, 해싱 라운드를 한번 반복하면 세 싸이클(예를 들면, 라운드당 3 싸이클)의 파이프라인 레이턴시를 가질 수도 있는 경우, 결과를 다시 파이프라인을 통해 바이패스하는 것에 의해, 2번의 반복은 단지 네 싸이클의 레이턴시(예를 들면, 라운드당 2 싸이클)을 가질 수도 있고, 네 번의 반복은 오로지 6 싸이클(예를 들면, 라운드당 1.5 싸이클)의 레이턴시를 가질 수도 있다. 4 또는 6 싸이클의 이들 파이프라인 레이턴시 동안, 해싱 라운드 슬라이스와 병렬로 또는 동시에, 다른 유용한 프로세싱이 수행될 수도 있다. 따라서, 해시 알고리즘의 반복되는 라운드의 총 횟수보다 더 적은 복수 횟수의 반복(예를 들면, 슬라이스마다 2회, 4회, 또는 8회 반복)을 갖는 SIMD SM3 암호화 해싱 알고리즘 라운드 슬라이스에 대한 명령어를 제공하는 것은, 슈퍼스칼라 실행 파이프라인, 및/또는 비순차 프로세서 파이프라인에서 다른 명령어의 동시적 실행을 허용하고, 그에 의해, 프로세싱 쓰루풋을 상당히 향상시키고, 범용 프로세서와 관련되는 제조 프로세스 향상을 위해 빈도의 스케일링을 활용하게 된다.
몇몇 실시형태는, 제1 및 제2 소스 데이터 오퍼랜드(operand) 세트, 및 확장 정도를 명시하는 SIMD SM3 메시지 확장을 위한 명령어를 디코딩하는 디코더를 포함하는 프로세서를 포함한다. 실행 유닛은, 명령어에 응답하여, 제1 및 제2 소스 데이터 오퍼랜드 세트로부터, 명시된 확장 정도에 의해 결정되는 복수 횟수의 SM3 메시지 확장을 수행하고 결과를 SIMD 목적지 레지스터에 저장한다. 몇몇 실시형태는 또한, 중간 해시 값 입력, 소스 데이터 세트, 및 라운드 상수 세트(예를 들면, 하나 이상의 미리 회전된 상수 Tj <<< j를 가짐)로부터, 해싱 알고리즘의 SIMD SM3 해시 라운드 슬라이스 부분에 대한 명령어를 실행한다. 실행 유닛은, 중간 해시 값 입력 및 라운드 상수 세트를 적용하면서, 소스 데이터 세트에 대해 SM3 해싱 반복되는 라운드의 세트를 수행하고, 새로운 해시 값 결과를 SIMD 목적지 레지스터에 저장한다.
SM3 암호화 해싱 기능을 제공하는 SIMD 명령어 및 프로세싱 로직의 몇몇 실시형태의 경우, SM3 메시지 확장 및 SM3 암호화 해시 라운드 둘 다는, 반복의 슬라이스에서 동시적으로 및/또는 현대의 마이크로프로세서의 표준 실행 파이프라인에서 병렬적으로 수행될 수도 있다. 슬라이스당 반복 횟수는, 한 슬라이스의 SM3 메시지 확장 및/또는 한 슬라이스의 SM3 암호화 해시 라운드를 수행하는 것과 관련되는 레이턴시에 의해 다른 동시적 인플라이트 명령어(in-flight instruction)에 대한 충분한 커버를 제공하도록 편리하게 선택될 수도 있다는 것을 알 수 있을 것이다. 따라서, 해시 알고리즘의 반복되는 라운드의 총 횟수보다 더 적은 복수 횟수의 반복(예를 들면, 슬라이스마다 2회, 4회, 또는 8회 반복)을 갖는 SIMD SM3 암호화 해싱 알고리즘 라운드 슬라이스에 대한 명령어의 실행을 제공하는 것은, 슈퍼스칼라 실행 파이프라인에서, 및/또는 비순차 프로세서 파이프라인에서 이러한 다른 요구되는 명령어(예를 들면, SM3 메시지 확장 명령어)의 동시적 실행을 허용하고, 그에 의해, 많은 수의 애플리케이션에 대한 프로세싱 쓰루풋을 상당히 향상시키고, 범용 프로세서와 관련되는 제조 프로세스 향상을 위해 빈도의 스케일링을 활용할 수 있다는 것을 또한 알 수 있을 것이다.
도 4a는, 본 발명의 적어도 하나의 실시형태에 따른 순차 파이프라인 및 레지스터 리네이밍 스테이지, 비순차 발행/실행 파이프라인을 예시하는 블록도이다. 도 4b는, 본 발명의 적어도 하나의 실시형태에 따른 프로세서에 포함될 순차 아키텍쳐 코어 및 레지스터 리네이밍 로직, 비순차 발행/실행 로직을 예시하는 블록도이다. 도 4a의 실선의 박스는, 순차 파이프라인을 예시하고, 한편 점선의 박스는 레지스터 리네이밍 비순차 발행/실행 파이프라인을 예시한다. 마찬가지로, 도 4b의 실선의 박스는 순차 아키텍쳐 로직을 예시하고, 한편 점선의 박스는 레지스터 리네이밍 로직 및 비순차 발행/실행 로직을 예시한다.
도 4a에서, 프로세서 파이프라인(400)은, 페치 스테이지(402), 길이 디코드 스테이지(404), 디코드 스테이지(406), 할당 스테이지(408), 리네이밍 스테이지(410), 스케줄링(디스패치 또는 발행으로도 또한 알려짐) 스테이지(412), 레지스터 판독/메모리 판독 스테이지(414), 실행 스테이지(416), 라이트 백/메모리 기록 스테이지(418), 예외 핸들링 스테이지(422), 및 커밋 스테이지(424)를 포함한다.
도 4b에서, 화살표는, 2개 이상의 유닛 사이의 커플링을 나타내고 화살표의 방향은 이들 유닛 사이에서의 데이터 흐름의 방향을 나타낸다. 도 4b는, 실행 엔진 유닛(450)에 커플링되는 프론트 엔드 유닛(430)을 포함하며 양자가 메모리 유닛(470)에 커플링되는 프로세서 코어(490)를 도시한다.
코어(490)는, 축약형 명령어 세트 컴퓨팅(RISC) 코어, 복합 명령어 세트 컴퓨팅(CISC) 코어, 아주 긴 명령어 워드(VLIW) 코어, 또는 하이브리드 또는 대안적인 코어 타입일 수도 있다. 또 다른 선택으로서, 코어(490)는, 예를 들면, 네트워크 또는 통신 코어, 압축 엔진, 그래픽 코어, 또는 등등과 같은 특수 목적의 코어일 수도 있다.
프론트 엔드 유닛(430)은 명령어 캐시 유닛(434)에 커플링되는 분기 예측 유닛(432)를 포함하는데, 명령어 캐시 유닛(434)은 명령어 변환 색인 버퍼(TLB)(436)에 커플링되고, 명령어 변환 색인 버퍼(TLB)(436)는 명령어 페치 유닛(438)에 커플링되고, 명령어 페치 유닛(438)은 디코드 유닛(440)에 커플링된다. 디코드 유닛 또는 디코더는 명령어를 디코딩할 수도 있고, 출력으로서 하나 이상의 마이크로 연산, 마이크로 코드 엔트리 포인트, 마이크로명령어, 다른 명령어, 또는 다른 제어 신호를 생성할 수도 있는데, 이들은 원래의 명령어로부터 디코딩되거나, 또는 다르게는 원래의 명령어를 반영하거나, 또는 원래의 명령어로부터 유도된다. 디코더는 다양하고 상이한 메커니즘을 사용하여 구현될 수도 있다. 적절한 메커니즘의 예는, 룩업 테이블, 하드웨어 구현, 프로그래머블 로직 어레이(PLA), 마이크로코드 리드 온리 메모리(read only memory; ROM), 등등을 포함하지만, 그러나 이들로 제한되지는 않는다. 명령어 캐시 유닛(434)은 또한, 메모리 유닛(470)의 레벨 2(L2) 캐시 유닛(476)에 커플링된다. 디코드 유닛(440)은 실행 엔진 유닛(450)의 리네임/할당기(rename/allocator) 유닛(452)에 커플링된다.
실행 엔진 유닛(450)은, 하나 이상의 스케줄러 유닛(들)(456)의 세트 및 회수 유닛(454)에 커플링되는 리네임/할당기 유닛(452)을 포함한다. 스케줄러 유닛(들)(456)은, 예약 스테이션, 중앙 명령어 윈도우, 등등을 비롯하여, 임의의 다수의 상이한 스케줄러를 나타낸다. 스케줄러 유닛(들)(456)은 물리적 레지스터 파일(들) 유닛(들)(458)에 커플링된다. 물리적 레지스터 파일(들) 유닛(458)의 각각은 하나 이상의 물리적 레지스터 파일을 나타내는데, 이들 중 상이한 물리적 레지스터 파일은 하나 이상의 상이한 데이터 타입, 예컨대 스칼라 정수, 스칼라 부동 소수점, 묶음 정수(packed integer), 묶음 부동 소수점(packed floating point), 벡터 정수, 벡터 부동 소수점, 등등, 상태(예를 들면, 실행될 다음 명령어의 어드레스인 명령어 포인터), 등등을 저장한다. 물리적 레지스터 파일(들) 유닛(들)(458)은, 레지스터 리네이밍 및 비순차 실행이 (예를 들면, 재정렬 버퍼(들) 및 회수 레지스터 파일(들)을 사용하여, 장래의 파일(들), 이력(history) 버퍼(들), 및 회수 레지스터 파일(들)을 사용하여; 레지스터 맵 및 레지스터의 풀(pool)을 사용하여; 등등으로) 구현될 수도 있는 다양한 방식을 예시하기 위해 회수 유닛(454)에 의해 중첩된다. 일반적으로, 아키텍쳐 레지스터는 프로세서의 외부에서 또는 프로그래머의 관점에서 볼 수 있다. 레지스터는 임의의 공지된 특정한 타입의 회로로 제한되지 않는다. 다양하고 상이한 타입의 레지스터는 이들이 본원에서 설명되는 바와 같은 데이터를 저장 및 제공할 수 있는 한 적절하다. 적절한 레지스터의 예는, 전용 물리적 레지스터, 레지스터 리네이밍을 사용하여 동적으로 할당된 물리적 레지스터, 전용 및 동적으로 할당된 물리적 레지스터의 조합, 등등을 포함하지만, 그러나 이들로 제한되지는 않는다. 회수 유닛(454) 및 물리적 레지스터 파일(들) 유닛(들)(458)은 실행 클러스터(들)(460)에 커플링된다. 실행 클러스터(들)(460)는 하나 이상의 실행 유닛(462)의 세트 및 하나 이상의 메모리 액세스 유닛(464)의 세트를 포함한다. 실행 유닛(462)은 다양한 연산(예를 들면, 시프트, 가산, 감산, 승산)을 수행할 수도 있고 다양한 타입의 데이터(예를 들면, 스칼라 부동 소수점, 묶음 정수, 묶음 부동 소수점, 벡터 정수, 벡터 부동 소수점)에 대해 수행될 수도 있다. 몇몇 실시형태가, 특정 기능 또는 기능의 세트에 전용되는 다수의 실행 유닛을 포함할 수도 있지만, 다른 실시형태는 단지 하나의 실행 유닛만을 또는 모두가 모든 기능을 수행하는 다수의 실행 유닛을 포함할 수도 있다. 소정의 실시형태가 소정 타입의 데이터/연산에 대해 별개의 파이프라인(예를 들면, 자기 자신의 스케줄러 유닛, 물리적 레지스터 파일(들) 유닛, 및/또는 실행 클러스터를 각각 구비하는 스칼라 정수 파이프라인, 스칼라 부동 소수점/묶음 정수/묶음 부동 소수점/벡터 정수/벡터 부동 소수점 파이프라인, 및/또는 메모리 액세스 파이프라인, 별개의 메모리 액세스 파이프라인의 경우, 이 파이프라인의 실행 클러스터만이 메모리 액세스 유닛(들)(464)을 구비하는 소정의 실시형태가 구현된다)을 생성하기 때문에, 스케줄러 유닛(들)(456), 물리적 레지스터 파일(들) 유닛(들)(458), 및 실행 클러스터(들)(460)은 어쩌면 복수인 것으로 도시된다. 별개의 파이프라인이 사용되는 경우, 이들 파이프라인 중 하나 이상은 비순차 발행/실행이고 나머지는 순차라는 것 또한 이해되어야 한다.
메모리 액세스 유닛(464)의 세트는 메모리 유닛(470)에 커플링되는데, 메모리 유닛(470)은, 레벨 2(L2) 캐시 유닛(476)에 커플링되는 데이터 캐시 유닛(474)에 커플링되는 데이터 TLB 유닛(472)을 포함한다. 하나의 예시적인 실시형태에서, 메모리 액세스 유닛(464)은, 로드 유닛, 저장 어드레스 유닛, 및 저장 데이터 유닛을 포함할 수도 있는데, 이들 각각은 메모리 유닛(470)의 데이터 TLB 유닛(472)에 커플링된다. L2 캐시 유닛(476)은 하나 이상의 다른 레벨의 캐시에 커플링되고 결국에는 메인 메모리에 커플링된다.
예로서, 예시적인 레지스터 리네이밍, 비순차 발행/실행 코어 아키텍쳐는 파이프라인(400)을 다음과 같이 구현할 수도 있다: 1) 명령어 페치(438)가 페치 및 길이 디코딩 스테이지(402 및 404)를 수행한다; 2) 디코드 유닛(440)이 디코드 스테이지(406)를 수행한다; 3) 리네임/할당기 유닛(452)이 할당 스테이지(408) 및 리네이밍 스테이지(410)를 수행한다; 4) 스케줄러 유닛(들)(456)이 스케줄 스테이지(412)를 수행한다; 5) 물리적 레지스터 파일(들) 유닛(들)(458) 및 메모리 유닛(470)이 레지스터 판독/메모리 판독 스테이지(414)를 수행한다; 실행 클러스터(460)가 실행 스테이지(416)를 수행한다; 6) 메모리 유닛(470) 및 물리적 레지스터 파일(들) 유닛(들)(458)이 라이트 백/메모리 기록 스테이지(418)를 수행한다; 7) 다양한 유닛이 예외 핸들링 스테이지(422)에서 수반될 수도 있다; 그리고 8) 회수 유닛(454) 및 물리적 레지스터 파일(들) 유닛(들)(458)이 커밋 스테이지(424)를 수행한다.
코어(490)는, 하나 이상의 명령어 세트(예를 들면, x86 명령어 세트(새로운 버전과 함께 추가된 몇몇 확장을 가짐); 미국 캘리포니아 써니베일(Sunnyvale)의 MIPS Technologies의 MIPS 명령어 세트; 미국 캘리포니아 써니베일의 ARM Holdings의 ARM 명령어 세트(NEON과 같은 선택적인 추가적 확장을 가짐)를 지원할 수도 있다.
코어는 다중스레딩(연산 또는 스레드의 2개 이상의 병렬 세트를 실행함)을 지원할 수도 있고, 시분할 다중스레딩, 동시적 다중스레딩(이 경우 단일의 물리적 코어는, 물리적 코어가 동시에 다중스레딩하고 있는 스레드의 각각에 대한 논리적 코어를 제공한다), 또는 이들의 조합(예를 들면, 예컨대 Intel? 하이퍼스레딩 기술과 같은 시분할 페칭과 디코딩 및 그 이후의 동시적 다중스레딩)을 비롯한 다양한 방식으로 지원할 수도 있다는 것이 이해되어야 한다.
레지스터 리네이밍이 비순차 실행의 맥락에서 설명되지만, 레지스터 리네이밍은 순차 아키텍쳐에서 사용될 수도 있다는 것이 이해되어야 한다. 프로세서의 예시된 실시형태가 별개의 명령어 및 데이터 캐시 유닛(434/474) 및 공유된 L2 캐시 유닛(476)을 또한 포함하지만, 대안적인 실시형태는, 예를 들면, 레벨 1(L1) 내부 캐시, 또는 다중 레벨의 내부 캐시와 같은, 명령어 및 데이터 둘 다에 대한 단일의 내부 캐시를 구비할 수도 있다. 몇몇 실시형태에서, 시스템은 내부 캐시 및 코어 및/또는 프로세서 외부에 있는 외부 캐시의 조합을 포함할 수도 있다. 대안적으로, 모든 캐시는 코어 및/또는 프로세서 외부에 있을 수도 있다.
도 5는, 본 발명의 실시형태에 따른 통합 메모리 컨트롤러 및 그래픽을 갖는 단일 코어 프로세서 및 다중 코어 프로세서(500)의 블록도이다. 도 5의 실선 박스는, 단일의 코어(502A), 시스템 에이전트(510), 하나 이상의 버스 컨트롤러 유닛(516)의 세트를 갖는 프로세서(500)를 예시하고, 반면, 점선 박스의 선택적인 부가부는, 다수의 코어(502A-502N), 시스템 에이전트 유닛(510)의 하나 이상의 통합 메모리 컨트롤러 유닛(들)(514)의 세트, 및 통합 그래픽 로직(508)을 갖는 대안적인 프로세서(500)를 예시한다.
메모리 계층은, 코어 내의 하나 이상의 레벨의 캐시, 하나 이상의 공유된 캐시 유닛(506)의 세트, 및 통합 메모리 컨트롤러 유닛(514)의 세트에 커플링되는 외부 메모리(도시되지 않음)를 포함한다. 공유된 캐시 유닛(506)의 세트는 하나 이상의 중간 레벨 캐시, 예컨대 레벨 2(L2), 레벨 3(L3), 레벨 4(L4), 또는 다른 레벨의 캐시, 최종 레벨 캐시(LLC), 및/또는 이들의 조합을 포함할 수도 있다. 일 실시형태에서 링 기반의 상호접속 유닛(512)이 통합 그래픽 로직(508), 공유된 캐시 유닛(506)의 세트, 및 시스템 에이전트 유닛(510)을 상호접속하지만, 대안적인 실시형태는 이러한 유닛을 상호접속하기 위한 임의의 수의 널리 공지된 기술을 사용할 수도 있다.
몇몇 실시형태에서, 코어(502A-502N) 중 하나 이상은 다중스레딩에 대응할 수 있다. 시스템 에이전트(510)는 코어(502A-502N)를 조정하고 동작시키는 컴포넌트를 포함한다. 시스템 에이전트 유닛(510)은, 예를 들면 전력 제어 유닛(power control unit; PCU) 및 디스플레이 유닛을 포함할 수도 있다. PCU는, 코어(502A-502N) 및 통합 그래픽 로직(508)의 전력 상태를 조절하는 데 필요한 로직 및 컴포넌트일 수도 있거나 또는 그 로직 및 컴포넌트를 포함할 수도 있다. 디스플레이 유닛은 하나 이상의 외부적으로 연결된 디스플레이를 구동하기 위한 것이다.
코어(502A-502N)는 아키텍쳐 및/또는 명령어 세트의 관점에서 동종(homogeneous)일 수도 있거나 또는 이종(heterogeneous)일 수도 있다. 예를 들면, 코어(502A-502N) 중 몇몇은 순차적일 수도 있지만 다른 것은 비순차적이다. 다른 예로서, 코어(502A-502N) 중 2개 이상은 동일한 명령어 세트를 실행할 수 있을 수도 있지만, 다른 것은 그 명령어 세트의 서브셋 또는 상이한 명령어 세트만을 실행할 수 있을 수도 있다.
프로세서는 범용 프로세서, 예컨대, 미국 캘리포니아 산타클라라의 인텔 코포레이션으로부터 입수가능한 Core™ i3, i5, i7, 2 듀오 및 쿼드, Xeon™, Itanium™, XScale™ 또는 StrongARM™ 프로세서일 수도 있다. 대안적으로, 프로세서는 임의의 회사, 예컨대 ARM Holdings, Ltd, MIPS, 등등으로부터 유래할 수도 있다. 프로세서는, 예를 들면, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, 코프로세서, 임베딩된 프로세서, 또는 등등과 같은 특수 목적의 프로세서일 수도 있다. 프로세서는 하나 이상의 칩 상에서 구현될 수도 있다. 프로세서(500)는 하나 이상의 기판 중 일부일 수도 있고 및/또는, 예를 들면, BiCMOS, CMOS, 또는 NMOS와 같은 다수의 프로세스 기술 중 임의의 것을 사용하여 하나 이상의 기판 상에서 구현될 수도 있다.
도 6 내지 도 8은 프로세서(500)를 포함하기에 적합한 예시적인 시스템이고, 한편 도 9는 코어(502) 중 하나 이상을 포함할 수도 있는 예시적인 시스템 온 칩(SoC)이다. 랩탑, 데스크탑, 핸드헬드 PC, 개인 휴대형 정보 단말, 엔지니어링 워크스테이션, 서버, 네트워크 디바이스, 네트워크 허브, 스위치, 임베딩된 프로세서, 디지털 신호 프로세서(digital signal processor; DSP), 그래픽 디바이스, 비디오 게임 디바이스, 셋탑 박스, 마이크로 컨트롤러, 셀 폰, 휴대형 미디어 플레이어, 핸드 헬드 디바이스, 및 다양한 다른 전자 디바이스에 대해 기술 분야에서 공지된 다른 시스템 설계 및 구성도 또한 적절하다. 일반적으로, 프로세서 및/또는 본원에서 개시되는 바와 같은 다른 실행 로직을 통합할 수 있는 아주 다양한 시스템 또는 전자 디바이스가 일반적으로 적절하다.
이제 도 6을 참조하면, 본 발명의 실시형태에 따른 시스템(600)의 블록도가 도시된다. 시스템(600)은, 그래픽 메모리 컨트롤러 허브(graphics memory controller hub; GMCH)(620)에 커플링되는 하나 이상의 프로세서(610, 615)를 포함할 수도 있다. 추가적인 프로세서(615)의 선택적 성질은 도 6에서 점선으로 표시된다.
각각의 프로세서(610 및 615)는 프로세서(500)의 어떤 버전일 수도 있다. 그러나, 통합 그래픽 로직 및 통합 메모리 제어 유닛이 프로세서(610, 615)에 존재할 가능성은 낮다는 것을 유의해야 한다. 도 6은, 예를 들면, 동적 랜덤 액세스 메모리(DRAM)일 수도 있는 메모리(640)에 GMCH(620)가 커플링될 수도 있다는 것을 예시한다. DRAM은, 적어도 하나의 실시형태의 경우, 불휘발성 캐시와 관련될 수도 있다.
GMCH(620)는 칩셋, 또는 칩셋의 일부일 수도 있다. GMCH(620)는 프로세서(들)(610, 615)와 통신할 수도 있고 프로세서(들)(610, 615)와 메모리(640) 사이의 상호작용을 제어할 수도 있다. GMCH(620)는, 프로세서(들)(610, 615)와 시스템(600)의 다른 엘리먼트 사이에서 가속 버스 인터페이스(accelerated bus interface)로서 또한 작용할 수도 있다. 적어도 하나의 실시형태의 경우, GMCH(620)는, 멀티 드랍 버스, 예컨대 프론트사이드 버스(frontside bus; FSB)(695)를 통해 프로세서(들)(610, 615)와 통신한다.
게다가, GMCH(620)는 디스플레이(645)(예컨대 플랫 패널 디스플레이)에 커플링된다. GMCH(620)는 통합 그래픽 가속기를 포함할 수도 있다. GMCH(620)는 또한, 다양한 주변장치 디바이스를 시스템(600)에 커플링하기 위해 사용될 수도 있는 입/출력(I/O) 컨트롤러 허브(ICH)(650)에 커플링된다. 예를 들면, 도 6의 실시형태에서는, 외부 그래픽 디바이스(660)가 도시되는데, 외부 그래픽 디바이스(660)는, 다른 주변장치 디바이스(670)와 함께, ICH(650)에 커플링되는 별개의 그래픽 디바이스일 수도 있다.
대안적으로, 추가적인 또는 상이한 프로세서는 또한 시스템(600)에 존재할 수도 있다. 예를 들면, 추가적인 프로세서(들)(615)는, 프로세서(610)와 동일한 추가적인 프로세서(들), 프로세서(610)와는 이종의 또는 비대칭인 추가적인 프로세서(들), 가속기(예컨대, 예를 들면, 그래픽 가속기 또는 디지털 신호 프로세싱(DSP) 유닛), 필드 프로그래머블 게이트 어레이, 또는 임의의 다른 프로세서를 포함할 수도 있다. 아키텍쳐 특성, 마이크로아키텍쳐 특성, 열 특성, 전력 소비 특성, 및 등등을 포함하는 장점을 갖는 메트릭(metric)의 스펙트럼의 관점에서 물리적 리소스(610, 615) 사이에 다양한 차이가 존재할 수 있다. 이들 차이는, 이들을 프로세서(610, 615) 사이에서 비대칭적이고 상이한 것으로서 그 차이를 명백히 할 수도 있다. 적어도 하나의 실시형태의 경우, 다양한 프로세서(610, 615)는 동일한 다이 패키지 내에 존재할 수도 있다.
이제 도 7을 참조하면, 본 발명의 실시형태에 따른, 제2 시스템(700)의 블록도가 도시된다. 도 7에서 도시되는 바와 같이, 다중프로세서 시스템(700)은 포인트 투 포인트 상호접속 시스템이고, 포인트 투 포인트 상호접속(750)을 통해 커플링되는 제1 프로세서(770) 및 제2 프로세서(780)를 포함한다. 프로세서(770 및 780)의 각각은, 프로세서(610, 615) 중 하나 이상으로서 프로세서(500)의 어떤 버전일 수도 있다.
단지 2개의 프로세서(770, 780)만을 가지고 도시되었지만, 본 발명의 범위는 그렇게 제한되지 않는다는 것이 이해되어야 한다. 다른 실시형태에서, 하나 이상의 추가적인 프로세서가 주어진 프로세서 내에 존재할 수도 있다.
통합 메모리 컨트롤러 유닛(772 및 782)을 각각 포함하는 프로세서(770 및 780)가 도시된다. 프로세서(770)는 자신의 버스 컨트롤러 유닛의 일부로서 포인트 투 포인트(P-P) 인터페이스(776 및 778)를 또한 포함하며; 마찬가지로, 제2 프로세서(780)는 P-P 인터페이스(786 및 788)를 포함한다. 프로세서(770, 780)는 P-P 인터페이스 회로(778, 788)를 사용하여 포인트 투 포인트(P-P) 인터페이스(750)를 통해 정보를 교환할 수도 있다. 도 7에서 도시되는 바와 같이, IMC(772 및 782)는 프로세서를, 각각의 메모리, 즉 각각의 프로세서에 로컬하게 부착된 메인 메모리의 일부일 수도 있는, 메모리(732) 및 메모리(734)에 커플링한다.
프로세서(770, 780) 각각은 포인트 투 포인트 인터페이스 회로(776, 794, 786, 798)를 사용하여 개개의 P-P 인터페이스(752, 754)를 통해 칩셋(790)과 정보를 교환할 수도 있다. 칩셋(790)은 또한, 고성능 그래픽 인터페이스(739)를 통해 고성능 그래픽 회로(738)와 정보를 교환할 수도 있다.
공유된 캐시(도시되지 않음)는 어느 하나의 프로세서 내에 또는 양 프로세서 외부에 포함될 수도 있지만, P-P 상호접속부를 통해 프로세서와 여전히 연결될 수도 있어서, 프로세서가 저전력 모드에 놓여지면 어느 하나의 또는 양 프로세서의 로컬 캐시 정보가 공유된 캐시에 저장될 수도 있다.
칩셋(790)은 인터페이스(796)를 통해 제1 버스(716)에 커플링될 수도 있다. 일 실시형태에서, 제1 버스(716)는 주변장치 컴포넌트 상호접속(Peripheral Component Interconnect; PCI) 버스, 또는 PCI 익스프레스 버스 또는 다른 3세대 I/O 상호접속 버스와 같은 버스일 수도 있지만, 본 발명의 범위는 그렇게 제한되는 것은 아니다.
도 7에서 도시되는 바와 같이, 다양한 I/O 디바이스(714)가, 제1 버스(716)를 제2 버스(720)에 커플링하는 버스 브리지(718)와 함께, 제1 버스(716)에 커플링될 수도 있다. 일 실시형태에서, 제2 버스(720)는 로우 핀 카운트(low pin count: LPC) 버스일 수도 있다. 예를 들면, 키보드 및/또는 마우스(722), 통신 디바이스(727) 및, 저장 유닛(728) 예컨대 명령어/코드 및 데이터(730)를 포함할 수도 있는 디스크 드라이브 또는 다른 대용량 디바이스를 포함하는 다양한 디바이스가 제2 버스(720)에 커플링될 수도 있다. 또한, 오디오 I/O(724)가 제2 버스(720)에 커플링될 수도 있다. 다른 아키텍쳐도 가능하다는 것을 유의한다. 예를 들면, 도 7의 포인트 투 포인트 아키텍쳐 대신, 시스템은 멀티 드랍 버스 또는 다른 이러한 아키텍쳐를 구현할 수도 있다.
이제 도 8을 참조하면, 본 발명의 실시형태에 따른 제3 시스템(800)의 블록도가 도시된다. 도 7 및 도 8의 유사한 엘리먼트는 유사한 도면 부호를 가지며, 도 8의 다른 양태를 모호하게 하는 것을 방지하기 위해, 도 7의 소정의 양태는 도 8에서 생략되었다.
도 8은, 프로세서(870, 880)가 통합 메모리 및 I/O 제어 로직(control logic; "CL")(872 및 882)을 각각 포함할 수도 있다는 것을 예시한다. 적어도 하나의 실시형태의 경우, CL(872, 882)은, 도 5 및 도 7과 연계하여 상기에서 설명된 것과 같은 통합 메모리 컨트롤러 유닛을 포함할 수도 있다. 게다가, CL(872, 882)은 또한 I/O 제어 로직을 포함할 수도 있다. 도 8은, 메모리(832, 834)가 CL(872, 882)에 커플링되는 것뿐만 아니라, I/O 디바이스(814)가 제어 로직(872, 882)에 또한 커플링되는 것을 예시한다. 레거시 I/O 디바이스(815)는 칩셋(890)에 커플링된다.
이제 도 9를 참조하면, 본 발명의 실시형태에 따른 SoC(900)의 블록도가 도시된다. 도 5의 유사한 엘리먼트는 유사한 도면 부호를 갖는다. 또한, 점선 박스는 더 진보된 SoC 상의 선택적 피쳐이다. 도 9에서, 상호접속 유닛(들)(902)은: 하나 이상의 코어(502A-502N)의 세트 및 공유 캐시 유닛(들)(506)을 포함하는 애플리케이션 프로세서(910); 시스템 에이전트 유닛(510); 버스 컨트롤러 유닛(들)(516); 통합 메모리 컨트롤러 유닛(들)(514); 통합 그래픽 로직(508), 스틸 및/또는 비디오 카메라 기능성을 제공하기 위한 이미지 프로세서(924), 하드웨어 오디오 가속을 제공하기 위한 오디오 프로세서(926), 및 비디오 인코드/디코드 가속을 제공하기 위한 비디오 프로세서(928)를 포함할 수도 있는 하나 이상의 미디어 프로세서(920)의 세트; 정적 랜덤 액세스 메모리(SRAM) 유닛(930); 직접 메모리 액세스(DMA) 유닛(932); 및 하나 이상의 외부 디스플레이에 커플링하기 위한 디스플레이 유닛(940)에 커플링된다.
도 10은, 일 실시형태에 따른 적어도 하나의 명령어를 수행할 수도 있는, 중앙 프로세싱 유닛(CPU) 및 그래픽 프로세싱 유닛(GPU)을 포함하는 프로세서를 예시한다. 일 실시형태에서, 적어도 하나의 실시형태에 따른 동작을 수행할 명령어는 CPU에 의해 수행될 수 있을 것이다. 다른 실시형태에서, 명령어는 GPU에 의해 수행될 수 있을 것이다. 또 다른 실시형태에서, 명령어는, GPU 및 CPU에 의해 수행되는 연산의 조합을 통해 수행될 수도 있다. 예를 들면, 일 실시형태에서, 일 실시형태에 따른 명령어는 GPU 상에서의 실행을 위해 수신 및 디코딩될 수도 있다. 그러나, 디코딩된 명령어 내의 하나 이상의 연산은 CPU에 의해 수행될 수도 있고 결과는 명령어의 최종적인 회수를 위해 GPU로 리턴될 수도 있다. 역으로, 몇몇 실시형태에서, CPU는 1차 프로세서로서 작용할 수도 있고 GPU는 코프로세서로서 작용할 수도 있다.
몇몇 실시형태에서, 고도로 병렬적인 스루풋 프로세서(throughput processor)로부터 이익을 얻는 명령어는 GPU에 의해 수행될 수도 있고, 한편 깊게 파이프라인화된(deeply pipelined) 아키텍쳐로부터 이익을 얻는 프로세서의 성능으로부터 이익을 얻는 명령어는 CPU에 의해 수행될 수도 있다. 예를 들면, 그래픽, 과학적 애플리케이션, 재정적 애플리케이션 및 다른 병렬 작업부하(workload)는 GPU의 성능으로부터 이익을 얻을 수도 있고 그에 따라 실행될 수도 있지만, 반면 더 순차적인 애플리케이션, 예컨대 오퍼레이팅 시스템 커널 또는 애플리케이션 코드는 CPU에 대해 더 잘 적합될 수 있다.
도 10에서, 프로세서(1000)는 CPU(1005), GPU(1010), 이미지 프로세서(1015), 비디오 프로세서(1020), USB 컨트롤러(1025), UART 컨트롤러(1030), SPI/SDIO 컨트롤러(1035), 디스플레이 디바이스(1040), 고선명 멀티미디어 인터페이스(High-Definition Multimedia Interface; HDMI) 컨트롤러(1045), MIPI 컨트롤러(1050), 메모리 컨트롤러(1055), 듀얼 데이터 레이트(dual data rate; DDR) 컨트롤러(1060), 보안 엔진(1065), 및 I2S/I2C(Integrated Interchip Sound/Inter-Integrated Circuit; 통합 인터칩 사운드/내부-집적회로) 인터페이스(1070)을 포함한다. 더 많은 CPU 또는 GPU 및 다른 주변장치 인터페이스 컨트롤러를 비롯하여, 다른 로직 및 회로가 도 10의 프로세서에 포함될 수도 있다.
적어도 일 실시형태의 하나 이상의 양태는, 프로세서 내의 다양한 로직을 나타내는 머신 판독가능 매체에 저장되는 대표적인 데이터에 의해 구현될 수도 있는데, 그 데이터는 머신에 의한 판독시 머신으로 하여금 본원에서 설명되는 기술을 수행하기 위한 로직을 만들게 한다. "IP 코어"로서 알려진 이러한 표현은, 유형의 머신 판독가능 매체("테이프") 상에 저장되어, 로직 또는 프로세서를 실제로 만드는 제조 머신으로 로딩하도록 다양한 고객 또는 제조 설비로 공급될 수도 있다. 예를 들면, IP 코어, 예컨대 ARM Holdings, Ltd.에 의해 개발된 Cortex™ 패밀리의 프로세서 및 중국 과학원의 컴퓨팅 기술 연구소(ICT)에 의해 개발된 Loongson IP 코어는, 텍사스 인스트루먼츠(Texas Instruments), 퀄컴(Qualcomm), 애플(Apple), 또는 삼성(Samsung)과 같은 다양한 고객 또는 라이센스 사용자에게 라이센스가 부여될 수도 있거나 또는 판매될 수도 있고 이들 고객 또는 라이센스 사용자에 의해 생성되는 프로세서에서 구현될 수도 있다.
도 11은, 일 실시형태에 따른 IP 코어의 개발을 예시하는 블록도이다. 스토리지(1130)는 시뮬레이션 소프트웨어(1120) 및/또는 하드웨어 또는 소프트웨어 모델(1110)을 포함한다. 일 실시형태에서, IP 코어 설계를 나타내는 데이터는 메모리(1140)(예를 들면, 하드 디스크), 유선 연결(예를 들면, 인터넷)(1150) 또는 무선 연결(1160)을 통해 스토리지(1130)로 제공될 수도 있다. 그 다음, 시뮬레이션 툴 밀 모델에 의해 생성되는 IP 코어 정보는, 적어도 하나의 실시형태에 따른 적어도 하나의 명령어를 수행하는 제3자에 의해 IP 코어가 제조될 수 있는 제조 설비로 전송될 수 있다.
몇몇 실시형태에서, 하나 이상의 명령어는 제1 타입의 아키텍쳐(예를 들면, x86)에 대응할 수도 있고 상이한 타입 또는 아키텍쳐(예를 들면, ARM)의 프로세서 상에서 변환 또는 에뮬레이팅될 수도 있다. 일 실시형태에 따른 명령어는, 따라서, ARM, x86, MIPS, GPU, 또는 다른 프로세서 타입 또는 아키텍쳐를 비롯한 임의의 프로세서 또는 프로세서 타입 상에서 수행될 수도 있다.
도 12는, 일 실시형태에 따른, 제1 타입의 명령어가 상이한 타입의 프로세서에 의해 어떻게 에뮬레이팅되는지를 예시한다. 도 12에서, 프로그램(1205)은, 일 실시형태에 따른 명령어와 동일한 또는 실질적으로 동일한 몇몇 명령어를 포함한다. 그러나, 프로그램(1205)의 명령어는, 프로세서(1215)와는 상이한 또는 호환불가능한 타입 및/또는 포맷을 가질 수도 있는데, 프로그램(1205)의 그 타입의 명령어는 프로세서(1215)에 의해 네이티브하게 실행될 수 없을 수도 있다는 것을 의미한다. 그러나, 에뮬레이션 로직(1210)의 도움을 통해, 프로그램(1205)의 명령어는, 프로세서(1215)에 의해 네이티브하게 실행될 수 있는 명령어로 변환된다. 일 실시형태에서, 에뮬레이션 로직은 하드웨어로 구현된다. 다른 실시형태에서, 에뮬레이션 로직은, 프로그램(1205)의 그 타입의 명령어를 프로세서(1215)에 의해 네이티브하게 실행될 수 있는 타입으로 변환하는 소프트웨어를 포함하는 유형의 머신 판독가능 매체에서 구현된다. 다른 실시형태에서, 에뮬레이션 로직은, 고정된 기능의 또는 프로그래머블 하드웨어와 유형의 머신 판독가능 매체 상에 저장되어 있는 프로그램의 조합이다. 일 실시형태에서, 프로세서는 에뮬레이션 로직을 포함하고, 반면 다른 실시형태에서, 에뮬레이션 로직은 프로세서의 외부에 존재하고 제3자에 의해 제공된다. 일 실시형태에서, 프로세서는, 프로세서 내에 포함되는 또는 프로세서와 관련되는 마이크로코드 또는 펌웨어를 실행하는 것에 의해 소프트웨어를 포함하는 유형의 머신 판독가능 매체에서 구현되는 에뮬레이션 로직을 로딩할 수 있다.
도 13은, 본 발명의 실시형태에 따른, 소스 명령어 세트의 이진 명령어를 타겟 명령어 세트의 이진 명령어로 변환하는 소프트웨어 명령어 컨버터의 사용을 대조하는 블록도이다. 예시된 실시형태에서, 명령어 컨버터는 소프트웨어 명령어 컨버터이지만, 대안적으로, 명령어 컨버터는 소프트웨어로, 펌웨어로, 하드웨어로, 또는 이들의 다양한 조합으로 구현될 수도 있다. 도 13은, 적어도 하나의 x86 명령어 세트 코어(1316)를 갖는 프로세서에 의해 네이티브하게 실행될 수도 있는 x86 이진 코드(1306)를 생성하기 위해, 하이 레벨 언어(1302)의 프로그램이 x86 컴파일러(1304)를 사용하여 컴파일될 수도 있다는 것을 도시한다. 적어도 하나의 x86 명령어 세트 코어(1316)를 갖는 프로세서는, 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 결과를 달성하기 위해, (1) 인텔 x86 명령어 세트 코어의 명령어 세트의 상당한 부분 또는 (2) 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서 상에서 실행하도록 겨냥된 애플리케이션 또는 다른 소프트웨어의 오브젝트 코드 버전을 호환가능하게 실행하는 것에 의해 또는 프로세싱하는 것에 의해 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 기능을 수행할 수 있는 임의의 프로세서를 나타낸다. x86 컴파일러(1304)는, 추가적인 연결 프로세싱(linkage processing)을 가지고 또는 추가적인 연결 프로세싱 없이, 적어도 하나의 x86 명령어 세트 코어(1316)를 갖는 프로세서 상에서 실행될 수 있는 x86 이진 코드(1306)(예를 들면, 오브젝트 코드)를 생성하도록 동작가능한 컴파일러를 나타낸다. 마찬가지로, 도 13은, 적어도 하나의 x86 명령어 세트 코어(1314)가 없는 프로세서(예를 들면, 미국 캘리포니아 써니베일의 MIPS Technologies의 MIPS 명령어 세트를 실행하는 및/또는 미국 캘리포니아 써니베일의 ARM Holdings의 ARM 명령어 세트를 실행하는 코어를 갖는 프로세서)에 의해 네이티브하게 실행될 수도 있는 대안적인 명령어 세트 이진 코드(1310)를 생성하기 위해, 하이 레벨 언어(1302)의 프로그램이 대안적인 명령어 세트 컴파일러(1308)를 사용하여 컴파일될 수도 있다는 것을 도시한다. 명령어 컨버터(1312)는, x86 이진 코드(1306)를, x86 명령어 세트 코어(1314)가 없는 프로세서에 의해 네이티브하게 실행될 수도 있는 코드로 변환하기 위해 사용된다. 이 변환된 코드는, 이것에 대응하는 명령어 컨버터를 만들기가 어렵기 때문에, 대안적인 명령어 세트 이진 코드(1310)와 동일하지 않을 가능성이 있지만, 변환된 코드는 일반적인 동작을 달성할 것이고 대안적인 명령어 세트로부터의 명령어로 구성될 것이다. 따라서, 명령어 컨버터(1312)는, 에뮬레이션, 시뮬레이션 또는 임의의 다른 프로세스를 통해, x86 명령어 세트 프로세서 또는 코어를 구비하지 않는 프로세서 또는 다른 전자 디바이스가 x86 이진 코드(1306)를 실행하는 것을 허용하는 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 조합을 나타낸다.
도 14a는 SIMD SM3 암호화 해싱 기능을 제공하는 명령어의 실행을 위한 장치(1401)의 일 실시형태에 대한 도면을 예시한다. 장치(1401)의 실시형태는, SIMD SM3 암호화 해싱 기능을 제공하는 명령어의 실행을 위한 코어(490)(예를 들면, 실행 유닛(들)(462))의 일부 또는 파이프라인(400)(예를 들면, 실행 스테이지(416))의 일부일 수도 있다. 장치(1401)의 실시형태는, 해시 알고리즘의 반복되는 라운드의 총 횟수 미만의 반복 횟수(예를 들면, 2회 반복 또는 4회 반복, 이것은 슈퍼스칼라 실행 파이프라인에서 다른 명령어의 동시적 실행을 허용할 수도 있다)를 갖는 SIMD SM3 암호화 해싱 알고리즘 라운드 슬라이스에 대한 명령어를 디코딩하는 디코드 스테이지(예를 들면, 디코드(406)) 또는 디코더(예를 들면, 디코드 유닛(440))와 커플링될 수도 있는데, 명령어는 중간 해시 값 입력 오퍼랜드(intermediate hash value input operand; 1410), 소스 데이터 오퍼랜드(1415) 세트, 및 해싱 알고리즘의 라운드 슬라이스 부분을 (예를 들면, 선택적인 즉시적 오퍼랜드(1418)에서, 또는 명령어 니모닉(instruction mnemonic) 및/또는 연산코드에서 초기 라운드 j, 및/또는 반복 횟수 i로서) 명시한다. 명령어의 실시형태는 또한, 라운드 상수 오퍼랜드 세트(예를 들면, 선택적인 즉시적 오퍼랜드(1418)에서, 초기 라운드 j 및 반복 횟수 i에 대해 Tj, …, Tj +i- 1)를 명시할 수도 있다. 디코딩된 명령어에 응답하여 하나 이상의 실행 유닛(예를 들면, 실행 장치(1405))은, 중간 해시 값 입력 오퍼랜드(1410) 및 라운드 상수 오퍼랜드 세트를 적용하면서, 소스 데이터 오퍼랜드 세트(1415)에 대해 반복되는 라운드의 SM3 해싱 라운드 슬라이스 세트를 수행하고, 제1 명령어의 결과(1480)를 SIMD 목적지 레지스터에 저장한다.
해싱 라운드의 사전 명시된 수의 반복을 수행하는 SIMD SM3 암호화 해싱 명령어를 제공하는 것은, 다른 SIMD 프로세싱 및 스칼라 프로세싱, 예컨대 메시지 "청크"의 사전프로세싱 및 특정한 해싱 알고리즘 구현에 따른 미리 회전된 라운드 상수(예를 들면, Tj <<< j)를 준비하는 것과 동시적으로, 프로세서 파이프라인에서의 해싱 알고리즘의 SIMD 실행을 가능하게 할 수도 있다는 것이 인식될 것이다. 즉, 해싱 라운드의 단일의 반복이 세 싸이클(예를 들면, 라운드당 3 싸이클)의 파이프라인 레이턴시를 가질 수도 있는 경우, 명시된 수의 반복을 수행하는 것 및/또는 결과를 다시 파이프라인을 통해 바이패스하는 것에 의해, 2 번의 반복은 단지 네 싸이클의 레이턴시(예를 들면, 라운드당 2 싸이클)을 가질 수도 있고, 네 번의 반복은 오로지 6 싸이클(예를 들면, 라운드당 1.5 싸이클)의 레이턴시를 가질 수도 있다. 4 또는 6 싸이클의 이들 파이프라인 레이턴시 동안, 해싱 라운드 슬라이스와 병렬로 또는 동시에, 다른 유용한 프로세싱이 수행될 수도 있다. 따라서, 해시 알고리즘의 반복되는 라운드의 총 횟수보다 더 적은 복수 횟수의 반복(예를 들면, 슬라이스마다 2회, 4회, 또는 8회 반복)을 갖는 SIMD SM3 암호화 해싱 알고리즘 라운드 슬라이스에 대한 명령어를 제공하는 것은, 슈퍼스칼라 실행 파이프라인, 및/또는 비순차 프로세서 파이프라인에서 다른 명령어의 동시적 실행을 허용하고, 그에 의해, 프로세싱 쓰루풋을 상당히 향상시키고, 벡터 레지스터를 갖는 범용 프로세서와 관련되는 제조 프로세스 향상을 위해 빈도의 스케일링을 활용하게 된다.
예를 들면, 장치(1401)의 실시형태는, 가변적인 복수 개의(m 개의) 가변적인 사이즈의 데이터 엘리먼트의 값을 저장하기 위해, 가변적인 복수 개의(m 개의) 가변적인 사이즈의 데이터 필드를 포함하는 벡터 레지스터(예를 들면, 물리적 레지스터 파일 유닛(들)(458))와 커플링될 수도 있다. SIMD SM3 암호화 해싱 알고리즘 라운드 슬라이스를 제공하는 명령어의 실시형태는, 벡터 레지스터, 즉시적 오퍼랜드(1418), 및 소스 데이터 오퍼랜드(1415) 세트 중 하나를 명시하는 중간 해시 값 입력 상태 오퍼랜드(1410)를 명시한다. 장치(1401)의 실시형태는 레지스터 파일(예를 들면, 물리적 레지스터 파일 유닛(들)(458))과 커플링되는 실행 유닛(1405)을 포함할 수도 있고, 디코딩된 명령어에 응답하여 SIMD SM3 암호화 해싱 알고리즘 라운드 슬라이스 기능성을 제공하고, 중간 해시 값 입력 상태 오퍼랜드(1410) 및 메시지 소스 데이터 오퍼랜드(1415) 세트를 수신하고, 그리고 복수의 반복 중 각각의 반복에 대한 출력 상태(1480)를 생성한다. 그 다음, 디코딩된 명령어의 결과(1480)는 SIMD 목적지 레지스터에(예를 들면, 물리적 레지스터 파일 유닛(들)(458)에) 저장될 수도 있다.
도 14b는 SIMD SM3 암호화 해싱 기능을 제공하는 명령어의 실행을 위한 장치(1402)의 대안적인 실시형태에 대한 도면을 예시한다. 장치(1402)의 실시형태는, SIMD SM3 암호화 해싱 기능을 제공하는 명령어의 실행을 위한 코어(490)(예를 들면, 실행 유닛(들)(462))의 일부 또는 파이프라인(400)(예를 들면, 실행 스테이지(416))의 일부일 수도 있다. 장치(1402)의 실시형태는, 해시 알고리즘의 반복되는 라운드의 총 횟수 미만의 반복 횟수(예를 들면, 2회 반복 또는 4회 반복, 이것은 슈퍼스칼라 실행 파이프라인에서 다른 명령어의 동시적 실행을 허용할 수도 있다)를 갖는 SIMD SM3 암호화 해싱 알고리즘 라운드 슬라이스에 대한 명령어를 디코딩하는 디코드 스테이지(예를 들면, 디코드(406)) 또는 디코더(예를 들면, 디코드 유닛(440))와 커플링될 수도 있는데, 명령어는 중간 해시 값 입력 오퍼랜드(1410), 소스 데이터 오퍼랜드(1415) 세트, 라운드 상수 오퍼랜드(1412) 세트(예를 들면, 초기 라운드에 대한 단일의 미리 회전된 Tj, 또는 선택적으로 4개의 미리 회전된 Tj, …, Tj +3), 및 해싱 알고리즘의 라운드 슬라이스 부분을 (예를 들면, 즉시적 오퍼랜드(1418)에서, 초기 라운드 j, 및/또는 반복 횟수 i로서) 명시한다. 디코딩된 명령어에 응답하여 하나 이상의 실행 유닛(예를 들면, 실행 장치(1405))은, 중간 해시 값 입력 오퍼랜드(1410) 및 라운드 상수 오퍼랜드(1412) 세트를 적용하면서, 소스 데이터 오퍼랜드 세트(1415)에 대해 반복되는 라운드의 SM3 해싱 라운드 슬라이스 세트를 수행하고, 제1 명령어의 결과(1480)를 SIMD 목적지 레지스터(예를 들면, 몇몇 실시형태에서, 중간 해시 값 입력 오퍼랜드(1410)에 대해 사용되는 동일한 SIMD 레지스터)에 저장한다.
도 15는 SIMD SM3 암호화 해싱 기능을 제공하는 명령어의 실행을 위한 장치(1501)의 다른 대안적인 실시형태에 대한 도면을 예시한다. 장치(1501)의 실시형태는, 슈퍼스칼라 실행 파이프라인의 다른 명령어의 동시적 실행을 허용할 수도 있는 반복 횟수(한 번의 반복만이 예시되지만, 예를 들면, 2회 또는 4회 반복도 가능)를 갖는 SIMD SM3 암호화 해싱 알고리즘 라운드 슬라이스에 대한 명령어를 디코딩하는 디코드 스테이지(예를 들면, 디코드(406)) 또는 디코더(예를 들면, 디코드 유닛(440))와 커플링될 수도 있는데, 명령어는 중간 해시 값 입력 오퍼랜드(1510), 소스 데이터 오퍼랜드 세트(예를 들면, 메시지 워드(Wj 및 Wj +4를 포함함), 라운드 상수 오퍼랜드 세트(예를 들면, 미리 회전된 Tj를 포함함), 및 해싱 알고리즘의 라운드 슬라이스 부분(예를 들면, 즉시적 오퍼랜드에서, 초기 라운드 j, 및/또는 반복 횟수 i의 표시자를 포함함)을 명시한다. 디코딩된 명령어에 응답하여 하나 이상의 실행 유닛(예를 들면, 실행 장치(1501))은, 중간 해시 값 입력 오퍼랜드(1510) 및 라운드 상수 오퍼랜드(1512) 세트 중 하나 이상을 적용하면서, 소스 데이터 오퍼랜드 세트(예를 들면, 1514 및 1516을 포함함)에 대해 반복되는 라운드의 SM3 해싱 라운드 슬라이스 세트를 수행하고, 디코딩된 명령어의 결과(1580)를 SIMD 목적지 레지스터(예를 들면, 몇몇 실시형태에서, 중간 해시 값 입력 오퍼랜드(1510)에 대해 사용되는 동일한 SIMD 레지스터)에 저장한다.
실행 장치(1501)에서 예시되는 바와 같이, 불린 함수(Boolean function) FFj(1522) 및 GGj(1524)는, 중간 해시 값 32 비트 데이터 필드 입력(A, B, C 및 E, F, G)을 각각 프로세싱하기 위한 해싱 알고리즘의 명시된 라운드 슬라이스 부분(예를 들면, 초기 라운드 j의 표시자를 포함함)에 따라 선택될 수도 있다. 일 실시형태에 따르면, 불린 함수 FFj 및 GGj는, j가 16 미만일 때, 각각, 
및 
로서, 그리고, j가 15보다 더 클 때, 각각, 
및 
로서 선택될 수도 있다. SM3 해시 라운드 슬라이스의 각각의 반복에서, 라운드 상수 오퍼랜드 세트의 각각의 라운드 상수(1512) Tj는, 중간 해시 값 벡터(1520)의 (예를 들면, 회전자(rotator; 1526)를 통해 회전량(1525)만큼) 좌회전된 각각의 데이터 필드 A 및 중간 해시 값 벡터(1520)의 제2의 회전되지 않은 데이터 필드 E와 (예를 들면, 가산기(1530)를 통해) 가산된다. SM3 해시 라운드 슬라이스의 각각의 반복에서, 소스 데이터 오퍼랜드 세트의 각각의 데이터 필드(1514) Wj는, 불린 함수 GGj(1524)의 출력, 중간 해시 값 벡터(1520)의 각각의 데이터 필드 H, 및 가산기(1530)의 (예를 들면, 회전자(1532)를 통해 회전량(1531)만큼) 좌회전된 출력 SS1과 (예를 들면, 가산기(1540)를 통해) 가산된다. SM3 해시 라운드 슬라이스의 각각의 반복에서, 소스 데이터 오퍼랜드 세트의 각각의 데이터 필드(1514) Wj, 및 데이터 필드(1516) Wj +4는 XOR 연산처리되어 각각의 데이터 필드(1534) W'j를 생성하고, 좌회전된 각각의 데이터 필드 A는, 가산기(1530)의 좌회전된 출력 SS1과 XOR 연산 처리되어 각각의 데이터 필드 SS2를 생성한다. 각각의 데이터 필드(1534) W'j 및 SS2 둘 다는, 불린 함수 FFj(1522)의 출력과 그리고 중간 해시 값 벡터(1520)의 각각의 데이터 필드 D와 (예를 들면, 가산기(1550)를 통해) 가산되어, 예비 출력 상태(1570)에서 새로운 각각의 데이터 필드 A를 생성한다. 중간 해시 값 벡터(1520)의 회전되지 않은 각각의 데이터 필드 A는, 예비 출력 상태(1570)의 새로운 각각의 데이터 필드 B가 된다. 중간 해시 값 벡터(1520)의 (예를 들면, 회전자(1562)를 통해 회전량(1561)만큼) 좌회전된 각각의 데이터 필드 B는, 예비 출력 상태(1570)의 새로운 각각의 데이터 필드 C가 된다. 중간 해시 값 벡터(1520)의 회전되지 않은 각각의 데이터 필드 C는, 예비 출력 상태(1570)의 새로운 각각의 데이터 필드 D가 된다. 가산기(1540)의 출력은 순열(1542) P0를 통해 순열배치되어(permuted), 예비 출력 상태(1570)의 새로운 각각의 데이터 필드 E를 생성한다. 중간 해시 값 벡터(1520)의 회전되지 않은 각각의 데이터 필드 E는, 예비 출력 상태(1570)의 새로운 각각의 데이터 필드 F가 된다. 중간 해시 값 벡터(1520)의 (예를 들면, 회전자(1566)를 통해 회전량(1565)만큼) 좌회전된 각각의 데이터 필드 F는, 예비 출력 상태(1570)의 새로운 각각의 데이터 필드 G가 된다. 중간 해시 값 벡터(1520)의 회전되지 않은 각각의 데이터 필드 G는, 예비 출력 상태(1570)의 새로운 각각의 데이터 필드 H가 된다.
마지막으로, SM3 해시 라운드 슬라이스의 각각의 회전에서, 예비 출력 상태(1570)는 새로운 출력 상태(1580) Vj +1로서 저장된다. 몇몇 실시형태에서, 출력 상태 래치는, 반복의 결과로서 생성되는 출력 상태(1580)(예를 들면, 새로운 Vj +1 값)를 저장한다. 해시 값 출력 상태(1580)를 중간 해시 값 입력 상태로 바이패스하는 것은, 몇몇 실시형태에서, SM3 해시 라운드 슬라이스의 복수의 반복의 각각의 다음 번 반복에 대해 출력 상태(1580)를 입력 상태(1520)로 바이패스하는 출력 상태(1580) 래치로부터의 바이패스(예를 들면, 바이패스 네트워크(208 또는 210))에 의해 수행될 수도 있다. 불린 함수, 순열, 라운드 상수 파라미터, 및 메시지 확장, 등등의 추가 상세는, www.tools.ietf.org/pdf/draft-shen-sm3-hash-01.pdf 상에서 입수가능한, 『"SM3 Hash Function," IETF Internet-Draft, Chinese Academy of Science, 14 February 2014, version 01』에서 발견될 수도 있다.
도 16은 SIMD SM3 암호화 해싱 기능을 제공하는 명령어의 실행을 위한 장치(1601)의 다른 대안적인 실시형태에 대한 도면을 예시한다. 장치(1601)의 실시형태는, SIMD SM3 암호화 해싱 기능을 제공하는 명령어의 실행을 위한 코어(490)(예를 들면, 실행 유닛(들)(462))의 일부 또는 파이프라인(400)(예를 들면, 실행 스테이지(416))의 일부일 수도 있다. 장치(1601)의 실시형태는, 해시 알고리즘의 반복되는 라운드의 총 횟수 미만의 반복 횟수(예를 들면, 4회 반복, 이것은 슈퍼스칼라 실행 파이프라인에서 다른 명령어의 동시적 실행을 허용할 수도 있다)를 갖는 SIMD SM3 암호화 해싱 알고리즘 라운드 슬라이스에 대한 명령어를 디코딩하는 디코드 스테이지(예를 들면, 디코드(406)) 또는 디코더(예를 들면, 디코드 유닛(440))와 커플링될 수도 있는데, 명령어는 중간 해시 값 입력 오퍼랜드(1610), 소스 데이터 오퍼랜드(1615) 세트, 선택적인 라운드 상수 오퍼랜드(1612) 세트(예를 들면, 단일의 초기의 미리 회전된 Tj 또는 선택적으로 네 개의 미리 회전된 Tj, …, Tj +3의 세트 중 어느 하나를 포함함), 및 해싱 알고리즘의 라운드 슬라이스 부분을 (예를 들면, 즉시적 오퍼랜드(1418)에서, 초기 라운드 j, 및/또는 반복 횟수 i로서) 명시한다. SIMD SM3 암호화 해싱 알고리즘 라운드 슬라이스에 대한 명령어 중 몇몇 실시형태는, 단일의 초기의 미리 회전된 상수 Tj를 명시할 수도 있고 그 단일의 초기의 상수를 슬라이스의 각각의 라운드에서 1 비트 내부적으로 회전시킬 수도 있다. SIMD SM3 암호화 해싱 알고리즘 라운드 슬라이스에 대한 명령어의 다른 대안적인 실시형태는, (예를 들면, 즉시적 오퍼랜드(1618)에서) j에 대한 값만을 명시할 수도 있고 각각의 회전된 상수 Tj <<< j를 내부적으로 룩업 또는 생성할 수도 있다. SIMD SM3 암호화 해싱 알고리즘 라운드 슬라이스에 대한 명령어의 또 다른 대안적인 실시형태는, 복수의 미리 회전된 상수를 (예를 들면, 4개의 미리 회전된 Tj, …, Tj +3의) 세트로서 복수의 미리 회전된 상수를 명시할 수도 있다. 디코딩된 명령어에 응답하여 하나 이상의 실행 유닛(예를 들면, 실행 장치(1601))은, 중간 해시 값 입력 오퍼랜드(1610) 및 SM3 roundj(1605)의 라운드 상수 오퍼랜드(1612) 세트 중 하나 이상(예를 들면, Tj)을 적용하면서, 소스 데이터 오퍼랜드(1615) 세트(예를 들면, 각각의 데이터 필드 Wj, 및 Wj + 4)에 대해 반복되는 라운드의 SM3 해싱 라운드 슬라이스 세트를 수행하여 예비 출력 상태(1681) Vj +1을 생성한다. 또한, 디코딩된 명령어에 응답하여, 제2 중간 해시 값 입력(1681) Vj +1 및 SM3 roundj+1(1606)의 라운드 상수 오퍼랜드(1612) 세트 중 하나 이상(예를 들면, Tj + 1)을 적용하면서, 소스 데이터 오퍼랜드(1615) 세트(예를 들면, 각각의 데이터 필드 Wj+1, 및 Wj + 5)에 대해 제2 SM3 해싱 라운드 반복이 수행되어 예비 출력 상태(1682) Vj+2를 생성하고, …, 제4 중간 해시 값 입력 Vj +3(도시되지 않음) 및 SM3 roundj+3(1608)의 라운드 상수 오퍼랜드(1612) 세트 중 하나 이상(예를 들면, Tj + 3)을 적용하면서, 소스 데이터 오퍼랜드(1615) 세트(예를 들면, 각각의 데이터 필드 Wj+3, 및 Wj + 7)에 대해 제4 SM3 해싱 라운드 반복이 수행되어 명령어의 결과로서 새로운 출력 상태(1684) Vj +4를 생성하고, 명령어의 결과(1684)를 SIMD 목적지 레지스터(예를 들면, 몇몇 실시형태에서, 중간 해시 값 입력 오퍼랜드(1610)에 대해 사용되는 동일한 SIMD 레지스터)에 저장한다.
몇몇 실시형태는 또한, 제1 및 제2 소스 데이터 오퍼랜드 세트, 및 확장 정도를 명시하는 SIMD SM3 메시지 확장을 위한 명령어를 디코딩하는 디코더를 포함하는 프로세서를 포함할 수도 있다. 실행 유닛은, 명령어에 응답하여, 제1 및 제2 소스 데이터 오퍼랜드 세트로부터, 명시된 확장 정도에 의해 결정되는 복수 횟수의 SM3 메시지 확장을 수행하고 결과를 SIMD 목적지 레지스터에 저장한다. SM3 암호화 해싱 기능을 제공하는 SIMD 명령어 및 프로세싱 로직의 몇몇 실시형태의 경우, SM3 메시지 확장 및 SM3 암호화 해시 라운드 둘 다는, 반복의 슬라이스에서 동시적으로 및/또는 현대의 마이크로프로세서의 표준 실행 파이프라인에서 병렬적으로 수행될 수도 있다. 슬라이스당 반복 횟수는, SM3 메시지 확장의 슬라이스 및/또는 SM3 암호화 해시 라운드의 슬라이스를 수행하는 것과 관련되는 레이턴시에 의해 다른 동시적 인플라이트 명령어(in-flight instruction)에 대한 충분한 커버를 제공하도록 편리하게 선택될 수도 있다는 것을 알 수 있을 것이다.
도 17a는 SIMD SM3 암호화 해싱 기능을 제공하는 다른 명령어의 실행을 위한 장치(1701)의 일 실시형태에 대한 도면을 예시한다. 장치(1701)의 실시형태는, SIMD SM3 암호화 해싱 기능을 제공하는 명령어의 실행을 위한 코어(490)(예를 들면, 실행 유닛(들)(462))의 일부 또는 파이프라인(400)(예를 들면, 실행 스테이지(416))의 일부일 수도 있다. 장치(1701)의 실시형태는, 메시지 확장 반복의 총 횟수 미만(예를 들면, 52회 메시지 확장 반복 미만)의 반복 횟수(예를 들면, 2회 또는 4회 반복, 이것은 슈퍼스칼라 실행 파이프라인의 다른 명령어의 동시적 실행을 허용할 수도 있다)를 갖는 SIMD SM3 암호화 해싱 알고리즘 메시지 확장을 위한 명령어를 디코딩하는 디코드 스테이지(예를 들면, 디코드(406)) 또는 디코더(예를 들면, 디코드 유닛(440))와 커플링될 수도 있는데, 명령어는 제1 소스 데이터 오퍼랜드(1719) 세트(예를 들면, Wj -16, Wj -15, …, Wj - 9)와 제2 소스 데이터 오퍼랜드(1711) 세트(예를 들면, Wj -8, Wj -7, …, Wj -1), 및 확장 정도를 (예를 들면, 선택적으로, 즉시적 오퍼랜드(1718)에서, 또는 명령어 니모닉 및/또는 연산코드에서 반복의 확장 정도 횟수로서) 명시한다. 디코딩된 명령어에 응답하여 하나 이상의 실행 유닛(예를 들면, 실행 장치(1704))은, 제1 소스 데이터 오퍼랜드(1719) 세트 및 제2 소스 데이터 오퍼랜드(1711) 세트에 대해 메시지 확장 반복의 SM3 해싱 알고리즘 슬라이스 세트를 수행하고 - SM3 메시지 확장 횟수는 명시된 확장 정도에 의해 결정됨 - , 명령어의 결과(1790)(예를 들면, Wj -4, …, Wj -1, Wj, … Wj + 3)를 SIMD 목적지 레지스터에 저장한다.
도 17b는 SIMD SM3 암호화 해싱 기능을 제공하는 다른 명령어의 실행을 위한 장치(1702)의 대안적인 실시형태에 대한 도면을 예시한다. 장치(1702)의 실시형태는, SIMD SM3 암호화 해싱 기능을 제공하는 명령어의 실행을 위한 코어(490)(예를 들면, 실행 유닛(들)(462))의 일부 또는 파이프라인(400)(예를 들면, 실행 스테이지(416))의 일부일 수도 있다. 장치(1702)의 실시형태는, 메시지 확장 반복의 총 횟수 미만(예를 들면, 52회의 메시지 확장 반복 미만)의 반복 횟수(예를 들면, 2회 또는 4회 반복, 이것은 슈퍼스칼라 실행 파이프라인의 다른 명령어의 동시적 실행을 허용할 수도 있다)를 갖는 SIMD SM3 암호화 해싱 알고리즘 메시지 확장을 위한 명령어를 디코딩하는 디코드 스테이지(예를 들면, 디코드(406)) 또는 디코더(예를 들면, 디코드 유닛(440))와 커플링될 수도 있는데, 명령어는 제1 소스 데이터 오퍼랜드(1719) 세트(예를 들면, Wj -16, Wj -15, …, Wj - 9)와 제2 소스 데이터 오퍼랜드(1711) 세트(예를 들면, Wj -8, Wj -7, …, Wj -1), 및 확장 정도를 (예를 들면, 선택적으로, 즉시적 오퍼랜드(1718)에서, 또는 명령어 니모닉 및/또는 연산코드에서 반복의 확장 정도 횟수로서) 명시한다. 디코딩된 명령어에 응답하여 하나 이상의 실행 유닛(예를 들면, 실행 장치(1703))은, 제1 소스 데이터 오퍼랜드(1719) 세트 및 제2 소스 데이터 오퍼랜드(1711) 세트에 대해 메시지 확장 반복의 SM3 해싱 알고리즘 슬라이스 세트를 수행하고 - SM3 메시지 확장 횟수는 명시된 확장 정도에 의해 결정됨 - , 명령어의 결과(1792)(예를 들면, Wj +e-7, …, Wj -1, Wj, …, Wj +e)를 SIMD 목적지 레지스터(예를 들면, 몇몇 실시형태에서, 제1 소스 데이터 오퍼랜드(1719)에 대해 또는 제2 소스 데이터 오퍼랜드(1711)에 대해 사용되는 동일한 SIMD 레지스터)에 저장한다.
도 18a는 SIMD SM3 암호화 해싱 기능을 제공하는 다른 명령어의 실행을 위한 장치(1801)의 다른 대안적인 실시형태에 대한 도면을 예시한다. 장치(1801)의 실시형태는, SIMD SM3 암호화 해싱 기능을 제공하는 명령어의 실행을 위한 코어(490)(예를 들면, 실행 유닛(들)(462))의 일부 또는 파이프라인(400)(예를 들면, 실행 스테이지(416))의 일부일 수도 있다. 장치(1801)의 실시형태는, 메시지 확장 반복의 총 횟수 미만(예를 들면, 52회 메시지 확장 반복 미만)의 반복 횟수(예를 들면, 2회 또는 4회 반복, 이것은 슈퍼스칼라 실행 파이프라인의 다른 명령어의 동시적 실행을 허용할 수도 있다)를 갖는 SIMD SM3 암호화 해싱 알고리즘 메시지 확장을 위한 명령어를 디코딩하는 디코드 스테이지(예를 들면, 디코드(406)) 또는 디코더(예를 들면, 디코드 유닛(440))와 커플링될 수도 있는데, 명령어는 제1 소스 데이터 오퍼랜드(1819) 세트(예를 들면, W0, W1, …, W7)와 제2 소스 데이터 오퍼랜드(1811) 세트(예를 들면, W8, W9, …, W15), 및 확장 정도를 (예를 들면, 선택적으로, 도시되지 않은 즉시적 오퍼랜드에서, 또는 명령어 니모닉 및/또는 연산코드에서, 반복, 또는 반복-1의 확장 정도 횟수 e로서) 명시한다. 디코딩된 명령어에 응답하여 하나 이상의 실행 유닛(예를 들면, 실행 장치(1808))은, 제1 소스 데이터 오퍼랜드(1819) 세트 및 제2 소스 데이터 오퍼랜드(1811) 세트에 대해 메시지 확장 반복의 SM3 해싱 알고리즘 슬라이스 세트를 수행하는데, SM3 메시지 확장 횟수는 명시된 확장 정도에 의해 결정된다. 예를 들면, 일 실시형태에서, 새롭게 확장된(또는 확대된) 메시지 워드 W16은 다음과 같이 명령어의 결과(1890)의 엘리먼트로서 생성된다: 1804에서, 
, 여기서 순열(1803) P1은 
로서 정의된다. 새롭게 확장된(또는 확대된) 메시지 워드 W17은 다음과 같이 명령어의 결과(1890)의 엘리먼트로 생성된다: 1805에서, 
. 새롭게 확장된(또는 확대된) 메시지 워드 W18은 다음과 같이 명령어의 결과(1890)의 엘리먼트로 생성된다: 1806에서, 
. 4개의 새로운 32 비트 워드 중 하나에 대한 메시지 확장 W19는, 제1(즉, 1819) 및 제2(즉, 1811) 소스 데이터 오퍼랜드 세트의 32 비트 워드 데이터 엘리먼트 외에, 4개의 새로운 32 비트 워드 중 다른 하나(즉, W16)를 필요로 한다. 따라서, 순열 
은, 일 실시형태에서, 프로세싱 블록(1802)에서 도시되는 바와 같이, 
로서 생성될 수도 있고 (W6 <<< 7)와 그리고 W13과 XOR 연산 처리되어, 1807에서, 새롭게 확장된(또는 확대된) 메시지 워드 W19를, 명령어의 결과(1890)의 엘리먼트로서 생성할 수도 있다. 그 다음, 명령어의 결과(1890)(예를 들면, W12, …, W15, W16, …, W19)는 SIMD 목적지 레지스터에 저장될 수도 있다. 몇몇 실시형태에서, 출력 래치는, 반복의 중간 결과로서 생성되는 결과(1890)를 저장한다. 중간 결과(1890)를 다른 마이크로 명령어(또는 마이크로 연산, 또는 μop)의 하나 이상의 입력 소스 데이터 오퍼랜드로 바이패스하는 것은, 몇몇 실시형태에서 바이패스(예를 들면, 바이패스 네트워크(208 또는 210))에 의해 수행될 수도 있다.
도 18b는 SIMD SM3 암호화 해싱 기능을 제공하는 다른 명령어의 실행을 위한 장치(1810)의 또 다른 대안적인 실시형태에 대한 도면을 예시한다. 장치(1810)의 실시형태는, SIMD SM3 암호화 해싱 기능을 제공하는 명령어의 실행을 위한 코어(490)(예를 들면, 실행 유닛(들)(462))의 일부 또는 파이프라인(400)(예를 들면, 실행 스테이지(416))의 일부일 수도 있다. 장치(1810)의 실시형태는, 메시지 확장 반복의 총 횟수 미만(예를 들면, 52회 메시지 확장 반복 미만)의 반복 횟수(예를 들면, 8회 반복, 이것은 슈퍼스칼라 실행 파이프라인의 다른 명령어의 동시적 실행을 허용할 수도 있다)를 갖는 SIMD SM3 암호화 해싱 알고리즘 메시지 확장을 위한 명령어를 디코딩하는 디코드 스테이지(예를 들면, 디코드(406)) 또는 디코더(예를 들면, 디코드 유닛(440))와 커플링될 수도 있는데, 명령어는 제1 소스 데이터 오퍼랜드(1819) 세트(예를 들면, W0, W1, …, W7)와 제2 소스 데이터 오퍼랜드(1811) 세트(예를 들면, W8, W9, …, W15), 및 확장 정도를 (예를 들면, 선택적으로, 즉시적 오퍼랜드(1818)에서, 또는 명령어 니모닉 및/또는 연산코드에서 반복의 확장 정도 횟수로서) 명시한다. 디코딩된 명령어에 응답하여 하나 이상의 실행 유닛(예를 들면, 실행 장치(1809))은, 제1 소스 데이터 오퍼랜드(1819) 세트 및 제2 소스 데이터 오퍼랜드(1811) 세트에 대해 메시지 확장 반복의 SM3 해싱 알고리즘 슬라이스 세트를 수행하는데, SM3 메시지 확장 횟수는 명시된 확장 정도에 의해 결정된다. 일 실시형태에서, 중간 결과(1821)(예를 들면, W12, …, W15, W16, …, W19)는 디코딩된 명령어에 응답하여 하나 이상의 실행 유닛(예를 들면, 실행 장치(1808))에 의해 (예를 들면, 마이크로 명령어, 마이크로 연산 또는 μop의 결과로서) 생성될 수도 있다. 그 다음, 중간 결과(1821)는, 제1 소스 데이터 오퍼랜드(1819) 세트(예를 들면, W4, W5, …, W7) 및 제2 소스 데이터 오퍼랜드(1811) 세트(예를 들면, W8, W9, …, W11)와 함께 후속하는 로직 레이어(예를 들면, 실행 장치(1808))로 제공되어, 디코딩된 명령어에 응답하는 확장된(또는 확대된) 메시지 결과(1890)(예를 들면, W16, …, W19, W20, …, W23)를 (예를 들면, 제2 마이크로 명령어, 마이크로 연산 또는 μop의 결과로서) 생성할 수도 있다. 그 다음, 명령어의 결과(1890)(예를 들면, W16, …, W19, W20, …, W23)는 SIMD 목적지 레지스터(예를 들면, 몇몇 실시형태에서, 제1 소스 데이터 오퍼랜드(1719)에 대해 사용되는 동일한 SIMD 레지스터)에 저장될 수도 있다.
도 19는 SIMD SM3 암호화 해싱 기능을 제공하는 명령어의 실행을 위한 프로세스(1901)의 한 실시형태에 대한 흐름도를 예시한다. 프로세스(1901) 및 본원에서 개시되는 다른 프로세서는, 범용 머신에 의해 또는 특수 목적의 머신에 의해 또는 이 둘의 조합에 의해 실행가능한 전용 하드웨어 또는 소프트웨어 또는 펌웨어 연산 코드를 포함할 수도 있다.
프로세스(1901)의 프로세싱 블록(1910)에서, SM3 해시 알고리즘의 중간 해시 값 입력 상태 소스 오퍼랜드는 제1 SIMD 벡터 레지스터에(예를 들면, 제1 SIMD 벡터 레지스터의 복수의 m 개의 데이터 필드 중 제1 부분에) 저장된다. 프로세싱 블록(1920)에서, 소스 데이터 오퍼랜드 세트는 제2 SIMD 벡터 레지스터에(예를 들면, 제2 SIMD 벡터의 레지스터 복수의 m개의 데이터 필드 중 제2 부분에) 저장된다. 프로세싱 블록(1925)에서, SM3 해싱 알고리즘의 SIMD SM3 해시 라운드 슬라이스 부분에 대한 명령어가 수신된다. 프로세싱 블록(1950)에서, SIMD SM3 해시 라운드 슬라이스의 반복의 결과로서 해시 값 출력 상태가 생성된다. 프로세싱 블록(1960)에서, 해시 라운드 슬라이스의 모든 반복이 종료했는지 또는 그렇지 않은지의 여부에 관한 결정이 이루어진다. 만약 아니라면, 출력 상태 결과는, 선택적으로, 프로세싱 블록(1970)에서 해시 라운드 슬라이스의 다음 번 반복을 위한 입력 상태로 바이패스되고 프로세싱은 프로세싱 블록(1950)의 시작을 재반복한다. 그렇지 않다면, 프로세싱은, 해시 값 출력 상태 결과가 제1 SIMD 레지스터의 목적지 오퍼랜드에 저장되는 프로세싱 블록(1980)으로 진행한다.
프로세스(1901) 및 본원에서 개시되는 다른 프로세스의 프로세싱 블록이 반복적 양식으로 실행되는 것으로 예시되지만, 가능할 때마다, 대안적인 순서의, 또는 동시적인, 또는 병렬적인 실행이 우선적으로 수행될 수도 있다는 것이 인식될 것이다.
도 20은 SIMD SM3 암호화 해싱 기능을 제공하는 명령어의 실행을 위한 프로세스(2001)의 다른 실시형태에 대한 흐름도를 예시한다. 프로세스(2001)의 프로세싱 블록(2010)에서, SM3 해시 알고리즘의 중간 해시 값 입력 상태 소스 오퍼랜드는 제1 SIMD 벡터 레지스터에(예를 들면, 제1 SIMD 벡터의 레지스터의 복수의 m 개의 데이터 필드 중 제1 부분에) 저장된다. 프로세싱 블록(2015)에서, 라운드 슬라이스 소스 데이터 오퍼랜드 세트에 대해 메시지 블록이 확대된다. 프로세싱 블록(2020)에서, 소스 데이터 오퍼랜드 세트는 제2 SIMD 벡터 레지스터에(예를 들면, 제2 SIMD 벡터 레지스터의 복수의 m개의 데이터 필드 중 제2 부분에) 또는 메모리에 저장된다. 프로세싱 블록(2025)에서, SM3 해싱 알고리즘의 SIMD SM3 해시 라운드 슬라이스 부분에 대해 명령어가 인코딩되는데, 그 명령어는 즉시적 오퍼랜드에서 상기 라운드 슬라이스 부분을 명시한다. 프로세싱 블록(2030)에서, 현재 반복에 대해서, 라운드 슬라이스 소스 데이터의 쌍(예를 들면, Wj, 및 Wj + 4)이 메모리로부터 또는 제2 SIMD 레지스터로부터 선택된다. 프로세싱 블록(2035)에서, 현재 라운드 슬라이스 부분 반복에 대해 라운드 상수(예를 들면, Tj)가 선택된다. 프로세싱 블록(2040)에서, 현재 반복에 대해, 불린 함수의 쌍(예를 들면, FFj 및 GGj)이 선택된다. 프로세싱 블록(2045)에서, SM3 해시 라운드는 선택된 소스 데이터 및 중간 해시 값 입력 상태에 대해 수행된다. 프로세싱 블록(2050)에서, SIMD SM3 해시 라운드 슬라이스의 반복의 결과로서 해시 값 출력 상태가 생성된다. 프로세싱 블록(2060)에서, 해시 라운드 슬라이스의 모든 반복이 종료했는지 또는 그렇지 않은지의 여부에 관한 결정이 이루어진다. 만약 아니라면, 출력 상태 결과는, 선택적으로, 프로세싱 블록(2070)에서 해시 라운드 슬라이스의 다음 번 반복을 위한 입력 상태로 바이패스되고 프로세싱은 프로세싱 블록(2030)의 시작을 재반복한다. 그렇지 않다면, 프로세싱은, 해시 값 출력 상태 결과가 제1 SIMD 레지스터의 목적지 오퍼랜드에 저장되는 프로세싱 블록(2080)으로 진행한다. 몇몇 대안적인 실시형태에서, 해시 값 출력 상태 결과는, 제1 SIMD 레지스터 이외의 SIMD 레지스터의 목적지 오퍼랜드에, 또는 메모리에 저장될 수도 있다.
도 21은 SIMD SM3 암호화 해싱 기능을 제공하는 대안적인 명령어의 실행을 위한 프로세스(2101)의 한 실시형태에 대한 흐름도를 예시한다. 프로세스(2101)의 프로세싱 블록(2110)에서, SM3 해시 알고리즘의 제1 소스 데이터 오퍼랜드 세트는 제1 SIMD 벡터 레지스터에(예를 들면, 제1 SIMD 벡터 레지스터의 복수의 m개의 데이터 필드 중 제1 부분에) 저장된다. 프로세싱 블록(2120)에서, 제2 소스 데이터 오퍼랜드 세트는 제2 SIMD 벡터 레지스터에(예를 들면, 제2 SIMD 벡터 레지스터의 복수의 m개의 데이터 필드 중 제2 부분에) 저장된다. 프로세싱 블록(2130)에서, SM3 해싱 알고리즘의 SIMD SM3 메시지 확장(또는 확대) 슬라이스에 대한 명령어가 수신된다. 프로세싱 블록(2140)에서, SIMD SM3 메시지 확장 슬라이스의 반복의 결과로서, 새로운 메시지 워드가 생성된다. 프로세싱 블록(2150)에서, 메시지 확장 슬라이스의 모든 반복이 종료했는지 또는 그렇지 않은지의 여부에 관한 결정이 이루어진다. 만약 아니라면, 확대된 메시지 블록 결과는, 선택적으로, 프로세싱 블록(2160)에서 메시지 확장 슬라이스의 다음 번 반복을 위한 입력 상태로 바이패스되고 프로세싱은 프로세싱 블록(2140)의 시작을 재반복한다. 그렇지 않다면, 프로세싱은, 확대된 메시지 블록 결과가 제1 SIMD 레지스터의 목적지 오퍼랜드에 저장되는 프로세싱 블록(2170)으로 진행한다. 몇몇 대안적인 실시형태에서, 확대된 메시지 블록 결과는, 제1 SIMD 레지스터 이외의 SIMD 레지스터의 목적지 오퍼랜드에, 또는 메모리에 저장될 수도 있다.
SIMD SM3 암호화 해싱 명령어는, 본원에서 개시되는 바와 같이, 데이터 무결성, 디지털 서명, 아이덴티티 검증, 금융 거래를 위한 메시지 컨텐츠 인증 및 메시지 원천 인증, 전자 상거래, 전자 메일, 소프트웨어 분배, 데이터 저장, 난수 생성, 및 등등을 보장하기 위해 암호화 프로토콜 및 인터넷 통신과 같은 애플리케이션에서 SIMD SM3 암호화 해싱 기능을 제공하도록 사용될 수도 있다는 것을 알 수 있을 것이다.
SM3 암호화 해싱 기능을 제공하는 SIMD 명령어 및 프로세싱 로직의 몇몇 실시형태의 경우, SM3 메시지 확장 및 SM3 암호화 해시 라운드 둘 다는, 반복의 슬라이스에서 동시적으로 및/또는 현대의 마이크로프로세서의 표준 실행 파이프라인에서 병렬적으로 수행될 수도 있다. 슬라이스당 반복 횟수는, SM3 메시지 확장의 슬라이스 및/또는 SM3 암호화 해시 라운드의 슬라이스를 수행하는 것과 관련되는 레이턴시에 의해 다른 동시적 인플라이트 명령어(in-flight instruction)에 대한 충분한 커버를 제공하도록 편리하게 선택될 수도 있다는 것을 알 수 있을 것이다.
따라서, 해시 알고리즘의 반복되는 라운드의 총 횟수보다 더 적은 복수 횟수의 반복(예를 들면, 슬라이스마다 2회, 4회, 또는 8회 반복)을 갖는 SIMD SM3 암호화 해싱 알고리즘 라운드 슬라이스에 대한 명령어의 실행을 제공하는 것은, 슈퍼스칼라 실행 파이프라인에서, 및/또는 비순차 프로세서 파이프라인에서 다른 명령어(예를 들면, SM3 메시지 확장 명령어)의 동시적 실행을 허용하고, 그에 의해, 많은 수의 애플리케이션에 대한 프로세싱 쓰루풋을 상당히 향상시키고, 범용 프로세서와 관련되는 제조 프로세스 향상을 위해 빈도의 스케일링을 활용할 수 있다는 것을 또한 알 수 있을 것이다.
본원에서 개시되는 메커니즘의 실시형태는, 하드웨어로, 소프트웨어로 구현될 수도 있거나, 또는 이러한 구현 접근방식의 조합으로 구현될 수도 있다. 본 발명의 실시형태는, 적어도 하나의 프로세서, 스토리지 시스템(휘발성 및 불휘발성 메모리 및/또는 스토리지 엘리먼트를 포함함), 적어도 하나의 입력 디바이스, 및 적어도 하나의 출력 디바이스를 포함하는 프로그래머블 시스템 상에서 실행하는 컴퓨터 프로그램 또는 프로그램 코드로서 구현될 수도 있다.
프로그램 코드는, 본원에서 설명되는 기능을 수행하도록 그리고 출력 정보를 생성하도록 입력 명령어에 적용될 수도 있다. 출력 정보는 하나 이상의 출력 디바이스에 공지의 방식으로 적용될 수도 있다. 이 적용의 목적을 위해, 프로세싱 시스템은, 예를 들면; 디지털 신호 프로세서(DSP), 마이크로컨트롤러, 주문형 반도체(application specific integrated circuit; ASIC), 또는 마이크로프로세서와 같은 프로세서를 구비하는 임의의 시스템을 포함한다.
프로그램 코드는, 프로세싱 시스템과 통신하기 위해 하이 레벨의 절차적 또는 객체 지향 프로그래밍 언어로 구현될 수도 있다. 프로그램 코드는 또한, 필요하다면, 어셈블리 또는 머신 언어로 구현될 수도 있다. 실제, 본원에서 설명되는 메커니즘은 범위에서 임의의 특정한 프로그래밍 언어로 제한되지 않는다. 어느 경우든, 언어는 컴파일식 또는 인터프리트식 언어일 수도 있다.
적어도 일 실시형태의 하나 이상의 양태는, 프로세서 내의 다양한 로직을 나타내는 머신 판독가능 매체에 저장되는 대표적인 명령어에 의해 구현될 수도 있는데, 그 명령어는 머신에 의한 판독시 머신으로 하여금 본원에서 설명되는 기술을 수행하기 위한 로직을 만들게 한다. "IP 코어"로서 알려진 이러한 표현은, 유형의 머신 판독가능 매체 상에 저장되어, 로직 또는 프로세서를 실제로 만드는 제조 머신으로 로딩하도록 다양한 고객 또는 제조 설비로 공급될 수도 있다.
이러한 머신 판독가능 저장 매체는, 하드 디스크, 플로피 디스크, 광학 디스크, 컴팩트 디스크 리드 온리 메모리(CD-ROM), 재기록 가능한 컴팩트 디스크(compact disk rewritable; CD-RW), 및 광자기(magneto-optical) 디스크를 포함하는 임의의 다른 타입의 디스크와 같은 저장 매체, 리드 온리 메모리(ROM), 랜덤 액세스 메모리(RAM) 예컨대 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 소거가능한 프로그래머블 리드 온리 메모리(EPROM), 플래시 메모리, 전기적으로 소거가능한 프로그래머블 리드 온리 메모리(EEPROM), 자기 또는 광학 카드와 같은 반도체 디바이스, 또는 전자적 명령어를 저장하기에 적합한 임의의 다른 타입의 매체를 포함하는, 머신 또는 디바이스에 의해 제조되는 또는 형성되는 물품의 비일시적이고 유형의 장치를, 제한 없이, 포함할 수도 있다.
따라서, 본 발명의 실시형태는 또한, 본원에서 설명되는 구조체, 회로, 장치, 프로세서, 및/또는 시스템 피쳐를 정의하는 하드웨어 기술 언어(Hardware Description Language; HDL)와 같은 명령어를 포함하는 또는 설계 데이터를 포함하는 비일시적이고 유형의 머신 판독가능 매체를 포함한다. 이러한 실시형태는 또한 프로그램 제품으로서 칭해질 수도 있다.
몇몇 경우에, 명령어를 소스 명령어 세트로부터 목표 명령어 세트로 변환하기 위해, 명령어 컨버터가 사용될 수도 있다. 예를 들면, 명령어 컨버터는, 명령어를, 코어에 의해 프로세싱될 하나 이상의 다른 명령어로, (예를 들면, 정적 이진 변환, 동적 컴파일을 포함하는 동적 이진 변환을 사용하여) 변환(translate), 모핑, 에뮬레이팅, 또는 다르게는 변환(convert)할 수도 있다. 명령어 컨버터는 소프트웨어로, 하드웨어로, 펌웨어로, 또는 이들의 조합으로 구현될 수도 있다. 명령어 컨버터는, 프로세서 상에(on processor), 프로세서 외부에(off processor), 또는 일부는 프로세서 상에 일부는 프로세서 외부에 있을 수도 있다.
따라서, 적어도 하나의 실시형태에 따른 하나 이상의 명령어를 수행하기 위한 기술이 개시된다. 소정의 실시형태가 설명되고 첨부의 도면에서 도시되었지만, 본 개시의 연구시 통상의 지식을 가진 자가 여러 다른 수정예를 착안할 수도 있기 때문에, 이러한 실시형태는 광의적인 본 발명의 예시에 대한 제한이 아니라 예시에 불과하다는 것, 및 본 발명이 도시되고 설명된 특정 구성 및 배치로 제한되지 않다는 것이 이해되어야 한다. 성장이 빠르고 추가적인 발전이 쉽게 예견되지 않는 이와 같은 기술의 분야에서, 개시된 실시형태는, 본 개시의 원리 또는 첨부의 청구범위의 범위로부터 벗어나지 않으면서, 기술적 진보를 가능하게 하는 것에 의해 용이하게 되는 바와 같이 배치 및 상세에서 쉽게 수정될 수도 있다.
Claims (46)
- SIMD SM3 해시 라운드 슬라이스(SIMD SM3 hash round slice)에 대한 제1 명령어 - 상기 제1 명령어는 해싱 알고리즘의 라운드 슬라이스 부분, 중간 해시 값 입력 오퍼랜드(intermediate hash value input operand), 소스 데이터 오퍼랜드 세트, 및 라운드 상수 오퍼랜드 세트(round constant operand set)를 명시함(specifying) - 를 디코딩하는 디코드 스테이지와,
하나 이상의 실행 유닛을 포함하되,
상기 하나 이상의 실행 유닛은, 상기 디코딩된 제1 명령어에 응답하여,
상기 중간 해시 값 입력 오퍼랜드 및 상기 라운드 상수 오퍼랜드 세트를 적용하면서, 상기 소스 데이터 오퍼랜드 세트에 대해 반복되는 라운드의 SM3 해싱 라운드 슬라이스 세트를 수행하고,
상기 제1 명령어의 결과를 SIMD 목적지 레지스터에 저장하는
프로세서.
- 제 1 항에 있어서,
상기 제1 명령어는 상기 SIMD 목적지 레지스터를 상기 중간 해시 값 입력 오퍼랜드로서 또한 명시하는
프로세서.
- 제 1 항에 있어서,
상기 제1 명령어는 즉시적 오퍼랜드(immediate operand)의 제1 필드에 의해 상기 해싱 알고리즘의 상기 라운드 슬라이스 부분을 명시하는
프로세서.
- 제 3 항에 있어서,
상기 제1 명령어는, 적어도 부분적으로 상기 즉시적 오퍼랜드의 제2 필드에 의해 상기 라운드 상수 오퍼랜드 세트를 명시하는
프로세서.
- 제 4 항에 있어서,
상기 제1 명령어는 또한, 상기 즉시적 오퍼랜드의 상기 제2 필드에 의해 불린 함수(Boolean function) FFj 및 GGj 선택기를 명시하는
프로세서.
- 제 1 항에 있어서,
상기 제1 명령어는 상기 해싱 알고리즘의 상기 라운드 슬라이스 부분을, 제1 명령어 니모닉(mnemonic)에서 4개의 라운드인 것으로 명시하는
프로세서.
- 제 6 항에 있어서,
상기 라운드 상수 오퍼랜드 세트는 4개의 미리 회전된 32 비트 상수 값을 포함하는
프로세서.
- 제 1 항에 있어서,
상기 제1 명령어는 상기 해싱 알고리즘의 상기 라운드 슬라이스 부분을, 제1 명령어 니모닉에서 2개의 라운드인 것으로 명시하는
프로세서.
- 제 1 항에 있어서,
상기 제1 명령어는 상기 해싱 알고리즘의 상기 라운드 슬라이스 부분을, 제1 명령어 니모닉에서 한 개의 라운드인 것으로 명시하는
프로세서.
- 제 1 항에 있어서,
상기 제1 명령어는 상기 소스 데이터 오퍼랜드 세트를, 8개의 32 비트 값을 포함하는 SIMD 레지스터로서 명시하는
프로세서.
- 제 1 항에 있어서,
상기 제1 명령어는 상기 소스 데이터 오퍼랜드 세트를, 8개의 32 비트 값을 포함하는 메모리 위치로서 명시하는
프로세서.
- 제 1 항에 있어서,
상기 제1 명령어는 상기 소스 데이터 오퍼랜드 세트를, 4개의 32 비트 값을 각각 포함하는 2개의 SIMD 레지스터로서 명시하는
프로세서.
- 제 1 항에 있어서,
상기 제1 명령어는, 0과 63 사이의 라운드 번호를 저장하는 즉시적 오퍼랜드의 제1 필드와 0과 3 사이의 반복 카운트를 저장하는 제2 필드에 의해, 상기 해싱 알고리즘의 상기 라운드 슬라이스 부분을 명시하는
프로세서.
- SIMD SM3 메시지 확장에 대한 제1 명령어 - 상기 제1 명령어는 제1 소스 데이터 오퍼랜드 세트, 제2 소스 데이터 오퍼랜드 세트, 및 확장 정도(expansion extent)를 명시함 - 를 디코딩하는 디코드 스테이지와,
하나 이상의 실행 유닛을 포함하되,
상기 하나 이상의 실행 유닛은, 상기 디코딩된 제1 명령어에 응답하여,
상기 제1 소스 데이터 오퍼랜드 세트 및 상기 제2 소스 데이터 오퍼랜드 세트로부터 복수 횟수의 SM3 메시지 확장 - 상기 SM3 메시지 확장 횟수는 상기 명시된 확장 정도에 의해 결정됨 - 을 수행하고,
상기 제1 명령어의 결과를 SIMD 목적지 레지스터에 저장하는
프로세서.
- 제 14 항에 있어서,
상기 제1 명령어는 상기 SIMD 목적지 레지스터를 목적지 오퍼랜드로서 명시하는
프로세서.
- 제 14 항에 있어서,
상기 제1 명령어는 상기 제1 소스 데이터 오퍼랜드 세트 및 상기 제2 소스 데이터 오퍼랜드 세트를 8개의 32 비트 값을 각각 포함하는 2개의 SIMD 레지스터로서 명시하는
프로세서.
- 제 14 항에 있어서,
상기 제1 명령어는 즉시적 오퍼랜드의 제1 필드에 의해 상기 확장 정도를 명시하는
프로세서.
- 제 14 항에 있어서,
상기 제1 명령어는 4개의 새로운 32 비트 워드의 메시지 확장을 나타내기 위해 제1 명령어 니모닉에서 상기 확장 정도를 명시하는
프로세서.
- 제 18 항에 있어서,
상기 4개의 새로운 32 비트 워드 중 하나에 대한 상기 메시지 확장은, 상기 제1 소스 데이터 오퍼랜드 세트 및 상기 제2 소스 데이터 오퍼랜드 세트 외에, 상기 4개의 새로운 32 비트 워드 중 다른 하나를 필요로 하는
프로세서.
- 제 14 항에 있어서,
상기 제1 명령어는, 2개의 새로운 32 비트 워드의 메시지 확장을 나타내기 위해 제1 명령어 니모닉에서 상기 확장 정도를 명시하는
프로세서.
- 제 14 항에 있어서,
상기 제1 명령어는, 1개의 새로운 32 비트 워드의 메시지 확장을 나타내기 위해 제1 명령어 니모닉에서 상기 확장 정도를 명시하는
프로세서.
- 제 14 항에 있어서,
상기 제1 명령어는, 4개의 새로운 32 비트 워드의 메시지 확장을 나타내기 위해 제1 명령어 니모닉에서 상기 확장 정도를 명시하는
프로세서.
- 제1 벡터 레지스터의 복수의 m 개의 데이터 필드의 제1 부분에, SM3 해시 알고리즘의 중간 해시 값 입력 상태 소스 오퍼랜드를 저장하는 단계와,
제2 벡터 레지스터의 상기 복수의 m개의 데이터 필드의 제2 부분에, 소스 데이터 오퍼랜드 세트를 저장하는 단계와,
프로세서에서, 상기 SM3 해시 알고리즘의 반복되는 라운드의 총 횟수 미만의 복수의 반복을 갖는 상기 SM3 해싱 알고리즘의 SM3 해시 라운드 슬라이스 부분에 대한 SIMD 명령어를 실행하는 단계와,
상기 SM3 해시 라운드 슬라이스의 각각의 반복에 대해, 반복의 결과를 생성하고, 상기 반복의 상기 결과로서 생성되는 해시 값 출력 상태를 저장하고, 상기 해시 값 출력 상태를 상기 복수의 반복의 각각의 다음 번 반복에 대한 상기 중간 해시 값 입력 상태로 바이패스하는 단계를 포함하는
방법.
- 제 23 항에 있어서,
제3 벡터 레지스터의 상기 복수의 m개의 데이터 필드의 제3 부분에 라운드 상수 오퍼랜드 세트를 저장하는 단계와,
상기 SM3 해시 라운드 슬라이스의 각각의 반복에 대해, 상기 라운드 상수 오퍼랜드 세트의 각각의 라운드 상수 Tj를 판독하고, 상기 각각의 라운드 상수를 상기 제1 벡터 레지스터의 좌회전된 각각의 데이터 필드 A 및 상기 제1 벡터 레지스터의 제2의 회전되지 않은 데이터 필드 E로 가산하는 단계를 더 포함하는
방법.
- 제 24 항에 있어서,
상기 제3 부분은 상기 제3 벡터 레지스터의 상기 복수의 m 개의 데이터 필드 중 4개를 포함하고, 상기 저장된 라운드 상수 오퍼랜드 세트의 각각의 라운드 상수 Tj는 j 비트만큼 미리 좌회전되는
방법.
- 제 23 항에 있어서,
상기 SM3 해시 라운드 슬라이스의 각각의 반복에 대해, 상기 제2 벡터 레지스터의 각각의 데이터 필드 Wj를 판독하고, 상기 제2 벡터 레지스터의 상기 각각의 데이터 필드를 상기 제2 벡터 레지스터의 제2 데이터 필드 Wj +4와 XOR 연산 처리하는 단계를 더 포함하는
방법.
- 제 26 항에 있어서,
상기 제2 부분은 상기 제2 벡터 레지스터의 상기 복수의 m개의 데이터 필드 중 8개를 포함하는
방법.
- 제 23 항에 있어서,
상기 제1 부분은 상기 제1 벡터 레지스터의 상기 복수의 m개의 데이터 필드 중 8개를 포함하는
방법.
- 제 23 항에 있어서,
상기 SIMD 명령어는 즉시적 오퍼랜드의 제1 필드에 의해 상기 SM3 해싱 알고리즘의 상기 라운드 슬라이스 부분을 명시하는
방법.
- 제29항에 있어서,
상기 SIMD 명령어는 적어도 부분적으로 상기 즉시적 오퍼랜드의 제2 필드에 의해 라운드 상수 오퍼랜드 세트를 명시하는
방법.
- 제 30 항에 있어서,
상기 SIMD 명령어는 또한, 상기 즉시적 오퍼랜드의 상기 제2 필드에 의해 불린 함수 FFj 및 GGj 선택기를 명시하는
방법.
- 제1 벡터 레지스터의 복수의 m 개의 데이터 필드의 제1 부분에 제1 소스 데이터 오퍼랜드 세트를 저장하는 단계와,
제2 벡터 레지스터의 상기 복수의 m 개의 데이터 필드의 제2 부분에 제2 소스 데이터 오퍼랜드 세트를 저장하는 단계와,
프로세서에서, 상기 제1 및 제2 소스 데이터 오퍼랜드 세트로부터 복수 횟수의 SM3 메시지 확장을 갖는 상기 SM3 해싱 알고리즘에 대한 SM3 메시지 확장 슬라이스 부분에 대한 확장 정도를 명시하는 SIMD 명령어를 실행하는 단계 - 상기 SM3 메시지 확장 횟수는 상기 명시된 확장 정도에 의해 결정됨 - 와,
상기 SIMD 명령어의 결과를 SIMD 목적지 레지스터에 저장하는 단계를 포함하는
방법.
- 제 32 항에 있어서,
상기 SIMD 명령어는 상기 제1 소스 데이터 오퍼랜드 세트 및 상기 제2 소스 데이터 오퍼랜드 세트를 8개의 32 비트 값을 각각 포함하는 2개의 SIMD 레지스터로서 명시하는
방법.
- 제 32 항에 있어서,
상기 SIMD 명령어는 즉시적 오퍼랜드의 제1 필드에 의해 상기 확장 정도를 명시하는
방법.
- 제 32 항에 있어서,
상기 SIMD 명령어는 4개의 새로운 32 비트 워드의 메시지 확장을 나타내기 위해 제1 명령어 니모닉에서 상기 확장 정도를 명시하는
방법.
- 제 35 항에 있어서,
상기 4개의 새로운 32 비트 워드 중 하나에 대한 상기 메시지 확장은, 상기 제1 및 제2 소스 데이터 오퍼랜드 세트 외에 상기 4개의 새로운 32 비트 워드 중 다른 하나를 필요로 하는
방법.
- SIMD SM3 해싱 알고리즘 라운드 슬라이스에 대한 제1 명령어 및 상기 SM3 해싱 알고리즘에 대한 SM3 메시지 확장 슬라이스에 대한 제2 명령어를 저장하는 메모리와,
프로세서와,
하나 이상의 실행 유닛을 포함하되,
상기 프로세서는,
상기 제1 명령어를 페치하는 명령어 페치 스테이지와,
상기 제1 명령어를 디코딩하는 디코드 스테이지 - 상기 제1 명령어는 상기 해싱 알고리즘의 라운드 슬라이스 부분, 중간 해시 값 입력 오퍼랜드, 라운드 슬라이스 소스 데이터 오퍼랜드 세트 및 라운드 상수 오퍼랜드 세트를 명시하고, 상기 디코드 스테이지는 상기 제2 명령어를 디코딩하며, 상기 제2 명령어는 제1 소스 데이터 오퍼랜드 세트, 제2 소스 데이터 오퍼랜드 세트 및 확장 정도를 명시함 - 를 포함하고,
상기 하나 이상의 실행 유닛은, 상기 디코딩된 제1 명령어에 응답하여,
상기 중간 해시 값 입력 오퍼랜드 및 상기 라운드 상수 오퍼랜드 세트를 적용하면서, 상기 라운드 슬라이스 소스 데이터 오퍼랜드 세트에 대해 반복되는 라운드의 SM3 해싱 라운드 슬라이스 세트를 수행하고, 상기 제1 명령어의 제1 결과를 제1 SIMD 목적지 레지스터에 저장하고,
상기 하나 이상의 실행 유닛은, 상기 디코딩된 제2 명령어에 응답하여,
상기 제1 및 제2 소스 데이터 오퍼랜드 세트로부터 복수 횟수의 SM3 메시지 확장 - 상기 SM3 메시지 확장 횟수는 상기 명시된 확장 정도에 의해 결정됨 - 을 수행하고, 상기 제2 명령어의 제2 결과를 제2 SIMD 목적지 레지스터에 저장하는
프로세싱 시스템.
- 제 37 항에 있어서,
상기 제1 명령어는 즉시적 오퍼랜드의 제1 필드에 의해 상기 해싱 알고리즘의 상기 라운드 슬라이스 부분을 명시하는
프로세싱 시스템.
- 제 37 항에 있어서,
상기 제1 명령어는, 적어도 부분적으로, 상기 즉시적 오퍼랜드의 제2 필드에 의해 상기 라운드 상수 오퍼랜드 세트를 명시하는
프로세싱 시스템.
- 제 39 항에 있어서,
상기 제1 명령어는 또한, 상기 즉시적 오퍼랜드의 상기 제2 필드에 의해 불린 함수 FFj 및 GGj 선택기를 명시하는
프로세싱 시스템.
- 제 37 항에 있어서,
상기 제1 명령어는 상기 해싱 알고리즘의 상기 라운드 슬라이스 부분을 제1 명령어 니모닉에서 4개의 라운드인 것으로 명시하는
프로세싱 시스템.
- 제 41 항에 있어서,
상기 라운드 상수 오퍼랜드 세트는 초기의 미리 회전된 32 비트 상수 값을 포함하는
프로세싱 시스템.
- 제 42 항에 있어서,
상기 라운드 상수 오퍼랜드 세트는 4개의 미리 회전된 32 비트 상수 값을 포함하는
프로세싱 시스템.
- 제 37 항에 있어서,
상기 제2 명령어는 상기 제1 소스 데이터 오퍼랜드 세트 및 상기 제2 소스 데이터 오퍼랜드 세트를, 8개의 32 비트 값을 각각 포함하는 2개의 SIMD 레지스터로서 명시하는
프로세싱 시스템.
- 제 37 항에 있어서,
상기 제2 명령어는 즉시적 오퍼랜드의 제1 필드에 의해 상기 확장 정도를 명시하는
프로세싱 시스템.
- 제 37 항에 있어서,
상기 제2 명령어는, 4개의 새로운 32 비트 워드의 메시지 확장을 나타내기 위해 제1 명령어 니모닉에서 상기 확장 정도를 명시하는
프로세싱 시스템.
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