KR20170027241A - Semiconductor device - Google Patents

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KR20170027241A
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Abstract

The present invention relates to a semiconductor device including a field effect transistor. More specifically, the semiconductor device comprises: a substrate having first and second active regions which have different conductivity types and are separated from each other in a first direction; gate electrodes which cross the first and the second active regions and are extended in the first direction; a first shallow separation pattern provided on an upper portion of the first active region and extended in the first direction; and a deep separation pattern provided on an upper portion of the second active region and extended in the first direction. The first shallow separation pattern and the deep separation pattern are arranged side by side in the first direction. The deep separation pattern divides the second active region into a first region and a second region.

Description

반도체 소자{Semiconductor device}Semiconductor device

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a semiconductor device including a field effect transistor.

소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.Due to their small size, versatility and / or low manufacturing cost, semiconductor devices are becoming an important element in the electronics industry. Semiconductor devices can be classified into a semiconductor memory element for storing logic data, a semiconductor logic element for processing logic data, and a hybrid semiconductor element including a memory element and a logic element. As the electronics industry develops, there is a growing demand for properties of semiconductor devices. For example, there is an increasing demand for high reliability, high speed and / or multifunctionality for semiconductor devices. In order to meet these requirements, structures in semiconductor devices are becoming increasingly complex, and semiconductor devices are becoming more and more highly integrated.

본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device including a field-effect transistor having improved electrical characteristics.

본 발명의 개념에 따른, 반도체 소자는, 제1 활성 영역 및 제2 활성 영역을 갖는 기판, 상기 제1 및 제2 활성 영역들은 서로 다른 도전형을 갖고 서로 제1 방향으로 이격되며; 상기 제1 및 제2 활성 영역들을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극들; 상기 제1 활성 영역의 상부에 제공되며 상기 제1 방향으로 연장되는 제1 얕은 분리 패턴; 및 상기 제2 활성 영역의 상부에 제공되며 상기 제1 방향으로 연장되는 깊은 분리 패턴을 포함할 수 있다. 상기 제1 얕은 분리 패턴과 상기 깊은 분리 패턴은 상기 제1 방향으로 나란히 배치되고, 상기 깊은 분리 패턴은 상기 제2 활성 영역을 제1 영역 및 제2 영역으로 양분할 수 있다.According to the concept of the present invention, a semiconductor device includes a substrate having a first active region and a second active region, the first and second active regions having different conductivity types and spaced apart from each other in a first direction; Gate electrodes extending in the first direction across the first and second active regions; A first shallow separation pattern provided on the top of the first active region and extending in the first direction; And a deep isolation pattern provided on top of the second active region and extending in the first direction. The first shallow separation pattern and the deep separation pattern are disposed side by side in the first direction, and the deep separation pattern divides the second active area into a first region and a second region.

상기 반도체 소자는, 상기 제1 활성 영역의 상기 기판으로부터 돌출되고, 제2 방향으로 연장되는 제1 활성 패턴들; 및 상기 제2 활성 영역의 상기 기판으로부터 돌출되고, 상기 제2 방향으로 연장되는 제2 활성 패턴들을 더 포함하되, 상기 제2 방향은 상기 제1 방향과 교차할 수 있다.The semiconductor device comprising: first active patterns protruding from the substrate of the first active area and extending in a second direction; And second active patterns protruding from the substrate of the second active region and extending in the second direction, wherein the second direction intersects the first direction.

상기 반도체 소자는, 상기 제1 활성 영역의 상부에 제공되며 상기 제1 방향으로 연장되는 제2 얕은 분리 패턴을 더 포함할 수 있다. 상기 제1 얕은 분리 패턴의 일 측벽은 상기 깊은 분리 패턴의 일 측벽과 상기 제1 방향으로 정렬되고, 상기 제2 얕은 분리 패턴의 일 측벽은 상기 깊은 분리 패턴의 다른 측벽과 상기 제1 방향으로 정렬될 수 있다.The semiconductor device may further include a second shallow separation pattern provided on the first active region and extending in the first direction. One side wall of the first shallow separation pattern is aligned with the one side wall of the deep separation pattern in the first direction and one side wall of the second shallow separation pattern is aligned with the other side wall of the deep separation pattern in the first direction .

상기 제1 활성 영역은 상기 제1 및 제2 얕은 분리 패턴들 사이에 제1 인접 영역을 가질 수 있다.The first active region may have a first contiguous region between the first and second shallow separation patterns.

상기 반도체 소자는, 상기 제1 활성 영역의 상부 및 상기 제1 영역의 상부에 제공되며 상기 제1 방향으로 연장되는 제2 얕은 분리 패턴을 더 포함하되, 상기 제1 활성 영역은 상기 제1 및 제2 얕은 분리 패턴들 사이에 제1 인접 영역을 갖고, 상기 제2 활성 영역의 상기 제1 영역은, 상기 제2 얕은 분리 패턴과 상기 깊은 분리 패턴 사이에 제2 인접 영역을 가질 수 있다.Wherein the semiconductor device further comprises a second shallow separation pattern provided on top of the first active area and on top of the first area and extending in the first direction, 2 having a first adjacent region between the shallow separation patterns and the first region of the second active region may have a second adjacent region between the second shallow separation pattern and the deep separation pattern.

적어도 하나의 상기 게이트 전극들은, 상기 제1 인접 영역과 상기 깊은 분리 패턴의 위를 가로지를 수 있다.At least one of the gate electrodes may traverse the first adjacent region and the deep isolation pattern.

상기 깊은 분리 패턴의 폭은 상기 제1 얕은 분리 패턴의 폭보다 더 크고, 상기 깊은 분리 패턴의 깊이는 상기 제1 얕은 분리 패턴의 깊이보다 더 깊을 수 있다.The width of the deep separation pattern may be greater than the width of the first shallow separation pattern and the depth of the deep separation pattern may be deeper than the depth of the first shallow separation pattern.

상기 제1 얇은 분리 패턴 및 상기 깊은 분리 패턴은 서로 인접하는 한 쌍의 표준 셀들 사이의 경계에 배치되어, 상기 한 쌍의 표준 셀들을 서로 분리할 수 있다.The first thin separation pattern and the deep separation pattern may be disposed at a boundary between a pair of standard cells adjacent to each other to separate the pair of standard cells from each other.

적어도 두 개의 상기 게이트 전극들은 상기 깊은 분리 패턴의 위를 가로지를 수 있다.At least two of the gate electrodes may cross over the deep isolation pattern.

본 발명의 다른 개념에 따른, 반도체 소자는, 서로 평행하게 제1 방향으로 연장되는 제1 활성 패턴 및 제2 활성 패턴을 갖는 기판; 상기 제1 및 제2 활성 패턴들을 가로지르며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극들; 및 서로 인접하는 표준 셀들 사이의 경계에 배치되어, 상기 표준 셀들을 서로 분리하는 분리 구조체를 포함할 수 있다. 상기 분리 구조체는: 상기 제1 활성 패턴의 상부에 제공된 제1 얕은 분리 패턴; 및 상기 제2 활성 패턴의 상부에 제공된 깊은 분리 패턴을 포함하고, 상기 제1 및 제2 활성 패턴들은 수직하게 돌출된 상기 기판의 부분들이고, 상기 제1 및 제2 활성 패턴들은 서로 다른 도전형을 가질 수 있다.According to another aspect of the present invention, a semiconductor device includes: a substrate having a first active pattern and a second active pattern extending in parallel to each other in a first direction; Gate electrodes extending in a second direction intersecting the first and second active patterns and intersecting the first direction; And an isolation structure disposed at a boundary between adjacent standard cells and separating the standard cells from each other. The isolation structure comprising: a first shallow isolation pattern provided on top of the first active pattern; And a deep isolation pattern provided on top of the second active pattern, wherein the first and second active patterns are portions of the substrate that protrude vertically, and wherein the first and second active patterns have different conductivity types Lt; / RTI >

어느 하나의 상기 게이트 전극은 상기 제1 얕은 분리 패턴과 상기 깊은 분리 패턴의 위를 동시에 가로지를 수 있다.Any one of the gate electrodes may simultaneously cross over the first shallow isolation pattern and the deep isolation pattern.

상기 분리 구조체는, 상기 제1 활성 패턴의 상부들에 제공된 제2 얕은 분리 패턴을 더 포함하고, 상기 제1 얕은 분리 패턴의 일 측벽은 상기 깊은 분리 패턴의 일 측벽과 상기 제2 방향으로 정렬되고, 상기 제2 얕은 분리 패턴의 일 측벽은 상기 깊은 분리 패턴의 다른 측벽과 상기 제2 방향으로 정렬될 수 있다.Wherein the isolation structure further comprises a second shallow isolation pattern provided on top of the first active pattern and one side wall of the first shallow isolation pattern is aligned with the one side wall of the deep isolation pattern in the second direction , One side wall of the second shallow separation pattern may be aligned with the other side wall of the deep separation pattern in the second direction.

상기 제1 및 제2 얕은 분리 패턴들 사이의 공간에 제1 인접 영역이 정의되고, 상기 제1 활성 패턴은 상기 제1 인접 영역을 가로지를 수 있다.A first adjacent region is defined in a space between the first and second shallow separation patterns, and the first active pattern may traverse the first adjacent region.

상기 분리 구조체는, 상기 제1 및 제2 활성 패턴들의 상부들에 제공된 제2 얕은 분리 패턴을 더 포함하고, 상기 제2 얕은 분리 패턴 및 상기 깊은 분리 패턴은 상기 제1 방향으로 서로 이격될 수 있다.The isolation structure further comprises a second shallow isolation pattern provided on top of the first and second active patterns and the second shallow isolation pattern and the deep isolation pattern may be spaced from each other in the first direction .

상기 제1 및 제2 얕은 분리 패턴들 사이의 공간에 제1 인접 영역이 정의되고, 상기 제2 얕은 분리 패턴과 상기 깊은 분리 패턴 사이의 공간에 제2 인접 영역이 정의되며, 상기 제1 활성 패턴은 상기 제1 인접 영역을 가로지르고, 상기 제2 활성 패턴은 상기 제2 인접 영역을 가로지를 수 있다.A first adjacent region is defined in a space between the first and second shallow separation patterns, a second adjacent region is defined in a space between the second shallow separation pattern and the deep separation pattern, May traverse the first adjacent region, and the second active pattern may traverse the second adjacent region.

본 발명에 따른 반도체 소자는, 표준 셀들간의 PMOS의 경계 및 NMOS의 경계에 얕은 분리 패턴 및/또는 깊은 분리 패턴을 적절히 배치하여, 소자의 전기적 특성을 향상시킬 수 있다.The semiconductor device according to the present invention can improve the electrical characteristics of the device by appropriately disposing a shallow separation pattern and / or a deep separation pattern at the boundary between PMOS and NMOS between standard cells.

도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 3은 표준 셀 레이아웃들이 배치된 것을 나타내는 평면도이다.
도 4는 본 발명의 실시예들에 따른 도 2의 레이아웃 설계 방법을 구체적으로 보여주는 순서도이다.
도 5a는 본 발명의 실시예들에 따라 재설계(redesign)된 표준 셀 레이아웃을 나타낸 평면도이다.
도 5b는 본 발명의 실시예들에 따라 재설계된 표준 셀 레이아웃이 배치된 것을 나타내는 평면도이다.
도 6a 내지 도 6d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로서, 각각 도 5b의 I-I'선, II-II'선, III-III'선 및 IV-IV'선에 대응하는 단면도들이다.
도 7a는 본 발명의 실시예들에 따라 재설계된 표준 셀 레이아웃을 나타낸 평면도이다.
도 7b는 본 발명의 실시예들에 따라 재설계된 표준 셀 레이아웃이 배치된 것을 나타내는 평면도이다.
도 8a 및 도 8b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로서, 각각 도 7b의 I-I'선 및 II-II'선에 대응하는 단면도들이다.
도 9a는 본 발명의 실시예들에 따라 재설계된 표준 셀 레이아웃을 나타낸 평면도이다.
도 9b는 본 발명의 실시예들에 따라 재설계된 표준 셀 레이아웃이 배치된 것을 나타내는 평면도이다.1 is a block diagram illustrating a computer system for performing semiconductor design according to embodiments of the present invention.
2 is a flowchart showing a method of designing and manufacturing a semiconductor device according to embodiments of the present invention.
3 is a plan view showing that standard cell layouts are arranged.
FIG. 4 is a flowchart illustrating a layout design method of FIG. 2 according to embodiments of the present invention.
5A is a plan view of a standard cell layout redesigned in accordance with embodiments of the present invention.
Figure 5B is a top plan view illustrating redesigned standard cell layouts in accordance with embodiments of the present invention.
6A to 6D are cross-sectional views illustrating a semiconductor device according to embodiments of the present invention, respectively, taken along lines I-I ', II-II', III-III 'and IV-IV' Respectively.
7A is a top plan view of a redesigned standard cell layout in accordance with embodiments of the present invention.
FIG. 7B is a top plan view illustrating redesigned standard cell layouts in accordance with embodiments of the present invention. FIG.
8A and 8B are cross-sectional views for explaining a semiconductor device according to embodiments of the present invention, and are cross-sectional views corresponding to lines I-I 'and II-II' of FIG. 7B, respectively.
9A is a top plan view of a redesigned standard cell layout in accordance with embodiments of the present invention.
FIG. 9B is a top plan view showing redesigned standard cell layouts in accordance with embodiments of the present invention. FIG.

본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. In order to fully understand the structure and effects of the present invention, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described below, but may be embodied in various forms and various modifications may be made. It will be apparent to those skilled in the art that the present invention may be embodied in many other specific forms without departing from the spirit or essential characteristics thereof.

본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.In this specification, when an element is referred to as being on another element, it may be directly formed on another element, or a third element may be interposed therebetween. Further, in the drawings, the thickness of the components is exaggerated for an effective description of the technical content. The same reference numerals denote the same elements throughout the specification.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다. Embodiments described herein will be described with reference to cross-sectional views and / or plan views that are ideal illustrations of the present invention. In the drawings, the thicknesses of the films and regions are exaggerated for an effective description of the technical content. Thus, the regions illustrated in the figures have schematic attributes, and the shapes of the regions illustrated in the figures are intended to illustrate specific types of regions of the elements and are not intended to limit the scope of the invention. Although the terms first, second, third, etc. in the various embodiments of the present disclosure are used to describe various components, these components should not be limited by these terms. These terms have only been used to distinguish one component from another. The embodiments described and exemplified herein also include their complementary embodiments.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. The terms "comprises" and / or "comprising" used in the specification do not exclude the presence or addition of one or more other elements.

도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다. 도 1을 참조하면, 컴퓨터 시스템은 CPU(10), 워킹 메모리(30), 입출력 장치(50), 및 저장 장치(70)를 포함할 수 있다. 여기서, 컴퓨터 시스템은 본 발명의 레이아웃 설계를 위한 전용 장치로 제공될 수 있다. 나아가, 상기 컴퓨터 시스템은 다양한 설계 및 검증 시뮬레이션 프로그램을 구비할 수 있다.1 is a block diagram illustrating a computer system for performing semiconductor design according to embodiments of the present invention. Referring to FIG. 1, a computer system may include a CPU 10, a working memory 30, an input / output device 50, and a storage device 70. Here, the computer system may be provided as a dedicated apparatus for the layout design of the present invention. Further, the computer system may include various design and verification simulation programs.

상기 CPU(10)는 컴퓨터 시스템에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행할 수 있다. 상기 CPU(10)는 상기 워킹 메모리(30)에 로드되는 운영 체제(OS, 미도시)를 실행할 수 있다. 상기 CPU(10)는 상기 운영 체제(OS) 기반에서 구동될 다양한 응용 프로그램들(Application Program)을 실행할 수 있다. 예를 들면, 상기 CPU(10)는 상기 워킹 메모리(30)에 로드된 레이아웃 디자인 툴(32)을 실행할 수 있다.The CPU 10 may execute software (application programs, operating systems, device drivers) to be executed in a computer system. The CPU 10 may execute an operating system (OS) (not shown) loaded in the working memory 30. The CPU 10 may execute various application programs to be operated on the OS (Operating System). For example, the CPU 10 can execute the layout design tool 32 loaded in the working memory 30.

상기 워킹 메모리(30)에는 상기 운영 체제(OS)나 상기 응용 프로그램들이 로드될 수 있다. 컴퓨터 시스템의 부팅시에 상기 저장 장치(70)에 저장된 OS 이미지(미도시됨)가 부팅 시퀀스에 의거하여 상기 워킹 메모리(30)로 로드될 수 있다. 상기 운영 체제(OS)에 의해서 컴퓨터 시스템의 제반 입출력 동작들이 지원될 수 있다. 마찬가지로, 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 상기 응용 프로그램들이 상기 워킹 메모리(30)에 로드될 수 있다. 특히, 본 발명의 레이아웃 설계를 위한 상기 레이아웃 디자인 툴(32)도 상기 저장 장치(70)로부터 상기 워킹 메모리(30)에 로드될 수 있다. The operating system (OS) or the application programs may be loaded into the working memory 30. An OS image (not shown) stored in the storage device 70 at the boot time of the computer system can be loaded into the working memory 30 based on the boot sequence. All the input / output operations of the computer system can be supported by the operating system (OS). Likewise, the application programs may be loaded into the working memory 30 for selection by the user or provision of basic services. In particular, the layout design tool 32 for the layout design of the present invention can also be loaded from the storage device 70 into the working memory 30.

상기 레이아웃 디자인 툴(32)은 특정 레이아웃 패턴들의 형태 및 위치를 디자인 룰에 의해서 정의된 것과 다르게 변경할 수 있는 바이어싱 기능을 구비할 수 있다. 그리고 상기 레이아웃 디자인 툴(32)은 변경된 바이어싱 데이터 조건에서 설계 규칙 검사(Design Rule Check: DRC)를 수행할 수 있다. 상기 워킹 메모리(30)는 SRAM(Static Random Access Memory)이나 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리이거나, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등의 비휘발성 메모리일 수 있다.The layout design tool 32 may have a biasing function that can change the shape and position of specific layout patterns to those defined by design rules. The layout design tool 32 may perform a Design Rule Check (DRC) under the changed biasing data condition. The working memory 30 may be a volatile memory such as a static random access memory (SRAM) or a dynamic random access memory (DRAM), or a nonvolatile memory such as a PRAM, an MRAM, a ReRAM, a FRAM, and a NOR flash memory.

나아가, 상기 워킹 메모리(30)는 설계된 레이아웃 데이터에 대해서 광근접 보정(Optical Proximity Correction: OPC)을 수행하는 시뮬레이션 툴(34)을 더 포함할 수 있다. Furthermore, the working memory 30 may further include a simulation tool 34 for performing Optical Proximity Correction (OPC) on the designed layout data.

상기 입출력 장치(50)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어한다. 예를 들면, 상기 입출력 장치(50)는 키보드나 모니터를 구비하여 설계자로부터 정보를 입력받을 수 있다. 상기 입출력 장치(50)를 사용하여 설계자는 조정된 동작 특성을 요구하는 반도체 영역이나 데이터 경로들에 대한 정보를 입력받을 수 있다. 그리고 상기 입출력 장치(50)를 통해서 상기 시뮬레이션 툴(34)의 처리 과정 및 처리 결과 등이 표시될 수 있다. The input / output device 50 controls user input and output from the user interface devices. For example, the input / output device 50 may include a keyboard or a monitor to receive information from a designer. By using the input / output device 50, a designer can receive information on a semiconductor region or data paths that require adjusted operating characteristics. The processing and processing results of the simulation tool 34 may be displayed through the input / output device 50.

상기 저장 장치(70)는 컴퓨터 시스템의 저장 매체(Storage Medium)로서 제공된다. 상기 저장 장치(70)는 응용 프로그램들(Application Program), 운영 체제 이미지 및 각종 데이터를 저장할 수 있다. 상기 저장 장치(70)는 메모리 카드(MMC, eMMC, SD, MicroSD 등)나 하드디스크 드라이브(HDD)로 제공될 수도 있다. 상기 저장 장치(70)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)를 포함할 수 있다. 또는, 상기 저장 장치(70)는 PRAM, MRAM, ReRAM, FRAM 등의 차세대 불휘발성 메모리나 NOR 플래시 메모리를 포함할 수 있다.The storage device 70 is provided as a storage medium of a computer system. The storage device 70 may store application programs, an operating system image, and various data. The storage device 70 may be provided as a memory card (MMC, eMMC, SD, MicroSD, etc.) or a hard disk drive (HDD). The storage device 70 may include a NAND-type flash memory having a large storage capacity. Alternatively, the storage device 70 may include a next generation non-volatile memory such as PRAM, MRAM, ReRAM, and FRAM, or a NOR flash memory.

시스템 인터커넥터(90)는 컴퓨터 시스템의 내부에서 네트워크를 제공하기 위한 시스템 버스(System Bus)일 수 있다. 상기 시스템 인터커넥터(90)를 통해서 상기 CPU(10), 상기 워킹 메모리(30), 상기 입출력 장치(50), 및 상기 저장 장치(70)가 전기적으로 연결되고 상호 데이터를 교환할 수 있다. 하지만, 상기 시스템 인터커넥터(90)의 구성은 상술한 설명에만 국한되지 않으며, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다. The system interconnect 90 may be a system bus for providing a network within a computer system. The CPU 10, the working memory 30, the input / output device 50, and the storage device 70 can be electrically connected to each other and exchange data with each other via the system interconnect 90. However, the configuration of the system interconnect 90 is not limited to the above description, and may further include arbitration means for efficient management.

도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.2 is a flowchart showing a method of designing and manufacturing a semiconductor device according to embodiments of the present invention.

도 2를 참조하면, 도 1을 참조하여 설명한 컴퓨터 시스템을 이용하여 반도체 집적회로의 상위 수준 설계(High Level Design)가 수행될 수 있다(S110). 상위 수준 설계란, 설계 대상 집적회로를 컴퓨터 언어의 상위 언어로 기술하는 것을 의미할 수 있다. 예를 들면, C언어와 같은 상위 언어를 사용할 수 있다. 상위 수준 설계에 의해서 설계된 회로들은 레지스터 전송 레벨(Register Transfer Level: RTL) 코딩이나 시뮬레이션에 의해서 보다 구체적으로 표현될 수 있다. 나아가, 상기 레지스터 전송 레벨 코딩에 의해서 생성된 코드는 넷리스트(Netlist)로 변환되어 전체 반도체 소자로 합성될 수 있다. 합성된 스키매틱 회로는 시뮬레이션 툴에 의해서 검증되고, 검증 결과에 따라 조정 과정이 동반될 수 있다.Referring to FIG. 2, a high level design of a semiconductor integrated circuit can be performed using the computer system described with reference to FIG. 1 (S110). Higher-level design can refer to describing the integrated circuit being designed as a higher-level language of the computer language. For example, you can use an upper language like C language. Circuits designed by higher level design can be more specifically expressed by register transfer level (RTL) coding or simulation. Further, the code generated by the register transfer level coding may be converted into a netlist and synthesized into an entire semiconductor device. The synthesized schematic circuit is verified by the simulation tool and the adjustment process can be accompanied by the verification result.

논리적으로 완성된 반도체 접적회로를 실리콘 기판 위에 구현하기 위한 레이아웃 설계가 수행될 수 있다(S120). 예를 들면, 상위 수준 설계에서 합성된 스키매틱 회로 또는 그에 대응하는 넷리스트를 참조하여 레이아웃 설계가 수행될 수 있다. 레이아웃 설계는 규정된 디자인 룰에 따라 셀 라이브러리(Cell Library)에서 제공되는 다양한 표준 셀들을 배치(Place)하고 연결하는 라우팅(Routing) 절차를 포함할 수 있다. 본 발명의 실시예들과 관련된 레이아웃 설계에 있어서, 적어도 하나의 상기 표준 셀들의 경계에, 이의 전기적 특성에 적합한 확산 방지 패턴을 도입할 수 있다. 이와 같이 재설계된 표준 셀을 상기 셀 라이브러리 내에 제공할 수 있다. A layout design for implementing a logic completed semiconductor contact circuit on a silicon substrate may be performed (S120). For example, a layout design can be performed by referring to a schematic circuit synthesized in a high-level design or a corresponding netlist. The layout design may include a routing procedure for placing and connecting various standard cells provided in a cell library according to prescribed design rules. In a layout design associated with embodiments of the present invention, a diffusion prevention pattern suitable for its electrical characteristics may be introduced at the boundary of at least one of the standard cells. This redesigned standard cell can be provided in the cell library.

레이아웃 설계를 위한 셀 라이브러리에는 표준 셀의 동작, 속도 그리고 소모 전력등에 대한 정보도 포함될 수 있다. 특정 게이트 레벨의 회로를 레이아웃으로 표현하기 위한 셀 라이브러리가 대부분의 레이아웃 설계 툴에 정의되어 있다. 레이아웃은 실제로 실리콘 기판 상에 형성될 트랜지스터 및 금속 배선들을 구성하기 위한 패턴의 형태나 사이즈를 정의하는 절차일 수 있다. 예를 들면, 인버터 회로를 실제로 실리콘 기판 상에 형성시키기 위하여, PMOS, NMOS, N-WELL, 게이트 전극, 및 이들 상에 배치될 금속 배선들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다. 이를 위하여 우선 셀 라이브러리에 이미 정의된 인버터들 중에서 적합한 것을 검색하여 선택할 수 있다. 더불어, 선택 및 배치된 표준 셀들에 대한 라우팅이 수행될 수 있다. 이러한 일련의 과정들은 대부분 상기 레이아웃 설계 툴에 의해서 자동적으로 또는 수동적으로 수행될 수 있다. 나아가, 표준 셀들의 배치 및 라우팅은 별도의 Place & Routing 툴을 이용하여 자동적으로 수행될 수도 있다.The cell library for layout design can also include information on the operation, speed, and power consumption of the standard cell. A cell library for expressing a circuit of a specific gate level in layout is defined in most layout design tools. The layout may be a procedure that actually defines the shape and size of the pattern to form the transistors and metal lines to be formed on the silicon substrate. For example, in order to actually form an inverter circuit on a silicon substrate, layout patterns such as PMOS, NMOS, N-WELL, gate electrodes, and metal wirings to be disposed thereon can be appropriately arranged. For this purpose, it is possible to search for and select an appropriate one of the inverters already defined in the cell library. In addition, routing for selected and deployed standard cells may be performed. Most of this series of processes can be performed automatically or manually by the layout design tool. Furthermore, the placement and routing of standard cells may be performed automatically using a separate Place & Routing tool.

라우팅 이후에는 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증하는 항목으로는, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electronical Rule Check), 및 레이아웃이 게이트 수준 네트리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등을 포함할 수 있다.After routing, verification of the layout can be performed to determine whether there are any contradictory parts of the design rule. The items to be verified include DRC (Design Rule Check) for verifying that the layout is correct according to the design rules, ERC (Electronical Rule Check) for verifying that the layout has been properly electrically disconnected, and whether the layout matches the gate- LVS (Layout vs Schematic) to confirm the image.

광근접 보정(Optical Proximity Correction: OPC) 절차가 수행될 수 있다(S130). 포토리소그래피 공정을 이용하여, 레이아웃 설계를 통해서 얻어진 레이아웃 패턴들을 실리콘 기판 상에 구현할 수 있다. 이때, 광근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다. 즉, 광근접 보정을 통하여, 레이아웃된 패턴을 이용한 노광시에 빛의 특성 때문에 발생하는 굴절이나 공정 효과 등의 왜곡 현상을 보정할 수 있다. 광근접 보정을 수행하면서, 설계된 레이아웃 패턴들의 형태 및 위치가 미소하게 변경될 수 있다.An Optical Proximity Correction (OPC) procedure may be performed (S130). By using a photolithography process, layout patterns obtained through layout design can be implemented on a silicon substrate. At this time, the optical proximity correction may be a technique for correcting a distortion phenomenon that may occur in the photolithography process. That is, through optical proximity correction, a distortion phenomenon such as a refraction or a process effect caused by the characteristics of light at the time of exposure using the laid-out pattern can be corrected. While performing optical proximity correction, the shape and position of the designed layout patterns can be changed slightly.

광근접 보정에 의해 변경된 레이아웃에 기초하여 포토마스크(Photomask)가 제작될 수 있다(S140). 일반적으로 포토마스크는 유리 기판 위에 도포된 크롬 박막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.A photomask can be fabricated based on the layout changed by the optical proximity correction (S140). Generally, a photomask can be manufactured in a manner that describes the layout patterns using a chromium thin film coated on a glass substrate.

생성된 포토마스크를 이용하여 반도체 소자가 제조될 수 있다(S150). 포토마스크를 사용한 반도체 소자의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 설계시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다.The semiconductor device can be manufactured using the generated photomask (S150). In the manufacturing process of a semiconductor device using a photomask, various types of exposure and etching processes can be repeated. Through these processes, the shapes of the patterns configured in the layout design on the silicon substrate can be sequentially formed.

도 3은 표준 셀 레이아웃들이 배치된 것을 나타내는 평면도이다.3 is a plan view showing that standard cell layouts are arranged.

도 3을 참조하면, 레이아웃 디자인 툴을 이용하여 표준 셀 레이아웃들이 나란히 배치될 수 있다. 일 예로, 상기 표준 셀 레이아웃들은 제1 내지 제3 표준 셀 레이아웃들(STD1, STD2, STD3)을 포함할 수 있다. 상기 제1 내지 제3 표준 셀 레이아웃들(STD1, STD2, STD3)은 제2 방향(D2)으로 배열될 수 있다. 각각의 상기 제1 내지 제3 표준 셀 레이아웃들(STD1, STD2, STD3)은, 로직 트랜지스터들을 포함하는 로직 레이아웃, 및 이의 상에 배치된 배선 레이아웃을 포함할 수 있다. Referring to FIG. 3, standard cell layouts may be arranged side by side using a layout design tool. For example, the standard cell layouts may include first through third standard cell layouts STD1, STD2, and STD3. The first through third standard cell layouts STD1, STD2, and STD3 may be arranged in a second direction D2. Each of the first to third standard cell layouts STD1, STD2, STD3 may include a logic layout including logic transistors, and a wiring layout disposed thereon.

상기 로직 레이아웃은 활성 영역들을 정의하는 레이아웃 패턴들을 포함할 수 있다. 상기 활성 영역들은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제2 방향(D2)과 교차하는 제1 방향(D1)으로 서로 이격될 수 있다.The logic layout may include layout patterns that define active regions. The active regions may include a PMOSFET region PR and an NMOSFET region NR. The PMOSFET region PR and the NMOSFET region NR may be spaced apart from each other in a first direction D1 that intersects the second direction D2.

상기 PMOSFET 영역(PR) 상에, 상기 제2 방향(D2)으로 연장되는 복수개의 제1 활성 패턴들(FN1)이 배치될 수 있다. 상기 제1 활성 패턴들(FN1)은 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 NMOSFET 영역(NR) 상에, 상기 제2 방향(D2)으로 연장되는 복수개의 제2 활성 패턴들(FN2)이 배치될 수 있다. 상기 제2 활성 패턴들(FN2)은 상기 제1 방향(D1)으로 서로 이격될 수 있다.A plurality of first active patterns FN1 extending in the second direction D2 may be disposed on the PMOSFET region PR. The first active patterns FN1 may be spaced apart from each other in the first direction D1. A plurality of second active patterns FN2 extending in the second direction D2 may be disposed on the NMOSFET region NR. The second active patterns FN2 may be spaced apart from each other in the first direction D1.

상기 로직 레이아웃은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)을 가로지르며 상기 제1 방향(D1)으로 연장되는 게이트 패턴들(GP)을 포함할 수 있다. 상기 게이트 패턴들(GP)은 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 PMOSFET 영역(PR), 상기 NMOSFET 영역(NR) 및 상기 게이트 패턴들(GP)은 반도체 기판 상에 형성되는 로직 트랜지스터들을 구성할 수 있다.The logic layout may include gate patterns GP extending across the PMOSFET region PR and the NMOSFET region NR and extending in the first direction D1. The gate patterns GP may be spaced apart from each other in the second direction D2. The PMOSFET region PR, the NMOSFET region NR, and the gate patterns GP may constitute logic transistors formed on a semiconductor substrate.

나아가, 상기 로직 레이아웃은 각각의 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)과 연결되는 활성 콘택 패턴들(CA), 및 상기 게이트 패턴들(GP)과 연결되는 게이트 콘택 패턴들(CB)을 포함할 수 있다.The logic layout further includes active contact patterns CA connected to each of the PMOSFET region PR and the NMOSFET region NR and gate contact patterns CB connected to the gate patterns GP. . ≪ / RTI >

상기 배선 레이아웃은, 제1 및 제2 전원 패턴들(PL1, PL2), 및 제1 및 제2 배선 패턴들(M1, M2)을 포함할 수 있다. 상기 제1 및 제2 전원 패턴들(PL1, PL2)은 상기 제2 방향(D2)으로 연장되는 라인 형태일 수 있다. 상기 제1 및 제2 전원 패턴들(PL1, PL2)은 제2 비아 패턴들(V2)을 통해 상기 활성 콘택 패턴들(CA) 중 일부들과 연결될 수 있다. 상기 제1 배선 패턴들(M1)은 제1 비아 패턴들(V1)을 통해 상기 게이트 콘택 패턴들(CB)과 각각 연결될 수 있다. 상기 제2 배선 패턴들(M2)은 상기 제2 비아 패턴들(V2)을 통해 상기 활성 콘택 패턴들(CA) 중 일부들과 연결될 수 있다.The wiring layout may include first and second power source patterns PL1 and PL2, and first and second wiring patterns M1 and M2. The first and second power source patterns PL1 and PL2 may be in the form of a line extending in the second direction D2. The first and second power supply patterns PL1 and PL2 may be connected to some of the active contact patterns CA through the second via patterns V2. The first wiring patterns M1 may be connected to the gate contact patterns CB through the first via patterns V1. The second wiring patterns M2 may be connected to some of the active contact patterns CA through the second via patterns V2.

각각의 상기 제1 내지 제3 표준 셀 레이아웃들(STD1, STD2, STD3)의 경계에는 단일 확산 방지 패턴(DB1)이 배치될 수 있다. 상기 단일 확산 방지 패턴(DB1)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)을 가로지르며 상기 제1 방향(D1)으로 연장될 수 있다. 상기 단일 확산 방지 패턴들(DB1)은 상기 게이트 패턴들(GP) 중 일부들과 중첩되도록 배치될 수 있다.A single diffusion prevention pattern DB1 may be disposed at the boundary between each of the first to third standard cell layouts STD1, STD2, and STD3. The single diffusion prevention pattern DB1 may extend in the first direction D1 across the PMOSFET region PR and the NMOSFET region NR. The single diffusion prevention patterns DB1 may be disposed so as to overlap with a part of the gate patterns GP.

상기 단일 확산 방지 패턴들(DB1)은 상기 제1 내지 제3 표준 셀 레이아웃들(STD1, STD2, STD3)의 활성 영역들간의 캐리어들의 이동 및 확산을 방지하여, 이들을 서로 전기적으로 분리시킬 수 있다. 일 예로, 제1 및 제2 표준 셀 레이아웃들(STD1, STD2) 사이의 상기 단일 확산 방지 패턴(DB1)은, 상기 제1 표준 셀 레이아웃(STD1)의 상기 PMOSFET 영역(PR)과 상기 제2 표준 셀 레이아웃(STD2)의 상기 PMOSFET 영역(PR)을 서로 전기적으로 분리시킬 수 있다. 또한, 상기 단일 확산 방지 패턴(DB1)은 상기 제1 표준 셀 레이아웃(STD1)의 상기 NMOSFET 영역(NR)과 상기 제2 표준 셀 레이아웃(STD2)의 상기 NMOSFET 영역(NR)을 서로 전기적으로 분리시킬 수 있다.The single diffusion prevention patterns DB1 prevent movement and diffusion of carriers between the active regions of the first to third standard cell layouts STD1, STD2 and STD3 and electrically isolate them from each other. For example, the single diffusion prevention pattern DB1 between the first and second standard cell layouts STD1 and STD2 may correspond to the PMOSFET region PR of the first standard cell layout STD1 and the second standard The PMOSFET regions PR of the cell layout STD2 can be electrically isolated from each other. The single diffusion prevention pattern DB1 may be formed by electrically isolating the NMOSFET region NR of the first standard cell layout STD1 from the NMOSFET region NR of the second standard cell layout STD2 .

한편, 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR)은, 셀들의 경계에 배치되는 확산 방지 패턴의 종류에 따라, 이들의 전기적 특성에 서로 다른 영향을 받을 수 있다. 따라서, 도 3에 나타난 바와 같이 일률적으로 단일 확산 방지 패턴들(DB1)을 사용하기 보다는, 설계하는 반도체 소자에 따라 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR)에 각각 적합한 확산 방지 패턴을 사용할 수 있다. 이로써, 반도체 소자의 성능을 향상시킬 수 있다.On the other hand, the PMOSFET region PR and the NMOSFET region NR may be influenced differently depending on the type of the diffusion prevention pattern disposed at the cell boundary. 3, diffusion prevention patterns suitable for the PMOSFET region PR and the NMOSFET region NR may be used depending on the semiconductor device to be designed, rather than using the single diffusion prevention patterns DB1 uniformly as shown in FIG. . As a result, the performance of the semiconductor device can be improved.

도 4는 본 발명의 실시예들에 따른 도 2의 레이아웃 설계 방법을 구체적으로 보여주는 순서도이다. 도 5a는 본 발명의 실시예들에 따라 재설계(redesign)된 표준 셀 레이아웃을 나타낸 평면도이다. 도 5b는 본 발명의 실시예들에 따라 재설계된 표준 셀 레이아웃이 배치된 것을 나타내는 평면도이다.FIG. 4 is a flowchart illustrating a layout design method of FIG. 2 according to embodiments of the present invention. 5A is a plan view of a standard cell layout redesigned in accordance with embodiments of the present invention. Figure 5B is a top plan view illustrating redesigned standard cell layouts in accordance with embodiments of the present invention.

도 4를 참조하면, 앞서 도 3에 나타난 제2 표준 셀 레이아웃(STD2)에 대해 셀 경계 특성을 테스트할 수 있다. 앞서 도 3을 참조하여 설명한 바와 같이, 셀 경계의 PMOSFET 영역(PR)과 NMOSFET 영역(NR)상에 배치되는 확산 방지 패턴의 종류에 따라 PMOS의 전기적 특성과 NMOS의 전기적 특성이 서로 다르게 영향을 받을 수 있다.Referring to FIG. 4, cell boundary characteristics may be tested for the second standard cell layout STD2 shown in FIG. As described above with reference to FIG. 3, depending on the types of diffusion prevention patterns disposed on the PMOSFET region PR and the NMOSFET region NR at the cell boundary, the electrical characteristics of the PMOS and the NMOS may be differently affected .

구체적으로, 반도체 소자의 제조 공정(도 1의 S150)을 통해, 상기 확산 방지 패턴은 기판의 활성 영역의 상부에 제공된 절연막으로 구현될 수 있다. 이때, 상기 절연막의 폭과 깊이에 따라, 상기 절연막과 인접하는 셀의 PMOS 또는 NMOS는 서로 다른 영향을 받을 수 있다. 상기 확산 방지 패턴은, 폭이 좁고 얕은 절연막을 정의하는 단일 확산 방지 패턴(DB1), 및 폭이 넓고 깊은 절연막을 정의하는 이중 확산 방지 패턴(DB2)을 포함할 수 있다.Specifically, through the manufacturing process of the semiconductor device (S150 in FIG. 1), the diffusion prevention pattern can be realized as an insulating film provided on the active region of the substrate. At this time, depending on the width and depth of the insulating film, the PMOS or the NMOS of the cell adjacent to the insulating film may be affected differently. The diffusion prevention pattern may include a single diffusion prevention pattern DB1 defining a narrow and shallow insulating film and a double diffusion prevention pattern DB2 defining a wide and deep insulating film.

상기 제2 표준 셀 레이아웃(STD2)의 경계의 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR) 상에, 상기 단일 확산 방지 패턴(DB1) 또는 상기 이중 확산 방지 패턴(DB2)을 배치해가며 PMOS와 NMOS의 전기적 특성을 테스트해볼 수 있다. 일 예로, 상기 테스트 결과를 아래 표 1과 같이 얻을 수 있다.The single diffusion prevention pattern DB1 or the double diffusion prevention pattern DB2 is arranged on the PMOSFET region PR and the NMOSFET region NR at the boundary of the second standard cell layout STD2, And the electrical characteristics of the NMOS can be tested. For example, the test results can be obtained as shown in Table 1 below.

TRTR CMOSCMOS NMOSNMOS PMOSPMOS SpeedSpeed AreaArea 실험예 1Experimental Example 1 단일 확산 방지Single diffusion prevention 단일 확산 방지Single diffusion prevention 보통usually 우수Great 실험예 2Experimental Example 2 이중 확산 방지Prevent double diffusion 이중 확산 방지Prevent double diffusion 보통usually 나쁨Poor 실험예 3Experimental Example 3 단일 확산 방지Single diffusion prevention 이중 확산 방지Prevent double diffusion 나쁨Poor 보통usually 실험예 4Experimental Example 4 이중 확산 방지Prevent double diffusion 단일 확산 방지Single diffusion prevention 우수Great 보통usually

표 1의 Area의 경우, 표준 셀의 넓이를 의미하는 것이다. 따라서, 단일 확산 방지만을 적용하였을 경우 셀의 크기는 가장 작을 수 있고(실험예 1, 도 2 참조), 이중 확산 방지만을 적용하였을 경우 셀의 크기는 가장 커질 수 있다(실험예 2).In the area of Table 1, it means the standard cell width. Therefore, when only the single diffusion prevention is applied, the cell size can be smallest (Experimental Example 1, Fig. 2), and when the double diffusion prevention is applied only, the cell size can be maximized (Experimental Example 2).

표 1을 참조하면, 상기 NMOSFET 영역(NR) 상에 이중 확산 방지 패턴(DB2)을 배치하고, 상기 PMOSFET 영역(PR) 상에 단일 확산 방지 패턴(DB1)을 배치하는 경우(실험예 4), PMOS와 NMOS의 소자 특성(speed)이 다른 경우보다 월등히 향상됨을 확인할 수 있다. 나아가, 셀의 크기(Area) 역시 실험예 2에 비해 과도하게 크지 않음을 확인할 수 있다.Referring to Table 1, when a double diffusion prevention pattern DB2 is disposed on the NMOSFET region NR and a single diffusion prevention pattern DB1 is disposed on the PMOSFET region PR (Experimental Example 4) It can be seen that the device characteristics (speed) of the PMOS and the NMOS are significantly improved as compared with the case of the other. Further, it can be confirmed that the cell area (Area) is not excessively large as compared with Experimental Example 2.

도 4 및 도 5a를 참조하면, 상기 테스트 결과에 따라 상기 제2 표준 셀 레이아웃(STD2)을 재설계할 수 있다(S122). 재설계된 상기 제2 표준 셀 레이아웃(STD2)은 셀 라이브러리에 추가적으로 저장될 수 있다.Referring to FIGS. 4 and 5A, the second standard cell layout STD2 may be redesigned according to the test result (S122). The redesigned second standard cell layout STD2 may additionally be stored in the cell library.

상기 표 1에서 실험예 4의 결과가 우수하였으므로, 상기 PMOSFET 영역(PR)의 경계에는 상기 단일 확산 방지 패턴(DB1)이 배치될 수 있고, 상기 NMOSFET 영역(NR)의 경계에는 상기 이중 확산 방지 패턴(DB2)이 배치될 수 있다.Diffusion prevention pattern DB1 may be disposed at the boundary of the PMOSFET region PR and the diffusion prevention pattern DB1 may be formed at the boundary of the NMOSFET region NR, (DB2) may be deployed.

상기 이중 확산 방지 패턴(DB2)은 상기 단일 확산 방지 패턴(DB1)보다 더 큰 폭을 가질 수 있다. 따라서, 상기 단일 확산 방지 패턴(DB1)은 한 쌍으로 제공될 수 있으며, 상기 한 쌍의 단일 확산 방지 패턴들(DB1)은 제1 단일 확산 방지 패턴(DB1a) 및 제2 단일 확산 방지 패턴(DB1b)을 포함할 수 있다. 상기 제1 및 제2 단일 확산 방지 패턴들(DB1a, DB1b)은 상기 이중 확산 방지 패턴(DB2)과 제1 방향(D1)으로 나란히 정렬될 수 있다. 구체적으로, 상기 이중 확산 방지 패턴(DB2)의 일 측벽은 상기 제1 단일 확산 방지 패턴(DB1a)의 일 측벽과 상기 제1 방향(D1)으로 정렬될 수 있고, 상기 이중 확산 방지 패턴(DB2)의 반대 측벽은 상기 제2 단일 확산 방지 패턴(DB1b)의 일 측벽과 상기 제1 방향(D1)으로 정렬될 수 있다.The double diffusion prevention pattern DB2 may have a width larger than the single diffusion prevention pattern DB1. Therefore, the single diffusion prevention patterns DB1 may be provided as a pair, and the pair of single diffusion prevention patterns DB1 may be formed by the first single diffusion prevention pattern DB1a and the second single diffusion prevention pattern DB1b ). The first and second single diffusion prevention patterns DB1a and DB1b may be aligned with the double diffusion prevention pattern DB2 in the first direction D1. Specifically, the one side wall of the double diffusion prevention pattern DB2 may be aligned with the one side wall of the first single diffusion prevention pattern DB1a in the first direction D1, May be aligned with the one side wall of the second single diffusion prevention pattern DB1b in the first direction D1.

상기 제1 및 제2 단일 확산 방지 패턴들(DB1a, DB1b) 사이의 상기 PMOSFET 영역(PR)에 제1 인접 영역(local area, LL1)이 정의될 수 있다. 제1 활성 패턴들(FN1)이 상기 제1 인접 영역(LL1)을 가로지를 수 있다.A first local area LL1 may be defined in the PMOSFET region PR between the first and second single diffusion prevention patterns DB1a and DB1b. The first active patterns FN1 may cross the first adjacent region LL1.

도 4 및 도 5b를 참조하면, 레이아웃 디자인 툴을 이용하여 제1 내지 제3 표준 셀 레이아웃들(STD1, STD2, STD3)이 상기 제2 방향(D2)으로 나란히 배치될 수 있다(S123). 도 3에서 설명한 것과 달리, 상기 제1 및 제2 표준 셀 레이아웃들(STD1, STD2) 사이에 상기 이중 확산 방지 패턴(DB2) 및 상기 제1 및 제2 단일 확산 방지 패턴들(DB1a, DB1b)이 배치될 수 있다. 또한, 상기 제2 및 제3 표준 셀 레이아웃들(STD2, STD3) 사이에 상기 이중 확산 방지 패턴(DB2) 및 상기 제1 및 제2 단일 확산 방지 패턴들(DB1a, DB1b)이 배치될 수 있다.Referring to FIGS. 4 and 5B, the first through third standard cell layouts STD1, STD2, and STD3 may be arranged in the second direction D2 side by side using a layout design tool (S123). The double diffusion prevention pattern DB2 and the first and second single diffusion prevention patterns DB1a and DB1b are formed between the first and second standard cell layouts STD1 and STD2, . The double diffusion prevention pattern DB2 and the first and second single diffusion prevention patterns DB1a and DB1b may be disposed between the second and third standard cell layouts STD2 and STD3.

상기 제2 표준 셀 레이아웃(STD2)은 배치된 셀들 중 고속의 동작이 필요한 셀일 수 있다. 이때, 상기 제2 표준 셀 레이아웃(STD2)의 경계에 PMOS 및 NMOS 특성에 적합한 확산 방지 패턴들이 각각 배치됨으로써, 전체적인 소자의 속도가 향상될 수 있다.The second standard cell layout STD2 may be a cell requiring high-speed operation among the arranged cells. At this time, the diffusion prevention patterns suitable for PMOS and NMOS characteristics are disposed at the boundary of the second standard cell layout STD2, thereby improving the overall device speed.

이후, 배치된 상기 제1 내지 제3 표준 셀 레이아웃들(STD1, STD2, STD3) 상에 상위 배선들과의 라우팅이 수행될 수 있다(S124). 도시되진 않았지만, 상기 제1 내지 제3 표준 셀 레이아웃들(STD1, STD2, STD3) 상에 추가적인 배선층들과 비아들이 순차적으로 적층되어 구성될 수 있다. 이러한 라우팅 절차를 통해 표준 셀들을 설계에 맞게 서로 연결시킬 수 있다. 상기 라우팅 절차는 레이아웃 디자인 툴을 이용하여, 표준 셀들의 연결 관계를 고려해 자동적으로 수행될 수 있다.Thereafter, routing with the upper wirings may be performed on the first to third standard cell layouts STD1, STD2, and STD3 (S124). Although not shown, additional wiring layers and vias may be sequentially stacked on the first to third standard cell layouts STD1, STD2, and STD3. Through these routing procedures, standard cells can be interconnected to fit the design. The routing procedure may be automatically performed in consideration of the connection relationship of the standard cells using the layout design tool.

본 실시예에서 예시한 것과 달리, 소자의 종류에 따라 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR)에 적합한 확산 방지 패턴의 종류가 변경될 수 있다. 즉, 소자의 종류에 따라 앞서 표 1에 나타난 실험예 1, 실험예 2 또는 실험예 3의 결과가 실험예 4의 결과보다 우수할 수 있다. 결론적으로, 소자의 종류 별로 셀 경계 특성을 테스트하여, 본 실시예에서 예시한 것과는 다르게 상기 단일 확산 방지 패턴(DB1) 및/또는 상기 이중 확산 방지 패턴(DB2)이 배치될 수 있다.The type of the diffusion prevention pattern suitable for the PMOSFET region PR and the NMOSFET region NR may be changed according to the type of the device. That is, the results of Experimental Example 1, Experimental Example 2 or Experimental Example 3 shown in Table 1 may be superior to Experimental Example 4, depending on the type of device. As a result, the single diffusion prevention pattern DB1 and / or the double diffusion prevention pattern DB2 may be arranged differently from those exemplified in this embodiment by testing the cell boundary characteristics for each type of device.

도 6a 내지 도 6d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로서, 각각 도 5b의 I-I'선, II-II'선, III-III'선 및 IV-IV'선에 대응하는 단면도들이다. 구체적으로, 도 6a 내지 도 6d는 앞서 도 5b를 참조하여 설명한 표준 셀 레이아웃들을 통해 구현된 반도체 소자의 일 예를 나타낸 것이다. 6A to 6D are cross-sectional views illustrating a semiconductor device according to embodiments of the present invention, respectively, taken along lines I-I ', II-II', III-III 'and IV-IV' Respectively. 6A to 6D show an example of a semiconductor device implemented through standard cell layouts described above with reference to FIG. 5B.

도 6a 내지 도 6d에 있어서, 앞서 본 발명의 실시예들에 따른 표준 셀 레이아웃들에 대응하는 구성들에 대하여는 동일한 참조번호가 제공될 수 있다. 그러나, 반도체 소자의 구성들은 앞서 설명한 포토리소그래피 공정을 통하여 반도체 기판 상에 구현된 것으로, 앞서 설명한 표준 셀 레이아웃의 구성 패턴들과 완전히 동일한 것이 아닐 수 있다. 일 예로, 상기 반도체 소자는 시스템 온 칩일 수 있다.6A to 6D, the same reference numerals can be given to configurations corresponding to the standard cell layouts according to the embodiments of the present invention described above. However, the structure of the semiconductor device is implemented on the semiconductor substrate through the photolithography process described above, and may not be exactly the same as the configuration patterns of the standard cell layout described above. In one example, the semiconductor device may be a system-on-chip.

도 5b 및 도 6a 내지 도 6d를 참조하면, 기판(100) 상에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 제2 소자 분리막들(ST2)이 제공될 수 있다. 상기 제2 소자 분리막들(ST2)은 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다.Referring to FIGS. 5B and 6A to 6D, second isolation films ST2 may be provided on the substrate 100 to define a PMOSFET region PR and an NMOSFET region NR. The second isolation films ST2 may be formed on the substrate 100. [ For example, the substrate 100 may be a silicon substrate, a germanium substrate, or an SOI (Silicon On Insulator) substrate.

상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제2 소자 분리막들(ST2)을 사이에 두고 상기 기판(100)의 상면에 평행한 제1 방향(D1)으로 이격될 수 있다. 일 예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 각각 하나의 영역으로 도시되어 있으나, 이와 달리, 상기 제2 소자 분리막들(ST2)에 의하여 분리된 복수의 영역들을 포함할 수 있다.The PMOSFET region PR and the NMOSFET region NR may be spaced apart in a first direction D1 parallel to the upper surface of the substrate 100 with the second device isolation films ST2 therebetween. For example, the PMOSFET region PR and the NMOSFET region NR are shown as one region, but they may include a plurality of regions separated by the second isolation layers ST2 .

상기 PMOSFET 영역(PR) 상에 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 복수의 제1 활성 패턴들(FN1)이 제공될 수 있고, 상기 NMOSFET 영역(NR) 상에 상기 제2 방향(D2)으로 연장되는 복수의 제2 활성 패턴들(FN2)이 제공될 수 있다. 상기 제1 및 제2 활성 패턴들(FN1, FN2)은 상기 기판(100)의 일부로써, 상기 기판(100)에서 돌출된 부분들일 수 있다. 상기 제1 및 제2 활성 패턴들(FN1, FN2)은 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 제1 및 제2 활성 패턴들(FN1, FN2)의 각각의 양 측에 상기 제2 방향(D2)으로 연장되는 제1 소자 분리막들(ST1)이 배치될 수 있다. 일 예로, 상기 제1 및 제2 활성 패턴들(FN1, FN2)의 상부들에 복수의 핀 부분들이 각각 제공될 수 있다. 상기 핀 부분들은, 상기 제1 소자 분리막들(ST1) 사이로 돌출된 핀(fin) 형상을 가질 수 있다.A plurality of first active patterns FN1 extending in a second direction D2 intersecting the first direction D1 may be provided on the PMOSFET region PR, A plurality of second active patterns FN2 extending in the second direction D2 may be provided. The first and second active patterns FN1 and FN2 may be portions protruding from the substrate 100 as a part of the substrate 100. [ The first and second active patterns FN1 and FN2 may be arranged along the first direction D1. First element isolation layers ST1 extending in the second direction D2 may be disposed on both sides of the first and second active patterns FN1 and FN2. As an example, a plurality of pin portions may be provided at upper portions of the first and second active patterns FN1 and FN2, respectively. The fin portions may have a fin shape protruding between the first element isolation films ST1.

상기 제2 소자 분리막들(ST2)과 상기 제1 소자 분리막들(ST1)은 실질적으로 연결된 하나의 절연막일 수 있다. 상기 제2 소자 분리막들(ST2)의 두께는 상기 제1 소자 분리막들(ST1)의 두께보다 두꺼울 수 있다. 이 경우, 상기 제1 소자 분리막들(ST1)은 상기 제2 소자 분리막들(ST2)과 별도의 공정에 의하여 형성될 수 있다. 상기 제1 및 제2 소자 분리막들(ST1, ST2)은 상기 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 제1 및 제2 소자 분리막들(ST1, ST2)은 실리콘 산화막을 포함할 수 있다.The second device isolation films ST2 and the first device isolation films ST1 may be an insulating film substantially connected to each other. The thickness of the second isolation layers ST2 may be greater than the thickness of the first isolation layers ST1. In this case, the first isolation layers ST1 may be formed by a separate process from the second isolation layers ST2. The first and second isolation films ST1 and ST2 may be formed on the substrate 100. [ For example, the first and second isolation layers ST1 and ST2 may include a silicon oxide layer.

상기 제1 및 제2 활성 패턴들(FN1, FN2) 상에, 상기 제1 및 제2 활성 패턴들(FN1, FN2)과 교차하여 상기 제1 방향(D1)으로 연장되는 게이트 전극들(GP)이 제공될 수 있다. 상기 게이트 전극들(GP)은 상기 제2 방향(D2)으로 서로 이격될 수 있다. 각각의 상기 게이트 전극들(GP)은 상기 제1 방향(D1)으로 연장되어 상기 PMOSFET 영역(PR), 상기 제2 소자 분리막들(ST2) 및 상기 NMOSFET 영역(NR)을 가로지를 수 있다. Gate electrodes GP extending in the first direction D1 intersect the first and second active patterns FN1 and FN2 on the first and second active patterns FN1 and FN2, Can be provided. The gate electrodes GP may be spaced apart from each other in the second direction D2. Each of the gate electrodes GP may extend in the first direction D1 and may traverse the PMOSFET region PR, the second isolation films ST2, and the NMOSFET region NR.

각각의 상기 게이트 전극들(GP)의 아래에 게이트 절연 패턴(GI)이 제공될 수 있고, 각각의 상기 게이트 전극들(GP)의 양 측에 게이트 스페이서들(GS)이 제공될 수 있다. 나아가, 각각의 상기 게이트 전극들(GP)의 상면을 덮는 캐핑 패턴(CP)이 제공될 수 있다. 다만, 일 예로, 게이트 콘택(CB)이 연결되는 상기 게이트 전극(GP)의 일부분 상에는 상기 캐핑 패턴(CP)이 제거되어 있을 수 있다. 상기 게이트 전극들(GP)을 덮는 제1 내지 제3 층간 절연막들(110-130)이 제공될 수 있다.A gate insulating pattern GI may be provided under each of the gate electrodes GP and gate spacers GS may be provided on both sides of each of the gate electrodes GP. Further, a capping pattern CP may be provided to cover the upper surface of each of the gate electrodes GP. However, for example, the capping pattern CP may be removed on a part of the gate electrode GP to which the gate contact CB is connected. The first to third interlayer insulating films 110 to 130 covering the gate electrodes GP may be provided.

상기 게이트 전극들(GP)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 캐핑 패턴(CP) 및 상기 게이트 스페이서들(GS)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제1 내지 제3 층간 절연막들(110-130)은 각각 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.The gate electrodes GP may include at least one of a doped semiconductor, a metal, and a conductive metal nitride. The gate insulating pattern GI may include a silicon oxide film, a silicon oxynitride film, or a high dielectric constant film having a dielectric constant higher than that of the silicon oxide film. The capping pattern CP and the gate spacers GS may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film, respectively. The first to third interlayer insulating films 110 to 130 may each include a silicon oxide film or a silicon oxynitride film.

각각의 상기 게이트 전극들(GP)의 양 측에 위치하는 상기 제1 및 제2 활성 패턴들(FN1, FN2)에 소스/드레인 영역들(SD)이 제공될 수 있다. 상기 PMOSFET 영역(PR) 내의 상기 소스/드레인 영역들(SD)은 p형 불순물 영역들일 수 있고, 상기 NMOSFET 영역(NR) 내의 상기 소스/드레인 영역들(SD)은 n형 불순물 영역들일 수 있다. 상기 게이트 전극들(GP)의 각각의 아래에 위치하고, 상기 게이트 전극들(GP)의 각각과 중첩하는 상기 핀 부분들은 채널 영역들(AF)로 이용될 수 있다.The source / drain regions SD may be provided in the first and second active patterns FN1 and FN2 located on both sides of each of the gate electrodes GP. The source / drain regions SD in the PMOSFET region PR may be p-type impurity regions and the source / drain regions SD in the NMOSFET region NR may be n-type impurity regions. The pin portions located under each of the gate electrodes GP and overlapping each of the gate electrodes GP can be used as the channel regions AF.

상기 소스/드레인 영역들(SD)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 따라서, 상기 소스/드레인 영역들(SD)의 상면들은 상기 핀 부분들의 상면보다 더 높은 레벨에 위치할 수 있다. 상기 소스/드레인 영역들(SD)은 상기 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 상기 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 상기 소스/드레인 영역들(SD)이 상기 기판(100)과 다른 반도체 원소를 포함함으로써, 상기 채널 영역들(AF)에 압축 응력(compressive stress) 또는 인장 응력(tensile stress)이 제공될 수 있다. The source / drain regions SD may be epitaxial patterns formed by a selective epitaxial growth process. Thus, the top surfaces of the source / drain regions SD may be located at a higher level than the top surface of the fin portions. The source / drain regions SD may include a semiconductor element different from the substrate 100. For example, the source / drain regions SD may include a semiconductor element having a lattice constant that is greater than or less than a lattice constant of a semiconductor element of the substrate 100. The channel regions AF may be provided with compressive stress or tensile stress by including the semiconductor element different from the substrate 100 in the source / drain regions SD.

상기 게이트 전극들(GP)과 상기 제1 및 제2 활성 패턴들(FN1, FN2)은 복수개의 로직 트랜지스터들을 구성할 수 있다. 즉, 이들은 앞서 도 3을 참조하여 설명한 로직 레이아웃에 대응할 수 있다.The gate electrodes GP and the first and second active patterns FN1 and FN2 may constitute a plurality of logic transistors. That is, they can correspond to the logic layout described above with reference to FIG.

제1 표준 셀(STD1)과 제2 표준 셀(STD2) 사이의 경계, 및 제2 표준 셀(STD2)과 제3 표준 셀(STD3) 사이의 경계에 각각 분리 구조체가 제공될 수 있다. 상기 분리 구조체는 얕은 분리 패턴(DB1) 및 깊은 분리 패턴(DB2)을 포함할 수 있다. 구체적으로, 상기 얕은 분리 패턴(DB1)은 제1 및 제2 얕은 분리 패턴들(DB1a, DB1b)을 포함할 수 있다.A separation structure may be provided at the boundary between the first standard cell STD1 and the second standard cell STD2 and at the boundary between the second standard cell STD2 and the third standard cell STD3. The separation structure may include a shallow separation pattern DB1 and a deep separation pattern DB2. Specifically, the shallow separation pattern DB1 may include first and second shallow separation patterns DB1a and DB1b.

상기 제1 및 제2 얕은 분리 패턴들(DB1a, DB1b)은 상기 PMOSFET 영역(PR)을 가로지르며 상기 제1 방향(D1)으로 연장될 수 있고, 상기 깊은 분리 패턴(DB2)은 상기 NMOSFET 영역(NR)을 가로지르며 상기 제1 방향(D1)으로 연장될 수 있다. 상기 제1 및 제2 얕은 분리 패턴들(DB1a, DB1b)은 상기 깊은 분리 패턴(DB2)과 상기 제1 방향(D1)으로 나란히 정렬될 수 있다. 평면적 관점에서, 상기 깊은 분리 패턴(DB2)의 일 측벽은 상기 제1 단일 확산 방지 패턴(DB1a)의 일 측벽과 상기 제1 방향(D1)으로 정렬될 수 있고, 상기 이중 확산 방지 패턴(DB2)의 반대 측벽은 상기 제2 단일 확산 방지 패턴(DB1b)의 일 측벽과 상기 제1 방향(D1)으로 정렬될 수 있다.The first and second shallow separation patterns DB1a and DB1b may extend in the first direction D1 across the PMOSFET region PR and the deep isolation pattern DB2 may extend in the NMOSFET region NR) and extend in the first direction (D1). The first and second shallow separation patterns DB1a and DB1b may be aligned with the deep separation pattern DB2 in the first direction D1. From the plan viewpoint, one side wall of the deep separation pattern DB2 may be aligned with the one side wall of the first single diffusion prevention pattern DB1a in the first direction D1, May be aligned with the one side wall of the second single diffusion prevention pattern DB1b in the first direction D1.

상기 얕은 분리 패턴(DB1)은 상기 PMOSFET 영역(PR)의 상부에 제공된 절연막으로, 실질적으로 상기 제1 소자 분리막들(ST1)과 동일한 두께를 가질 수 있다. 따라서, 상기 얕은 분리 패턴(DB1)과 상기 제1 소자 분리막들(ST1)은 실질적으로 연결된 하나의 절연막일 수 있다. 상기 제1 활성 패턴의 상부를 관통하는 상기 얕은 분리 패턴(DB1)에 의해, 상기 얕은 분리 패턴(DB1)의 일 측의 상기 제1 활성 패턴과 상기 얕은 분리 패턴(DB1)의 다른 일 측의 상기 제1 활성 패턴은 서로 전기적으로 분리될 수 있다.The shallow isolation pattern DB1 may be an insulating layer provided on the PMOSFET region PR and substantially the same thickness as the first isolation layers ST1. Therefore, the shallow separation pattern DB1 and the first device isolation films ST1 may be one insulating film substantially connected to each other. The first active pattern on one side of the shallow separation pattern DB1 and the second active pattern on the other side of the shallow separation pattern DB1 are separated by the shallow separation pattern DB1 passing through the upper part of the first active pattern, The first active pattern may be electrically isolated from each other.

상기 제1 및 제2 얕은 분리 패턴들(DB1a, DB1b) 사이의 상기 PMOSFET 영역(PR)에 제1 인접 영역(LL1)이 정의될 수 있다. 상기 제1 인접 영역(LL1)은 상기 표준 셀들(STD1, STD2, STD3)이 서로에게 미치는 전기적 영향을 완충해 주는 기능을 수행할 수 있다. 상기 제1 활성 패턴들(FN1)이 상기 제1 인접 영역(LL1)을 가로지를 수 있다. 즉, 상기 제1 및 제2 얕은 분리 패턴들(DB1a, DB1b)은 상기 PMOSFET 영역(PR)을 물리적으로 완전하게 분리시키지 않을 수 있다.A first adjacent region LL1 may be defined in the PMOSFET region PR between the first and second shallow separation patterns DB1a and DB1b. The first adjacent region LL1 may function to buffer electrical effects of the standard cells STD1, STD2, and STD3 on each other. The first active patterns FN1 may cross the first adjacent areas LL1. That is, the first and second shallow separation patterns DB1a and DB1b may not completely separate the PMOSFET region PR physically.

상기 깊은 분리 패턴(DB2)은 상기 NMOSFET 영역(NR)의 상부에 제공된 절연막으로, 실질적으로 상기 제2 소자 분리막들(ST2)과 동일한 두께를 가질 수 있다. 따라서, 상기 깊은 분리 패턴(DB2)과 상기 제2 소자 분리막들(ST2)은 실질적으로 연결된 하나의 절연막일 수 있다. 상기 깊은 분리 패턴(DB2)은 상기 NMOSFET 영역(NR)을 물리적으로 양분할 수 있다. 일 예로, 어느 하나의 상기 깊은 분리 패턴(DB2)은 상기 NMOSFET 영역(NR)을 관통하면서 이를 제1 NMOSFET 영역(NR1)과 제2 NMOSFET 영역(NR2)으로 나눌 수 있다. 또한, 다른 하나의 상기 깊은 분리 패턴(DB2)은 상기 NMOSFET 영역(NR)을 관통하면서 이를 상기 제2 NMOSFET 영역(NR2)과 제3 NMOSFET 영역(NR3)으로 나눌 수 있다.The deep isolation pattern DB2 may be an insulating layer provided on the NMOSFET region NR and substantially the same thickness as the second isolation layers ST2. Therefore, the deep isolation pattern DB2 and the second device isolation films ST2 may be one insulating film substantially connected to each other. The deep isolation pattern DB2 may physically bisect the NMOSFET region NR. For example, one of the deep isolation patterns DB2 may be divided into a first NMOSFET region NR1 and a second NMOSFET region NR2 through the NMOSFET region NR. In addition, the other deep isolation pattern DB2 may pass through the NMOSFET region NR and may be divided into the second NMOSFET region NR2 and the third NMOSFET region NR3.

상기 깊은 분리 패턴(DB2)은 상기 얕은 분리 패턴(DB1)에 비해 더 큰 폭과 더 깊은 깊이를 가짐으로써, 상기 NMOSFET 영역들(NR1, NR2, NR3) 간의 절연을 보다 효과적으로 수행할 수 있다. 즉, 상기 깊은 분리 패턴(DB2)은, 이의 양 측에 배치된 소스/드레인 영역들(SD) 간의 절연 파괴 전압(break-down voltage)을 높일 수 있다.The deep isolation pattern DB2 has a larger width and a deeper depth than the shallow isolation pattern DB1 to more effectively perform isolation between the NMOSFET regions NR1, NR2, and NR3. That is, the deep isolation pattern DB2 can increase the breakdown voltage between the source / drain regions SD disposed on both sides thereof.

일 예로, 상기 제1 얕은 분리 패턴(DB1a) 또는 상기 제2 얕은 분리 패턴(DB1b) 위를 가로지르는 어느 하나의 게이트 전극(GP)은 상기 깊은 분리 패턴(DB2) 위도 가로지를 수 있다. 나아가, 두 개의 게이트 전극들(GP)이 상기 깊은 분리 패턴(DB2) 위를 가로지를 수 있다.For example, either the first shallow isolation pattern DB1a or one of the gate electrodes GP crossing over the second shallow isolation pattern DB1b may traverse the deep isolation pattern DB2. Further, two gate electrodes GP may cross over the deep isolation pattern DB2.

상기 게이트 전극들(GP) 사이에 소스/드레인 콘택들(CA)이 제공될 수 있다. 상기 소스/드레인 콘택들(CA)은 상기 제1 및 제2 활성 패턴들(FN1, FN2)을 따라 상기 제2 방향(D2)으로 배열될 수 있다. 또한, 일 예로, 상기 게이트 전극들(GP) 사이에서, 상기 소스/드레인 콘택들(CA)이 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 배치되어, 상기 제1 방향(D1)으로 배열될 수 있다(도 5b 참조). 상기 소스/드레인 콘택들(CA)은 상기 소스/드레인 영역들(SD)에 직접 접속되며, 이들과 전기적으로 연결될 수 있다. 상기 소스/드레인 콘택들(CA)은 상기 제1 층간 절연막(110) 내에 제공될 수 있다.Source / drain contacts CA may be provided between the gate electrodes GP. The source / drain contacts CA may be arranged in the second direction D2 along the first and second active patterns FN1 and FN2. In addition, for example, between the gate electrodes GP, the source / drain contacts CA are disposed on the PMOSFET region PR and the NMOSFET region NR, respectively, and the first direction D1 ) (See FIG. 5B). The source / drain contacts CA are directly connected to the source / drain regions SD and may be electrically connected to the source / drain regions SD. The source / drain contacts CA may be provided in the first interlayer insulating film 110.

한편, 상기 게이트 전극들(GP) 상에 게이트 콘택들(CB)이 제공될 수 있다. 평면적 관점에서, 상기 게이트 콘택들(CB)은 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR) 사이에 제공될 수 있다. 상기 게이트 콘택들(CB)은 상기 제1 층간 절연막(110) 내에 제공될 수 있다.On the other hand, gate contacts CB may be provided on the gate electrodes GP. From a plan viewpoint, the gate contacts CB may be provided between the PMOSFET region PR and the NMOSFET region NR. The gate contacts CB may be provided in the first interlayer insulating film 110.

상기 제1 층간 절연막(110) 상의 상기 제2 층간 절연막(120) 내에 제1 및 제2 비아들(V1, V2)이 제공될 수 있다. 상기 제2 층간 절연막(120) 상의 상기 제3 층간 절연막(130) 내에 제1 금속층이 제공될 수 있다. 상기 제1 금속층은 제1 및 제2 전원 배선들(PL1, PL2), 및 제1 및 제2 금속 배선들(M1, M2)을 포함할 수 있다.The first and second vias V1 and V2 may be provided in the second interlayer insulating film 120 on the first interlayer insulating film 110. [ A first metal layer may be provided in the third interlayer insulating film 130 on the second interlayer insulating film 120. The first metal layer may include first and second power supply lines PL1 and PL2, and first and second metal lines M1 and M2.

일 예로, 상기 제1 금속 배선(M1)은 상기 제1 비아(V1)를 통해 상기 게이트 콘택(CB)과 전기적으로 연결될 수 있다. 상기 제2 금속 배선(M2)은 상기 제2 비아(V2)를 통해 적어도 하나의 상기 소스/드레인 콘택들(CA)과 전기적으로 연결될 수 있다.For example, the first metal interconnection M1 may be electrically connected to the gate contact CB through the first via V1. The second metal interconnection (M2) may be electrically connected to at least one of the source / drain contacts (CA) through the second via (V2).

상기 제1 및 제2 전원 배선들(PL1, PL2)은 상기 PMOSFET 영역(PR)의 외곽 및 상기 NMOSFET 영역(NR)의 외곽에 각각 제공될 수 있다. 상기 제1 전원 배선(PL1)은 상기 제2 비아(V2)를 통해 상기 소스/드레인 콘택(CA)과 연결되어, 상기 PMOSFET 영역(PR)에 드레인 전압(Vdd), 즉, 파워 전압을 인가할 수 있다. 상기 제2 전원 배선(PL2)은 상기 제2 비아(V2)를 통해 상기 소스/드레인 콘택(CA)과 연결되어, 상기 NMOSFET 영역(NR)에 소스 전압(Vss), 즉, 접지 전압을 인가할 수 있다.The first and second power supply lines PL1 and PL2 may be provided outside the PMOSFET region PR and outside the NMOSFET region NR, respectively. The first power supply line PL1 is connected to the source / drain contact CA through the second via V2 to apply a drain voltage Vdd, that is, a power voltage, to the PMOSFET region PR . The second power supply line PL2 is connected to the source / drain contact CA through the second via V2 to apply a source voltage Vss to the NMOSFET region NR .

도 7a는 본 발명의 실시예들에 따라 재설계된 표준 셀 레이아웃을 나타낸 평면도이다. 도 7b는 본 발명의 실시예들에 따라 재설계된 표준 셀 레이아웃이 배치된 것을 나타내는 평면도이다. 본 실시예에서는, 앞서 도 5a 및 도 5b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.7A is a top plan view of a redesigned standard cell layout in accordance with embodiments of the present invention. FIG. 7B is a top plan view illustrating redesigned standard cell layouts in accordance with embodiments of the present invention. FIG. In the present embodiment, detailed description of technical features overlapping with those described with reference to Figs. 5A and 5B will be omitted, and differences will be described in detail.

도 4 및 도 7a를 참조하면, 앞서 도 4 및 표 1을 참조하여 설명한 테스트 결과에 따라 제2 표준 셀 레이아웃(STD2)을 재설계할 수 있다(S122). 재설계된 상기 제2 표준 셀 레이아웃(STD2)은 셀 라이브러리에 추가적으로 저장될 수 있다.Referring to FIGS. 4 and 7A, the second standard cell layout STD2 may be redesigned according to the test results described above with reference to FIG. 4 and Table 1 (S122). The redesigned second standard cell layout STD2 may additionally be stored in the cell library.

구체적으로, 표 1의 실험예 4에 따라 PMOSFET 영역(PR)의 경계에는 단일 확산 방지 패턴(DB1)이 배치될 수 있고, NMOSFET 영역(NR)의 경계에는 이중 확산 방지 패턴(DB2)이 배치될 수 있다.Specifically, according to Experimental Example 4 of Table 1, the single diffusion prevention pattern DB1 can be disposed at the boundary of the PMOSFET region PR and the double diffusion prevention pattern DB2 is disposed at the boundary of the NMOSFET region NR .

상기 단일 확산 방지 패턴(DB1)은 한 쌍으로 제공될 수 있으며, 상기 한 쌍의 단일 확산 방지 패턴들(DB1)은 제1 단일 확산 방지 패턴(DB1a) 및 제2 단일 확산 방지 패턴(DB1b)을 포함할 수 있다. 상기 제1 단일 확산 방지 패턴(DB1a)은 상기 이중 확산 방지 패턴(DB2)과 제1 방향(D1)으로 나란히 정렬될 수 있다. 즉, 상기 이중 확산 방지 패턴(DB2)의 일 측벽은 상기 제1 단일 확산 방지 패턴(DB1a)의 일 측벽과 상기 제1 방향(D1)으로 정렬될 수 있다.The single diffusion prevention patterns DB1 may be provided as a pair and the pair of single diffusion prevention patterns DB1 may be formed of a first single diffusion prevention pattern DB1a and a second single diffusion prevention pattern DB1b. . The first single diffusion prevention pattern DB1a may be aligned with the double diffusion prevention pattern DB2 in the first direction D1. That is, one side wall of the double diffusion prevention pattern DB2 may be aligned with the one side wall of the first single diffusion prevention pattern DB1a in the first direction D1.

한편, 상기 제2 단일 확산 방지 패턴(DB1b)은 상기 이중 확산 방지 패턴(DB2)과 제2 방향(D2)으로 이격될 수 있다. 이로써, 상기 제2 단일 확산 방지 패턴(DB1b)은 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR)을 모두 가로지르며 상기 제1 방향(D1)으로 연장될 수 있다.Meanwhile, the second single diffusion prevention pattern DB1b may be spaced apart from the double diffusion prevention pattern DB2 in the second direction D2. Thus, the second single diffusion prevention pattern DB1b may extend in the first direction D1 across both the PMOSFET region PR and the NMOSFET region NR.

상기 제1 및 제2 단일 확산 방지 패턴들(DB1a, DB1b) 사이의 상기 PMOSFET 영역(PR)에 제1 인접 영역(LL1)이 정의될 수 있다. 상기 제1 인접 영역(LL1)은 앞서 도 5a를 참조하여 설명한 제1 인접 영역(LL1)보다 더 넓은 면적을 가질 수 있다. 따라서, 적어도 하나의 게이트 패턴(GP)이 상기 제1 인접 영역(LL1)을 가로지르며, 상기 이중 확산 방지 패턴(DB2) 상으로 연장될 수 있다. 나아가, 제1 활성 패턴들(FN1)이 상기 적어도 하나의 게이트 패턴(GP)과 교차하며 상기 제1 인접 영역(LL1)을 가로지를 수 있다.A first adjacent region LL1 may be defined in the PMOSFET region PR between the first and second single diffusion prevention patterns DB1a and DB1b. The first adjacent region LL1 may have a larger area than the first adjacent region LL1 described above with reference to FIG. 5A. Thus, at least one gate pattern GP may extend over the first adjacent region LL1 and onto the double diffusion prevention pattern DB2. Further, the first activation patterns FN1 may intersect the first adjacent region LL1 and intersect the at least one gate pattern GP.

상기 제2 단일 확산 방지 패턴(DB1b)과 상기 이중 확산 방지 패턴(DB2) 사이의 상기 NMOSFET 영역(NR)에 제2 인접 영역(LL2)이 정의될 수 있다. 제2 활성 패턴들(FN2)이 상기 제2 인접 영역(LL2)을 가로지를 수 있다.A second adjacent region LL2 may be defined in the NMOSFET region NR between the second single diffusion prevention pattern DB1b and the double diffusion prevention pattern DB2. And the second active patterns FN2 may traverse the second adjacent region LL2.

도 4 및 도 7b를 참조하면, 레이아웃 디자인 툴을 이용하여 제1 내지 제3 표준 셀 레이아웃들(STD1, STD2, STD3)이 상기 제2 방향(D2)으로 나란히 배치될 수 있다(S123). 도 3에서 설명한 것과 유사하게, 상기 제1 및 제2 표준 셀 레이아웃들(STD1, STD2) 사이와 상기 제2 및 제3 표준 셀 레이아웃들(STD2, STD3) 사이에 상기 제2 단일 확산 방지 패턴(DB1b)이 배치될 수 있다. 추가적으로, 도 5b에서 설명한 것과 유사하게, 제1 단일 확산 방지 패턴(DB1a) 및 이중 확산 방지 패턴(DB2)이 더 배치될 수 있다.Referring to FIGS. 4 and 7B, the first through third standard cell layouts STD1, STD2, and STD3 may be arranged in the second direction D2 side by side using a layout design tool (S123). 3, the second single diffusion prevention pattern (STD1, STD2) is formed between the first and second standard cell layouts STD1, STD2 and between the second and third standard cell layouts STD2, STD3 DB1b may be disposed. In addition, similar to that described in Fig. 5B, a first single diffusion prevention pattern DB1a and a double diffusion prevention pattern DB2 can be further arranged.

앞서 도 5b를 참조하여 설명한 것과 달리, 셀들의 경계들에 각각 상기 제1 인접 영역(LL1)과 상기 제2 인접 영역(LL2)이 배치될 수 있다. 상기 제1 인접 영역(LL1)을 통해 셀들의 PMOS들이 서로에게 미치는 전기적 영향을 완충해줄 수 있고, 상기 제2 인접 영역(LL2)을 통해 셀들의 NMOS들이 서로에게 미치는 전기적 영향을 완충해줄 수 있다. 이로써, 소자의 전기적 특성을 향상시킬 수 있다.The first adjacent region LL1 and the second adjacent region LL2 may be disposed at the boundaries of the cells, respectively, as described above with reference to FIG. 5B. The electrical effects of the PMOSs of the cells on the first adjacent region LL1 can be buffered and the electrical effects of the NMOSs of the cells on the second adjacent region LL2 can be buffered. As a result, the electrical characteristics of the device can be improved.

이후, 배치된 상기 제1 내지 제3 표준 셀 레이아웃들(STD1, STD2, STD3) 상에 상위 배선들과의 라우팅이 수행될 수 있다(S124).Thereafter, routing with the upper wirings may be performed on the first to third standard cell layouts STD1, STD2, and STD3 (S124).

도 8a 및 도 8b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로서, 각각 도 7b의 I-I'선 및 II-II'선에 대응하는 단면도들이다. 구체적으로, 도 8a 및 도 8b는 앞서 도 7b를 참조하여 설명한 표준 셀 레이아웃들을 통해 구현된 반도체 소자의 일 예를 나타낸 것이다. 본 실시예에서는, 앞서 도 6a 내지 도 6d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.8A and 8B are cross-sectional views for explaining a semiconductor device according to embodiments of the present invention, and are cross-sectional views corresponding to lines I-I 'and II-II' of FIG. 7B, respectively. Specifically, FIGS. 8A and 8B show an example of a semiconductor device implemented through the standard cell layouts described above with reference to FIG. 7B. In the present embodiment, detailed description of technical features overlapping with those described with reference to Figs. 6A to 6D will be omitted, and differences will be described in detail.

도 7b, 도 8a 및 도 8b를 참조하면, 제1 표준 셀(STD1)과 제2 표준 셀(STD2) 사이의 경계, 및 제2 표준 셀(STD2)과 제3 표준 셀(STD3) 사이의 경계에 각각 분리 구조체가 제공될 수 있다. 상기 분리 구조체는 얕은 분리 패턴(DB1) 및 깊은 분리 패턴(DB2)을 포함할 수 있다. 구체적으로, 상기 얕은 분리 패턴(DB1)은 제1 및 제2 얕은 분리 패턴들(DB1a, DB1b)을 포함할 수 있다.7B, 8A, and 8B, a boundary between the first standard cell STD1 and the second standard cell STD2 and a boundary between the second standard cell STD2 and the third standard cell STD3 Respectively, may be provided. The separation structure may include a shallow separation pattern DB1 and a deep separation pattern DB2. Specifically, the shallow separation pattern DB1 may include first and second shallow separation patterns DB1a and DB1b.

상기 제1 얕은 분리 패턴(DB1a)은 상기 PMOSFET 영역(PR)을 가로지르며 상기 제1 방향(D1)으로 연장될 수 있고, 상기 깊은 분리 패턴(DB2)은 상기 NMOSFET 영역(NR)을 가로지르며 상기 제1 방향(D1)으로 연장될 수 있다. 평면적 관점에서, 상기 깊은 분리 패턴(DB2)의 일 측벽은 상기 제1 단일 확산 방지 패턴(DB1a)의 일 측벽과 상기 제1 방향(D1)으로 정렬될 수 있다. 한편, 상기 제2 얕은 분리 패턴(DB1b)은 상기 깊은 분리 패턴(DB2)과 상기 제2 방향(D2)으로 이격되며, 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR)을 모두 가로지르며 상기 제1 방향(D1)으로 연장될 수 있다.The first shallow isolation pattern DB1a may extend in the first direction D1 across the PMOSFET region PR and the deep isolation pattern DB2 may extend across the NMOSFET region NR, And may extend in the first direction D1. From a plan viewpoint, one side wall of the deep separation pattern DB2 may be aligned with the one side wall of the first single diffusion prevention pattern DB1a in the first direction D1. The second shallow separation pattern DB1b is spaced apart from the deep isolation pattern DB2 in the second direction D2 and extends across the PMOSFET region PR and the NMOSFET region NR, And may extend in one direction D1.

상기 제1 및 제2 얕은 분리 패턴들(DB1a, DB1b) 사이의 상기 PMOSFET 영역(PR)에 제1 인접 영역(LL1)이 정의될 수 있다. 제1 활성 패턴들(FN1)이 상기 제1 인접 영역(LL1)을 가로지를 수 있다. 나아가, 적어도 하나의 게이트 전극(GP)이 상기 제1 활성 패턴들(FN1)과 교차하며, 상기 제1 인접 영역(LL1)으로부터 상기 깊은 분리 패턴(DB2) 상으로 연장될 수 있다.A first adjacent region LL1 may be defined in the PMOSFET region PR between the first and second shallow separation patterns DB1a and DB1b. The first active patterns FN1 may cross the first adjacent region LL1. Further, at least one gate electrode GP may intersect the first active patterns FN1 and extend from the first adjacent region LL1 onto the deep separation pattern DB2.

상기 제2 얕은 분리 패턴(DB1b)과 상기 깊은 분리 패턴(DB2) 사이의 제1 NMOSFET 영역(NR1)에 제2 인접 영역(LL2)이 정의될 수 있다. 제2 활성 패턴들(FN2)이 상기 제2 인접 영역(LL2)을 가로지를 수 있다.A second adjacent region LL2 may be defined in the first NMOSFET region NR1 between the second shallow separation pattern DB1b and the deep separation pattern DB2. And the second active patterns FN2 may traverse the second adjacent region LL2.

도 9a는 본 발명의 실시예들에 따라 재설계된 표준 셀 레이아웃을 나타낸 평면도이다. 도 9b는 본 발명의 실시예들에 따라 재설계된 표준 셀 레이아웃이 배치된 것을 나타내는 평면도이다. 본 실시예에서는, 앞서 도 5a 및 도 5b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.9A is a top plan view of a redesigned standard cell layout in accordance with embodiments of the present invention. FIG. 9B is a top plan view showing redesigned standard cell layouts in accordance with embodiments of the present invention. FIG. In the present embodiment, detailed description of technical features overlapping with those described with reference to Figs. 5A and 5B will be omitted, and differences will be described in detail.

도 4 및 도 9a를 참조하면, 제2 표준 셀 레이아웃(STD2)을 재설계할 수 있다(S122). 상기 제2 표준 셀 레이아웃(STD2)은 PMOSFET 영역(PR)의 경계에 단일 확산 방지 패턴(DB1)이 배치될 수 있다. 한편, 앞서 도 5a를 참조하여 설명한 제2 표준 셀 레이아웃(STD2)과는 다르게, 상기 단일 확산 방지 패턴(DB1)의 양 측벽들은 NMOSFET 영역(NR)의 경계에 배치된 이중 확산 방지 패턴(DB2)의 양 측벽들과 제1 방향(D1)으로 정렬될 수 있다. 즉, 상기 단일 확산 방지 패턴(DB1)의 폭은 상기 이중 확산 방지 패턴(DB2)의 폭과 실질적으로 동일할 수 있다.Referring to FIGS. 4 and 9A, the second standard cell layout STD2 may be redesigned (S122). In the second standard cell layout STD2, a single diffusion prevention pattern DB1 may be disposed at the boundary of the PMOSFET region PR. On the other hand, unlike the second standard cell layout STD2 described above with reference to FIG. 5A, both side walls of the single diffusion prevention pattern DB1 are covered with the double diffusion prevention pattern DB2 disposed at the boundary of the NMOSFET region NR, In a first direction (D1). That is, the width of the single diffusion prevention pattern DB1 may be substantially equal to the width of the double diffusion prevention pattern DB2.

다만, 도 9a에 도시된 상기 단일 확산 방지 패턴(DB1)은, 레이아웃 설계 시 추후 얕은 분리 패턴들이 형성될 영역을 표시하는 것일 수 있다. 따라서, 상기 단일 확산 방지 패턴(DB1)은 도 5a를 참조하여 설명한 제1 단일 확산 방지 패턴(DB1a) 및 제2 단일 확산 방지 패턴(DB1b)과 실질적으로 동일한 기능을 수행하며, 단지 상기 제2 표준 셀 레이아웃(STD2) 상에서의 형태만 다른 것일 수 있다. 따라서, 상기 제2 표준 셀 레이아웃(STD2)을 통해 반도체 소자가 구현될 때, 상기 단일 확산 방지 패턴(DB1)과 중첩되는 게이트 패턴들(GP) 아래에는 각각 상기 얕은 분리 패턴들이 형성될 수 있다.However, the single diffusion prevention pattern DB1 shown in FIG. 9A may be an area for designating shallow separation patterns to be formed later in the layout design. Therefore, the single diffusion prevention pattern DB1 performs substantially the same function as the first single diffusion prevention pattern DB1a and the second single diffusion prevention pattern DB1b described with reference to FIG. 5A, Only the type on the cell layout STD2 may be different. Therefore, when the semiconductor device is implemented through the second standard cell layout STD2, the shallow separation patterns may be formed under the gate patterns GP overlapping the single diffusion prevention pattern DB1.

도 4 및 도 9b를 참조하면, 레이아웃 디자인 툴을 이용하여 제1 내지 제3 표준 셀 레이아웃들(STD1, STD2, STD3)이 제2 방향(D2)으로 나란히 배치될 수 있다(S123). 앞서 도 5b에서 설명한 것과 달리, 상기 제1 및 제2 표준 셀 레이아웃들(STD1, STD2) 사이에 상기 이중 확산 방지 패턴(DB2), 및 상기 이중 확산 방지 패턴(DB2)과 실질적으로 동일한 폭을 갖는 상기 단일 확산 방지 패턴들(DB1)이 배치될 수 있다. 또한, 상기 제2 및 제3 표준 셀 레이아웃들(STD2, STD3) 사이에 상기 이중 확산 방지 패턴(DB2), 및 상기 이중 확산 방지 패턴(DB2)과 실질적으로 동일한 폭을 갖는 상기 단일 확산 방지 패턴들(DB1)이 배치될 수 있다.Referring to FIGS. 4 and 9B, the first through third standard cell layouts STD1, STD2, and STD3 may be arranged in the second direction D2 side by side using the layout design tool (S123). 5B, the double diffusion prevention pattern DB2 and the double diffusion prevention pattern DB2 are formed between the first and second standard cell layouts STD1 and STD2, The single diffusion prevention patterns DB1 may be disposed. In addition, the double diffusion prevention pattern DB2 and the single diffusion prevention patterns DB2 having substantially the same width as the double diffusion prevention pattern DB2 are formed between the second and third standard cell layouts STD2 and STD3, (DB1) may be disposed.

한편, 도 9b에 나타난 레이아웃을 통해 반도체 소자가 구현될 경우, 앞서 도 6a 내지 도 6d를 참조하여 설명한 반도체 소자와 실질적으로 동일할 수 있다. 이는 앞서 설명한 바와 같이, 도 9b의 상기 단일 확산 방지 패턴들(DB1)은 도 5b의 상기 제1 단일 확산 방지 패턴(DB1a) 및 상기 제2 단일 확산 방지 패턴(DB1b)과 실질적으로 동일한 기능을 수행하기 때문이다.On the other hand, when the semiconductor element is implemented through the layout shown in FIG. 9B, it can be substantially the same as the semiconductor element described with reference to FIGS. 6A to 6D. As described above, the single diffusion prevention patterns DB1 of FIG. 9B perform substantially the same functions as the first single diffusion prevention patterns DB1a and the second single diffusion prevention patterns DB1b of FIG. 5B .

Claims (9)

제1 활성 영역 및 제2 활성 영역을 갖는 기판, 상기 제1 및 제2 활성 영역들은 서로 다른 도전형을 갖고 서로 제1 방향으로 이격되며;
상기 제1 및 제2 활성 영역들을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극들;
상기 제1 활성 영역의 상부에 제공되며 상기 제1 방향으로 연장되는 제1 얕은 분리 패턴; 및
상기 제2 활성 영역의 상부에 제공되며 상기 제1 방향으로 연장되는 깊은 분리 패턴을 포함하되,
상기 제1 얕은 분리 패턴과 상기 깊은 분리 패턴은 상기 제1 방향으로 나란히 배치되고,
상기 깊은 분리 패턴은 상기 제2 활성 영역을 제1 영역 및 제2 영역으로 양분하는 반도체 소자.
A substrate having a first active region and a second active region, the first and second active regions having different conductivity types and spaced apart from each other in a first direction;
Gate electrodes extending in the first direction across the first and second active regions;
A first shallow separation pattern provided on the top of the first active region and extending in the first direction; And
A deep isolation pattern provided on top of the second active region and extending in the first direction,
The first shallow separation pattern and the deep separation pattern are arranged side by side in the first direction,
Wherein the deep isolation pattern bisects the second active region into a first region and a second region.
제1항에 있어서,
상기 제1 활성 영역의 상기 기판으로부터 돌출되고, 제2 방향으로 연장되는 제1 활성 패턴들; 및
상기 제2 활성 영역의 상기 기판으로부터 돌출되고, 상기 제2 방향으로 연장되는 제2 활성 패턴들을 더 포함하되,
상기 제2 방향은 상기 제1 방향과 교차하는 반도체 소자.
The method according to claim 1,
First active patterns protruding from the substrate of the first active region and extending in a second direction; And
Further comprising second active patterns protruding from the substrate of the second active region and extending in the second direction,
And the second direction intersects the first direction.
제1항에 있어서,
상기 제1 활성 영역의 상부에 제공되며 상기 제1 방향으로 연장되는 제2 얕은 분리 패턴을 더 포함하되,
상기 제1 얕은 분리 패턴의 일 측벽은 상기 깊은 분리 패턴의 일 측벽과 상기 제1 방향으로 정렬되고,
상기 제2 얕은 분리 패턴의 일 측벽은 상기 깊은 분리 패턴의 다른 측벽과 상기 제1 방향으로 정렬되는 반도체 소자.
The method according to claim 1,
Further comprising a second shallow separation pattern provided on top of the first active area and extending in the first direction,
Wherein one side wall of the first shallow separation pattern is aligned with the one side wall of the deep separation pattern in the first direction,
And one side wall of the second shallow separation pattern is aligned with the other side wall of the deep separation pattern in the first direction.
제3항에 있어서,
상기 제1 활성 영역은 상기 제1 및 제2 얕은 분리 패턴들 사이에 제1 인접 영역을 갖는 반도체 소자.
The method of claim 3,
Wherein the first active region has a first adjacent region between the first and second shallow separation patterns.
제1항에 있어서,
상기 제1 활성 영역의 상부 및 상기 제1 영역의 상부에 제공되며 상기 제1 방향으로 연장되는 제2 얕은 분리 패턴을 더 포함하되,
상기 제1 활성 영역은 상기 제1 및 제2 얕은 분리 패턴들 사이에 제1 인접 영역을 갖고,
상기 제2 활성 영역의 상기 제1 영역은, 상기 제2 얕은 분리 패턴과 상기 깊은 분리 패턴 사이에 제2 인접 영역을 갖는 반도체 소자.
The method according to claim 1,
Further comprising a second shallow separation pattern provided on the top of the first active area and on the first area and extending in the first direction,
The first active region having a first adjacent region between the first and second shallow separation patterns,
And the first region of the second active region has a second adjacent region between the second shallow separation pattern and the deep separation pattern.
제5항에 있어서,
적어도 하나의 상기 게이트 전극들은, 상기 제1 인접 영역과 상기 깊은 분리 패턴의 위를 가로지르는 반도체 소자.
6. The method of claim 5,
At least one of the gate electrodes crossing over the first adjacent region and the deep isolation pattern.
제1항에 있어서,
상기 깊은 분리 패턴의 폭은 상기 제1 얕은 분리 패턴의 폭보다 더 크고,
상기 깊은 분리 패턴의 깊이는 상기 제1 얕은 분리 패턴의 깊이보다 더 깊은 반도체 소자.
The method according to claim 1,
The width of the deep separation pattern is larger than the width of the first shallow separation pattern,
Wherein a depth of the deep separation pattern is deeper than a depth of the first shallow separation pattern.
제1항에 있어서,
상기 제1 얇은 분리 패턴 및 상기 깊은 분리 패턴은 서로 인접하는 한 쌍의 표준 셀들 사이의 경계에 배치되어, 상기 한 쌍의 표준 셀들을 서로 분리하는 반도체 소자.
The method according to claim 1,
Wherein the first thin separation pattern and the deep separation pattern are disposed at a boundary between a pair of standard cells adjacent to each other to separate the pair of standard cells from each other.
제1항에 있어서,
적어도 두 개의 상기 게이트 전극들은 상기 깊은 분리 패턴의 위를 가로지르는 반도체 소자.The method according to claim 1,
Wherein at least two of the gate electrodes cross over the deep isolation pattern.
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