KR20170023695A - 다중 계층 신경망 컴퓨팅 장치 및 방법 - Google Patents

다중 계층 신경망 컴퓨팅 장치 및 방법 Download PDF

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Abstract

완전 연결된 다중 계층 신경망을 위한 컴퓨팅 장치 및 방법이 개시된다. 개시된 컴퓨팅 장치는, 입력 계층의 입력 뉴런에 대한 입력값을 저장하는 복수의 뉴런값 메모리를 포함하는 메모리 모듈; 상기 메모리 모듈의 제1출력값에 기 설정된 가중치를 적용하며, 상기 뉴런값 메모리 별로 할당된 복수의 시냅스 유닛; 상기 시냅스 유닛의 제2출력값을 이용하여, 기 설정된 연산을 수행하는 연산 유닛; 및 상기 입력 뉴런의 개수 및 상기 시냅스 유닛의 개수에 따라서, 상기 뉴런값 메모리의 기 설정된 메모리 주소에 상기 입력값을 저장하는 제어 유닛을 포함한다.

Description

다중 계층 신경망 컴퓨팅 장치 및 방법{Computing Method and Device for Multilayer Neural Network }
본 발명은 다중 계층 신경망 컴퓨팅 장치 및 방법에 관한 것으로서, 더욱 상세하게는 완전 연결된 다중 계층 신경망을 위한 컴퓨팅 장치 및 방법에 관한 것이다.
디지털 신경망 컴퓨터는 생물학적 신경망을 시뮬레이션하여 두뇌의 역할과 유사한 기능을 구현하려는 목적으로 구현된 전자 회로이다.
생물학적 신경망을 인공적으로 구현하기 위해 이와 유사한 구조와 연산 방법들이 다양한 형태로 제시되고 있는데, 이러한 인공 신경망의 구성 방법론을 신경망 모델이라고 한다. 대부분의 신경망 모델에서는 인공 뉴런이 방향성이 있는 연결선으로 연결되어 네트워크를 형성하고, 각 뉴런은 고유의 출력 값을 가지며 그 값을 연결선을 통해 전달하는 방법으로 인접한 뉴런에 영향을 미친다. 뉴런과 뉴런 사이의 연결선 각각은, 고유의 속성값을 가지고 있으며, 전달하는 신호의 세기를 조절하는 역할을 한다. 가장 대표적인 연결선의 속성값은, 뉴런과 뉴런을 연결하는 연결선의 연결 강도를 나타내는 가중치(weight) 값이다.
다중 계층 신경망은 다중 계층 퍼셉트론(multi-layer perceptron, MLP)이라고도 한다. 다중 계층 신경망은 외부로부터 입력 값을 받아들이는 입력 뉴런들로 구성된 입력 계층, 신경망의 결과값이 되어 외부로 전달되는 출력 뉴런들로 구성된 출력 계층 및 입력 계층과 출력 계층 사이에 존재하며 복수의 은닉 뉴런으로 구성된 적어도 하나 이상의 은닉계층을 포함한다. 인접한 계층의 뉴런들 사이에서만 입력 계층에서 출력 계층 방향으로, 연결선이 연결된다. 완전 연결된(fully-connected) 다중 계층 신경망은 인접한 계층의 모든 뉴런이 다음 계층의 모든 뉴런과 각각 연결된 신경망을 의미한다.
신경망에서 바람직한 결과 값을 도출하기 위한 지식 정보는, 연결선의 속성값의 형태로 저장된다. 인공 신경망의 연결선의 속성값을 조정하여 지식을 축적하는 단계를 학습(training) 모드라 하고, 입력 데이터를 제시하여 저장된 지식을 찾는 단계를 분류(classification) 모드라 한다.
다중 계층 신경망의 분류 모드에서는, 모든 입력 뉴런에 입력 데이터 값을 지정한 후, 첫 번째 은닉계층부터 연속한 계층을 순차적으로 계산함으로써 출력 뉴런의 출력값을 도출하는 방식으로 진행되며, L 번째 계층의 j번째 뉴런의 출력값
Figure pat00001
은 하기의 [수학식 1]과 같이 계산된다.
Figure pat00002
여기서, f는 뉴런의 활성화 함수, NL는 L번째 계층의 뉴런의 수,
Figure pat00003
는 L번째 계층의 j번째 뉴런의 i번째 입력 연결선의 가중치 값을 의미한다.
다중 계층 신경망의 학습에 가장 많이 사용되는 방법은 역전파(back-propagation) 알고리즘이다. 이 알고리즘은 단독으로 학습에 사용될 수도 있지만 최근 각광받고 있는 딥러닝(deep learning) 신경망 모델의 일부로써 사용되기도 한다. 예를 들어, 대표적인 딥러닝 모델 중 하나인 심도 신뢰망(deep belief net) 모델은, 심도 신뢰망을 전단계학습(pre-training) 과정이라 하며 세밀조정(fine-tuning) 단계로서 역전파 알고리즘을 전제하고 있다. 또한 다른 대표적인 딥러닝모델인 콘볼루션 신경망 모델(convolutional neural network)에서 신경망은 복수의 콘볼루션 계층과 하나 또는 복수의 완전 연결 계층으로 구성되는데, 완전 연결 계층의 학습방법은 역전파 알고리즘과 동일하다. 따라서 역전파 알고리즘의 계산 방법은 딥러닝 시스템의 효율에 지대한 영향을 미칠 수 있다.
역전파 알고리즘은 학습 모드에 시스템 외부의 지도자(supervisor)가 특정 입력값에 상응하는 가장 바람직한 출력값을 지정하는 지도 학습(supervised learning) 방법으로서, 하나의 입력 데이터(즉 모든 입력 뉴런의 값)와 입력 데이터의 옳은 분류값을 나타내는 표식(label)이 주어졌을 때, 다음의 1 내지 4와 같은 단계로 학습기능을 실행한다.
1. 모든 입력 뉴런에 입력 데이터 값을 지정한 후, 첫 번째 은닉계층부터 연속한 계층을 순차적으로 기 설정된 연산을 수행함으로써 출력 뉴런의 출력값을 도출하고, 동시에 활성화 함수의 미분값을 계산하는 단계
2. 모든 출력 뉴런 각각에 대하여 제공된 표식의 값과 현재의 출력의 값의 차이인, 오차값(error)을 구하는 단계
3. 신경망 내 연결선의 방향과 반대 방향인 역방향 네트워크에서, 출력 뉴런의 오차값을 입력 값으로 이용하여, 입력 계층 방향으로 연속한 계층을 순차적으로 계산함으로써, 모든 은닉 계층의 뉴런들도 오차값을 갖도록 하는 단계
4. 신경망 내 연결선의 방향이 원래의 방향인 순방향 네트워크에서, 모든 뉴런 각각의 모든 연결선 각각에 대해, 그 연결선에 연결되어 입력값을 제공하는 뉴런의 출력값과, 상기 제1단계 내지 3단계에서 계산한 뉴런의 속성값을 바탕으로, 연결선의 가중치의 값을 조정하는 단계
즉, 역전파 알고리즘은 순방향 네트워크에서 최종적으로 도출된 출력 계층의 출력값과 옳은 분류값을 나타내는 표식을 비교하여 오차값을 도출하고, 오차값이 임계값 이하가 되도록 순방향 네트워크 및 역방향 네트워크 연산을 반복하여 가중치의 값을 조정한다.
신경망 컴퓨터는 주어진 입력에 가장 적절한 패턴을 찾아내는 영상인식, 음성인식과 같은 패턴 인식이나 선험적 지식을 바탕으로 미래를 예측하는 용도로 활용되어 로봇 제어, 군사용 장비, 의학, 게임, 기상 정보 처리, 및 인간-기계 인터페이스 등과 같은 다양한 분야에 사용될 수 있다.
관련 선행문헌으로 대한민국 공개특허 제2013-0090147호가 있다.
본 발명은 완전 연결된 다중 계층 신경망을 위한 컴퓨팅 장치 및 방법을 제공하기 위한 것이다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 입력 계층, 적어도 하나 이상의 은닉 계층 및 출력 계층을 포함하며, 완전 연결된 다중 계층 신경망을 위한 컴퓨팅 장치에 있어서, 상기 입력 계층의 입력 뉴런에 대한 입력값을 저장하는 복수의 뉴런값 메모리를 포함하는 메모리 모듈; 상기 메모리 모듈의 제1출력값에 기 설정된 가중치를 적용하며, 상기 뉴런값 메모리 별로 할당된 복수의 시냅스 유닛; 상기 시냅스 유닛의 제2출력값을 이용하여, 기 설정된 연산을 수행하는 연산 유닛; 및 상기 입력 뉴런의 개수 및 상기 시냅스 유닛의 개수에 따라서, 상기 뉴런값 메모리의 기 설정된 메모리 주소에 상기 입력값을 저장하는 제어 유닛을 포함하는 컴퓨팅 장치를 제공한다.
또한 상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따르면, 입력 계층, 적어도 하나 이상의 은닉 계층 및 출력 계층을 포함하며, 완전 연결된 다중 계층 신경망을 위한 컴퓨팅 장치에 있어서, 상기 은닉 계층의 은닉 뉴런에 대한 연산값을 저장하는 복수의 뉴런값 메모리를 포함하는 메모리 모듈; 상기 메모리 모듈의 출력값에 상기 은닉 계층 및 상기 출력 계층 사이에 설정된 가중치를 적용하며, 상기 뉴런값 메모리 별로 할당된 복수의 시냅스 유닛; 상기 시냅스 유닛의 출력값을 이용하여, 상기 출력 계층에 대한 연산을 수행하는 연산 유닛; 및 상기 은닉 뉴런의 개수 및 상기 시냅스 유닛의 개수에 따라서, 상기 뉴런값 메모리의 기 설정된 메모리 주소에 상기 연산값을 저장하는 제어 유닛을 포함하는 컴퓨팅 장치를 제공한다.
또한 상기한 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따르면, 입력 계층, 적어도 하나 이상의 은닉 계층 및 출력 계층을 포함하며, 완전 연결된 다중 계층 신경망을 위한 컴퓨팅 방법에 있어서, 상기 입력 계층의 입력 뉴런에 대한 입력값을 복수의 뉴런값 메모리에 저장하는 단계; 상기 뉴런값 메모리 별로 할당된 복수의 시냅스 유닛을 이용하여, 상기 입력 뉴런에 대한 입력값에 상기 은닉 계층의 은닉 뉴런에 대한 연산을 수행하는 단계; 상기 은닉 계층에 대한 연산값을 상기 복수의 뉴런값 메모리에 저장하는 단계; 및 상기 복수의 시냅스 유닛을 이용하여, 상기 은닉 계층에 대한 연산값에 상기 출력 계층에 대한 연산을 수행하는 단계를 포함하며, 상기 입력값 또는 상기 연산값을 복수의 뉴런값 메모리에 저장하는 단계는 상기 뉴런의 개수 및 상기 시냅스 유닛의 개수에 따라서, 상기 뉴런값 메모리의 기 설정된 메모리 주소에 상기 입력값 또는 연산값을 저장하는 컴퓨팅 방법을 제공한다.
또한 상기한 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따르면, 입력 계층, 적어도 하나 이상의 은닉 계층 및 출력 계층을 포함하며, 완전 연결된 다중 계층 신경망을 위한 컴퓨팅 장치에 있어서, 상기 입력 계층의 입력 뉴런에 대한 입력값을 저장하는 복수의 뉴런값 메모리를 포함하며, 상기 입력값을 쉬프트시켜 출력하는 메모리 모듈; 상기 입력 뉴런 및 은닉 계층의 은닉 뉴런을 연결하는 연결선에 할당된 가중치를 상기 입력값에 적용하며, 상기 뉴런값 메모리별로 할당된 복수의 시냅스 유닛; 상기 시냅스 유닛의 출력값을 이용하여, 기 설정된 연산을 수행하는 연산 유닛; 상기 가중치를 저장하며, 상기 시냅스 유닛별로 할당된 복수의 가중치 메모리; 및 상기 입력값의 쉬프트에 따라서, 상기 가중치를 쉬프트시켜 상기 가중치 메모리에 저장하는 제어 유닛을 포함하는 컴퓨팅 장치를 제공한다.
또한 상기한 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따르면, 입력 계층, 적어도 하나 이상의 은닉 계층 및 출력 계층을 포함하며, 완전 연결된 다중 계층 신경망을 위한 컴퓨팅 장치에 있어서, 제1계층의 뉴런에 대한 출력값을 저장하는 복수의 뉴런값 메모리를 포함하며, 상기 출력값을 쉬프트시켜 출력하는 메모리 모듈; 상기 제1계층의 뉴런과 제2계층의 뉴런을 연결하는 연결선에 할당된 가중치를 상기 출력값에 적용하며, 상기 뉴런값 메모리별로 할당된 복수의 시냅스 유닛; 상기 가중치를 저장하며, 상기 시냅스 유닛별로 할당된 복수의 가중치 메모리; 및 상기 출력값의 쉬프트에 따라서, 상기 가중치를 쉬프트시켜 상기 가중치 메모리에 저장하는 제어 유닛을 포함하는 컴퓨팅 장치를 제공한다.
또한 상기한 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따르면, 입력 계층, 적어도 하나 이상의 은닉 계층 및 출력 계층을 포함하며, 완전 연결된 다중 계층 신경망을 위한 컴퓨팅 방법에 있어서, 제1계층의 뉴런에 대한 출력값을 복수의 뉴런값 메모리에 저장하는 단계; 상기 제1계층의 뉴런 각각에 대한 출력값을 하나씩 쉬프트시켜 출력하는 단계; 상기 뉴런값 메모리별로 할당된 복수의 시냅스 유닛을 이용하여, 상기 제1계층의 뉴런과 제2계층의 뉴런을 연결하는 연결선에 할당된 가중치를 상기 출력값에 적용하는 단계; 및 상기 출력값의 쉬프트에 따라서, 상기 가중치를 쉬프트시켜 가중치 메모리에 저장하는 단계를 포함하는 컴퓨팅 방법을 제공한다.
본 발명에 따르면, 완전 연결된 다중 계층 신경망에 대한 연산을 위해 시냅스 유닛 별로 메모리를 할당하고, 시냅스 유닛의 개수 및 다중 계층 신경망의 형태에 따라서 메모리에 값을 저장하기 때문에, 최소한의 메모리 자원을 사용하여 다중 계층 신경망에 대한 연산을 수행할 수 있다.
또한 본 발명에 따르면, 계산의 병렬성과 효율성을 유지하면서도, 메모리 모듈 내에서 뉴런의 출력값이 시냅스 유닛의 개수에 비례하여 중복되어 저장되어야 하고 신경망 구조(topology) 정보를 저장하기 위한 별도의 메모리가 필요한 종래 기술과 달리, 하나의 뉴런 출력값을 위해 하나의 저장 공간만이 소요되고 신경망 구조 정보를 위한 메모리가 필요하지 않는 장점이 있다.
또한 본 발명에 따르면, 뉴런의 출력값을 쉬프트하여 시냅스 유닛으로 제공하고 뉴런의 출력값이 쉬프트됨에 따라 가중치도 쉬프트하여 저장하여 호출함으로써, 오류없이 다중 계층 신경망에 대한 연산이 수행될 수 있다.
도 1은 본 발명의 일실시예에 따른 컴퓨팅 장치를 설명하기 위한 도면이다.
도 2는 은닉 계층의 수가 하나인 완전 연결된 다중 계층 신경망의 일예를 나타내는 도면이다.
도 3은 도 2의 다중 계층 신경망에 포함된 뉴런의 출력값이 저장된 메모리 주소와, 은닉 계층 및 출력 계층에서 연산되어 생성되는 뉴런의 출력값을 나타내는 도면이다.
도 4는 완전 연결된 다중 계층 신경망의 다른 예를 나타내는 도면이다.
도 5는 도 4의 다중 계층 신경망에 포함된 뉴런의 출력값이 저장된 메모리 주소 및 각 계층에서 연산되어 생성되는 뉴런의 출력값을 나타내는 도면이다.
도 6은 본 발명의 일실시예에 따른 다중 계층 신경망을 위한 컴퓨팅 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 구체적 실시예에 따른 다중 계층 신경망을 위한 컴퓨팅 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 다중 계층 신경망을 위한 컴퓨팅 장치를 설명하기 위한 도면이다.
도 9는 메모리의 저장값을 나타내는 도면이다.
도 10은 가중치 메모리의 저장값을 나타내는 도면이다.
도 11은 순방향 네트워크 연산 및 역방향 네트워크 연산에 따른 뉴런의 출력값을 나타내는 도면이다.
도 12는 본 발명의 일실시예에 다른 가중치 메모리 주소 생성기를 설명하기 위한 도면이다.
도 13 및 도 14는 가중치 메모리 주소 생성기에서 생성되는 가중치 메모리 주소를 설명하기 위한 도면이다.
도 15는 본 발명의 다른 실시예에 따른 다중 계층 신경망을 위한 컴퓨팅 방법을 설명하기 위한 도면이다.
도 16은 본 발명의 구체적 제2실시예에 따른 다중 계층 신경망을 위한 컴퓨팅 장치를 설명하기 위한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다중 계층 신경망의 계산에는 CPU가 내장된 컴퓨터나 CPU 가 내장된 컴퓨터에 GPU(graphics processing unit)가 추가로 장착된 범용 컴퓨터가 주로 사용되고 있다. 그러나 CPU 시스템은 계산 속도가 느린 단점이 있고 GPU 시스템은 고속 계산이 가능하지만 별도의 컴퓨터가 필요하고 GPU 내의 많은 수의 코어를 가동하기 위해 많은 전력을 소비하는 문제가 있다. 따라서 소형 저전력화가 필요한 실시간 응용분야에는 적합하지 않다.
이에 뉴런 머신을 이용한 컴퓨팅 장치가 대안으로 등장하였다. 뉴론 머신은 모델 뉴런을 디지털 파이프라인 회로로 구현하여 하드웨어의 연산 효율을 높이고 메모리 회로를 통해 뉴런 간 통신의 문제를 해결하는 인공 신경망 시스템의 계산 구조이자 설계 방법론이다. 뉴런 머신 구조로 구현된 시스템은 일반적으로 한 개의 하드웨어 뉴런(hardware neuron)과, 한 개의 메모리 모듈로 구성된다.
뉴런 머신 시스템에서 하드웨어 뉴런은 모델 뉴런을 계산하는 산술 연산자의 네트워크가 직접적으로 파이프라인 회로로 구현된다. 즉, 뉴런 각각을 계산할 때, 입력값으로부터 출력값에 이를 때 까지 기본 연산의 인과 관계를 표현한 연산자의 네트워크에서, 각각의 연산자는 하드웨어 뉴런 내에서 시스템 클록에 동기화되는 파이프라인 회로인 하드웨어 연산자로 직접 구현되고 연산자 사이에 파이프라인 레지스터를 추가로 포함함으로써, 하드웨어 뉴런 전체가 시스템 클록에 의해 동기화되고 매 클록 주기마다 새로운 뉴런의 입력을 받아들이고 동시에 새로운 뉴런의 출력을 생산하는 계산회로로 구현되어 신경망 내 모든 뉴런을 시분할 방식으로 계산한다.
메모리 모듈은 많은 수의 메모리 회로로 구현되고 뉴런의 출력을 다른 뉴런의 입력으로 변환하는 역할을 하며, 매 클록 주기마다 뉴런의 출력을 입력받아 저장하고 동시에 하드웨어 뉴런에 새로운 입력을 제공한다.
즉, 뉴런 머신 기반의 다중 계층 신경망 컴퓨팅 장치는 하나의 하드웨어 뉴런 모듈 및 메모리 모듈을 이용하여, 은닉 뉴런 및 출력 뉴런 각각에 대한 연산을 시분할 방식으로 수행한다.
뉴론 머신 구조는 범용 하드웨어와 비교하여 높은 하드웨어 이용 효율을 낼 수 있어서, 저소비전력으로 고속 계산을 할 수 있는 장점이 있다. 그러나 기존의 뉴론 머신 구조에서는 하드 웨어 뉴런에 뉴런의 입력값을 제공하기 위하여, 메모리 모듈 내에서 각각이 모든 뉴런의 출력값을 저장하는 P(시냅스 유닛의 수)개의 메모리를 중복으로 사용하고, 네트워크의 구조 정보를 저장하기 위한 별도의 메모리가 추가로 필요하며, 따라서 신경망의 크기가 커지면 소요되는 메모리의 양이 크게 늘어나는 단점이 있었다.
이와 같은 구조는, 메모리 모듈 내에 저장되는 데이터의 변경만으로 모든 뉴런이 모든 다른 뉴런과 임의로 연결될 수 있는 무한히 자유로운 네트워크 구조라는 융통성을 제공하기 위한 방편이라고 할 수 있으나, 완전 연결된 다중 계층망과 같이 정형화되고 많이 사용되는 망 구조에서는 이와 같은 융통성은 굳이 필요하지 않으므로 보다 효율적인 메모리 모듈의 구조가 요구된다 할 수 있다.
이에, 본 발명에 따른 뉴런 머신 기반의 컴퓨팅 장치는, 입력값에 대해 가중치 연산을 수행하는 시냅스 유닛 별로 입력값을 제공하는 메모리를 할당하고, 다중 계층 신경망의 각 계층의 뉴런의 개수 및 시냅스 유닛의 개수에 따라서 기 설정된 메모리 주소에 입력값을 저장한다. 즉, 본 발명은 다중 계층 신경망의 형태와 시냅스 유닛의 개수에 따라서 메모리에 저장되는 값에 대한 메모리 주소를 결정한다.
다시 설명하면, 본 발명에 따른 뉴런 머신 기반의 컴퓨팅 장치는 메모리 모듈 내에서 뉴런의 출력값을 중복하여 저장하지 않고 시냅스 유닛의 수와 각 계층의 뉴런의 개수에 따라서 기 설정된 메모리의 기 설정된 주소에 한 번만 저장하며, 네트워크의 구조 정보를 저장하기 위해 별도의 메모리를 사용하지 않는다.
본 발명에 따르면, 시냅스 유닛으로 입력값을 제공하는 메모리 별로 시냅스 유닛이 연결되고, 시냅스 유닛의 개수 및 다중 계층 신경망의 형태에 따라서 메모리에 값을 저장하기 때문에, 최소한의 메모리 자원을 사용하여 다중 계층 신경망에 대한 연산을 수행할 수 있다.
한편, 전술된 바와 같이, 학습 모드에서는 역방향 네트워크 연산, 즉 출력 계층에서 입력 계층 방향으로 연산이 이루어지며, 따라서 입력 계층에서 출력 계층 방향으로 연산이 이루어지는 순방향 네트워크 연산과 비교하여 역방향 네트워크 연산에서는 연결선의 순서가 달라진다.
이에 종래 기술에서는 메모리 모듈 내에서 뉴런의 출력값 메모리를 중복으로 저장할 뿐 아니라 역방향 네트워크의 구조를 저장하는 별도의 메모리를 사용하였기 때문에, 메모리가 과다하게 소요되고, 이러한 메모리의 문제는 역방향 네트워크의 계산에서 더욱 심화된다고 할 수 있다. 이에 본 발명은 역방향 네트워크의 구조를 저장하는 메모리를 사용하는 대신에 메모리 모듈에 저장된 뉴런값을 쉬프트시켜 시냅스 유닛으로 출력하고, 이에 대응하여 가중치 메모리가 가중치를 출력할 수 있는 컴퓨팅 장치를 함께 제안한다.
본 발명에 따른 컴퓨팅 장치는 칩 형태로 제공되거나 또는 단말 형태로 제공될 수 있으며, 본 발명에서 이용되는 다중 계층 신경망은 적어도 하나 이상의 은닉 계층을 포함할 수 있다. 또한 본 발명은 완전 연결된 다중 계층 신경망에 따라서 뉴런의 출력값 및 가중치의 저장 및 출력을 제어하기 위한 발명으로서, 이하에서는 뉴런의 출력값 및 가중치의 저장 및 출력을 중심으로 설명하기로 한다.
이하에서, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일실시예에 따른 컴퓨팅 장치를 설명하기 위한 도면이며, 도 2는 은닉 계층의 수가 하나인 완전 연결된 다중 계층 신경망의 일예를 나타내는 도면이다. 도 3은 도 2의 다중 계층 신경망에 포함된 뉴런의 출력값이 저장된 메모리 주소와, 은닉 계층 및 출력 계층에서 연산되어 생성되는 뉴런의 출력값을 나타내는 도면이다.
도 1에서는 시냅스 유닛이 3개인 경우가 일실시예로서 설명되나, 실시예에 따라서 시냅스 유닛의 개수는 다양하게 설계될 수 있다.
도 1에 도시된 바와 같이, 본 발명에 따른 다중 계층 신경망을 위한 컴퓨팅 장치(100)는 메모리 모듈(110), 하드웨어 뉴런 모듈(120) 및 제어 유닛(130)을 포함한다.
메모리 모듈(110)은 다중 계층 신경망의 입력 계층의 입력 뉴런에 대한 입력값을 저장하는 복수의 뉴런값 메모리(111 내지 113)를 포함한다. 메모리 모듈(110)은 제어 신호에 응답하여, 동일한 메모리 주소에 저장된 입력값을 병렬적으로 시냅스 유닛(121 내지 123)으로 출력하며, 제어 신호는 제어 유닛(130)으로부터 제공될 수 있다.
하드웨어 뉴런 모듈(120)은 복수의 시냅스 유닛(121 내지 123) 및 연산 유닛(124)을 포함한다. 복수의 시냅스 유닛(121 내지 123)은 메모리 모듈(110)의 출력값에 기 설정된 가중치를 적용하며, 뉴런값 메모리(111 내지 113) 별로 할당되어 뉴런값 메모리(111 내지 113)와 연결된다. 연산 유닛(124)는 시냅스 유닛의 출력값을 이용하여, 기 설정된 연산을 수행한다. 가중치는 별도의 가중치 메모리에 저장될 수 있으며, 가중치 메모리는 복수의 시냅스 유닛(121 내지 123) 각각에 포함될 수 있다.
제어 유닛(130)은 기 설정된 저장 규칙을 이용하여, 뉴런값 메모리(111 내지 113)의 기 설정된 메모리 주소에 입력값을 저장한다. 일실시예로서, 제어 유닛(130)은 입력 뉴런의 개수 및 시냅스 유닛(121 내지 123)의 개수에 따라서, 뉴런값 메모리(111 내지 113)의 기 설정된 메모리 주소에 입력값을 저장할 수 있다.
예를 들어, 입력 뉴런의 개수가 시냅스 유닛(121 내지 123)의 개수보다 많은 경우, 입력값 중 시냅스 유닛 개수만큼씩을 뉴런값 메모리(111 내지 113)의 제1메모리 주소에 저장하고, 시냅스 유닛 개수보다 적은 나머지 입력값을 뉴런값 메모리(111 내지 113)의 제2메모리 주소에 저장할 수 있다. 입력 뉴런이 3개라면, 입력값은 제1메모리 주소에만 저장되고, 입력 뉴런이 7개라면 3개의 입력값이 각각 서로 다른 2개의 제1메모리 주소에 저장되고 나머지 1개의 입력값이 제2메모리 주소에 저장될 수 있다.
제어 유닛(130)은 제2메모리 주소에 저장되는 입력값이 시냅스 유닛의 개수보다 적은 경우, 기 설정된 값을 추가적으로 제2메모리 주소에 저장할 수 있다. 메모리 모듈(110)의 출력값은 제1 및 제2메모리 주소에 저장된 값 및 제1 및 제2메모리 주소에 저장된 값의 유효성을 나타내는 식별 비트를 포함할 수 있다. 식별 비트는 제2메모리 주소에 추가된 값이 유효하지 않음을 나타낸다.
하드웨어 뉴런 모듈(120)은 입력값을 이용하여 다중 계층 신경망의 적어도 하나 이상의 은닉 계층에 대한 연산을 수행하며, 연산 결과는 피드백되어 메모리 모듈(110)에 저장된다. 그리고 하드웨어 뉴런 모듈(120)은 은닉 계층에 대한 연산 결과를 메모리 모듈(110)로부터 제공받아 출력 계층에 대한 연산을 수행한다.
은닉 계층에 대한 연산 결과 역시, 하드웨어 뉴런 모듈(120)로 다시 제공되기 때문에, 제어 유닛(130)은 전술된 저장 규칙과 같이, 은닉 뉴런의 개수 및 시냅스 유닛의 개수에 따라서, 연산 유닛(124)의 출력값을 메모리의 기 설정된 메모리 주소에 저장한다.
즉, 복수의 뉴런값 메모리(111 내지 113)는 은닉 계층의 은닉 뉴런에 대한 연산값을 저장하고, 복수의 시냅스 유닛(121 내지 123)은 메모리 모듈(110)의 출력값에 은닉 계층 및 출력 계층 사이에 설정된 가중치를 적용한다. 그리고 연산 유닛(124)은 시냅스 유닛(121 내지 123)의 출력값을 이용하여 출력 계층에 대한 연산을 수행하며, 제어 유닛(130)은 은닉 뉴런의 개수 및 시냅스 유닛(121 내지 123)의 개수에 따라서, 뉴런값 메모리(111 내지 113)의 기 설정된 메모리 주소에 연산값을 저장한다.
이하에서는 도 2 및 도 3을 참고하여, 본 발명에 따른 컴퓨팅 장치를 보다 자세히 설명하기로 한다.
도 2에 도시된 다중 계층 신경망은 3개의 입력 뉴런을 포함하는 입력 계층(210, 0번째 계층, L0), 5개의 은닉 뉴런을 포함하는 은닉 계층(220, 1번째 계층, L1) 및 2개의 출력 뉴런을 포함하는 출력 계층(230, 2번째 계층, L2)을 포함한다. 도 2의 다중 계층 신경망은 완전 연결된 다중 계층 신경망이기 때문에, 입력 계층(210)에서 출력 계층(230) 방향으로 모든 뉴런이 연결된 상태이며, 연결선에는 가중치가 설정되어 있다. 그리고 도 2에서,
Figure pat00004
은 L 번째 계층의 j번째 뉴런의 출력값을 나타내며,
Figure pat00005
는 L번째 계층의 j번째 뉴런의 i번째 입력 연결선의 가중치를 나타낸다.
입력 뉴런의 출력값은 메모리 모듈(110)의 뉴런값 메모리에 저장되어 하드웨어 뉴런 모듈(120)로 제공된다. 입력 뉴런의 출력값, 즉 하드웨어 뉴런 모듈(120)로 제공되는 입력 뉴런에 대한 입력값(y0 0, y0 1, y0 2)은 3개로서, 입력 뉴런의 개수와 시냅스 유닛(121 내지 123)의 개수는 동일하기 때문에, 도 3(a)에 도시된 바와 같이, 입력 뉴런에 대한 입력값은 하나의 메모리 주소(address 0)에 저장된다.
은닉 계층(220)의 은닉 뉴런은 각각 3개의 입력 뉴런과 연결되며, 은닉 뉴런은 5개이기 때문에, 도 3(b)에 도시된 바와 같이, 시냅스 유닛(121 내지 123)은 은닉 뉴런 별로 메모리 주소(address 0)에 저장된 입력값을 5번 병렬적으로 메모리 모듈(110)으로부터 제공받는다. 시냅스 유닛(121 내지 123)은 입력값에 대해 입력 뉴런 및 은닉 뉴런을 연결하는 연결선에 할당된 가중치를 적용하고, 연산 유닛(124)는 은닉 뉴런 각각에 대한 5개의 출력값(y1 0, y1 1, y1 2, y1 3, y1 4)을 생성한다.
제어 유닛(130)은 은닉 뉴런의 개수 및 시냅스 유닛(121 내지 123)의 개수에 따라서, 은닉 뉴런에 대한 출력값을 뉴런값 메모리(111 내지 113)의 특정 메모리 주소에 저장한다. 은닉 뉴런의 개수가 시냅스 유닛(121 내지 123)의 개수보다 많기 때문에, 제어 유닛(130)은 은닉 뉴런의 출력값 중 3개를 메모리 주소(address 1)에 저장하고, 나머지 출력값 2개를 메모리 주소(address 2)에 저장한다. 메모리 주소(address 2)에 저장되는 출력값은 시냅스 유닛(121 내지 123)의 개수보다 적기 때문에, 기 설정된 값이 추가적으로 저장될 수 있다.
출력 계층(220)의 출력 뉴런은 각각 5개의 은닉 뉴런과 연결되며, 출력 뉴런은 2개이지만, 은닉 뉴런의 출력값은 2개의 메모리 주소에 나눠져 저장된다. 따라서, 도 3(b)에 도시된 바와 같이, 시냅스 유닛(121 내지 123)은 메모리 주소(address 1, address 2)에 저장된 은닉 뉴런의 출력값을 2번에 걸쳐 병렬적으로 메모리 모듈(110)로부터 제공받는다.
시냅스 유닛(121 내지 123)은 은닉 뉴런의 출력값에 대해 은닉 뉴런 및 출력 뉴런을 연결하는 연결선에 할당된 가중치를 적용하고, 연산 유닛(124)은 출력 뉴런 각각에 대한 2개의 출력값(y2 0, y2 1)을 생성한다. 연산 유닛(124)은 메모리 주소(address 1)에 대한 연산을 수행(y2 0', y2 1')하고, 메모리 주소(address 2)에 대한 연산 결과를 더하여, 최종적으로 출력 뉴런 각각에 대한 2개의 출력값(y2 0, y2 1)을 생성한다.
이 때, 전술된 바와 같이, 메모리 모듈(110)로부터 제공되는 값은 메모리 주소에 저장된 값의 유효성을 나타내는 식별 비트를 포함할 수 있으며, 제3메모리(113)의 메모리 주소(address 2)에 저장된 값이 유효하지 않음을 나타내는 식별 비트가 포함될 수 있다. 따라서 제3메모리(113)로부터 값을 제공받는 시냅스 유닛(123)은 가중치와 관계없이 0을 출력할 수 있다.
제어 유닛(130)은 출력 뉴런에 대한 연산 결과를 최종 출력으로 제공하거나, 또는 출력 뉴런의 개수 및 시냅스 유닛(121 내지 123)의 개수에 따라서, 출력 뉴런에 대한 출력값을 뉴런값 메모리(111 내지 113)의 기 설정된 메모리 주소(address 3)에 저장할 수 있다.
한편, 본 발명에 따른 컴퓨팅 장치는 가중치를 저장하는 가중치 메모리를 더 포함할 수 있으며, 가중치 메모리는 시냅스 유닛에 포함될 수 있다. 제어 유닛(130)은 입력 뉴런의 개수 및 시냅스 유닛(121 내지 123)의 개수에 따라서, 가중치 메모리의 기 설정된 메모리 주소에 입력 뉴런 및 은닉 뉴런을 연결하는 연결선에 할당된 가중치를 저장할 수 있다. 그리고 제어 유닛은 은닉 뉴런의 개수 및 시냅스 유닛(121 내지 123)의 개수에 따라서, 가중치 메모리의 기 설정된 메모리 주소에 은닉 뉴런 및 출력 뉴런을 연결하는 연결선에 할당된 가중치를 저장할 수 있다.
결국, 본 발명에 따르면, 메모리 모듈의 뉴런값 메모리에는 모든 뉴런의 값이 하나의 저장 공간에만 저장이 되고, 네트워크의 구조 정보는 별도로 저장하지 않기 때문에, 최소한의 메모리 자원을 사용하여 다중 계층 신경망에 대한 연산을 수행할 수 있다.
도 4는 완전 연결된 다중 계층 신경망의 다른 예를 나타내는 도면이며, 도 5는 도 4의 다중 계층 신경망에 포함된 뉴런의 출력값이 저장된 메모리 주소 및 각 계층에서 연산되어 생성되는 뉴런의 출력값을 나타내는 도면이다. 도 5는 도 1에서 설명된 컴퓨팅 장치가 도 4의 다중 계층 신경망에 대한 연산을 수행하는 경우를 도시하고 있다.
도 2의 다중 계층 신경망과 비교하여, 도 4의 다중 신경 계층망의 경우, 입력 계층의 입력 뉴런의 개수가 시냅스 유닛(121 내지 123)의 개수보다 많다. 따라서, 도 5(a)에 도시된 바와 같이, 입력 뉴런의 출력값은 2개의 메모리 주소에 나뉘어 저장된다.
또한 도 5(b)에 도시된 바와 같이, 시냅스 유닛(121 내지 123)은 메모리 주소(address 0, address 1)에 저장된 입력 뉴런의 출력값을 2번에 걸쳐 병렬적으로 메모리 모듈(110)로부터 제공받는다.
시냅스 유닛(121 내지 123)은 입력 뉴런의 출력값에 대해 입력 뉴런 및 은닉 뉴런을 연결하는 연결선에 할당된 가중치를 적용하고, 연산 유닛(124)은 은닉 뉴런 각각에 대한 2개의 출력값(y1 0, y1 1)을 생성한다. 연산 유닛(124)은 메모리 주소(address 0)에 대한 연산을 수행(y1 0', y1 1')하고, 메모리 주소(address 1)에 대한 연산 결과를 더하여, 최종적으로 은닉 뉴런 각각에 대한 2개의 출력값(y1 0, y1 1)을 생성한다.
즉, 본 발명에 따르면, 시냅스 유닛의 개수 및 다중 계층 신경망의 형태에 따라서 뉴런값 메모리에 값을 저장하기 때문에, 메모리 자원이 제한된 환경하에서도 다중 계층 신경망 형태에 따라서 다중 계층 신경망에 대한 연산을 수행할 수 있다.
도 6은 본 발명의 일실시예에 따른 다중 계층 신경망을 위한 컴퓨팅 방법을 설명하기 위한 도면이다. 도 6에서는 도 1에서 설명된 컴퓨팅 장치의 컴퓨팅 방법이 일실시예로서 설명된다.
본 발명에 따른 컴퓨팅 장치는 입력 계층의 입력 뉴런에 대한 입력값을 복수의 뉴런값 메모리에 저장(S610)하고, 뉴런값 메모리 별로 할당된 복수의 시냅스 유닛을 이용하여, 입력 뉴런에 대한 입력값에 은닉 계층의 은닉 뉴런에 대한 연산을 수행(S620)한다. 그리고 은닉 계층에 대한 연산값을 복수의 뉴런값 메모리에 저장(S630)한다.
이 때, 컴퓨팅 장치는 입력 뉴런의 개수 및 시냅스 유닛의 개수에 따라서, 뉴런값 메모리의 기 설정된 메모리 주소에 입력값을 저장한다. 그리고 은닉 뉴런의 개수 및 시냅스 유닛의 개수에 따라서, 뉴런값 메모리의 기 설정된 메모리 주소에 연산값을 저장한다.
컴퓨팅 장치는 입력 뉴런의 개수가 시냅스 유닛의 개수보다 많은 경우, 입력값 중 상기 시냅스 유닛 개수만큼씩을 메모리의 적어도 하나 이상의 제1메모리 주소에 저장하고, 시냅스 유닛 개수보다 적은 나머지 입력값을 메모리의 제2메모리 주소에 저장할 수 있다. 또는 은닉 뉴런의 개수가 시냅스 유닛의 개수보다 많은 경우, 연산값 중 시냅스 유닛 개수만큼씩을 메모리의 적어도 하나 이상의 제3메모리 주소에 저장하고, 시냅스 유닛 개수보다 적은 나머지 입력값을 메모리의 제4메모리 주소에 저장할 수 있다.
그리고 컴퓨팅 장치는 복수의 시냅스 유닛을 이용하여, 상기 계층에 대한 연산값에 출력 계층에 대한 연산을 수행(S640)한다.
본 발명에 따른 컴퓨팅 장치는 병렬 하드웨어에 의해 파이프라인 방식으로 데이터를 처리하기 때문에, 전술된 각 단계는 동시에 진행될 수 있다.
한편, 도 1 내지 도 5에서 설명된 컴퓨팅 장치의 구성요소는 프로세스적인 관점에서 용이하게 해석될 수 있으며, 본 발명에 따른 컴퓨팅 방법에 채용될 수 있다.
도 7은 본 발명의 구체적 제1실시예에 따른 다중 계층 신경망을 위한 컴퓨팅 장치를 설명하기 위한 도면이다.
도 7에 도시된 바와 같이, 본 발명에 따른 컴퓨팅 장치는 메모리 모듈(710), 하드웨어 뉴런 모듈(740), 제어 유닛(770) 및 다중화부(780)를 포함한다.
메모리 모듈(710)은 복수의 뉴런값 메모리(720) 및 메모리 디코더(730)를 포함하며, 하드웨어 뉴런 모듈(740)은 복수의 시냅스 유닛(750) 및 연산 유닛(760)를 포함한다.
뉴런값 메모리(720)는 읽기 포트와 쓰기 포트를 별도로 구비한 듀얼 포트 메모리일 수 있다. 모든 뉴런값 메모리(720)의 읽기 포트의 읽기 주소 입력은 함께 연결되므로, 뉴런값 메모리(720) 각각은 읽기 출력을 통해 동일한 메모리 주소에 저장된 값을 병렬적으로 시냅스 유닛(750)으로 동시에 출력할 수 있다.
복수의 뉴런값 메모리(720) 및 복수의 시냅스 유닛(750)은 모두 P개(여기서, P는 자연수임)이며, 연산 유닛(760)은 덧셈기 트리(761), 누산 덧셈기(763) 및 소마 유닛(765)을 포함한다.
복수의 시냅스 유닛(750) 각각은 다중 계층 신경망의 계층간 연결선의 가중치를 저장하는 가중치 메모리와, 입력값과 가중치를 곱하는 곱셈기를 포함한다.
제어 유닛(770)은 연결선 가중치의 초기값을 다음과 같은 방법으로 시냅스 유닛(750)의 가중치 메모리에 저장한다. 즉, 모든 은닉 계층과 출력 계층 L 에 대하여, L-1 번째 과 L 번째 계층 사이의 연결선을 저장하는 가중치 메모리 영역의 시작 주소를 W_OffsetL이라 할 때, 계층 L의 j 번째 뉴런의 i 번째 연결선의 가중치는 i mod P 번째 시냅스유닛의 W_OffsetL + floor(i / P) mod ceil(NL-1 / P) 번째 주소에 저장한다. 여기서, i와 j는 0부터 시작하는 변수이고 P는 시냅스 유닛의 수, mod는 모듈러 함수이고 ceil은 소숫점올림(ceiling) 함수이다.
덧셈기 트리(761)는 복수의 시냅스 유닛(750)의 출력을 더하여 누산 덧셈기(763)로 전달하며, 누산 덧셈기(763)는 입력값을 순차적으로 누산하여 더한다. 소마 유닛(765)는 누산 덧셈기(763)의 출력에 대하여, 기 설정된 함수의 연산을 수행하며, 일실시예로서 [수학식 1]과 같은 연산을 수행할 수 있다.
컴퓨팅 장치에 포함되는 모든 구성요소는 시스템 클록으로 동기화되는 파이프 라인 회로로 구성되며, 모든 구성요소 사이와 모든 유닛 사이의 연결 사이에는 파이프 라인 레지스터가 배치되어, 전체 시스템이 하나의 시스템 클록으로 동기화되는 파이프라인 회로로 구현될 수 있다.
제어 유닛(770)은 완전 연결된 다중 계층 신경망에서, 은닉 계층 및 출력 계층에 포함되는 뉴런 각각으로 입력되는 연결선의 개수가 P의 배수가 되도록 하여, 순차적으로 P개씩 가중치 메모리에 낮은 주소부터 차례로 저장한다. 즉, 가중치는 도 3(a) 또는 도 5(a)에 도시된 바와 같이, 시냅스 유닛의 개수만큼씩 가중치 메모리에 저장될 수 있다.
제어 유닛(770)은 하나의 뉴런에 대해, [수학식 2]를 이용하여, P의 배수를 만들 수 있으며, 실제 연결선의 개수가 P의 배수가 아닐 경우, 가상의 연결선을 추가하여 P의 배수를 만들 수 있다. 여기서, ceil은 소수점 올림 함수이다.
Figure pat00006
그리고 제어 유닛(770)은 가상의 연결선에 대한 가중치를 임의의 값으로 가중치 메모리에 저장할 수 있으며, 임의의 값으로 저장된 가중치가 유효하지 않음을 나타내는 식별 비트를 함께 저장할 수 있다.
또한 제어 유닛(770)은 전술된 바와 같이, 입력 계층의 입력값 또는 은닉 계층의 출력값을 시냅스 유닛의 개수만큼씩, 즉, P개씩 묶어서 낮은 메모리 주소부터 순차적으로 저장할 수 있다. 그리고 제어 유닛(770)은 P개씩 묶은 후 나머지 입력값 또는 출력값을 임의의 값과 함께 묶어 P개씩 메모리 주소에 저장할 수 있으며, 이 때 유효성을 나타내는 식별 비트를 함께 저장할 수 있다.
제어 유닛(760)은 컴퓨팅 장치를 전반적으로 제어하며, 다중 계층 신경망 구조에 대한 정보를 이용하여, 입력값 및 연산값의 저장, 저장값의 출력 등을 제어한다. 보다 구체적으로 제어 유닛(760)은, 일실시예로서 하기와 같은 단계로 제어를 수행할 수 있다.
1. 컴퓨팅 장치의 제1입력을 통해 입력 뉴런의 입력값을 제공하고, 메모리 디코더(730) 및 복수의 뉴런값 메모리(720)의 쓰기 포트를 통해, 복수의 뉴런값 메모리(720)의 해당 주소에 입력값을 순차적으로 저장하는 단계
2. 다중 계층 신경망의 첫 번째 은닉 계층부터 마지막 출력 계층까지 순차적으로 하기의 제3단계 내지 8단계를 실행하는 단계
3. 현재 계층의 모든 뉴런 각각에 대해 하기의 제4단계 내지 8단계를 파이프 라인 방식으로 실행하는 단계
4. 복수의 뉴런값 메모리(720)의 읽기 포트를 통해 현재 계층의 바로 앞 계층의 뉴런의 출력값을 처음 P개의 묶음부터, 마지막 P개 묶음까지 순차적으로 출력하는 단계
5. 복수의 시냅스 유닛(730)의 제1곱셈기 각각을 통해, 모든 시냅스 유닛(730)의 가중치 메모리에서 P개씩 순차적으로 출력되는, 현재 뉴런의 입력 연결선의 가중치와 복수의 뉴런값 메모리(720)의 출력값을 곱하는 단계
6. 덧셈기 트리(751)를 이용하여 복수의 시냅스 유닛(730)의 P개 출력을 병렬로 합산하고, 누산 덧셈기(753)를 통해 순차적으로 합산하여 뉴런의 순입력을 계산하는 단계
7. 소마 유닛(754)을 이용하여 뉴런의 순입력에 활성화 함수를 적용한 값을 계산하여, 출력하는 단계
8. 현재 계층이 출력 계층이면, 하드웨어 뉴런 모듈(740)의 출력을 컴퓨팅 장치의 계산 결과로 배출하고, 아니면 다중화부(770)와 메모리 디코더(730)를 거쳐 복수의 뉴런값 메모리(720)의 해당 주소에 저장하는 단계
단계 5에서, 가중치 또는 복수의 뉴런값 메모리(720)의 출력값에 값이 유효하지 않음을 나타내는 식별 비트가 설정되어 있으면, 곱셈의 결과는 입력값과 무관하게 0이 된다.
단계 2와 같이, 입력 뉴런의 값은 첫 번째 은닉 계층의 뉴런을 계산하는데 사용되며, 계산된 뉴런의 출력값은 복수의 뉴런값 메모리(720)에 저장되고, 저장된 뉴런의 출력값이 다시 다음 계층의 뉴런의 출력 값을 계산하는데 사용되며, 이와 같은 과정이 반복되어 최종적으로는 출력 계층의 뉴런의 값이 계산될 수 있다.
완전 연결된 다중계층 신경망에서는, 같은 계층의 모든 뉴런은 동일한 값(이전 계층의 뉴런의 출력값)을 입력으로 받으므로, 복수의 뉴런값 메모리(720)에 각 계층의 뉴런의 출력값을 분산 저장하고, 특정 계층을 계산할 때 이전 계층의 뉴런의 출력값을 해당 계층의 모든 뉴런에 반복적으로 제공함으로써 계산을 수행할 수 있다.
한편, 도 1 내지 도 7에서 설명된 컴퓨팅 장치는 분류 모드에 적합하며, 전술된 바와 같이 학습 모드에서는 역방향 네트워크 연산에 의해 연결선의 순서가 달라지기 때문에, 순방향 및 역방향 네트워크 연산이 모두 가능한 컴퓨팅 장치가 필요하다.
이하 도면에서는 학습 모드에 이용될 수 있는 컴퓨팅 장치 및 방법이 설명되며, 이러한 컴퓨팅 장치 및 방법은 분류 모드에서도 이용가능하다.
도 8은 본 발명의 다른 실시예에 따른 다중 계층 신경망을 위한 컴퓨팅 장치를 설명하기 위한 도면이다. 도 9는 메모리의 저장값을 나타내는 도면이며, 도 10은 가중치 메모리의 저장값을 나타내는 도면이다.
도 8에서는 시냅스 유닛이 3개인 경우가 일실시예로서 설명되나, 실시예에 따라서 시냅스 유닛의 개수는 다양하게 설계될 수 있다. 그리고 이하에서, 제1계층은 입력 계층, 은닉 계층 및 출력 계층 중 하나이다. 제2계층은 제1계층과 인접한 계층으로서, 네트워크 연산 방향에 따라 결정된다. 예를 들어 순방향 네트워크 연산에서, 제1계층이 입력 계층일 경우 제2계층은 은닉 계층이며, 제1계층이 은닉 계층일 경우, 제2계층은 출력 계층이다. 그리고 역방향 네트워크 연산에서, 제1계층이 출력 계층일 경우 제2계층은 은닉 계층이다.
전술된 바와 같이, 도 8에서 설명되는 컴퓨팅 장치(800)는 학습 모드를 지원하기 위해, 도 1에서 설명된 컴퓨팅 장치(100)에 기반하여, 메모리에 저장된 값을 쉬프트시켜 시냅스 유닛으로 출력하고, 이에 대응하여 가중치가 메모리의 출력값에 적용될 수 있도록 한다. 즉, 본 발명에 따른 컴퓨팅 장치(800)는 뉴런의 출력값 및 가중치를 쉬프트시켜 출력하되, 뉴런의 개수가 시냅스 유닛의 개수보다 많은 경우, 뉴런의 개수 및 시냅스 유닛의 개수에 따라서 뉴런의 출력값 및 가중치를 기 설정된 메모리 주소에 저장할 수 있다.
도 8에 도시된 바와 같이, 본 발명에 따른 다중 계층 신경망을 위한 컴퓨팅 장치(800)는 메모리 모듈(810), 하드웨어 뉴런 모듈(820) 및 제어 유닛(830)을 포함한다.
메모리 모듈(810)은 다중 계층 신경망의 입력 계층의 입력 뉴런에 대한 입력값을 저장하는 복수의 뉴런값 메모리(811 내지 813) 및 쉬프트 레지스터(814)를 포함한다. 메모리 모듈(810)은 제어 신호에 응답하여, 동일한 메모리 주소에 저장된 입력값을 병렬적으로 시냅스 유닛(121 내지 123)으로 출력하되, 은닉 뉴런 각각에 대한 입력값을 쉬프트시켜 출력한다. 입력값은 쉬프트 레지스터(814)에 의해 쉬프트되며 출력되고, 쉬프트 레지스터(814)는 제어 유닛(830)의 제어 신호에 응답해 제어될 수 있다.
하드웨어 뉴런 모듈(820)은 복수의 시냅스 유닛(821 내지 823) 및 연산 유닛(824)을 포함한다. 복수의 시냅스 유닛(821 내지 823)은 메모리 모듈(810)의 출력값에 가중치를 적용하며, 뉴런값 메모리(811 내지 813) 별로 할당되어 뉴런값 메모리(811 내지 813)와 연결된다. 연산 유닛(824)는 시냅스 유닛의 출력값을 이용하여, 기 설정된 연산을 수행한다. 여기서, 가중치는 가중치 메모리에 저장된 제1 및 제2가중치일 수 있다.
복수의 시냅스 유닛(821 내지 823)은 각각 가중치 메모리를 포함할 수 있다. 즉, 가중치 메모리는 시냅스 유닛별로 할당되며 입력값이 쉬프팅되어 출력되는 것과 대응하여, 가중치는 쉬프트되어 가중치 메모리에 저장될 수 있다. 가중치 메모리는 입력 뉴런 및 은닉 뉴런을 연결하는 연결선에 할당된 제1가중치와, 은닉 뉴런 및 출력 뉴런을 연결하는 연결선에 할당된 제2가중치를 저장할 수 있다.
제어 유닛(830)은 입력값의 쉬프트에 따라서, 가중치를 쉬프트시켜 가중치 메모리에 저장한다. 그리고, 도 1의 제어 유닛(130)과 같이, 뉴런 및 시냅스 유닛의 개수에 따라 메모리 및 가중치 메모리에 저장되는 값을 제어할 수 있다.
도 1에서 설명된 바와 같이, 하드웨어 뉴런 모듈(820)의 출력값은 다시 메모리 모듈(810)로 피드백되어 저장되며, 하드웨어 뉴런 모듈(820)은 제2가중치를 이용하여 출력 계층에 대한 연산을 수행한다. 그리고 출력 계층에 대한 연산은 다시 메모리 모듈(810)로 피드백되어 저장되며, 역방향 네트워크 연산이 수행될 수 있다.
결국, 다시 표현하면, 메모리 모듈(810)은 제1계층의 뉴런에 대한 출력값을 저장하는 복수의 뉴런값 메모리(811)를 포함하며, 출력값을 쉬프트시켜 출력한다. 메모리별로 할당된 복수의 시냅스 유닛(821 내지 823)은 제1계층의 뉴런과 제2계층의 뉴런을 연결하는 연결선에 할당된 가중치를 출력값에 적용한다. 시냅스 유닛별로 할당된 복수의 가중치 메모리는 가중치를 저장하며, 제어 유닛(830)은 출력값의 쉬프트에 따라서, 가중치를 쉬프트시켜 가중치 메모리에 저장한다.
이하에서는 도 2, 9 및 10을 참조하여, 본 발명에 따른 컴퓨팅 장치를 보다 자세히 설명하기로 한다.
도 9는, 도 2에 도시된 다중 계층 신경망에 대한 뉴런의 출력값이 저장된 복수의 뉴런값 메모리(811 내지 813)의 메모리 주소를 나타낸다. 도 10은 도 2에 도시된 다중 계층 신경망에 대한 가중치가 저장된 복수의 가중치 메모리(W1, W2, W3)의 메모리 주소를 나타낸다. 보다 구체적으로 도 10(a)는 도 1의 컴퓨팅 장치(100)의 가중치 메모리에 대한 도면이며, 도 10(b)는 도 8의 컴퓨팅 장치(800)의 가중치 메모리에 대한 도면이다.
도 9를 참조하면, 복수의 뉴런값 메모리(811 내지 813)는 도 3(a)와 같이 뉴런의 출력값을 저장한다. 오차값 e2 0 및 e2 1는 출력 뉴런의 출력값으로서, 전술된 바와 같이 학습 모드에서는 출력 계층의 출력값과 옳은 분류값을 나타내는 표식을 비교하여 오차값이 도출되기 때문에, 메모리 주소(address 3)에는 오차값이 저장된다.
도 10(a)를 참조하면, 은닉 계층과 출력 계층 사이의 연결선에 대한 가중치는 시냅스 유닛의 개수(3개)에 따라서, 가중치 메모리(W1, W2, W3)의 서로 다른 메모리 주소(address 5 내지 8)에 나뉘어 저장됨을 알 수 있다. 예를 들어, 5개의 은닉 뉴런과 y2 0를 출력하는 0번째 출력 뉴런 사이의 가중치는 address 5 및 address 6에 나뉘어 저장된다.
도 10(b)를 참조하면, 도 10(a)와 비교하여, 가중치가 쉬프트되어 저장되어 있음을 알 수 있다. 예를 들어, y0 0를 출력하는 0번째 입력 뉴런과, 5개의 은닉 뉴런 사이의 가중치(w1 00, w1 01, w1 02, w1 03, w1 04)는 메모리 주소 address 0부터 address 5까지 순차적으로 저장되대, 하나씩 쉬프트되어 저장된다. 그리고 가중치(w1 00, w1 01, w1 02, w1 03, w1 04)의 쉬프트와 마찬가지로 나머지 입력 뉴런과 5개의 은닉 뉴런 사이의 가중치 역시 하나씩 쉬프트되어 저장된다.
복수의 뉴런값 메모리(811 내지 813)에 저장된 값은 쉬프트 레지스터(814)에 의해 쉬프트되어 시냅스 유닛(821 내지 823)으로 전달되며, 복수의 시냅스 유닛(821 내지 823)은 쉬프트되어 저장된 가중치를 입력값에 적용함으로써, 오류없이 입력값에 가중치를 적용할 수 있다.
도 11은 도 2의 다중 계층 신경망에 포함된 은닉 계층 및 출력 계층에서 연산되어 생성되는 뉴런의 출력값을 나타내는 도면으로서, 도 11에는 순방향 네트워크 연산(forward) 및 역방향 네트워크 연산(backward)에 따른 뉴런의 출력값이 도시된다.
먼저 순방향 네트워크 연산에서, 도 9와 같이 저장된 입력 뉴런의 출력값은 메모리 모듈(810)에 저장되어 하드웨어 뉴런 모듈(120)로 제공된다. 이 때, 입력 뉴런의 출력값, 즉 하드웨어 뉴런 모듈(120)로 제공되는 입력 뉴런에 대한 입력값(y0 0, y0 1, y0 2)은 하나씩 쉬프트되어 출력된다. 시냅스 유닛(821 내지 823)은 입력값에 대해 입력 뉴런 및 은닉 뉴런을 연결하는 연결선에 할당된 가중치를 적용하고, 연산 유닛(824)는 은닉 뉴런 각각에 대한 5개의 출력값(y1 0, y1 1, y1 2, y1 3, y1 4)을 생성한다.
전술된 바와 같이, 입력값(y0 0, y0 1, y0 2)의 쉬프트에 대응되도록, 가중치 역시 쉬프트되어 저장되기 때문에, 시냅스 유닛(821 내지 823)은 기 설정된 가중치를 오류없이 입력값에 적용할 수 있다. 예를 들어, 도 10(b) 및 도 11을 참조하면, 입력값(y0 0)이 쉬프트되는 형태로, y0 0를 출력하는 0번째 입력 뉴런과 은닉 뉴런을 연결하는 연결선의 가중치(w1 00, w1 01, w1 02, w1 03, w1 04) 역시 쉬프트됨을 알 수 있다.
은닉 뉴런 각각에 대한 5개의 출력값(y1 0, y1 1, y1 2, y1 3, y1 4)은 도 9에 도시된 바와 같이 2개의 메모리 주소에 나뉘어 저장되며, 시냅스 유닛(821 내지 823)은 메모리 주소(address 1, address 2)에 저장된 은닉 뉴런의 출력값을 2번에 걸쳐 병렬적으로 메모리 모듈(810)로부터 제공받는다.
시냅스 유닛(121 내지 123)은 은닉 뉴런의 출력값에 대해 은닉 뉴런 및 출력 뉴런을 연결하는 연결선에 할당된 가중치를 적용하고, 연산 유닛(824)은 출력 뉴런 각각에 대한 2개의 출력값(e2 0, e2 1)을 생성한다. 연산 유닛(124)은 메모리 주소(address 1)에 대한 연산을 수행(e2 0', e2 1')하고, 메모리 주소(address 2)에 대한 연산 결과를 더하여, 최종적으로 출력 뉴런 각각에 대한 2개의 출력값(e2 0, e2 1)을 생성한다.
다음 역방향 네트워크 연산에서, 메모리 주소 address 3에 저장된 출력 뉴런에 대한 출력값(e2 0, e2 1)은 쉬프트되어 시냅스 유닛(821 내지 823)으로 제공된다. 시냅스 유닛(121 내지 123)은 출력 뉴런의 출력값에 대해 은닉 뉴런 및 출력 뉴런을 연결하는 연결선에 할당된 가중치를 적용하고, 5개의 출력값(e1 0, e1 1, e1 2, e1 3, e1 4)을 생성한다.
한편, 본 발명에 따른 컴퓨팅 장치(800)는 시냅스 유닛에서 입력값에 대한 가중치를 호출할 수 있도록 가중치 메모리 주소를 제공하는 가중치 메모리 주소 생성기를 더 포함할 수 있다. 이하 도면에서 자세히 설명하기로 한다.
도 12는 본 발명의 일실시예에 다른 가중치 메모리 주소 생성기를 설명하기 위한 도면이며, 도 13 및 도 14는 가중치 메모리 주소 생성기에서 생성되는 가중치 메모리 주소를 설명하기 위한 도면이다.
본 발명에 따른 가중치 메모리 주소 생성기(1200)는 제1계층의 뉴런의 개수 및 시냅스 유닛의 개수를 이용하여, 가중치 메모리 주소를 생성한다. 도 12에 도시된 바와 같이, 본 발명에 따른 가중치 메모리 주소 생성기(1200)는 가중치 주소 메모리(1210), 다중화기(1220), 쉬프트 레지스터(1230), 모듈러 증가기(1240) 및 주소 덧셈기(1250)를 포함한다.
쉬프트 레지스터(1230)는 제1계층의 뉴런의 개수 및 시냅스 유닛의 개수에 따라서 결정되는 카운팅 값 또는 기 설정된 프리셋값을 쉬프트하여 출력한다. 쉬프트 레지스터(1230)는 가중치 주소 입력을 통해 카운팅 값을 제공받는다.
가중치 주소 메모리(1210)는 프리셋값을 저장하며, 다중화기(1220)는 프리셋값 또는 가중치 주소 입력을 쉬프트 레지스터(1230)로 제공한다.
주소 덧셈기(1250)는 제1계층의 첫번째 가중치 메모리 주소를 나타내는 오프셋 입력값과 쉬프트 레지스터(1230)의 출력값을 더하여, 가중치 메모리 주소를 출력한다.
모듈러 증가기(1240)는 쉬프트 레지스터의 출력값, 제1계층의 뉴런의 개수 및 시냅스 유닛의 개수를 이용하여, 쉬프트되어 가중치 메모리에 저장된 가중치에 대한 정보를 제공한다.
보다 구체적으로, 쉬프트 레지스터(1230)는 초기값으로 설정되는데, 초기값은 각 계층 별로 이전 계층의 뉴런의 개수 및 시냅스 유닛의 개수에 따라 결정되는 카운팅 값(bpni)이다. 여기서 카운팅 값은 0부터 시작하며 ceil(NL-1/P)까지 순차적으로 1씩 증가하는 값이다.
모듈러 증가기(1240)는 입력 in+1과, ceil(NL-1/P) 값에 대한 모듈러 연산을 수행하며, mod(in+1, ceil(NL-1/P))에 대한 계산값을 쉬프트 레지스터(1230)로 출력한다. 모듈러 증가기(1240)의 모듈러 연산은 제어 유닛에 의해 인에이블 또는 디스에이블될 수 있으며, 순방향 네트워크 연산에서 인에이블되고, 역방향 네트워크 연산에서 디스에이블된다.
가중치 주소 메모리(1210)는 시냅스 유닛의 개수에 대응되며, 역방향 네트워크 연산에서, 프리셋값을 쉬프트 레지스터(1230)로 제공한다. 프리셋값은 역방향 네트워크 연산에서 제2계층에 포함된 뉴런 각각에 대한 첫번째 가중치 메모리 주소일 수 있다.
도 10, 도 13 및 도 14를 참조하여, 가중치 메모리 주소 생성기(1200)를 보다 상세히 설명하면, 은닉 계층에 대한 제1순방향 네트워크 연산(L1←L0)에서, 입력 뉴런의 개수는 3이고, 시냅스 유닛의 개수도 3이므로 카운팅 값(bpni)은 0으로 유지된다. 따라서 쉬프트 레지스터(1230)는 0으로 설정된다.
그리고 제1순방향 네트워크 연산(L1←L0)에서, ceil(NL-1/P) 값은 1이고, 입력 in+1 역시 1이므로 모듈러 증가기(1240)의 출력값은 0이다. 따라서 쉬프트 레지스터(1230)는 제1순방향 네트워크 연산(L1←L0)에서, 0을 순환하여 출력한다.
오프셋(offset) 입력값은 각 계층의 첫번째 가중치 메모리 주소(W_OFFSETL), 예를 들어, 입력 계층의 경우 도 10에 도시된 바와 같이, address 0으로 설정되고, ceil(NL-1/P)만큼씩 증가된다. 따라서 제1순방향 네트워크 연산(L1←L0)에서, 오프셋(offset) 입력값은 0에서부터 4까지 1씩 증가한다.
따라서, 주소 덧셈기(1250)는 오프셋(offset) 입력값과 쉬프트 레지스터(1230)의 출력값을 더하여 가중치 메모리 주소(W1(C), W2(C), W3(C)를 출력한다. 도 13에서, 가중치 메모리 주소(W1(C), W2(C), W3(C)가 각각 박스 내에 해당 주소의 가중치(도 10(b) 참조)와 함께 도시되어 있다. 박스 각각에서 괄호 내의 값은 가중치 메모리 주소이며, 괄호 앞의 값은 쉬프트 레지스터(1230)의 출력값을 나타낸다.
이후, 제2순방향 네트워크 연산(L2←L1)에서, 카운팅 값(bpni)은 0으로 시작하지만, 은닉 뉴런의 개수는 5이므로 1씩 증가한다. 따라서 쉬프트 레지스터(1230)는 0으로 설정되지만 이후 1로 설정된다.
오프셋(offset) 입력값은 은닉 계층의 첫번째 가중치 메모리 주소(W_OFFSETL)가 도 10에 도시된 바와 같이, address 5이므로, 5로 설정되며, 은닉 뉴런의 개수는 5이므로 ceil(NL-1/P) 값은 2이고, 따라서 2씩 증가한다.
은닉 뉴런의 개수는 5이므로 ceil(NL-1/P) 값은 2이고, 입력 in+1 역시 1이므로, 모듈러 증가기(1240)의 출력값은 1이다. 따라서, 가중치 메모리 주소(W1(C))에 대응하는 쉬프트 레지스터의 출력값은 1이 된다. 이에 따라, 제1가중치 메모리(W1)에 대한 메모리 주소는 다른 메모리 주소(7)와 달리 8이며, 이는 쉬프트되어 가중치 메모리에 저장된 가중치에 대한 메모리 주소를 반영하는 주소이다.
이후 1이 쉬프트 레지스터(1230)에 의해 순환되어야 하지만 카운팅 값(bpni)에 의해 1로 설정되어 모든 출력값이 1이 된다. 이후, 쉬프트 레지스터(1230)의 출력값에 의해 입력 in+1은 2가 되고 따라서, 모듈러 증가기(1240)의 출력값은 다시 0이 되며, 가중치 메모리 주소(W1(C)에 대응하는 쉬프트 레지스터의 출력값은 0이 된다.
이후, 역방향 네트워크 연산(L1←L2)에서, 출력 뉴런의 개수는 2이고, 시냅스 유닛의 개수도 3이므로 카운팅 값(bpni)은 0으로 유지된다.
역방향 네트워크 연산(L1←L2)에서, 오프셋(offset) 입력값은 은닉 계층의 첫번째 가중치 메모리 주소(5)로 고정된다. 그리고 쉬프트 레지스터(1230)는 가중치 주소 메모리에 저장된 프리셋값과 카운팅값을 합한 값으로 설정된다.
프리셋값은 출력 뉴런 각각에 대한 첫번째 가중치 메모리 주소(WA_OFFSETL)일 수 있는데, 출력 뉴런 각각에 대한 가중치 메모리 주소는 도 10(b)에 도시된 address 5 내지 8이며, 각각 2개의 메모리 주소를 이용한다. 다만 프리셋값을 위해 출력 뉴런 각각에 대한 가중치 메모리를 address 0부터 저장한다고 한다면, 출력 뉴런 각각에 대한 가중치 메모리 주소는 address 0 내지 4가 되며, 이 때, 첫번째 출력 뉴런에 대한 첫번째 가중치 메모리 주소는 address 0이며, 두번째 출력 뉴런에 대한 첫번째 가중치 메모리 주소는 address 2이다.
즉, 출력 뉴런은 2개이기 때문에, 프리셋값은 2개이며, 따라서 쉬프트 레지스터 A는 0을 출력하고 쉬프트 레지스터 B는 2를 출력한다. 역방향 네트워크 연산에서 모듈러 증가기(1240)는 디스에이블되고 따라서, 입력 in+1에 의해 쉬프트 레지스터 A는 3을 출력한다.
도 14는 도 11 및 도 13에서 설명된 가중치를 함께 도시한 도면으로서, 순방향 네트워크 연산 및 역방향 네트워크 연산에서 뉴런 출력 값 각각에 대해 가중치가 정확하게 적용됨을 알 수 있다.
한편, 실시예에 따라서, 본 발명에 따른 컴퓨팅 장치(800)는 별도의 가중치 메모리 주소 생성기없이 가중치 메모리 주소와 연결선에 할당된 가중치와의 관계가 매핑된 매핑 테이블을 이용하여, 가중치를 호출할 수도 있다. 또한 가중치 메모리 주소 생성기는 뉴런의 출력값에 맞는 가중치가 적용될 수 있도록 다양한 형태로 설계될 수 있다.
결국, 본 발명에 따르면, 뉴런의 출력값을 쉬프트하여 시냅스 유닛으로 제공하고 뉴런의 출력값이 쉬프트됨에 따라 가중치도 쉬프트하여 저장하여 호출함으로써, 오류없이 다중 계층 신경망에 대한 연산이 수행될 수 있다.
또한 본 발명에 따르면, 뉴런의 출력값을 시냅스 유닛의 개수만큼씩 순환시키고 이에 따라 적절한 가중치가 제공될 수 있도록 가중치 메모리 주소 생성기가 제공된다.
도 15는 본 발명의 다른 실시예에 따른 다중 계층 신경망을 위한 컴퓨팅 방법을 설명하기 위한 도면이다. 도 15에서는 도 8의 컴퓨팅 장치의 컴퓨팅 방법이 일실시예로서 설명된다.
본 발명에 따른 컴퓨팅 장치는 제1계층의 뉴런에 대한 출력값을 복수의 메모리에 저장(S1510)하고, 제1계층의 뉴런 각각에 대한 출력값을 하나씩 쉬프트시켜 출력(S1520)한다. 전술된 바와 같이, 제1계층은 입력 계층, 은닉 계층 및 출력 계층 중 하나일 수 있으며, 제2계층은 제1계층과 인접한 계층으로서, 네트워크 연산 방향에 따라 결정될 수 있다.
그리고 컴퓨팅 장치는 메모리별로 할당된 복수의 시냅스 유닛을 이용하여, 제1계층의 뉴런과 제2계층의 뉴런을 연결하는 연결선에 할당된 가중치를, 출력값에 적용(S1530)한다. 이 때, 컴퓨팅 장치는 출력값의 쉬프트에 따라서, 가중치를 쉬프트시켜 가중치 메모리에 저장(S1540)한다.
도 8 내지 도 14에서 설명된 컴퓨팅 장치의 구성요소는 프로세스적인 관점에서 용이하게 해석될 수 있으며, 본 발명에 따른 컴퓨팅 방법에 채용될 수 있다.
도 16은 본 발명의 구체적 제2실시예에 따른 다중 계층 신경망을 위한 컴퓨팅 장치를 설명하기 위한 도면이다.
도 16에 도시된 바와 같이, 본 발명에 따른 컴퓨팅 장치는 메모리 모듈(1610), 하드웨어 뉴런 모듈(1650), 제어 유닛(1680) 및 다중화부(1690)를 포함한다. 그리고 도 12의 가중치 메모리 주소 생성기(1200)를 더 포함할 수 있다.
메모리 모듈(1610)은 복수의 뉴런값 메모리(1620), 메모리 디코더(1630) 및 쉬프트 레지스터(1640)를 포함하며, 하드웨어 뉴런 모듈(1650)은 복수의 시냅스 유닛(1660) 및 연산 유닛(1670)를 포함한다. 복수의 뉴런값 메모리(1620) 및 복수의 시냅스 유닛(1660)은 모두 P개(여기서, P는 자연수임)이며, 연산 유닛(1670)은 덧셈기 트리(1671), 누산 덧셈기(1672), 누산 메모리(1673) 및 소마 유닛(1674)을 포함한다.
복수의 시냅스 유닛(1660) 각각은 다중 계층 신경망의 계층간 연결선의 가중치를 저장하는 가중치 메모리와, 입력값과 가중치를 곱하는 곱셈기를 포함한다.
제어 유닛(1680)은 연결선 가중치의 초기값을 다음과 같은 방법으로 시냅스 유닛(1660)의 가중치 메모리에 저장한다. 즉, 모든 은닉 계층과 출력 계층 L에 대하여, L-1 번째 과 L 번째 계층 사이의 연결선을 저장하는 가중치 메모리 영역의 시작 주소를 W_OffsetL이라 할 때, 계층 L의 j 번째 뉴런의 i 번째 연결선의 가중치는 i mod P 번째 시냅스유닛의 W_OffsetL + floor(i / P) mod ceil(NL-1 / P) 번째 주소에 저장한다.
덧셈기 트리(1671)는 복수의 시냅스 유닛(1660)의 출력을 더하여 누산 덧셈기(1672)로 전달하며, 누산 덧셈기(1672)는 누산 메모리(1673)을 이용하여 입력값을 순차적으로 누산하여 더한다. 소마 유닛(1674)은 누산 덧셈기(1672)의 출력에 대하여, 기 설정된 함수의 연산을 수행한다. 특히, 소마 유닛(1674)은 기 설정된 분류값을 나타내는 표식(제2입력)을 이용하여 출력 계층의 출력값에 대한 오차값을 출력할 수 있다.
컴퓨팅 장치에 포함되는 모든 구성요소는 시스템 클록으로 동기화되는 파이프 라인 회로로 구성되며, 모든 구성요소 사이와 모든 유닛 사이의 연결 사이에는 파이프 라인 레지스터가 배치되어, 전체 시스템이 하나의 시스템 클록으로 동기화되는 파이프라인 회로로 구현될 수 있다.
제어 유닛(1680)은 은닉 계층 및 출력 계층에 포함되는 뉴런 각각으로 입력되는 연결선의 개수가 P의 배수가 되도록 하여, 순차적으로 P개씩 가중치 메모리에 낮은 주소부터 차례로 저장한다. 이 때, 제어 유닛(1680)은 도 10(b)에 도시된 바와 같이, 뉴런의 순서대로 하나씩 업쉬프트시켜 가중치 메모리에 저장한다. 또한 저장값의 유효성을 나타내는 식별 비트를 함께 저장할 수 있다.
N 개의 연결선을 j 만큼 업시프트시키는 것은, 모든 연결선 i 각각을 mod(j + i, N)의 위치에 재배치하는 것과 대응된다. 그리고 각 계층의 첫 번째 가중치 메모리의 주소 W_OFFSETL는 제어유닛(1680)에 저장된다.
또한 제어 유닛(1680)은 전술된 바와 같이, 뉴런의 출력값을 시냅스 유닛의 개수만큼씩, 즉, P개씩 묶어서 낮은 메모리 주소부터 순차적으로 저장할 수 있다. 그리고 제어 유닛(1680)은 출력 뉴런의 오차값 또한 시냅스 유닛의 개수만큼씩 메모리에 저장할 수 있다. 또한 저장값의 유효성을 나타내는 식별 비트를 함께 저장할 수 있다. 각 계층의 첫 번째 뉴런 출력값 메모리의 주소 X_OFFSETL는 제어 유닛(1680)에 저장된다.
또한 제어 유닛(1680)은 역방향 네트워크 연산을 위해 컴퓨팅 장치를 전반적으로 제어하며, 다중 계층 신경망 구조에 대한 정보를 이용하여, 입력값 및 연산값의 저장, 저장값의 출력 등을 제어한다. 보다 구체적으로 제어 유닛(1680)은, 일실시예로서 하기와 같은 단계로 제어를 수행할 수 있다.
1. 컴퓨팅 장치의 제1입력을 통해 입력 뉴런의 값을 제공하고, 메모리 디코더(1630) 및 복수의 뉴런값 메모리(1620)의 쓰기 포트를 통해, 복수의 뉴런값 메모리(1620)의 해당 주소에 입력값을 순차적으로 저장하는 단계
2. 다중 계층 신경망의 첫 번째 은닉 계층부터 마지막 출력 계층까지 순차적으로 하기의 제3단계 내지 14단계를 실행하는 단계
3. 카운팅 값(bpni)을 0에서 시작하여 ceil(NL-1/P)-1까지 1씩 순차적으로 증가시키면서, 하기의 제4단계 내지 14단계를 실행하는 단계
4. 오프셋 입력값(offset)을 W_OFFSETL으로 설정하는 단계
5. 가중치 메모리 주소 생성기(1200)의 가중치 주소 입력을 통해, 쉬프트 레지스터(1220)의 값을 카운팅 값(bpni)으로 설정하는 단계
6. 복수의 뉴런값 메모리(1620)의 읽기 포트를 통해 X_OFFSETL -1 + 카운팅 값(bpni) 주소에 저장된 P개 묶음의 뉴런 출력값을 쉬프트 레지스터(1640)에 저장하는 단계
7. 현재 계층의 모든 뉴런 각각에 대해 하기의 제8단계 내지 14단계를 파이프라인 방식으로 실행하는 단계
8. 시냅스 유닛(1660)의 제1곱셈기를 통해, 쉬프트 레지스터(1640)의 출력인 P개의 뉴런 출력값과 가중치 메모리 주소 생성기(1200)에 의해 주소로 선택되어 시냅스 유닛(1660)의 가중치 메모리에서 출력되는 P개의 가중치값을 각각 곱하여, P개의 시냅스 입력을 계산하는 단계
9. 현재 계층의 뉴런의 번호를 j라 할 때, 덧셈기 트리(1671)를 통해 P개의 시냅스 입력을 병렬로 합산하고 합산한 값을, 카운팅 값(bpni)이 0이면 누산 메모리(1673)의 j번째 주소에 저장하고 카운팅 값(bpni)이 0이 아니면 누산 덧셈기(1672)를 통해 누산 메모리(1673)의 j번째 주소에 저장된 값과 합산하여 누산 메모리(1673)의 j번째 주소에 다시 저장하는 단계
10. 카운팅 값(bpni) = ceil(NL-1/P)-1 이면, 누산 메모리(1673)의 j번째 주소의 값을 소마 유닛(1674)의 입력으로 제공하고, 소마 유닛(1674)을 통해 기 설정된 연산을 수행하는 단계
11. 소마 유닛(1674)의 출력값을 다중화기(1690) 및 메모리 디코더(1630)을 이용하여 복수의 뉴런값 메모리(1620)에 저장하는 단계
12. 오프셋 입력값(offset)을 ceil(NL-1/P)만큼 증가시키는 단계
13. 쉬프트 레지스터(1640)를 한 스텝 순환 쉬프트시키는 단계
14. 가중치 메모리 주소 생성기(1200)의 쉬프트 레지스터(1230)를 한 스텝 업시프트시키되, 모듈러 증가기(1240)의 연산 값이 0이면 첫번째 시프트 레지스터(A)를 0으로 설정하는 단계
15. 다중 계층 신경망의 마지막 은닉 계층부터 첫 번째 은닉계층까지 역방향의 순차적으로 제16단계 내지 26단계를 실행하는 단계
16. 오프셋 입력값(offset)을 W_OFFSETL + 1으로 설정하는 단계
17. 카운팅 값(bpni)을 0에서 시작하여 ceil(NL+1/P)-1 까지 1씩 순차적으로 증가시키면서 하기의 제18단계 내지 26단계를 실행하는 단계
18. 가중치 메모리 주소 생성기(1200)의 쉬프트 레지스터(1230)의 값을, 가중치 주소 메모리(1210)의 WA_OFFSETL+카운팅 값(bpni) 번째 주소에 저장된 값으로 설정하는 단계
19. 복수의 뉴런값 메모리(1620)의 읽기 포트를 통해 X_OFFSETL +1 + 카운팅 값(bpni) 주소에 저장된 P개 묶음의 뉴런의 오류값을 쉬프트 레지스터(1640)에 저장하는 단계
20. 현재 계층의 모든 뉴런 각각에 대해 하기의 제21단계 내지 26단계를 파이프라인 방식으로 실행하는 단계
21. 시냅스 유닛(1660)의 제1곱셈기를 통해, 쉬프트 레지스터(1640)의 출력인 P개의 뉴런 출력값과 가중치 메모리 주소 생성기(1200)에 의해 주소로 선택되어 가중치 메모리에서 출력되는 P개의 가중치 출력값 각각을 곱하여 P개의 시냅스 입력을 계산하는 단계
22. 현재 계층의 뉴런의 번호를 j라 할 때, 덧셈기 트리(1671)를 통해 P개의 시냅스 입력을 병렬로 합산하고 합산한 값을, 카운팅 값(bpni)이 0이면 누산 메모리(1673)의 j번째 주소에 저장하고 카운팅 값(bpni)이 0이 아니면 누산 덧셈기(1672)를 통해 누산 메모리(1673)의 j번째 주소에 저장된 값과 합산하여 누산 메모리(1673)의 j번째 주소에 다시 저장하는 단계
23. 카운팅 값(bpni) = ceil(NL-1/P)-1 이면, 누산 메모리(1673)의 j번째 주소에 저장된 값을 소마 유닛(1674)로 제공하고, 소마 유닛(1674)을 통해 기 설정된 연산을 수행하는 단계
24. 소마 유닛(1674)의 출력값을 다중화기(1690)와 메모리 디코더(1630)를 이용하여 복수의 뉴런값 메모리(1620)의 해당 위치에 저장하는 단계
25. 쉬프트 레지스터(1640)를 한 스텝 순환 쉬프트시키는 단계
26. 가중치 메모리 주소 생성기(1200)의 쉬프트 레지스터(1230)를 한 스텝 업시프트시키되, 모듈러 연산을 적용하지 않고, 마지막 쉬프트 레지스터(C)의 출력값에 1을 더하여 첫번째 쉬프트 레지스터(A)로 제공하는 단계
27. 다중 계층 신경망의 첫 번째 은닉 계층부터 마지막 출력 계층까지 순차적으로 하기의 제28단계 내지 36단계를 실행하는 단계
28. 카운팅 값(bpni)을 0에서 시작하여 ceil(NL-1/P)-1 까지 1씩 순차적으로 증가시키면서 하기의 제29단계 내지 36단계를 실행하는 단계
29. 오프셋 입력값(offset)을 W_OFFSETL으로 설정하는 단계
30. 가중치 메모리 주소 생성기(1200)의 가중치 주소 입력을 통해, 쉬프트 레지스터(1230)의 값을 카운팅 값(bpni)으로 설정하는 단계
31. 복수의 뉴런값 메모리(1620)의 읽기 포트를 통해 X_OFFSETL -1 + 카운팅 값(bpni) 주소에 저장된 P개 묶음의 뉴런 출력값을 쉬프트 레지스터(1640)에 저장하는 단계
32. 현재 계층의 모든 뉴런 각각에 대해 하기의 제33단계 내지 36단계를 파이프라인 방식으로 실행하는 단계
33. 소마 유닛(1674)의 연산값을 이용하여 가중치를 갱신하고, 시냅스 유닛(1660)의 가중치 메모리에 저장하는 단계
34. 오프셋 입력값(offset)을 ceil(NL-1/P)만큼 증가시키는 단계
35. 쉬프트 레지스터(1630)를 한 스텝 업시프트시키는 단계
36. 가중치 메모리 주소 생성기(1200)의 쉬프트 레지스터(1230)를 한 스텝 업시프트시키되, 모듈러 증가기(1240)의 연산 값이 0이면 첫번째 쉬프트 레지스터(A)를 0으로 설정하는 단계
앞서 설명한 기술적 내용들은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예들을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 하드웨어 장치는 실시예들의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (23)

  1. 입력 계층, 적어도 하나 이상의 은닉 계층 및 출력 계층을 포함하며, 완전 연결된 다중 계층 신경망을 위한 컴퓨팅 장치에 있어서,
    상기 입력 계층의 입력 뉴런에 대한 입력값을 저장하는 복수의 뉴런값 메모리를 포함하는 메모리 모듈;
    상기 메모리 모듈의 제1출력값에 기 설정된 가중치를 적용하며, 상기 메모리 별로 할당된 복수의 시냅스 유닛;
    상기 시냅스 유닛의 제2출력값을 이용하여, 기 설정된 연산을 수행하는 연산 유닛; 및
    상기 입력 뉴런의 개수 및 상기 시냅스 유닛의 개수에 따라서, 상기 뉴런값 메모리의 기 설정된 메모리 주소에 상기 입력값을 저장하는 제어 유닛
    을 포함하는 컴퓨팅 장치.
  2. 제 1항에 있어서,
    상기 제어 유닛은
    상기 입력 뉴런의 개수가 상기 시냅스 유닛의 개수보다 많은 경우, 상기 입력값 중 상기 시냅스 유닛 개수만큼씩을 상기 뉴런값 메모리의 제1메모리 주소에 저장하는
    컴퓨팅 장치.
  3. 제 2항에 있어서,
    상기 제어 유닛은
    상기 시냅스 유닛 개수보다 적은 나머지 입력값이 존재하는 경우, 상기 나머지 입력값을 상기 뉴런값 메모리의 제2메모리 주소에 저장하고, 기 설정된 값을 추가적으로 상기 제2메모리 주소에 저장하며,
    상기 제1출력값은
    상기 제1 및 제2메모리 주소에 저장된 값 및 상기 제1 및 제2메모리 주소에 저장된 값의 유효성을 나타내는 식별 비트를 포함하는
    컴퓨팅 장치.
  4. 제 3항에 있어서,
    상기 시냅스 유닛은
    상기 식별 비트에 따라서, 상기 가중치가 적용된 상기 제2출력값을 생성하는
    컴퓨팅 장치.
  5. 제 1항에 있어서,
    상기 메모리 모듈은
    제어 신호에 응답하여, 동일한 메모리 주소에 저장된 입력값을 병렬적으로 상기 시냅스 유닛으로 출력하는
    컴퓨팅 장치.
  6. 제 1항에 있어서,
    상기 연산 유닛의 제3출력값은
    상기 은닉 계층에 포함된 은닉 유런 각각에 대한 출력값이며,
    상기 제어 유닛은
    상기 은닉 뉴런의 개수 및 상기 시냅스 유닛의 개수에 따라서, 상기 제3출력값을 상기 메모리의 기 설정된 메모리 주소에 저장하는
    컴퓨팅 장치.
  7. 제 6항에 있어서,
    상기 제어 유닛은
    상기 은닉 뉴런의 개수가 상기 시냅스 유닛의 개수보다 많은 경우, 상기 제3출력값 중 상기 시냅스 유닛 개수만큼씩을 상기 뉴런값 메모리의 적어도 하나 이상의 제3메모리 주소에 저장하고,
    상기 시냅스 유닛 개수보다 적은 나머지 입력값이 존재하는 경우, 상기 나머지 입력값을 상기 뉴런값 메모리의 제4메모리 주소에 저장하는
    컴퓨팅 장치.
  8. 제 6항에 있어서,
    상기 연산 유닛의 제4출력값은
    상기 출력 계층에 포함된 출력 유런 각각에 대한 출력값이며,
    상기 시냅스 유닛은
    상기 메모리 모듈에 저장된 제3출력값에, 상기 은닉 뉴런 및 상기 출력 뉴런을 연결하는 연결선에 할당된 가중치를 적용하는
    컴퓨팅 장치.
  9. 제 6항에 있어서,
    상기 제어 유닛은
    상기 입력 뉴런의 개수 및 상기 시냅스 유닛의 개수에 따라서, 가중치 메모리의 기 설정된 메모리 주소에 상기 가중치를 저장하며,
    상기 가중치는
    상기 입력 뉴런 및 상기 은닉 뉴런을 연결하는 연결선에 할당된 가중치인
    컴퓨팅 장치.
  10. 입력 계층, 적어도 하나 이상의 은닉 계층 및 출력 계층을 포함하며, 완전 연결된 다중 계층 신경망을 위한 컴퓨팅 장치에 있어서,
    상기 은닉 계층의 은닉 뉴런에 대한 연산값을 저장하는 복수의 뉴런값 메모리를 포함하는 메모리 모듈;
    상기 메모리 모듈의 출력값에 상기 은닉 계층 및 상기 출력 계층 사이에 설정된 가중치를 적용하며, 상기 뉴런값 메모리 별로 할당된 복수의 시냅스 유닛;
    상기 시냅스 유닛의 출력값을 이용하여, 상기 출력 계층에 대한 연산을 수행하는 연산 유닛; 및
    상기 은닉 뉴런의 개수 및 상기 시냅스 유닛의 개수에 따라서, 상기 뉴런값 메모리의 기 설정된 메모리 주소에 상기 연산값을 저장하는 제어 유닛
    을 포함하는 컴퓨팅 장치.
  11. 입력 계층, 적어도 하나 이상의 은닉 계층 및 출력 계층을 포함하며, 완전 연결된 다중 계층 신경망을 위한 컴퓨팅 방법에 있어서,
    상기 입력 계층의 입력 뉴런에 대한 입력값을 복수의 뉴런값 메모리에 저장하는 단계;
    상기 뉴런값 메모리 별로 할당된 복수의 시냅스 유닛을 이용하여, 상기 입력 뉴런에 대한 입력값에 상기 은닉 계층의 은닉 뉴런에 대한 연산을 수행하는 단계;
    상기 은닉 계층에 대한 연산값을 상기 복수의 뉴런값 메모리에 저장하는 단계; 및
    상기 복수의 시냅스 유닛을 이용하여, 상기 은닉 계층에 대한 연산값에 상기 출력 계층에 대한 연산을 수행하는 단계를 포함하며,
    상기 입력값 또는 상기 연산값을 복수의 뉴런값 메모리에 저장하는 단계는
    상기 뉴런의 개수 및 상기 시냅스 유닛의 개수에 따라서, 상기 뉴런값 메모리의 기 설정된 메모리 주소에 상기 입력값 또는 연산값을 저장하는 컴퓨팅 방법.
  12. 제 11항에 있어서,
    상기 입력값 또는 연산값을 복수의 뉴런값 메모리에 저장하는 단계는
    상기 입력 뉴런의 개수가 상기 시냅스 유닛의 개수보다 많은 경우, 상기 입력값 중 상기 시냅스 유닛 개수만큼씩을 상기 뉴런값 메모리의 제1메모리 주소에 저장하고, 상기 시냅스 유닛 개수보다 적은 나머지 입력값이 존재하는 경우, 상기 나머지 입력값을 상기 뉴런값 메모리의 제2메모리 주소에 저장하며,
    상기 은닉 뉴런의 개수가 상기 시냅스 유닛의 개수보다 많은 경우, 상기 연산값 중 상기 시냅스 유닛 개수만큼씩을 상기 뉴런값 메모리의 제3메모리 주소에 저장하고, 상기 시냅스 유닛 개수보다 적은 나머지 연산값이 존재하는 경우, 상기 나머지 연산값을 상기 뉴런값 메모리의 제4메모리 주소에 저장하는
    컴퓨팅 방법.
  13. 입력 계층, 적어도 하나 이상의 은닉 계층 및 출력 계층을 포함하며, 완전 연결된 다중 계층 신경망을 위한 컴퓨팅 장치에 있어서,
    상기 입력 계층의 입력 뉴런에 대한 입력값을 저장하는 복수의 뉴런값 메모리를 포함하며, 상기 입력값을 쉬프트시켜 출력하는 메모리 모듈;
    상기 입력 뉴런 및 은닉 계층의 은닉 뉴런을 연결하는 연결선에 할당된 가중치를 상기 입력값에 적용하며, 상기 뉴런값 메모리별로 할당된 복수의 시냅스 유닛;
    상기 시냅스 유닛의 출력값을 이용하여, 기 설정된 연산을 수행하는 연산 유닛;
    상기 가중치를 저장하며, 상기 시냅스 유닛별로 할당된 복수의 가중치 메모리; 및
    상기 입력값의 쉬프트에 따라서, 상기 가중치를 쉬프트시켜 상기 가중치 메모리에 저장하는 제어 유닛
    을 포함하는 컴퓨팅 장치.
  14. 제 13항에 있어서,
    상기 메모리 모듈은
    제어 신호에 응답하여, 상기 입력값을 쉬프트시켜 출력하는 쉬프트 레지스터
    를 더 포함하는 컴퓨팅 장치.
  15. 제 13항에 있어서,
    상기 메모리 모듈은
    제어 신호에 응답하여, 동일한 메모리 주소에 저장된 입력값을 병렬적으로 상기 시냅스 유닛으로 출력하되, 상기 은닉 뉴런 각각에 대한 입력값을 하나씩 쉬프트시켜 출력하는
    컴퓨팅 장치.
  16. 입력 계층, 적어도 하나 이상의 은닉 계층 및 출력 계층을 포함하며, 완전 연결된 다중 계층 신경망을 위한 컴퓨팅 장치에 있어서,
    제1계층의 뉴런에 대한 출력값을 저장하는 복수의 뉴런값 메모리를 포함하며, 상기 출력값을 쉬프트시켜 출력하는 메모리 모듈;
    상기 제1계층의 뉴런과 제2계층의 뉴런을 연결하는 연결선에 할당된 가중치를 상기 출력값에 적용하며, 상기 뉴런값 메모리별로 할당된 복수의 시냅스 유닛;
    상기 가중치를 저장하며, 상기 시냅스 유닛별로 할당된 복수의 가중치 메모리; 및
    상기 출력값의 쉬프트에 따라서, 상기 가중치를 쉬프트시켜 상기 가중치 메모리에 저장하는 제어 유닛
    을 포함하는 컴퓨팅 장치.
  17. 제 16항에 있어서,
    상기 제1계층은
    상기 입력 계층, 상기 은닉 계층 및 상기 출력 계층 중 하나이며,
    상기 제2계층은
    상기 제1계층과 인접한 계층인
    컴퓨팅 장치.
  18. 제 13항에 있어서,
    상기 가중치에 대한 가중치 메모리 주소를 생성하는 가중치 메모리 주소 생성기를 더 포함하며,
    상기 가중치 메모리 주소 생성기는
    상기 제1계층의 뉴런의 개수 및 상기 시냅스 유닛의 개수를 이용하여, 상기 가중치 메모리 주소를 생성하는
    컴퓨팅 장치.
  19. 제 18항에 있어서,
    상기 가중치 메모리 주소 생성기는
    상기 제1계층의 뉴런의 개수 및 상기 시냅스 유닛의 개수에 따라서 결정되는 카운팅 값 또는 기 설정된 프리셋값을 쉬프트하여 출력하는 쉬프트 레지스터;
    상기 프리셋값을 저장하는 가중치 주소 메모리; 및
    상기 제1계층 또는 상기 제2계층의 첫번째 가중치 메모리 주소를 나타내는 오프셋 입력값과 상기 쉬프트 레지스터의 출력값을 더하여, 상기 가중치 메모리 주소를 출력하는 주소 덧셈기
    를 포함하는 컴퓨팅 장치.
  20. 제 19항에 있어서,
    상기 쉬프트 레지스터의 출력값, 상기 제1계층의 뉴런의 개수 및 상기 시냅스 유닛의 개수를 이용하여, 쉬프트되어 저장된 가중치에 대한 정보를 제공하는 모듈러 증가기
    를 더 포함하는 컴퓨팅 장치.
  21. 제 20항에 있어서,
    상기 모듈러 증가기의 모듈러 연산은
    순방향 네트워크 연산에서 인에이블되며, 역방향 네트워크 연산에서 디스에이블되는
    컴퓨팅 장치.
  22. 제 19항에서,
    상기 가중치 주소 메모리는
    역방향 네트워크 연산에서, 상기 프리셋값을 상기 쉬프트 레지스터로 제공하며,
    상기 프리셋값은
    역방향 네트워크 연산에서 상기 제1계층에 포함된 뉴런 각각에 대한 첫번째 가중치 메모리 주소인
    컴퓨팅 장치.
  23. 입력 계층, 적어도 하나 이상의 은닉 계층 및 출력 계층을 포함하며, 완전 연결된 다중 계층 신경망을 위한 컴퓨팅 방법에 있어서,
    제1계층의 뉴런에 대한 출력값을 복수의 뉴런값 메모리에 저장하는 단계;
    상기 제1계층의 뉴런 각각에 대한 출력값을 하나씩 쉬프트시켜 출력하는 단계;
    상기 뉴런값 메모리별로 할당된 복수의 시냅스 유닛을 이용하여, 상기 제1계층의 뉴런과 제2계층의 뉴런을 연결하는 연결선에 할당된 가중치를 상기 출력값에 적용하는 단계; 및
    상기 출력값의 쉬프트에 따라서, 상기 가중치를 쉬프트시켜 가중치 메모리에 저장하는 단계
    를 포함하는 컴퓨팅 방법.
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