KR20170011247A - Multi-layered ceramic capacitor - Google Patents
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Abstract
Description
본 발명은 적층 세라믹 커패시터에 관한 것이다.
The present invention relates to a multilayer ceramic capacitor.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: multi-layered ceramic capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.Multi-layered ceramic capacitors (MLCC), which is one of the multilayer chip electronic components, can be used in various electronic devices because of their small size, high capacity and easy mounting.
예컨대, 상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: liquid crystal display) 및 플라즈마 표시 장치 패널(PDP: plasma display panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: personal digital assistants) 및 휴대폰과 같은 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서로 사용될 수 있다.
For example, the multilayer ceramic capacitor may be applied to a display device such as a liquid crystal display (LCD) and a plasma display panel (PDP), a computer, a personal digital assistant (PDA) And can be used as a chip type capacitor which is mounted on a printed circuit board of various electronic products and plays a role of charging or discharging electricity.
적층 세라믹 커패시터는, 복수의 유전체층과 상기 유전체층 사이에 상이한 극성의 내부 전극이 번갈아 배치된 구조를 가질 수 있다.The multilayer ceramic capacitor may have a structure in which a plurality of dielectric layers and internal electrodes of different polarities are alternately arranged between the dielectric layers.
최근 전자기기들이 소형화되는 경향에 따라 적층 세라믹 커패시터도 소형화되는 경향을 따르고 있으며, 이에 소형화를 위해 유전체층을 박막화하고 내부 전극의 적층 수를 높임으로써 고용량의 적층 세라믹 커패시터를 구현하고 있다. In recent years, electronic devices have been miniaturized, and multilayer ceramic capacitors have become smaller. In order to miniaturize the multilayer ceramic capacitor, a multilayer ceramic capacitor having a high capacity is realized by thinning the dielectric layer and increasing the number of internal electrodes.
또한, 최근의 적층 세라믹 커패시터는 전자 기기의 소형화로 인해 기존의 고정 사용되던 전자 기기가 사용자에 의해 핸들링 되면서 정전기로 인한 파손을 방지하기 위해 우수한 내전압 특성을 요구하고 있다.
In recent laminated ceramic capacitors, due to miniaturization of electronic devices, existing fixed electronic devices are handled by users and require excellent withstand voltage characteristics in order to prevent damage due to static electricity.
적층 세라믹 커패시터의 내전압을 상승시키기 위해서는 액티브층의 두께를 두껍게 하거나, 부유 전극을 사용하여 전압을 분할하는 방식이 있다.In order to raise the withstand voltage of the multilayer ceramic capacitor, there is a method of increasing the thickness of the active layer or dividing the voltage by using the floating electrode.
이때, 길이×폭이 16×8(mm) 이하의 소형 사이즈 제품의 경우, 부유 전극 구조를 적용하면, 작은 칩 사이즈로 인해 2개의 패턴방식으로 부유 전극 인쇄시 얼라이먼트 및 인쇄 번짐으로 인한 마진 확보 어려움 등의 문제가 발생하여 절단불량 및 쇼트가 발생하므로 주로 액티브층의 두께를 두껍게 하는 방식을 사용한다. At this time, in the case of a small-size product having a length × width of 16 × 8 (mm) or less, it is difficult to secure a margin due to alignment and printing smear in floating electrode printing in a two- Or the like. As a result, cutting failure and short-circuiting are caused, so that the thickness of the active layer is mainly increased.
그러나, 소형 사이즈 칩의 경우, 박막화에 의한 칩 두께로 인해 액티브층의 두께를 증가시키는데 한계가 있어 상기 액티브층의 두께를 두껍게 하는 방식으로는 일정 수준 이상으로 내전압을 상승시키는데 어려움이 있다.
However, in the case of a small size chip, there is a limit to increase the thickness of the active layer due to the thickness of the chip due to the thinning, and it is difficult to increase the withstand voltage beyond a certain level in the method of increasing the thickness of the active layer.
본 발명의 목적은, 칩 사이즈를 소형화하고 일정 수준의 용량을 확보하면서 부유 전극을 사용하여 내전압 특성을 상승시킬 수 있는 적층 세라믹 커패시터를 제공하는 것이다.
SUMMARY OF THE INVENTION An object of the present invention is to provide a multilayer ceramic capacitor capable of increasing withstand voltage characteristics using a floating electrode while reducing the chip size and securing a certain level of capacitance.
본 발명의 일 측면은, 세라믹 바디 내에 제1 및 제2 내부 전극과 제1 및 제2 부유 전극을 두께 방향으로 번갈아 배치하고, 제1 부유 전극의 일단에서 인접한 세라믹 바디의 길이 방향의 일면까지의 거리를 a로, 제2 부유 전극의 일단에서 인접한 세라믹 바디의 길이 방향의 타면까지의 거리를 b로, 세라믹 바디의 길이를 l이라 할 때, 0.2≥(a+b)/l≥0.06의 범위를 만족하는 적층 세라믹 커패시터를 제공한다.
In one aspect of the present invention, first and second internal electrodes and first and second floating electrodes are arranged alternately in the thickness direction in the ceramic body, and the first floating electrode and the second floating electrode are disposed in the longitudinal direction of the adjacent ceramic body (A + b) / l? 0.06 where a is the distance from the one end of the second floating electrode to the other surface of the adjacent ceramic body in the longitudinal direction, b is the length of the ceramic body, and l is the length of the ceramic body. Lt; RTI ID = 0.0 > a < / RTI >
본 발명의 일 실시 형태에 따르면, 세라믹 시트에 부유 전극 인쇄시 발생되는 패턴의 크기 차로 인한 얼라이먼트를 개선하고 소형 사이즈의 세라믹 바디의 마진(margin) 설계를 최적화하여 일정 수준 이상의 용량을 확보하면서 소형 사이즈의 적층 세라믹 커패시터의 내전압 특성을 개선할 수 있는 효과가 있다.
According to one embodiment of the present invention, it is possible to improve the alignment due to the difference in the size of the pattern generated when printing the floating electrode on the ceramic sheet, optimize the margin design of the ceramic body of a small size, There is an effect that the withstand voltage characteristic of the multilayer ceramic capacitor of the present invention can be improved.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터에서, 유전체층의 두께에 따라 변화하는 적층 세라믹 커패시터의 내전압(BDV)을 나타낸 그래프이다.1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is a sectional view taken along the line A-A 'in Fig.
3 is a graph showing an withstand voltage (BDV) of a multilayer ceramic capacitor which varies with the thickness of a dielectric layer in a multilayer ceramic capacitor according to an embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.The shape and size of elements in the drawings may be exaggerated for clarity.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.In the drawings, like reference numerals are used to designate like elements that are functionally equivalent to the same reference numerals in the drawings.
또한, 설명에 앞서, 본 발명의 방향에 대해 정의하면 도 1에 나타난 L은 길이 방향이고, W는 폭 방향이며, T는 두께 방향을 의미한다.
Prior to the description, when defining the direction of the present invention, L shown in Fig. 1 denotes a longitudinal direction, W denotes a width direction, and T denotes a thickness direction.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 A-A'선 단면도이다.
FIG. 1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention, and FIG. 2 is a sectional view taken along the line A-A 'in FIG.
도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)과 복수의 내부 전극을 포함하는 세라믹 바디(110)를 포함한다.Referring to FIGS. 1 and 2, a multilayer
이때, 상기 내부 전극은 제1 및 제2 내부 전극(121, 122)와 제1 및 제2 부유 전극(124, 125)를 포함한다.
At this time, the internal electrode includes first and second
세라믹 바디(110)는 복수의 유전체층(111)을 두께 방향으로 적층한 다음 소성한 것으로서, 인접하는 각각의 유전체층(111) 끼리는 서로 경계를 확인할 수 없을 정도로 일체화될 수 있다. 이때, 세라믹 바디(110)는 육면체 형상을 가질 수 있다.The
본 실시 형태에서, 세라믹 바디(110)는 길이×폭이 16mm×8mm 이하의 사이즈인 소형 칩으로 제작되며, 본 발명의 세라믹 바디 사이즈가 이에 한정되는 것은 아니다.
In the present embodiment, the
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.The
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.Various kinds of ceramic additives, organic solvents, plasticizers, binders, dispersants and the like may be further added to the
이때, 상기 세라믹 첨가제는 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 중 적어도 하나일 수 있다.
At this time, the ceramic additive may be at least one of a transition metal oxide, a carbide, a rare earth element, magnesium (Mg), and aluminum (Al).
도 2를 참조하면, 적층 세라믹 커패시터(100)의 A-A' 단면에서, 제1 및 제2 내부 전극(121, 122)이 미형성된 부분을 마진부로 정의할 수 있다.Referring to FIG. 2, a portion where the first and second
이때, 상기 마진부 중에서 두께 방향으로 세라믹 바디(110)의 상부 및 하부에 위치한 마진부는 상부 및 하부 커버층(112, 113)으로 정의할 수 있다.At this time, the margin portions located at the upper and lower portions of the
상부 및 하부 커버층(112, 113)은 제1 및 제2 내부 전극(121, 122)이 형성된 유전체층(111)과 마찬가지로 복수의 세라믹 시트가 소결되어 형성될 수 있으며, 내부 전극이 미형성된다는 점을 제외하고는 세라믹 바디(110)의 중앙부에 위치한 유전체층(111)과 유사한 구조를 가진다.
The upper and
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 하나의 유전체층(111)을 형성하는 하나의 세라믹 시트 상의 적어도 일면에 서로 이격되게 형성되며, 세라믹 바디(100) 내에서 세라믹 바디(110)의 길이 방향의 양면을 통해 각각 인출되도록 형성된다.The first and second
또한, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The first and second
제1 및 제2 부유 전극(124, 125)은 세라믹 바디(110) 내에서 제1 및 제2 내부 전극(121, 122)과 두께 방향으로 번갈아 배치되며, 동일 유전체층(111) 상에 길이 방향으로 서로 이격되게 배치된다.The first and second floating
제1 및 제2 부유 전극(124, 125)은 일 단부가 제1 및 제2 내부 전극(121, 122)의 서로 이격되어 있는 일 단부와 각각 오버랩되게 배치된다.The first and second floating
또한, 제1 및 제2 부유 전극(124, 125)은 내부 전극과 동일한 도전성 금속으로 형성될 수 있으며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The first and second floating
또한, 본 실시 형태의 적층 세라믹 커패시터는, 필요시 세라믹 바디(110) 내에서 제1 및 제2 내부 전극(121, 122)이 형성된 유전체층 상에 제1 및 제2 내부 전극(121, 122)과 이격되게 배치된 제3 부유 전극(123)을 더 포함할 수 있다.The multilayer ceramic capacitor of the present embodiment may further include first and second
이때, 제3 부유 전극(123)은 양 단부가 제1 및 제2 부유 전극(124, 125)의 서로 이격된 일 단부와 각각 오버랩되게 배치될 수 있다.
At this time, the third floating
그리고, 본 실시 형태의 적층 세라믹 커패시터(100)는 세라믹 바디(110)의 길이 방향의 양면에 각각 형성되며, 세라믹 바디(110)의 길이 방향의 양면을 통해 각각 노출된 제1 및 제2 내부 전극(121, 122)과 접촉되어 각각 전기적으로 접속되는 제1 및 제2 외부 전극(131, 132)를 포함할 수 있다.The multilayer
이러한 제1 및 제2 외부 전극(131, 132)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The first and second
또한, 제1 및 제2 외부 전극(131, 132) 상에는 필요시 제1 및 제2 도금층(미도시)이 각각 형성될 수 있다.First and second plating layers (not shown) may be formed on the first and second
상기 제1 및 제2 도금층은 제1 및 제2 외부 전극(131, 132) 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.The first and second plating layers may include first and second nickel (Ni) plating layers respectively formed on the first and second
이러한 제1 및 제 2 도금층은 적층 세라믹 커패시터(100)를 인쇄회로기판 등에 솔더로 실장할 때 상호 간의 접착 강도를 높이기 위한 것이다.
The first and second plating layers are for increasing the bonding strength between the multilayer
도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터에서, 유전체층의 두께에 따라 변화하는 적층 세라믹 커패시터의 내전압(BDV)을 나타낸 그래프이다.3 is a graph showing an withstand voltage (BDV) of a multilayer ceramic capacitor which varies with the thickness of a dielectric layer in a multilayer ceramic capacitor according to an embodiment of the present invention.
여기서, ■는 부유 전극이 포함되지 않은 수평 실장형 커패시터에 대한 것(이하 '비교예'라 함)이고, ▲는 본 실시예의 부유 전극이 포함된 수평 실장형 커패시터에 대한 것(이하 '실시예'라 함)이다.(Hereinafter referred to as " comparative example "), and & circ & represents a horizontal mounting type capacitor including the floating electrode of the present embodiment Quot;).
도 3을 참조하면, 비교예의 경우 유전체층의 두께가 상승되며 적층 세라믹 커패시터의 내전압 상승이 포화상태를 보이게 된다.Referring to FIG. 3, in the comparative example, the thickness of the dielectric layer is increased and the withstand voltage rise of the multilayer ceramic capacitor shows a saturated state.
그러나, 실시예의 경우 유전체층의 두께가 상승되더라도 부유 전극에 의해 전압이 분할되어 내전압 포화현상을 줄일 수 있다.
However, in the case of the embodiment, even if the thickness of the dielectric layer is increased, the voltage is divided by the floating electrode, and the voltage saturation phenomenon can be reduced.
한편, 종래의 세라믹 바디의 길이×폭이 16×8(mm)을 초과하는 적층 세라믹 커패시터는, 제조과정에서 유전체층 상에 부유 전극을 인쇄하기 위해 내부 전극용 패턴과 부유 전극용 패턴의 2개의 패턴을 적용해야 한다.On the other hand, a multilayer ceramic capacitor in which the length x width of the conventional ceramic body exceeds 16 x 8 (mm) has a problem in that, in order to print the floating electrode on the dielectric layer in the manufacturing process, Should be applied.
그러나, 이렇게 2개의 패턴을 적용하는 경우 두 패턴 간의 인쇄 변형이 서로 달라 적층시 얼라이먼트 틀어짐이 발생하며, 특히 세라믹 바디의 길이×폭이 16×8(mm) 이하인 소형 제품에 적용하는 경우 인쇄 번짐으로 크게 발생하여 마진을 확보하는데 어려움이 있다.However, in the case of applying the two patterns in this way, the printing deformation between the two patterns is different from each other, causing misalignment in the lamination. Especially when applied to a small product having a length and width of ceramic body of 16 x 8 (mm) And it is difficult to secure a margin.
본 실시 형태의 적층 세라믹 커패시터는, 제1 부유 전극(124)의 일단에서 인접한 세라믹 바디(110)의 길이 방향의 일면까지의 거리를 a로, 제2 부유 전극(125)의 일단에서 인접한 세라믹 바디(110)의 길이 방향의 타면까지의 거리를 b로, 세라믹 바디(110)의 길이를 l이라 할 때, 0.2≥(a+b)/l≥0.06의 범위를 만족한다.The multilayer ceramic capacitor of the present embodiment has a structure in which the distance from one end of the first floating
이렇게 0.2≥(a+b)/l≥0.06의 범위를 만족함으로써, 세라믹 바디(110)의 길이×폭이 16×8(mm) 이하인 제품에서도 인쇄 번짐으로 인한 마진 확보의 어려움을 해소할 수 있다.
By satisfying the range of 0.2? (A + b) / l? 0.06, it is possible to solve the difficulty of ensuring the margin due to the printing smear even in the products having the length x width of the
하기 표 1은 세라믹 바디의 길이×폭이 16×8(mm)이며 제1 및 제2 부유 전극을 포함하는 적층 세라믹 커패시터에서 상기 a 및 b의 수치를 조정하여 칩 제조시 절단불량률, 쇼트발생률 및 용량을 각각 측정하여 나타낸 것이다.Table 1 below shows the results of adjusting the values of a and b in the multilayer ceramic capacitor including the first and second floating electrodes with the length x width of the ceramic body of 16 x 8 mm, Respectively.
여기서, 두께는 20이고 적층 수는 19이며, 상부 커버층 및 하부 커버층의 두께는 각각 100이다.
Here, the thickness is 20, the number of layers is 19, and the thicknesses of the upper cover layer and the lower cover layer are 100, respectively.
불가Implement capacity
Impossible
상기 표 1을 참조하면, 샘플 1 내지 3의 경우, (a+b)/l이 0.6 미만으로 전극 인쇄시 인쇄 번짐이 크게 발생하여 마진 확보가 제대로 이루어지지 않고, 이에 세라믹 적층체를 절단하여 개별 칩으로 제조시 절단불량률이 70% 이상 크게 발생하며 쇼트발생률도 70% 이상 크게 발생하였다.Referring to Table 1, in the case of Samples 1 to 3, (a + b) / l is less than 0.6, printing spreading occurs largely during electrode printing and margins are not ensured properly. The chip failure rate was 70% or more and the shot rate was 70% or more.
그리고, 샘플 9 내지 11의 경우, (a+b)/l이 0.2를 초과하며, 절단불량 및 쇼트발생은 생기지 않았으나, 샘플 9의 경우 용량이 50pF 미만으로 지나치게 낮았고, 샘플 10 및 11의 경우 용량 구현 자체가 불가하였다.In the case of samples 9 to 11, (a + b) / l exceeded 0.2, no cutting failure or short-circuiting occurred, but the sample 9 had an excessively low capacity of less than 50 pF, Implementation itself was not possible.
따라서, 일정 수준의 용량을 확보하면서, 절단불량률 및 쇼트발생률이 낮은 (a+b)/l의 범위는 0.2 이하 0.06 이상인 것을 확인할 수 있다.
Therefore, it can be confirmed that the range of (a + b) / l, which is low in cutting defect rate and short shot occurrence rate, is 0.2 or less and 0.06 or more while securing a certain level of capacity.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the scope of the present invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. And will be apparent to those skilled in the art.
100 ; 적층 세라믹 커패시터
110 ; 세라믹 바디
111 ; 유전체층
112, 113 ; 상부 및 하부 커버층
121, 122 ; 제1 및 제2 내부 전극
124, 125, 123 ; 제1 내지 제3 부유 전극
131, 132 ; 제1 및 제2 외부 전극100; Multilayer Ceramic Capacitors
110; Ceramic body
111; Dielectric layer
112, 113; The upper and lower cover layers
121, 122; The first and second internal electrodes
124, 125, 123; The first to third floating electrodes
131, 132; The first and second outer electrodes
Claims (5)
상기 내부 전극은,
동일 유전체층 상에 길이 방향으로 서로 이격되며, 상기 세라믹 바디의 길이 방향의 양면으로 각각 인출되는 제1 및 제2 내부 전극; 및
상기 세라믹 바디 내에서, 상기 제1 및 제2 내부 전극과 두께 방향으로 번갈아 배치되며, 동일 유전체층 상에 길이 방향으로 서로 이격되게 배치되는 제1 및 제2 부유 전극; 을 포함하며,
상기 제1 및 제2 부유 전극은 일 단부가 상기 제1 및 제2 내부 전극의 일부와 각각 오버랩되게 배치되며,
상기 제1 부유 전극의 일단에서 인접한 세라믹 바디의 길이 방향의 일면까지의 거리를 a로, 상기 제2 부유 전극의 일단에서 인접한 세라믹 바디의 길이 방향의 타면까지의 거리를 b로, 상기 세라믹 바디의 길이를 l이라 할 때, 0.2≥(a+b)/l≥0.06의 범위를 만족하는 적층 세라믹 커패시터.
A ceramic body including a plurality of dielectric layers, the ceramic body including a plurality of internal electrodes,
The internal electrode
First and second internal electrodes spaced apart from each other in the longitudinal direction on the same dielectric layer and respectively drawn out to both sides in the longitudinal direction of the ceramic body; And
First and second floating electrodes arranged alternately in the thickness direction with the first and second internal electrodes in the ceramic body and spaced apart from each other in the longitudinal direction on the same dielectric layer; / RTI >
Wherein the first and second floating electrodes are disposed such that one end overlaps with a portion of the first and second internal electrodes,
Wherein a distance from one end of the first floating electrode to one side of the longitudinal direction of the adjacent ceramic body is a and a distance from the one end of the second floating electrode to the other side in the longitudinal direction of the adjacent ceramic body is b, (A + b) / l &ge; 0.06, where l is the length of the multilayer ceramic capacitor.
상기 세라믹 바디 내에서, 상기 제1 및 제2 내부 전극이 형성된 유전체층 상에 상기 제1 및 제2 내부 전극과 이격되게 배치된 제3 부유 전극을 더 포함하는 적층 세라믹 커패시터.
The method according to claim 1,
And a third floating electrode disposed on the dielectric layer on which the first and second internal electrodes are formed, the third floating electrode being spaced apart from the first and second internal electrodes in the ceramic body.
상기 제3 부유 전극은 양 단부가 상기 제1 및 제2 부유 전극의 일부와 각각 오버랩되게 배치되는 적층 세라믹 커패시터.
3. The method of claim 2,
And the third floating electrode is disposed such that both ends of the third floating electrode overlap with a part of the first floating electrode and the second floating electrode, respectively.
상기 세라믹 바디의 길이 방향의 양면에 각각 형성되며, 상기 제1 및 제2 내부 전극과 각각 전기적으로 접속되는 제1 및 제2 외부 전극을 더 포함하는 적층 세라믹 커패시터.
The method according to claim 1,
And first and second external electrodes respectively formed on both sides of the longitudinal direction of the ceramic body and electrically connected to the first and second internal electrodes, respectively.
상기 세라믹 바디의 길이와 폭이 각각 16mm 및 8mm 이하인 적층 세라믹 커패시터.The method according to claim 1,
Wherein the ceramic body has a length and a width of 16 mm and 8 mm, respectively.
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2015
- 2015-07-22 KR KR1020150103537A patent/KR102194726B1/en active IP Right Grant
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