KR20170003838A - manufacturing method of semiconductor epi-layer without dislocation on Si substrate - Google Patents
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Abstract
Description
본 발명은 실리콘 기판 상에 화합물 반도체 에피층을 성장하는 방법에 관한 것으로서, 실리콘 기판과 화합물 반도체 에피층 사이에 탄성변형층의 형성과 열처리를 반복적으로 실시하여 계면에서 나타나는 결함들 간의 상호작용을 유도함으로써, 상기 실리콘 기판과 화합물 반도체 에피층 간의 결함을 억제하여 화합물 반도체 소자의 성능을 개선시키기 위한 실리콘 기판 상에 결함이 억제된 화합물 반도체 에피층의 성장방법에 관한 것이다.The present invention relates to a method for growing a compound semiconductor epitaxial layer on a silicon substrate, which comprises repeatedly forming and heat-treating an elastic strained layer between a silicon substrate and a compound semiconductor epitaxial layer to induce an interaction between defects appearing at the interface Thereby suppressing defects between the silicon substrate and the compound semiconductor epitaxial layer to improve the performance of the compound semiconductor device.
Ⅲ-Ⅴ 화합물 반도체의 빠른 전자이동도 및 직접천이형 밴드갭을 이용하기 위하여 기존의 Si 기반의 플랫폼 위에 Ⅲ-Ⅴ 화합물 반도체를 집적화하는 기술이 활발히 연구진행되어 오고 있다.In order to utilize the high electron mobility and direct transition bandgap of III-V compound semiconductors, technology for integrating III-V compound semiconductors on a conventional Si-based platform has been actively studied.
이와 같이 기판과 그 위에 에피성장되는 물질이 상이한 경우를 이종에피성장(hetero epitaxial growth)이라고 한다. 그러나, 이종에피성장에 있어서, Si 기판과 Ⅲ-Ⅴ 화합물 반도체 간의 물질 부정합성(격자 부정합, 계면 상에서의 결함, 관통전위에 의한 결정 결함 등)에 의하여 Ⅲ-Ⅴ 화합물 반도체 물질 내에 많은 결함이 발생하게 된다.The case where the substrate and the material to be epitaxially grown thereon are different from each other is referred to as hetero epitaxial growth. However, in the heteroepitaxial growth, a large number of defects are generated in the III-V compound semiconductor material due to the irregularity of the substance between the Si substrate and the III-V compound semiconductor (lattice mismatch, defect on the interface, crystal defect due to threading dislocation, .
특히, Si 기판과 화합물 반도체 간의 격자상수 차이로 인하여 ~1x109cm-2 수준의 표면 밀도를 가지는 관통전위가 형성된다. 이러한 관통전위 결함은 소자의 성능을 악화시키는 요소로 작용하여 실용성에 방해가 되고 있다.Particularly, due to the difference in lattice constant between the Si substrate and the compound semiconductor, a threading dislocation having a surface density of ~1 × 10 9 cm -2 is formed. Such a threading dislocation defect acts as a factor that deteriorates the performance of the device, thereby hindering practicality.
도 1은 Si 기판 위에 갈륨비소를 에피성장한 샘플에 대하여 투과전자현미경 사진을 나타낸 것으로서, APB(anti phase boundary), D(perfect dislocations), SF(stacking fault)와 같은 여러 가지 결함을 관찰할 수 있다.FIG. 1 shows a transmission electron microscope photograph of a sample obtained by epitaxially growing gallium arsenide on a Si substrate. Various defects such as APB (anti-phase boundary), D (perfect dislocations) and SF (stacking fault) .
따라서, 결함을 줄이기 위하여 많은 연구가 진행되어 왔으며, Si 기판과 화합물 반도체 사이에 버퍼층을 형성하거나, 열처리 기법 등이 있다.Therefore, many researches have been carried out to reduce defects, and a buffer layer is formed between a Si substrate and a compound semiconductor, or a heat treatment technique is used.
버퍼층을 형성하는 경우에는, 격자 부정합을 해결하기 위해선 버퍼층이 일정 정도의 두께를 가져야 하므로 제조단가를 상승시키고 박막의 균열을 초래하는 문제점이 있으며, 웨이퍼 본딩의 경우에는 제조방법이 까다로우며, 화합물 반도체와 실리콘 기판과의 열팽창률이 달라 균열이 발생하는 문제점이 있다.In the case of forming a buffer layer, in order to solve the lattice mismatch, the buffer layer must have a certain thickness, which raises the manufacturing cost and causes cracking of the thin film. In the case of wafer bonding, The thermal expansion coefficient of the semiconductor is different from that of the silicon substrate, and cracks are generated.
또한, 열처리 기법에 의한 종래기술로는, SiGe 조성변화 완충층 기술을 이용한 참고 문헌(Groenert M E et al . J. Appl. Phys. 93 362(2003), Fitzgerald E A et al. Appl. Phys. Lett. 59 811(1991), Samavedam S B, Fitzgerald E A J. Appl. Phys. 81 3108(1997), Currie M T eta al. Appl. Phys. Lett. 72 1718(1998) 에 언급되어 있으며, 완충층을 통하여 결함의 밀도를 2x106cm-2 이하로 감소시킬 수 있음이 보고되고 있다.Further, as a conventional technique by the heat treatment technique, a reference using a SiGe composition change buffer layer technique (Groenert ME et al . J. Appl. Phys. 93 362 (2003), Fitzgerald EA et al. Appl. Phys. Lett. 59 811 (1991), Samavedam SB, Fitzgerald EA J. Appl. Phys. 81, 3108 (1997), Currie MT et al. Appl. Phys. Lett. 72 1718 (1998), and it has been reported that the density of defects can be reduced to 2 x 10 6 cm -2 or less through a buffer layer.
또한, Thermal cycle annealing(TCA)을 통합 에피 결함 억제 방법은 참고 문헌(Akahori K et al. Solar energy Mater. Solar Cells 66 593(2001)에 명시되어 있으며, TCA를 통하여 소자의 효율이 향상됨을 언급하고 있다.In addition, thermal cycle annealing (TCA) is described in the reference (Akahori K et al., Solar Energy Mater. Solar Cells 66 593 (2001) have.
탄성변형층을 통한 결함 억제 방법은 S. Sharan,J. Narayan, J. C. C. Fan, Journal of Electronic Materials Jul-1991, Volume 20, Issue 7, pp 779-784에 언급되어 있으며, 탄성변형층을 통한 계면에서의 60° 전위의 상호 작용을 통한 결함 감소의 거동에 대해 나타나 있다.A method for inhibiting defects through an elastically deformable layer is disclosed in S. Sharan, J. < RTI ID = 0.0 > Narayan, JCC Fan, Journal of Electronic Materials Jul-1991, Volume 20, Issue 7, pp. 779-784, and discusses the behavior of defect reduction through interaction of 60 ° potential at the interface through the elastic strained layer Is shown.
또한, 종래의 열처리 기법에 의한 기술은 상부층으로 전위되는 결함을 억제하기 위한 것이나, SiGe 조성변화 완충층 기술은 매우 두꺼운 완충층 두께를 필요로 하며, TCA 기법은 승온과 하온을 위한 소요 시간이 매우 많이 걸린다는 단점이 있으며, 열처리 온도가 850℃ 이상에서 진행되므로 Si 공정 플랫폼에 적용하기 어려운 점이 있다In addition, the conventional heat treatment technique is intended to suppress defects that are displaced to the upper layer, but the SiGe composition change buffer layer technology requires a very thick buffer layer thickness, and the TCA technique takes a very long time for the temperature rise and the cold temperature And it is difficult to apply to the Si process platform because the heat treatment temperature is higher than 850 ° C
한편, 탄성변형층을 통한 결함 억제 방법은 관통전위 결함밀도가 1x107cm-2 이하로 내려갈 때는 효과적이지 못한 단점이 있다.On the other hand, the method of suppressing defects through the elastic strained layer is not effective when the density of the threading dislocation defect falls below 1 x 10 < 7 >
본 발명은 상기 문제점을 해결하기 위한 것으로서, 실리콘 기판과 화합물 반도체 에피층 사이에 탄성변형층의 형성과 열처리를 반복적으로 실시하여 계면에서 나타나는 결함들 간의 상호작용을 유도함으로써, 상기 실리콘 기판과 화합물 반도체 에피층 간의 결함을 억제하여 화합물 반도체 소자의 성능을 개선시키기 위한 실리콘 기판 상에 결함이 억제된 화합물 반도체 에피층의 성장방법의 제공을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the above problems, and it is an object of the present invention to provide a method for manufacturing a semiconductor device, which comprises repeatedly forming an elastic strained layer and a heat treatment between a silicon substrate and a compound semiconductor epitaxial layer to induce interaction between defects appearing at the interface, And a method for growing a compound semiconductor epitaxial layer in which defects are suppressed on a silicon substrate for improving the performance of a compound semiconductor device by suppressing defects between the epi layers.
상기 목적을 달성하기 위해 본 발명은, 실리콘 기판 상에 화합물 반도체 에피층을 성장하는 방법에 있어서, 상기 실리콘 기판과 화합물 반도체 에피층 사이에 탄성변형층의 형성과 열처리를 반복적으로 실시하여, 상기 실리콘 기판과 화합물 반도체 에피층 간의 결함을 억제하는 것을 특징으로 하는 실리콘 기판 상에 결함이 억제된 화합물 반도체 에피층의 성장방법을 기술적 요지로 한다.According to an aspect of the present invention, there is provided a method of growing a compound semiconductor epitaxial layer on a silicon substrate, comprising the steps of repeatedly forming and heat-treating an elastic strained layer between the silicon substrate and the compound semiconductor epitaxial layer, A method for growing a compound semiconductor epitaxial layer having a defect suppressed on a silicon substrate characterized by suppressing defects between a substrate and a compound semiconductor epitaxial layer.
또한, 상기 탄성변형층의 형성과 열처리는, 단일 탄성변형층의 형성 후 열처리 실시, 단일 탄성변형층 형성 후 열처리 실시의 과정을 반복적으로 수행하는 것이 바람직하다.It is preferable that the formation and heat treatment of the elastically deformable layer are repeatedly performed by performing a heat treatment after formation of the single elastically deformable layer and performing a heat treatment after forming the single elastically deformable layer.
한편, 상기 반복적으로 성장된 탄성변형층은, 각 단일 탄성변형층이 단계적인 조성 변화를 가지는 것이 바람직하며, 상기 탄성변형층 중 최상층 탄성변형층의 조성은, 상기 화합물 반도체 에피층의 조성과 동일한 것이 바람직하다.It is preferable that each of the single elastically deformable layer has a stepwise compositional change, and the composition of the uppermost elastically deformable layer of the elastically deformable layer is the same as the composition of the compound semiconductor epitaxial layer .
여기에서, 상기 탄성변형층의 두께는 10nm 이상 100nm 이하로 형성되는 것이 바람직하다.Here, the thickness of the elastically deformable layer is preferably 10 nm or more and 100 nm or less.
또한, 상기 열처리 온도는, 상기 탄성변형층의 성장 온도보다 상대적으로 높은 것이 바람직하며, 상기 열처리 온도는, 상기 실리콘 기판과 탄성변형층 간의 계면에서 발생하는 결함들 간의 상호작용을 유도하기 위한 온도인 것이 바람직하다.It is preferable that the heat treatment temperature is relatively higher than the growth temperature of the elastically deformable layer and the heat treatment temperature is a temperature for inducing an interaction between defects occurring at the interface between the silicon substrate and the elastically deformable layer .
구체적으로는, 상기 열처리 온도는, 650℃ 이상 800℃ 이하에서 이루어지는 것이 바람직하다.Specifically, the heat treatment temperature is preferably 650 ° C or more and 800 ° C or less.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 실리콘 기판과 화합물 반도체 에피층 사이에 탄성변형층의 형성과 열처리를 반복적으로 실시하여, 열처리 온도를 낮추고, 열처리 시간을 최소화하여 공정 시간을 단축시키는 효과가 있다.Disclosure of the Invention The present invention has been made to solve the problems described above and it is an object of the present invention to provide a method for manufacturing a semiconductor device, which comprises repeatedly forming an elastic strained layer and a heat treatment between a silicon substrate and a compound semiconductor epitaxial layer to reduce a heat treatment temperature, have.
또한, 실리콘 기판과 화합물 반도체 에피층 간의 계면에서 나타나는 결함들 간의 상호작용을 유도함으로써, 결함을 억제하여 화합물 반도체 소자의 성능을 개선시키는 효과가 있다.Further, it has an effect of improving the performance of a compound semiconductor device by suppressing defects by inducing an interaction between defects appearing at the interface between the silicon substrate and the compound semiconductor epitaxial layer.
또한, 탄성변형층 형성 과정에서 다중 열처리를 시도함과 동시에 탄성변형층의 조성을 단계적으로 변화함으로써, 실리콘 기판과 주요 활성층 간의 격자상수 차이를 단계적으로 감소시켜, 낮은 완충층 두께를 유지함과 동시에 격자 상수 차이에 따른 결함이 최소화되도록 하여 화합물 반도체 소자의 성능을 더욱 개선시키는 효과가 있다.Further, by attempting multiple heat treatment in the process of forming the elastic strained layer, the composition of the elastic strained layer is changed stepwise to gradually decrease the lattice constant difference between the silicon substrate and the main active layer, So that the performance of the compound semiconductor device is further improved.
도 1 - Si 기판 위에 갈륨비소를 에피성장한 샘플에 대하여 투과전자현미경 사진을 나타낸 도.
도 2 - 본 발명에 따른 탄성변형층 형성 및 열처리를 통한 전위 결함이 억제되는 형태를 나타낸 모식도.
도 3 - 본 발명에 따른 탄성변형층 형성 및 열처리 공정도를 나타낸 모식도.
도 4 - 본 발명의 일실시예에 따른 실리콘 기판 상에 In0 .53Ga0 .47As 화합물 반도체 에피층 성장을 위한 모식도.
도 5 - 본 발명의 일실시예에 따른 다중열처리합성탄성변형층(MACSL) 형성을 통한 실리콘 기판 위 InxIn(1-x)As 화합물 반도체 에피층을 형성하는 공정을 나타낸 모식도.
도 6 - 본 발명의 일실시예에 따라 형성된 실리콘 기판 상에 다중열처리합성탄성변형층(MACSL) 삽입을 통한 (004) XRD rocking curve 측정을 통한 결정성을 분석한 데이타를 나타낸 도.
도 7 - 본 발명의 일실시예에 따라 형성된 실리콘 기판 상에 다중열처리합성탄성변형층(MACSL) 삽입을 통한 PL 특성을 분석한 데이타를 나타낸 도.FIG. 1 is a transmission electron micrograph of a sample obtained by epitaxially growing gallium arsenide on a Si substrate. FIG.
FIG. 2 is a schematic view showing a mode in which dislocation defects are suppressed through the formation of an elastic strained layer and heat treatment according to the present invention. FIG.
3 is a schematic view showing a process of forming an elastic strained layer and a heat treatment process according to the present invention.
4 is a schematic diagram for growing an In 0 .53 Ga 0 .47 As compound semiconductor epitaxial layer on a silicon substrate according to an embodiment of the present invention.
5 is a schematic diagram illustrating a process of forming an In x In (1-x) As compound semiconductor epitaxial layer on a silicon substrate by forming a multi-heat-treated synthetic elastic strained layer (MACSL) according to an embodiment of the present invention.
FIG. 6 is a graph showing crystallinity data obtained by (004) XRD rocking curve measurement by inserting multiple heat-treated synthetic elastically deformable layers (MACSL) on a silicon substrate formed according to an embodiment of the present invention.
FIG. 7 is a view showing data obtained by analyzing PL characteristics by inserting a multiple heat-treated synthetic elastic strained layer (MACSL) on a silicon substrate formed according to an embodiment of the present invention;
본 발명은 실리콘 기판 상에 화합물 반도체 에피층을 성장하는 방법에 있어서, 실리콘 기판과 화합물 반도체 에피층 사이에 탄성변형층의 형성과 열처리를 반복적으로 실시하여, 열처리 온도를 낮추고, 열처리 시간을 최소화하여 공정 시간을 단축시키고, 계면에서 나타나는 결함들 간의 상호작용을 유도함으로써, 상기 실리콘 기판과 화합물 반도체 에피층 간의 결함을 억제하여 화합물 반도체 소자의 성능을 개선시키고자 하는 것이다.The present invention provides a method for growing a compound semiconductor epitaxial layer on a silicon substrate, comprising the steps of repeatedly forming and heat-treating an elastically deformable layer between a silicon substrate and a compound semiconductor epitaxial layer to lower the heat treatment temperature and minimize the heat treatment time To shorten the processing time and induce an interaction between defects appearing at the interface, thereby improving the performance of the compound semiconductor device by suppressing defects between the silicon substrate and the compound semiconductor epitaxial layer.
또한, 탄성변형층 형성 과정에서 다중 열처리를 시도함과 동시에 탄성변형층의 조성을 단계적으로 변화함으로써, 실리콘 기판과 주요 활성층(에피층) 간의 격자상수 차이를 단계적으로 감소시켜, 낮은 완충층(탄성변형층) 두께를 유지함과 동시에 격자 상수 차이에 따른 결함이 최소화되도록 하는 것이다.
Further, by attempting the multiple heat treatment in the process of forming the elastic strained layer and changing the composition of the elastic strained layer step by step, the lattice constant difference between the silicon substrate and the main active layer (epi layer) is gradually decreased, ) Thickness while minimizing defects due to the difference in lattice constant.
이하에서는 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명하고자 한다. 도 2는 본 발명에 따른 탄성변형층 형성 및 열처리를 통한 전위 결함이 억제되는 형태를 나타낸 모식도이며, 도 3은 본 발명에 따른 탄성변형층 형성 및 열처리 공정도를 나타낸 모식도이다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. FIG. 2 is a schematic view showing a state in which dislocation defects are suppressed through the formation of an elastic strained layer and heat treatment according to the present invention, and FIG. 3 is a schematic view showing a process of forming an elastic strained layer and a heat treatment process according to the present invention.
도시된 바와 같이, 본 발명에 따른 실리콘 기판 상에 결함이 억제된 화합물 반도체 에피층의 성장방법은, 상기 실리콘 기판과 화합물 반도체 에피층 사이에 탄성변형층의 형성과 열처리를 반복적으로 실시하여, 상기 실리콘 기판과 화합물 반도체 에피층 간의 결함을 억제하는 것을 특징으로 한다.As shown in the figure, a method of growing a compound semiconductor epitaxial layer having a defect on a silicon substrate according to the present invention includes repeatedly forming an elastic strained layer between the silicon substrate and a compound semiconductor epitaxial layer, And the defect between the silicon substrate and the compound semiconductor epitaxial layer is suppressed.
일반적으로 화합물 반도체 소자는 활성층에 전위(misfit dislocation) 층이 포함될 경우, 소수 캐리어의 수명이 짧아지므로, 본 발명에서는 소자의 성능이 떨어지지 않도록 하기 위해 주요 활성층에서의 결함을 억제하기 위한 방법에 관한 것이다.Generally, when a compound semiconductor device includes a misfit dislocation layer in an active layer, the lifetime of a minority carrier is shortened. Therefore, the present invention relates to a method for suppressing defects in a main active layer so as not to deteriorate performance of the device .
먼저, 탄성변형층과 다중 열처리 방법에 의해 실리콘 기판과 화합물 반도체 에피층 계면에서 발생하게 되는 전위의 확장과 이동을 의도적으로 유도함으로써, 결함의 밀도를 감소시키고, 결함이 상부의 에피층으로 전위되는 것을 방지하게 된다.First, by intentionally inducing expansion and migration of dislocations generated at the interface between the silicon substrate and the compound semiconductor epitaxial layer by the elastic deformation layer and the multiple heat treatment method, the density of defects is reduced and the defect is shifted to the upper epilayer .
구체적으로는 상기 탄성변형층의 형성과 열처리는, 상기 실리콘 기판 상에 단일 탄성변형층을 형성하고, 열처리를 실시한 후, 또 단일 탄성변형층을 형성한 후 열처리를 실시하는 것과 같이, 얇은 탄성변형층의 형성과 열처리를 반복적으로 실시하여 결함의 이동을 촉진 또는 확장하게 되어, 결함의 밀도를 감소시키게 된다.Specifically, the formation and heat treatment of the elastically deformable layer may be performed by forming a single elastically deformable layer on the silicon substrate, performing heat treatment after forming the single elastically deformable layer, and then performing heat treatment, Layer formation and heat treatment are repeatedly performed to promote or extend the movement of defects, thereby reducing the density of defects.
도 2에 도시된 바와 같이, 실리콘 기판 상에 하나의 탄성변형층을 형성하고 열처리를 수행한 후 또 탄성변형층을 형성하고 열처리를 수행하는 과정을 반복적으로 실시함(다중 열처리)으로써, 실리콘 기판과 탄성변형층에서 발생하는 결함들의 이동을 촉진하거나 확장되게 함으로써, 결함이 상호 결합하거나, 제거되어 탄성변형층에서 결함의 억제가 최대화되도록 하여 상부층의 주요 활성층에는 결함의 발생이 전위되지 않도록 하는 것이다.As shown in FIG. 2, a single elastic layer is formed on a silicon substrate, a heat treatment is performed, and then an elastic layer is formed and heat treatment is repeatedly performed (multiple heat treatment) And the defects are mutually bonded or removed to maximize the suppression of defects in the elastic strained layer so that the occurrence of defects is not displaced in the main active layer of the upper layer .
일반적으로 실리콘 기판과 화합물 반도체 에피층 간의 결함은 격자 상수 차이에 따라 90° 형태의 전위 결함과, 60° 형태의 전위 결함이 동시에 나타나게 되는데, 90° 전위 결함은 계면에서 주로 나타나는 것으로서, 60° 형태의 전위 결함보다 에너지적으로 안정적인 전위 결함으로 알려져 있다.In general, a defect between a silicon substrate and a compound semiconductor epitaxial layer is caused by a 90 degree dislocation defect and a 60 degree dislocation defect simultaneously due to a difference in lattice constant. The 90 degree dislocation defect is mainly observed at the interface, Is known as an energy-stable dislocation defect rather than a dislocation defect of the < RTI ID = 0.0 >
기존의 결함의 억제를 위한 열처리 및 두꺼운 완충층 등의 형성은 60°전위 결함의 존재보다 에너지적으로 안정되고, 계면에서 주로 발현되는 90°전위 결함(edge type 전위)이 발생되도록 하는 것으로서, 60°전위 결함이 존재하는 것보다 90°전위 결함이 존재할 확률이 많다. 즉, 열처리를 수행하거나 완충층을 어느 정도 두께 이상으로 형성하게 되면, 90°전위 결함이 주로 발생되어 60°전위 결함끼리 서로 상호 작용할 확률은 낮아지게 된다.The heat treatment and the formation of the thick buffer layer for the suppression of the existing defects are energy stabilized rather than the presence of the 60 ° dislocation defect and the 90 ° dislocation defect (edge type dislocation) mainly expressed at the interface is generated. There is a higher probability that a 90-degree dislocation defect is present than the presence of dislocation defects. That is, if the heat treatment is performed or the buffer layer is formed to a certain thickness or more, the probability of the mutual interaction between the 60 ° dislocation defects is lowered because 90 ° dislocation defects are mainly generated.
본 발명에서는 탄성변형층을 형성하고, 열처리를 바로 진행함으로써, 60°전위 결함 간의 상호 작용을 유도하여, 60°전위 결함의 확장 및 이동을 촉진하여 90°형태의 전위 결함을 억제하고, 60°전위 결함이 상호 결합되도록 하여 90°전위 결함이 얇은 두께의 탄성변형층 내에서 유도되도록 하는 것이다.According to the present invention, an elastic deformable layer is formed and the heat treatment is immediately proceeded to induce the interaction between the 60 ° dislocation defects to promote expansion and movement of the 60 ° dislocation defects to suppress dislocation defects of the 90 ° shape, So that the 90 degree dislocation defects are induced in the thinly-deformed layer of elastic deformation.
구체적으로는 1/2 60°[110]+1/2 60°[1-10]의 버거스 벡터(burgers vector)를 갖는 60° 전위 결함이, 계면에서 서로 만나게 되면 edge type 전위로 변화(60° 전위 결함 + 60° 전위 결함 => 90° 전위 결함)하게 되는데, 본 발명에 따른 열처리를 통해 계면에서의 이러한 움직임을 유도함으로써, 높은 온도에서의 열처리나 두꺼운 완충층의 필요없이, 다중 열처리에 의한 탄성변형층의 형성을 통해 구현할 수 있도록 하는 것이다.Specifically, 60 ° dislocation defects with burger vectors of 1/2 60 ° [110] +1/2 60 ° [1-10] are changed to edge type dislocations when they meet at the interface (60 ≪ RTI ID = 0.0 > 60% < / RTI > dislocation defects = > 90 degree dislocation defects) by inducing such movement at the interface through the heat treatment according to the present invention, So that it can be realized through the formation of the elastic strained layer.
다시 말해 본 발명은 탄성변형층과 열처리를 반복적으로 수행하여 90°전위 결함의 생성은 억제하고 60° 전위 결함 간의 상호 작용을 유도하여, 얇은 두께에서 90°전위 결함을 신속히 유도함으로써, 결함이 상부의 주요 활성층에까지는 형성되지 않도록 하는 것이다.In other words, the present invention repeatedly performs the heat treatment and the elastic deformation layer to suppress the generation of 90 ° dislocation defects and induce the interaction between 60 ° dislocation defects, thereby promptly inducing 90 ° dislocation defects at a thin thickness, Is not formed in the main active layer of the transistor.
여기에서, 상기 탄성변형층의 두께는 10nm 이상 100nm 이하로, 기존의 완충층의 두께(최소 300nm)보다 현저히 낮은 두께로 형성할 수 있어, 제조단가를 낮출 수 있으며, 박막의 균열과 같은 문제점을 최소화할 수 있어, 고품질의 화합물 반도체 소자를 얻을 수 있는 것이다.Here, the thickness of the elastically deformable layer may be 10 nm or more and 100 nm or less, which is much lower than the thickness of the conventional buffer layer (at least 300 nm), thereby lowering the manufacturing cost and minimizing problems such as cracking of the thin film And a high-quality compound semiconductor device can be obtained.
즉, 상기 탄성변형층의 두께는 전체 탄성변형층의 두께로, 실리콘 기판과 탄성변형층 간에 발생되는 60°전위 결함 간의 상호 작용이 발현될 수 있는 최소한의 두께(상기 단일 탄성변형층과 동일한 두께)이며, 60°전위 결함 간의 상호 작용이 충분히 발현되어 90°전위 결함이 유도될 수 있을 정도의 두께로서, 그 이상 두꺼울 필요는 없다.That is, the thickness of the elastically deformable layer is the thickness of the entire elastically deformable layer, and is set to a minimum thickness (the same thickness as the single elastically deformable layer) at which the interaction between the 60 ° dislocation defects generated between the silicon substrate and the elastically deformable layer can be developed ) And is sufficiently thick that the interaction between the 60 ° dislocation defects can be sufficiently expressed to induce a 90 ° dislocation defect, and need not be thicker than that.
또한, 도 3에 도시된 바와 같이, 본 발명에 따른 열처리 온도(Ta)는 상기 탄성변형층의 성장 온도(Ti)보다는 상대적으로 높은 온도에서 이루어지는 것이 바람직하다.Also, as shown in FIG. 3, it is preferable that the heat treatment temperature T a according to the present invention is performed at a temperature relatively higher than the growth temperature T i of the elastic strained layer.
즉, 열처리를 통해 탄성변형층 내의 전위 결함 간의 상호 작용이 더욱 활발하게 이루어지도록 에너지를 부여하는 것으로서, 상기 탄성변형층의 성장 온도보다 높은 경우에 전위 결함 간의 상호 작용이 더욱 촉진되게 된다.That is, energy is imparted so that the interaction between the dislocation defects in the elastic strained layer becomes more active through the heat treatment. When the growth temperature is higher than the growth temperature of the elastic strained layer, the interaction between the dislocation defects is further promoted.
구체적으로는 상기 실리콘 기판과 탄성변형층 간의 계면에서 발생하는 결함들 간의 상호 작용을 유도하기 위한 온도가 적절하며, 650℃ 이상 800℃ 이하의 온도에서 이루어지는 것이 바람직하다.Specifically, the temperature for inducing the interaction between the defects occurring at the interface between the silicon substrate and the elastically deformable layer is appropriate, and is preferably set at a temperature of 650 ° C to 800 ° C.
이러한 낮은 열처리 온도는 기존의 열처리 온도(850℃ 이상)보다 현저히 낮은 것으로서, 실리콘 기반의 화합물 반도체 소자의 형성이 용이하고, 승온 및 하온을 위한 시간이 단축되게 된다.
The low heat treatment temperature is significantly lower than the conventional heat treatment temperature (850 DEG C or higher), so that the silicon-based compound semiconductor device can be easily formed and the time for warming and low temperature is shortened.
이하에서는 본 발명의 일실시예로, 실리콘 기판 상에 InxGa(1-x)As 화합물 반도체를 에피 성장하는 것을 설명하고자 한다.Hereinafter, epitaxial growth of an InxGa (1-x) As compound semiconductor on a silicon substrate will be described as an embodiment of the present invention.
도 4는 실리콘 기판 상에 In0 .53Ga0 .47As 화합물 반도체 에피층 성장을 위한 모식도에 관한 것으로서, 실리콘 기판을 준비하고, 그 상층에 n-GaAs층을 시작으로 In의 조성이 0.05에서 0.53으로 점진적으로 변하는 탄성변형층을 성장시키며, 각 조성에 따른 탄성변형층의 형성 후 다중 열처리를 수행하게 된다. 이를 편의상 다중열처리합성탄성변형층(Multi-Annealing Composite Strained Layers, MACSL)이라 한다. 최상층의 탄성변형층의 조성은 In0 .53Ga0 .47As로, 실리콘 기판 상에 In0.53Ga0.47As 화합물 반도체 에피층을 성장시키고자 하는 것이다.FIG. 4 is a schematic diagram for growing an In 0 .53 Ga 0 .47 As compound semiconductor epitaxial layer on a silicon substrate. A silicon substrate is prepared, and an n-GaAs layer is formed on the silicon substrate. 0.53, and multiple heat treatment is performed after the formation of the elastic strained layer according to each composition. This is referred to as a multi-annealing composite elastic strained layer (MACSL) for convenience. The composition of the uppermost elastic layer is In 0 .53 Ga 0 .47 As, which is intended to grow an In 0.53 Ga 0.47 As compound semiconductor epitaxial layer on a silicon substrate.
이러한 각 조성변화에 따른 탄성변형층을 형성한 후, 바로 열처리를 수행함으로써, 에너지적으로 안정적인 90°전위 결함의 발생을 억제하고, 탄성변형층에서 발생하는 60°전위 결함들의 상호 작용은 더욱 촉진, 확장되도록 하는 것이다.By forming the elastically deformable layer according to each composition change and then performing the heat treatment immediately, it is possible to suppress the generation of the energetically stable 90 ° dislocation defect, further promote the interaction of the 60 ° dislocation defects generated in the elastic strain layer .
도 5는 다중열처리합성탄성변형층(MACSL) 형성을 통한 실리콘 기판 위 InxIn(1-x)As 화합물 반도체 에피층을 형성하는 공정을 나타낸 모식도이다.5 is a schematic diagram showing a process of forming an In x In (1-x) As compound semiconductor epitaxial layer on a silicon substrate through formation of a multiple heat-treated synthetic elastic strained layer (MACSL).
도시된 바와 같이, 가스 소스량이 AsH3는 항상 일정한 양으로 제공하고, 탄성변형층 성장시에는 TMGa와 TMIn을 소정 양으로 제공하되, TMIn의 양을 점차 증가시켜, 최종 In0.53Ga0.47As의 조성을 만족하도록 하면서, 탄성변형층을 성장한다. 탄성변형층의 성장이 완료된 이후에는 In0 .53Ga0 .47As 화합물 반도체 에피층을 성장한다.As shown in the figure, the amount of the source gas AsH 3 is always constant. In the growth of the elastic strained layer, TMGa and TMIn are supplied in a predetermined amount, and the amount of TMIn is gradually increased to obtain the final composition of In 0.53 Ga 0.47 As The elastic strained layer is grown. After the growth of the elastic strained layer is completed, an In 0 .53 Ga 0 .47 As compound semiconductor epitaxial layer is grown.
여기에서, 탄성변형층의 성장 온도는 610℃이며, 열처리 온도는 760℃로, 격자 상수 차이에 따른 전위 결함 간의 상호 작용을 촉진하여 높은 열처리 온도나 탄성변형층의 두께가 두껍지 않더라도, 전위 결함들 간의 상호 작용에 의해 90°전위 결함이 유도되도록 하여, 탄성변형층 상부층인 화합물 반도체 에피층에는 결함이 최소화되게 되는 것이다.Here, the growth temperature of the elastically deformable layer is 610 캜, and the heat treatment temperature is 760 캜, which promotes the interaction between the dislocation defects due to the lattice constant difference, so that even if the heat treatment temperature or the thickness of the elastic strain layer is not thick, So that the defect is minimized in the compound semiconductor epitaxial layer which is the upper layer of the elastic deformable layer.
도 6은 본 발명의 일실시예에 따라 형성된 실리콘 기판 상에 다중열처리합성탄성변형층(MACSL) 삽입을 통한 (004) XRD rocking curve 측정을 통한 결정성을 분석한 데이타를 나타낸 것이다.FIG. 6 shows crystallization data obtained by measuring (004) XRD rocking curve by inserting multiple heat-treated synthetic elastically deformable layers (MACSL) on a silicon substrate formed according to an embodiment of the present invention.
이에 의해 본 발명에 따른 다중열처리합성탄성변형층의 삽입을 통하여 XRD 그래프의 반값폭의 감소로 결정성이 향상되었음을 확인할 수 있었다.As a result, it was confirmed that the crystallinity was improved by decreasing the half width of the XRD graph by inserting the multiple heat-treated synthetic elastically deformable layer according to the present invention.
도 7은 본 발명의 일실시예에 따라 형성된 실리콘 기판 상에 다중열처리합성탄성변형층(MACSL) 삽입을 통한 PL 특성을 분석한 데이타를 나타낸 것이다.FIG. 7 shows data obtained by analyzing PL characteristics by inserting multiple heat-treated synthetic elastically deformable layers (MACSL) on a silicon substrate formed according to an embodiment of the present invention.
이에 의해 본 발명에 따른 다중열처리합성탄성변형층의 삽입을 통하여 PL의 신호가 두 배 이상 증가함으로써, 광학적 특성이 향상되었음을 확인할 수 있었다.As a result, it was confirmed that the insertion of the multi-heat-treated synthetic elastically deformable layer according to the present invention increased the signal of the PL more than twice, thereby improving the optical characteristics.
이러한, 다중열처리합성탄성변형층의 삽입을 통하여 결함이 억제되어 결정성 및 광학적 특성을 향상시키고, 전위 결함들 간의 상호 작용으로 탄성변형층 상부로 전위 결함의 전파를 최소화하여, 본 발명에 따른 다중열처리합성탄성변형층의 삽입을 통해 실리콘 기판 상에 화합물 반도체가 에피성장함을 다시 한번 확인할 수 있었다.By inserting the multiple heat-treated synthetic elastically deformable layer, the defects are suppressed to improve the crystallinity and optical characteristics, and the propagation of the dislocation defects to the upper part of the elastic strained layer is minimized by the interaction between the dislocation defects, Through the insertion of the heat-treated synthetic elastically deformable layer, it was confirmed once again that the compound semiconductor was epitaxially grown on the silicon substrate.
Claims (8)
상기 실리콘 기판과 화합물 반도체 에피층 사이에 탄성변형층의 형성과 열처리를 반복적으로 실시하여, 상기 실리콘 기판과 화합물 반도체 에피층 간의 결함을 억제하는 것을 특징으로 하는 실리콘 기판 상에 결함이 억제된 화합물 반도체 에피층의 성장방법.A method of growing a compound semiconductor epitaxial layer on a silicon substrate,
Characterized in that a defect between the silicon substrate and the compound semiconductor epitaxial layer is suppressed by repeatedly forming and heat-treating an elastic strained layer between the silicon substrate and the compound semiconductor epitaxial layer, A method of growing an epi layer.
단일 탄성변형층의 형성 후 열처리 실시, 단일 탄성변형층 형성 후 열처리 실시의 과정을 반복적으로 수행하는 것을 특징으로 하는 실리콘 기판 상에 결함이 억제된 화합물 반도체 에피층의 성장방법.The method according to claim 1, wherein the forming and heat-
A step of forming a single elastic strained layer, and a step of performing a heat treatment after forming a single elastic strained layer are repeatedly performed.
각 단일 탄성변형층이 단계적인 조성 변화를 가지는 것을 특징으로 하는 실리콘 기판 상에 결함이 억제된 화합물 반도체 에피층의 성장방법.3. The method of claim 2, wherein the repeatedly grown elastically deformable layer
Wherein each of the single elastically deformable layers has a stepwise compositional change.
상기 화합물 반도체 에피층의 조성과 동일한 것을 특징으로 하는 실리콘 기판 상에 결함이 억제된 화합물 반도체 에피층의 성장방법.The elastic deformation layer according to claim 3, wherein the composition of the uppermost elastic deformation layer in the elastic deformation layer
Wherein the compound semiconductor epitaxial layer has the same composition as the compound semiconductor epitaxial layer.
상기 탄성변형층의 성장 온도보다 상대적으로 높은 것을 특징으로 하는 실리콘 기판 상에 결함이 억제된 화합물 반도체 에피층의 성장방법.The method according to claim 1,
Wherein the growth temperature of the compound semiconductor epitaxial layer is higher than the growth temperature of the elastically deformable layer.
상기 실리콘 기판과 탄성변형층 간의 계면에서 발생하는 결함들 간의 상호작용을 유도하기 위한 온도인 것을 특징으로 하는 실리콘 기판 상에 결함이 억제된 화합물 반도체 에피층의 성장방법.7. The method according to claim 6,
Wherein the annealing temperature is a temperature for inducing an interaction between defects occurring at an interface between the silicon substrate and the elastically deformable layer.
650℃ 이상 800℃ 이하인 것을 특징으로 하는 실리콘 기판 상에 결함이 억제된 화합물 반도체 에피층의 성장방법.8. The method according to claim 7,
Wherein the defect is suppressed on the silicon substrate, wherein the defect is suppressed.
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