KR20160134215A - Semiconductor package and method for manufacturing the same - Google Patents

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Abstract

Provided is a method to manufacture a semiconductor package capable of reducing process time and process costs. The manufacturing method comprises: a step of attaching a semiconductor die and a component device to a circuit board to electrically connect the semiconductor die and an electrode of the component device to a wire pattern of the circuit board; a step of encapsulating the semiconductor die, the component device, and the circuit board with an encapsulant such that the encapsulant covers the semiconductor die, the component device, and the circuit board; a step of forming a trench in the encapsulant to expose the electrode of the component device; and a step of forming an antenna pattern layer on a surface of the encapsulant, a side wall of the trench, and the electrode of the component device exposed by the trench.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method for manufacturing the same}[0001] Semiconductor package and method for manufacturing same [0002]

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 상세하게는 안테나를 갖는 반도체 패키지 및 그 제조 방법에 관한 것이다.
The present invention relates to a semiconductor package and a manufacturing method thereof, and more particularly, to a semiconductor package having an antenna and a manufacturing method thereof.

일반적으로 무선 통신 모듈은 안테나와 상기 안테나와 연결되는 수동 소자(Passive Component) 또는 능동 소자(Active Component)와 같은 부품 소자들로 구성될 수 있다.Generally, the wireless communication module may be composed of an antenna and component elements such as a passive component or an active component connected to the antenna.

최근 소형화 요구에 따라, 상기 무선 통신 모듈은 반도체 패키지로 제조되고 있는 추세이다. 이 경우, 부품 소자들과 상기 부품 소자들과 전기적으로 연결된 배선 패턴은 반도체 패키지 내부에 배치되고, 상기 배선 패턴을 통해 상기 부품 소자들과 전기적으로 연결되는 상기 안테나는 반도체 패키지의 바디(body) 표면에 배치된다.In accordance with recent demand for downsizing, the wireless communication module is being manufactured in a semiconductor package. In this case, a wiring pattern electrically connected to the component elements and the component elements is disposed inside the semiconductor package, and the antenna electrically connected to the component elements through the wiring pattern is electrically connected to a body surface .

종래에는, 반도체 패키지 내부에 배치된 부품 소자들과 반도체 패키지의 표면에 배치된 안테나를 연결하기 위해, 반도체 패키지의 내부에 홀(via hole)을 형성하여, 상기 부품 소자들과 전기적으로 연결된 상기 배선 패턴을 노출시키고, 상기 홀 내부에 충진된 전도성 물질을 통해 반도체 패키지 내부에 배치된 부품 소자들과 반도체 패키지의 바디 표면에 배치된 안테나를 연결한다.BACKGROUND ART Conventionally, in order to connect component elements disposed in a semiconductor package to an antenna disposed on a surface of a semiconductor package, a via hole is formed in a semiconductor package to electrically connect the wiring And connects the antenna elements disposed on the body surface of the semiconductor package with the component elements disposed in the semiconductor package through the conductive material filled in the holes.

한편, 상기 부품 소자들과 반도체 패키지의 표면에 배치된 안테나를 연결하기 위해, 포토리소그래피(Photolithography), 케미컬 에칭(chemical etching), 레이저 드릴링 및 기계식 드릴링 등과 같은 장비를 이용하여 홀을 형성하고, 그 내부에 전도성 물질을 충진하는 공정이 진행되는데, 이러한 공정은 안테나를 갖는 반도체 패키지의 공정 시간 및 공정 비용을 증가시킨다.
On the other hand, holes are formed by using equipment such as photolithography, chemical etching, laser drilling, and mechanical drilling to connect the component elements to the antenna disposed on the surface of the semiconductor package, A process for filling a conductive material therein is performed, which increases the processing time and the process cost of the semiconductor package having the antenna.

따라서, 본 발명의 목적은 공정 시간 및 공정 비용을 절감할 수 있는 반도체 패키지 및 그 제조 방법을 제공하는 데 있다.Accordingly, it is an object of the present invention to provide a semiconductor package and a method of manufacturing the same that can reduce process time and process cost.

상술한 목적을 달성하기 위한, 본 발명의 일면에 따른 반도체 패키지의 제조 방법은, 회로 기판의 배선 패턴에 반도체 다이와 부품 소자의 전극을 전기적으로 연결하도록 상기 반도체 다이와 상기 부품 소자를 상기 회로 기판에 부착하는 단계와, 상기 반도체 다이, 상기 부품 소자 및 상기 회로 기판의 상부를 덮도록 인캡슐란트로 인캡슐레이션 하는 단계와, 상기 부품 소자의 전극이 노출되도록 상기 인캡슐란트에 트랜치를 형성하는 단계 및 상기 인캡슐란트의 표면, 상기 트랜치의 측벽 및 상기 트랜치에 의해 노출된 상기 부품 소자의 전극 위에 안테나 패턴층을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor package, the method comprising: attaching the semiconductor die and the component element to the circuit board so as to electrically connect the semiconductor die and the electrode of the component element to the wiring pattern of the circuit board; Encapsulating the semiconductor die, the component element and the top of the circuit board with an encapsulant; forming a trench in the encapsulant to expose electrodes of the component element; And forming an antenna pattern layer on the surface of the encapsulant, the sidewall of the trench, and the electrode of the component element exposed by the trench.

본 발명의 다른 일면에 따른 반도체 패키지는, 반도체 다이와 부품 소자의 전극이 전기적으로 연결된 배선 패턴을 포함하는 회로 기판과 상기 반도체 다이, 상기 부품 소자, 상기 회로 기판의 상부를 인캡슐레이션 하는 인캡슐란트로서, 상기 부품 소자의 전극의 노출시키는 트랜치를 갖는 상기 인캡슐란트 및 상기 인캡슐란트의 표면, 상기 트랜치의 측벽 및 상기 트랜치에 의해 노출된 상기 부품 소자의 전극 위에 형성되는 안테나 패턴층을 포함한다.
According to another aspect of the present invention, there is provided a semiconductor package including: a circuit board including a wiring pattern electrically connected to a semiconductor die and electrodes of the component element; and an encapsulant encapsulating the semiconductor die, the component element, The antenna pattern layer being formed on a surface of the encapsulant having a trench exposing an electrode of the component element and a surface of the encapsulant, a sidewall of the trench, and an electrode of the component element exposed by the trench .

본 발명에 따르면, 반도체 패키지 내부에 배치된 부품 소자들과 반도체 패키지의 표면에 배치된 안테나를 연결하기 위해, 기존의 비아홀을 형성하지 않고, 안테나를 상기 부품 소자에 직접 연결함으로써, 기존의 비아홀을 형성하는 공정에 따른 공정 시간 및 공정 비용의 상승을 줄일 수 있다. According to the present invention, in order to connect the component elements disposed in the semiconductor package to the antenna disposed on the surface of the semiconductor package, the conventional via hole is not formed and the antenna is directly connected to the component element, The increase in the process time and the process cost due to the forming process can be reduced.

또한 제조사 입장에서는 기존 인프라를 활용한 단순한 공정을 통해 안테나를 갖는 반도체 패키지를 제조할 수 있다.
In addition, a semiconductor package having an antenna can be manufactured through a simple process using an existing infrastructure.

도 1은 본 발명의 일 실시 예에 따른 반도체 패키지의 단면도이다.
도 2 내지 도 9는 도 1에 도시한 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 10은 본 발명의 다른 실시 예에 따른 반도체 패키지의 단면도이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.
FIGS. 2 to 9 are cross-sectional views illustrating a method of manufacturing the semiconductor package shown in FIG.
10 is a cross-sectional view of a semiconductor package according to another embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art, and the following embodiments may be modified in various other forms, The present invention is not limited to the following embodiments. Rather, these embodiments are provided so that this disclosure will be more thorough and complete, and will fully convey the concept of the invention to those skilled in the art.

본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는 (comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a", "an," and "the" include plural forms unless the context clearly dictates otherwise. Also, " comprise "and / or" comprising "when used herein should be interpreted as specifying the presence of stated shapes, numbers, steps, operations, elements, elements, and / And does not preclude the presence or addition of one or more other features, integers, operations, elements, elements, and / or groups. As used herein, the term "and / or" includes any and all combinations of one or more of the listed items.

본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되지 않음은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.Although the terms first, second, etc. are used herein to describe various elements, regions and / or regions, it is to be understood that these elements, parts, regions, layers and / . These terms are not intended to be in any particular order, up or down, or top-down, and are used only to distinguish one member, region or region from another member, region or region. Thus, the first member, region or region described below may refer to a second member, region or region without departing from the teachings of the present invention.

이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings schematically showing ideal embodiments of the present invention. In the figures, for example, variations in the shape shown may be expected, depending on manufacturing techniques and / or tolerances. Accordingly, embodiments of the present invention should not be construed as limited to any particular shape of the regions illustrated herein, including, for example, variations in shape resulting from manufacturing.

도 1은 본 발명의 일 실시 예에 따른 반도체 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시 예에 따른 반도체 패키지(100)는, 회로기판(110), 반도체 다이(120), 부품 소자(130), 제1 인캡슐란트(150, a first encapsulant), 컨포멀 쉴드(160, conformal shield), 제2 인캡슐란트(170, a second encapsulant) 및 안테나 패턴층(180)을 포함한다.Referring to FIG. 1, a semiconductor package 100 according to an embodiment of the present invention includes a circuit board 110, a semiconductor die 120, a component element 130, a first encapsulant 150 A conformal shield 160, a second encapsulant 170, and an antenna pattern layer 180. The first and second encapsulants 170,

상기 회로기판(110)은 절연층(112), 상기 절연층(112) 위에 형성되어 제1 배선 패턴(116a)과 제2 배선 패턴(116b)의 일부를 노출시키는 솔더 마스크(114)를 포함한다. The circuit board 110 includes an insulating layer 112 and a solder mask 114 formed on the insulating layer 112 to expose a portion of the first and second wiring patterns 116a and 116b .

상기 제1 배선 패턴(116a)은 상기 절연층(112)의 상면에 형성되어, 상기 반도체 다이(120)의 도전성 범프(122)와 전기적으로 연결된다. The first wiring pattern 116a is formed on the upper surface of the insulating layer 112 and is electrically connected to the conductive bump 122 of the semiconductor die 120. [

상기 제2 배선 패턴(116b)도 상기 절연층(112)의 상면에 형성되어, 상기 부품 소자(130)의 전극(134)의 하단면과 전기적으로 연결된다. The second wiring pattern 116b is also formed on the upper surface of the insulating layer 112 and is electrically connected to the lower end surface of the electrode 134 of the component element 130. [

상기 솔더 마스크(114)는 상기 절연층(112)의 상면에서 상기 제1배선 패턴(116a)와 상기 제2 배선 패턴(116b)의 외주연에 일정두께로 형성되어, 상기 제1 배선 패턴(116a)과 상기 제2 배선 패턴(116b)을 외부 환경으로부터 보호한다. 상기 솔더 마스크(114)는 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo CycloButene), PBO(Poly Benz Oxazole) 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.The solder mask 114 is formed on the upper surface of the insulating layer 112 to have a predetermined thickness at the outer periphery of the first wiring pattern 116a and the second wiring pattern 116b, And the second wiring pattern 116b from the external environment. The solder mask 114 may be formed of any one selected from conventional polyimide, epoxy, BCB (Benzo CycloButene), PBO (Poly Benz Oxazole), and the like, It is not.

상기 반도체 다이(120)는 평평한 상면(120a)과, 상기 상면(120a)의 반대면으로서 평평한 하면(120b)을 가지며, 상기 하면(120b)에 형성된 적어도 하나의 도전성 범프(122)를 포함한다. The semiconductor die 120 includes a flat top surface 120a and a bottom surface 120b that is flush with the top surface 120a and includes at least one conductive bump 122 formed on the bottom surface 120b.

상기 반도체 다이(120)의 도전성 범프(122)는 상기 회로 기판(110)의 제1 배선 패턴(116a)에 전기적으로 연결된다. 상기 도전성 범프(122)는 주석/납(Pb/Sn), 납없는 주석(Leadless Sn)등의 금속재료 및 그 등가물 중 선택된 어느 하나를 이용하여 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.The conductive bumps 122 of the semiconductor die 120 are electrically connected to the first wiring patterns 116a of the circuit board 110. [ The conductive bump 122 may be formed using any one selected from metal materials such as tin / lead (Pb / Sn) and leadless Sn, and equivalents thereof, but the material thereof is not limited thereto .

상기 반도체 다이(120)는 상기 제1 인캡슐란트(150)에 의해 인캡슐레이션(encapsulation) 된다. The semiconductor die 120 is encapsulated by the first encapsulant 150.

상기 반도체 다이(120)는 무선 주파수(Radio Frequence) 통신 및 고속 신호 처리를 수행할 수 있는 무선 통신 반도체 다이일 수 있으나, 상기 반도체 다이(120)가 무선 통신 반도체 다이로 한정하지는 않는다.The semiconductor die 120 may be a wireless communication semiconductor die capable of performing radio frequency (RF) communication and high speed signal processing, but the semiconductor die 120 is not limited to a wireless communication semiconductor die.

상기 부품 소자(130)는 수동 소자(132, Passive Component)와 상기 수동 소자의 측면에 형성된 전극(134)을 포함한다. 상기 수동 소자(132)는 커패시터(Capacitor), 인덕터(Inductor)를 포함할 수 있다. 상기 부품 소자(130)는 수동 소자 대신 능동 소자를 포함할 수도 있다. 능동 소자는 IC를 포함한다. The component element 130 includes a passive component 132 and an electrode 134 formed on a side surface of the passive component. The passive element 132 may include a capacitor and an inductor. The component element 130 may include an active element instead of a passive element. Active devices include ICs.

상기 부품 소자(130) 또한 상기 반도체 다이(120)와 마찬가지로 상기 제1 인캡슐란트(150)에 의해 인캡슐레이션(encapsulation) 된다. The component element 130 is also encapsulated by the first encapsulant 150 in the same manner as the semiconductor die 120.

상기 수동 소자(132)의 전극(134) 하단면은 상기 제2 배선 패턴(116b)과 전기적으로 연결되고, 상기 수동 소자(132)의 전극(134) 상단면은 상기 안테나 패턴층(180)과 전기적으로 연결된다. 즉, 상기 수동 소자(132)는 기존의 비아홀 내부에 충진된 전도성 물질에 의해 상기 안테나 패턴층(180)과 전기적으로 연결되는 것이 아니라 상기 안테나 패턴층(180)과 직접 전기적으로 연결됨을 특징으로 한다. The lower surface of the electrode 134 of the passive element 132 is electrically connected to the second wiring pattern 116b and the upper surface of the electrode 134 of the passive element 132 is electrically connected to the antenna pattern layer 180, And is electrically connected. That is, the passive element 132 is not electrically connected to the antenna pattern layer 180 by a conductive material filled in a conventional via hole, but is directly electrically connected to the antenna pattern layer 180 .

따라서, 본 발명에서는 레이저 드릴과 같은 공정 장비를 이용한 홀 형성 과정과 상기 홀 내부에 전도성 물질을 충진하는 공정 등이 요구되지 않아 전체 공정 시간 및 공정 비용을 줄일 수 있다.Therefore, in the present invention, the hole forming process using a process tool such as a laser drill and the process of filling a conductive material into the hole are not required, thereby reducing the entire process time and process cost.

제1 인캡슐란트(150)는 상기 회로 기판(110) 위의 상기 반도체 다이(120), 부품 소자(130)를 외부 환경으로부터 보호한다.  The first encapsulant 150 protects the semiconductor die 120 and the component elements 130 on the circuit board 110 from the external environment.

구체적으로, 상기 제1 인캡슐란트(150)는 상기 절연층(112)의 상면에 형성된, 제1 및 제2 배선 패턴(116a, 116b), 솔더 마스크(114), 상기 반도체 다이(120), 부품 소자(130)를 인캡슐레이션(encapsulation)한다. 이때, 상기 제1 인캡슐란트(150)에는 상기 수동 소자(132)의 전극(134)의 상단면을 노출시키는 트랜치(TRench: TR)가 형성된다. Specifically, the first encapsulant 150 may include first and second wiring patterns 116a and 116b formed on the upper surface of the insulating layer 112, a solder mask 114, the semiconductor die 120, And encapsulates the component element 130. The first encapsulant 150 is formed with a trench TR that exposes the upper surface of the electrode 134 of the passive element 132.

상기 컨포멀 쉴드(160)은 RFI(Radio Frequency Interference) 또는 EMI(ElectroMagnetic Interference)와 같은 전자파 등으로부터 상기 반도체 다이(120)를 보호한다. The conformal shield 160 protects the semiconductor die 120 from electromagnetic waves such as RFI (Radio Frequency Interference) or EMI (ElectroMagnetic Interference).

이를 위해, 상기 컨포멀 쉴드(160)가 상기 제1 인캡슐란트(150)의 표면(상면 및 측면)에 코팅된다. 이때, 상기 제1 인캡슐란트(150)의 표면 코팅된 상기 컨포멀 쉴드(160)는 개구부(OP1)를 가지며, 상기 제1 인캡슐란트(150) 및 상기 제2 인캡슐란트(170)에 걸쳐 형성된 상기 트랜치(TR)가 상기 개구부(OP1)를 관통한다.To this end, the conformal shield 160 is coated on the surfaces (top and side) of the first encapsulant 150. At this time, the conformal shield 160 coated on the first encapsulant 150 has an opening OP1, and the first encapsulant 150 and the second encapsulant 170 And the trench TR formed therethrough passes through the opening OP1.

상기 제2 인캡슐란트(170)는 상기 컨포멀 쉴드(160)와 상기 안테나 패턴층(180)을 전기적으로 분리한다. 즉, 상기 제2 인캡슐란트(170)는 상기 컨포멀 쉴드(160)의 표면(상면과 측면)을 인캡슐레이션(encapsulation)한다. 이때, 상기 제2 인캡슐란트(170)에는 제1 인캡슐란트(150)에 걸쳐 형성된 상기 트랜치(TR)가 형성된다.The second encapsulant 170 electrically separates the conformal shield 160 from the antenna pattern layer 180. That is, the second encapsulant 170 encapsulates the surface (top and side surfaces) of the conformal shield 160. At this time, the trench TR formed over the first encapsulant 150 is formed in the second encapsulant 170.

상기 안테나 패턴층(180)은 제2 인캡슐란트(170)의 표면, 상기 트랜치(TR)의 측벽 및 상기 상기 트랜치(TR)에 의해 노출된 상기 수동 소자(132)의 전극(134)의 상단면에 형성된다. 따라서, 상기 안테나 패턴층(180)과 상기 수동 소자(132)는 직접 전기적으로 연결될 수 있다. The antenna pattern layer 180 is formed on the surface of the second encapsulant 170 and on the side wall of the trench TR and on the top of the electrode 134 of the passive element 132 exposed by the trench TR. Plane. Accordingly, the antenna pattern layer 180 and the passive elements 132 may be directly electrically connected.

한편, 상기 안테나 패턴층(180)은 반도체 패키지의 외관을 형성하는 제2 인캡슐란트(170)의 표면에 형성되는데, 이는 부품 소자(130)가 반도체 패키지(100)의 내부에 내장되기 때문에, 제2 인캡슐란트(170)의 표면을 부품 배치가 아닌 안테나 패턴층의 배치 용도와 같은 별도의 용도로 사용할 수 있기 때문이다.The antenna pattern layer 180 is formed on the surface of the second encapsulant 170 that forms the outer surface of the semiconductor package because the component element 130 is embedded in the semiconductor package 100, This is because the surface of the second encapsulant 170 can be used for other purposes such as the arrangement of the antenna pattern layer instead of the component disposition.

도 2 내지 도 9는 도 1에 도시된 반도체 패키지의 제조 방법을 도시한 단면도들이다.FIGS. 2 to 9 are cross-sectional views illustrating a method of manufacturing the semiconductor package shown in FIG.

먼저, 도 2를 참조하면, 회로 기판(110)을 준비하고, 플립칩 공정 또는 SMT 공정을 이용해 준비된 회로 기판(110)에 반도체 다이(120)와 부품 소자(130)를 부착한다. Referring to FIG. 2, a circuit board 110 is prepared and a semiconductor die 120 and a component element 130 are attached to a prepared circuit board 110 using a flip chip process or an SMT process.

구체적으로, 도전성 범프(122)를 포함하는 반도체 다이(120)를 상기 회로 기판(110)의 제1 배선 패턴(116a)으로 이송하여 상기 도전성 범프(122)와 상기 제1배선 패턴(116a)이 접촉되도록 상기 반도체 다이(120)를 상기 회로 기판(110)에 안착시킨다. 이때, 상기 회로 기판(110)의 제1 배선 패턴(116a)은 상기 도전성 범프(122)를 통해서 상기 반도체 다이(120)와 전기적으로 연결된다. Specifically, the semiconductor die 120 including the conductive bumps 122 is transferred to the first wiring patterns 116a of the circuit board 110 so that the conductive bumps 122 and the first wiring patterns 116a The semiconductor die 120 is placed on the circuit board 110 so as to be brought into contact with the circuit board 110. At this time, the first wiring pattern 116a of the circuit board 110 is electrically connected to the semiconductor die 120 through the conductive bumps 122.

또한 능동 소자 또는 수동 소자와 같은 부품 소자(130)를 상기 회로 기판(110)의 제2 배선 패턴(116b)으로 이송하여 상기 부품 소자(130)의 전극(134)과 상기 제2 배선 패턴(116b)이 접촉되도록 상기 부품 소자(130)를 상기 회로 기판(110)에 안착시킨다. 이때, 상기 회로 기판(110)의 제2 배선 패턴(116b)과 상기 부품 소자(130)가 전기적으로 연결된다. A component element 130 such as an active element or a passive element is transferred to the second wiring pattern 116b of the circuit board 110 so that the electrode 134 of the component element 130 and the second wiring pattern 116b The component element 130 is placed on the circuit board 110 so that the component element 130 is brought into contact with the circuit board 110. At this time, the second wiring pattern 116b of the circuit board 110 and the component element 130 are electrically connected.

상기 반도체 다이(120)와 상기 부품 소자(130)는 이송부재(미도시)에 흡착하여 상기 회로 기판(110)으로 이송할 수 있지만, 여기서 그 방법을 한정하는 것은 아니다.The semiconductor die 120 and the component element 130 may be attracted to a transfer member (not shown) and transferred to the circuit board 110, but the method is not limited thereto.

이어, 도 3을 참조하면, 반도체 다이(120), 부품 소자(130) 및 회로 기판(110) 상부를 덮도록 제1 인캡슐란트(150)로 인캡슐레이션 한다. 3, the first encapsulant 150 is encapsulated to cover the semiconductor die 120, the component elements 130, and the top of the circuit board 110.

이어, 도 4를 참조하면, 회로 기판(110)과 컨포멀 쉴드(160)를 전기적으로 연결하기 위해, 블레이드와 같은 장비를 이용하여 상기 제1 인캡슐란트(150)를 프리 커팅(pre-cutting) 한다.4, the first encapsulant 150 is pre-cut using a device such as a blade to electrically connect the circuit board 110 and the conformal shield 160. [ ) do.

이어, 도 5를 참조하면, 프리-커팅된 상기 제1 인캡슐란트(150)의 표면(상면과 측면)를 모두 덮도록 컨포멀 쉴드(160)를 코팅한다.Referring to FIG. 5, the conformal shield 160 is coated so as to cover both the surfaces (upper and side surfaces) of the pre-cut first encapsulant 150.

도면에 도시하지는 않았으나, 상기 컨포멀 쉴드(160)는 절연층(112) 내부에 형성된 그라운드 층(도시하지 않음)과 전기적으로 연결되어, 접지될 수 있다. 이렇게 함으로써, RFI(Radio Frequency Interference) 또는 EMI(ElectroMagnetic Interference)와 같은 전자파 등을 차폐하여, 상기 반도체 다이(120)를 보호한다. Although not shown in the drawing, the conformal shield 160 may be electrically connected to a ground layer (not shown) formed inside the insulating layer 112 and may be grounded. By doing so, electromagnetic waves such as RFI (Radio Frequency Interference) or EMI (ElectroMagnetic Interference) are shielded to protect the semiconductor die 120.

상기 컨포멀 쉴드(160)는 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni), 철(Fe), 주석(Sn), 아연(Zn) 및 이의 등가 금속 또는 그의 합금으로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.The conformal shield 160 may be formed of a metal such as silver (Ag), aluminum (Al), copper (Cu), nickel (Ni), iron (Fe), tin However, the present invention is not limited thereto.

상기 컨포멀 쉴드(160)는 PVD(physical vapor deposition), CVD(chemical vapor deposition), ALD(atomic layer deposition), 전해 도금(electrolytic plating), 무전해 도금(electroless plating), 불꽃-분사(flame spray), 도전성 페인트 분사, 진공 금속화, 패드 페인팅 또는 이들의 조합에 의해서 형성될 수 있다.The conformal shield 160 may be formed of a material such as physical vapor deposition (PVD), chemical vapor deposition (CVD), atomic layer deposition (ALD), electrolytic plating, electroless plating, flame spray ), Conductive paint spray, vacuum metallization, pad painting, or a combination thereof.

이어, 도 6을 참조하면, 상기 컨포멀 쉴드(160)와 상기 수동 소자(132)의 전극(134)을 전기적으로 분리하고, 상기 트랜치(TR)를 형성하기 위한 공간을 확보하기 위해, 제1 인캡슐란트(150)의 표면에 코팅된 컨포멀 쉴드(160)의 일부를 감광성 물질을 이용한 노광 방식 및 스트립핑(stripping) 공정으로 박리하여, 상기 컨포멀 쉴드(160)에 개구부(OP1)를 형성한다.6, in order to electrically isolate the conformal shield 160 from the electrode 134 of the passive element 132 and to secure a space for forming the trench TR, A part of the conformal shield 160 coated on the surface of the encapsulant 150 is peeled off by an exposure method and a stripping process using a photosensitive material so that an opening OP1 is formed in the conformal shield 160 .

이어, 도 7을 참조하면, 상기 컨포멀 쉴드(160)와 안테나 패턴층(180)을 전기적으로 분리하기 위해, 상기 컨포멀 쉴드(160)의 표면(상면과 측면)과 상기 개구부(OP1)에 의해 노출된 제1 인캡슐란트(150)의 표면을 모두 덮도록 제2 인캡슐란트(170)를 인캡슐레이션 한다.7, the conformal shield 160 and the antenna pattern layer 180 are electrically connected to the surface (upper surface and side surface) of the conformal shield 160 and the opening OP1 Encapsulates the second encapsulant 170 so as to cover the entire surface of the first encapsulant 150 exposed by the first encapsulant 150.

이어, 도 8을 참조하면, 상기 수동 소자(132)의 전극(134)의 상단면이 노출되도록 레이저 또는 기계 드릴링 공법으로 상기 개구부(OP1)를 관통하는 트랜치(TR)를 형성한다.8, a trench TR is formed through the opening OP1 by laser or mechanical drilling so that the top surface of the electrode 134 of the passive element 132 is exposed.

이어, 도 9를 참조하면, 제2 인캡슐란트(170)의 표면, 상기 트랜치(TR)의 측벽 및 상기 트랜치(TR)에 의해 노출되는 상기 수동 소자(132)의 전극(134)의 상단면에 상기 안테나 패턴층(180)을 형성한다. 9, the surface of the second encapsulant 170, the side wall of the trench TR, and the top surface of the electrode 134 of the passive element 132 exposed by the trench TR The antenna pattern layer 180 is formed.

상기 안테나 패턴층(180)은 도금/노광 방식, 마스킹(masking) 방식, 전도성 잉크 프린팅 방식 또는 필름 부착 방식 등으로 형성될 수 있다.The antenna pattern layer 180 may be formed by a plating / exposure method, a masking method, a conductive ink printing method, or a film attaching method.

도 10은 본 발명의 다른 실시 예에 따른 반도체 패키지의 단면도이다.10 is a cross-sectional view of a semiconductor package according to another embodiment of the present invention.

도 1 내지 도 9에서는 LGA 타입의 반도체 패키지 및 그의 제조 방법을 나타내었으나, 이에 한정하지 않고, 도 10에 도시된 바와 같이, 회로 기판(110)의 하면에 솔더볼(190)이 형성된 BGA 타입의 반도체 패키지로 형성할 수 도 있다.1 to 9, the LGA type semiconductor package and the method of manufacturing the same are shown. However, the present invention is not limited thereto, and a BGA type semiconductor having a solder ball 190 formed on the lower surface of the circuit board 110 It may be formed as a package.

이러한 BGA 타입의 반도체 패키지는 도 2 내지 도 9에서 설명한 LGA 타입의 반도체 패키지의 제조 방법에서 상기 솔더볼을 회로 기판(110)의 하면에 형성하는 공정을 마지막 공정으로 진행하여 제조할 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 BGA 타입의 반도체 패키지에 대한 설명은 생략하기로 한다.The BGA type semiconductor package can be manufactured by proceeding to the last step of forming the solder ball on the bottom surface of the circuit board 110 in the LGA type semiconductor package manufacturing method described with reference to FIGS. Therefore, description of a BGA type semiconductor package according to another embodiment of the present invention will be omitted.

이상 본 발명을 명확하게 이해하기 위해 상세히 기술하였지만, 청구범위의 범위 내에서 여러 가지 변화 및 변경이 가능할 것이다. 따라서 본 실시예는 도시된 바대로 생각될 수 있으나 제한적인 것은 아니며, 본 명세서의 상세한 내용에 한정되지 않고 청구범위의 범위 내에서 변화가 가능할 것이다.Although the present invention has been described in detail in order to clearly understand the present invention, various changes and modifications may be made within the scope of the claims. Therefore, the present embodiment can be considered as illustrated, but it is not limited thereto, and the present invention is not limited to the details of the present invention, but may be changed within the scope of the claims.

이상에서 본 발명의 실시예들을 구체적으로 설명하였지만, 본 발명은 이에 한정되지 않고 다양한 변형 실시가 가능함은 물론이다. 즉, 본 발명의 반도체 패키지를 구성하는 구성부품의 수치나 재질 등을 다양하게 선택하여 사용할 수 있음은 물론이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. That is, it goes without saying that the numerical values and the materials of the constituent parts constituting the semiconductor package of the present invention can be variously selected and used.

Claims (10)

회로 기판의 배선 패턴에 반도체 다이와 부품 소자의 전극을 전기적으로 연결하도록 상기 반도체 다이와 상기 부품 소자를 상기 회로 기판에 부착하는 단계;
상기 반도체 다이, 상기 부품 소자 및 상기 회로 기판의 상부를 덮도록 인캡슐란트로 인캡슐레이션 하는 단계;
상기 부품 소자의 전극이 노출되도록 상기 인캡슐란트에 트랜치를 형성하는 단계; 및
상기 인캡슐란트의 표면, 상기 트랜치의 측벽 및 상기 트랜치에 의해 노출된 상기 부품 소자의 전극 위에 안테나 패턴층을 형성하는 단계
를 포함하는 반도체 패키지의 제조 방법.
Attaching the semiconductor die and the component element to the circuit board so as to electrically connect the semiconductor die and the electrode of the component element to the wiring pattern of the circuit board;
Encapsulating the semiconductor die, the component element and the top of the circuit board with an encapsulant;
Forming a trench in the encapsulant to expose electrodes of the component element; And
Forming an antenna pattern layer on a surface of the encapsulant, a sidewall of the trench, and an electrode of the component element exposed by the trench;
Wherein the semiconductor package is a semiconductor package.
제1항에 있어서, 상기 인캡슐란트로 인캡슐레이션 하는 단계는,
상기 반도체 다이, 상기 부품 소자, 상기 회로 기판의 상부를 제1 인캡슐란트로 인캡슐레이션 하는 단계;
제1 인캡슐란트의 표면에 컨포멀 쉴드를 형성하는 단계로서, 상기 트랜치가 관통하는 개구부를 갖는 상기 컨포멀 쉴드를 형성하는 단계; 및
상기 컨포멀 쉴드의 표면을 제2 인캡슐란트로 인캡슐레이션 하는 단계
를 포함함을 특징으로 하는 반도체 패키지의 제조 방법.
2. The method of claim 1, wherein the encapsulation encapsulation comprises:
Encapsulating the semiconductor die, the component element, and the top of the circuit board with a first encapsulant;
Forming a conformal shield on a surface of a first encapsulant, said conformal shield having an opening through which said trench penetrates; And
Encapsulating the surface of the conformal shield with a second encapsulant;
Wherein the semiconductor package is formed of a metal.
제2항에 있어서, 상기 인캡슐란트에 트랜치를 형성하는 단계는,
상기 부품 소자의 전극이 노출되도록 상기 제1 및 제2 인캡슐란트에 상기 개구부를 관통하는 트랜치를 형성하는 단계임을 특징으로 하는 반도체 패키지의 제조 방법.
3. The method of claim 2, wherein forming the trenches in the encapsulant comprises:
And forming a trench through the opening in the first and second encapsulants to expose the electrodes of the component element.
제3항에 있어서, 상기 안테나 패턴층을 형성하는 단계는,
상기 제2 인캡슐란트의 표면, 상기 트랜치의 측벽 및 상기 트랜치에 의해 노출된 상기 부품 소자의 전극 위에 안테나 패턴층을 형성하는 단계임을 특징으로 하는 반도체 패키지의 제조 방법.
The method of claim 3, wherein forming the antenna pattern layer comprises:
Wherein the antenna pattern layer is formed on the surface of the second encapsulant, the side wall of the trench, and the electrode of the component element exposed by the trench.
제2항에 있어서, 상기 컨포멀 쉴드를 형성하는 단계 이전에,
상기 제1 인캡슐란트의 표면을 프리-커팅(pre-cutting)하는 단계를 더 포함하고,
상기 컨포멀 쉴드를 형성하는 단계는,
상기 프리-커팅된 제1 인캡슐란트의 표면에 컨포멀 쉴드를 형성하는 단계임을 특징으로 하는 반도체 패키지의 제조 방법.
3. The method of claim 2, wherein prior to forming the conformal shield,
Further comprising pre-cutting the surface of the first encapsulant,
Wherein forming the conformal shield comprises:
And forming a conformal shield on the surface of the pre-cut first encapsulant.
제5항에 있어서, 상기 컨포멀 쉴드를 형성하는 단계는,
상기 제1 인캡슐란트의 표면에 형성된 컨포멀 쉴드의 일부를 감광성 물질을 이용한 노광 방식 또는 스트립핑(stripping) 방식으로 박리하여 상기 개구부를 형성하는 단계를 포함함을 특징으로 하는 반도체 패키지의 제조 방법.
6. The method of claim 5, wherein forming the conformal shield further comprises:
And peeling off part of the conformal shield formed on the surface of the first encapsulant by an exposure method using a photosensitive material or a stripping method to form the opening .
반도체 다이와 부품 소자의 전극이 전기적으로 연결된 배선 패턴을 포함하는 회로 기판;
상기 반도체 다이, 상기 부품 소자, 상기 회로 기판의 상부를 인캡슐레이션 하는 인캡슐란트로서, 상기 부품 소자의 전극의 노출시키는 트랜치를 갖는 상기 인캡슐란트; 및
상기 인캡슐란트의 표면, 상기 트랜치의 측벽 및 상기 트랜치에 의해 노출된 상기 부품 소자의 전극 위에 형성되는 안테나 패턴층
을 포함하는 반도체 패키지.
A circuit board including a wiring pattern in which a semiconductor die and electrodes of a component element are electrically connected;
An encapsulant encapsulating the semiconductor die, the component element, and the top of the circuit board, the encapsulant having a trench exposing an electrode of the component element; And
An antenna pattern layer formed on the surface of the encapsulant, the sidewall of the trench, and the electrode of the component element exposed by the trench,
≪ / RTI >
제7항에 있어서, 컨포멀 쉴드를 더 포함하고,
상기 인캡슐란트는,
상기 컨포멀 쉴드를 사이에 두고, 상기 반도체 다이, 상기 부품 소자 및 상기 회로 기판의 상부를 인캡슐레이션 하는 제1 인캡슐란트 및
상기 컨포멀 쉴드의 표면을 인캡슐레이션 하는 제2 인캡슐란트
를 포함함을 특징으로 하는 반도체 패키지.
8. The apparatus of claim 7, further comprising a conformal shield,
The encapsulant,
A first encapsulant encapsulating the semiconductor die, the component element and the top of the circuit board with the conformal shield therebetween,
A second encapsulant for encapsulating the surface of the conformal shield;
Wherein the semiconductor package comprises a semiconductor package.
제8항에 있어서, 상기 컨포멀 쉴드는,
상기 트랜치를 관통하는 개구부를 가짐을 특징으로 하는 반도체 패키지.
9. The apparatus of claim 8, wherein the conformal shield comprises:
And an opening through the trench.
제8항에 있어서, 상기 안테나 패턴층은,
상기 제2 인캡슐란트의 표면, 상기 트랜치의 측벽 및 상기 트랜치에 의해 노출된 상기 부품 소자의 전극 위에 형성됨을 특징으로 하는 반도체 패키지.The antenna according to claim 8,
A surface of the second encapsulant, a side wall of the trench, and an electrode of the component element exposed by the trench.
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