KR20160131191A - 반도체 장치 및 그 동작 방법 - Google Patents

반도체 장치 및 그 동작 방법 Download PDF

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Abstract

본 기술에 의한 반도체 장치는 호스트로부터의 쓰기 요청에 의한 제 1 데이터를 저장하는 버퍼, 버퍼로부터 추방되는 제 2 데이터를 저장하는 메모리 장치, 및 쓰기 요청을 처리하기 위하여 버퍼 및 메모리 장치를 제어하는 제어부를 포함한다.

Description

반도체 장치 및 그 동작 방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 장치 및 그 동작 방법에 관한 것으로서 보다 구체적으로는 셋 동작 및 리셋 동작에 걸리는 시간(레이턴시)이 상이한 메모리 장치의 동작 성능을 향상시키는 반도체 장치 및 그 동작 방법에 관한 것이다.
도 1은 상변이 메모리 장치(PCRAM, Phase Change Random Access Memory)에서 메모리 셀의 상변이 동작을 설명하는 그래프이다.
그래프는 메모리 셀을 고저항 상태(리셋 상태)에서 저저항 상태(셋 상태)로 변환하는 셋 동작과 저저항 상태에서 고저항 상태로 변환하는 리셋 동작에 필요한 전력과 시간을 나타낸다.
도시된 바와 같이 셋 동작에 걸리는 시간이 리셋 동작에 걸리는 시간보다 약 8배 정도가 된다.
일반적인 메모리 장치에서는 일정한 개수의 셀 단위로 데이터를 기록하므로 하나의 쓰기 동작시 일부 셀들에 대해서는 셋 동작이 수행되고 다른 일부 셀들에 대한 리셋 동작이 동시에 수행될 가능성이 있다.
이에 따라 종래의 상변이 메모리 장치에서는 쓰기 동작에 필요한 시간이 적어도 셋 동작에 필요한 시간만큼 길어져 메모리 장치의 동작 성능이 저하되는 문제가 있다.
이러한 문제는 상변이 메모리 장치뿐만 아니라 메모리 셀에 기록하는 논리 값에 따라 쓰기 동작에 필요한 시간이 크게 달라지는 메모리 장치에서는 언제나 발생할 수 있다.
본 기술은 셋 동작 및 리셋 동작에 걸리는 시간이 상이한 메모리 장치의 동작 성능을 향상시키는 반도체 장치 및 그 동작 방법을 제공한다.
본 발명의 일 실시예에 의한 반도체 장치는 호스트로부터의 쓰기 요청에 의한 제 1 데이터를 저장하는 버퍼, 버퍼로부터 추방되는 제 2 데이터를 저장하는 메모리 장치, 및 쓰기 요청을 처리하기 위하여 버퍼 및 메모리 장치를 제어하는 제어부를 포함한다.
본 발명의 일 실시예에 의한 반도체 장치의 동작 방법은 호스트로부터 쓰기 요청된 제 1 데이터를 제 1 버퍼에 저장하는 단계, 메모리 장치에서 쓰기 요청된 주소의 제 3 데이터를 읽어 제 2 버퍼에 저장하는 단계, 제 1 데이터와 제 3 데이터를 연산하는 단계; 및 연산 결과를 이용하여 메모리 장치에서 쓰기 요청된 주소의 데이터를 갱신하는 단계를 포함한다.
본 기술에 의한 반도체 장치는 버퍼에 대해서 쓰기 동작을 우선적으로 수행하여 쓰기 동작의 성능을 향상시키는 동시에 상대적으로 시간이 많이 걸리는 셋 동작과 리셋 동작을 분리하여 내부적으로 수행함으로써 메모리 장치의 동작 성능을 향상시킨다.
도 1은 상변이 메모리 장치의 셋 동작 및 리셋 동작을 설명하는 그래프.
도 2는 본 발명의 일 실시예에 의한 반도체 장치의 블록도.
도 3은 본 발명의 일 실시예에 의한 반도체 장치의 쓰기 동작의 일 예를 나타낸 순서도.
도 4는 본 발명의 일 실시예에 의한 반도체 장치의 쓰기 동작의 다른 예를 나타낸 순서도.
도 5는 본 발명의 일 실시예에 의한 반도체 장치의 읽기 동작의 일 예를 나타낸 순서도.
도 6 내지 8은 본 발명의 일 실시예에 의한 반도체 장치의 동작을 설명하는 설명도.
도 9 내지 11은 본 발명의 다른 실시예에 의한 반도체 장치의 동작을 설명하는 설명도.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 대해서 상세히 설명한다. 이하의 설명에서 동일한 참조 부호는 실질적으로 동일한 대상을 지시한다.
도 2는 본 발명의 일 실시예에 의한 반도체 장치(1000)의 블록도이다.
본 발명의 일 실시예에 의한 반도체 장치는 호스트(1)로부터 제공되는 메모리 장치(300)에 대한 쓰기 요청을 제어하는 제어부(100)와 쓰기 요청된 데이터를 메모리 장치(300)에 저장하기 전에 미리 저장하는 버퍼(200)를 포함한다.
메모리 장치(300)는 메모리 셀에 저장하는 데이터에 따라 쓰기 동작시간이 달라지는 특성을 갖는 임의의 메모리 장치일 수 있다. 예를 들어 상변이 메모리 장치가 이에 해당한다.
메모리 장치(300)는 단일한 메모리 모듈의 형태일 수도 있고 SSD(Solid State Disk)와 같이 다수의 메모리 모듈이 포함된 스토리지 장치의 형태일 수도 있다.
후자의 경우 제어부(100)와 버퍼(200) 및 메모리 장치(300)가 하나의 패키지에 포함될 수도 있다.
제어부(100)에 의해 수행되는 쓰기 및 읽기 동작의 예에 대해서는 이하에서 구체적으로 개시하기로 한다.
버퍼(200)는 제 1 버퍼(210)와 제 2 버퍼(220)를 포함한다. 버퍼(200)는 디램, 에스램 등과 같이 상대적으로 고속의 메모리 장치로 구현될 수 있다.
제 1 버퍼(210)는 메모리 장치(300)에 대한 캐시와 유사한 역할을 한다. 이에따라 호스트(1)에서 쓰기 요청된 데이터는 메모리 장치(300)에 저장하기 전에 제 1 버퍼(210)에 저장될 수 있다.
제 2 버퍼(220)는 데이터를 임시 저장하는 역할을 한다.
예를 들어 제 2 버퍼(220)는 제 1 버퍼(210)에 쓰기 요청된 데이터를 처음으로 기록하거나 갱신하는 경우 메모리 장치(300)의 쓰기 요청된 주소에 저장되어 있던 데이터를 임시 저장하는 역할을 한다.
예를 들어 제 2 버퍼(220)는 쓰기 요청된 데이터를 제 1 버퍼(210)에 저장하기 전에 임시로 저장할 수도 있다.
제 1 버퍼(210)의 저장 공간은 메모리 장치(300)의 저장 공간에 비하여 작게 설정되는 것이 일반적이다.
동작이 진행됨에 따라 제 1 버퍼(210)의 저장 공간이 부족해질 수 있으며 이 경우 제 1 버퍼(210)에서 하나 또는 둘 이상의 데이터를 선택하여 메모리 장치(300)로 추방한다.
전술한 바와 같이 제 2 버퍼(220)는 쓰기 요청이 입력되는 경우 메모리 장치(300)에서 쓰기 요청된 주소의 현재 데이터를 임시 저장하는 역할을 할 수 있다.
이 경우 제 2 버퍼(220)에 임시 저장된 데이터는 제 1 버퍼(210)에 저장된 쓰기 요청된 데이터와 연산되고 연산 결과는 메모리 장치(300)의 쓰기 요청된 주소의 데이터를 갱신하는데 사용된다.
도 3은 본 발명의 일 실시예에 의한 반도체 장치의 쓰기 동작의 일 예를 나타낸 순서도이다.
도 3의 동작은 제어부(100)에 의해 제어될 수 있다.
제어부(100)는 호스트(1)로부터 쓰기 요청이 제공되면 먼저 제 1 버퍼(210)에 쓰기 요청된 주소의 데이터가 존재하는지 확인한다(S100).
제 1 버퍼(210)에 쓰기 요청된 주소의 데이터가 존재하면(버퍼 히트), 제어부(100)는 해당 주소의 데이터를 쓰기 요청된 데이터로 갱신한다(S100).
이후 제어부(100)는 메모리 장치(300)의 쓰기 요청된 주소에 저장되어 있는 데이터를 제 2 버퍼(210)에 임시 저장한다(S120).
이후 제어부(100)는 제 1 버퍼(210)에 기록된 쓰기 요청된 데이터와 제 2 버퍼(220)에 저장된 데이터를 연산한다(S130).
이후 제어부(100)는 연산 결과를 이용하여 메모리 장치(300)의 쓰기 요청된 주소의 데이터를 갱신한다(S140).
제 1 버퍼(210)에 쓰기 요청된 주소의 데이터가 존재하지 않는 경우(버퍼 미스), 제어부(100)는 제 1 버퍼(210)에 여유 공간이 있는지 판단한다(S210).
제 1 버퍼(210)에 여유 공간이 있는 경우 제어부(100)는 제 1 버퍼(210)의 여유 공간에 쓰기 요청된 주소의 데이터를 기록한다(S110). 이후의 동작은 전술한 바와 같다.
제 1 버퍼(210)에 여유 공간이 없는 경우 제어부(100)는 제 1 버퍼(210)에서 메모리 장치(300)로 추방할 데이터를 선택한다(S220).
추방할 데이터는 하나 또는 둘 이상일 수 있다. 또한 추방할 데이터를 선택하는 기준은 실시예에 따라 다양하게 선택될 수 있다. 예를 들어 제 1 버퍼(210)에서 액세스 시점이 오래된 순서에 따라 추방할 데이터를 선택할 수 있다.
이후 제어부(100)는 선택된 데이터로 메모리 장치(300)의 데이터를 갱신한다.
이후 제어부(100)는 단계(S210)의 동작을 반복한다.
이상에서는 각 단계들을 순차적으로 수행하는 것으로 개시하였으나 제어부(200)의 동작 중 일부 또는 전부는 병렬로 수행될 수도 있다. 예를 들어 단계(S110)와 단계(S120)는 병렬로 동시에 수행될 수 있다.
도 4는 본 발명의 일 실시예에 의한 반도체 장치의 쓰기 동작의 다른 예를 나타낸 순서도이다.
도 4의 실시예는 단계(S210)에서 제 1 버퍼(210)에 여유 공간이 없는 것으로 판단한 경우에 있어서 도 3과 다소 상이하다.
도 4의 실시예에서 제어부(100)는 제 1 버퍼(210)에 여유 공간이 없는 것으로 판단한 경우 먼저 쓰기 요청된 데이터를 제 2 버퍼(220)에 임시 저장한다.
이후 제어부(100)는 제 1 버퍼(210)에서 추방할 데이터를 선택하고(S220), 선택된 데이터로 메모리 장치의 대응하는 데이터를 갱신한다(S230).
이후 제어부(100)는 제 2 버퍼(220)의 데이터를 제 1 버퍼(240)로 이동하고 단계(S120)로 이동한다.
이후의 단계들은 전술한 바와 실질적으로 동일하므로 설명을 생략한다.
도 3의 실시예는 제 1 버퍼(210)에 여유 공간이 없는 경우 제 1 버퍼(210)에 여유 공간이 생길 때까지 쓰기 동작이 완료되지 않으나 도 4의 실시예는 제 1 버퍼(210)에 여유 공간이 없는 경우 제 2 버퍼(220)에 쓰기 요청된 데이터를 임시 저장하므로 호스트(1)와의 관계에 있어서 쓰기 동작이 종료된 것으로 볼 수 있으며 이에 따라 동작 성능이 향상될 수 있다.
도 5는 본 발명의 일 실시예에 의한 반도체 장치의 읽기 동작의 일 예를 나타낸 순서도이다.
호스트(1)로부터 읽기 요청이 제공되면 제어부(100)는 제 1 버퍼(210)에 읽기 요청된 주소의 데이터가 존재하는지 판단한다(S300).
제 1 버퍼(210)에 읽기 요청된 주소의 데이터가 존재하는 경우(버퍼 히트) 제어부(100)는 제 1 버퍼(210)에서 데이터를 읽어 출력한다(S310).
제 1 버퍼(210)에 읽기 요청된 주소의 데이터가 존재하지 않는 경우(버퍼 미스), 제어부(100)는 메모리 장치(300)에서 읽기 요청된 주소의 데이터를 읽어 출력하고 이를 제 2 버퍼(220)에 임시 저장한다(S320).
이후 제어부(100)는 제 1 버퍼(210)에 여유 공간이 있는지 판단한다(S210).
제 1 버퍼(210)에 여유 공간이 있는 경우 제어부(100)는 제 2 버퍼(220)에 임시 저장된 데이터를 제 1 버퍼(210)에 저장하고(S330) 종료한다.
제 1 버퍼(210)에 여유 공간이 없는 경우 제어부(100)는 제 1 버퍼(210)에서 추방할 데이터를 선택하고(S220), 선택된 데이터로 메모리 장치(300)의 데이터를 갱신한다(S230).
이후 제어부(100)는 제 2 버퍼(220)에 임시 저장된 데이터를 제 1 버퍼(210)에 저장하고(S330) 종료한다.
이상에서는 제 1 버퍼(210)에서 여유 공간을 확보하는 단계(S210, S220, S230)가 읽기 또는 쓰기 동작 시 수행되는 것으로 개시하였으나 이 단계들은 호스트(1)로부터 아무 요청이 없는 아이들 상태에서 수행될 수도 있다.
도 6 내지 8은 본 발명의 일 실시예에 의한 반도체 장치의 동작을 설명하는 설명도이다.
본 실시예에서 메모리 장치(300)는 상변이 메모리 장치로 가정한다.
본 실시예에서 메모리 장치(300)의 읽기 및 쓰기 단위는 8비트인 것으로 가정한다.
또한 메모리 장치(300)에서 셋 상태는 회색으로, 리셋 상태는 흰색으로 표시한다.
본 실시예에서 셋 상태는 1, 리셋 상태는 0의 논리값에 대응하는 것으로 가정한다.
도 6은 도 3의 단계(S110, S120)에 대응하는 설명도이다.
쓰기 요청된 데이터 "10011111"는 제 1 버퍼(210)에 저장된다.
메모리 장치(300)의 쓰기 요청된 주소의 메모리 셀은 "셋 셋 리셋 셋 리셋 리셋 셋 리셋" 상태를 가지는 것으로 가정한다. 이는 데이터 "11010010"에 대응하며 이 데이터는 제 2 버퍼(220)에 저장된다.
만일 종래와 같이 쓰기 요청된 데이터를 메모리 장치(300)에 직접 쓴다면 도 6에 표시한 바와 같이 하나의 셀에 대한 리셋 동작과 3개의 셀에 대한 셋 동작을 함께 수행해야 하므로 셋 동작에 필요한 시간만큼 쓰기 동작 시간이 증가하게 된다.
도 7은 도 3의 단계(S130, S140)에 대응하는 설명도이다.
제 1 버퍼(210)에 저장된 쓰기 요청된 데이터와 제 2 버퍼(220)에 저장된 메모리 장치(300)에 저장되어 있던 데이터를 비트 단위로 OR 연산하고, 연산 결과 얻은 데이터 "11011111"를 이용하여 메모리 장치(300)의 쓰기 요청된 주소의 데이터를 갱신한다.
도 6과 비교하면 메모리 장치(300)에서 데이터를 갱신하기 위하여 3 번의 셋 동작이 필요함을 알 수 있다.
이때 셋 동작은 쓰기 요청이 제 1 버퍼(210)에 대해서 수행된 이후에 수행되므로 메모리 장치(300)의 쓰기 성능에 영향을 주지 않는다.
메모리 장치(300)의 데이터는 제 1 버퍼(210)와 제 2 버퍼(220)의 데이터를 비트별로 OR 연산하여 갱신되므로 도 7의 동작에서는 셋 동작만 수행된다.
도 8은 도 3의 단계(S230)에 대응하는 설명도이다.
도 8은 도 7에서 제 1 버퍼(210)의 데이터가 추방되는 것을 가정한다.
도시된 바와 같이 제 1 버퍼(210)에 저장된 데이터 "10011111"를 메모리 장치(300)로 추방하여 메모리 장치(300)의 데이터를 갱신한다.
도 7과 비교하면 메모리 장치(300)의 1개의 셀에 대해서 리셋 동작이 필요함을 알 수 있다.
도 7에서 수행되는 OR 연산으로 인하여 특정 비트에 적어도 한 번 "1"이 쓰기 요청되는 경우 메모리 장치(300)의 대응 비트는 셋으로 미리 설정된다.
이에 따라 도 8에서 메모리 장치(300)의 데이터를 갱신하는 경우에는 셋 동작이 수행되지 않게 된다.
이와 같이 제 1 버퍼(210)에 여유 공간을 만들기 위하여 메모리 장치(300)에 대해서 셋 동작을 수행하지 않으므로 여유 공간을 만드는데 필요한 시간을 줄일 수 있다.
도 9 내지 11은 본 발명의 일 실시예에 의한 반도체 장치의 동작을 설명하는 설명도이다.
도 6 내지 8의 실시예와는 달리 본 실시예에서 셋 상태는 0, 리셋 상태는 1의 논리값에 대응하는 것으로 가정한다.
도 9는 도 3의 단계(S110, S120)에 대응하는 설명도이다.
쓰기 요청된 데이터 "10011111"는 제 1 버퍼(210)에 저장된다.
메모리 장치(300)의 쓰기 요청된 주소의 메모리 셀은 "셋 셋 리셋 셋 리셋 리셋 셋 리셋" 상태를 가진다. 이는 데이터 "00101101"에 대응하며 이 데이터는 제 2 버퍼(220)에 저장된다.
만일 종래와 같이 쓰기 요청된 데이터를 메모리 장치(300)에 직접 쓴다면 도 10에 표시한 바와 같이 하나의 셀에 대한 셋 동작과 3개의 셀에 대한 리셋 동작을 수행해야 한다. 이에 따라 셋 동작에 필요한 시간만큼 쓰기 동작 시간이 증가하게 된다.
도 10은 도 3의 단계(S130, S140)에 대응하는 설명도이다.
제 1 버퍼(210)에 저장된 쓰기 요청된 데이터와 제 2 버퍼(220)에 저장된 메모리 장치(300)에 저장되어 있던 데이터를 비트 단위로 AND 연산하고, 연산 결과 얻은 데이터 "00001001"를 이용하여 메모리 장치(300)의 쓰기 요청된 주소의 상태를 갱신한다.
도 9와 비교하면 메모리 장치(300)의 데이터를 갱신하기 위하여 2 번의 셋 동작이 필요하다.
이때 셋 동작은 쓰기 요청이 제 1 버퍼(210)에 대해서 수행된 이후에 수행되므로 메모리 장치(300)의 쓰기 성능에 영향을 주지 않는다.
메모리 장치(300)의 데이터는 제 1 버퍼(210)와 제 2 버퍼(220)의 데이터를 비트별로 AND 연산한 결과에 의해 갱신되므로 도 10의 동작에서는 셋 동작만 수행된다.
도 11은 도 3의 단계(S230)에 대응하는 설명도이다.
도 11은 도 10에서 제 1 버퍼(210)의 데이터가 추방되는 것을 가정한다.
도시된 바와 같이 제 1 버퍼(210)에 저장된 데이터 "10011111"를 메모리 장치(300)로 추방하여 메모리 장치(300)의 데이터를 갱신한다.
이때 도 10과 비교하면 메모리 장치(300)의 4개의 셀에 대해서 리셋 동작이 필요함을 알 수 있다.
도 10에서 AND 연산을 수행하므로 특정 비트에 적어도 한 번 "0"이 쓰기 요청되는 경우 메모리 장치(300)의 대응 비트는 셋으로 미리 설정된다.
이에 따라 도 11에서 메모리 장치(300)의 데이터를 갱신하는 경우에는 셋 동작이 수행되지 않게 된다.
이와 같이 제 1 버퍼(210)에 여유 공간을 만들기 위하여 메모리 장치(300)에 대해서 셋 동작을 수행하지 않으므로 여유 공간을 만드는데 필요한 시간을 줄일 수 있다.
도 8 및 도 11에서 개시한 효과는 도 5의 단계(S230)에 대해서도 유사하게 발휘될 수 있다.
이상에서 도면을 참조하여 본 발명의 실시예를 개시하였다. 이상의 개시는 설명을 위한 것으로서 본 발명의 권리범위를 한정하는 것은 아니며, 본 발명의 권리범위는 이하의 특허청구범위에 문언적으로 기재된 범위와 그 균등범위에 의해 정해진다.
1: 호스트
1000: 반도체 장치
100:제어부
200: 버퍼
210: 제 1 버퍼
220: 제 2 버퍼
300: 메모리 장치

Claims (13)

  1. 호스트로부터의 쓰기 요청에 의한 제 1 데이터를 저장하는 버퍼;
    상기 버퍼로부터 추방되는 제 2 데이터를 저장하는 메모리 장치; 및
    상기 쓰기 요청을 처리하기 위하여 상기 버퍼 및 상기 메모리 장치를 제어하는 제어부
    를 포함하는 반도체 장치.
  2. 청구항 1에 있어서, 상기 메모리 장치는 데이터의 값에 따라 쓰기 동작 시간이 상이한 메모리 셀을 포함하는 반도체 장치.
  3. 청구항 2에 있어서, 상기 메모리 장치는 상변이 메모리 장치를 포함하는 반도체 장치.
  4. 청구항 1에 있어서, 상기 버퍼는
    상기 제 1 데이터를 저장하는 제 1 버퍼; 및
    상기 메모리 장치에서 상기 쓰기 요청에 대응하는 주소에 저장된 제 3 데이터를 저장하는 제 2 버퍼
    를 포함하는 반도체 장치.
  5. 청구항 4에 있어서, 상기 제어부는 상기 쓰기 요청에 대응하여 상기 제 1 데이터를 상기 제 1 버퍼에 저장하고, 상기 제 3 데이터를 상기 제 2 버퍼에 저장하고, 상기 제 1 데이터와 상기 제 3 데이터를 연산한 결과에 따라 상기 제 3 데이터를 갱신하는 반도체 장치.
  6. 청구항 4에 있어서, 상기 제어부는 상기 제 1 버퍼에 여유 공간이 없는 경우 상기 제 1 버퍼에서 상기 제 2 데이터를 선택하고 상기 제 2 데이터를 상기 메모리 장치의 대응하는 주소에 저장하는 동작을 제어하는 반도체 장치.
  7. 청구항 6에 있어서, 상기 제어부는 상기 제 1 버퍼에 여유 공간이 없는 경우 상기 제 1 데이터를 상기 제 2 버퍼에 임시 저장하고, 상기 제 1 버퍼에서 상기 제 2 데이터를 선택하고, 상기 제 2 데이터를 상기 메모리 장치의 대응하는 주소에 저장하고, 상기 제 2 버퍼의 데이터를 상기 제 1 버퍼로 이동하는 동작을 제어하는 반도체 장치.
  8. 청구항 5에 있어서, 상기 제어부는 상기 제 3 데이터에서 특정 논리 레벨을 갖는 비트수가 증가하도록 상기 연산의 종류를 결정하는 반도체 장치.
  9. 청구항 8에 있어서, 상기 연산은 비트별 AND 또는 비트별 OR 인 반도체 장치.
  10. 호스트로부터 쓰기 요청된 제 1 데이터를 제 1 버퍼에 저장하는 단계;
    메모리 장치에서 상기 쓰기 요청된 주소의 제 3 데이터를 읽어 제 2 버퍼에 저장하는 단계;
    상기 제 1 데이터와 상기 제 3 데이터를 연산하는 단계; 및
    상기 연산 결과를 이용하여 상기 메모리 장치에서 상기 쓰기 요청된 주소의 데이터를 갱신하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  11. 청구항 10에 있어서, 상기 호스트로부터 쓰기 요청된 주소의 데이터가 상기 제 1 버퍼에 존재하지 않고 상기 제 1 버퍼에 충분한 공간이 없는 경우,
    상기 제 1 버퍼에서 추방할 제 3 데이터를 선택하는 단계; 및
    상기 제 3 데이터를 이용하여 상기 메모리 장치를 갱신하는 단계
    를 더 포함하는 반도체 장치의 동작 방법.
  12. 청구항 10에 있어서, 상기 호스트로부터 쓰기 요청된 주소의 데이터가 상기 제 1 버퍼에 존재하지 않고 상기 제 1 버퍼에 충분한 공간이 없는 경우,
    상기 제 1 데이터를 상기 제 2 버퍼에 저장하는 단계;
    상기 제 1 버퍼에서 추방할 제 3 데이터를 선택하는 단계;
    상기 제 3 데이터를 이용하여 상기 메모리 장치를 갱신하는 단계;
    상기 제 2 버퍼의 데이터를 상기 제 1 버퍼로 이동하는 단계
    를 더 포함하는 반도체 장치의 동작 방법.
  13. 청구항 12에 있어서,
    상기 제 3 데이터를 읽어 상기 제 2 버퍼에 저장하는 단계;
    상기 제 1 데이터와 상기 제 3 데이터를 연산하는 단계; 및
    상기 연산 결과를 이용하여 상기 메모리 장치에서 상기 쓰기 요청된 주소의 데이터를 갱신하는 단계
    를 더 포함하는 반도체 장치의 동작 방법.
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