KR20160117964A - Power semiconductor device - Google Patents

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Abstract

The present invention relates to a power semiconductor device, and more specifically, to a super junction semiconductor device. The technical subject to be solved by the present invention is to provide a power semiconductor device with an improved stability and ruggedness for breakdown voltage while constantly maintaining a charge balance in the entire region of the device by forming a depletion layer with a constant width to a termination region. To this end, an embodiment of the present invention discloses a power semiconductor device comprising: an active region comprising the first fillers of the second conductivity type; the second fillers of the second conductivity type; and a termination region surrounding the outskirts of the active region, wherein the first fillers are in the shape of a line in which the horizontal cross section is arranged in the first direction, and a part of the second fillers are in the shape of a line in which the horizontal cross section is arranged in the second direction.

Description

전력 반도체 소자{POWER SEMICONDUCTOR DEVICE}POWER SEMICONDUCTOR DEVICE

본 발명은 전력 반도체 소자에 관한 것으로 더욱 구체적으로 슈퍼 정션(super junction) 반도체 소자에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power semiconductor device, and more particularly, to a super junction semiconductor device.

도1에는 슈퍼 정션(supper junction) 구조를 갖는 종래의 전력 반도체 소자의 평면도와 I-I’선에 따라 절취한 전력 반도체 소자의 수직 단면에 대한 포텐셜 분포가 도시되어 있다.FIG. 1 shows a plan view of a conventional power semiconductor device having a super junction structure and a potential distribution of a vertical cross section of the power semiconductor device taken along line I-I '.

종래의 전력 반도체 소자(100)는 도 1에 도시된 바와 같이, 크게 엑티브 영역(Active Area)과 터미네이션 영역(Termination Area)으로 구분되며, 상기 엑티브 영역과 터미네이션 영역 사이에 다이오드 영역(Diode Area)이 형성될 있다.1, a conventional power semiconductor device 100 is divided into an active area and a termination area, and a diode area is formed between the active area and the termination area. .

상기 엑티브 영역, 다이오드 영역 및 터미네이션 영역 각각에는 n형의 에피텍셜층(N_epi)의 상부에서 하부로 일정 깊이를 갖는 다수의 p형 필러가 형성될 수 있다. 또한, 상기 p형 필러는 크게 상기 엑티브 영역에 포함되는 제1 필러(PA)와 상기 터미네이션 영역에 포함되는 제2 필러(PT)로 구분될 수 있다. 상기 제1 필러(PA)는 p형 웰 영역 하부를 따라 형성된 것으로 도 1의 (a)를 통해 직접적으로 도시된 것은 아니지만, 도면 구조 상 도면부호 ‘PA’가 지시하는 구성요소가 제1 필러인 것으로 이해하는 것이 바람직하다.The active region, the diode region, and the termination region may have a plurality of p-type fillers each having a predetermined depth from the top to the bottom of the n-type epitaxial layer (N_epi). The p-type pillar may be divided into a first pillar PA included in the active region and a second pillar PT included in the termination region. The first pillar PA is formed along the lower portion of the p-type well region and is not directly shown in FIG. 1 (a). However, the component indicated by the reference symbol 'PA' .

상기 제1 및 제 2 필러(PA, PT)는 도 1의 (a)에 도시된 바와 같이, 모두 라인 형상으로 이루어지면서 동일한 방향으로 배열되어 있는데, 이러한 구조의 경우 상기 전력 반도체 소자(100)에서 터미네이션 영역(Termination Area)의 P형 필러가 소스전극(Es)과 연결되어 있지 않고 플로팅(floating)되어 있어 일부 필어에서는 공핍층(Depletion layer)이 확장되지 않아 공핍층의 폭을 충분히 확보하기 어렵다. 예를 들어, 종래의 전력 반도체 소자(100)에 역방향 전압을 인가할 경우 도 1의 (b)에 도시된 바와 같이, 제1 공핍 경계선(DL1)과 제2 공핍 경계선(DL2) 내에서 이루어지는 공핍층이 형성될 수 있다. 상기 제1 공핍 경계선(DL1)은 상기 공핍층의 바깥쪽 경계선을 의미하고 상기 제2 공핍 경계선(DL2)은 상기 공핍층의 안쪽 경계선을 의미할 수 있다. 1A and 1B, the first and second pillars PA and PT are all formed in a line shape and arranged in the same direction. In such a structure, the power semiconductor device 100 The P-type pillar of the termination area is not connected to the source electrode Es and is floating, so that the depletion layer is not extended in some peers, so that it is difficult to sufficiently secure the width of the depletion layer. For example, when a reverse voltage is applied to the conventional power semiconductor device 100, as shown in FIG. 1 (b), a gap between the first depletion boundary line DL1 and the second depletion boundary line DL2 An impurity layer can be formed. The first depletion boundary line DL1 may denote an outer boundary line of the depletion layer and the second depletion boundary line DL2 may denote an inner boundary line of the depletion layer.

이와 같이 종래의 전력 반도체 소자(100)의 구조에서 공핍층은 대부분 상기 엑티브 영역과 다이오드 영역에서만 형성되고 상기 터미네이션 영역에서는 형성되지 않으므로, 기존의 전력 반도체 소자의 전체 영역과 대비해서 공핍 영역의 폭이 충분히 확보된 것으로 보기 어렵다.
As described above, in the structure of the conventional power semiconductor device 100, most of the depletion layer is formed only in the active region and the diode region and is not formed in the termination region. Therefore, the width of the depletion region It is hard to think that it is enough.

본 발명은, 터미네이션 영역의 P형 필러의 형태를 변화시켜 다수의 P형 필러와 다이오드 영역과 함께 소스전극으로 연결하여 역방향 바이어스 시 터미네이션 영역, 다이오드 영역 및 액티브 영역까지 공통 접지시킴으로써, 공핍층을 터미네이션 영역까지 일정한 폭으로 형성함으로써, 재결합성(charge balance)이 소자 전체 영역에 대하여 일정하게 유지되며, 항복 전압(breakdown voltage)에 대한 안정성과 내구성(ruggedness)이 향상된 전력 반도체 소자를 제공한다.
The p-type pillar of the termination region is changed in shape and connected to a source electrode together with a plurality of p-type pillar and diode regions to commonly ground the termination region, the diode region, and the active region in the reverse bias, The charge balance is maintained constant over the entire region of the device, and stability and ruggedness against the breakdown voltage are improved.

본 발명의 실시예에 따른 전력 반도체 소자는, 제2 도전형의 제1 필러들을 포함하는 엑티브 영역 및 제2 도전형의 제2 필러들을 포함하며 상기 엑티브 영역의 외곽을 둘러싸는 터미네이션 영역을 포함하는 소자로, 상기 제1 필러들은 수평 단면이 제1 방향으로 배열된 라인 형상으로 이루어지고, 상기 제2 필러들의 일부는 수평 단면이 제2 방향으로 배열된 라인 형상으로 이루어진다.A power semiconductor device according to an embodiment of the present invention includes a termination region including an active region including first fillers of a second conductivity type and second fillers of a second conductivity type and surrounding the periphery of the active region, Wherein the first fillers have a line shape in which a horizontal cross section is arranged in a first direction and a part of the second pillars are in a line shape in which a horizontal cross section is arranged in a second direction.

또한, 상기 제2 필러들 중 다른 일부는 수평 단면이 도트 형상으로 이루어질 수 있다.The other part of the second fillers may have a dot-like horizontal cross section.

또한, 상기 제2 필러들 중 다른 일부는 상기 터미네이션 영역의 각 모서리 부분에 형성될 수 있다.Further, another portion of the second pillars may be formed at each corner of the termination region.

또한, 상기 제2 방향은 상기 제1 방향에 대한 수직 방향일 수 있다.The second direction may be perpendicular to the first direction.

또한, 상기 제1 필러들은 서로 일정 간격으로 이격될 수 있다.Also, the first fillers may be spaced apart from each other by a predetermined distance.

또한, 상기 제2 필러들은 서로 일정 간격으로 이격될 수 있다.In addition, the second pillars may be spaced apart from each other by a predetermined distance.

또한, 상기 제1 필러와 상기 제2 필러는 서로 이격될 수 있다.
In addition, the first filler and the second filler may be spaced apart from each other.

본 발명에 따르면, 터미네이션 영역의 P형 필러의 형태를 변화시켜 다수의 P형 필러와 다이오드 영역과 함께 소스전극으로 연결하여 역방향 바이어스 시 터미네이션 영역, 다이오드 영역 및 액티브 영역까지 공통 접지시킴으로써, 공핍층을 터미네이션 영역까지 일정한 폭으로 형성함으로써, 재결합성(charge balance)이 소자 전체 영역에 대하여 일정하게 유지되며, 항복 전압(breakdown voltage)에 대한 안정성과 내구성(ruggedness)이 향상된 전력 반도체 소자를 제공할 수 있다.
According to the present invention, by changing the shape of the P-type filler in the termination region and connecting the P-type filler and the diode region together with the source electrode to the common electrode to the termination region, the diode region and the active region during reverse bias, It is possible to provide a power semiconductor device in which the charge balance is kept constant over the entire device region and stability and ruggedness against the breakdown voltage are improved by forming the device with a constant width to the termination region .

도1은 슈퍼 정션 구조를 갖는 종래의 전력 반도체 소자의 평면도와 I-I’선에 따라 절취한 전력 반도체 소자의 수직 단면에 대한 포텐셜 분포를 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 전력 반도체 소자의 평면도이다.
도 3은 도 2의 A-A’선을 따라 절취한 전력 반도체 소자의 수직 단면도이다.
도 4a는 도 2에 도시된 엑티브 영역에서 상부 구조물을 생략한 평면도이다.
도 4b 및 도 4c는 본 발명의 변형예를 나타낸 도면이다.
도 5a는 도 3의 B-B’선을 따라 절취한 전력 반도체 소자의 수직 단면도와 포텐셜 분포를 각각 나타낸 도면이다.
도 5b는 도 3의 C-C’선을 따라 절취한 전력 반도도체 소자의 수직 단면도와 포텐셜 분포를 각각 나타낸 도면이다.1 is a plan view of a conventional power semiconductor device having a super junction structure and a potential distribution of a vertical cross section of a power semiconductor device taken along line I-I '.
2 is a plan view of a power semiconductor device according to an embodiment of the present invention.
3 is a vertical cross-sectional view of the power semiconductor device taken along the line A-A 'in FIG.
4A is a plan view in which the upper structure is omitted in the active region shown in FIG.
4B and 4C are views showing a modification of the present invention.
5A is a vertical cross-sectional view and a potential distribution of the power semiconductor device taken along the line B-B 'in FIG. 3, respectively.
FIG. 5B is a vertical cross-sectional view and a potential distribution of a power semiconducting conductor element taken along line C-C 'in FIG. 3, respectively.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention.

도 2는 본 발명의 실시예에 따른 전력 반도체 소자의 평면도이고, 도 3은 도 2의 A-A’선을 따라 절취한 전력 반도체 소자의 수직 단면도이다.FIG. 2 is a plan view of a power semiconductor device according to an embodiment of the present invention, and FIG. 3 is a vertical cross-sectional view of a power semiconductor device taken along line A-A 'of FIG.

도 2 및 도 3을 참조하면, 본 발명의 실시예에 따른 전력 반도체 소자(200)는 제1 도전형의 기판(210), 드레인 전극(ED), 제1 도전형의 반도체 영역(220), 제2 도전형의 웰 영역(230), 제2 도전형의 필러 영역(PA, PD, PT), 게이트 영역(240), 게이트 전극(EG), 제1 도전형의 소스 영역(233) 및 소스 전극(ES)을 포함한다.2 and 3, a power semiconductor device 200 according to an embodiment of the present invention includes a substrate 210 of a first conductivity type, a drain electrode ED, a first conductivity type semiconductor region 220, A gate region EG, a source region 233 of the first conductivity type, and a source region 233 of the first conductivity type are formed in the first conductivity type well region 230, the second conductivity type filler regions PA, PD, PT, And an electrode ES.

또한, 상기 전력 반도체 소자(200)는 엑티브 영역(Active Area)과, 상기 엑티브 영역의 외곽을 둘러싸는 터미네이션 영역(Termination Area)을 포함한다. 더불어 상기 전력 반도체 소자(100)는 엑티브 영역(Active Area)과 터미네이션 영역(Termination Area) 사이에 다이오드 영역(Diode Area)을 더 포함할 수 있다. In addition, the power semiconductor device 200 includes an active area and a termination area surrounding the outer area of the active area. In addition, the power semiconductor device 100 may further include a diode area between an active area and a termination area.

상기 제1 도전형의 기판(210)은 상기 엑티브 영역(Active Area), 다이오드 영역(Diode Area) 및 터미네이션 영역(Termination Area) 전체에 걸쳐서 형성된다. 상기 제1 도전형의 기판(210)은 일례로 n+형 반도체일 수 있다. 즉, 상기 제1 도전형 기판(210)은 인(P)과 같은 n형 불순물이 주입되어 형성된 n+형 반도체 웨이퍼일 수 있다.The first conductive type substrate 210 is formed over the active area, the diode area, and the termination area. The first conductive type substrate 210 may be, for example, an n + type semiconductor. That is, the first conductive type substrate 210 may be an n + type semiconductor wafer formed by implanting an n-type impurity such as phosphorus (P).

상기 드레인 전극(ED)은 제1 도전형 기판(210)의 하면에 형성되며, 상기 엑티브 영역(Active Area), 다이오드 영역(Diode Area) 및 터미네이션 영역(Termination Area) 전체에 걸쳐서 형성될 수 있다. 상기 드레인 전극(ED)은 통상의 금, 은, 팔라듐, 니켈 및 그 합금 또는 그 등가물 중에서 선택된 어느 하나로 형성되나, 여기서 그 재질을 한정하는 것은 아니다.The drain electrode ED is formed on the lower surface of the first conductive type substrate 210 and may extend over the active area, the diode area, and the termination area. The drain electrode ED is formed of any one selected from ordinary gold, silver, palladium, nickel, and alloys thereof, and equivalents thereof, but the material thereof is not limited thereto.

상기 제1 도전형의 반도체 영역(220)은 상기 제1 도전형 기판(210)의 상부에 형성되고, 상기 엑티브 영역(Active Area), 다이오드 영역(Diode Area) 및 터미네이션 영역(Termination Area) 전체에 걸쳐서 형성된다. 일례로, 상기 제1 도전형의 반도체 영역(220)은 상기 제 1 도전형의 기판(210) 위에 일정 두께로 형성된 n+형의 에피텍셜층일 수 있다. 상기 제 1 도전형의 반도체 영역(220)의 두께 및 농도는 전력 반도체 소자에서 항복 전압(breakdown voltage)과 온 저항(on-resistance)을 결정하는 중요한 인자가 된다. 더불어, 상기 제 1 도전형 기판(210) 및 제 1 도전형 반도체 영역(220)은 대략 사각 평판 형태로 형성될 수 있으나, 이러한 형태로 본 발명이 한정되는 것은 아니다.The first conductivity type semiconductor region 220 is formed on the first conductive type substrate 210 and is formed on the active area, the diode area, and the termination area. . For example, the first conductive semiconductor region 220 may be an n + -type epitaxial layer having a predetermined thickness on the first conductive type substrate 210. The thickness and concentration of the first conductivity type semiconductor region 220 are important factors for determining the breakdown voltage and on-resistance in the power semiconductor device. In addition, the first conductive type substrate 210 and the first conductive type semiconductor region 220 may be formed in a substantially rectangular plate shape, but the present invention is not limited thereto.

상기 제2 도전형의 웰 영역(230)은 상기 엑티브 영역(Active Area)과 다이오드 영역(Diode Area) 내에 형성되며, 상기 엑티브 영역(Active Area)에서 일정 간격을 두고 형성되는 제1 웰 영역(231)과, 상기 다이오드 영역(Diode Area)에 형성되는 제2 웰 영역(232)으로 구분될 수 있다. 또한, 상기 제 2 도전형의 웰 영역(230)은 제 1 도전형의 반도체 영역(220)의 상부 표면으로부터 제 1 도전형의 기판(210)을 향하는 방향을 향해 일정 깊이로 형성된다. 일례로, 상기 제 2 도전형의 웰 영역(230)은 붕소와 같은 p형 불순물이 제 1 도전형 반도체 영역(220)의 상면으로부터 상기 제 1 도전형 기판 영역(210)을 향하는 방향을 따라 이온 주입 및 확산됨으로써 형성될 수 있다.The well region 230 of the second conductivity type is formed in the active area and the diode area and includes a first well area 231 formed at a predetermined interval in the active area, And a second well region 232 formed in the diode region. The second conductivity type well region 230 is formed to have a predetermined depth from the upper surface of the first conductivity type semiconductor region 220 toward the first conductivity type substrate 210. For example, the second conductivity type well region 230 may include a p-type impurity such as boron, an n-type impurity, an n-type impurity, an n-type impurity, And may be formed by implanting and diffusing.

상기 제2 도전형의 필러 영역(PA, PT, PD)은 트렌치 공정과 증착 공정 등을 통해 상기 제1 도전형의 반도체 영역(220) 내에 형성되며, 상기 엑티브 영역(Active Area)에 형성되는 다수의 제1 필러(PA), 상기 터미네이션 영역(Termination Area)에 형성되는 다수의 제2 필러(PT), 및 상기 다이오드 영역(Diode Area)에 형성되는 제3 필러(PD)로 구분될 수 있다.The second conductive type filler regions PA, PT, and PD are formed in the first conductive semiconductor region 220 through a trench process and a deposition process, and a plurality of A plurality of second pillars PT formed in the termination area, and a third filler PD formed in the diode area, as shown in FIG.

상기 제1 필러(PA)들은 상기 제1 웰 영역(231)의 하부로부터 상기 제1 도전형의 기판(210)을 향하는 방향으로 각각 형성되며, 상기 제1 도전형의 반도체 영역(220)에 의해 서로 일정 간격으로 이격된다. 또한, 상기 제1 필러(PA)들은 도 2에 도시된 바와 같이 수평 단면이 제1 방향으로 배열된 라인 형상으로 이루어질 수 있다. The first pillars PA are formed in a direction from the bottom of the first well region 231 toward the first conductive type substrate 210 and are formed by the first conductive type semiconductor region 220 And are spaced apart from each other at regular intervals. In addition, the first pillars PA may have a line shape having a horizontal cross section arranged in a first direction as shown in FIG.

상기 제2 필러(PT)들은 상기 터미네이션 영역(Termination Area) 내에 있는 제1 도전형의 반도체 영역(220)의 상면으로부터 상기 제1 도전형의 기판(210)을 향하는 방향으로 각각 형성되며, 상기 제1 도전형의 반도체 영역(220)에 의해 서로 일정 간격으로 이격될 뿐만 아니라 상기 제3 필러(PD)들과도 일정 간격으로 이격된다. The second pillars PT are formed in a direction from the upper surface of the first conductive semiconductor region 220 in the termination area toward the first conductive type substrate 210, 1 conductive type semiconductor regions 220, as well as spaced apart from the third pillars PD at regular intervals.

상기 제2 필러(PT)와 상기 제1 필러(PA) 간의 배열 구성 차이에 대한 이해를 돕기 위하여, 도 4a에는 도 2에 도시된 엑티브 영역(Active Area)에서 상부 구성을 생략한 평면도가 도시되어 있다. 여기서 엑티브 영역(Active Area)의 상부 구성이란 상기 제1 필러(PA)보다 위에 구성된 요소를 의미한다. 도 4a에 도시된 바와 같이, 상기 제2 필러(PT)들의 일부분은 상기 터미네이션 영역(Termination Area)의 양측 일부에서 그 수평 단면이 제2 방향으로 배열된 라인 형상으로 이루어질 수 있다. 상기 제2 방향은 상기 전력 반도체 소자(200)의 수평 방향에 대하여 상기 제1 필러(PA)의 배열 방향인 제1 방향과 다른 방향을 의미한다. 예를 들어, 상기 제2 방향은 상기 제1 방향에 대한 수직 방향일 수 있다.4A is a plan view in which the active structure shown in FIG. 2 is omitted from the upper structure in order to facilitate understanding of the difference in arrangement between the second pillars PT and the first pillars PA have. Here, the upper structure of the active area means an element configured above the first filler PA. As shown in FIG. 4A, a part of the second pillars PT may have a line shape in which a horizontal cross section is arranged in a second direction at a part of both ends of the termination area. The second direction means a direction different from the first direction which is the arrangement direction of the first pillars PA with respect to the horizontal direction of the power semiconductor device 200. For example, the second direction may be perpendicular to the first direction.

도 4b 및 도 4c에는 본 발명의 변형예가 도시되어 있다. 우선, 도 4b에 도시된 바와 같이 상기 제2 필러(PT)의 일부분은 상기 터미네이션 영역(Termination Area)의 양측부 전체에서 각각 제2 방향으로 배열될 수 있다. 또한, 도 4c에 도시된 바와 같이 상기 제2 필러(PT)의 일부분은 상기 터미네이션 영역(Termination Area)의 양측 일부에서 제2 방향으로 배열되며, 상기 제2 필러(PT) 중 다른 일부분(PT')은 상기 터미네이션 영역(Termination Area)의 각 모서리 부분(corner)에서 그 수평 단면이 도트(dot) 형상으로 이루어지도록 형성될 수 있다. 즉, 일부의 제2 필러(PT')은 제1 방향이나 제2 방향으로 연장된 형태로 이루어진 것이 아니라, 수직 방향으로 길쭉한 기둥 형상으로 이루어질 수 있다.4B and 4C show a modification of the present invention. First, as shown in FIG. 4B, a portion of the second pillar PT may be arranged in the second direction in all the two sides of the termination area. 4C, a part of the second pillar PT is arranged in a second direction on a part of both ends of the termination area, and another part PT 'of the second pillar PT is arranged in a second direction, May be formed such that the horizontal cross section of each termination area is formed in a dot shape at each corner of the termination area. That is, some of the second pillars PT 'do not extend in the first direction or the second direction but may have a columnar shape elongated in the vertical direction.

이와 같이 상기 제2 필러(PT)는 상기 제1 필러(PA)에 대한 배열 방향이나 구조가 상이하도록 형성될 수 있으며, 상술한 예뿐만 아니라 더욱 다양한 변형이 가능하다. As such, the second pillars (PT) may be formed to have different arranging directions or structures with respect to the first pillars (PA), and the present invention may be modified in various ways as well as the above-described examples.

상기 제3 필러(PD)들은 상기 제2 웰 영역(232)의 하부로부터 상기 제1 도전형의 기판(210)을 향하는 방향으로 각각 형성되며, 상기 제1 도전형의 반도체 영역(220)에 의해 서로 일정 간격으로 이격된다. 또한, 상기 제3 필러(PD)들은 도 3에 도시된 바와 같이 상기 제1 필러(PA)의 배열 방향과 동일한 제1 방향으로 배열된 라인 형상으로 이루어질 수 있다.The third pillars PD are formed in a direction from the bottom of the second well region 232 toward the first conductive type substrate 210 and are formed by the first conductive type semiconductor region 220 And are spaced apart from each other at regular intervals. The third pillars PD may be formed in a line shape arranged in a first direction identical to the arrangement direction of the first pillars PA, as shown in FIG.

제1 도전형의 소스 영역(233)은 n형의 불순물이 상기 제1 웰 영역(231)의 상면으로부터 주입되어 일정 깊이를 갖도록 형성되며, 상기 제1 웰 영역(231) 내에서 일정 간격을 두고 형성된다. 상기 소스 영역(233)은 상기 다이오드 영역(Diode Area)의 제2 웰 영역(232)에는 형성되지 않는다.The source region 233 of the first conductivity type is formed such that an n-type impurity is injected from the upper surface of the first well region 231 to have a certain depth, and the source region 233 of the first conductivity type is formed at a predetermined interval in the first well region 231 . The source region 233 is not formed in the second well region 232 of the diode region.

상기 소스 전극(ES)은 상기 엑티브 영역(Active Area) 내의 게이트 영역(240) 상에 형성되며 상기 제1 웰 영역(231)과 접촉하도록 형성된다. 상기 소스 전극(ES)은 통상의 금, 은, 팔라듐, 니켈 및 그 합금 또는 그 등가물 중에서 선택된 어느 하나로 형성되나, 여기서 그 재질을 한정하는 것은 아니다. 상기 소스 전극(ES)은 상기 다이오드 영역(Diode Area)에서 형성되지 않는다. The source electrode ES is formed on the gate region 240 in the active area and is formed in contact with the first well region 231. The source electrode ES may be formed of any one selected from ordinary gold, silver, palladium, nickel, an alloy thereof, and the like, but is not limited thereto. The source electrode ES is not formed in the diode area.

상기 게이트 영역(240)은 n형 또는 p형으로 도핑된 폴리 실리콘(poly silicon)으로 이루어지고, 상기 게이트 전극(EG)과 전기적으로 연결된다. 상기 게이트 영역(240)의 양측부는 상기 제1 웰 영역(231) 내에 형성된 제1 도전형의 소스 영역들(233)의 일부와 각각 중첩되도록 형성될 수 있다. The gate region 240 is made of polysilicon doped with n-type or p-type, and is electrically connected to the gate electrode EG. Both sides of the gate region 240 may be formed to overlap with a part of the source regions 233 of the first conductivity type formed in the first well region 231.

상기 게이트 영역(240)은 게이트 절연막(241)을 사이에 두고 상기 제1 웰 영역(231)의 상부에 형성될 수 있다. 또한, 상기 게이트 절연막(241)은 상기 게이트 영역(240)을 둘러싸도록 형성되어 상기 소스 전극(ES)과 상기 게이트 영역(240) 사이를 절연시킬 수 있다. 상기 게이트 절연막(241)은 통상의 실리콘 산화막일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. The gate region 240 may be formed on the first well region 231 with the gate insulating film 241 interposed therebetween. The gate insulating layer 241 may be formed to surround the gate region 240 to insulate the source electrode ES from the gate region 240. The gate insulating film 241 may be a conventional silicon oxide film, but the material thereof is not limited thereto.

상기 게이트 전극(EG)은 상기 게이트 영역(240)과 전기적으로 연결된다. 상기 게이트 전극(EG)은 통상의 폴리 실리콘(poly silicon)일 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
The gate electrode (EG) is electrically connected to the gate region (240). The gate electrode EG may be a conventional polysilicon, and the material of the gate electrode EG is not limited thereto.

도 5a에는 도 3의 B-B’선을 따라 절취한 전력 반도체 소자의 수직 단면도와 포텐셜 분포가 각각 도시되어 있으며, 도 5b에는 도 3의 C-C’선을 따라 절취한 전력 반도도체 소자의 수직 단면도와 포텐셜 분포가 각각 도시되어 있다.5A is a vertical cross-sectional view and a potential distribution of the power semiconductor device taken along line B-B 'of FIG. 3, and FIG. 5B is a cross-sectional view of the power semiconductor device taken along the line C- A vertical sectional view and a potential distribution are respectively shown.

도 1에 도시된 종래의 전력 반도체 소자(100)의 공핍층과 비교하면, 도 5a 및 도 5b에 도시된 본 발명의 실시에 따른 전력 반도체 소자(100)에서는 공핍층의 바깥쪽 경계선인 제1 공핍 경계선(DL2, DL3)이 각각 상기 터미네이션 영역(Termination Area)까지 형성됨으로써 공핍층의 폭이 확장되었음을 확인할 수 있다. 더불어, 상기 공핍층의 폭이 상기 터미네이션 영역(Termination Area)까지 일정하게 확장되었음도 확인할 수 있다. Compared with the depletion layer of the conventional power semiconductor device 100 shown in FIG. 1, in the power semiconductor device 100 according to the embodiment of the present invention shown in FIGS. 5A and 5B, the first boundary line of the depletion layer It can be confirmed that the width of the depletion layer is extended by forming the depletion boundary lines DL2 and DL3 up to the termination area, respectively. In addition, it can be confirmed that the width of the depletion layer is uniformly extended to the termination area.

그러므로, 본 발명의 실시예에 따르면, 터미네이션 영역(Termination Area)의 p형 필러의 배열 방향이나 구조를 엑티브 영역(Active Area)의 p형 필러와 상이하게 구성함으로써, 공핍층을 터미네이션 영역까지 일정한 폭으로 형성할 수 있다. 이에 따라 전력 반도체 소자의 전체 영역에 걸쳐 재결합성(charge balance)이 일정하게 유지될 수 있으며, 항복 전압(breakdown voltage)에 대한 안정성과 내구성(ruggedness)을 향상시킬 수 있다.
Therefore, according to the embodiment of the present invention, the arrangement direction and the structure of the p-type pillar in the termination area are made different from the p-type pillar in the active area, so that the depletion layer is formed to have a constant width . Accordingly, the charge balance can be maintained constant over the entire region of the power semiconductor device, and stability and ruggedness against the breakdown voltage can be improved.

이상에서 설명한 것은 본 발명에 따른 전력 반도체 소자를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
As described above, the present invention is not limited to the above-described embodiment, but may be applied to a power semiconductor device according to an embodiment of the present invention. It will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention.

200: 전력 반도체 소자 Active Area: 엑티브 영역
Termination Area: 터미네이션 영역 Diode Area: 다이오드 영역
210: 제1 도전형의 기판 220: 제1 도전형의 반도체 영역
230: 제2 도전형의 웰 영역 231: 제1 웰 영역
232: 제2 웰 영역 233: 제1 도전형의 소스 영역
240: 게이트 영역 241: 게이트 절연막
PA: 제1 필러 PT: 제2 필러
PD: 제3 필러 EG: 게이트 전극
ES: 소스 전극 ED: 드레인 전극200: Power semiconductor device active area: active area
Termination Area: Termination Area Diode Area:
210: substrate of a first conductivity type 220: semiconductor region of a first conductivity type
230: second conductivity type well region 231: first well region
232: second well region 233: source region of the first conductivity type
240: gate region 241: gate insulating film
PA: first filler PT: second filler
PD: Third filler EG: Gate electrode
ES: source electrode ED: drain electrode

Claims (7)

제2 도전형의 제1 필러들을 포함하는 엑티브 영역 및 제2 도전형의 제2 필러들을 포함하며 상기 엑티브 영역의 외곽을 둘러싸는 터미네이션 영역을 포함하는 전력 반도체 소자에 있어서,
상기 제1 필러들은 수평 단면이 제1 방향으로 배열된 라인 형상으로 이루어지고,
상기 제2 필러들의 일부는 수평 단면이 제2 방향으로 배열된 라인 형상으로 이루어진 것을 특징으로 하는 전력 반도체 소자.A power semiconductor device including a active region including first fillers of a second conductivity type and a termination region surrounding the periphery of the active region, the second region including a second conductivity type second filler,
Wherein the first fillers have a line shape in which a horizontal cross section is arranged in a first direction,
And a part of the second pillars has a line shape in which a horizontal section is arranged in a second direction. 제1 항에 있어서,
상기 제2 필러들 중 다른 일부는 수평 단면이 도트 형상으로 이루어진 것을 특징으로 하는 전력 반도체 소자.The method according to claim 1,
And another part of the second pillars has a horizontal cross section in a dot shape. 제1 항에 있어서,
상기 제2 필러들 중 다른 일부는 상기 터미네이션 영역의 각 모서리 부분에 형성된 것을 특징으로 하는 전력 반도체 소자.The method according to claim 1,
And another portion of the second filler is formed at each corner of the termination region. 제1 항에 있어서,
상기 제2 방향은 상기 제1 방향에 대한 수직 방향인 것을 특징으로 하는 전력 반도체 소자.The method according to claim 1,
Wherein the second direction is perpendicular to the first direction. 제1 항에 있어서,
상기 제1 필러들은 서로 일정 간격으로 이격된 것을 특징으로 하는 전력 반도체 소자.The method according to claim 1,
Wherein the first pillars are spaced apart from each other by a predetermined distance. 제1 항에 있어서,
상기 제2 필러들은 서로 일정 간격으로 이격된 것을 특징으로 하는 전력 반도체 소자.The method according to claim 1,
Wherein the second pillars are spaced apart from each other by a predetermined distance. 제1 항에 있어서,
상기 제1 필러와 상기 제2 필러는 서로 이격된 것을 특징으로 하는 전력 반도체 소자.The method according to claim 1,
Wherein the first pillar and the second pillar are spaced apart from each other.
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