KR20160113677A - 다수의 스트랜드들로부터 명령어들을 디스패칭하기 위한 프로세서 로직 및 방법 - Google Patents

다수의 스트랜드들로부터 명령어들을 디스패칭하기 위한 프로세서 로직 및 방법 Download PDF

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KR20160113677A
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Abstract

프로세서는 하나 이상의 실행 포트 상의 로딩을 위해 복수의 스트랜드로 분할된 명령어 스트림을 페치하고, 복수의 계류중인 명령어를 식별하고, 스트랜드들 중에서 어느 것이 활성인지 결정하고, 계류중인 명령어들 각각의 프로그램 순서를 결정하고, 계류중인 명령어들 각각의 프로그램 순서와 각각의 스트랜드가 활성인지 여부에 기초하여 계류중인 명령어들을 실행 포트들에 매칭시키기 위한 로직을 포함한다. 각각의 계류중인 명령어는 스트랜드들 중 하나의 각자의 헤드에 있다.

Description

다수의 스트랜드들로부터 명령어들을 디스패칭하기 위한 프로세서 로직 및 방법{PROCESSOR LOGIC AND METHOD FOR DISPATCHING INSTRUCTIONS FROM MULTIPLE STRANDS}
본 개시 내용은 처리 로직, 마이크로프로세서들, 및 프로세서 또는 다른 처리 로직에 의해 실행될 때 논리적, 수학적, 또는 다른 함수 연산(functional operation)들을 수행하는 연관된 명령어 세트 아키텍처의 분야에 관한 것이다.
멀티프로세서 시스템들은 점점 더 일반화되고 있다. 멀티프로세서 시스템들의 애플리케이션들은 데스크톱 컴퓨팅에 이르기까지 모든 방식의 동적 도메인 분할을 포함한다. 멀티프로세서 시스템들을 활용하기 위해, 실행될 코드는 다양한 처리 엔티티들에 의한 실행을 위해 다수의 스레드(thread)들로 분리될 수 있다. 각각의 스레드는 서로 병렬로 실행될 수 있다. 게다가, 처리 엔티티의 유틸리티를 증대시키기 위해서, 비순차적 실행이 채택될 수 있다. 비순차적 실행은 명령어들에 필요한 입력이 이용 가능하게 될 때 그러한 명령어들을 실행할 수 있다. 이와 같이, 코드 시퀀스에서 나중에 나오는 명령어가 코드 시퀀스에서 앞서 나오는 명령어보다 먼저 실행될 수 있다.
실시예들은 첨부 도면들에서 예로서 도시된 것이며 이들에 한정되지 않는다:
도 1a는 본 개시 내용의 실시예들에 따른, 명령어를 실행하는 실행 유닛들을 포함할 수 있는 프로세서로 형성된 예시적인 컴퓨터 시스템의 블록도이다;
도 1b는 본 개시 내용의 실시예들에 따른, 데이터 처리 시스템을 예시한다;
도 1c는 텍스트 스트링 비교 연산을 수행하기 위한 데이터 처리 시스템의 다른 실시예들을 예시한다;
도 2는 본 개시 내용의 실시예들에 따른, 명령어들을 수행하는 로직 회로들을 포함할 수 있는 프로세서에 대한 마이크로-아키텍처(micro-architecture)의 블록도이다;
도 3a는 본 개시 내용의 실시예들에 따른, 멀티미디어 레지스터들에서의 다양한 패킹된 데이터 타입 표현들을 예시한다;
도 3b는 본 개시 내용의 실시예들에 따른, 가능한 인-레지스터 데이터 스토리지 포맷들을 예시한다;
도 3c는 본 발명의 실시예들에 따른, 멀티미디어 레지스터들에서의 다양한 부호 있는(signed) 및 부호 없는(unsigned) 패킹된 데이터 타입 표현들을 예시한다;
도 3d는 연산 인코딩 포맷의 실시예를 예시한다;
도 3e는 본 개시 내용의 실시예들에 따른, 40비트 이상을 갖는 또 다른 가능한 연산 인코딩 포맷을 예시한다;
도 3f는 본 개시 내용의 실시예들에 따른, 또 다른 가능한 연산 인코딩 포맷을 예시한다;
도 4a는 본 개시 내용의 실시예들에 따른, 순차적 파이프라인 및 레지스터 리네이밍 단계, 비순차적 발행/실행 파이프라인을 예시하는 블록도이다;
도 4b는 본 개시 내용의 실시예들에 따른, 프로세서 내에 포함되는 순차적 아키텍처 코어 및 레지스터 리네이밍 로직, 비순차적 발행/실행 로직을 예시하는 블록도이다;
도 5a는 본 개시 내용의 실시예들에 따른, 프로세서의 블록도이다;
도 5b는 본 개시 내용의 실시예들에 따른, 코어의 예시적인 구현의 블록도이다;
도 6은 본 개시 내용의 실시예들에 따른, 시스템의 블록도이다;
도 7은 본 개시 내용의 실시예들에 따른, 제2 시스템의 블록도이다;
도 8은 본 개시 내용의 실시예들에 따른 제3 시스템의 블록도이다;
도 9는 본 개시 내용의 실시예들에 따른, 시스템-온-칩의 블록도이다;
도 10은 본 개시 내용의 실시예들에 따른, 적어도 하나의 명령어를 수행할 수 있는 중앙 처리 유닛과 그래픽스 처리 유닛을 포함하는 프로세서를 예시한다;
도 11은 본 개시 내용의 실시예들에 따른, IP 코어들의 개발을 설명하는 블록도이다;
도 12는 본 개시 내용의 실시예들에 따른, 제1 타입의 명령어가 상이한 타입의 프로세서에 의해 에뮬레이트될 수 있는 방법을 예시한다;
도 13은 본 개시 내용의 실시예들에 따른, 소스 명령어 세트 내의 바이너리 명령어들을 타깃 명령어 세트 내의 바이너리 명령어들로 변환하는 소프트웨어 명령어 변환기의 이용을 대조하는 블록도를 예시한다;
도 14는 본 개시 내용의 실시예들에 따른, 프로세서의 명령어 세트 아키텍처의 블록도이다;
도 15는 본 개시 내용의 실시예들에 따른, 프로세서의 명령어 세트 아키텍처의 더 상세한 블록도이다;
도 16은 본 개시 내용의 실시예들에 따른, 프로세서에 대한 실행 파이프라인의 블록도이다;
도 17은 본 개시 내용의 실시예들에 따른, 프로세서를 활용하기 위한 전자 디바이스의 블록도이다;
도 18은 본 개시 내용의 실시예들에 따른, 명령어들을 디스패칭하기 위한 예시적 시스템을 설명한다;
도 19는 본 개시 내용의 실시예들에 따른, 명령어 스케줄링 유닛의 예시적인 실시예의 설명이다;
도 20은 본 개시 내용의 실시예에 따른, 명령어 스케줄링 유닛의 추가적 설명이다;
도 21은 본 개시 내용의 실시예에 따른, 로직 행렬의 예시적인 실시예 및 로직 행렬 모듈의 예시적 동작의 설명이다;
도 22는 본 개시 내용의 실시예에 따른, 수정된 로직 행렬 및 행렬 매니퓰레이터의 예시적 동작을 설명한다;
도 23은 본 개시 내용의 실시예에 따른, 또 다른 수정된 로직 행렬 및 또 다른 행렬 매니퓰레이터의 예시적 동작을 설명한다;
도 24는 본 개시 내용의 실시예에 따른, 또 하나의 행렬 매니퓰레이터의 예시적 동작을 설명한다;
도 25는 본 개시 내용의 실시예에 따른, 명령어들을 디스패칭하기 위한 방법의 예시적인 실시예를 설명한다.
이하에서는 프로세서, 가상 프로세서, 패키지, 컴퓨터 시스템, 또는 다른 처리 장치 내에서 또는 이들과 연관하여 명령어들을 디스패칭하기 위한 명령어 및 처리 로직을 설명한다. 그러한 처리 장치는 비순차적 프로세서를 포함할 수 있다. 게다가, 이러한 처리 장치는 멀티 스트랜드 비순차적 프로세서(multi-strand out-of-order processor)를 포함할 수 있다. 하기 설명에서는, 본 개시 내용의 실시예들의 보다 철저한 이해를 제공하기 위해서 처리 로직, 프로세서 타입들, 마이크로-아키텍처 상태들, 이벤트들, 구현 메커니즘들 등과 같은 복수의 특정 상세 사항이 제시된다. 그러나, 통상의 기술자라면, 실시예들은 이러한 특정 상세 사항들 없이도 실시될 수 있다는 것을 이해할 것이다. 부가적으로, 본 개시 내용의 실시예들을 불필요하게 모호하게 하는 것을 회피하기 위해서 몇몇 잘 알려진 구조들, 회로들 등은 상세하게 도시되지 않았다.
다음의 실시예들은 프로세서에 관련하여 설명되지만, 다른 실시예들은 다른 타입의 집적 회로들 및 로직 장치들에 적용 가능하다. 본 개시 내용의 실시예들의 유사한 기술들 및 교시들은 더 큰 파이프라인 스루풋 및 향상된 성능으로부터 혜택을 받을 수 있는 다른 타입의 회로나 반도체 디바이스에 적용될 수 있다. 본 개시 내용의 실시예들의 교시들은 데이터 조작들을 수행하는 임의의 프로세서 또는 머신에 적용 가능하다. 그러나, 실시예들은 512비트, 256비트, 128비트, 64비트, 32비트 또는 16비트 데이터 연산을 수행하는 프로세서들 또는 머신들로 제한되지 않고, 데이터의 조작 또는 관리가 수행될 수 있는 임의의 프로세서 및 머신에 적용될 수 있다. 또한, 다음의 설명은 예들을 제공하고, 첨부 도면들은 설명을 위해 다양한 예시들을 보여준다. 그러나, 이들 예들은 제한적인 의미로 해석해서는 안 되는데, 그 이유는 이것들이 본 개시 내용의 실시예들의 모든 가능한 구현들의 빠짐없는 목록을 제공하는 것이 아니라 단순히 본 개시 내용의 실시예들의 예들을 제공하기 위해 의도된 것이기 때문이다.
이하의 예들은 실행 유닛들 및 로직 회로들의 맥락에서 명령어 취급 및 분배를 설명하지만, 본 개시 내용의 다른 실시예들은, 머신에 의해 실행될 때 머신으로 하여금 본 개시 내용의 적어도 일 실시예와 일치하는 기능들을 수행하게 하는 머신 판독 가능, 유형의(tangible) 매체 상에 저장되는 데이터 또는 명령어들에 의해 달성될 수 있다. 일 실시예에서, 본 개시 내용의 실시예들과 연관되는 기능들은 머신 실행가능 명령어들로 구체화된다. 명령어들은, 명령어들로 프로그래밍될 수 있는 범용 또는 특수 목적 프로세서로 하여금 본 개시 내용의 단계들을 수행하도록 하는데 이용될 수 있다. 본 개시 내용의 실시예들은, 본 개시 내용의 실시예들에 따라서 하나 이상의 연산을 수행하도록 컴퓨터(또는 다른 전자 디바이스들)를 프로그래밍하는데 이용될 수 있는 명령어들이 저장되어 있는 머신 또는 컴퓨터 판독 가능 매체를 포함할 수 있는 컴퓨터 프로그램 제품 또는 소프트웨어로서 제공될 수 있다. 더욱이, 본 개시 내용의 실시예들의 단계들은 이 단계들을 수행하기 위한 고정 기능 로직(fixed-function logic)을 포함하는 특정 하드웨어 컴포넌트들에 의해 수행되거나, 또는 프로그램된 컴퓨터 컴포넌트들과 고정 기능 하드웨어 컴포넌트들의 임의의 조합에 의해 수행될 수 있다.
본 개시 내용의 실시예들을 수행하도록 로직을 프로그래밍하는 데 사용되는 명령어들은 DRAM, 캐시, 플래시 메모리, 또는 다른 스토리지와 같은 시스템 내의 메모리 내에 저장될 수 있다. 또한, 이러한 명령어들은 네트워크를 통해 또는 다른 컴퓨터 판독 가능 매체에 의해 분포될 수 있다. 따라서, 머신 판독 가능 매체는 머신(예컨대, 컴퓨터)에 의해 판독 가능한 형태로 정보를 저장하거나 전송하기 위한 임의의 메커니즘을 포함할 수 있지만, 플로피 디스켓, 광학 디스크, 콤팩트 디스크, 판독 전용 메모리(CD-ROM), 및 광자기 디스크, 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 자기 또는 광학 카드, 플래시 메모리, 또는 전기, 광학, 음향, 또는 다른 형태의 전파 신호들(예컨대, 반송파들, 적외선 신호들, 디지털 신호들, 등)을 통해 인터넷을 경유하여 정보를 전송하는데 이용되는 유형의 머신 판독 가능 스토리지에 제한되지는 않는다. 따라서, 컴퓨터 판독 가능 매체는, 머신(예를 들어, 컴퓨터)에 의해 판독 가능한 형태로 전자적 명령어들 또는 정보를 저장하거나 전송하기에 적합한 임의 타입의 유형의 머신 판독 가능 매체를 포함할 수 있다.
설계는 작성으로부터 시뮬레이션을 거쳐 제조에 이르기까지 다양한 단계들을 거칠 수 있다. 설계를 나타내는 데이터는 다수의 방식으로 설계를 나타낼 수 있다. 먼저, 시뮬레이션들에서 유용한 바와 같이, 하드웨어는 하드웨어 기술 언어(hardware description language) 또는 다른 기능 기술 언어(functional description language)를 이용하여 표현될 수 있다. 또한, 로직 및/또는 트랜지스터 게이트들을 갖는 회로 레벨 모델은 설계 프로세스의 일부 단계들에서 생성될 수 있다. 또한, 설계들은, 일부 단계에서, 하드웨어 모델에서의 다양한 디바이스들의 물리적 배치를 표현하는 데이터의 레벨에 도달할 수 있다. 일부 반도체 제조 기술들이 이용되는 경우에, 하드웨어 모델을 표현하는 데이터는 집적 회로를 제조하는데 이용되는 마스크들을 위한 상이한 마스크 층들 상의 다양한 피처들의 존재 또는 부재를 특정하는 데이터일 수 있다. 설계의 임의의 표현에 있어서, 데이터는 임의의 형태의 머신-판독 가능 매체에 저장될 수 있다. 메모리, 또는 디스크와 같은 자기 또는 광학 스토리지는, 그러한 정보를 전송하기 위해 변조되거나 다른 방식으로 생성되는 광학 또는 전기 파를 통해 전송되는 정보를 저장하는 머신 판독 가능 매체일 수 있다. 코드 또는 설계를 나타내거나 운반하는 전기적 반송파가 전송될 때, 전기 신호의 복사, 버퍼링, 또는 재전송이 수행되는 정도까지, 새로운 복사본이 만들어질 수 있다. 따라서, 통신 제공자 또는 네트워크 제공자는 본 개시 내용의 실시예들의 기술들을 구현하는, 반송파 내에 인코딩된 정보와 같은 항목(article)을 유형의 머신 판독 가능 매체 상에 적어도 일시적으로 저장할 수 있다.
최신 프로세서들에서, 각종 코드 및 명령어들을 처리하고 실행하기 위해서 다수의 상이한 실행 유닛들이 이용된다. 일부 명령어는 빠르게 완료할 수 있는 반면에 다른 명령어는 완료하는데 많은 클럭 사이클들이 걸릴 수 있다. 명령들의 처리율이 보다 빠를수록, 프로세서의 전체 성능은 더 좋아진다. 따라서 많은 명령어들을 가능한 한 빨리 실행하는 것이 유리할 것이다. 그러나, 더 큰 복잡도를 갖고 있으며, 부동 소수점 명령어들과 같은 실행 시간 및 프로세서 리소스의 관점에서 로드/스토어(load/store) 연산, 데이터의 이동, 등을 더 요구하는 소정의 명령어들이 있을 수 있다.
더 많은 컴퓨터 시스템들이 인터넷, 텍스트, 및 멀티미디어 애플리케이션들에서 이용됨에 따라, 부가적 프로세서 지원은 시간이 흐르면서 도입되었다. 일 실시예에서, 명령어 세트는, 데이터 타입들, 명령어들, 레지스터 아키텍처, 어드레싱 모드들, 메모리 아키텍처, 인터럽트 및 예외 처리, 및 외부 입력 및 출력(I/O)을 포함하는 하나 이상의 컴퓨터 아키텍처들과 연관될 수 있다.
일 실시예에서, 명령어 세트 아키텍처(ISA)(instruction set architecture)는, 하나 이상의 명령어 세트들을 구현하는데 이용되는 프로세서 로직 및 회로들을 포함할 수 있는 하나 이상의 마이크로 아키텍처들에 의해 구현될 수 있다. 따라서, 상이한 마이크로 아키텍처를 갖는 프로세서들은 공통 명령어 세트의 적어도 일부를 공유할 수 있다. 예를 들어, Intel® Pentium 4 프로세서들, Intel® Core™ 프로세서들, 및 캘리포니아주 서니베일에 소재하는 Advanced Micro Devices, Inc.로부터의 프로세서들은 (더 새로운 버전들이 추가된 소정의 확장들을 가진) x86 명령어 세트의 거의 동일한 버전들을 구현하지만, 상이한 내부 설계들을 갖는다. 유사하게, ARM Holdings, Ltd., MIPS, 또는 그들의 실시권자들 또는 채택자들과 같은 다른 프로세서 개발 회사들에 의해 설계된 프로세서들은 공통 명령어 세트의 적어도 일부를 공유할 수 있지만, 상이한 프로세서 설계들을 포함할 수 있다. 예를 들어, ISA의 동일한 레지스터 아키텍처는, 전용 물리적 레지스터들, 레지스터 리네이밍 메커니즘을 이용(예를 들어, RAT(Register Alias Table), ROB(Reorder Buffer) 및 리타이어먼트 레지스터 파일(retirement register file)을 이용)하는 하나 이상의 동적으로 할당된 물리적 레지스터들을 포함하는, 새로운 또는 잘 알려진 기술들을 이용하여 상이한 마이크로 아키텍처들에서 상이한 방식들로 구현될 수 있다. 일 실시예에서, 레지스터들은, 소프트웨어 프로그래머에 의해 어드레싱 가능할 수도 있거나 가능하지 않을 수도 있는 하나 이상의 레지스터, 레지스터 아키텍처, 레지스터 파일, 또는 다른 레지스터 세트를 포함할 수 있다.
명령어는 하나 이상의 명령어 포맷을 포함할 수 있다. 일 실시예에서, 명령어 포맷은, 다양한 필드들(비트들의 수, 비트들의 위치, 등)을 표시하여, 다른 무엇보다도, 수행될 연산, 및 그 연산이 수행되어야 하는 피연산자들을 특정할 수 있다. 추가 실시예에서, 일부 명령어 포맷들은 명령어 템플릿들(또는 서브 포맷들)에 의해 더 정의될 수 있다. 예를 들어, 주어진 명령어 포맷의 명령어 템플릿은 상이한 서브세트의 명령어 포맷의 필드들을 갖도록 정의되고 및/또는 상이하게 해석된 주어진 필드를 갖도록 정의될 수 있다. 일 실시예에서, 명령어는 명령어 포맷을 이용하여(그리고, 정의되어 있는 경우, 그 명령어 포맷의 명령어 템플릿들 중 하나로) 표현될 수 있고, 연산 및 연산이 처리할 피연산자들을 지정하거나 나타낼 수 있다.
과학, 금융, 자동-벡터화된 범용, RMS(인식, 마이닝 및 합성), 및 시각적 및 멀티미디어 애플리케이션(예를 들어, 2D/3D 그래픽, 이미지 처리, 비디오 압축/압축해제, 음성 인식 알고리즘, 및 오디오 조작)은, 많은 수의 데이터 항목에 대해 동일한 연산이 수행될 것을 요구할 수 있다. 일 실시예에서, SIMD(Single Instruction Multiple Data)는, 프로세서가 다수의 데이터 요소에 대한 연산을 수행하게 하는 명령어의 타입을 지칭한다. SIMD 기술은, 레지스터 내의 비트들을, 개별 값을 각각이 나타내는 다수의 고정 사이즈의 데이터 요소 또는 가변 사이즈의 데이터 요소로 논리적으로 분할할 수 있는 프로세서들에서 이용될 수 있다. 예를 들어, 일 실시예에서, 64비트 레지스터 내의 비트들은, 개별 16비트 값을 각각이 나타내는 4개의 개별 16비트 데이터 요소를 포함하는 소스 피연산자로서 조직될 수 있다. 이러한 타입의 데이터는 '패킹된' 데이터 타입 또는 '벡터' 데이터 타입이라 부를 수 있고, 이러한 데이터 타입의 피연산자들은 패킹된 데이터 피연산자 또는 벡터 피연산자라고 부를 수 있다. 일 실시예에서, 패킹된 데이터 항목 또는 벡터는 단일의 레지스터 내에 저장되는 패킹된 데이터 요소들의 시퀀스일 수 있고, 패킹된 데이터 피연산자 또는 벡터 피연산자는 SIMD 명령어(또는 '패킹된 데이터 명령어' 또는 '벡터 명령어')의 소스 또는 목적지 피연산자일 수 있다. 일 실시예에서, SIMD 명령어는, 동일하거나 상이한 사이즈를 갖고 동일하거나 상이한 개수의 데이터 요소를 가지며 동일하거나 상이한 데이터 요소 순서로 이루어진 목적지 벡터 피연산자(결과 벡터 피연산자로 또한 지칭됨)를 생성하기 위해 2개의 소스 벡터 피연산자에 대해 수행될 단일의 벡터 연산을 특정한다.
x86, MMXTM, SSE(Streaming SIMD Extensions), SSE2, SSE3, SSE4.1, 및 SSE4.2 명령어들을 포함하는 명령어 세트를 갖는 Intel® CoreTM 프로세서, VFP(Vector Floating Point) 및/또는 NEON 명령어들을 포함하는 명령어 세트를 갖는 ARM Cortex® 계열의 프로세서 등의 ARM 프로세서, 및 중국 과학원(Chinese Academy of Sciences)의 ICT(Institute of Computing Technology)에 의해 개발된 Loongson 계열의 프로세서 등의 MIPS 프로세서에 의해 채택되는 것과 같은, SIMD 기술은 애플리케이션 성능의 상당한 향상을 가능하게 해주었다(CoreTM 및 MMXTM은 미국 캘리포니아주 산타 클라라 소재의 Intel Corporation의 등록 상표 또는 상표임).
일 실시예에서, 목적지 및 소스 레지스터들/데이터는 대응하는 데이터 또는 연산의 소스 및 목적지를 나타내는 일반 용어들이다. 일부 실시예들에서, 이들은 레지스터, 메모리, 또는 언급된 것들 이외의 다른 이름들 또는 기능들을 갖는 다른 저장 영역들에 의해 구현될 수 있다. 예를 들어, 일 실시예에서, "DEST1"은 임시 저장 레지스터 또는 기타 저장 영역인 반면, "SRC1" 및"SRC2"는 제1 및 제2 소스 저장 레지스터 또는 기타 저장 영역일 수 있고, 계속 그러한 식으로 될 수 있다. 다른 실시예에서, SRC 및 DEST 저장 영역들 중 2개 이상은 동일한 저장 영역(예컨대, SIMD 레지스터) 내의 상이한 데이터 저장 요소에 대응할 수 있다. 일 실시예에서, 소스 레지스터들 중 하나는, 예를 들어 제1 및 제2 소스 데이터에 대해 수행된 연산의 결과를, 목적지 레지스터들로서의 역할을 하는 2개의 소스 레지스터 중 하나의 소스 레지스터에 후기입(writing back)함으로써, 목적지 레지스터로서의 역할도 할 수 있다.
도 1a는 본 개시 내용의 실시예들에 따른, 명령어를 실행하는 실행 유닛들을 포함할 수 있는 프로세서로 형성된 예시적인 컴퓨터 시스템의 블록도이다. 시스템(100)은, 본 명세서에 설명되는 실시예에서와 같이, 본 개시 내용에 따른, 데이터를 처리하기 위한 알고리즘들을 수행하기 위한 로직을 포함하는 실행 유닛들을 이용하는 프로세서(102)와 같은 컴포넌트를 포함한다. 시스템(100)은 캘리포니아주 산타 클라라에 소재하는 Intel Corporation으로부터 입수 가능한 PENTIUM®III, PENTIUM® 4, Xeon™, Itanium®, XScale™ 및/또는 StrongARM™ 마이크로프로세서들에 기초한 처리 시스템들을 나타내지만, 다른 시스템들(다른 마이크로프로세서들을 갖는 PC들, 엔지니어링 워크스테이션들, 셋톱 박스들, 등을 포함함)도 또한 이용될 수 있다. 일 실시예에서, 샘플 시스템(100)은 미국 워싱턴주 레드몬드 소재의 Microsoft Corporation으로부터 입수 가능한 WINDOWS™ 운영 체제의 버전을 실행할 수 있지만, 다른 운영 체제(예컨대, UNIX 및 Linux), 내장된 소프트웨어, 및/또는 그래픽 사용자 인터페이스도 사용될 수 있다. 따라서, 본 개시 내용의 실시예들이 하드웨어 회로 및 소프트웨어의 임의의 특정 조합으로 제한되는 것은 아니다.
실시예들은 컴퓨터 시스템에 제한되지 않는다. 본 개시 내용의 실시예들은 다른 디바이스들, 예컨대 핸드헬드 디바이스들 및 임베디드 애플리케이션들에서 이용될 수 있다. 핸드헬드 디바이스들의 일부 예는 휴대폰, 인터넷 프로토콜 디바이스, 디지털 카메라, PDA(personal digital assistant), 및 핸드헬드 PC를 포함한다. 임베디드 애플리케이션들은, 마이크로 컨트롤러, 디지털 신호 프로세서(DSP), 시스템 온 칩, 네트워크 컴퓨터(NetPC), 셋톱 박스, 네트워크 허브, WAN(wide area network) 스위치, 또는 적어도 일 실시예에 따른 하나 이상의 명령어들을 수행할 수 있는 임의의 다른 시스템을 포함할 수 있다.
컴퓨터 시스템(100)은 본 개시 내용의 일 실시예에 따른, 적어도 하나의 명령어를 수행하는 알고리즘을 수행하기 위한 하나 이상의 실행 유닛들(108)을 포함할 수 있는 프로세서(102)를 포함할 수 있다. 일 실시예는 단일의 프로세서 데스크톱 또는 서버 시스템의 맥락에서 설명될 수 있지만, 다른 실시예들은 멀티프로세서 시스템에 포함될 수 있다. 시스템(100)은 '허브' 시스템 아키텍처의 예일 수 있다. 시스템(100)은 데이터 신호들을 처리하기 위한 프로세서(102)를 포함할 수 있다. 프로세서(102)는, 예를 들어 CISC(complex instruction set computer) 마이크로프로세서, RISC(reduced instruction set computing) 마이크로프로세서, VLIW(very long instruction word) 마이크로프로세서, 명령어 세트들의 조합을 구현하는 프로세서, 또는 디지털 신호 프로세서와 같은 임의의 다른 프로세서 디바이스를 포함할 수 있다. 일 실시예에서, 프로세서(102)는 프로세서(102)와 시스템(100) 내의 다른 컴포넌트들과의 사이에서 데이터 신호들을 전송할 수 있는 프로세서 버스(110)에 결합될 수 있다. 시스템(100)의 요소들은 통상의 기술자에게 주지된 종래의 기능들을 수행할 수 있다.
일 실시예에서, 프로세서(102)는 레벨 1(L1) 내부 캐시 메모리(104)를 포함할 수 있다. 아키텍처에 따라, 프로세서(102)는 단일의 내부 캐시 또는 다중 레벨의 내부 캐시들을 가질 수 있다. 다른 실시예에서, 캐시 메모리는 프로세서(102)의 외부에 상주할 수 있다. 다른 실시예들은 또한 특정 구현 및 요구에 따라 내부 캐시와 외부 캐시 양쪽 모두의 조합을 포함할 수 있다. 레지스터 파일(106)은, 정수 레지스터, 부동 소수점 레지스터, 상태 레지스터 및 명령어 포인터 레지스터를 포함하는 다양한 레지스터들에 상이한 타입의 데이터를 저장할 수 있다.
정수 및 부동 소수점 연산들을 수행하는 로직을 포함하는 실행 유닛(108)도 또한 프로세서(102)에 상주한다. 프로세서(102)는, 소정의 매크로명령어들에 대한 마이크로-코드를 저장하는 마이크로-코드(ucode) ROM을 또한 포함할 수 있다. 일 실시예에 있어서, 실행 유닛(108)은 패킹된 명령어 세트(109)를 처리하기 위한 로직을 포함할 수 있다. 명령들을 실행하는 관련 회로와 함께, 범용 프로세서(102)의 명령 세트에 패킹된 명령 세트(109)를 포함함으로써, 많은 멀티미디어 애플리케이션에 의해 이용되는 연산들은 범용 프로세서(102)에서 패킹된 데이터를 이용하여 수행될 수 있다. 따라서, 많은 멀티미디어 애플리케이션들은 패킹된 데이터에 대한 연산들을 수행하기 위해 프로세서의 데이터 버스의 전폭을 이용함으로써 가속될 수 있고 보다 효율적으로 실행될 수 있다. 이는, 한번에 하나의 데이터 요소씩, 하나 이상의 연산들을 수행하기 위해 프로세서의 데이터 버스에 걸쳐 데이터의 더 작은 유닛들을 전송할 필요성을 제거할 수 있다.
실행 유닛(108)의 실시예들도 또한 마이크로 제어기들, 임베디드 프로세서들, 그래픽스 디바이스들, DSP들, 및 다른 타입의 로직 회로들에서 이용될 수 있다. 시스템(100)은 메모리(120)를 포함할 수 있다. 메모리(120)는 동적 랜덤 액세스 메모리(DRAM) 디바이스, 정적 랜덤 액세스 메모리(SRAM) 디바이스, 플래시 메모리 디바이스, 또는 다른 메모리 디바이스로 구현될 수 있다. 메모리(120)는 프로세서(102)에 의해 실행될 수 있는 데이터 신호들에 의해 표현되는 명령어들 및/또는 데이터를 저장할 수 있다.
시스템 로직 칩(116)은 프로세서 버스(110) 및 메모리(120)에 결합될 수 있다. 시스템 로직 칩(116)은 메모리 제어기 허브(MCH)(memory controller hub)를 포함할 수 있다. 프로세서(102)는 프로세서 버스(110)를 통해 MCH(116)와 통신할 수 있다. MCH(116)는 명령어 및 데이터 스토리지를 위해 그리고 그래픽스 명령들, 데이터 및 텍스처들의 스토리지를 위해 고대역폭 메모리 경로(118)를 메모리(120)에 제공할 수 있다. MCH(116)는, 프로세서(102), 메모리(120), 및 시스템(100) 내의 다른 컴포넌트들과의 사이에 데이터 신호들을 안내하고, 이러한 데이터 신호들을 프로세서 버스(110), 메모리(120) 및 시스템 I/O(122)과의 사이에 브리징할 수 있다. 일부 실시예들에서, 시스템 로직 칩(116)은 그래픽스 제어기(112)에 결합하기 위한 그래픽스 포트를 제공할 수 있다. MCH(116)는 메모리 인터페이스(118)를 통해 메모리(120)에 결합될 수 있다. 그래픽 카드(112)는 가속 그래픽스 포트(AGP)(Accelerated Graphics Port) 상호접속(114)을 통해 MCH(116)에 결합될 수 있다.
시스템(100)은 전용 허브 인터페이스 버스(proprietary hub interface bus)(122)를 이용하여, MCH(116)를 I/O 제어기 허브(ICH)(130)에 결합할 수 있다. 일 실시예에서, ICH(130)는 다이렉트 접속들을 로컬 I/O 버스를 통해 일부 I/O 디바이스들에 제공할 수 있다. 로컬 I/O 버스는 주변 장치들을 메모리(120), 칩셋 및 프로세서(102)에 접속하기 위한 고속 I/O 버스를 포함할 수 있다. 예들은 오디오 제어기, 펌웨어 허브(플래시 BIOS)(128), 무선 송수신기(126), 데이터 스토리지(124), 사용자 입력 및 키보드 인터페이스를 포함하는 레거시 I/O 제어기, USB(Universal Serial Bus)와 같은 직렬 확장 포트, 및 네트워크 제어기(134)를 포함할 수 있다. 데이터 스토리지 디바이스(124)는 하드 디스크 드라이브, 플로피 디스크 드라이브, CD-ROM 디바이스, 플래시 메모리 디바이스 또는 다른 대용량 스토리지 디바이스를 포함할 수 있다.
시스템의 다른 실시예에 있어서, 일 실시예에 따른 명령어는 시스템 온 칩과 함께 이용될 수 있다. 시스템 온 칩의 일 실시예는 프로세서 및 메모리로 이루어진다. 그러한 시스템을 위한 메모리는 플래시 메모리를 포함할 수 있다. 플래시 메모리는, 프로세서 및 다른 시스템 컴포넌트들과 동일한 다이 상에 위치될 수 있다. 부가적으로, 메모리 제어기 또는 그래픽스 제어기와 같은 다른 로직 블록들은 또한 시스템 온 칩 상에 위치될 수 있다.
도 1b는 본 개시 내용의 실시예들의 원리들을 구현하는 데이터 처리 시스템(140)을 나타낸 것이다. 본 명세서에 설명되는 실시예들은 본 발명의 실시예들의 범위로부터 벗어나지 않고 대안적인 처리 시스템들로 동작할 수 있다는 것이 통상의 기술자에 의해 손쉽게 이해될 것이다.
컴퓨터 시스템(140)은 일 실시예에 따른 적어도 하나의 명령어를 수행하기 위한 처리 코어(159)를 포함한다. 일 실시예에 있어서, 처리 코어(159)는, CISC, RISC 또는 VLIW 타입 아키텍처를 포함하지만, 이들에 제한되지 않는, 임의의 타입의 아키텍처의 처리 유닛을 나타낸다. 또한, 처리 코어(159)는 하나 이상의 프로세스 기술들에서 그리고 머신 판독 가능 매체 상에 충분히 상세히 표현됨으로써 제조하기에 적합할 수 있고, 상기 제조를 용이하게 하기에 적합할 수 있다.
처리 코어(159)는 실행 유닛(142), 레지스터 파일(145)의 세트, 및 디코더(144)를 포함한다. 처리 코어(159)는 본 개시 내용의 실시예들의 이해에 불필요할 수 있는 부가적인 회로(도시되지 않음)를 또한 포함할 수 있다. 실행 유닛(142)은 처리 코어(159)에 의해 수신되는 명령어들을 실행할 수 있다. 통상적인 프로세서 명령어들을 수행하는 것에 부가하여, 실행 유닛(142)은 패킹된 데이터 포맷들에 대한 연산들을 수행하기 위해 패킹된 명령어 세트(143) 내의 명령어들을 수행할 수 있다. 패킹된 명령어 세트(143)는 본 개시 내용의 실시예들을 수행하기 위한 명령어들 및 다른 패킹된 명령어들을 포함할 수 있다. 실행 유닛(142)은 내부 버스에 의해 레지스터 파일(145)에 결합될 수 있다. 레지스터 파일(145)은 데이터를 포함하는 정보를 저장하기 위한 처리 코어(159) 상의 스토리지 영역을 나타낼 수 있다. 이전에 언급된 바와 같이, 스토리지 영역이 패킹된 데이터를 저장할 수 있다는 것은 결정적이지 않다고 이해해야 한다. 실행 유닛(142)은 디코더(144)에 결합될 수 있다. 디코더(144)는 처리 코어(159)에 의해 수신되는 명령어들을 제어 신호들 및/또는 마이크로-코드 엔트리 포인트들로 디코딩할 수 있다. 이들 제어 신호 및/또는 마이크로-코드 엔트리 포인트에 응답하여, 실행 유닛(142)은 적절한 연산을 수행한다. 일 실시예에서, 디코더는, 명령어 내에 표시되는 대응하는 데이터에 대해 어떤 연산이 수행되어야 하는지를 나타내는 명령어의 오피코드(opcode)를 해석할 수 있다.
처리 코어(159)는, 예를 들어, SDRAM(synchronous dynamic random access memory) 제어(146), SRAM(static random access memory) 제어(147), 버스트 플래시 메모리 인터페이스(148), PCMCIA/CF(personal computer memory card international association/compact flash) 카드 제어(149), LCD(liquid crystal display) 제어(150), DMA(direct memory access) 제어기(151), 및 대안의 버스 마스터 인터페이스(152)를 포함할 수 있지만, 이들에 제한되지 않는 다양한 다른 시스템 디바이스와 통신하기 위해 버스(141)와 결합될 수 있다. 일 실시예에서, 데이터 처리 시스템(140)은 또한 I/O 버스(153)를 통하여 다양한 I/O 디바이스들과 통신하기 위해 I/O 브리지(154)를 포함할 수도 있다. 이러한 I/O 디바이스는, 예를 들어, UART(universal asynchronous receiver/transmitter)(155), USB(universal serial bus)(156), 블루투스 무선 UART(157), 및 I/O 확장 인터페이스(158)를 포함할 수 있지만, 이들에 제한되지 않는다.
데이터 처리 시스템(140)의 일 실시예는 모바일, 네트워크 및/또는 무선 통신, 및 텍스트 스트링 비교 연산을 포함하는 SIMD 동작을 수행할 수 있는 처리 코어(159)를 공급한다. 처리 코어(159)는 Walsh-Hadamard 변환, FFT(fast Fourier transform), DCT(discrete cosine transform), 및 그들 각자의 역변환과 같은 이산 변환; 색 공간 변환, 비디오 인코드 모션 추정 또는 비디오 디코드 모션 보상과 같은 압축/압축 해제 기술; 및 PCM(pulse coded modulation)과 같은 변조/복조(MODEM) 기능을 포함하는 다양한 오디오, 비디오, 영상 및 통신 알고리즘들로 프로그램될 수 있다.
도 1c는 SIMD 텍스트 스트링 비교 연산을 수행하는 데이터 처리 시스템의 다른 실시예들을 예시한다. 일 실시예에서, 데이터 처리 시스템(160)은 메인 프로세서(166), SIMD 코프로세서(161), 캐시 메모리(167), 및 입/출력 시스템(168)을 포함할 수 있다. 입/출력 시스템(168)은 선택적으로 무선 인터페이스(169)와 결합될 수 있다. SIMD 코프로세서(161)는 일 실시예에 따른 명령어들을 포함하는 연산들을 수행할 수 있다. 일 실시예에서, 처리 코어(170)는 하나 이상의 프로세스 기술들에서 그리고 머신 판독 가능 매체 상에 충분히 상세히 표현됨으로써 제조하기에 적합할 수 있고, 처리 코어(170)를 포함하는 데이터 처리 시스템(160)의 전부 또는 일부의 제조를 용이하게 하기에 적합할 수 있다.
일 실시예에 있어서, SIMD 코프로세서(161)는 실행 유닛(162) 및 레지스터 파일들(164)의 세트를 포함한다. 메인 프로세서(165)의 일 실시예는 실행 유닛(162)에 의한 실행을 위한 일 실시예에 따른 명령어들을 포함하는 명령어 세트(163)의 명령어들을 인식하는 디코더(165)를 포함한다. 다른 실시예들에서, SIMD 코프로세서(161)는 명령어 세트(163)의 명령어들을 디코딩하는 디코더(165)의 적어도 일부를 또한 포함한다. 처리 코어(170)는 본 개시 내용의 실시예들의 이해에 불필요할 수 있는 부가적인 회로(도시되지 않음)를 또한 포함할 수 있다.
연산 시에, 메인 프로세서(166)는 캐시 메모리(167), 및 입/출력 시스템(168)과의 상호작용들을 포함하는 일반적인 타입의 데이터 처리 연산들을 제어하는 데이터 처리 명령어들의 스트림을 실행한다. 데이터 처리 명령어들의 스트림 내에 SIMD 코프로세서 명령어들이 임베딩된다. 메인 프로세서(166)의 디코더(165)는 이러한 SIMD 코프로세서 명령어들을, 부착된 SIMD 코프로세서(161)에 의해 실행되어야 하는 타입의 것으로서 인식한다. 따라서, 메인 프로세서(166)는 코프로세서 버스(166) 상에 이러한 SIMD 코프로세서 명령어들(또는 SIMD 코프로세서 명령어들을 나타내는 제어 신호들)을 발행한다. 코프로세서 버스(166)로부터, 이러한 명령어들은 임의의 부착된 SIMD 코프로세서들에 의해 수신될 수 있다. 이 경우, SIMD 코프로세서(161)는 그것에 대해 의도된 임의의 수신된 SIMD 코프로세서 명령어들을 수락하고 실행할 수 있다.
SIMD 코프로세서 명령어들에 의한 처리를 위해 무선 인터페이스(169)를 통하여 데이터가 수신될 수 있다. 일례로, 음성 통신이 디지털 신호의 형태로 수신될 수 있고, 이것은 음성 통신을 나타내는 디지털 오디오 샘플들을 재생하도록 SIMD 코프로세서 명령어들에 의해 처리될 수 있다. 다른 예로, 압축된 오디오 및/또는 비디오가 디지털 비트 스트림의 형태로 수신될 수 있고, 이것은 디지털 오디오 샘플들 및/또는 모션 비디오 프레임들을 재생하도록 SIMD 코프로세서 명령들어에 의해 처리될 수 있다. 처리 코어(170)의 일 실시예에서, 메인 프로세서(166), 및 SIMD 코프로세서(161)는 일 실시예에 따른 명령어들을 포함하는 명령어 세트(163)의 명령어들을 인식하기 위해 실행 유닛(162), 레지스터 파일들(164)의 세트, 및 디코더(165)를 포함하는 단일의 처리 코어(170)에 통합될 수 있다.
도 2는 본 개시 내용의 실시예들에 따른, 명령어들을 수행하는 로직 회로들을 포함할 수 있는 프로세서(200)에 대한 마이크로 아키텍처의 블록도이다. 일부 실시예들에서, 일 실시예에 따른 명령어는, 단정도(single precision) 및 할당도(double precision) 정수 및 부동 소수점 데이터 타입들과 같은, 데이터 타입들뿐만 아니라, 바이트, 워드, 더블워드, 쿼드워드, 등의 사이즈들을 갖는 데이터 요소들에 대해 연산하도록 구현될 수 있다. 일 실시예에서, 순차적 프런트 엔드(in-order front end)(201)는, 실행될 명령어들을 페치하여 이들 명령어들을 프로세서 파이프라인에서 나중에 이용되도록 준비할 수 있는 프로세서(200)의 일부를 구현할 수 있다. 프런트 엔드(201)는 여러 유닛들을 포함할 수 있다. 일 실시예에서, 명령어 프리페처(instruction prefetcher)(226)는 메모리로부터 명령어들을 페치하고 이들 명령어들을 명령어 디코더(228)에 피딩하고, 이것은 다음에 명령어들을 디코딩하거나 해석한다. 예를 들어, 일 실시예에서, 디코더는 수신된 명령어를, 기계가 실행할 수 있는 "마이크로-명령어" 또는 "마이크로-연산"(마이크로 op 또는 uop라고도 함)이라 불리는 하나 이상의 연산으로 디코딩한다. 다른 실시예들에서, 디코더는, 명령어를, 일 실시예에 따른 연산들을 수행하기 위해서 마이크로-아키텍처에 의해 이용될 수 있는 오피코드 및 대응하는 데이터 및 제어 필드들로 파싱한다. 일 실시예에서, 트레이스 캐시(230)는 디코딩된 uop들을, 실행을 위해 uop 큐(234)에서 프로그램 정렬된 시퀀스들 또는 트레이스들로 어셈블링한다. 트레이스 캐시(230)가 복합 명령어를 만날 때, 마이크로-코드 ROM(232)은 연산을 완료하는데 필요한 uop들을 제공한다.
일부 명령어들은 단일의 마이크로-op로 변환될 수 있는 반면, 다른 명령어들은 전체 연산(full operation)을 완료하는데 여러 마이크로-op들을 필요로 한다. 일 실시예에서, 명령어를 완료하는 데 4개 초과의 마이크로 op들이 필요한 경우, 디코더(228)는 명령어를 수행하기 위해 마이크로-코드 ROM(232)에 액세스할 수 있다. 일 실시예에서, 명령어는 명령어 디코더(228)에서의 처리를 위해 적은 수의 마이크로 op들로 디코딩될 수 있다. 다른 실시예에서, 연산을 달성하는데 복수의 마이크로-op들이 필요한 경우, 명령어는 마이크로-코드 ROM(232) 내에 저장될 수 있다. 트레이스 캐시(230)는, 마이크로-코드 ROM(232)으로부터 일 실시예에 따른 하나 이상의 명령어를 완료하기 위해 마이크로-코드 시퀀스들을 판독하기 위한 올바른 마이크로-명령어 포인터를 결정하기 위해서 엔트리 포인트 프로그램가능 로직 어레이(PLA)(programmable logic array)를 참조한다. 마이크로-코드 ROM(232)이 명령어에 대한 마이크로-op들의 시퀀싱을 완료한 이후에, 머신의 프런트 엔드(201)는 트레이스 캐시(230)로부터 마이크로-op들을 페치하는 것을 재개할 수 있다.
비순차적 실행 엔진(203)은 실행을 위한 명령어들을 준비할 수 있다. 비순차적 실행 로직은, 명령어들이 파이프라인으로 가서(go down) 실행을 위해 스케줄링됨에 따라 성능을 최적화하기 위해서 명령어들의 흐름을 평활화하고 재순서화(re-order)하는 복수의 버퍼를 갖는다. 할당기 로직은 각각의 uop가 실행하기 위하여 필요로 하는 머신 버퍼들 및 리소스들을 할당한다. 레지스터 리네이밍 로직은 로직 레지스터들을 레지스터 파일 내의 엔트리들로 리네이밍한다. 할당기는 또한 명령어 스케줄러 앞에, 2개의 uop 큐 중 하나, 메모리 동작을 위한 하나와 비-메모리 동작을 위한 하나에서 각각의 uop을 위한 엔트리를 할당한다: 메모리 스케줄러, 고속 스케줄러(202), 저속/일반적 부동 소수점 스케줄러(204), 및 간단한 부동 소수점 스케줄러(206). uop 스케줄러들(202, 204, 206)은, uop들이 그들의 연산을 완료하는데 필요로 하는 실행 리소스들의 이용 가능성, 및 그들의 종속 입력 레지스터 피연산자 소스들(dependent input register operand sources)의 준비성(readiness)에 기초하여, uop가 실행될 준비가 된 때를 결정한다. 일 실시예의 고속 스케줄러(202)는 메인 클럭 사이클의 각각의 절반마다 스케줄링할 수 있는 한편, 다른 스케줄러들은 단지 메인 프로세서 클럭 사이클마다 한번 스케줄링할 수 있다. 스케줄러들은 디스패치 포트들에 대하여 중재하여 실행을 위한 uop들을 스케줄링한다.
레지스터 파일들(208, 210)은 실행 블록(211)에서 스케줄러들(202, 204, 206)과 실행 유닛들(212, 214, 216, 218, 220, 222, 224)과의 사이에 배열될 수 있다. 각각의 레지스터 파일들(208, 210)은 정수 및 부동 소수점 연산들을 각각 수행한다. 각각의 레지스터 파일(208, 210)은, 레지스터 파일에 아직 기입되지 않은 막 완료된 결과들을 새로운 종속 uop들에 전송하거나 바이패스할 수 있는 바이패스 네트워크를 또한 포함할 수 있다. 정수 레지스터 파일(208)과 부동 소수점 레지스터 파일(210)은 서로 데이터 통신할 수 있다. 일 실시예에 있어서, 정수 레지스터 파일(208)은 2개의 개별 레지스터 파일, 즉, 데이터의 하위 32-비트에 대한 하나의 레지스터 파일 및 데이터의 상위 32-비트에 대한 제2 레지스터 파일로 분할될 수 있다. 부동 소수점 레지스터 파일(210)은 부동 소수점 명령어들이 전형적으로 폭이 64 내지 128비트인 피연산자들을 갖고 있이기 때문에 128비트의 넓은 엔트리들을 포함할 수 있다.
실행 블록(211)은 실행 유닛들(212, 214, 216, 218, 220, 222, 224)을 포함할 수 있다. 실행 유닛들(212, 214, 216, 218, 220, 222, 224)은 명령어들을 실행할 수 있다. 실행 블록(211)은, 마이크로-명령어들이 실행하는데 필요로 하는 정수 및 부동 소수점 데이터 피연산자 값들을 저장하는 레지스터 파일들(208, 210)을 포함할 수 있다. 일 실시예에서, 프로세서(200)는 다수의 실행 유닛을 포함할 수 있다: 어드레스 생성 유닛(AGU)(212), AGU(214), 고속 ALU(216), 고속 ALU(218), 저속 ALU(220), 부동 소수점 ALU(222), 부동 소수점 이동 유닛(224). 다른 실시예에서, 부동 소수점 실행 블록들(222, 224)은 부동 소수점, MMX, SIMD 및 SSE, 또는 다른 연산들을 실행할 수 있다. 또 다른 실시예에서, 부동 소수점 ALU(222)는, 제산, 제곱근, 및 나머지 마이크로-op들을 실행하는 64비트 x 64비트 부동 소수점 제산기(divider)를 포함할 수 있다. 여러 실시예들에서, 부동 소수점 값을 수반하는 명령어들은 부동 소수점 하드웨어로 처리될 수 있다. 일 실시예에서, ALU 연산들은 고속 ALU 실행 유닛들(216, 218)을 통과할 수 있다. 고속 ALU들(216, 218)은 클럭 사이클 절반의 효과적인 대기 시간으로 고속 연산들을 실행할 수 있다. 일 실시예에서, 대부분의 복잡한 정수 연산들은 저속 ALU(220)로 가는데, 그 이유는 저속 ALU(220)가 곱셈기, 시프트, 플래그 로직, 및 분기 처리와 같은 긴 대기 시간 타입의 연산들에 대한 정수 실행 하드웨어를 포함할 수 있기 때문이다. 메모리 로드/스토어 연산들이 AGU들(212, 214)에 의해 실행될 수 있다. 일 실시예에서, 정수 ALU들(216, 218, 220)은 64비트 데이터 피연산자들에 대한 정수 연산을 수행할 수 있다. 다른 실시예에서, 정수 ALU들(216, 218, 220)은 16, 32, 128, 256, 등을 포함하는 다양한 데이터 비트 사이즈를 지원하도록 구현될 수 있다. 마찬가지로, 부동 소수점 유닛들(222, 224)은 다양한 폭의 비트들을 갖는 피연산자의 범위를 지원하도록 구현될 수 있다. 일 실시예에서, 부동 소수점 유닛들(222, 224)은 SIMD 및 멀티미디어 명령어들과 함께 128비트 폭의 패킹된 데이터 피연산자들에 대해 연산할 수 있다.
일 실시예에서, uop 스케줄러들(202, 204, 206)은, 페어런트 로드(parent load)가 실행을 완료하기 이전에 종속 연산들을 디스패치한다. uop들이 추론적으로 프로세서(200)에서 스케줄링되고 실행될 수 있기 때문에, 프로세서(200)는 메모리 누락(memory miss)들을 처리하는 로직을 또한 포함할 수 있다. 데이터 로드가 데이터 캐시에서 누락되는 경우, 일시적으로 부정확한 데이터를 갖는 스케줄러를 남겨두는, 파이프라인에서 인 플라이트(in flight)인 종속 연산들이 존재할 수 있다. 재생 메커니즘은 부정확한 데이터를 이용하는 명령어들을 추적하고 재실행한다. 종속 연산들만이 재생될 필요가 있을 수 있고, 독립 연산들은 완료가 허용될 수 있다. 프로세서의 일 실시예의 스케줄러들 및 재생 메커니즘은 텍스트 스트링 비교 연산들을 위한 명령어 시퀀스들을 캐치하도록 또한 설계될 수 있다.
"레지스터들"이라는 용어는, 피연산자들을 식별하기 위해 명령어들의 일부로서 이용될 수 있는 온-보드 프로세서 스토리지 위치들을 지칭할 수 있다. 다시 말하면, 레지스터들은 (프로그래머의 관점에서) 프로세서의 외부로부터 이용 가능한 것들일 수 있다. 그러나, 일부 실시예들에서, 레지스터들은 회로의 특정한 타입으로 한정되지 않을 수 있다. 오히려, 레지스터는 데이터를 저장하고, 데이터를 제공하며, 본 명세서에 기술되는 기능들을 수행할 수 있다. 본 명세서에 기재되는 레지스터들은, 전용 물리적 레지스터들, 레지스터 리네이밍을 이용하여 동적으로 할당된 물리적 레지스터들, 전용 물리적 레지스터들과 동적으로 할당된 물리적 레지스터들의 조합, 등과 같이, 임의의 개수의 상이한 기술들을 이용하여 프로세서 내의 회로에 의해 구현될 수 있다. 일 실시예에서, 정수 레지스터들은 32비트 정수 데이터를 저장한다. 일 실시예의 레지스터 파일은 또한 패킹된 데이터에 대한 8개의 멀티미디어 SIMD 레지스터들을 포함한다. 이하에서의 논의를 위해, 레지스터들은 패킹된 데이터를 보유하도록 설계된 데이터 레지스터들, 예컨대 미국 캘리포니아주 산타 클라라 소재의 Intel Corporation의 MMX 기술에 의해 가능하게 되는 마이크로프로세서에서의 64-비트 폭의 MMX™ 레지스터들(일부 경우에, "mm" 레지스터들이라고도 함)인 것으로 이해될 수 있다. 정수 형태 및 부동 소수점 형태 양쪽 모두에서 이용 가능한 이러한 MMX 레지스터들은 SIMD 및 SSE 명령어들을 동반하는 패킹된 데이터 요소들로 동작할 수 있다. 유사하게, SSE2, SSE3, SSE4 또는 그 이상의(일반적으로, "SSEx"로 지칭됨) 기술에 관한 128-비트 폭의 XMM 레지스터들도 또한 이러한 패킹된 데이터 피연산자들을 유지할 수 있다. 일 실시예에서, 패킹된 데이터 및 정수 데이터를 저장하는데 있어서, 레지스터들은 2개의 데이터 타입을 구별할 필요는 없다. 일 실시예에서, 정수 및 부동 소수점은 동일한 레지스터 파일 또는 상이한 레지스터 파일들에 포함될 수 있다. 또한, 일 실시예에서, 부동 소수점 및 정수 데이터는 상이한 레지스터들 또는 동일한 레지스터들에 저장될 수 있다.
다음의 도면들의 예들에서, 다수의 데이터 피연산자들이 설명될 수 있다. 도 3a는 본 개시 내용의 실시예들에 따른, 멀티미디어 레지스터들에서의 다양한 패킹된 데이터 타입 표현들을 예시한다. 도 3a는 128-비트 폭의 피연산자들을 위한, 패킹된 바이트(310), 패킹된 워드(320) 및 패킹된 더블워드(dword)(330)에 대한 데이터 타입들을 도시한다. 이러한 예의 패킹된 바이트 포맷(310)은 128비트 길이이고, 16개의 패킹된 바이트 데이터 요소를 포함한다. 바이트는, 예를 들어, 데이터의 8비트로서 정의될 수 있다. 각각의 바이트 데이터 요소에 대한 정보는 바이트 0의 경우 비트 7 내지 비트 0에, 바이트 1의 경우 비트 15 내지 비트 8에, 바이트 2의 경우 비트 23 내지 비트 16에, 및 마지막으로 바이트 15의 경우 비트 120 내지 비트 127에 저장된다. 따라서, 모든 이용 가능한 비트가 레지스터에서 이용될 수 있다. 이러한 스토리지 배열은 프로세서의 스토리지 효율을 증가시킨다. 마찬가지로, 16개의 데이터 요소가 액세스되는 경우, 이제 하나의 연산이 16개의 데이터 요소에 대해서 병렬로 수행될 수 있다.
일반적으로, 데이터 요소는 동일한 길이의 다른 데이터 요소들과 함께 단일의 레지스터 또는 메모리 위치에 저장되는 개별 데이터의 단편(individual piece of data)을 포함할 수 있다. SSEx 기술에 관한 패킹된 데이터 시퀀스에서, XMM 레지스터에 저장된 데이터 요소들의 수는 개별적 데이터 요소의 비트의 길이로 나눈 128 비트일 수 있다. 유사하게, MMX 및 SSE 기술에 관한 패킹된 데이터 시퀀스에서, MMX 레지스터에 저장된 데이터 요소들의 수는 개별 데이터 요소의 비트의 길이로 나눈 64비트일 수 있다. 도 3a에 예시된 데이터 타입이 128비트 길이이지만, 본 개시 내용의 실시예는 또한 64비트 폭 또는 다른 사이즈의 피연산자로 동작할 수 있다. 이러한 예의 패킹된 워드 포맷(320)은 128비트 길이일 수 있고, 8개의 패킹된 워드 데이터 요소를 포함할 수 있다. 각각의 패킹된 워드는 16 비트의 정보를 포함한다. 도 3a의 패킹된 더블워드 포맷(330)은 128비트 길이일 수 있고, 4개의 패킹된 더블워드 데이터 요소를 포함할 수 있다. 각각의 패킹된 더블워드 데이터 요소는 32비트의 정보를 포함한다. 패킹된 쿼드워드는 128 비트 길이일 수 있고 2개의 패킹된 쿼드워드 데이터 요소들을 포함할 수 있다.
도 3b는 본 개시 내용의 실시예들에 따른, 가능한 인-레지스터 데이터 스토리지 포맷들을 예시한다. 각각의 패킹된 데이터는 2개 이상의 독립적 데이터 요소를 포함할 수 있다. 3개의 패킹된 데이터 포맷들이 도시되어 있다; 패킹된 하프(341), 패킹된 싱글(342), 및 패킹된 더블(343). 패킹된 하프(341), 패킹된 싱글(342), 및 패킹된 더블(343)의 일 실시예는 고정 소수점 데이터 요소들을 포함한다. 다른 실시예에 있어서, 패킹된 하프(341), 패킹된 싱글(342), 및 패킹된 더블(343) 중 하나 이상은 부동 소수점 데이터 요소들을 포함할 수 있다. 패킹된 하프(341)의 일 실시예는 8개의 16비트 데이터 요소를 포함하는 128-비트 길이일 수 있다. 패킹된 싱글(342)의 일 실시예는 128비트 길이일 수 있고, 4개의 32비트 데이터 요소를 포함한다. 패킹된 더블(343)의 일 실시예는 128비트 길이일 수 있고, 2개의 64비트 데이터 요소를 포함한다. 그러한 패킹된 데이터 포맷들은 다른 레지스터 길이들로, 예를 들면, 96 비트, 160 비트, 192 비트, 224 비트, 256 비트 또는 그 이상으로 더 확장될 수 있다는 것을 알 것이다.
도 3c는 본 발명의 실시예들에 따른, 멀티미디어 레지스터들에서의 다양한 부호 있는(signed) 및 부호 없는(unsigned) 패킹된 데이터 타입 표현들을 예시한다. 부호 없는 패킹된 바이트 표현(344)은 SIMD 레지스터 내의 부호 없는 패킹된 바이트의 스토리지를 도시한다. 각각의 바이트 데이터 요소에 대한 정보는 바이트 0의 경우 비트 7 내지 비트 0에, 바이트 1의 경우 비트 15 내지 비트 8에, 바이트 2의 경우 비트 23 내지 비트 16에, 및 마지막으로 바이트 15의 경우 비트 120 내지 비트 127에 저장된다. 따라서, 모든 이용 가능한 비트가 레지스터에서 이용될 수 있다. 이러한 스토리지 배열은 프로세서의 스토리지 효율을 증가시킨다. 마찬가지로, 16개의 데이터 요소가 액세스되는 경우, 이제 하나의 연산이 16개의 데이터 요소에 대해서 병렬 방식으로 수행될 수 있다. 부호 있는 패킹된 바이트 표현(345)은 부호 있는 패킹된 바이트의 스토리지를 예시한다. 모든 바이트 데이터 요소의 8번째 비트는 부호 표시자가 될 수 있음에 유의한다. 부호 없는 패킹된 워드 표현(346)은 SIMD 레지스터에 워드 7 내지 워드 0이 어떻게 저장될 수 있는지를 나타낸다. 부호 있는 패킹된 워드 표현(347)은 부호 없는 패킹된 워드의 인-레지스터 표현(346)과 유사할 수 있다. 각각의 워드 데이터 요소의 16번째 비트는 부호 표시자일 수 있음에 유의한다. 부호 없는 패킹된 더블워드 표현(348)은 더블워드 데이터 요소들이 어떻게 저장되는지를 나타낸다. 부호 있는 패킹된 더블워드 표현(349)은 부호 없는 패킹된 더블워드의 인-레지스터 표현(348)과 유사할 수 있다. 필요한 부호 비트는 각각의 더블워드 데이터 요소의 32번째 비트일 수 있음에 유의한다.
도 3d는 연산 인코딩(opcode)의 실시예를 예시한다. 게다가, 포맷(360)은 "IA-32 Intel Architecture Software Developer's Manual Volume 2: Instruction Set Reference" - 이것은 캘리포니아주 산타클라라에 소재하는 Intel Corporation로부터의, intel.com/design/litcentr에서의 www(world-wide-web) 상에서 이용 가능함 -에 기재된 opcode 포맷의 타입에 대응하는 레지스터/메모리 피연산자 어드레싱 모드들을 포함할 수 있다. 일 실시예에서, 명령어는 필드들(361 및 362) 중 하나 이상에 의해 인코딩될 수 있다. 2개까지의 소스 피연산자 식별자들(364 및 365)을 포함하여, 명령어 당 2개까지의 피연산자 위치들이 식별될 수 있다. 일 실시예에서, 목적지 피연산자 식별자(366)는 소스 피연산자 식별자(364)와 동일할 수 있는데 반해, 다른 실시예들에서 그들은 상이할 수 있다. 다른 실시예에서, 목적지 피연산자 식별자(366)는 소스 피연산자 식별자(365)와 동일할 수 있는데 반해, 다른 실시예들에서 그들은 상이할 수 있다. 일 실시예에서, 소스 피연산자 식별자들(364 및 365)에 의해 식별되는 소스 피연산자들 중 하나는 텍스트 스트링 비교 연산들의 결과에 의해 오버라이트(overwrite) 될 수 있는데 반해, 다른 실시예들에서 식별자(364)는 소스 레지스터 요소에 대응하고 식별자(365)는 목적지 레지스터 요소에 대응한다. 일 실시예에서, 피연산자 식별자들(364 및 365)은 32비트 또는 64비트 소스 및 목적지 피연산자들을 식별할 수 있다.
도 3e는 본 개시 내용의 실시예들에 따른, 40비트 또는 그 이상을 갖는 또 다른 가능한 연산 인코딩(opcode) 포맷(370)을 예시한다. opcode 포맷(370)은 opcode 포맷(360)과 대응하고 옵션인 프리픽스 바이트(378)를 포함한다. 일 실시예에 따른 명령어가 필드들(378, 371, 및 372) 중 하나 이상에 의해 인코딩될 수 있다. 명령어 당 2개까지의 피연산자 위치들이 소스 피연산자 식별자들(374 및 375)에 의해 및 프리픽스 바이트(378)에 의해 식별될 수 있다. 일 실시예에서, 프리픽스 바이트(378)는 32비트 또는 64비트 소스 및 목적지 피연산자들을 식별하는데 이용될 수 있다. 일 실시예에서, 목적지 피연산자 식별자(376)는 소스 피연산자 식별자(374)와 동일할 수 있는데 반해, 다른 실시예들에서 그들은 상이할 수 있다. 또 다른 실시예에서, 목적지 피연산자 식별자(376)는 소스 피연산자 식별자(375)와 동일할 수 있는데 반해, 다른 실시예들에서 그들은 상이할 수 있다. 일 실시예에서, 명령어는 피연산자 식별자들(374 및 375)에 의해 식별된 피연산자들 중 하나 이상에 대해 연산하고, 피연산자 식별자들(374 및 375)에 의해 식별된 하나 이상의 피연산자들은 이 명령어의 결과들에 의해 오버라이트될 수 있는데 반해, 다른 실시예들에서는, 식별자들(374 및 375)에 의해 식별된 피연산자들은 또 다른 레지스터에서의 또 다른 데이터 요소에 기입될 수 있다. opcode 포맷들(360 및 370)은 MOD 필드들(363 및 373)에 의해 및 옵션인 스케일-인덱스-베이스 및 변위 바이트들에 의해 부분적으로 지정된 레지스터 투 레지스터, 메모리 투 레지스터, 레지스터 바이 메모리, 레지스터 바이 레지스터, 레지스터 바이 이미디에이트(register by immediate), 레지스터 투 메모리 어드레싱을 허용한다.
도 3f는 본 개시 내용의 실시예들에 따른, 또 다른 가능한 연산 인코딩(opcode) 포맷을 예시한다. 64 비트 SIMD(single instruction multiple data) 산술 연산들은 코프로세서 데이터 처리(CDP)(coprocessor data processing) 명령어를 통해 수행될 수 있다. 연산 인코딩(opcode) 포맷(380)은 CDP opcode 필드들(382 및 389)을 갖는 하나의 이러한 CDP 명령어를 도시한다. CDP 명령어의 타입, 또 다른 실시예에 있어서는, 연산은 필드들(383, 384, 387, 및 388) 중 하나 이상에 의해 인코딩될 수 있다. 2개까지의 소스 피연산자 식별자들(385 및 390) 및 하나의 목적지 피연산자 식별자(386)를 포함하여, 명령어 당 3개까지의 피연산자 위치들이 식별될 수 있다. 코프로세서의 일 실시예는 8, 16, 32 및 64비트 값들에 대해 연산할 수 있다. 일 실시예에서, 명령어는 정수 데이터 요소들에 대해 수행될 수 있다. 일부 실시예들에서, 명령어는 조건 필드(381)를 사용하여, 조건부로 실행될 수 있다. 일부 실시예들에서, 소스 데이터 사이즈들은 필드(383)에 의해 인코딩될 수 있다. 일부 실시예들에서, SIMD 필드들에 대해 제로(zero)(Z), 네거티브(negative)(N), 캐리(carry)(C), 및 오버플로우(overflow)(V) 검출이 행해질 수 있다. 일부 명령어들에서, 포화(saturation)의 타입은 필드(384)에 의해 인코딩될 수 있다.
도 4a는 본 개시 내용의 실시예들에 따른, 순차적 파이프라인(in-order pipeline) 및 레지스터 리네이밍 단계, 비순차적 발행/실행 파이프라인을 도시하는 블록도이다. 도 4b는 본 개시 내용의 실시예들에 따른, 프로세서 내에 포함될 순차적 아키텍처 코어 및 레지스터 리네이밍 로직, 비순차적 발행/실행 로직을 도시하는 블록도이다. 도 4a에서의 실선 박스들은 순차적 파이프라인을 예시하는 한편, 파선 박스들은 레지스터 리네이밍, 비순차적 발행/실행 파이프라인을 예시한다. 유사하게, 도 4b에서의 실선 박스들은 순차적 아키텍처 로직을 예시하는 한편, 파선 박스들은 레지스터 리네이밍 로직 및 비순차적 발행/실행 로직을 예시한다.
도 4a에서, 프로세서 파이프라인(400)은 페치 단계(402), 길이 디코드 단계(404), 디코드 단계(406), 할당 단계(408), 리네이밍 단계(410), 스케줄링(또한 디스패치 또는 발행으로도 알려진) 단계 (412), 레지스터 판독/메모리 판독 단계(414), 실행 단계(416), 후기입(write-back)/메모리-기입 단계(418), 예외 처리 단계(422), 및 커밋(commit) 단계(424)를 포함할 수 있다.
도 4b에서, 화살표들은 2개 이상의 유닛들 간의 결합을 나타내고, 화살표의 방향은 그 유닛들 간의 데이터 플로우의 방향을 나타낸다. 도 4b는 실행 엔진 유닛(450)에 결합되는 프런트 엔드 유닛(430) - 이들 양자는 메모리 유닛(470)에 결합될 수 있음 -을 포함하는 프로세서 코어(490)를 도시한다.
코어(490)는 RISC(reduced instruction set computing) 코어, CISC(complex instruction set computing) 코어, VLIW(very long instruction word) 코어, 또는 하이브리드 또는 대안의 코어 타입일 수 있다. 일 실시예에서, 코어(490)는, 예를 들어 네트워크 또는 통신 코어, 압축 엔진, 그래픽스 코어, 등과 같은 특수 목적 코어일 수 있다.
프런트 엔드 유닛(430)은 명령어 캐시 유닛(434)에 결합되는 분기 예측 유닛(432)을 포함할 수 있다. 명령어 캐시 유닛(434)은 명령어 변환 색인 버퍼(TLB)(translation lookaside buffer)(436)에 결합될 수 있다. TLB(436)는 명령어 페치 유닛(438)에 결합될 수 있고, 이것은 디코드 유닛(440)에 결합된다. 디코드 유닛(440)은 명령어들을 디코딩하고, 출력으로서 하나 이상의 마이크로-연산, 마이크로-코드 엔트리 포인트, 마이크로 명령어, 다른 명령어, 또는 다른 제어 신호들을 발생할 수 있는데, 이들은 오리지널 명령어들로부터 디코딩되거나, 또는 다른 방식으로 오리지널 명령어들을 반영하거나, 오리지널 명령어들로부터 도출될 수 있다. 디코더는 다양한 상이한 메커니즘들을 이용하여 구현될 수 있다. 적절한 메커니즘의 예는, 룩-업 테이블, 하드웨어 구현, 프로그램 가능 로직 어레이(PLA), 마이크로코드 판독 전용 메모리(ROM), 등을 포함하지만, 이에 한정되지는 않는다. 일 실시예에서, 명령어 캐시 유닛(434)은 메모리 유닛(470)에서 레벨 2(L2) 캐시 유닛(476)에 더 결합될 수 있다. 디코드 유닛(440)은 실행 엔진 유닛(450) 내의 리네임/할당기 유닛(452)에 결합될 수 있다.
실행 엔진 유닛(450)은 하나 이상의 스케줄러 유닛(456)의 세트 및 리타이어먼트 유닛(454)에 결합된 리네임/할당기 유닛(452)을 포함할 수 있다. 스케줄러 유닛(456)은 예약 스테이션, 중앙 명령어 윈도, 등을 포함하여, 임의의 수의 상이한 스케줄러를 나타낸다. 스케줄러 유닛(456)은 물리적 레지스터 파일 유닛(458)에 결합될 수 있다. 물리적 레지스터 파일 유닛들(458) 각각은 하나 이상의 물리적 레지스터 파일들을 나타내고, 이들 중 상이한 물리적 레지스터 파일들은 스칼라 정수, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점, 등과 같은 하나 이상의 상이한 데이터 타입들, 상태(예를 들어, 실행될 다음 명령어의 어드레스인 명령어 포인터), 등을 저장한다. 물리적 레지스터 파일 유닛들(458)은 다양한 방식으로 예시하기 위해 리타이어먼트 유닛(154)에 의해 중첩될 수 있는데, 여기서 레지스터 리네이밍 및 비순차적 실행이 구현될 수 있다(예를 들어, 재순서 버퍼와 하나 이상의 리타이어먼트 레지스터 파일을 이용하고, 하나 이상의 미래 파일, 하나 이상의 히스토리 버퍼, 및 하나 이상의 리타이어먼트 레지스터 파일을 이용하고; 레지스터 맵과 레지스터의 풀을 이용하여; 기타 등등). 일반적으로, 아키텍처 레지스터들은 프로세서 외부로부터 또는 프로그래머의 관점에서 가시적일 수 있다. 레지스터들은 회로의 임의의 알려진 특정한 타입에 제한되지 않을 수 있다. 레지스터들이 본 명세서에 기술되는 바와 같이 데이터를 저장하고 제공하는 한, 각종 상이한 타입의 레지스터들이 적당할 수 있다. 적절한 레지스터들의 예들은 전용 물리적 레지스터들, 레지스터 리네이밍을 이용하여 동적으로 할당된 물리적 레지스터들, 전용 물리적 레지스터들과 동적으로 할당된 물리적 레지스터들의 조합, 등을 포함하지만, 이에 제한되지 않을 수 있다. 리타이어먼트 유닛(454) 및 물리적 레지스터 파일 유닛들(458)은 실행 클러스터들(460)에 결합될 수 있다. 실행 클러스터들(460)은 하나 이상의 실행 유닛들(162)의 세트 및 하나 이상의 메모리 액세스 유닛들(464)의 세트를 포함할 수 있다. 실행 유닛들(462)은 다양한 타입의 데이터(예를 들어, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점)에 대해 다양한 연산들(예를 들어, 시프트, 가산, 감산, 승산)을 수행할 수 있다. 일부 실시예들은 특정 기능들이나 기능들의 세트들에 전용의 다수의 실행 유닛들을 포함할 수 있지만, 기타 실시예들은 단 하나의 실행 유닛, 또는 모두가 모든 기능들을 수행하는 복수의 실행 유닛을 포함할 수 있다. 스케줄러 유닛들(456), 물리적 레지스터 파일 유닛들(458), 및 실행 클러스터들(460)은 가능하게는 복수인 것으로 도시되어 있는데, 그 이유는 소정 실시예들이 소정 타입들의 데이터/연산들에 대한 개별 파이프라인들(예를 들어, 스칼라 정수 파이프라인, 스칼라 부동 소수점/패킹된 정수/패킹된 부동 소수점/벡터 정수/벡터 부동 소수점 파이프라인, 및/또는 각각이 자신의 스케줄러 유닛, 물리적 레지스터 파일 유닛 및/또는 실행 클러스터를 갖는 메모리 액세스 파이프라인 - 그리고, 개별 메모리 액세스 파이프라인의 경우에, 이러한 파이프라인의 실행 클러스터만이 메모리 액세스 유닛들(464)을 갖는 소정 실시예들이 구현될 수 있음 -)을 생성하기 때문이다. 개별 파이프라인들이 사용되는 경우, 이들 파이프라인들 중 하나 이상은 비순차적 발행/실행일 수 있고, 나머지는 순차적일 수 있다는 점도 이해해야 한다.
메모리 액세스 유닛들(464)의 세트는 메모리 유닛(470)에 결합될 수 있고, 이 메모리 유닛은 레벨 2(L2) 캐시 유닛(476)에 결합되는 데이터 캐시 유닛(474)에 결합되는 데이터 TLB 유닛(472)을 포함할 수 있다. 예시적 일 실시예에서, 메모리 액세스 유닛들(464)은 로드 유닛(load unit), 스토어 어드레스 유닛(store address unit), 및 스토어 데이터 유닛(store data unit)을 포함할 수 있으며, 이들 각각은 메모리 유닛(470)에서의 데이터 TLB 유닛(472)에 결합될 수 있다. L2 캐시 유닛(476)은 하나 이상의 다른 레벨의 캐시들에 그리고 궁극적으로는 메인 메모리에 결합될 수 있다.
예로서, 예시적 레지스터 리네이밍, 비순차적 발행/실행 코어 아키텍처는 다음과 같이 파이프라인(400)을 구현할 수 있다: 1) 명령어 페치(438)는 페치 및 길이 디코딩 단계들(402 및 404)을 수행할 수 있고; 2) 디코드 유닛(440)은 디코드 단계(406)를 수행할 수 있고; 3) 리네임/할당기 유닛(452)은 할당 단계(408)와 리네이밍 단계(410)를 수행할 수 있고; 4) 스케줄러 유닛들(456)은 스케줄 단계(412)를 수행할 수 있고; 5) 물리적 레지스터 파일 유닛들(458)과 메모리 유닛(470)은 레지스터 판독/메모리 판독 단계(414)를 수행할 수 있고; 실행 클러스터(460)는 실행 단계(416)를 수행할 수 있고; 6) 메모리 유닛(470)과 물리적 레지스터 파일 유닛들(458)은 후기입/메모리 기입 단계(418)를 수행할 수 있고; 7) 다양한 유닛들은 예외 처리 단계(422)의 성능에 관련될 수 있고; 그리고 8) 리타이어먼트 유닛(454)과 물리적 레지스터 파일 유닛들(458)은 커밋 단계(424)를 수행할 수 있다.
코어(490)는 하나 이상의 명령어 세트들(예를 들어, (더 새로운 버전이 추가된 소정의 확장을 갖는) x86 명령어 세트; 캘리포니아주 서니베일에 소재하는 MIPS Technologies의 MIPS 명령어 세트; 캘리포니아주 서니베일에 소재하는 ARM Holdings의 (NEON과 같은 선택적인 부가 확장을 갖는) ARM 명령어 세트)을 지원할 수 있다.
코어가 다양한 방식들로 멀티스레딩(연산들 또는 스레드들의 2개 이상의 병렬 세트들을 실행하는)을 지원할 수 있다는 것을 이해해야 한다. 멀티스레딩 지원은, 예를 들어, 시간 슬라이스된 멀티스레딩, 동시성 멀티스레딩(단일의 물리적 코어가 물리적 코어가 동시에 멀티스레딩하는 각각의 스레드들에 로직 코어를 제공하는 경우), 또는 이들의 조합을 포함하여, 수행될 수 있다. 그러한 조합은, 예를 들어, Intel®Hyperthreading 기술에서와 같이 시간 슬라이스된 페칭과 디코딩 및 그 이후의 동시성 멀티스레딩을 포함할 수 있다.
레지스터 리네이밍이 비순차적 실행의 맥락에서 설명될 수 있지만, 레지스터 리네이밍은 순차적 아키텍처에서 사용될 수도 있다는 점을 이해해야 한다. 프로세서의 예시된 실시예가 개별 명령어 및 데이터 캐시 유닛들(434/474) 및 공유 L2 캐시 유닛(476)을 또한 포함할 수 있지만, 다른 실시예들은, 예를 들어 레벨 1(L1) 내부 캐시, 또는 다중 레벨의 내부 캐시와 같은, 명령어들 및 데이터 양쪽 모두에 대한 단일의 내부 캐시를 가질 수 있다. 일부 실시예들에서, 시스템은 내부 캐시와, 코어 및/또는 프로세서의 외부에 있는 외부 캐시의 조합을 포함할 수 있다. 다른 실시예들에서, 모든 캐시가 코어 및/또는 프로세서의 외부에 있을 수 있다.
도 5a는 본 개시 내용의 실시예들에 따른, 프로세서(500)의 블록도이다. 일 실시예에서, 프로세서(500)는 멀티코어 프로세서를 포함할 수 있다. 프로세서(500)는 하나 이상의 코어들(502)에 통신 가능하게 결합되는 시스템 에이전트(510)를 포함할 수 있다. 게다가, 코어들(502)과 시스템 에이전트(510)는 하나 이상의 캐시(506)에 통신 가능하게 결합될 수 있다. 코어들(502), 시스템 에이전트(510), 및 캐시들(506)은 하나 이상의 메모리 제어 유닛들(552)을 통해 통신 가능하게 결합될 수 있다. 게다가, 코어들(502), 시스템 에이전트(510), 및 캐시들(506)은 메모리 제어 유닛들(552)을 통해 그래픽스 모듈(560)에 통신 가능하게 결합될 수 있다.
프로세서(500)는 코어들(502), 시스템 에이전트(510), 및 캐시들(506)을 상호접속하기 위한 임의의 적절한 메커니즘과, 그래픽스 모듈(560)을 포함할 수 있다. 일 실시예에서, 프로세서(500)는 코어들(502), 시스템 에이전트(510), 및 캐시들(506)을 상호접속하기 위한 링 기반 상호접속 유닛(508), 및 그래픽스 모듈(560)을 포함할 수 있다. 다른 실시예들에서, 프로세서(500)는 그러한 유닛들을 상호접속하기 위한 임의의 수의 주지된 기술들을 포함할 수 있다. 링 기반 상호접속 유닛(508)은 상호접속들을 용이하게 하기 위해 메모리 제어 유닛들(552)을 활용할 수 있다.
프로세서(500)는 코어들 내의 캐시들의 하나 이상의 레벨들을 포함하는 메모리 계층 구조, 캐시들(506)과 같은 하나 이상의 공유 캐시 유닛들, 또는 통합된 메모리 제어기 유닛들(552)의 세트에 결합되는 외부 메모리(도시 안됨)를 포함할 수 있다. 캐시들(506)은 임의의 적절한 캐시를 포함할 수 있다. 일 실시예에서, 캐시들(506)은, 예를 들어 레벨 2(L2), 레벨 3(L3), 레벨 4(L4), 또는 다른 레벨들의 캐시와 같은 하나 이상의 중간 레벨 캐시들, 최종 레벨 캐시(LLC), 및/또는 이들의 조합들을 포함할 수 있다.
다양한 실시예들에서, 코어들(502) 중 하나 이상은 멀티스레딩을 수행할 수 있다. 시스템 에이전트(510)는 코어들(502)을 조정하고 작동시키기 위한 컴포넌트들을 포함할 수 있다. 시스템 에이전트 유닛(510)은, 예를 들어, 전력 제어 유닛(PCU)을 포함할 수 있다. PCU는 코어들(502)의 전력 상태를 조정하는데 필요한 로직과 컴포넌트들일 수 있거나 이들을 포함할 수 있다. 시스템 에이전트(510)는 하나 이상의 외부 접속된 디스플레이들 또는 그래픽스 모듈(560)을 구동하기 위한 디스플레이 엔진(512)을 포함할 수 있다. 시스템 에이전트(510)는 그래픽을 위한 통신 버스들에 대한 인터페이스(1214)를 포함할 수 있다. 일 실시예에서, 인터페이스(1214)는 PCI 익스프레스(PCIe)(PCI Express)에 의해 구현될 수 있다. 추가 실시예에서, 인터페이스(1214)는 PCI 익스프레스 그래픽스(PEG)(PCI Express Graphics)에 의해 구현될 수 있다. 시스템 에이전트(510)는 다이렉트 미디어 인터페이스(DMI)(direct media interface)(516)를 포함할 수 있다. DMI(516)는 컴퓨터 시스템의 마더보드 또는 다른 부분 상의 상이한 브리지들 사이에 링크들을 제공할 수 있다. 시스템 에이전트(510)는 PCIe 링크들을 컴퓨팅 시스템의 다른 요소들에 제공하기 위한 PCIe 브리지(1218)를 포함할 수 있다. PCIe 브리지(1218)는 메모리 제어기(1220)와 코히런스 로직(1222)을 이용하여 구현될 수 있다.
코어들(502)은 임의의 적당한 방식으로 구현될 수 있다. 코어들(502)은 아키텍처 및/또는 명령어 세트의 관점에서 동질적이거나 이질적일 수도 있다. 일 실시예에서, 코어들(502)의 일부는 순차적일 수 있는 반면에 다른 것들은 비순차적일 수 있다. 또 다른 실시예에서, 코어들(502) 중 2개 이상은 동일한 명령어 세트를 실행할 수 있는데 반해, 다른 코어들은 해당 명령어 세트의 서브세트 또는 상이한 명령어 세트만을 실행할 수 있다.
프로세서(500)는 CoreTM i3, i5, i7, 2 Duo and Quad, Xeon™, Itanium™, XScaleTM 또는 StrongARMTM 프로세서와 같은, 범용 프로세서를 포함할 수 있고, 그것은 캘리포니아 산타 클라라 소재의 Intel Corporation으로부터 이용 가능할 수 있다. 프로세서(500)는 ARM Holdings, Ltd, MIPS, 등과 같은, 또 다른 회사로부터 공급될 수 있다. 프로세서(500)는 예를 들어, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, 코-프로세서, 내장형 프로세서, 또는 그와 유사한 것과 같은 특수 용도 프로세서일 수 있다. 프로세서(500)는 하나 이상의 칩 상에 구현될 수 있다. 프로세서(500)는, 예를 들어 BiCMOS, CMOS, 또는 NMOS와 같은 다수의 프로세스 기술 중 임의의 기술을 이용하는 하나 이상의 기판의 일부일 수 있고/있거나 그 기판들 상에 구현될 수 있다.
일 실시예에서, 캐시들(506) 중 주어진 하나는 코어들(502) 중 다수의 코어들에 의해 공유될 수 있다. 다른 실시예에서, 캐시들(506) 중 주어진 하나는 코어들(502) 중 하나에 전용될 수 있다. 코어들(502)로의 캐시들(506)의 할당은 캐시 제어기 또는 다른 적절한 메커니즘에 의해 처리될 수 있다. 캐시들(506) 중 주어진 하나는 주어진 캐시(506)의 시간 슬라이스들을 구현하여 2개 이상의 코어들(502)에 의해 공유될 수 있다.
그래픽스 모듈(560)은 통합된 그래픽 처리 서브시스템을 구현할 수 있다. 일 실시예에서, 그래픽스 모듈(560)은 그래픽 프로세서를 포함할 수 있다. 게다가, 그래픽스 모듈(560)은 미디어 엔진(565)을 포함할 수 있다. 미디어 엔진(565)은 미디어 인코딩과 비디오 디코딩을 제공할 수 있다.
도 5b는 본 개시 내용의 실시예들에 따른, 코어(502)의 예시적인 구현의 블록도이다. 코어(502)는 비순차적 엔진(580)에 통신 가능하게 결합되는 프런트 엔드(570)를 포함할 수 있다. 코어(502)는 캐시 계층 구조(503)를 통해 프로세서(500)의 다른 부분들에 통신 가능하게 결합될 수 있다.
프런트 엔드(570)는 임의의 적절한 방식으로, 예를 들어 전술한 바와 같은 프런트 엔드(201)에 의해 완전히 또는 부분적으로 구현될 수 있다. 일 실시예에서, 프런트 엔드(570)는 캐시 계층 구조(503)를 통해 프로세서(500)의 다른 부분들과 통신할 수 있다. 추가 실시예에서, 프런트 엔드(570)는 프로세서(500)의 일부로부터 명령어들을 페치하고 그 명령어들이 비순차적 실행 엔진(580)에 전달될 때 이 명령어들이 프로세서 파이프라인에서 차후에 사용되도록 준비할 수 있다.
비순차적 실행 엔진(580)은 임의의 적절한 방식으로, 예를 들어 전술한 바와 같은 비순차적 실행 엔진(203)에 의해 완전히 또는 부분적으로 구현될 수 있다. 비순차적 실행 엔진(580)은 실행을 위해 프런트 엔드(570)로부터 수신된 명령어들을 준비할 수 있다. 비순차적 실행 엔진(580)은 할당 모듈(1282)을 포함할 수 있다. 일 실시예에서, 할당 모듈(1282)은 주어진 명령어를 실행하기 위해, 레지스터들 또는 버퍼들과 같이, 프로세서(500)의 리소스들 또는 다른 리소스들을 할당할 수 있다. 할당 모듈(1282)은, 예를 들어 메모리 스케줄러, 고속 스케줄러, 또는 부동 소수점 스케줄러와 같은 스케줄러들에서 할당들을 행할 수 있다. 이러한 스케줄러들은 도 5b에서 리소스 스케줄러들(584)에 의해 나타내질 수 있다. 할당 모듈(12182)은, 전체적으로 또는 부분적으로, 도 2와 관련하여 설명된 할당 로직에 의해 구현될 수 있다. 리소스 스케줄러들(584)은 주어진 리소스의 소스들의 준비성 및 명령어를 실행하는데 필요한 실행 리소스의 가용성에 기초하여 언제 명령어가 실행할 준비가 되는지를 결정할 수 있다. 리소스 스케줄러들(584)은, 예를 들어, 앞서 논의한 바와 같이 스케줄러들(202, 204, 206)에 의해 구현될 수 있다. 리소스 스케줄러들(584)은 하나 이상의 리소스에 대한 명령어들의 실행을 스케줄링할 수 있다. 일 실시예에서, 이러한 리소스들은 코어(502)의 내부에 있을 수 있고, 예를 들어 리소스들(586)로서 예시될 수 있다. 다른 실시예에서, 이러한 리소스들은 코어(502)의 외부에 있을 수 있고, 예를 들어 캐시 계층 구조(503)에 의해 액세스 가능할 수 있다. 리소스들은, 예를 들어, 메모리, 캐시, 레지스터 파일, 또는 레지스터들을 포함할 수 있다. 코어(502) 내부에 있는 리소스들은 도 5b에서 리소스들(586)에 의해 표현될 수 있다. 필요에 따라, 리소스들(586)에 기입되거나 이로부터 판독된 값들은, 예를 들어 캐시 계층 구조(503)를 통해 프로세서(500)의 다른 부분들과 조정될 수 있다. 명령어들이 리소스들에 할당될 때, 그들은 재순서 버퍼(588) 내에 배치될 수 있다. 재순서 버퍼(588)는 명령어들이 실행될 때 이들을 추적할 수 있고, 프로세서(500)의 임의의 적절한 기준들에 기초하여 그들의 실행을 선택적으로 재순서화할 수 있다. 일 실시예에서, 재순서 버퍼(588)는 독립적으로 실행될 수 있는 명령어들 또는 일련의 명령어들을 식별할 수 있다. 그러한 명령어들 또는 일련의 명령어들은 다른 그러한 명령어들로부터 병렬로 실행될 수 있다. 코어(502) 내의 병렬 실행은 임의의 적절한 수의 개별 실행 블록들 또는 가상 프로세서들에 의해 수행될 수 있다. 일 실시예에서, 공유 리소스 - 예를 들어, 메모리, 레지스터들, 및 캐시들 -는 주어진 코어(502) 내의 다중 가상 프로세서들에 액세스 가능할 수 있다. 다른 실시예들에서, 공유된 리소스들은 프로세서(500) 내의 다중 처리 엔티티들에 액세스 가능할 수 있다.
캐시 계층 구조(503)는 임의의 적절한 방식으로 구현될 수 있다. 예를 들어, 캐시 계층 구조(503)는 캐시들(572, 574)과 같은 하나 이상의 하위 또는 중간 레벨 캐시들을 포함할 수 있다. 일 실시예에서, 캐시 계층 구조(503)는 캐시들(572, 574)에 통신 가능하게 결합되는 LLC(595)를 포함할 수 있다. 또 다른 실시예에서, LLC(595)는 프로세서(500)의 모든 처리 엔티티들에 액세스하기 쉬운 모듈(590)에서 구현될 수 있다. 추가 실시예에서, 모듈(590)은 Intel, Inc.의 프로세서들의 언코어 모듈에서 구현될 수 있다. 모듈(590)은 코어(502)의 실행을 위해 필요한 프로세서(500)의 일부 또는 서브시스템을 포함할 수 있지만, 코어(502) 내에서 구현되지 않을지도 모른다. LLC(595) 외에, 모듈(590)은, 예를 들어, 하드웨어 인터페이스들, 메모리 코히어런시 조정자들, 인터프로세서 상호접속들, 명령어 파이프라인들, 또는 메모리 제어기들을 포함할 수 있다. 프로세서(500)에게 이용 가능한 RAM(599)에 대한 액세스는 모듈(590), 더 상세하게는 LLC(595)를 통해 이루어질 수 있다. 게다가, 코어(502)의 다른 인스턴스들은 모듈(590)에 유사하게 액세스할 수 있다. 코어(502)의 인스턴스들의 조정은 모듈(590)을 통해 부분적으로 용이해질 수 있다.
도 6-8은 프로세서(500)를 포함하기에 적합한 예시적인 시스템들을 예시하는데 반해, 도 9는 코어들(502) 중 하나 이상을 포함할 수 있는 예시적 시스템 온 칩(SoC)을 예시할 수 있다. 랩톱들, 데스크톱들, 핸드헬드 PC들, 퍼스널 디지털 어시스턴트들, 엔지니어링 워크스테이션들, 서버들, 네트워크 디바이스들, 네트워크 허브들, 스위치들, 임베디드 프로세서들, 디지털 신호 프로세서(DSP)들, 그래픽스 디바이스들, 비디오 게임 디바이스들, 셋-톱 박스들, 마이크로 제어기들, 셀 폰들, 휴대용 미디어 플레이어들, 핸드헬드 디바이스들, 및 다양한 다른 전자 디바이스들에 대한 본 기술분야에 알려진 다른 시스템 설계들 및 구현들도 적합할 수 있다. 일반적으로, 본 명세서에 개시된 바와 같은 프로세서 및/또는 다른 실행 로직을 포함할 수 있는 매우 다양한 시스템들 또는 전자 디바이스들이 일반적으로 적합할 수 있다.
도 6은 본 개시 내용의 실시예들에 따른, 시스템(600)의 블록도를 예시한다. 시스템(600)은 하나 이상의 프로세서들(610, 615)을 포함할 수 있고, 이것들은 그래픽스 메모리 제어기 허브(GMCH)(Graphics Memory Controller Hub)(620)에 결합될 수 있다. 부가적인 프로세서들(615)의 선택적인 속성은 도 6에서 파선들로 표시되어 있다.
각각의 프로세서(610, 615)는 프로세서(500)의 일부 버전일 수 있다. 그러나, 통합된 그래픽스 로직 및 통합된 메모리 제어 유닛들이 프로세서들(610, 615)에 존재할 가능성이 없다는 점에 유의해야 한다. 도 6은 GMCH(620)가, 예를 들어 동적 랜덤 액세스 메모리(DRAM)일 수 있는 메모리(640)에 결합될 수 있는 것을 예시한다. DRAM은 적어도 일 실시예에서 비휘발성 캐시와 연관될 수 있다.
GMCH(620)는 칩셋, 또는 칩셋의 일부일 수 있다. GMCH(620)는 프로세서들(610, 615)과 통신할 수 있고, 프로세서들(610, 615)과 메모리(640) 간의 상호작용을 제어할 수 있다. GMCH(620)는 또한, 프로세서들(610, 615)과 시스템(600)의 다른 요소들 간의 가속화 버스 인터페이스로서의 역할을 할 수 있다. 일 실시예에서, GMCH(620)는, 예를 들어 FSB(frontside bus)(695)와 같은 멀티드롭 버스(multi-drop bus)를 통해 프로세서들(610, 615)과 통신한다.
또한, GMCH(620)는 (평면 패널 디스플레이와 같은) 디스플레이(645)에 결합될 수 있다. 일 실시예에서, GMCH(620)는 통합된 그래픽 가속기를 포함할 수 있다. GMCH(620)는 입/출력(I/O) 제어기 허브(ICH)(650)에 더 결합될 수 있고, 이것은 다양한 주변 장치들을 시스템(600)에 결합하는데 이용될 수 있다. 외부 그래픽스 디바이스(660)는 다른 주변 장치(670)와 함께 ICH(650)에 결합되는 이산적 그래픽스 디바이스를 포함할 수 있다.
다른 실시예들에서, 추가 또는 상이한 프로세서들은 또한 시스템(600)에 존재할 수 있다. 예를 들어, 추가 프로세서들(610, 615)은 프로세서(610)와 동일할 수 있는 추가 프로세서들, 프로세서(610)에 비대칭이거나 이질적일 수 있는 추가 프로세서들, (예를 들어, 그래픽스 가속기들 또는 디지털 신호 처리(DSP) 유닛들과 같은) 가속기들, 필드 프로그램가능 게이트 어레이들, 또는 임의의 다른 프로세서를 포함할 수 있다. 아키텍처, 마이크로-아키텍처, 열, 전력 소모 특성, 등을 포함하는 다양한 성능 메트릭(spectrum of metrics of merit)의 관점에서 물리적 리소스들(610, 615) 사이에 각종 차이점들이 존재할 수 있다. 이러한 차이점들은 프로세서들(610, 615) 간의 비대칭성 및 이질성으로서 효과적으로 나타날 수 있다. 적어도 일 실시예에 있어서, 다양한 프로세서들(610, 615)은 동일한 다이 패키지에 상주할 수 있다.
도 7은 본 개시 내용의 실시예들에 따른, 제2 시스템(700)의 블록도를 예시한다. 도 7에 도시된 바와 같이, 멀티프로세서 시스템(700)은 포인트-투-포인트 상호접속 시스템을 포함할 수 있고, 포인트-투-포인트 상호접속(750)을 통해 결합되는 제1 프로세서(770) 및 제2 프로세서(780)를 포함할 수 있다. 프로세서들(770 및 780) 각각은 프로세서들(610, 615) 중 하나 이상으로서 프로세서(500)의 일부 버전일 수 있다.
도 7이 2개의 프로세서(770, 780)를 예시할 수 있지만, 본 개시 내용의 범위는 이에 제한되지 않는다는 것을 이해해야 한다. 다른 실시예들에서, 하나 이상의 부가적인 프로세서가 주어진 프로세서에 존재할 수 있다.
프로세서들(770 및 780)은 통합된 메모리 제어기 유닛들(772 및 782)을 각각 포함하는 것으로 도시되어 있다. 또한, 프로세서(770)는 그것의 버스 제어기 유닛들의 일부로서 포인트-투-포인트(P-P) 인터페이스들(776 및 778)을 포함하고; 유사하게, 제2 프로세서(780)는 P-P 인터페이스들(786 및 788)을 포함할 수 있다. 프로세서들(770, 780)은 P-P 인터페이스 회로들(778, 788)을 이용하여 포인트-투-포인트(P-P) 인터페이스(750)를 통해 정보를 교환할 수 있다. 도 7에 도시된 바와 같이, IMC들(772 및 782)은 프로세서들을 각각의 메모리들, 즉 메모리(732) 및 메모리(734)에 결합할 수 있고, 이들은 일 실시예에서 각각의 프로세서들에 국부적으로 부착된 메인 메모리의 부분들일 수 있다.
프로세서들(770, 780)은 각각 포인트-투-포인트 인터페이스 회로들(776, 794, 786, 798)을 이용하여 개별 P-P 인터페이스들(752, 754)을 통해 칩셋(790)과 정보를 교환할 수 있다. 일 실시예에서, 칩셋(790)은 또한 고성능 그래픽스 인터페이스(739)를 통해 고성능 그래픽스 회로(738)와 정보를 교환할 수 있다.
공유 캐시(도시되지 않음)는 양쪽 프로세서들 중 어느 하나의 프로세서 또는 외부에 포함될 수 있지만, P-P 상호접속을 통해 프로세서들과 접속되어, 프로세서가 저전력 모드에 들어가는 경우에 어느 하나의 프로세서 또는 양쪽 프로세서의 로컬 캐시 정보가 공유 캐시에 저장될 수 있게 된다.
칩셋(790)은 인터페이스(796)를 통해 제1 버스(716)에 결합될 수 있다. 일 실시예에서, 제1 버스(716)는 PCI(Peripheral Component Interconnect) 버스, 또는 PCI 익스프레스 버스 또는 또 다른 3세대 I/O 상호접속 버스와 같은 버스일 수 있지만, 본 발명의 범위는 이것에만 한정되지는 않는다.
도 7에 도시된 바와 같이, 다양한 I/O 디바이스들(714)은, 제1 버스(716)를 제2 버스(720)에 결합하는 버스 브리지(718)와 함께, 제1 버스(716)에 결합될 수 있다. 일 실시예에서, 제2 버스(720)는 LPC(low pin count) 버스일 수 있다. 일 실시예에서, 예를 들어, 키보드 및/또는 마우스(722), 통신 디바이스들(727), 및 명령어들/코드 및 데이터(730)를 포함할 수 있는 디스크 드라이브 또는 다른 대용량 스토리지 디바이스와 같은 스토리지 유닛(728)을 포함하는 다양한 디바이스들이 제2 버스(720)에 결합될 수 있다. 또한, 오디오 I/O(724)는 제2 버스(720)에 결합될 수 있다. 다른 아키텍처들도 가능하다는 점에 유의한다. 예를 들어, 도 7의 포인트-투-포인트 아키텍처 대신에, 시스템은 멀티-드롭 버스 또는 다른 그러한 아키텍처를 구현할 수 있다.
도 8은 본 개시 내용의 실시예들에 따른, 제3 시스템(800)의 블록도를 나타낸 것이다. 도 7 및 도 8에서의 유사 요소들은 유사 참조 번호들을 지니며, 도 7의 소정의 양태들은 도 8의 다른 양태들을 모호하게 하는 것을 회피하기 위해 도 8에서 생략되었다.
도 8은 프로세서(870, 880)가 각각, 통합된 메모리 및 I/O 제어 로직("CL")(872, 882)을 포함할 수 있다는 것을 나타내고 있다. 적어도 일 실시예에서, CL(872, 882)은 도 5 및 도 7과 관련하여 앞서 설명된 것과 같은 통합된 메모리 제어기 유닛들을 포함할 수 있다. 또한, CL(872, 882)은 또한 I/O 제어 로직을 포함할 수 있다. 도 8은 메모리들(832, 834)이 CL(872, 882)에 결합되는 것뿐만 아니라, I/O 디바이스들(814)도 제어 로직(872, 882)에 결합되는 것을 도시한다. 레거시 I/O 디바이스들(815)은 칩셋(890)에 결합될 수 있다.
도 9는 본 개시 내용의 실시예들에 따른, SoC(900)의 블록도를 예시한다. 도 5에서의 유사한 요소들은 동일한 참조 번호를 갖는다. 또한, 점선 박스는 더욱 향상된 SoC들에 대한 선택적 특징들을 나타낼 수 있다. 상호접속 유닛들(902)은, 하나 이상의 코어들(902A-N)의 세트 및 공유 캐시 유닛(들)(906)을 포함할 수 있는 애플리케이션 프로세서(910); 시스템 에이전트 유닛(910); 버스 제어기 유닛들(916); 통합된 메모리 제어기 유닛들(914); 통합된 그래픽스 로직(908), 스틸 및/또는 비디오 카메라 기능성을 제공하기 위한 이미지 프로세서(924), 하드웨어 오디오 가속을 제공하기 위한 오디오 프로세서(926), 및 비디오 인코드/디코드 가속을 제공하기 위한 비디오 프로세서(928)를 포함할 수 있는 하나 이상의 미디어 프로세서들(920)의 세트; 정적 랜덤 액세스 메모리(SRAM) 유닛(930); 다이렉트 메모리 액세스(DMA) 유닛(932); 및 하나 이상의 외부 디스플레이들에 결합하기 위한 디스플레이 유닛(940)에 결합될 수 있다.
도 10은 본 개시 내용의 실시예들에 따른, 적어도 하나의 명령어를 수행할 수 있는 중앙 처리 유닛(CPU)과 그래픽스 처리 유닛(GPU)을 포함하는 프로세서를 예시한다. 일 실시예에서, 적어도 일 실시예에 따른 동작들을 수행하는 명령어가 CPU에 의해 수행될 수 있다. 또 다른 실시예에서, 이 명령어는 GPU에 의해 수행될 수 있다. 또 다른 실시예에서, 이 명령어는 GPU 및 CPU에 의해 수행되는 연산들의 조합을 통해 수행될 수 있다. 예를 들어, 일 실시예에서, 일 실시예에 따른 명령어가 GPU 상에서의 실행을 위해 수신되어 디코딩될 수 있다. 그러나, 디코딩된 명령어 내의 하나 이상의 연산들은 CPU에 의해 수행될 수 있고, 그 결과는 명령어의 최종 리타이어먼트를 위해 GPU에 리턴될 수 있다. 반대로, 일부 실시예들에서, CPU는 1차 프로세서의 역할을 하고, GPU는 코-프로세서의 역할을 할 수 있다.
일부 실시예들에서, 높은 병렬, 스루풋 프로세서들로부터 이득을 얻는 명령어들은 GPU에 의해 수행될 수 있는데 반해, 딥 파이프라인형 아키텍처들(deeply pipelined architectures)로부터 이득을 얻는 프로세서들의 성능으로부터 이득을 얻는 명령어들은 CPU에 의해 수행될 수 있다. 예를 들어, 그래픽, 과학 애플리케이션, 재무 애플리케이션 및 기타의 병렬 작업량은 GPU의 성능으로부터 이득을 얻을 수 있고 그에 따라 실행될 수 있는 반면, 운영 체제 커널 또는 애플리케이션 코드와 같은 더 순차적인 애플리케이션들은 CPU에 더 적합할 수 있다.
도 10에서, 프로세서(1000)는, CPU(1005), GPU(1010), 이미지 프로세서(1015), 비디오 프로세서(1020), USB 제어기(1025), UART 제어기(1030), SPI/SDIO 제어기(1035), 디스플레이 디바이스(1040), 메모리 인터페이스 제어기(1045), MIPI 제어기(1050), 플래시 메모리 제어기(1055), 듀얼 데이터 레이트(DDR) 제어기(1060), 보안 엔진(1065), 및 I2S/I2C 제어기(1070)를 포함한다. 다른 로직 및 회로들은 더 많은 CPU 또는 GPU 및 다른 주변 장치 인터페이스 제어기들을 포함하는 도 10의 프로세서에 포함될 수 있다.
적어도 일 실시예의 하나 이상의 양태는 머신에 의해 판독될 때 머신이 여기에 설명되는 기술들을 수행하기 위한 로직을 형성하게 하는, 프로세서 내의 다양한 로직을 나타내는 머신 판독 가능 매체 상에 저장된 대표적 데이터에 의해 구현될 수 있다. "IP 코어"라고 알려진 이러한 표현들은, 유형의 머신 판독 가능한 매체("테이프")에 저장될 수 있으며, 로직 또는 프로세서를 실제로 만드는 제조 기계 내에 로딩하기 위해 다양한 고객 또는 제조 설비에 공급될 수도 있다. 예를 들어, 중국 과학원의 계산 기술 연구소(ICT)에 의해 개발된 Loongson IP 코어들 및 ARM Holdings, Ltd.에 의해 개발된 Cortex™ 프로세서들의 군과 같은 IP 코어들은 Texas Instruments, Qualcomm, Apple, 또는 Samsung과 같은 다양한 고객들 또는 실시권자들에게 판매되거나 라이센싱되고, 이러한 고객들 또는 실시권자들에 의해 제조된 프로세서들에서 구현될 수 있다.
도 11은 본 개시 내용의 실시예들에 따른, IP 코어들의 개발을 설명하는 블록도를 예시한다. 스토리지(1130)는 시뮬레이션 소프트웨어(1120) 및/또는 하드웨어 또는 소프트웨어 모델(1110)을 포함할 수 있다. 일 실시예에서, IP 코어 설계를 표현하는 데이터는 메모리(1140)(예를 들어, 하드 디스크), 유선 접속(예를 들어, 인터넷)(1150) 또는 무선 접속(1160)을 통해 스토리지(1130)에 제공될 수 있다. 시뮬레이션 도구 및 모델에 의해 생성되는 IP 코어 정보는 이후 IP 코어가 적어도 일 실시예에 따라 적어도 하나의 명령어를 수행하기 위해 제3자에 의해 제조될 수 있는 제조 시설에 송신될 수 있다.
일부 실시예들에서, 하나 이상의 명령어는 제1 타입 또는 아키텍처(예를 들어, x86)에 대응하고, 상이한 타입 또는 아키텍처(예를 들어, ARM)의 프로세서 상에서 번역되거나 에뮬레이트될 수 있다. 그러므로, 일 실시예에 따라, 명령어는 ARM, x86, MIPS, GPU, 또는 다른 프로세서 타입 또는 아키텍처를 포함하는 임의의 프로세서 또는 프로세서 타입에 대해 수행될 수 있다.
도 12는 본 개시 내용의 실시예들에 따라, 제1 타입의 명령어가 상이한 타입의 프로세서에 의해 어떻게 에뮬레이트될 수 있는지를 나타낸 도면이다. 도 12에서, 프로그램(1205)은, 일 실시예에 따른 명령어와 동일하거나 실질적으로 동일한 기능을 수행할 수 있는 일부 명령어들을 포함한다. 그러나, 프로그램(1205)의 명령어들은 프로세서(1215)와 상이하거나 호환되지 않는 타입 및/또는 포맷일 수 있고, 이것은 프로그램(1205)에서의 타입의 명령어들이 본래 프로세서(1215)에 의해 실행 가능하지 않을 수 있다는 것을 의미한다. 그러나, 에뮬레이션 로직(1210)의 도움으로, 프로그램(1205)의 명령어들은 본래 프로세서(1215)에 의해 실행될 수 있는 명령어들로 번역될 수 있다. 일 실시예에서, 에뮬레이션 로직은 하드웨어에서 구체화될 수 있다. 또 다른 실시예에서, 에뮬레이션 로직은 프로그램(1205)에서의 타입의 명령어들을 본래 프로세서(1215)에 의해 실행 가능한 타입으로 번역하는 소프트웨어를 포함하는 유형의 머신 판독 가능 매체에서 구체화될 수 있다. 다른 실시예에서, 에뮬레이션 로직은 고정 기능 또는 프로그램가능 하드웨어와 유형의 머신 판독 가능 매체 상에 저장된 프로그램의 조합일 수 있다. 일 실시예에서, 프로세서는 에뮬레이션 로직을 포함하는 반면, 다른 실시예들에서, 에뮬레이션 로직은 프로세서의 외부에 존재하며 제3자에 의해 제공될 수 있다. 일 실시예에서, 프로세서는 프로세서에 포함되어 있거나 그와 연관되어 있는 마이크로코드 또는 펌웨어를 실행함으로써 소프트웨어를 포함하는 유형의 머신 판독 가능한 매체에서 구체화된 에뮬레이션 로직을 로드할 수 있다.
도 13은 본 발명의 실시예들에 따라, 소스 명령어 세트 내의 바이너리 명령어들을 타깃 명령어 세트 내의 바이너리 명령어들로 변환하기 위한 소프트웨어 명령어 변환기의 이용을 대조하는 블록도를 예시한다. 예시된 실시예에서, 명령어 변환기는 소프트웨어 명령어 변환기일 수 있지만, 명령어 변환기는 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 다양한 조합들로 구현될 수 있다. 도 13은 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(1316)에 의해 본래 실행될 수 있는 x86 바이너리 코드(1306)를 생성하기 위해 고급 언어(1302)로 된 프로그램이 x86 컴파일러(1304)를 이용하여 컴파일링될 수 있다는 것을 보여준다. 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(1316)는, 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 결과를 달성하기 위해서, (1) 인텔 x86 명령어 세트 코어의 명령어 세트의 실질적인 부분 또는 (2) 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서 상에서 실행되도록 되어 있는 오브젝트 코드 버전의 애플리케이션들 또는 다른 소프트웨어를 호환 가능하게 실행하거나 또는 다른 방식으로 처리함으로써, 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 기능들을 수행할 수 있는 임의의 프로세서를 나타낸다. x86 컴파일러(1304)는, 부가적인 링크 처리(linkage processing)를 갖거나 갖지 않고서 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(1316) 상에서 실행될 수 있는 x86 바이너리 코드(1306)(예를 들어, 오브젝트 코드)를 생성하도록 동작 가능한 컴파일러를 나타낸다. 유사하게, 도 13은 적어도 하나의 x86 명령어 세트 코어를 구비하지 않은 프로세서(1314)(예컨대, 미국 캘리포니아주 서니베일 소재의 MIPS Technologies의 MIPS 명령어 세트를 실행하는 및/또는 미국 캘리포니아주 서니베일 소재의 ARM Holdings의 ARM 명령어 세트를 실행하는 코어들을 갖는 프로세서)에 의해 본래 실행될 수 있는 대안의 명령어 세트 바이너리 코드(1310)를 생성하기 위해 고급 언어(1302)로 된 프로그램이 대안의 명령어 세트 컴파일러(1308)를 사용하여 컴파일링될 수 있다는 것을 보여준다. 명령어 변환기(1312)는, x86 바이너리 코드(1306)를, x86 명령어 세트 코어를 갖지 않는 프로세서(1314)에 의해 본래 실행될 수 있는 코드로 변환하는데 이용될 수 있다. 이 변환된 코드는 대안의 명령어 세트 바이너리 코드(1310)와 동일하지 않을 수 있고; 그러나, 변환된 코드는 일반 연산을 완수하고 대안의 명령어 세트로부터의 명령어들로 구성될 것이다. 따라서, 명령어 변환기(1312)는, 에뮬레이션, 시뮬레이션 또는 임의의 다른 프로세스를 통해, x86 명령어 세트 프로세서 또는 코어를 갖지 않는 프로세서 또는 다른 전자 디바이스가 x86 바이너리 코드(1306)를 실행하는 것을 허용하는 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 조합을 나타낸다.
도 14는 본 개시 내용의 실시예들에 따른, 프로세서의 명령어 세트 아키텍처(1400)의 블록도이다. 명령어 세트 아키텍처(1400)는 컴포넌트들의 임의의 적절한 수 또는 종류를 포함할 수 있다.
예를 들어, 명령어 세트 아키텍처(1400)는 하나 이상 코어들(1406, 1407)과 그래픽스 처리 유닛(1415)과 같은 처리 엔티티들을 포함할 수 있다. 코어들(1406, 1407)은, 예를 들어 버스 또는 캐시와 같은 임의의 적절한 메커니즘을 통해 명령어 세트 아키텍처(1400)의 나머지에 통신 가능하게 결합될 수 있다. 일 실시예에서, 코어들(1406, 1407)은 L2 캐시 제어(1408)를 통해 통신 가능하게 결합될 수 있고, 이것은 버스 인터페이스 유닛(1409)과 L2 캐시(1410)를 포함할 수 있다. 코어들(1406, 1407)과 그래픽스 처리 유닛(1415)은 서로 통신 가능하게 결합될 수 있고, 상호접속(1410)을 통해 명령어 세트 아키텍처(1400)의 나머지에 통신 가능하게 결합될 수 있다. 일 실시예에서, 그래픽스 처리 유닛(1415)은 특정한 비디오 신호들이 출력을 위해 인코딩 및 디코딩될 방식을 정의하는 비디오 코드(1420)를 이용할 수 있다.
명령어 세트 아키텍처(1400)는 또한 전자 디바이스 또는 시스템의 다른 부분들과 인터페이싱 또는 통신하기 위한 임의의 수 또는 종류의 인터페이스들, 제어기들, 또는 다른 메커니즘들을 포함할 수 있다. 그러한 메커니즘들은, 예를 들어 주변 장치들, 통신 디바이스들, 다른 프로세서들, 또는 메모리와의 상호작용을 용이하게 할 수 있다. 도 14의 예에서, 명령어 세트 아키텍처(1400)는 액정 디스플레이(LCD) 비디오 인터페이스(1425), 가입자 인터페이스 모듈(SIM) 인터페이스(1430), 부트 ROM 인터페이스(1435), 동기식 동적 랜덤 액세스 메모리(SDRAM) 제어기(1440), 플래시 제어기(1445), 및 직렬 주변 장치 인터페이스(SPI) 마스터 유닛(1450)을 포함할 수 있다. LCD 비디오 인터페이스(1425)는, 예를 들어, GPU(1415)로부터 그리고, 예를 들어, 모바일 인더스트리 프로세서 인터페이스(MIPI)(Mobile Industry Processor Interface)(1490) 또는 고화질 멀티미디어 인터페이스(HDMI)(1495)를 통해, 비디오 신호들의 출력을 디스플레이에 제공할 수 있다. 그러한 디스플레이는, 예를 들어, LCD를 포함할 수 있다. SIM 인터페이스(1430)는 SIM 카드 또는 디바이스에 또는 이로부터 액세스를 제공할 수 있다. SDRAM 제어기(1440)는 SDRAM 칩 또는 모듈과 같은 메모리에 또는 이로부터 액세스를 제공할 수 있다. 플래시 제어기(1445)는 플래시 메모리 또는 RAM의 다른 인스턴스와 같은 메모리에 또는 이로부터 액세스를 제공할 수 있다. SPI 마스터 유닛(1450)은, 예를 들어 블루투스 모듈(1470), 고속 3G 모뎀(1475), 글로벌 포지셔닝 시스템 모듈(1480), 또는 802.11과 같은 통신 표준을 구현하는 무선 모듈(1485)과 같은 통신 모듈들에 또는 이로부터 액세스를 제공할 수 있다.
도 15는 본 개시 내용의 실시예들에 따른, 명령어 집합 아키텍처를 구현하는 프로세서의 명령어 아키텍처(1500)의 더욱 상세한 블록도이다. 명령어 아키텍처(1500)는 마이크로 아키텍처일 수 있다. 명령어 아키텍처(1500)는 명령어 세트 아키텍처(1400)의 하나 이상의 양태를 구현할 수 있다. 게다가, 명령어 아키텍처(1500)는 프로세서 내의 명령어들의 실행을 위한 모듈들 및 메커니즘들을 나타낼 수 있다.
명령어 아키텍처(1500)는 하나 이상의 실행 엔티티들(1565)에 통신 가능하게 결합되는 메모리 시스템(1540)을 포함할 수 있다. 게다가, 명령어 아키텍처(1500)는 실행 엔티티들(1565)과 메모리 시스템(1540)에 통신 가능하게 결합되는 유닛(1510)과 같은 캐싱 및 버스 인터페이스 유닛을 포함할 수 있다. 일 실시예에서, 명령어들을 실행 엔티티들(1565)에 로딩하는 것은 하나 이상의 실행 단계들에 의해 수행될 수 있다. 이러한 단계들은, 예를 들어, 명령어 프리페치 단계(1530), 듀얼 명령어 디코드 단계(1550), 레지스터 리네임 단계(1555), 발행 단계(1560), 및 후기입 단계(1570)를 포함할 수 있다.
일 실시예에서, 메모리 시스템(1540)은 실행된 명령어 포인터(1580)를 포함할 수 있다. 실행된 명령어 포인터(1580)는 다수의 스트랜드들에 의해 표현된 스레드 내에서 비순차적 발행 단계(1560)에서의 명령어들의 배치(batch) 내의 가장 오래된 디스패치되지 않은 명령어를 식별해주는 값을 저장할 수 있다. 실행된 명령어 포인터(1580)는 발행 단계(1560)에서 계산되고 로드 유닛들에 전파될 수 있다. 명령어는 명령어들의 배치 내에 저장될 수 있다. 명령어들의 배치는 다수의 스트랜드들에 의해 표현되는 스레드 내에 있을 수 있다. 가장 오래된 명령어는 최하위 PO(프로그램 순서) 값에 대응할 수 있다. PO는 명령어의 고유 번호를 포함할 수 있다. PO는 명령어들이 코드의 정확한 실행 의미론을 보장하도록 명령하는데 이용될 수 있다. PO는 절대값보다 오히려 명령어에 인코딩된 PO에 대한 증분을 평가하는 것과 같은 메커니즘들에 의해 재구성될 수 있다. 그러한 재구성된 PO는 RPO로 알려질 수 있다. PO가 본 명세서에 참고될 수 있을지라도, 그러한 PO는 RPO와 교환 가능하게 이용될 수 있다. 스트랜드는 서로 종속적인 데이터인 명령어들의 시퀀스를 포함할 수 있다. 스트랜드는 컴필레이션 시간(compilation time)에 바이너리 번역기에 의해 배열될 수 있다. 스트랜드를 실행하는 하드웨어는 다양한 명령어들의 PO에 따른 순서에서 주어진 스트랜드의 명령어들을 실행할 수 있다. 스레드는 상이한 스트랜드들의 명령어들이 서로 종속할 수 있도록 다수의 스트랜드를 포함할 수 있다. 주어진 스트랜드의 PO는 발행 단계로부터 실행을 위해 아직 디스패치되지 않은 스트랜드 내의 가장 오래된 명령어의 PO일 수 있다. 따라서, 다수의 스트랜드들의 스레드가 주어지면 - 각각의 스트랜드는 PO에 의해 지시되는 명령어들을 포함 -, 실행된 명령어 포인터(1580)는 비순차적 발행 단계(1560) 내의 스레드의 스트랜드들 중에서 가장 오래된 - 최하위 수로 예시됨 - PO를 저장할 수 있다.
또 다른 실시예에서, 메모리 시스템(1540)은 리타이어먼트 포인터(1582)를 포함할 수 있다. 리타이어먼트 포인터(1582)는 최종 리타이어된 명령어의 PO를 식별하는 값을 저장할 수 있다. 리타이어먼트 포인터(1582)는, 예를 들어 리타이어먼트 유닛(454)에 의해 설정될 수 있다. 명령어들이 아직 리타이어드되지 않았다면, 리타이어먼트 포인터(1582)는 널 값(null value)을 포함할 수 있다.
실행 엔티티들(1565)은 프로세서가 명령어들을 실행할 수 있는 임의의 적절한 수 및 종류의 메커니즘들을 포함할 수 있다. 도 15의 예에서, 실행 엔티티들(1565)은 ALU/승산 유닛들(MUL)(1566), ALU들(1567), 및 부동 소수점 유닛들(FPU)(1568)들을 포함할 수 있다. 일 실시예에서, 그와 같은 엔티티들은 주어진 어드레스(1569) 내에 포함되는 정보를 이용할 수 있다. 단계들(1530, 1550, 1555, 1560, 1570)과 결합되는 실행 엔티티들(1565)은 집합적으로 실행 유닛을 형성할 수 있다.
유닛(1510)은 임의의 적당한 방식으로 구현될 수 있다. 일 실시예에서, 유닛(1510)은 캐시 제어를 수행할 수 있다. 그러한 실시예에서, 유닛(1510)은 그러므로 캐시(1525)를 포함할 수 있다. 캐시(1525)는 추가 실시예에서, 예를 들어 메모리의 0, 128k, 256k, 512k, 1M, 또는 2M 바이트와 같은 임의의 적절한 사이즈를 가진 L2 통합 캐시로서 구현될 수 있다. 다른 추가 실시예에서, 캐시(1525)는 에러 정정 코드 메모리에서 구현될 수 있다. 또 다른 실시예에서, 유닛(1510)은 프로세서 또는 전자 디바이스의 다른 부분들에 인터페이싱하는 버스를 수행할 수 있다. 그러한 실시예에서, 유닛(1510)은 그러므로 상호접속, 인트라프로세서 버스, 인터프로세서 버스, 또는 다른 통신 버스, 포트, 또는 라인을 통해 통신하기 위한 버스 인터페이스 유닛(1520)을 포함할 수 있다. 버스 인터페이스 유닛(1520)은, 예를 들어 실행 엔티티들(1565)과 명령어 아키텍처(1500)의 외부에 있는 시스템의 부분들과의 사이의 데이터의 전송을 위한 메모리 및 입/출력 어드레스들의 생성을 수행하기 위해 인터페이싱을 제공할 수 있다.
그것의 기능들을 더욱 용이하게 하기 위해, 버스 인터페이스 유닛(1520)은 프로세서 또는 전자 디바이스의 다른 부분들에 대한 인터럽트들 및 다른 통신을 생성하기 위한 인터럽트 제어 및 분배 유닛(1511)을 포함할 수 있다. 일 실시예에서, 버스 인터페이스 유닛(1520)은 다중 처리 코어들에 대한 캐시 액세스와 코히어런시를 처리하는 스누프(snoop) 제어 유닛(1512)을 포함할 수 있다. 추가 실시예에서, 그러한 기능성을 제공하기 위해, 스누프 제어 유닛(1512)은 상이한 캐시들 간의 정보 교환을 처리하는 캐시-투-캐시 전송 유닛을 포함할 수 있다. 또 다른 추가 실시예에서, 스누프 제어 유닛(1512)은 다른 캐시들(도시 생략)의 코히어런시를 모니터링하는 하나 이상의 스누프 필터(1514)를 포함할 수 있어, 유닛(1510)과 같은 캐시 제어기는 직접적으로 그와 같은 모니터링을 수행할 필요가 없다. 유닛(1510)은 명령어 아키텍처(1500)의 액션들을 동기화시키기 위한 임의의 적절한 수의 타이머들(1515)을 포함할 수 있다. 또한, 유닛(1510)은 AC 포트(1516)를 포함할 수 있다.
메모리 시스템(1540)은 명령어 아키텍처(1500)의 처리 요구를 위한 정보를 저장하기 위한 임의의 적절한 수와 종류의 메커니즘들을 포함할 수 있다. 일 실시예에서, 메모리 시스템(1540)은 메모리 또는 레지스터들에 기입하거나 그로부터 다시 판독하는 명령어들에 관련된 정보를 저장하기 위한 로드 스토어 유닛(load store unit)(1530)을 포함할 수 있다. 또 다른 실시예에서, 메모리 시스템(1540)은 물리 어드레스와 가상 어드레스 간의 어드레스 값들의 서치(look-up)을 제공하는 TLB(translation lookaside buffer)(1545)를 포함할 수 있다. 또 다른 실시예에서, 버스 인터페이스 유닛(1520)은 가상 메모리에 대한 액세스를 용이하게 하기 위한 메모리 관리 유닛(MMU)(1544)을 포함할 수 있다. 또 다른 실시예에서, 메모리 시스템(1540)은, 대기시간을 감소시키기 위해서, 명령어들이 실제로 실행될 필요가 있기 전에 메모리로부터 명령어들을 요청하기 위한 프리페처(1543)를 포함할 수 있다.
명령어를 실행하기 위한 명령어 아키텍처(1500)의 연산은 상이한 단계들을 통해 수행될 수 있다. 유닛(1510)을 이용하는 명령어 프리페치 단계(1530)는 프리페처(1543)를 통해 명령어에 액세스할 수 있다. 서치된 명령어들은 명령어 캐시(1532)에 저장될 수 있다. 프리페치 단계(1530)는 고속-루프 모드를 위한 옵션(1531)을 가능하게 할 수 있고, 여기에서는 주어진 캐시 내에서 적합하도록 충분히 작은 루프를 형성하는 일련의 명령어들이 실행된다. 일 실시예에서, 그러한 실행은, 예를 들어, 명령어 캐시(1532)로부터의 추가 명령어들에 대해 액세스할 필요 없이 수행될 수 있다. 프리페치를 위해 어떤 명령어들이 필요한지에 대한 결정은, 예를 들어 분기 예측 유닛(1535)에 의해 이루어질 수 있으며, 이것은 글로벌 히스토리(1536)에서 실행의 지시들, 타겟 어드레스(1537)의 지시들, 또는 코드의 분기들(1557) 중 어느 것이 다음에 실행될지 결정하기 위한 리턴 스택(return stack)(1538)의 콘텐츠에 액세스할 수 있다. 그러한 분기들은 아마도 결과로서 프리페치될 수 있다. 분기들(1557)은 이하 설명되는 바와 같이 연산의 다른 단계들을 통해 생성될 수 있다. 명령어 프리페치 단계(1530)는 명령어들뿐만 아니라 미래 명령어들에 대한 임의의 예측을 듀얼 명령어 디코드 단계에 제공할 수 있다.
듀얼 명령어 디코드 단계(1550)는 수신된 명령어를 실행될 수 있는 마이크로코드 기반 명령어들로 번역할 수 있다. 듀얼 명령어 디코드 단계(1550)는 클럭 사이클당 2개의 명령어들을 동시에 디코딩할 수 있다. 게다가, 듀얼 명령어 디코드 단계(1550)는 그 결과들을 레지스터 리네임 단계(1555)에 전달할 수 있다. 게다가, 듀얼 명령어 디코드 단계(1550)는 그것의 디코딩과 마이크로코드의 최종 실행으로부터 임의의 결과적인 분기들을 결정할 수 있다. 그와 같은 결과들은 분기들(1557)에 입력될 수 있다.
레지스터 리네임 단계(1555)는 가상 레지스터들 또는 다른 리소스에 대한 참조를 물리적 레지스터들 또는 리소스들에 대한 참조들로 번역할 수 있다. 레지스터 리네임 단계(1555)는 레지스터 풀(1556) 내에서의 그러한 매핑의 지시들을 포함할 수 있다. 레지스터 리네임 단계(1555)는 수신된 명령어들을 변경하고 그 결과를 발행 단계(1560)에 송신할 수 있다.
발행 단계(1560)는 명령들을 실행 엔티티들(1565)에 발행 또는 디스패치할 수 있다. 그러한 발행은 비순차적 방식으로 수행될 수 있다. 일 실시예에서, 다수의 명령어들은 실행되기 전에 발행 단계(1560)에서 유지될 수 있다. 발행 단계(1560)는 그러한 다수의 명령들을 유지하기 위한 명령어 큐(1561)를 포함할 수 있다. 명령어들은, 예를 들어 주어진 명령어의 실행을 위한 리소스들의 가용성 또는 적합성과 같은 임의의 허용 가능한 기준들에 기초하여 발행 단계(1560)에 의해 특정한 처리 엔티티(1565)에 발행될 수 있다. 일 실시예에서, 발행 단계(1560)는 수신된 제1 명령어들이 실행된 제1 명령어들이 되지 않도록 명령어 큐(1561) 내의 명령어들을 재순서화할 수 있다. 명령어 큐(1561)의 순서화에 기초하여, 추가 분기 정보가 분기들(1557)에 제공될 수 있다. 발행 단계(1560)는 실행을 위한 실행 엔티티들(1565)에 명령어들을 전달할 수 있다.
실행 시에, 후기입 단계(1570)는, 주어진 명령의 완료를 전달하기 위해, 데이터를 레지스터, 큐, 또는 명령어 아키텍처(1500)의 다른 구조들에 기입할 수 있다. 발행 단계(1560)에서 배열된 명령어들의 순서에 따라, 후기입 단계(1570)의 연산은 추가 명령어들이 실행되는 것을 가능하게 할 수 있다. 명령어 아키텍처(1500)의 성능이 트레이스 유닛(1575)에 의해 모니터링 또는 디버깅될 수 있다.
도 16은 본 개시 내용의 실시예들에 따른, 프로세서에 대한 실행 파이프라인(1600)의 블록도이다. 실행 파이프라인(1600)은, 예를 들어, 도 15의 명령어 아키텍처(1500)의 동작을 예시한 것일 수 있다.
실행 파이프라인(1600)은 단계들 또는 연산들의 임의의 적절한 조합을 포함할 수 있다. 1605에서는, 다음에 실행되는 분기의 예측들이 만들어질 수 있다. 일 실시예에서, 그와 같은 예측들은 명령어들의 이전 실행과 그것의 결과들에 기초할 수 있다. 1610에서, 실행의 예측된 분기에 대응하는 명령어들은 명령어 캐시 내로 로딩될 수 있다. 1615에서, 명령어 캐시 내의 하나 이상의 그러한 명령어들은 실행을 위해 페치될 수 있다. 1620에서, 페치된 명령어들은 마이크로코드 또는 더 특정한 기계어로 디코딩될 수 있다. 일 실시예에서, 다수의 명령어들은 동시에 디코딩될 수 있다. 1625에서, 디코딩된 명령어들 내의 레지스터들 또는 다른 리소스들에 대한 참조들은 재할당될 수 있다. 예를 들어, 가상 레지스터들에 대한 참조들은 대응하는 물리적 레지스터들에 대한 참조들로 대체될 수 있다. 1630에서, 명령어들은 실행을 위한 큐들에 디스패치될 수 있다. 1640에서, 명령어들이 실행될 수 있다. 그와 같은 실행은 임의의 적절한 방식으로 수행될 수 있다. 1650에서, 명령어들은 적절한 실행 엔티티에 발행될 수 있다. 명령어가 실행되는 방식은 명령어를 실행하는 특정한 엔티티에 종속할 수 있다. 예를 들어, 1655에서, ALU는 산술 기능들을 수행할 수 있다. ALU는 2개의 시프터들뿐만 아니라, 그것의 연산을 위한 싱글 클럭 사이클을 이용할 수 있다. 일 실시예에서, 2개의 ALU가 사용될 수 있으며, 따라서 2개의 명령어들은 1655에서 실행될 수 있다. 1660에서, 최종 분기의 결정이 이루어질 수 있다. 프로그램 카운터는 분기가 이루어질 목적지를 지정하는데 사용될 수 있다. 1660은 싱글 클럭 사이클 내에서 실행될 수 있다. 1665에서, 부동 소수점 산술은 하나 이상 FPU들에 의해 수행될 수 있다. 부동 소수점 연산은, 예를 들어 2 내지 10 사이클과 같은, 실행하기 위한 다수의 클럭 사이클들을 요구할 수 있다. 1670에서, 승산 및 제산 연산들이 수행될 수 있다. 이러한 연산들이 다수의 클럭 사이클, 예를 들면 4 클럭 사이클 내에서 수행될 수 있다. 1675에서, 파이프라인(1600)의 레지스터들 또는 다른 부분들로의 로딩 및 저장 연산들이 수행될 수 있다. 그 연산들은 어드레스들의 로딩 및 저장을 포함할 수 있다. 그러한 연산들은 4개의 클럭 사이클들 내에서 수행될 수 있다. 1680에서, 1655-1675의 최종 연산들에 의해 요구되는 후기입 연산이 수행될 수 있다.
도 17은 본 개시 내용의 실시예들에 따른, 프로세서(1710)를 이용하기 위한 전자 디바이스(1700)의 블록도이다. 전자 디바이스(1700)는, 예를 들어, 노트북, 울트라북, 컴퓨터, 타워 서버, 랙 서버, 블레이드 서버, 랩톱, 데스크톱, 태블릿, 모바일 디바이스, 전화, 임베디드 컴퓨터, 또는 임의의 다른 적절한 전자 디바이스를 포함할 수 있다.
전자 디바이스(1700)는 임의의 적절한 수 또는 종류의 컴포넌트들, 주변 장치들, 모듈들, 또는 디바이스들에 통신 가능하게 결합되는 프로세서(1710)를 포함할 수 있다. 그러한 결합은, 예를 들어 I2C 버스, 시스템 관리 버스(SMBus), 로우 핀 카운트(LPC) 버스, SPI, 고해상도 오디오(HDA) 버스, SATA(Serial Advance Technology Attachment) 버스, USB 버스(버전들 1, 2, 3), 또는 범용 비동기 수신기/송신기(UART) 버스와 같은, 임의의 적절한 종류의 버스 또는 인터페이스에 의해 달성될 수 있다.
이러한 컴포넌트들은, 예를 들어, 디스플레이(1724), 터치 스크린(1725), 터치 패드(1730), NFC(near field communications) 유닛(1745), 센서 허브(1740), 열 센서(1746), EC(express chipset)(1735), TPM(trusted platform module)(1738), BIOS/펌웨어/플래시 메모리(1722), 디지털 신호 프로세서(1760), SSD(solid state disk) 또는 HDD(hard disk drive)와 같은 드라이브(1720), WLAN(wireless local area network) 유닛(1750), 블루투스 유닛(1752), WWAN(wireless wide area network) 유닛(1756), GPS(global positioning system), USB 3.0 카메라와 같은 카메라(1754), 또는, 예를 들어, LPDDR3 표준으로 구현된 LPDDR(low power double data rate) 메모리 유닛(1715)을 포함할 수 있다. 이러한 컴포넌트들 각각은 임의의 적절한 방식으로 구현될 수 있다.
게다가, 다양한 실시예들에서 다른 컴포넌트들은 전술한 컴포넌트들을 통해 프로세서(1710)에 통신 가능하게 결합될 수 있다. 예를 들어, 가속도계(1741), 주변광 센서(ALS)(ambient light sensor)(1742), 나침반(1743), 및 자이로스코프(1744)는 센서 허브(1740)에 통신 가능하게 결합될 수 있다. 열 센서(1739), 팬(1737), 키보드(1746), 및 터치 패드(1730)는 EC(1735)에 통신 가능하게 결합될 수 있다. 스피커(1763), 헤드폰들(1764), 및 마이크로폰(1765)은 오디오 유닛(1764)에 통신 가능하게 결합될 수 있고, 이것은 차례대로 DSP(1760)에 통신 가능하게 결합될 수 있다. 오디오 유닛(1764)은, 예를 들어 오디오 코덱 및 D급 증폭기를 포함할 수 있다. SIM 카드(1757)는 WWAN 유닛(1756)에 통신 가능하게 결합될 수 있다. WWAN 유닛(1756)뿐만 아니라, WLAN 유닛(1750) 및 블루투스 유닛(1752)과 같은 컴포넌트들은, 차세대 폼 팩터(NGFF)(next generation form factor)로 구현될 수 있다.
본 개시 내용의 실시예들은 명령어들을 디스패칭하기 위한 명령어 및 로직을 포함한다. 명령어들 및 로직은 프로세서, 가상 프로세서, 패키지, 컴퓨터 시스템, 또는 다른 처리 장치와 관련하여 수행될 수 있다. 일 실시예에서, 그러한 처리 장치는 비순차적 프로세서를 포함할 수 있다. 추가 실시예에서, 그러한 처리 장치는 멀티-스트랜드 비순차적 프로세서를 포함할 수 있다. 도 18은 본 개시 내용의 실시예들에 따라, 명령어들을 디스패칭하기 위한 예시적 시스템(1800)을 예시한다. 특정한 요소들이 설명된 액션들을 수행하는 것으로 도 18에 도시될 수 있을지라도, 시스템(1800)의 임의의 적절한 부분은 본 명세서에서 설명된 기능성 또는 액션들을 수행할 수 있다.
시스템(1800)은 하나 이상의 실행 유닛들에 실행을 위해 계류중인 명령어들을 디스패칭할 수 있다. 하나의 실시예에서, 시스템(1800)은 실행 유닛 포트들의 가능한 사용을 평가함으로써 명령어들을 디스패칭할 수 있다. 추가 실시예에서, 시스템(1800)은 실행 유닛 포트들의 이용 가능한 수보다 수적으로 우세한 계류중인 명령어들이 주어진 실행 유닛 포트들의 활용을 극대화하거나 최적화함으로써 명령어들을 디스패칭할 수 있다. 시스템(1800)은 그러므로 각각의 사이클마다 실행된 명령어들의 수를 증가시킴으로써 병렬성을 증가시키려고 시도할 수 있다. 일부 명령어들은 동일 실행 포트를 사용하기를 기다리는 다수의 명령어들이 있다면 다른 명령어들에 대해서 선택되는 것이다. 하나의 실시예에서, 시스템(1800)은, 그렇지 않으면 동일 실행 포트 상에서 대기 중일 수 있는 다수의 명령어들을 우선순위화하는 체계를 체크하는 것을 포함할 수 있다. 다양한 실시예에서, 디스패치를 위한 명령어들을 선택할 시에의 지연이 실행 파이프라인에서의 엠프티 세그먼트들의 원인이 될 수 있기 때문에, 시스템(1800)은 싱글 클럭 사이클 내에서 그와 같은 선택들을 수행할 수 있다.
시스템(1800)은 다수의 스트랜드들을 병렬로 실행하기 위해 그리고 어떤 명령어들(1806)이 ISU(1802)로부터 실행 유닛들(1812)로 디스패칭하는지를 결정하기 위해 임의의 적절한 엔티티들을 갖는 멀티-스트랜드 비순차적 프로세서(1808)를 포함할 수 있다. 명령어들(1806)은 스트랜드들(1824)로 그룹화될 수 있다. 프로세서(1808)는, 명령어들이 페치되고, 발행되고, 프로그램 순서를 벗어나 실행되도록, 각각의 스트랜드(1824)의 명령어들을 다른 스트랜드들(1824)의 명령어들과 관련하여 실행할 수 있다. 상술한 바와 같이, 명령어들(1806)은 프로그램 순서를 나타내는 PO 또는 RPO 값을 포함할 수 있다. 순차적 실행은 순차적 PO 값들에 따른 실행을 포함할 수 있다. 비순차적 실행은 순차적 PO 값들을 반드시 따르지는 않는 실행을 포함할 수 있다. 스트랜드(1824) 내의 계류중인 명령어들은 다른 스트랜드들(1824)의 명령어들에 대하여 순서화되지 않다. 그러므로, 프로세서(1808)는 실행 동안 서로에 대하여 스트랜드들(1824) 내의 모든 명령어들의 순서를 알지 않을 수도 있다. 시스템(1800)은 임의의 프로세서 코어, 로직 프로세서, 프로세서, 또는 도 1 내지 도 17에 예시된 것들과 같은 다른 처리 엔티티 또는 요소들을 포함할 수 있는, 프로세서(1808)의 일부 요소들을 예시할 수 있다. 하나의 실시예에서, 프로세서(1808)는 명령어들을 디스패칭하고 그것의 순서를 결정하기 위한 명령어 스케줄링 유닛(ISU)(1802)을 포함할 수 있다.
프로세서(1804)는 ISU(1802)에 통신 가능하게 결합된 프런트-엔드 유닛(1808) 및 실행 유닛(1812)을 포함할 수 있다. 프런트-엔드 유닛(1808)은 페치된 명령어들(1806)을 스트랜드들(1824)로 분할하는 명령어 버퍼들을 포함할 수 있다. 명령어 버퍼들은 큐(예를 들어, FIFO 큐) 또는 기타 임의의 컨테이너-타입 데이터 구조를 이용하여 구현될 수 있다. 프런트-엔드 유닛은 주어진 스트랜드가 자체 내에서 데이터-의존적이고 PO 또는 RPO에 따라 순서화되도록 명령어들(1806)을 스트랜드들(1824) 내에 배치할 수 있다. 주어진 스트랜드(1824)의 제1 명령어를 실행한 결과는 스트랜드(1824)의 다음 명령어의 평가로 이어지게 할 수 있다. 도18의 예에서는 X개의 스트랜드들(1824)이 있을 수 있다.
프런트-엔드 유닛(1808)은 임의의 적절한 방식으로 구현될 수 있다. 예를 들어, 프런트-엔드 유닛(1808)은 페치 유닛(1816), 명령어 캐시(1818), 및 명령어 디코더(1820)를 포함할 수 있다. 페치 유닛(1808)은 명령어 캐시(1818), 메모리, 또는 명령어들(1806)이 저장된 다른 위치들로부터 명령어들을 페치할 수 있다. 페치 유닛(1808)은 실행을 위해 명령어들을 기본 요소들(primitives)로 분해하는 명령어 디코더(1820)에 명령어들을 전달할 수 있다. ISU(1802)는 프로세서(1802)의 임의의 적절한 부분에서 구현될 수 있다. 하나의 실시예에서, ISU(1802)는 비순차적 엔진(1810)에서 구현될 수 있다. 프런트-엔드 유닛(1808)은 디코딩된 명령어들을 전달하기 위해 비순차적 엔진(1810)에 통신 가능하게 결합될 수 있다. 비순차적 엔진(1810)은 비순차적 방식으로 명령어들을 재순서화하기 위해 그리고 실행을 위해 리소스를 할당하기 위해 임의의 적절한 다른 컴포넌트들을 포함할 수 있다. 비순차적 엔진(1810)은 로직 리소스들을 리네이밍하고 이들을 물리적 리소스들로 맵핑할 수 있다. 그와 같은 데이터는 레지스터 파일(1826)에 저장될 수 있다. ISU(1802)는 스트랜드들(1824)로부터 다양한 실행 유닛들(1812)로 명령어들을 발행할 수 있다.
실행 유닛들(1812)은 ISU(1802)로부터 수신되는 명령어들을 실행할 수 있고 이들을 재순서 버퍼(1828)에 저장된 것처럼 요소들 및 로직에 따라 리타이어시킬 수 있다. 그와 같은 리타이어먼트는 비순차적 실행으로부터 유래하는 데이터-종속성 오차들이 방지되는 것을 보장하게 하기 위해 규칙들을 따를 수 있다. 명령어들이 실행되고 리타이어되거나 커밋될 수 있을 때, 결과들은 캐시(1830), 시스템(1800)의 메모리, 또는 다른 임의의 적절한 위치에 기입될 수 있다.
ISU(1802)는 각자의 스트랜드들(1824)의 각각의 단부로부터 명령어를 수신할 수 있다. 그와 같은 명령어들은 따라서 계류중인 명령어들(1834)일 수 있다. X개의 상이한 스트랜드들(1824) 또는 명령어들의 다른 버퍼들이 있을 수 있고, 따라서 X개의 상이한 계류중인 명령어들(1834)이 있을 수 있다. ISU(1802)는 명령어들을 Y개의 상이한 실행 포트(1832)들 중 하나에 발행할 수 있다. 실행 포트들(1832)은 프로세서(1804)의 하나 이상 실행 유닛들(1812)의 임의의 적절한 조합으로부터 있을 수 있다. 하나의 실시예에서, X는 Y보다 클 수 있고, 그와 같이 ISU(1802)는 계류중인 명령어(1834)들 중 어느 것이 실행 포트들(1832)에 라우팅될지를 결정할 수 있다.
하나의 실시예에서, ISU(1802)는 계류중인 명령어들(1834)중 어느 것이 최하위 PO 또는 RPO를 가지고 있는지를 선택할 수 있고, 그러므로 가장 오래된 명령어들이다. 다양한 실시예에서, PO 또는 RPO는 예를 들어, 지연된 RPO 값을 이용함으로써, 최초 프로그램 순서 값들로부터 조정될 수 있다. 예를 들어, 실행을 위해 이전에 전달된 명령어는 상위 우선순위를 제공하도록 조정된 RPO 값을 가질 수 있다. 또 다른 예에서, 실행을 위해 선택된 명령어는 동일한 스트랜드 내에 다른 명령어들을 가질 수 있어, 그들의 RPO 값을 하위 우선순위를 제공하도록 조정되게 할 수 있다. ISU(1802)는 더 새로운 명령어들에 대한 실행을 위해 그와 같은 가장 오래된 명령어들을 우선순위화할 수 있다. 그러나, 그러한 선택은 실행을 위해 준비되지 않은 다양한 명령어들을 고려할 수가 없다. 그와 같은 상황은, 예를 들어, 명령어가 실행하기 위해 소스 데이터가 준비되지 않으면, 목적지가 이용 가능하지 않거나 충돌되거나, 스트랜드가 취소되었거나, 또는 스트랜드가 제거되었을 때, 발생할 수 있다. 그와 같은 경우에, 더 낮은 RPO를 가진 계류중인 명령어는 실행 포트에 대한 공간을 차지할 수 있지만, 실행되지 않을 수 있어, 더 높은 RPO를 가지고 있는 또 다른 계류중인 명령어에 대한 손실 기회의 결과가 된다. 실행 포트들(1832)은 따라서 충분히 이용되지 않을 수 있고 ISU(1802)의 스루풋이 감소될 수 있다.
하나의 실시예에서, ISU(1802)는 실행 포트들(1832)에의 할당을 위해 계류중인 명령어들(1834)을 우선순위화하는 방법을 결정할 때 주어진 계류중인 명령어(1834) 또는 연관된 스트랜드(1824)를 위한 유효성 정보를 고려할 수 있다. ISU(1802)는 주어진 명령어가 유효하고 실행 포트들(1832)에 디스패치할 준비가 되어 있는지를 식별할 수 있다. 게다가, 유효성 정보는 우선순위 정보에 기초하여 충돌을 해결하는데 사용될 수 있다.
또 다른 실시예에서, ISU(1802)는 그와 같은 우선순위화에 이용되기 위해 유효성 정보를 생성할 수 있다. ISU(1802)는 아래 기술되는 2차 분석 엔진 내에서의 유효성 정보를 이용하여 명령어들의 디스패칭을 처리할 수 있다. 유효성 정보는 백-투-백 종속성 명령어 웨이크업 및 사용의, 그리고 현재 사이클 내에서의 명령어의 디스패칭의 타이밍 요건들을 충족하기 위해 사용될 수 있다.
또 하나의 실시예에서, ISU(1802)는 포트-특정 "원-핫" 디스패치 벡터를 생성하여 계류중인 명령어(1834) 중 어느 것이 주어진 실행 포트(1832)에 할당될지를 구체적으로 식별할 수 있다. 디스패치 벡터 또는 결과적인 명령어는 다른 디스패치 벡터들과 평행하게 실행 포트들(1832) 각각에 제공될 수 있거나 결과적인 명령어들이 다른 실행 포트들(1832)에 제공될 수 있다. 따라서 계류중인 명령어(1834)의 단일의, 최상의 후보는 이용 가능한 실행 포트들(1832)보다 더 계류중인 명령어들(1834)이 있을 때 주어진 실행 포트(1832)에 전달될 수 있다.
다양한 실시예에서, ISU(1802)는 싱글 클럭 사이클 내에서 이러한 동작들을 수행할 수 있다.
도19는 본 개시 내용의 실시예에 따른, ISU(1802)의 예시적인 실시예의 설명이다. ISU(1802)는 본 개시 내용에서 설명된 기능을 수행하기 위해 임의의 적절한 방식으로 구현된다. 하나의 실시예에서, ISU(1802)는 분석 엔진들의 다수의 상태들을 포함할 수 있다. 그러한 엔진들은 예를 들어, 스트랜드 스케줄링 플롭들(SSF)을 포함할 수 있다. SSF는 ISU에 의해 할당 및 처리될 때, 계류중인 명령어들(1834)을 포함하는 스트랜드들(1824)의 헤드들과 같은, 계류중인 명령어들을 보유하기 위해 하드웨어 구조를 포함할 수 있다. SSF는 대기 버퍼 또는 예약 스테이션에 의해 완전히 또는 부분적으로 구현될 수 있다. SSF는 그와 같은 명령어들에 따라 특정 동작들 또는 분석을 더 수행할 수 있다.
도19의 예에서, ISU(1802)는 제1 SSF, SSF1(1904), 및 제2 SSF, SSF2(1906)를 포함할 수 있다. SSF들의 2-단계들은 계류중인 명령어들이 SSF1(1904), SSF2(1906)에 연속하여 쌓이게 할 수 있다. 각각의 SSF(1904, 1906)는 아래 설명된 것처럼 분석을 수행할 수 있다. 게다가, ISU(1802)는 SSF1(1904)과 SSF2(1906) 사이에 통신 가능하게 연결된 체크 모듈(1908)을 포함할 수 있다. SSF1(1904), SSF2(1906) 및 체크 모듈(1908) 각각의 경우는 스트랜드들(1824)의 헤드에서 X개의 계류중인 명령어(1834) 각각마다 존재할 수 있다. 고려될 그러한 각각의 명령어의 로직 위치는 ISU(1802)의 동작을 통해 조작되기 때문에 "way"로서 지칭될 수 있다. 하나의 실시예에서, SSF2(1906)는 ISU(1802)를 대신하여 우선순위 분석을 수행할 수 있다.
SSF1(1904)은 주어진 명령어를 위한 피연산자 준비성을 결정할 수 있다. SSF1은 웨이크업 로직과 같은, 임의의 적절한 분석을 수행할 수 있다. 게다가, SSF1은 임의의 데이터 종속성 문제를 해결할 수 있으며, 그로 인해 상이한 스트랜드들로부터의 명령어들이 비순차적으로 실행될 수 있게 한다.
하나의 실시예에서, 체크 모듈(1908)은 명령어가 SSF2(1906)에 기입될 준비가 되거나, SSF2(1906)에 의해 우선순위화될 준비가 될지를 결정하기 위해 적절한 분석을 수행할 수 있다. 체크 모듈(1908)의 약간의 일부는 SSF1(1904)에 의해 대신 수행될 수 있다. 체크 모듈(1908)은 주어진 명령어에 대한 모든 피연산자들이 준비될지를 결정하기 위해 로직(1910)을 포함할 수 있다. 예를 들어, 체크 모듈(1908)은 목적지가 준비될지, 명령어에 대한 데이터의 제1 소스가 준비될지, 및 필요하다면 명령어에 대한 데이터의 제2 소스가 준비될지를 결정할 수 있다. 모든 그와 같은 컴포넌트들이 준비되면, 로직(1910)은 참값을 만들 수 있다.
하나의 실시예에서, 체크 모듈(1908)은 명령어가 그것의 스트랜드(1824)가 활성인 것에 대하여 유효한지를 결정하기 위해 로직(1912)을 포함할 수 있다. 예를 들어, 로직(1912)은 명령어의 각자의 스트랜드(1824)가 제거 또는 취소되는지 아닌지를 결정할 수 있다. 그러한 이벤트는 작용 없이(in out-of-operation) 부정확한 예측 또는 추정의 결과일 수 있으며, 여기에서 실행은 롤백(rolled back)될 수 있다. 스트랜드가 여전히 활성이면, 로직(1912)은 참값을 만들 수 있다.
또 다른 실시예에서, 체크 모듈(1908)은 현재 명령어에 대한 유효성 비트(1918)를 결정하기 위해 로직(1912 및 1910)의 결과들을 결합시킬 수 있다. 따라서 유효성 비트(1918)는 명령어가 모두 성공적으로 웨이크업되는 경우에 설정될 수 있으며, 여기에서 모든 피연산자 파라미터들이 준비되고 그것의 스트랜드는 여전히 활성이다. 유효성 비트(1918)는 각자의 SSF2(1906)에 출력될 수 있다. 명령어들은 ISU(1802)에 의해, 명령어들이 준비될지라도, 실행을 위해 전달될 수 있다. 그러므로, 추가 실시예에서, 유효성 비트(1918)는 이전 명령어의 디스패치가 성공적이었을 때까지 멀티플렉서(1916)에 의해 보유될 수 있다. 그러한 시간까지, 멀티플렉서(1916)는 계속 이전 유효성 비트(1922)를 출력할 수 있다. 유효성 비트(1922)는 명령어가 이전에 준비되지 않았지만, 이후에 준비되는 경우 업데이트될 수 있다.
각각의 SSF2(1906)는 다른 계류중인 명령어들에 대하여 우선순위화를 용이하게 하기 위해 그 각자의 명령어를 처리할 수 있다. SSF2(1906)는 수신된 유효성 비트(1922)에 기초하여, 명령어를 선택하기 위해 다른 컴포넌트들에 임의의 적절한 정보를 출력할 수 있다. 도 20은 본 개시 내용의 실시예에 따른 실행을 위해 명령어를 우선순위화 및 선택하기 위해 SSF2(1906) 및 추가적 컴포넌트들을 포함하는 ISU(1802)의 추가적 설명이다. 도 20의 동작은 싱글 클럭 사이클 내에 수행될 수 있는 선택 로직을 설명할 수 있다.
하나의 실시예에서, 제1 클럭 사이클 상의 SSF1(1904) 및 체크 모듈(1908)로부터 명령어 및 연관된 유효성 비트(1920)를 수신한 후, 다음 사이클 동안, 싱글 클럭 사이클 SSF2(1906)는 실행 포트들(1832)에 제공될 명령어들의 세트를 선택하기 위해 하나 이상의 처리 행렬들에 정보를 라우팅할 수 있다. ISU(1802)는 각각의 실행 포트(1832)에 대한 처리 행렬(2002)을 포함할 수 있다. 도 20의 예에서, ISU(1802)는 Y개의 상이한 처리 행렬들(2002)을 포함할 수 있다. X개의 상이한 SSF2(1906) 모듈들 각각은 Y개의 상이한 처리 행렬들(2002) 각각에 라우팅될 수 있다. Y개의 상이한 처리 행렬들(2002)의 출력은 Y개의 상이한 실행 포트들(1832) 중 각각의 하나에 라우팅될 수 있다.
임의의 적절한 정보는 X개의 상이한 SSF2(1906) 모듈들로부터 Y개의 상이한 처리 행렬들(2002) 각각에 라우팅될 수 있다. 하나의 실시예에서, X개의 상이한 SSF2(1906) 모듈들 각각의 유효성 비트(1920)는 Y개의 상이한 처리 행렬들(2002) 각각에 라우팅될 수 있다. 또 다른 실시예에서, X개의 상이한 SSF2(1906) 모듈들 각각으로부터의 포트 바인딩(PB) 정보는 Y개의 상이한 처리 행렬들(2002) 각각에 라우팅될 수 있다. 추가 실시예에서, 연관된 포트에 대한 PB 정보만이 주어진 처리 행렬(2002)에 주어진 SSF2(1906) 모듈들로부터 라우팅될 수 있다.
PB 정보는 예를 들어, 특정한 실행 포트(1832) 상에서 실행되는 특정한 방식 또는 스트랜드(1824)로부터 결정적 명령어들을 상세화하는데 이용될 수 있다. PB를 이용하여, 명령어가 ISU(1802) 내에 할당되기 때문에, 그것은 Y개의 상이한 실행 포트(1832)들 중 하나에 바인딩된다. 그러므로, 그와 같은 바인딩이 이루어졌다면, SSF2(1906)는 어느 포트(1832)가 명령어가 바인딩되는 지에 관한 정보를 전송할 수 있다. SSF2(1906)는 PB 방식을 상세화하기 위해 임의의 적절한 정보를 포함할 수 있다. 하나의 실시예에서, SSF2(1906)는 각각의 계류중인 명령어에 대한 PB 벡터(2006)를 포함할 수 있다. PB 벡터(2006)는 각각의 가능한 실행 포트(1832)에 해당하는 비트들을 갖는 정보의 "원 핫(one hot)" 벡터를 포함할 수 있다. 그러므로, PB 벡터(2006)는 Y개의 비트들을 포함할 수 있다. "원-핫" 벡터는 단지 단일의 "1" 값을 포함할 수 있고, 나머지는 0들일 수 있으며, 이는 Y개의 실행 포트들(1832) 중 단일의 하나를 표시한다. 표시된 포트는 Y개의 실행 포트(1832)들 중에서, 만약 어떠한 것이 명령어가 바인딩되는 지를 식별할 수 있다. SSF2(1906)는 PB 벡터(2006)의 주어진 포트의 비트를 연관된 처리 행렬(2002)에 출력할 수 있다.
하나의 실시예에서, SSF2(1906)는 명령어의 PO 또는 RPO(2008) 값을 포함할 수 있고 이를 Y개의 상이한 처리 행렬들(2002) 각각에 라우팅한다. 또 다른 실시예에서, Y개의 상이한 처리 행렬들(2002) 각각은 RPO(2008)에 저장된 값을 이미 가질 수 있다. 또 하나의 실시예에서, Y개의 상이한 처리 행렬들(2002) 각각은 다수의 SSF2(1906) 모듈들을 거쳐 RPO(2008)을 분석하는 결과들을 이미 가질 수 있다. 그러한 실시예에서, 분석은 이전 클럭 사이클에서 이미 실행되었을 수 있다.
Y개의 실행 포트들(1832N) 중 연관된 하나에 대한 주어진 처리 행렬(2002N)은 그러므로 각각의 그와 같은 모듈의 계류중인 명령어에 관한 X개의 상이한 SSF2(1906) 모듈들 각각으로부터의 입력을 가질 수 있다. 하나의 실시예에서, 정보는 X개의 상이한 명령어들 각각의 유효성(1920)을 포함할 수 있다. 또 다른 실시예에서, 정보는 X개의 상이한 명령어들 각각의 PB 벡터(2006)의 연관된 포트 N 정보를 포함할 수 있다. 또 하나의 실시예에서, 정보는 X개의 상이한 명령어들 각각의 RPO(2008) 값을 포함할 수 있다.
하나의 실시예에서, 각각의 그와 같은 처리 행렬(2002)은 X개의 상이한 SSF2(1906) 모듈들의 명령어들 중 어느 것이 실행을 위해 Y개의 실행 포트들(1832N) 중 연관된 하나에 라우팅될지를 결정하기 위해 임의의 그와 같은 정보를 이용할 수 있다.
도 20은 주어진 처리 행렬(2002)의 예시적인 실시예를 더 설명한다. 도시된 처리 행렬은 임의의 처리 행렬(2002)들에 대해 구현될 수 있고, 포트 N에 대한 처리 행렬로서 지칭될 수 있다. 상술한 바와 같이, 처리 행렬(2002)은 X개의 상이한 SSF2(1906) 모듈들 각각으로부터 RPO(2008), 유효성 비트(1920), 및 PB[포트 N](2006)를 수신할 수 있다. 게다가, 처리 행렬(2002)은 계류중인 액세스 명령어(1834)를 처리할 수 있다. 하나의 실시예에서, 처리 행렬(2002)은 연관된 실행 포트(1832) 상에서 실행될 계류중인 명령어들(1834)로부터 선택된 명령어를 출력할 수 있다. 또 다른 실시예에서, 처리 행렬(2002)은 연관된 실행 포트(1832)에 적용된 명령어를 선택하기 위해 이용될 계류중인 명령어들(1834)의 인덱스를 출력할 수 있다.
처리 행렬(2002)은 설명된 동작을 수행하기 위한 요소들의 임의의 적절한 수 또는 종류를 포함할 수 있다. 하나의 실시예에서, 동작은 싱글 클럭 사이클 내에 수행될 수 있다. 특정한 단계들 및 모듈들이 설명되더라도, 다양한 컴포넌트들의 기능은 적절하게 다른 것들의 기능들과 조합될 수 있다.
하나의 실시예에서, 처리 행렬(2002)은 RPO 또는 PO 값들에 기초하여 X개의 상이한 명령어들의 우선순위화를 수행하기 위해 로직 행렬 모듈(2010)을 포함할 수 있다. 또 다른 실시예에서, RPO 또는 PO 값들에 기초한 X개의 상이한 명령어의 우선순위화는 이미 수행되었을 수 있다. 그와 같은 우선순위화는 임의의 적절한 메커니즘에 의해 이전 클럭 사이클에서 이루어질 수 있다. 예를 들어, 로직 행렬 모듈(2010)에 기인한 그러한 우선순위화는 SSF1(1904)의 동작에 해당하는 클럭 사이클에서 수행될 수 있다. 로직 행렬 모듈(2010)은 어느 명령어들이 가장 오래된 또는 최하위의 그러한 값들을 가지고 있는지를 결정하기 위해 계류중인 명령어들의 모든 RPO 값들의 행렬 비교를 수행할 수 있다. 로직 행렬 모듈(2010)의 출력은 X × X의 사이즈의 행렬을 포함할 수 있고 행렬 L로서 지칭될 수 있다. 행렬 요소 (i, j)에 대한 "1" 값은, RPO 결정을 고려하면, instructioni이 instructionj보다 더 큰 우선순위가 주어지는 것으로 나타낼 수 있다. 로직 행렬 모듈(2010)의 동작의 부가적 설명은 하기 도 21과 관련하여 이루어진다.
다양한 실시예에서, 처리 행렬(2002)은 일련의 행렬 매니퓰레이터, MM1(2012), MM2(2014), 및 MM3(2016)을 포함할 수 있다. 각자의 방식들로 저장된 X개의 상이한 계류중인 명령어들의 우선순위화된 RPO 값들을 표현하는 행렬 L은 MM1(2012)로서 지칭된 제1 행렬 매니퓰레이터에 입력될 수 있다. 하나의 실시예에서, MM1(2012)은 또한 PB 벡터(2006)로부터의 유효성 비트(1920) 및 포트 바인딩 정보를 입력으로서 취할 수 있다. 또 다른 실시예에서, MM1(2012)은, 행렬 L의 각각의 요소마다, 2개의 값들을 결정할 수 있다. 제1의 그러한 값은 유효성 비트(1920)의 준비 정보를 가진 그리고 PB 벡터(2006)의 포트 바인딩 정보를 가진 로직 행렬 L의 우선순위 값들의 로직 조합일 수 있다. 그러므로, 유효성 및 PB는 RPO 우선순위화와 함께 고려될 수 있다. 위치(i, j)의 제1 비트에 대한 "1" 값은, 최초 RPO 결정으로의 유효성 및 포트 바인딩을 고려하면, instructioni이 instructionj보다 더 큰 우선순위가 주어지는 것으로 나타낼 수 있다. 제2의 그러한 값은 유효성 및 포트 바인딩 정보의 로직 결합의 역일 수 있다. 이는 주어진 실행 포트에 포트-바인딩되도록 가정되는 그러한 유효한 명령어들만을 마스킹("0들"로)하게 할 수 있다. 이는 주어진 실행 포트에 대한 다른 명령어들에 걸쳐 명령어들에 대한 우선순위화 정보를 제공할 수 있다. 이러한 2개의 값들은 어느 실행 포트가 주어진 계류중인 명령어를 위해, 존재하는 경우, 이용되는 지를 확인하기 위해 "원-핫" 벡터를 생성하도록 이후에 조합될 수 있다. MM1(2012)의 출력은 L'로서 지칭될 수 있다. L'의 사이즈는 X × X일 수 있는데, 여기에서 각각의 요소는 "A" 및 "B"로서 지칭되는 2개의 비트들을 포함한다.
MM2(2014)는 L'을 그것의 입력으로 받아들일 수 있다. 하나의 실시예에서, MM2(2014)는 MM1(2012)에 의해 실행된 분석을 조합시킬 수 있다. L의 주어진 우선순위화 요소에 대해서, MM2(2014)는 L의 요소의 유효성, PB 바인딩, 및 포지티브 우선순위 값을 요구하는 것에 의해 우선순위화를 변경할 수 있고, 그 결과를 비트 A로서 저장할 수 있다. 게다가, L의 주어진 우선순위화 요소에 대해서, MM2(2014)는 유효성 및 PB 바인딩(L의 요소의 포지티브 우선순위 값과 관계없이)을 요구함으로써 우선순위화를 변경할 수 있고, 그 결과를 B로서 저장할 수 있다. MM2(2014)는 우선순위화가 비트 A 또는 비트 B 하에서 존재하는 경우를 결정할 수 있고, 따라서 로직 OR 연산을 조합에 적용할 수 있다. MM2(2014)는 그 결과를 L"로서 출력할 수 있고, 그것은 1 비트 요소들을 포함하여, X × X의 사이즈를 가질 수 있다.
하나의 실시예에서, MM2(2014)의 동작들은 "1들"을 모두 갖거나 "1들"을 전혀 갖지 않는 L"의 주어진 행 - X개의 계류중인 명령어들의 연관된 하나를 나타냄 -을 생성할 수 있다. 또 다른 실시예, 모든 "1들"을 가진 L"의 행은, 행과 연관된 계류중인 명령어가 처리 행렬(2002)과 연관된 실행 포트(1832)에 사용되는 것을 의미한다. 또 하나의 실시예에서, 모든 "0들"을 가진 L"의 행은, 행과 연관된 계류중인 명령어가 처리 행렬(2002)과 연관된 실행 포트(1832)에 사용되지 않는 것을 의미한다. 또 하나의 실시예에서, 단일의 계류중인 명령어만이 주어진 실행 포트(1832)에 라우팅될 수 있기 때문에, L"의 행들 중 오직 하나의 행만이 모든 "1들"을 가질 수 있다.
MM3(2016)은 L"을 그것의 입력으로서 받아들일 수 있다. 하나의 실시예에서, MM3(2016)은 주어진 방식 또는 L"의 행으로서 표현된 계류중인 명령어에 대해서, 그러한 방식 또는 계류중인 명령어가 Y개의 실행 포트들 중 임의의 것에 대해 최상의 일치인지를 결정할 수 있다. 로직 행렬 모듈(2010)에 의해 주어진 행 내에서 우선순위에 대해 설정되고 이어서 MM1(2012) 및 MM2(2014)에 의해 유효성 및 PB에 대한 계정으로 수정된 비트들은 주어진 실행 포트 N에 할당하기 위해 정확한 계류중인 명령어의 인덱스를 식별할 수 있다. MM3(2016)의 출력은 "원-핫" 벡터로서 구현된 디스패치 벡터 D일 수 있다. 디스패치 벡터의 "1"만이 주어진 실행 포트 N에 라우팅되는 명령어의 인덱스에 해당할 수 있다. 하나의 실시예에서, 디스패치 벡터 D는 명령어 셀렉터(2018)에 출력될 수 있고, 그것은 인덱스를 계류중인 명령어(1824)와 매칭시킬 수 있고 선택된 명령어를 실행 포트(1832)에 출력할 수 있다. 또 다른 실시예에서, 디스패치 벡터 D는 실행 포트(1832)에 명령어의 적절한 라우팅을 만들 수 있는 프로세서(1804)의 또 다른 부분에 출력될 수 있다.
도 21은 본 개시의 실시예에 따른, 로직 행렬(2100)의 예시적인 실시예 및 로직 행렬 모듈(2010)의 예시적인 동작의 설명이다. 로직 행렬(2100)은 행렬 L을 포함할 수 있고, 그것은 로직 행렬 모듈(2010)로부터 출력된다. 하나의 실시예에서, 로직 행렬(2100)은 처리 행렬(2002)의 다른 동작과 비교하여 이전 클럭 사이클 내에 생성될 수 있다. 또 다른 실시예에서, 로직 행렬(2100)은 처리 행렬(2002)의 다른 동작으로서 동일 클럭 사이클 내에 생성될 수 있다. 다양한 실시예에서, 도 21 내에 설명된 동작들은 싱글 클럭 사이클 내에 수행될 수 있다.
계류중인 명령어들(1834) 각각의 PO 또는 RPO(1906) 값들의 어레이가 주어지면, 로직 행렬 모듈(2010)은 계류중인 명령어들(1834) 중 어느 것이 최하위 PO 또는 RPO 값들을 가지고 있는지 결정하기 위해 분석을 수행할 수 있다. 게다가, 로직 행렬 모듈(2010)은 계류중인 명령어들(1834) 중 어느 것이 최하위 PO 또는 RPO 값들을 갖는 것으로 결정되었는지를 신속하게 표시하기 위한 표시자들을 갖는 로직 행렬(2100)을 추가할 수 있다. 로직 행렬(2100)의 각각의 행은 대응하는 계류중인 명령어(1834)로 지칭될 수 있고 처리 동안에는 "way"로서 지칭될 수 있다. 하나의 실시예에서, 로직 행렬 모듈(2010)은 way의 증분된 높은 우선순위를 나타내기 위한 "1들" 및 way의 증분된 낮은 우선순위를 나타내기 위한 "0들"을 가진 결과적인 로직 행렬(2100)의 각각의 행을 추가할 수 있다. 그러므로, 모든 "1들"을 가진 로직 행렬(2100)의 way는 다른 모든 way들과 비교하여 가장 높은 우선순위를 가질 수 있다. 모든 (0들)을 가진 로직 행렬(2100)의 way는 가장 낮은 우선순위를 가질 수 있다. 각각의 way는 그 행 내의 "1들"의 수에 의해 정의된 상대적 우선순위를 가질 수 있다.
게다가, 로직 행렬(2100) 내의 임의의 주어진 위치(i, j)에서의 "1"은 wayi가 wayj보다 더 큰 우선순위가 주어지는 것을 나타낼 수 있다. 하나의 실시예에서, 이러한 연관성은 타이-브레이킹(tie-breaking)에 사용될 수 있는데, 이는 도 23과 관련하여 더욱 상세히 논의될 수 있다.
로직 행렬 모듈(2010)은 그와 같은 결과들을 달성하기 위해 임의의 적절한 동작들을 수행할 수 있다. 하나의 실시예에서, 로직 행렬 모듈(2010)은 각각의 연관된 way의 RPO 값들을 각자의 행 및 열에 라우팅할 수 있어, X × X 행렬을 생성할 수 있다. 각각의 way의 행렬 비교는 그러므로 다른 모든 way들에 대해 이루어질 수 있다. 구체적으로, 각각의 way의 RPO는 각각의 다른 way의 RPO와 비교될 수 있다. 행의 RPO가 열의 RPO 이하인 RPO를 가지고 있다면, 연관된 요소는 "1"로서 설정된다. 그렇지 않으면, 요소는 "0"으로서 설정될 수 있다.
도 21의 예에서, way0는 20의 RPO를 포함할 수 있고, wayl은 15의 RPO를 포함할 수 있고, way2는 2의 RPO를 포함할 수 있고, way3은 30의 RPO를 포함할 수 있고, 다른 값들은 보여지지 않을 수 있고, 그리고 wayX는 4의 RPO를 포함할 수 있다. 행렬 비교는 최하위 RPO를 포함하기 때문에 모든 "1들"을 가지고 있는 way2를 생성할 수 있다. 각각의 행에서 "1들"의 수에 기초하여, way들의 우선순위는 way2, wayX, wayl, way0, 및 way3 일 수 있다. 로직 행렬(2100)은 L로서 출력될 수 있다. 단일의 로직 행렬(2100)은 각각의 처리 모듈(2002)에 출력될 수 있다.
그러나, 상술한 바와 같이, 이러한 우선순위화된 값들은 유효성 또는 포트 바인딩을 고려하기에는 불충분할지도 모른다. 실행 포트들(1832)의 수가 2이고 ISU(1802)가 단지 이러한 way들의 상부 2개를 선택했다면, way2 및 wayX는 실행 포트(1832)에의 할당을 위해 선택될 것이다. 그러나, way2가 그것의 스트랜드가 취소되었기 때문에 실행할 수 없었다면, ISU(1802)는 ISU(1802)가 그렇지 않은 경우 way2 대신에 wayl을 스케줄링할 수 있기 때문에 스루풋을 감소시켰을 것이다. 게다가, way0는 포트0으로서 열거된 실행 포트(1832) 상에서의 실행에 바인딩되는 결정적 기능을 나타낼지도 모른다. 우선순위화 분석 없이, way2는 wayX 대신에 그러한 포트 상의 실행을 위해 할당될 지도 모른다. 따라서, ISU(1802)는 추가적 분석을 포함한다.
도 22는 본 개시 내용의 실시예에 따르면, 수정된 로직 행렬 L'(2200) 및 MM1(2012)의 예시적 동작을 설명한다. 도 22의 동작은 Y개의 실행 포트들(1832) 각각에 대해 수행될 수 있다. 도 22는 주어진 실행 포트 N에 대한 것들을 설명한다.
그 입력으로서, MM1(2012)은 X개의 계류중인 명령어들(1834) 각각과 연관된 way들과 마찬가지로 로직 행렬 L(2100)을 받아들일 수 있으며, 여기에서 각각의 way는 각자의 계류중인 명령어에 대한 PB 벡터(2006) 및 유효성 비트(1920) 정보를 포함할 수 있다. MM1(2012)은 행렬 분석을 이용하여 로직 행렬 L(2100)의 각각의 요소로부터의 정보의 2개의 비트들을 결정할 수 있다. "A" 및 "B"로서 지칭된 2개의 비트들은 결과적인 수정된 로직 행렬 L"(2200)의 각각의 요소에서 쌍으로서 저장될 수 있다.
출력의 제1 비트 "A"에 대해서, MM1(2012)은 연관된 way 또는 계류중인 실행이 유효성 비트(1920)에 따라 유효할지 그리고 연관된 way가 MM1(2012)에 의해 표현된 포트 N 내에 참여하게 되는 경우를 결정할 수 있다. 만약 그렇다면, 비트 "A"에 대해서, 행의 모든 요소들은 로직 행렬 L(2100)의 대응 값을 복제하게 되고, 그와 같은 값들은 "1" 또는 "0"이다. 이것은 연관된 명령어가 실행 포트 N에 의한 선택을 위해 참여하고 로직 행렬 L(2100)에서 결정된 그것의 우선순위가 그와 같은 선택에서 고려될 수 있다는 것을 나타낼 수 있다. 연관된 way 또는 계류중인 실행이 유효하지 않으면 또는 그것이 포트 N 이외의 또 다른 포트에 참여하게 되면, 비트 "A"에 대해서 행의 모든 요소들은 "0"이 된다. 이것은 연관된 명령어가 실행 포트 N에 의한 선택을 위해 참여하지 않는 것을 나타낼 수 있다.
하나의 실시예에서, 수정된 행렬 L'(2200)의 각각의 요소의 비트 "A"는 로직 AND 연산을 로직 행렬(2100)(Li , j)의 연관된 요소, way의 PB 벡터(2006) 정보의 포트 N 값(Way1PB[N]), 및 연관된 way의 유효성 비트(1920)(Way1V)에 적용하는 것에 의해 결정될 수 있다.
다양한 실시예에서, 로직 행렬 L(2100)은 도 22의 동작들의 것보다 이전 사이클에서 생성될 수 있다. 그러므로, RPO 비교들을 나타내는 내부의 비트 값들은 현재 사이클 내에서 이용 가능한 데이터 내에 가시성 없이 만들어질 수 있다. 게다가, 도 21에 도시된 것과 같은 비트 값들은 유효성 또는 포트 참여를 고려하지 않고 만들어졌다.
출력의 제2 비트 "B"에 대해서, MM1(2012)는 하나의 실시예에서, 하나의 명령어를 또 다른 것에 대해 우선순위화하기 위한 정보를 결정할 수 있다. 추가 실시예에서, 그와 같은 우선순위화 정보는 명령어들 간의 타이-브레이킹에 사용될 수 있다. 그와 같은 타이들은 "A"에 나타난 것처럼 비트들에 대한 수정으로부터 유래할 수 있다. 추가 실시예에서, MM1(2012)은 각각의 열에 대한 단일 값을 결정할지도 모르며, 여기에서 각각의 열은 X개의 계류중인 실행들(1834)의 각자의 way 또는 계류중인 실행과 연관된다. 그러므로, way0는 모든 행들에 대한 "B"에 대한 column0의 값을 창출하고, wayl은 모든 행들에 대한 "B"에 대한 column0의 값을 창출하고, 기타 등등. 수정된 로직 행렬 L'(2200)의 각각의 비트 "B"는 명령어가 디스패치 로직에 참여할 것인지를 나타낼 수 있다.
게다가, 하나의 실시예에서 각각의 비트 "B"는 우선순위 충돌을 해결하는데 사용될 수 있다. 그와 같은 우선순위 충돌은 비트 "A"로 만들어진 값들의 수정으로부터 비롯될 수 있다. 비트 "A"의 수정들은 "0"으로 재설정되는 로직 행렬 L(2100)의 일부 "1" 값들을 생성할 수 있다. 수정된 로직 행렬 L'(2200)의 값들의 주어진 행은 로직 행렬 L(2100)의 이전 대응하는 행보다 "A" 비트들에 따른 "1들"을 덜 가질 수 있다. 게다가, 수정된 로직 행렬 L'(2200)의 값들의 주어진 행은 지금 동일한 실행 포트(1832)에 대한 수정된 로직 행렬 L'(2200) 내의 또 다른 행으로서 동일한 수의 "1들"을 가질 수 있다. 이러한 타이들을 해결하기 위해, "B"는 도 23과 관련하여 설명된 바와 같이 로직 OR 연산에서 "A"와 조합될 수 있다.
하나의 실시예에서, 각각의 비트 "B"는 way의 PB 벡터(2006) 정보의 포트 N 값(WayjPB[N]) 및 연관된 way의 유효성 비트(1920)(WayjV)에 로직 AND 연산을 수행함으로써 만들어질 수 있다. 결과는 부정되고 비트 "B"로서 저장될 수 있다. 연관된 way 내의 명령어가 유효하고 MM2(2014)의 실행 포트 N에 바인딩된다면, 연관된 열 내의 각각의 비트 "B"는 "0"으로 설정될 것이다. 그러므로, 비트 "B"의 "0"은 연관된 way가 포트 N에 대한 명령어 선택에 참여하고 있는 것을 나타낼 수 있다. 그렇지 않으면, 비트 "B"는 "1"에 설정될 수 있고, 참여가 없는 것으로 나타낼 수 있다.
도 23은 본 개시 내용의 실시예에 따르면, 또 다른 수정된 로직 행렬 L"(2300) 및 MM2(2014)의 예시적 동작을 설명한다. 도 23의 동작들은 Y개의 실행 포트들(1832) 각각에 대해 수행될 수 있다. 도 23은 주어진 실행 포트 N에 대한 것들을 설명한다. MM2(2014)는 MM2(2014)에 의해 컴파일된 데이터의 타이-브레이킹 및 다른 해석을 수행할 수 있다.
그것의 입력으로서, MM2(2014)는 수정된 로직 행렬 L'(2200)을 받아들일 수 있다. MM2(2014)는 행렬 분석을 이용하여 수정된 로직 행렬 L'(2200)의 각각의 요소로부터의 정보의 2개의 비트들로부터 정보의 단일 비트를 결정할 수 있다. 수정된 로직 행렬 L"(2300)의 정보의 결과적인 비트는 주어진 실행 포트 N에 대한 적용을 위해 행렬의 주어진 행과 연관된 명령어의 우선순위를 나타낼 수 있다. 하나의 실시예에서, 만약 있다면, 모든 "1들"을 포함하는 로직 행렬 L"(2300)의 행은, 계류중인 명령어들(1834) 중 실행 포트 N(1834)에 라우팅되는 명령어에 해당될 수 있다.
상술한 바와 같이, 수정된 로직 행렬 L'(2200)의 위치(i, j)의 각각의 요소에서, 비트 "A"는, RPO, 유효성, 및 포트 바인딩을 고려하여, 실행 포트 N에 대해서 instructionj에 대한 instructioni의 우선순위를 설명할 것이다. 예를 들어, 위치(i, j)에서의 주어진 비트의 "A"에 대한 "1" 값은 wayi가 wayj보다 더 큰 우선순위가 주어지는 것을 나타낼 수 있다. "0" 값은 2개의 way들이 동일한 우선순위를 주어진다는 것을 의미한다. 게다가, 상술한 바와 같이, 수정된 로직 행렬 L'(2200)의 위치(i, j)에서의 각각의 요소에서, 비트 "B"는 instruction 또는 way가 실행 포트 N에 대한 명령어 선택에 참여하고 있는 것을 ("0"으로) 예시할 것이다. 게다가, 비트 "B"는 그렇지 않은 경우 그들 각자의 행 내의 "1들"의 수에 대하여 타이되는 2개의 명령어들 간의 우선순위를 결정하는데 도울 수 있다.
하나의 실시예에서, MM2(2014)는 로직 OR 연산을 수정된 행렬 L'(2200)의 각각의 요소에 적용할 수 있다. 그 결과는 사이즈 X × X의 수정된 로직 행렬 L"(2300)을 포함할 수 있고, 여기에서 수정된 로직 행렬 L"(2300)의 각각의 요소(i, j)는 L'i,j OR L'j와 동일하다.
MM2(2014)에 의해 실행된 우선순위 분석은 진리값 표(2302)에 설명될 수 있다. 수정된 로직 행렬 L'(2100)의 값들이 주어지면, 일정한 결과들이 설명된다. 예를 들어, 2304 및 2308에서, Aij는 0 또는 1이고 Bj는 0이면, Bj가 0이라는 사실은 wayj가 실행 포트에 대한 명령어 선택에 참여하는 것을 예시한다. Aij 내에 포함된 어떠한 값들도 마지막 고찰을 위해 전달되어야 한다. 그러므로, 하나의 실시예에서, 주어진 계류중인 명령어(1834)가 실행 포트(1832)에 바인딩되고 계류중인 명령어(1834)는 활성인 스트랜드(1824)로부터의 것이면, 다른 명령어들에 대한 명령어의 우선순위가 고려될 것이다.
또 다른 예에서는, 2306 및 2310에서, Aij가 0 또는 1이고 Bj가 1이면, Bj가 1이라는 사실은 wayj가 실행 포트에 대한 명령어 선택에 참여하지 않을 것을 예시한다. Aij의 값들과 상관없이, wayj가 wayi보다 더 작은 우선순위를 받아야 한다. 따라서, wayi는 "1"로 전달되어야 한다. Wayi에 대한 행 내의 "1" 값은 그것의 우선순위를 증가시킬 것이다. 그러므로, 하나의 실시예에서, 주어진 계류중인 명령어(1834)가 실행 포트(1832)과 바인딩되지 않으면, 또는 주어진 계류중인 명령어(1834)가 비활성 스트랜드(1824)로부터의 것이라면, 다른 명령어들에 대한 명령어의 우선순위는 감소되어야 한다.
결과적인 수정된 행렬 L"(2300)은 다른 모든 행들은 모두 "0들"이면서 모든 "1들"을 갖는 단일 행을 포함할 수 있다. 이것은 따라서 실행 포트 N(1832)에 라우팅될 계류중인 명령어들(1834) 중 단일의 하나에 해당하는 행을 식별할 수 있다.
도 24는 본 개시 내용의 실시예에 따른, MM3(2016)의 예시적 동작을 설명한다. 하나의 실시예에서, 도 24는 실행 포트(1832)에 특정된 명령어를 출력하기 위해 명령어 셀렉터(2018)의 예시적 동작을 또한 설명할 수 있다. 도 24의 동작들은 Y개의 실행 포트들(1832) 각각에 대해 수행될 수 있다. 도 24는 주어진 실행 포트 N에 대한 것들을 설명한다. MM3(2016) 및 명령어 셀렉터(2018)는 계류중인 명령어들(1834)로부터 가장 적절한 명령어를 선택하여 실행 포트(1832)에 출력할 수 있다.
MM3(2016)은 수정된 로직 행렬 L"(2300)을 그것의 입력으로 받아들일 수 있다. 수정된 로직 행렬 L"(2300)의 각 행은 어느 행이 모든 "1들"을 포함하는지 결정하기 위해 평가받을 수 있다. 하나의 실시예에서, 그와 같은 평가는 로직 AND 연산을 각각의 행의 모든 요소에 적용함으로써 수행될 수 있다. 그 결과는 벡터 또는 1 × Y 행렬을 포함할 수 있다. 또 다른 실시예에서, 그 결과는 선택되어 실행 포트(1832)에 라우팅되는 계류중인 명령어들(1834)의 인덱스에 해당하는 위치에서의 단일의 "1"를 포함할 수 있다. 그러한 위치는 M으로서 지칭될 수 있다. 그것이 나머지 요소들이 "0"이면서 단일의 "1"을 포함하기 때문에, 디스패치 벡터는 D로서 지정될 수 있고 "원-핫" 값을 포함할 수 있다.
MM3(2016)은 지정된 명령어를 선택하여 이를 실행 포트(1832)에 라우팅하기 위해 프로세서(1804)의 임의의 적절한 요소에 디스패치 벡터 D를 전달할 수 있다. 하나의 실시예에서, MM3(2016)은 디스패치 벡터 D를 명령어 셀렉터(2018)에 전달할 수 있다. 명령어 셀렉터(2018)는 계류중인 명령어들(1834)로부터 위치 M을 식별하고 이어서 요소 M을 선택하기 위해서 디스패치 벡터 D를 파싱하기 위해, 멀티플렉서 또는 다른 인스턴스 동작과 같은, 임의의 적절한 메커니즘을 이용할 수 있다. 결과적인 명령어는 지정된 실행 포트(1832)에 라우팅될 수 있다.
처리 행렬(2002)의 실행은 단일 명령어가 각각의 사이클마다 실행 포트들(1832) 각각에 로딩되도록 단일 실행 사이클 내에 병렬로 수행될 수 있다.
도 25는 본 개시 내용의 실시예에 따라, 명령어들을 디스패칭하기 위한 방법(2500)의 예시적인 실시예를 설명한다. 하나의 실시예에서, 방법(2500)은 멀티-스트랜드 비순차적 프로세서 상에서 수행될 수 있다. 방법(2500)은 임의의 적절한 포인트에서 시작할 수 있고 임의의 적절한 순서로 실행할 수 있다. 일 실시예에서, 방법(2500)은 2505에서 시작할 수 있다.
2505에서, 프로세서 상에서 실행되기 위한 명령어들은, 예를 들어, 프런트 엔드에 의해 페치될 수 있다. 명령어들은 프로세서의 다양한 실행 유닛들의 Y개의 상이한 실행 포트들에 의해 실행되기 위한 X개의 상이한 스트랜드들에 명령어들을 포함할 수 있다. 2510에, 각각의 스트랜드의 헤드에 있는 명령어는 식별될 수 있다. 그러므로, Y개의 상이한 실행 포트들 상에서 실행되기 위한 X개의 상이한 계류중인 명령어들이 있을 수 있다. 계류중인 명령어들은 플롭들(flops)과 같은, 하드웨어 구조들의 제1 세트에 저장될 수 있다. 2510 및 후속 단계들은 ISU에 의해 수행될 수 있다.
하나의 실시예에서, 2515에서 각각의 명령어마다, 명령어가 준비되어 있는 피연산자를 포함하는지가 결정될 수 있다. 그러한 결정은, 예를 들어, 명령어에 대한 데이터의 목적지 및 모든 소스들이 이용 가능한 경우를 결정함으로써 이루어질 수 있다. 또 다른 실시예에서, 명령어가 발생되는 스트랜드가 활성인 경우가 결정될 수 있다. 그러한 결정은 예를 들어, 스레드가 취소되거나 제거된 지를 결정함으로써 이루어질 수 있다. 피연산자들이 준비되고 스트랜드가 존속하면, 방법(2500)은 2520으로 진행할 수 있다. 피연산자들이 준비되지 않고 스트랜드가 존속하지 않으면, 방법(2500)은 2525로 진행할 수 있다.
2520에서, 명령어가 유효하다는 것이 결정될 수 있다. 하나의 실시예에서, 그와 같은 유효성에 대한 정보는 명령어와 함께 저장될 수 있다. 예를 들어, 그러한 정보가 저장될 수 있지만, 단지 유효성 비트일뿐이다. 방법(2500)은 2530으로 진행할 수 있다.
2525에, 명령어가 무효인 것이 결정될 수 있다. 하나의 실시예에서, 그와 같은 무효성에 대한 정보는 명령어와 함께 저장될 수 있다. 예를 들어, 그러한 정보가 저장될 수 있지만, 단지 유효성 비트일뿐이다. 방법(2500)은 2530으로 진행할 수 있다.
2530에, 하나의 실시예에서, RPO 우선순위 행렬 L이 결정될 수 있다. 행렬은 또 다른 것과 비교하여 각각의 명령어의 행렬 비교를 수행함으로써 생성될 수 있다. 예를 들어, 행렬의 각각의 위치(i j)에서, instructioni의 RPO가 instructionj의 RPO 미만인 경우(더 높은 우선순위를 나타내는), (i, j)에서의 행렬은 "1"로 설정된다.
2540 내지 2565의 다음과 같은 요소들은 각각의 실행 포트 N에 대해 수행될 수 있다. 게다가, 각각의 포트의 성능은 병렬로 되어 있을 수 있다. 게다가, 이들은 전부 싱글 클럭 사이클 내에 수행될 수 있다. 다음은 주어진 실행 포트 N에 적용된 것처럼 논의된다. 게다가, 명령어들은 플롭들과 같은, 하드웨어 구조들의 제2 세트에 전달될 수 있다.
2540에서, 각각의 명령어의 유효성뿐만 아니라, 각각의 명령어로부터의 실행 포트 N에 대한 포트 바인딩 정보가 결정될 수 있다. 그와 같은 정보는 입력으로 수신될 수 있다.
2545에서, 하나의 실시예에서, 우선순위 행렬 L 내의 요소들의 RPO 우선순위는 바인딩 정보 및 유효성에 기초하여 낮아질 수 있다. 예를 들어, 명령어가 RPO로부터 행렬 L 내의 그것의 요소들에 우선순위가 주어지지만, 명령어들이 제거된 스트랜드들로부터 있게 되고, 명령어들은 준비되지 않거나, 명령어들이 현재 고려된 실행 포트 N에 바인딩되지 않으면, 이전에 확립된 우선순위는 제거되거나 낮아진다. 명령어들이 존속하는 스트랜드들로부터 있다면, 명령어들이 준비되고, 명령어들이 현재 고려된 실행 포트 N에 바인딩되면, 이전에 RPO 우선순위가 유지될 수 있다. 이것들은 팩터들에 대한 로직 AND를 적용하고 수정된 로직 행렬 L'에 제1 비트로서 그 결과를 저장함으로써 수행될 수 있다.
2550에서, 각각의 명령어에 대한 다른 명령어들의 상대적 우선순위가 결정될 수 있다. 그러한 결정은 바인딩 정보 및 유효성 정보를 이용하여 이루어질 수 있다. 바인딩 정보가 현재 실행 포트 N에 특정할 수 있기 때문에, 실행 포트 N에 바인딩된 명령어는 현재 실행 포트 N에 바인딩되지 않은 또 다른 실행에 대한 우선순위화 정보를 수신할 수 있다. 게다가, 유효 명령어는 무효 명령어에 대해 우선순위화될 수 있다.
2555에서, 명령어들 간의 타이들 또는 모호성은 2545의 조정된 RPO 우선순위에 적용된 2550의 상태적 우선순위를 이용하여 해결될 수 있다. 유효하지 않거나, 해당 포트에 바인딩되지 않은 명령어들은 그들이 모든 (0들)을 포함하도록 마스킹될 수 있다. 게다가, 수정된 로직 행렬 내의 각각의 행은 모든 "0들" 또는 모든 "1들"을 포함할 수 있다.
2560에서, "원-핫" 벡터는 수정된 로직 행렬 내의 각각의 행의 모든 요소들에 로직 AND를 적용함으로써 결정될 수 있다(각각의 행은 명령어에 해당한다). 벡터는 주어진 실행 포트 N에 출력되는 명령어의 인덱스에서 "1"를 포함할 수 있다. 2565에서, 명령어가 로딩될 수 있다.
2570에서, 명령어들이 실행될 수 있다. 2575에서, 반복할 지가 결정될 수 있다. 만약 그렇다면, 방법(2500)은 2505로 진행할 수 있다. 그렇지 않다면, 방법(2500)은 종결할 수 있다.
방법(2500)은 임의의 적절한 기준에 의해 개시될 수 있다. 게다가, 방법(2500)이 특별한 요소들의 동작을 설명할지라도, 방법(2500)은 임의의 적절한 조합 또는 타입의 요소들에 의해 수행될 수 있다. 예를 들어, 방법(2500)은 도 1-24에 예시된 요소들 또는 방법(2500)을 구현하기 위해 동작 가능한 임의의 다른 시스템에 의해 구현될 수 있다. 따라서, 방법(2500)에 대한 양호한 초기화 지점 및 방법(2500)을 구성하는 요소들의 순서는 선택된 구현에 좌우될 수 있다. 일부 실시예들에서, 일부 요소들은 선택적으로 생략되거나, 재구성되거나, 반복되거나, 조합될 수 있다. 예를 들어, 요소들(2540-2565)의 다수의 분기들은 프로세서의 각각의 실행 포트에 대해 병렬로 수행될 수 있다. 또 다른 예에서, 요소들(2515-2525)은 각각의 계류중인 명령어에 대해 병렬로 수행될 수 있다.
본원에 설명된 메커니즘들의 실시예들은 하드웨어, 소프트웨어, 펌웨어, 또는 이러한 구현 방법들의 조합으로 구현될 수 있다. 본 개시 내용의 실시예들은 적어도 하나의 프로세서, 스토리지 시스템(휘발성 및 불휘발성 메모리 및/또는 스토리지 요소들을 포함함), 적어도 하나의 입력 디바이스, 및 적어도 하나의 출력 디바이스를 포함하는 프로그램 가능한 시스템들 상에서 실행하는 컴퓨터 프로그램들 또는 프로그램 코드로서 구현될 수 있다.
프로그램 코드는 본원에 설명된 기능들을 수행하여 출력 정보를 생성하기 위해 입력 명령어들에 적용될 수 있다. 출력 정보는 공지된 방식으로 하나 이상의 출력 디바이스들에 적용될 수 있다. 본 출원의 목적으로, 처리 시스템은 예를 들어, 디지털 신호 프로세서(DSP), 마이크로컨트롤러, 주문형 집적 회로(ASIC), 또는 마이크로프로세서와 같은 프로세서를 갖는 임의의 시스템을 포함할 수 있다.
프로그램 코드는 처리 시스템과 통신하기 위해 고레벨 절차 또는 객체 지향 프로그래밍 언어로 구현될 수 있다. 프로그램 코드는, 또한, 요구되는 경우, 어셈블리 또는 기계 언어로 구현될 수 있다. 사실상, 본원에 설명된 메커니즘들은 임의의 특정 프로그래밍 언어로 범위가 한정되지 않는다. 어느 경우에나, 언어는 컴파일되거나 해석되는 언어일 수 있다.
적어도 일 실시예의 하나 이상의 양태들은 머신에 의해 판독될 때 머신으로 하여금 본원에서 설명된 기술들을 수행하기 위한 로직을 제조하게 하는, 프로세서 내의 다양한 로직을 표현하는, 머신 판독 가능 매체 상에 저장된 전형적인 명령어들에 의해 구현될 수 있다. "IP 코어들"로서 알려진 그러한 표현들은 유형의 머신 판독 가능 매체 상에 저장될 수 있으며, 다양한 고객들 또는 제조 설비에 제공되어, 로직 또는 프로세서를 실제로 제조하는 제조 기계들 내에 로딩될 수 있다. 그와 같은 머신-판독가능 저장 매체는 상술한 것들을 포함할 수 있다.
따라서, 본 개시 내용의 실시예들은 또한, 명령어들을 포함하거나 또는 본원에 설명된 구조들, 회로들, 장치들, 프로세서들 및/또는 시스템 특징들을 정의하는, HDL(Hardware Description Language)와 같은 설계 데이터를 포함하는 비-일시적 유형의 머신 판독 가능 매체를 포함할 수 있다. 이러한 실시예들은 프로그램 제품들로서도 지칭될 수 있다.
일부 경우들에서, 명령어 변환기는 소스 명령어 세트로부터 타겟 명령어 세트로 명령어를 변환하는데 사용될 수 있다. 예를 들어, 명령어 변환기는 코어에 의해 처리될 하나 이상의 다른 명령어들로 명령어를 (예를 들어, 정적 바이너리 변환, 동적 컴필레이션을 포함하는 동적 바이너리 변환을 이용하여) 번역하거나, 모프하거나, 에뮬레이트하거나, 또는 다른 방식으로 변환할 수 있다. 명령어 변환기는 소프트웨어, 하드웨어, 펌웨어, 또는 그의 조합으로 구현될 수 있다. 명령어 변환기는 프로세서, 오프 프로세서, 또는 파트-온(part-on) 및 파트-오프(part-off) 프로세서일 수 있다.
따라서, 적어도 하나의 실시예에 따른 하나 이상의 명령어들을 수행하기 위한 기술들이 개시된다. 소정의 예시적 실시예들이 설명되었고 첨부 도면들에 도시되었지만, 그러한 실시예들이 단지 예시적인 것일 뿐이지 다른 실시예들에 대해 제한적인 것이 아니며, 이 개시 내용을 숙독한 통상의 기술자라면 다양한 다른 변형들이 착안될 수 있으므로, 이러한 실시예들이 도시되고 설명된 특정 구성들 및 배열들로만 제한되지 않는다는 것을 이해해야 한다. 빠르게 성장하고 추가의 향상이 용이하게 예견되지 않는 이와 같은 기술 영역에서, 개시된 실시예들은 본 개시 내용의 원리들 또는 첨부된 청구범위를 벗어나지 않고 기술적 향상들을 가능하게 함으로써 배치 및 상세에서 용이하게 수정가능하다.

Claims (20)

  1. 프로세서로서,
    하나 이상의 실행 포트들 상에 로딩될 복수의 스트랜드들(strands)로 분할된 명령어 스트림을 페치(fetch)하기 위한 제1 로직;
    복수의 계류중인 명령어들을 식별하기 위한 제2 로직 - 각각의 계류중인 명령어는 상기 스트랜드들 중 하나의 각자의 헤드에 있음 -;
    상기 스트랜드들 중 어느 것이 활성인지를 결정하기 위한 제3 로직;
    상기 계류중인 명령어들 각각의 프로그램 순서를 결정하기 위한 제4 로직; 및
    각각의 계류중인 명령어의 프로그램 순서 및 각각의 스트랜드가 활성인지의 여부에 기초하여 상기 계류중인 명령어들을 상기 실행 포트들에 매칭시키기 위한 제5 로직
    을 포함하는, 프로세서.
  2. 제1항에 있어서,
    상기 실행 포트들 중 하나에 대한 상기 계류중인 명령어들 중 하나의 포트 바인딩(port binding)을 결정하기 위한 제6 로직; 및
    각각의 계류중인 명령어의 프로그램 순서, 각각의 스트랜드가 활성인지의 여부, 및 상기 포트 바인딩에 기초하여 상기 계류중인 명령어들을 상기 실행 포트들에 매칭시키기 위한 제7 로직을 더 포함하는, 프로세서.
  3. 제1항에 있어서, 상기 계류중인 명령어들을 상기 실행 포트들에 매칭시키기 위한 상기 제5 로직은 또한 단일 프로세서 클럭 사이클 내에서 실행하는, 프로세서.
  4. 제1항에 있어서, 상기 실행 포트들 중 주어진 하나에 대한 원-핫 벡터(one-hot vector)를 생성하기 위한 제6 로직을 더 포함하고, 상기 벡터는 상기 주어진 실행 포트에 할당될 상기 계류중인 명령어들 중 하나의 인덱스에서의 단일 포지티브 비트를 포함하는, 프로세서.
  5. 제1항에 있어서,
    상기 계류중인 명령어들을 제1 단계에서 저장하기 위한 제6 로직;
    실행을 위한 상기 계류중인 명령어들에 대해 필요 데이터가 이용 가능한지 여부를 평가하기 위한 제7 로직;
    실행을 위한 상기 계류중인 명령어들에 대해 필요 데이터가 이용 가능하다는 평가에 기초하여 상기 계류중인 명령어들을 제2 단계로 진행(advance)시키기 위한 제8 로직; 및
    상기 제2 단계에서 상기 계류중인 명령어들 각각에 대한 유효성 비트(validity bit)를 저장하기 위한 제9 로직 - 상기 유효성 비트는 각자의 스트랜드가 활성이고 실행을 위한 각자의 계류중인 명령어에 대해 필요 데이터가 이용 가능한지 여부를 나타냄 -
    을 더 포함하는, 프로세서.
  6. 제1항에 있어서,
    상기 계류중인 명령어들 각각의 프로그램 순서와 다른 계류중인 명령어들의 프로그램 순서의 행렬 비교를 수행하고 그 결과를 로직 행렬에 저장하기 위한 제6 로직 - 상기 계류중인 명령어들 각각은 상기 로직 행렬에서 각자의 행에 의해 표현되고, 상기 계류중인 명령어들 각각의 우선순위는 상기 각자의 행에서 포지티브 비트들의 수량에 의해 표현됨 -; 및
    상기 실행 포트들 중 하나와 연관된 수정된 로직 행렬을 생성하기 위해 상기 로직 행렬에서 상기 각자의 계류중인 명령어들 각각에 대한 포지티브 비트들을 조정하기 위한 제7 로직 - 상기 조정은 각자의 스트랜드가 활성인지의 여부에 기초함 -
    을 더 포함하는, 프로세서.
  7. 제6항에 있어서,
    상기 수정된 로직 행렬 및 포트 바인딩 정보에 기초하여 원-핫 디스패치 벡터(one-hot dispatch vector)를 생성하기 위한 제8 로직을 더 포함하고, 상기 벡터는 상기 수정된 로직 행렬과 연관된 상기 실행 포트들 중 하나에 할당될 상기 계류중인 명령어들 중 하나의 인덱스에서의 단일 포지티브 비트를 포함하는, 프로세서.
  8. 프로세서 내에서,
    하나 이상의 실행 포트들 상에 로딩하기 위한 복수의 스트랜드들로 분할된 명령어 스트림을 페치하는 단계;
    복수의 계류중인 명령어들을 식별하는 단계 - 각각의 계류중인 명령어는 상기 스트랜드들 중 하나의 각자의 헤드에 있음 -;
    상기 스트랜드들 중 어느 것이 활성인지를 결정하는 단계;
    상기 계류중인 명령어들 각각의 프로그램 순서를 결정하는 단계; 및
    각각의 계류중인 명령어의 프로그램 순서 및 각각의 스트랜드가 활성인지의 여부에 기초하여 상기 계류중인 명령어들을 상기 실행 포트들에 매칭시키는 단계
    를 포함하는, 방법.
  9. 제8항에 있어서,
    상기 실행 포트들 중 하나에 대한 상기 계류중인 명령어들 중 하나의 포트 바인딩을 결정하는 단계; 및
    각각의 계류중인 명령어의 프로그램 순서, 각각의 스트랜드가 활성인지의 여부, 및 상기 포트 바인딩에 기초하여 상기 계류중인 명령어들을 상기 실행 포트들에 매칭시키는 단계를 더 포함하는, 방법.
  10. 제8항에 있어서, 상기 계류중인 명령어들을 상기 실행 포트들에 매칭시키는 단계는 단일 프로세서 클럭 사이클 내에 실행되는, 방법.
  11. 제8항에 있어서, 상기 실행 포트들 중 주어진 하나에 대한 원-핫 벡터를 생성하는 단계를 더 포함하고, 상기 벡터는 상기 주어진 실행 포트에 할당될 상기 계류중인 명령어들 중 하나의 인덱스에서의 단일 포지티브 비트를 포함하는, 방법.
  12. 제8항에 있어서,
    상기 계류중인 명령어들을 제1 단계에서 저장하는 단계;
    실행을 위한 상기 계류중인 명령어들에 대해 필요 데이터가 이용 가능한지 여부를 평가하는 단계;
    실행을 위한 상기 계류중인 명령어들에 대해 필요 데이터가 이용 가능하다는 평가에 기초하여 상기 계류중인 명령어들을 제2 단계로 진행시키는 단계; 및
    상기 제2 단계에서 상기 계류중인 명령어들 각각에 대한 유효성 비트를 저장하는 단계 - 상기 유효성 비트는 각자의 스트랜드가 활성이고 실행을 위한 각자의 계류중인 명령어에 대해 필요 데이터가 이용 가능한지 여부를 나타냄 -
    를 더 포함하는, 방법.
  13. 제8항에 있어서,
    상기 계류중인 명령어들 각각의 프로그램 순서와 다른 계류중인 명령어들의 프로그램 순서의 행렬 비교를 수행하고 그 결과를 로직 행렬에 저장하는 단계 - 상기 계류중인 명령어들 각각은 상기 로직 행렬에서 각자의 행에 의해 표현되고, 상기 계류중인 명령어들 각각의 우선순위는 상기 각자의 행에서 포지티브 비트들의 수량에 의해 표현됨 -; 및
    상기 실행 포트들 중 하나와 연관된 수정된 로직 행렬을 생성하기 위해 상기 로직 행렬에서 상기 각자의 계류중인 명령어들 각각에 대한 포지티브 비트들을 조정하는 단계 - 상기 조정은 각자의 스트랜드가 활성인지의 여부에 기초함 -
    를 더 포함하는, 방법.
  14. 시스템으로서,
    하나 이상의 실행 포트들 상에 로딩하기 위한 복수의 스트랜드들로 분할된 명령어 스트림을 페치하기 위한 제1 로직;
    복수의 계류중인 명령어들을 식별하기 위한 제2 로직 - 각각의 계류중인 명령어는 상기 스트랜드들 중 하나의 각자의 헤드에 있음 -;
    상기 스트랜드들 중 어느 것이 활성인지를 결정하기 위한 제3 로직;
    상기 계류중인 명령어들 각각의 프로그램 순서를 결정하기 위한 제4 로직; 및
    각각의 계류중인 명령어의 프로그램 순서 및 각각의 스트랜드가 활성인지의 여부에 기초하여 상기 계류중인 명령어들을 상기 실행 포트들에 매칭시키기 위한 제5 로직
    을 포함하는, 시스템.
  15. 제14항에 있어서,
    상기 실행 포트들 중 하나에 대한 상기 계류중인 명령어들 중 하나의 포트 바인딩을 결정하기 위한 제6 로직; 및
    각각의 계류중인 명령어의 프로그램 순서, 각각의 스트랜드가 활성인지의 여부, 및 상기 포트 바인딩에 기초하여 상기 계류중인 명령어들을 상기 실행 포트들에 매칭시키기 위한 제7 로직을 더 포함하는, 시스템.
  16. 제14항에 있어서,
    상기 계류중인 명령어들을 상기 실행 포트들에 매칭시키기 위한 상기 제5 로직은 또한 단일 프로세서 클럭 사이클 내에 더 실행하는, 시스템.
  17. 제14항에 있어서, 상기 실행 포트들 중 주어진 하나에 대한 원-핫 벡터를 생성하기 위한 제6 로직을 더 포함하고, 상기 벡터는 상기 주어진 실행 포트에 할당될 상기 계류중인 명령어들 중 하나의 인덱스에서의 단일 포지티브 비트를 포함하는, 시스템.
  18. 제14항에 있어서,
    상기 계류중인 명령어들을 제1 단계에서 저장하기 위한 제6 로직;
    실행을 위한 상기 계류중인 명령어들에 대해 필요 데이터가 이용 가능한지 여부를 평가하기 위한 제7 로직;
    실행을 위한 상기 계류중인 명령어들에 대해 필요 데이터가 이용 가능하다는 평가에 기초하여 상기 계류중인 명령어들을 제2 단계로 진행시키기 위한 제8 로직; 및
    상기 제2 단계에서 상기 계류중인 명령어들 각각에 대한 유효성 비트를 저장하기 위한 제9 로직 - 상기 유효성 비트는 각자의 스트랜드가 활성이고 실행을 위한 각자의 계류중인 명령어에 대해 필요 데이터가 이용 가능한지 여부를 나타냄 -
    을 더 포함하는, 시스템.
  19. 제14항에 있어서,
    상기 계류중인 명령어들 각각의 프로그램 순서와 다른 계류중인 명령어들의 프로그램 순서의 행렬 비교를 수행하고 그 결과를 로직 행렬에 저장하기 위한 제6 로직 - 상기 계류중인 명령어들 각각은 상기 로직 행렬에서 각자의 행에 의해 표현되고, 상기 계류중인 명령어들 각각의 우선순위는 상기 각자의 행의 포지티브 비트들의 수량에 의해 표현됨 -; 및
    상기 실행 포트들 중 하나와 연관된 수정된 로직 행렬을 생성하기 위해 상기 로직 행렬에서 상기 각자의 계류중인 명령어들 각각에 대한 포지티브 비트들을 조정하기 위한 제7 로직 - 상기 조정은 각자의 스트랜드가 활성인지의 여부에 기초함 -
    을 더 포함하는, 시스템.
  20. 제14항에 있어서,
    상기 수정된 로직 행렬 및 포트 바인딩 정보에 기초하여 원-핫 디스패치 벡터를 생성하기 위한 제8 로직을 더 포함하고, 상기 벡터는 상기 수정된 로직 행렬과 연관된 상기 실행 포트들 중 하나에 할당될 상기 계류중인 명령어들 중 하나의 인덱스에서의 단일 포지티브 비트를 포함하는, 시스템.
KR1020167023348A 2014-03-27 2014-03-27 다수의 스트랜드들로부터 명령어들을 디스패칭하기 위한 프로세서 로직 및 방법 KR20160113677A (ko)

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