KR20160109647A - Thin film transistor substrate and method of manufacturing the same - Google Patents
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Abstract
Description
본 발명은 박막 트랜지스터에 관한 것으로서, 보다 구체적으로는 산화물 반도체를 이용한 박막 트랜지스터에 관한 것이다. The present invention relates to a thin film transistor, and more particularly, to a thin film transistor using an oxide semiconductor.
박막 트랜지스터는 액정 디스플레이 장치(Liquid Crystal Display Device) 또는 유기 발광 디스플레이 장치(Organic Light Emitting Display Device) 등과 같은 디스플레이 장치의 스위칭 소자로서 널리 이용되고 있다. The thin film transistor is widely used as a switching element of a display device such as a liquid crystal display device or an organic light emitting display device.
박막 트랜지스터의 동작 특성은 액티브층을 구성하는 반도체에 의해 크게 의존하기 때문에, 고속의 동작특성을 갖는 박막 트랜지스터를 얻기 위해서는 전자 이동도에서 한계가 있는 비정질 실리콘 이외의 다른 반도체 물질을 액티브층에 적용할 필요가 있고, 그에 따라서 산화물 반도체를 액티브층의 재료로 이용하는 방안이 고안되었다. Since the operation characteristics of the thin film transistor depend greatly on the semiconductor constituting the active layer, in order to obtain a thin film transistor having high-speed operation characteristics, a semiconductor material other than amorphous silicon having a limitation in electron mobility is applied to the active layer And accordingly, a method of using an oxide semiconductor as a material for the active layer has been devised.
상기 산화물 반도체는 전자 이동도가 매우 우수하며 얇은 두께의 나노미터 수준에서도 그 특성을 유지할 수 있고, 또한, 광을 투과시킬 수도 있어 투명한 표시장치의 구현을 가능하게 할 수도 있다. The oxide semiconductor has excellent electron mobility and can maintain its characteristics even at a thin nanometer level, and can also transmit light, thereby enabling a transparent display device to be realized.
이하, 도면을 참조로 종래의 산화물 반도체를 이용한 박막 트랜지스터 기판에 대해서 설명하기로 한다. Hereinafter, a conventional thin film transistor substrate using an oxide semiconductor will be described with reference to the drawings.
도 1은 종래의 박막 트랜지스터 기판의 개략적인 단면도이다. 1 is a schematic cross-sectional view of a conventional thin film transistor substrate.
도 1에서 알 수 있듯이, 종래의 박막 트랜지스터 기판은, 기판(substrate)(10), 게이트 전극(gate electrode)(20), 게이트 절연막(gate insulating film)(30), 액티브층(active layer)(40), 에치 스톱퍼(etch stropper)(50), 소스 전극(source electrode)(61), 및 드레인 전극(drain electrode)(62)을 포함하여 이루어진다. 1, a conventional thin film transistor substrate includes a substrate 10, a
상기 게이트 전극(20)은 상기 기판(10) 상에 패턴 형성되어 있다. The
상기 게이트 절연막(30)은 상기 게이트 전극(20) 상에 형성되어 있다. 특히, 상기 게이트 절연막(30)은 상기 기판(10)의 전체면 상에 형성되어 있다. The
상기 액티브층(40)은 상기 게이트 절연막(30) 상에 패턴 형성되어 있다. 상기 액티브층(40)은 전자가 이동하는 채널로 기능하는 것으로서, 산화물 반도체로 이루어진다. The
상기 에치 스톱퍼(50)는 상기 액티브층(40) 상에 형성되어 상기 액티브층(40)의 상면이 식각되는 것을 방지한다. The
상기 소스 전극(61)과 상기 드레인 전극(62)은 상기 에치 스톱퍼(50) 상에서 서로 마주하면서 이격되어 있다. 이와 같은 소스 전극(61)과 상기 드레인 전극(62)은 상기 에치 스톱퍼(50) 상에서 상기 액티브층(40) 방향으로 연장되어 있으며, 그에 따라 상기 액티브층(40)과 연결되어 있다. The
이와 같은 종래의 박막 트랜지스터 기판은 다음과 같은 단점이 있다. Such a conventional thin film transistor substrate has the following disadvantages.
종래의 경우, 상기 게이트 절연막(30)과 상기 액티브층(40) 사이의 계면에서 이온 트랩(trap)이 증가하여 전자의 이동도(mobility)가 감소되고 누설전류가 증가하고 문턱 전압이 높아져 소자 특성이 저하되는 문제가 있다. Conventionally, ion traps increase at the interface between the
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 게이트 절연막과 액티브층 사이의 계면에서 이온 트랩(trap)을 줄임으로써 전자의 이동도(mobility)를 높이고 누설전류를 줄이고 문턱 전압을 낮출 수 있는 박막 트랜지스터 기판 및 그 제조방법을 제공하는 것을 목적으로 한다. The present invention has been devised to overcome the above-described problems of the prior art, and it is an object of the present invention to reduce the ion trap at the interface between the gate insulating film and the active layer, thereby increasing the mobility of electrons, And a method of manufacturing the same.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 기판; 상기 기판 상에 구비된 게이트 절연막; 상기 게이트 절연막 상에 구비된 액티브층; 및 상기 게이트 절연막과 상기 액티브층 사이에 구비된 제1 버퍼층을 포함하여 이루어지고, 상기 액티브층은 상기 제1 버퍼층과 접하는 제1 도핑층 및 상기 제1 도핑층 상에 구비된 산화물 반도체층을 포함하여 이루어진 박막 트랜지스터 기판을 제공한다.According to an aspect of the present invention, there is provided a plasma display panel comprising: a substrate; A gate insulating film provided on the substrate; An active layer provided on the gate insulating layer; And a first buffer layer provided between the gate insulating layer and the active layer, wherein the active layer includes a first doping layer in contact with the first buffer layer and an oxide semiconductor layer provided on the first doping layer A thin film transistor substrate is provided.
상기 제1 도핑층은 상기 산화물 반도체층을 구성하는 산화물 반도체에 상기 제1 버퍼층에 포함된 물질이 도핑되어 이루어질 수 있다. The first doping layer may be formed by doping an oxide semiconductor constituting the oxide semiconductor layer with a material contained in the first buffer layer.
상기 제1 버퍼층에 가까운 상기 제1 도핑층의 부분의 도핑 농도는 상기 산화물 반도체층에 가까운 상기 제1 도핑층의 부분의 도핑 농도보다 높을 수 있다. The doping concentration of the portion of the first doping layer close to the first buffer layer may be higher than the doping concentration of the portion of the first doping layer close to the oxide semiconductor layer.
상기 제1 도핑층의 도핑 농도는 상기 제1 버퍼층에서부터 상기 산화물 반도체층으로 갈수록 점차로 작아질 수 있다 .The doping concentration of the first doping layer may gradually decrease from the first buffer layer to the oxide semiconductor layer.
상기 제1 도핑층에 도핑된 물질로서 상기 제1 버퍼층에 포함된 물질은 상기 제1 버퍼층의 하면에서 상면까지 일정하게 함유될 수 있다. The material contained in the first buffer layer as a material doped in the first doping layer may be uniformly contained in the bottom surface of the first buffer layer.
상기 제1 도핑층에 도핑된 물질로서 상기 제1 버퍼층에 포함된 물질의 함량은 상기 제1 버퍼층보다 상기 제1 도핑층에 더 적을 수 있다. The content of the material contained in the first buffer layer as a material doped in the first doping layer may be smaller in the first doping layer than in the first buffer layer.
상기 제1 도핑층에 도핑된 물질로서 상기 제1 버퍼층에 포함된 물질은 알루미늄으로 이루어질 수 있다. The material included in the first buffer layer as the doped material in the first doping layer may be aluminum.
상기 액티브층 상에 구비된 에치 스톱퍼; 상기 액티브층과 상기 에치 스톱퍼 사이에 구비된 제2 버퍼층을 추가로 포함하여 이루어지고, 상기 액티브층은 상기 제2 버퍼층과 접하는 제2 도핑층을 추가로 포함하여 이루어질 수 있다. An etch stopper provided on the active layer; And a second buffer layer provided between the active layer and the etch stopper. The active layer may further include a second doping layer in contact with the second buffer layer.
상기 제2 도핑층은 상기 산화물 반도체층을 구성하는 산화물 반도체에 상기 제2 버퍼층에 포함된 물질이 도핑되어 이루어질 수 있다. The second doping layer may be formed by doping a material contained in the second buffer layer with an oxide semiconductor constituting the oxide semiconductor layer.
상기 제1 버퍼층은 Al2O3로 이루어지고, 상기 제1 도핑층은 알루미늄으로 도핑된 IGZO로 이루어지고, 상기 산화물 반도체층은 IGZO로 이루어질 수 있다. The first buffer layer may be made of Al 2 O 3 , the first doping layer may be made of IGZO doped with aluminum, and the oxide semiconductor layer may be made of IGZO.
상기 제1 버퍼층의 두께는 20 내지 40Å이고, 상기 제1 도핑층의 두께는 10 내지 20Å이고, 상기 산화물 반도체층은 300 내지 400Å일 수 있다. The thickness of the first buffer layer may be 20 to 40 ANGSTROM, the thickness of the first doping layer may be 10 to 20 ANGSTROM, and the oxide semiconductor layer may be 300 to 400 ANGSTROM.
본 발명은 또한, 기판 상에 게이트 절연막을 형성하는 공정; 상기 게이트 절연막 상에 제1 버퍼층을 형성하는 공정; 및 상기 제1 버퍼층 상에 액티브층을 형성하는 공정을 포함하여 이루어지고, 상기 액티브층을 형성하는 공정은 상기 제1 버퍼층 상에 제1 도핑층을 형성하고, 상기 제1 도핑층 상에 산화물 반도체층을 형성하는 공정을 포함하여 이루어진 박막 트랜지스터 기판의 제조 방법을 제공한다.The present invention also provides a method of manufacturing a semiconductor device, comprising the steps of: forming a gate insulating film on a substrate; Forming a first buffer layer on the gate insulating film; And forming an active layer on the first buffer layer, wherein the step of forming the active layer includes forming a first doped layer on the first buffer layer, forming an oxide semiconductor on the first doped layer, And a step of forming a thin film transistor substrate.
상기 제1 도핑층을 형성하는 공정 및 상기 산화물 반도체층을 형성하는 공정은, 하나의 공정 장비에서 도펀트를 투입하면서 산화물 반도체를 증착하여 상기 제1 도핑층을 형성하고, 이어서 상기 도펀트를 투입하지 않으면서 상기 산화물 반도체를 증착하여 상기 산화물 반도체층을 형성하는 공정으로 이루어질 수 있다. In the step of forming the first doping layer and the step of forming the oxide semiconductor layer, the first doping layer is formed by depositing an oxide semiconductor while doping the dopant in one processing equipment, and then, when the dopant is not supplied And depositing the oxide semiconductor to form the oxide semiconductor layer.
상기 도펀트의 투입농도를 조절하여 상기 제1 도핑층의 도핑 농도가 상기 제1 버퍼층에서부터 상기 산화물 반도체층으로 갈수록 점차로 작아질 수 있다. The doping concentration of the first doping layer may be gradually decreased from the first buffer layer to the oxide semiconductor layer by adjusting the doping concentration of the dopant.
상기 제1 도핑층을 형성하는 공정 및 상기 산화물 반도체층을 형성하는 공정은, 상기 제1 버퍼층 상에 산화물 반도체를 적층하여 상기 제1 버퍼층에 포함된 물질이 상기 산화물 반도체로 확산되어 상기 제1 도핑층이 형성되고, 상기 제1 버퍼층에 포함된 물질이 확산되지 않은 영역이 상기 산화물 반도체층을 구성할 수 있다. Wherein the first doping layer and the oxide semiconductor layer are formed by stacking an oxide semiconductor on the first buffer layer so that a material contained in the first buffer layer is diffused into the oxide semiconductor, And a region where the material contained in the first buffer layer is not diffused may constitute the oxide semiconductor layer.
상기 액티브층 상에 제2 버퍼층을 형성하는 공정; 및 상기 제2 버퍼층 상에 에치 스톱퍼를 형성하는 공정을 추가로 포함하고, 상기 액티브층을 형성하는 공정은 상기 제2 버퍼층과 접촉하는 제2 도핑층을 형성하는 공정을 추가로 포함할 수 있다. Forming a second buffer layer on the active layer; And forming an etch stopper on the second buffer layer, wherein the step of forming the active layer may further include forming a second doped layer in contact with the second buffer layer.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다. According to the present invention as described above, the following effects can be obtained.
본 발명의 일 실시예에 따르면, 게이트 절연막과 액티브층 사이에 제1 버퍼층이 형성되어 있기 때문에, 상기 게이트 절연막과 상기 액티브층 사이의 계면에서 이온 트랩(trap)이 줄어든다. 또한, 본 발명의 일 실시예에 따르면, 액티브층과 에치 스톱퍼 사이에 제2 버퍼층이 형성되어 있기 때문에, 상기 액티브층과 에치 스톱퍼 사이의 계면에서 이온 트랩(trap)이 줄어든다. 따라서, 전자 이동도(mobility)가 증가하고 누설전류가 줄어들고 문턱 전압을 낮출 수 있어 박막 트랜지스터의 소자 특성이 향상될 수 있다. According to an embodiment of the present invention, since the first buffer layer is formed between the gate insulating film and the active layer, the ion trap is reduced at the interface between the gate insulating film and the active layer. According to an embodiment of the present invention, since the second buffer layer is formed between the active layer and the etch stopper, the ion trap is reduced at the interface between the active layer and the etch stopper. Therefore, the electron mobility increases, the leakage current decreases, and the threshold voltage can be lowered, so that the device characteristics of the thin film transistor can be improved.
도 1은 종래의 박막 트랜지스터 기판의 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 공정도이다.
도 4a 내지 도 4e는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 공정도이다.
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터를 구성하는 게이트 절연막, 제1 버퍼층, 제1 도핑층, 및 산화물 반도체층의 두께 및 알류미늄 함유 농도를 보여주는 그래프이다. 1 is a schematic cross-sectional view of a conventional thin film transistor substrate.
2 is a schematic cross-sectional view of a thin film transistor substrate according to an embodiment of the present invention.
FIGS. 3A through 3E are cross-sectional views illustrating a manufacturing process of a thin film transistor substrate according to an embodiment of the present invention.
4A to 4E are views illustrating a manufacturing process of a thin film transistor substrate according to another embodiment of the present invention.
5 is a graph showing a thickness of a gate insulating film, a first buffer layer, a first doping layer, and an oxide semiconductor layer and an aluminum-containing concentration of a thin film transistor according to an embodiment of the present invention.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention, and the manner of achieving them, will be apparent from and elucidated with reference to the embodiments described hereinafter in conjunction with the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.The shapes, sizes, ratios, angles, numbers, and the like disclosed in the drawings for describing the embodiments of the present invention are illustrative, and thus the present invention is not limited thereto. Like reference numerals refer to like elements throughout the specification. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail. In the case where the word 'includes', 'having', 'done', etc. are used in this specification, other parts can be added unless '~ only' is used. Unless the context clearly dictates otherwise, including the plural unless the context clearly dictates otherwise.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the constituent elements, it is construed to include the error range even if there is no separate description.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of the positional relationship, for example, if the positional relationship between two parts is described as 'on', 'on top', 'under', and 'next to' Or " direct " is not used, one or more other portions may be located between the two portions.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, for example, if the temporal relationship is described by 'after', 'after', 'after', 'before', etc., May not be continuous unless they are not used.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.The first, second, etc. are used to describe various components, but these components are not limited by these terms. These terms are used only to distinguish one component from another. Therefore, the first component mentioned below may be the second component within the technical spirit of the present invention.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다. It is to be understood that each of the features of the various embodiments of the present invention may be combined or combined with each other, partially or wholly, technically various interlocking and driving, and that the embodiments may be practiced independently of each other, It is possible.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다. 2 is a schematic cross-sectional view of a thin film transistor substrate according to an embodiment of the present invention.
도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판(substrate)(100), 게이트 전극(gate electrode)(200), 게이트 절연막(gate insulating film)(300), 액티브층(active layer)(400), 에치 스톱퍼(etch stropper)(500), 소스 전극(source electrode)(610), 드레인 전극(drain electrode)(620), 및 버퍼층(700)을 포함하여 이루어진다.2, the thin film transistor substrate according to an embodiment of the present invention includes a
상기 기판(100)은 유리 또는 폴리이미드(PI)와 같은 고분자 물질로 이루어질 수 있다. The
상기 게이트 전극(200)은 상기 기판(100) 상에 패턴 형성되어 있다. The
상기 게이트 전극(200)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다. The
상기 게이트 절연막(300)은 상기 게이트 전극(200) 상에 형성되어 있다. 특히, 상기 게이트 절연막(300)은 상기 기판(100)의 전체면 상에 형성되어 있다.The
상기 게이트 절연막(300)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)로 이루어질 수 있으며, 상기 실리콘 산화물 또는 실리콘 질화물의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다. The
상기 액티브층(400)은 상기 게이트 절연막(300) 상에 패턴 형성되어 있다. 보다 구체적으로, 상기 게이트 절연막(300)의 상면에는 제1 버퍼층(710)이 형성되어 있고, 상기 제1 버퍼층(710)의 상면에 상기 액티브층(400)이 형성되어 있고, 상기 액티브층(400)의 상면에는 제2 버퍼층(720)이 형성되어 있다. The
상기 제1 버퍼층(710)은 상기 게이트 절연막(300)과 상기 액티브층(400) 사이에 형성되어 상기 게이트 절연막(300)과 상기 액티브층(400) 사이의 계면에서 이온 트랩(trap)을 줄이는 역할을 한다. The
그에 따라, 상기 액티브층(400)에서의 전자 이동도(mobility)가 증가하고 누설전류가 줄어들어 박막 트랜지스터의 소자 특성이 향상될 수 있다. 이와 같이 상기 게이트 절연막(300)과 상기 액티브층(400) 사이의 계면에서 이온 트랩(trap)을 줄이기 위한 제1 버퍼층(710)의 재료로는 Al2O3를 이용할 수 있다. As a result, the mobility of electrons in the
상기 제2 버퍼층(720)은 상기 액티브층(400)과 상기 에치 스톱퍼(500) 사이에 형성되어 상기 액티브층(400)과 상기 에치 스톱퍼(500) 사이의 계면에서 이온 트랩(trap)을 줄이는 역할을 한다. The
상기 제2 버퍼층(720)이 없는 경우, 상기 액티브층(400)과 상기 에치 스톱퍼(500) 사이의 계면에서 이온 트랩(trap)이 증가하여 전자의 이동도(mobility)가 감소되고 누설전류가 증가하고 문턱 전압이 높아질 수 있다. 따라서, 본 발명의 일 실시예에서는, 상기 액티브층(400)과 상기 에치 스톱퍼(500) 사이에 상기 제2 버퍼층(720)을 형성함으로써 상기 액티브층(400)과 상기 에치 스톱퍼(500) 사이에서 이온 트랩이 감소하여 박막 트랜지스터의 소자 특성을 향상시킬 수 있다. In the absence of the
상기 액티브층(400)과 상기 에치 스톱퍼(500) 사이의 계면에서 이온 트랩(trap)을 줄이기 위한 제2 버퍼층(720)의 재료로는 Al2O3를 이용할 수 있다. Al 2 O 3 may be used as a material of the
상기 액티브층(400)은 전자가 이동하는 채널로 기능하는 것으로서, 산화물 반도체를 포함하여 이루어진다. 상기 액티브층(400)은 산화물 반도체층(410), 제1 도핑층(420) 및 제2 도핑층(430)을 포함하여 이루어진다. The
상기 산화물 반도체층(410)은 IGZO와 같은 산화물 반도체로 이루어진다. The
상기 제1 도핑층(420)은 상기 산화물 반도체층(410)의 하면 및 상기 제1 버퍼층(710)의 상면에 형성된다. 즉, 상기 제1 도핑층(420)은 상기 산화물 반도체층(410) 및 상기 제1 버퍼층(710)과 각각 접촉하면서 상기 산화물 반도체층(410)과 상기 제1 버퍼층(710) 사이에 형성된다. The
상기 제1 도핑층(420)은 상기 산화물 반도체층(410)과 상기 제1 버퍼층(710) 사이의 계면 특성을 향상시키는 역할을 한다. 이와 같은 계면 특성 향상을 위해서, 상기 제1 도핑층(420)은 상기 산화물 반도체층(410)을 구성하는 산화물 반도체 물질에 상기 제1 버퍼층(710)에 포함된 물질이 도핑되어 이루어진다. 예로서, 상기 제1 도핑층(420)은 상기 산화물 반도체층(410)을 구성하는 IGZO에 상기 제1 버퍼층(710)에 포함된 알루미늄(Al)이 도핑되어 이루어질 수 있다. The
특히, 상기 제1 도핑층(420)은 상기 산화물 반도체층(410)에 가까운 부분과 상기 제1 버퍼층(710)에 가까운 부분 사이의 물질 조성비가 상이할 수 있다. 구체적으로 설명하면, 상기 제1 버퍼층(710)에 가까운 제1 도핑층(420)의 부분의 도핑 농도는 상기 산화물 반도체층(410)에 가까운 제1 도핑층(420)의 부분의 도핑 농도보다 높다. 또한, 상기 제1 도핑층(420)의 도핑 농도는 상기 제1 버퍼층(710)에서부터 상기 산화물 반도체층(410)으로 갈수록 점차로 작아질 수 있다.Particularly, the
상기 제2 도핑층(430)은 상기 산화물 반도체층(410)의 상면 및 상기 제2 버퍼층(720)의 하면에 형성된다. 즉, 상기 제2 도핑층(430)은 상기 산화물 반도체층(410) 및 상기 제2 버퍼층(720)과 각각 접촉하면서 상기 산화물 반도체층(410)과 상기 제2 버퍼층(720) 사이에 형성된다. The
상기 제2 도핑층(430)은 상기 산화물 반도체층(410)과 상기 제2 버퍼층(720) 사이의 계면 특성을 향상시키는 역할을 한다. 이와 같은 계면 특성 향상을 위해서, 상기 제2 도핑층(430)은 상기 산화물 반도체층(410)을 구성하는 산화물 반도체 물질에 상기 제2 버퍼층(720)에 포함된 물질이 도핑되어 이루어진다. 예로서, 상기 제2 도핑층(430)은 상기 산화물 반도체층(410)을 구성하는 IGZO에 상기 제2 버퍼층(720)에 포함된 알루미늄(Al)이 도핑되어 이루어질 수 있다. The
특히, 상기 제2 도핑층(430)은 상기 산화물 반도체층(410)에 가까운 부분과 상기 제2 버퍼층(720)에 가까운 부분 사이의 물질 조성비가 상이할 수 있다. 구체적으로 설명하면, 상기 제2 버퍼층(720)에 가까운 제2 도핑층(430)의 부분의 도핑 농도는 상기 산화물 반도체층(410)에 가까운 제2 도핑층(430)의 부분의 도핑 농도보다 높다. 또한, 상기 제2 도핑층(430)의 도핑 농도는 상기 제2 버퍼층(720)에서부터 상기 산화물 반도체층(410)으로 갈수록 점차로 작아질 수 있다.Particularly, the
상기 에치 스톱퍼(500)는 상기 제2 버퍼층(720) 상에 패턴 형성되어 있다. 상기 에치 스톱퍼(500)는 상기 제2 버퍼층(720)의 상면이 식각되는 것을 방지한다. The
상기 에치 스톱퍼(500)는 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)로 이루어질 수 있다. The
상기 소스 전극(610)과 상기 드레인 전극(620)은 상기 에치 스톱퍼(500) 상에서 서로 마주하면서 이격되어 있다. 상기 소스 전극(610)은 상기 에치 스톱퍼(500)의 상면에서 상기 제2 버퍼층(710)의 일측 방향으로 연장되어 있고, 상기 드레인 전극(620)은 상기 에치 스톱퍼(500)의 상면에서 상기 제2 버퍼층(710)의 타측 방향으로 연장되어 있다. The
구체적으로, 상기 소스 전극(610)은 상기 제2 버퍼층(710)의 일측 방향으로 연장되면서 상기 제2 버퍼층(720)의 상면과 일 측면, 상기 액티브층(400)의 일 측면, 및 상기 제1 버퍼층(710)의 일 측면과 각각 접하게 된다. Specifically, the
또한, 상기 드레인 전극(620)은 상기 제2 버퍼층(710)의 타측 방향으로 연장되면서 상기 제2 버퍼층(720)의 상면과 타 측면, 상기 액티브층(400)의 타 측면, 및 상기 제1 버퍼층(710)의 타 측면과 각각 접하게 된다. The
상기 소스 전극(610)과 상기 드레인 전극(620)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수도 있다. The
상기 버퍼층(700)은 상기 게이트 절연막(300)과 상기 액티브층(400) 사이에 형성된 제1 버퍼층(710) 및 상기 액티브층(400)과 상기 에치 스톱퍼(500) 사이에 형성된 제2 버퍼층(720)으로 이루어진다. The
상기 제1 버퍼층(710)은 상기 액티브층(400)과 동일한 패턴으로 형성될 수 있다. 상기 제2 버퍼층(720)도 상기 액티브층(400)과 동일한 패턴으로 형성될 수 있다. 상기 제1 버퍼층(710)과 상기 제2 버퍼층(720)은 동일한 패턴으로 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다.The
도시하지는 않았지만, 상기 소스 전극(610)과 상기 드레인 전극(620)의 상면에는 패시베이션층(passivation layer)이 형성되어 박막 트랜지스터를 보호하게 된다. Although not shown, a passivation layer is formed on the upper surfaces of the
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터를 구성하는 게이트 절연막, 제1 버퍼층, 제1 도핑층, 및 산화물 반도체층의 두께 및 알류미늄 함유 농도를 보여주는 그래프이다. 5 is a graph showing a thickness of a gate insulating film, a first buffer layer, a first doping layer, and an oxide semiconductor layer and an aluminum-containing concentration of a thin film transistor according to an embodiment of the present invention.
도 5에서 알 수 있듯이, 상기 게이트 절연막은 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiN)로 이루어질 수 있으며, 이와 같은 게이트 절연막에는 알루미늄이 함유되어 있지 않다. 5, the gate insulating film may be made of silicon oxide (SiO 2 ) or silicon nitride (SiN), and such a gate insulating film does not contain aluminum.
상기 제1 버퍼층은 상기 게이트 절연막 위에 위치하고 Al2O3로 이루어질 수 있으며, 이와 같은 제1 버퍼층에는 알루미늄이 함유되어 있다. 상기 제1 버퍼층에 함유된 알루미늄의 함유량은 상기 제1 버퍼층에 전체적으로 균일할 수 있다. 즉, 상기 게이트 절연막과 접하는 상기 제1 버퍼층의 표면(하면)에서부터 상기 제1 도핑층과 접하는 상기 제1 버퍼층의 표면(상면)까지 알루미늄의 함유량이 일정할 수 있으며, 이 경우 상기 게이트 절연막과 상기 제1 도핑층 사이에서 이온 트랩이 감소될 수 있다. The first buffer layer may be located on the gate insulating layer and may be made of Al 2 O 3. The first buffer layer contains aluminum. The content of aluminum contained in the first buffer layer may be uniform throughout the first buffer layer. That is, the content of aluminum may be constant from the surface (lower surface) of the first buffer layer in contact with the gate insulating film to the surface (upper surface) of the first buffer layer in contact with the first doping layer. In this case, The ion trap between the first doped layer can be reduced.
상기 제1 버퍼층은 20 내지 40Å의 두께로 형성될 수 있다. 상기 제1 버퍼층의 두께가 20 Å보다 작으면 상기 게이트 절연막과 상기 제1 도핑층 사이에서 이온 트랩이 증가할 수 있고, 상기 제1 버퍼층의 두께가 40 Å보다 크면 게이트 전극과 액티브층 사이의 거리가 너무 커져 박막트랜지스터의 소자 특성이 떨어질 수 있다. The first buffer layer may have a thickness of 20 to 40 ANGSTROM. If the thickness of the first buffer layer is less than 20 ANGSTROM, the ion trap may increase between the gate insulating layer and the first doping layer. If the thickness of the first buffer layer is greater than 40 ANGSTROM, the distance between the gate electrode and the active layer The device characteristics of the thin film transistor may be deteriorated.
상기 제1 도핑층은 상기 제1 버퍼층 위에 위치하고 Al이 도핑된 IGZO로 이루어질 수 있으며, 이와 같은 제1 도핑층에는 알루미늄이 함유되어 있다. 상기 제1 도핑층에 함유된 알루미늄의 함유량은 상기 제1 버퍼층에 함유된 알루미늄의 함유량보다 적다. 특히, 상기 제1 도핑층에 함유된 알루미늄의 함유량은 점차로 변경될 수 있다. 구체적으로, 상기 제1 버퍼층과 접하는 상기 제1 도핑층의 표면(하면)에서부터 상기 산화물 반도체층과 접하는 상기 제1 도핑층의 표면(상면)으로 갈수록 알루미늄의 함유량이 점차로 감소할 수 있으며, 이 경우 상기 제1 버퍼층과 상기 산화물 반도체층 사이의 계면 특성이 향상될 수 있다. The first doping layer may be made of IGZO doped with Al and located on the first buffer layer. The first doping layer may contain aluminum. The content of aluminum contained in the first doped layer is smaller than the content of aluminum contained in the first buffer layer. In particular, the content of aluminum contained in the first doped layer may be gradually changed. Specifically, the content of aluminum may gradually decrease from the surface (lower surface) of the first doped layer in contact with the first buffer layer to the surface (upper surface) of the first doped layer in contact with the oxide semiconductor layer, The interface characteristics between the first buffer layer and the oxide semiconductor layer can be improved.
상기 제1 도핑층은 10 내지 20Å의 두께로 형성될 수 있다. 상기 제1 도핑층의 두께가 상기 범위를 벗어나면 상기 제1 버퍼층과 상기 산화물 반도체층 사이의 계면 특성 향상 효과를 얻지 못할 수 있다. The first doping layer may be formed to a thickness of 10 to 20 ANGSTROM. If the thickness of the first doping layer is out of the range, the effect of improving the interface characteristics between the first buffer layer and the oxide semiconductor layer may not be obtained.
상기 산화물 반도체층은 상기 제1 도핑층 위에 위치하고 IGZO로 이루어질 수 있으며, 이와 같은 산화물 반도체층에는 알루미늄이 함유되어 있지 않다. 상기 산화물 반도체층은 300 내지 400Å의 두께로 형성될 수 있으며, 이 경우 박막 트랜지스터의 소자 특성이 향상될 수 있다. The oxide semiconductor layer may be located on the first doped layer and may be made of IGZO. The oxide semiconductor layer does not contain aluminum. The oxide semiconductor layer may be formed to a thickness of 300 to 400 ANGSTROM. In this case, the device characteristics of the thin film transistor may be improved.
한편 도시하지는 않았지만, 상기 산화물 반도체층 위에 Al이 도핑된 IGZO로 이루어지는 제2 도핑층과 제2 버퍼층이 차례로 형성될 수 있다. Although not shown, a second doped layer made of IGZO doped with Al and a second buffer layer may be formed in order on the oxide semiconductor layer.
상기 제2 버퍼층은 Al2O3로 이루어질 수 있으며, 상기 제2 버퍼층에 함유된 알루미늄의 함유량은 상기 제1 버퍼층과 마찬가지로 전체적으로 균일할 수 있다. 또한, 상기 제2 버퍼층은 상기 제1 버퍼층과 마찬가지로 20 내지 40Å의 두께로 형성될 수 있다. The second buffer layer may be made of Al 2 O 3 , and the content of aluminum contained in the second buffer layer may be uniform as a whole, like the first buffer layer. Also, the second buffer layer may be formed to a thickness of 20 to 40 Å, like the first buffer layer.
상기 제2 도핑층에 함유된 알루미늄의 함유량은 상기 제1 버퍼층 및 제2 버퍼층에 함유된 알루미늄의 함유량보다 작다. 특히, 상기 제2 도핑층에 함유된 알루미늄의 함유량은 점차로 변경될 수 있다. 구체적으로, 상기 산화물 반도체층과 접하는 상기 제2 도핑층의 표면(하면)에부터 상기 제2 버퍼층과 접하는 상기 제2 도핑층의 표면(상면)으로 갈수록 알루미늄의 함유량이 점차로 증가할 수 있으며, 이 경우 상기 제2 버퍼층과 상기 산화물 반도체층 사이의 계면 특성이 향상될 수 있다. The content of aluminum contained in the second doped layer is smaller than the content of aluminum contained in the first buffer layer and the second buffer layer. In particular, the content of aluminum contained in the second doped layer may be gradually changed. Specifically, the content of aluminum may gradually increase from the surface (lower surface) of the second doped layer in contact with the oxide semiconductor layer to the surface (upper surface) of the second doped layer in contact with the second buffer layer. In this case The interface characteristics between the second buffer layer and the oxide semiconductor layer can be improved.
상기 제2 도핑층은 전술한 제1 도핑층과 마찬가지로 10 내지 20Å의 두께로 형성될 수 있다. The second doping layer may be formed to a thickness of 10-20 angstroms in the same manner as the first doping layer.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 공정도로서, 이는 전술한 도 2에 따른 박막 트랜지스터 기판의 제조 방법에 관한 것이다. 따라서, 동일한 구성에 대해서 동일한 도면부호를 부여하였고, 각각의 구성의 재료 등과 같이 동일한 내용에 대한 반복설명은 생략하기로 한다. FIGS. 3A to 3E are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to an exemplary embodiment of the present invention. Referring to FIG. Therefore, the same reference numerals are assigned to the same components, and repetitive description of the same contents as the materials of the respective components and the like will be omitted.
우선, 도 3a에서 알 수 있듯이, 기판(100) 상에 게이트 전극(200)을 패턴 형성하고, 상기 게이트 전극(200) 상에 게이트 절연막(300)을 형성한다. 3A, a
상기 게이트 전극(200)은 소정의 금속물질을 스퍼터링(Sputtering)과 같은 방법을 이용하여 상기 기판(100) 상에 적층하고, 포토 레지스트(PR)를 도포하고 노광, 현상 및 식각을 하는 소위 포토리소그라피(Photolithography) 공정을 통해 패턴 형성할 수 있다. The
다만, 반드시 그에 한정되는 것은 아니고, 금속물질의 페이스트를 이용하여 스크린 프린팅(screen printing), 잉크젯 프린팅(inkjet printing), 그라비아 프린팅(gravure printing), 그라비아 오프셋 프린팅(gravure offset printing), 리버스 오프셋 프린팅(reverse offset printing, 플렉소 프린팅(flexo printing), 또는 마이크로 콘택 프린팅(microcontact printing)과 같은 인쇄 공정으로 상기 게이트 전극(200)을 직접 패턴 형성할 수도 있다.However, the present invention is not limited thereto. It is also possible to use a paste of a metal material, such as screen printing, inkjet printing, gravure printing, gravure offset printing, reverse offset printing the
이하에서 설명하는 각각의 구성에 대한 패턴 형성 공정도 구성 재료에 따라 포토리소그라피 공정을 이용하거나 또는 인쇄 공정을 이용하여 수행할 수 있으며, 그에 대한 반복 설명은 생략하기로 한다.The pattern forming process for each of the constitutions described below can also be performed by using a photolithography process or a printing process depending on the constituent material, and a repeated description thereof will be omitted.
상기 게이트 절연막(300)은 플라즈마 강화 화학 기상증착법(Plasma Enhanced Chemical Vapor Deposition: PECVD)을 이용하여 형성할 수 있다. The
다음, 도 3b에서 알 수 있듯이, 상기 게이트 절연막(300) 상에 제1 버퍼층(710)을 패턴 형성한다. 3B, a
다음, 도 3c에서 알 수 있듯이, 상기 제1 버퍼층(710) 상에 액티브층(400)을 형성한다. Next, as shown in FIG. 3C, an
상기 액티브층(400)을 형성하는 공정은 상기 제1 버퍼층(710) 상에 제1 도핑층(420)을 형성하고, 상기 제1 도핑층(420) 상에 산화물 반도체층(410)을 형성하고, 상기 산화물 반도체층(410) 상에 제2 도핑층(430)을 형성하는 공정을 포함한다. The
상기 제1 도핑층(420)을 형성하는 공정, 상기 산화물 반도체층(410)을 형성하는 공정, 및 상기 제2 도핑층(430)을 형성하는 공정은 동일한 공정 장비에서 연속공정으로 수행할 수 있다. 즉, 하나의 공정 장비에서 알루미늄(Al)과 같은 도펀트를 투입하면서 IGZO를 증착하여 상기 제1 도핑층(420)을 형성하고, 이어서 알루미늄(Al)과 같은 도펀트를 투입하지 않으면서 IGZO를 증착하여 상기 산화물 반도체층(410)을 형성하고, 이어서 알루미늄(Al)과 같은 도펀트를 투입하면서 IGZO를 증착하여 상기 제2 도핑층(430)을 형성할 수 있다. The step of forming the
이때, 상기 도펀트의 투입농도를 조절하여 상기 제1 도핑층(420)의 도핑 농도가 상기 제1 버퍼층(710)에서부터 상기 산화물 반도체층(410)으로 갈수록 점차로 작아지도록 조절할 수 있다. 또한, 상기 도펀트의 투입농도를 조절하여 상기 제2 도핑층(430)의 도핑 농도가 상기 제2 버퍼층(720)에서부터 상기 산화물 반도체층(410)으로 갈수록 점차로 작아지도록 조절할 수 있다. At this time, the doping concentration of the
상기 액티브층(400)은 상기 제1 버퍼층(710)의 상면 전체에 상기 제1 도핑층(420)의 구성물질, 상기 산화물 반도체층(410)의 구성물질, 상기 제2 도핑층(430)의 구성물질을 차례로 적층한 후 패터닝 공정을 수행하여 얻을 수 있다. The
다음, 도 3d에서 알 수 있듯이, 상기 액티브층(400) 상에 제2 버퍼층(720)을 패턴 형성한다. Next, as shown in FIG. 3D, a
전술한 도 3b 내지 도 3d는 제1 버퍼층(710)을 패턴 형성하고, 그 후에 액티브층(400)을 패턴 형성하고, 그 후에 제2 버퍼층(720)을 패턴 형성하는 모습을 도시하였지만, 반드시 그에 한정되는 것은 아니고, 제1 버퍼층(710)의 구성물질을 기판 전면에 적층하고, 그 후에 액티브층(400)의 구성물질을 기판 전면에 적층하고, 그 후에 제2 버퍼층(720)의 구성물질을 기판 전면에 적층한 후, 각각의 적층물들을 한번에 패터닝하는 공정을 수행할 수도 있다. Although the
다음, 도 3e에서 알 수 있듯이, 상기 제2 버퍼층(720) 상에 에치 스톱퍼(500)를 패턴 형성하고, 상기 에치 스톱퍼(500) 상에 소스 전극(610)과 드레인 전극(620)을 패턴 형성하여, 전술한 도 2에 따른 박막 트랜지스터 기판을 얻을 수 있다. 3E, an
도 4a 내지 도 4e는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 공정도로서, 이 또한 전술한 도 2에 따른 박막 트랜지스터 기판의 제조 방법에 관한 것이다. 전술한 도 3a 내지 도 3e와 동일한 구성에 대한 반복 설명은 생략하기로 한다. 4A to 4E are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to another embodiment of the present invention. Repeated explanations of the same configurations as those of FIGS. 3A to 3E described above will be omitted.
우선, 도 4a에서 알 수 있듯이, 기판(100) 상에 게이트 전극(200)을 패턴 형성하고, 상기 게이트 전극(200) 상에 게이트 절연막(300)을 형성한다. 4A, a
다음, 도 4b에서 알 수 있듯이, 상기 게이트 절연막(300) 상에 제1 버퍼층(710)을 패턴 형성한다. 4B, a
다음, 도 4c에서 알 수 있듯이, 상기 제1 버퍼층(710) 상에 제1 도핑층(420)을 형성하고 상기 제1 도핑층(420) 상에 산화물 반도체층(410a)을 형성한다. 4C, a
상기 제1 버퍼층(710)에 산화물 반도체를 적층하면 상기 제1 버퍼층(710)에 포함된 물질, 예로서 알루미늄(Al)이 상기 산화물 반도체로 확산되어 상기 제1 도핑층(420)이 형성되고, 상기 제1 버퍼층(710)을 구성하는 물질이 확산되지 않은 영역이 상기 산화물 반도체층(410a)을 구성하게 된다. When an oxide semiconductor is stacked on the
즉, 상기 제1 도핑층(420)은 별도의 도펀트를 투입하지 않고 형성될 수 있으며, 이 경우 상기 제1 도핑층(420)의 도핑 농도는 상기 제1 버퍼층(710)에서 상기 산화물 반도체층(410a)으로 갈수록 점차로 작아질 수 있다.In this case, the doping concentration of the
다음, 도 4d에서 알 수 있듯이, 제2 도핑층(430)을 형성하고 상기 제2 도핑층(430) 상에 제2 버퍼층(720)을 형성한다. Next, as shown in FIG. 4D, a
상기 산화물 반도체층(410a) 상에 제2 버퍼층(720)을 적층하면 상기 제2 버퍼층(720)에 포함된 물질, 예로서 알루미늄(Al)이 상기 산화물 반도체층(410a)으로 확산되어 상기 제2 도핑층(430)이 형성되고, 상기 제2 버퍼층(720)에 포함된 물질이 확산되지 않은 영역이 산화물 반도체층(410)을 구성하게 된다. When a
즉, 상기 제2 도핑층(430)은 별도의 도펀트를 투입하지 않고 형성될 수 있으며, 이 경우 상기 제2 도핑층(430)의 도핑 농도는 상기 제2 버퍼층(720)에서 상기 산화물 반도체층(410)으로 갈수록 점차로 작아질 수 있다.In this case, the doping concentration of the
다음, 도 4e에서 알 수 있듯이, 상기 제2 버퍼층(720) 상에 에치 스톱퍼(500)를 패턴 형성하고, 상기 에치 스톱퍼(500) 상에 소스 전극(610)과 드레인 전극(620)을 패턴 형성하여, 전술한 도 2에 따른 박막 트랜지스터 기판을 얻을 수 있다. 4E, an
한편, 이상은 게이트 전극(200)이 액티브층(400)의 아래에 형성된 보텀 게이트(Bottom Gate) 구조에 대해서 설명하였지만, 반드시 그에 한정되는 것은 아니고, 본 발명은 게이트 전극(200)이 액티브층(400)의 위에 형성된 탑 게이트(Top Gate) 구조도 포함할 수 있다. Although the present invention has been described with respect to the bottom gate structure in which the
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.Although the embodiments of the present invention have been described in detail with reference to the accompanying drawings, it is to be understood that the present invention is not limited to those embodiments and various changes and modifications may be made without departing from the scope of the present invention. . Therefore, the embodiments disclosed in the present invention are intended to illustrate rather than limit the scope of the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. Therefore, it should be understood that the above-described embodiments are illustrative in all aspects and not restrictive. The scope of protection of the present invention should be construed according to the claims, and all technical ideas within the scope of equivalents should be interpreted as being included in the scope of the present invention.
100: 기판 200: 게이트 전극
300: 게이트 절연막 400: 액티브층
410: 산화물 반도체층 420: 제1 도핑층
430: 제2 도핑층 500: 에치 스톱퍼
610: 소스 전극 620: 드레인 전극
700: 버퍼층 710: 제1 버퍼층
720: 제2 버퍼층100: substrate 200: gate electrode
300: gate insulating film 400: active layer
410: oxide semiconductor layer 420: first doped layer
430: second doping layer 500: etch stopper
610: source electrode 620: drain electrode
700: buffer layer 710: first buffer layer
720: second buffer layer
Claims (16)
상기 기판 상에 구비된 게이트 절연막;
상기 게이트 절연막 상에 구비된 액티브층; 및
상기 게이트 절연막과 상기 액티브층 사이에 구비된 제1 버퍼층을 포함하여 이루어지고,
상기 액티브층은 상기 제1 버퍼층과 접하는 제1 도핑층 및 상기 제1 도핑층 상에 구비된 산화물 반도체층을 포함하여 이루어진 박막 트랜지스터 기판. Board;
A gate insulating film provided on the substrate;
An active layer provided on the gate insulating layer; And
And a first buffer layer provided between the gate insulating layer and the active layer,
Wherein the active layer comprises a first doping layer in contact with the first buffer layer and an oxide semiconductor layer provided on the first doping layer.
상기 제1 도핑층은 상기 산화물 반도체층을 구성하는 산화물 반도체에 상기 제1 버퍼층에 포함된 물질이 도핑되어 이루어진 박막 트랜지스터 기판. The method according to claim 1,
Wherein the first doping layer is formed by doping an oxide semiconductor constituting the oxide semiconductor layer with a material included in the first buffer layer.
상기 제1 버퍼층에 가까운 상기 제1 도핑층의 부분의 도핑 농도는 상기 산화물 반도체층에 가까운 상기 제1 도핑층의 부분의 도핑 농도보다 높은 박막 트랜지스터 기판. 3. The method of claim 2,
Wherein a doping concentration of a portion of the first doping layer close to the first buffer layer is higher than a doping concentration of a portion of the first doping layer close to the oxide semiconductor layer.
상기 제1 도핑층의 도핑 농도는 상기 제1 버퍼층에서부터 상기 산화물 반도체층으로 갈수록 점차로 작아지는 박막 트랜지스터 기판. 3. The method of claim 2,
Wherein the doping concentration of the first doping layer gradually decreases from the first buffer layer to the oxide semiconductor layer.
상기 제1 도핑층에 도핑된 물질로서 상기 제1 버퍼층에 포함된 물질은 상기 제1 버퍼층의 하면에서 상면까지 일정하게 함유되어 있는 박막 트랜지스터 기판. 3. The method of claim 2,
Wherein a material contained in the first buffer layer as a material doped in the first doping layer is uniformly contained from the lower surface to the upper surface of the first buffer layer.
상기 제1 도핑층에 도핑된 물질로서 상기 제1 버퍼층에 포함된 물질의 함량은 상기 제1 버퍼층보다 상기 제1 도핑층에 더 적은 박막 트랜지스터 기판. 3. The method of claim 2,
Wherein a content of the first buffer layer as a material doped in the first doping layer is less in the first doping layer than in the first buffer layer.
상기 제1 도핑층에 도핑된 물질로서 상기 제1 버퍼층에 포함된 물질은 알루미늄으로 이루어진 박막 트랜지스터 기판. 3. The method of claim 2,
Wherein the material included in the first buffer layer as the material doped in the first doping layer is aluminum.
상기 액티브층 상에 구비된 에치 스톱퍼;
상기 액티브층과 상기 에치 스톱퍼 사이에 구비된 제2 버퍼층을 추가로 포함하여 이루어지고,
상기 액티브층은 상기 제2 버퍼층과 접하는 제2 도핑층을 추가로 포함하여 이루어진 박막 트랜지스터 기판. The method according to claim 1,
An etch stopper provided on the active layer;
And a second buffer layer provided between the active layer and the etch stopper,
Wherein the active layer further comprises a second doping layer in contact with the second buffer layer.
상기 제2 도핑층은 상기 산화물 반도체층을 구성하는 산화물 반도체에 상기 제2 버퍼층에 포함된 물질이 도핑되어 이루어진 박막 트랜지스터 기판. 9. The method of claim 8,
Wherein the second doping layer is formed by doping an oxide semiconductor constituting the oxide semiconductor layer with a material contained in the second buffer layer.
상기 제1 버퍼층은 Al2O3로 이루어지고, 상기 제1 도핑층은 알루미늄으로 도핑된 IGZO로 이루어지고, 상기 산화물 반도체층은 IGZO로 이루어진 박막 트랜지스터 기판. The method according to claim 1,
Wherein the first buffer layer is made of Al 2 O 3 , the first doping layer is made of IGZO doped with aluminum, and the oxide semiconductor layer is made of IGZO.
상기 제1 버퍼층의 두께는 20 내지 40Å이고, 상기 제1 도핑층의 두께는 10 내지 20Å이고, 상기 산화물 반도체층은 300 내지 400Å인 박막 트랜지스터 기판. The method according to claim 1,
Wherein the thickness of the first buffer layer is 20 to 40 ANGSTROM, the thickness of the first doping layer is 10 to 20 ANGSTROM, and the oxide semiconductor layer is 300 to 400 ANGSTROM.
상기 게이트 절연막 상에 제1 버퍼층을 형성하는 공정; 및
상기 제1 버퍼층 상에 액티브층을 형성하는 공정을 포함하여 이루어지고,
상기 액티브층을 형성하는 공정은 상기 제1 버퍼층 상에 제1 도핑층을 형성하고, 상기 제1 도핑층 상에 산화물 반도체층을 형성하는 공정을 포함하여 이루어진 박막 트랜지스터 기판의 제조 방법. Forming a gate insulating film on the substrate;
Forming a first buffer layer on the gate insulating film; And
And forming an active layer on the first buffer layer,
Wherein the step of forming the active layer includes forming a first doping layer on the first buffer layer and an oxide semiconductor layer on the first doping layer.
상기 제1 도핑층을 형성하는 공정 및 상기 산화물 반도체층을 형성하는 공정은, 하나의 공정 장비에서 도펀트를 투입하면서 산화물 반도체를 증착하여 상기 제1 도핑층을 형성하고, 이어서 상기 도펀트를 투입하지 않으면서 상기 산화물 반도체를 증착하여 상기 산화물 반도체층을 형성하는 공정으로 이루어진 박막 트랜지스터 기판의 제조 방법. 13. The method of claim 12,
In the step of forming the first doping layer and the step of forming the oxide semiconductor layer, the first doping layer is formed by depositing an oxide semiconductor while doping the dopant in one processing equipment, and then, when the dopant is not supplied And depositing the oxide semiconductor to form the oxide semiconductor layer.
상기 도펀트의 투입농도를 조절하여 상기 제1 도핑층의 도핑 농도가 상기 제1 버퍼층에서부터 상기 산화물 반도체층으로 갈수록 점차로 작아지도록 하는 박막 트랜지스터 기판의 제조 방법. 14. The method of claim 13,
Wherein the doping concentration of the dopant is controlled so that the doping concentration of the first doping layer gradually decreases from the first buffer layer to the oxide semiconductor layer.
상기 제1 도핑층을 형성하는 공정 및 상기 산화물 반도체층을 형성하는 공정은, 상기 제1 버퍼층 상에 산화물 반도체를 적층하여 상기 제1 버퍼층에 포함된 물질이 상기 산화물 반도체로 확산되어 상기 제1 도핑층이 형성되고, 상기 제1 버퍼층에 포함된 물질이 확산되지 않은 영역이 상기 산화물 반도체층을 구성하게 되는 박막 트랜지스터 기판의 제조 방법. 13. The method of claim 12,
Wherein the first doping layer and the oxide semiconductor layer are formed by stacking an oxide semiconductor on the first buffer layer so that a material contained in the first buffer layer is diffused into the oxide semiconductor, And a region where the material contained in the first buffer layer is not diffused constitutes the oxide semiconductor layer.
상기 액티브층 상에 제2 버퍼층을 형성하는 공정; 및
상기 제2 버퍼층 상에 에치 스톱퍼를 형성하는 공정을 추가로 포함하고,
상기 액티브층을 형성하는 공정은 상기 제2 버퍼층과 접촉하는 제2 도핑층을 형성하는 공정을 추가로 포함하는 박막 트랜지스터 기판의 제조 방법. 13. The method of claim 12,
Forming a second buffer layer on the active layer; And
Further comprising the step of forming an etch stopper on the second buffer layer,
Wherein the step of forming the active layer further comprises forming a second doped layer in contact with the second buffer layer.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018201560A1 (en) * | 2017-05-02 | 2018-11-08 | 深圳市华星光电技术有限公司 | Metal oxide tft device and fabrication method therefor |
| US10304966B2 (en) | 2017-05-02 | 2019-05-28 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Metal oxide TFT device and manufacturing method thereof |
| CN113809163A (en) * | 2021-09-17 | 2021-12-17 | 武汉天马微电子有限公司 | Metal oxide transistor, display panel and display device |
| WO2023002290A1 (en) * | 2021-07-21 | 2023-01-26 | 株式会社半導体エネルギー研究所 | Semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007258223A (en) * | 2006-03-20 | 2007-10-04 | Canon Inc | Thin-film transistor and display device |
| KR20100014141A (en) * | 2008-07-31 | 2010-02-10 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device and method for manufacturing the same |
| JP2013038400A (en) * | 2011-07-08 | 2013-02-21 | Semiconductor Energy Lab Co Ltd | Semiconductor device and method of manufacturing semiconductor device |
| JP2013254950A (en) * | 2012-05-10 | 2013-12-19 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
-
2015
- 2015-03-12 KR KR1020150034445A patent/KR102293486B1/en active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007258223A (en) * | 2006-03-20 | 2007-10-04 | Canon Inc | Thin-film transistor and display device |
| KR20100014141A (en) * | 2008-07-31 | 2010-02-10 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device and method for manufacturing the same |
| JP2013038400A (en) * | 2011-07-08 | 2013-02-21 | Semiconductor Energy Lab Co Ltd | Semiconductor device and method of manufacturing semiconductor device |
| JP2013254950A (en) * | 2012-05-10 | 2013-12-19 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018201560A1 (en) * | 2017-05-02 | 2018-11-08 | 深圳市华星光电技术有限公司 | Metal oxide tft device and fabrication method therefor |
| US10304966B2 (en) | 2017-05-02 | 2019-05-28 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Metal oxide TFT device and manufacturing method thereof |
| WO2023002290A1 (en) * | 2021-07-21 | 2023-01-26 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| CN113809163A (en) * | 2021-09-17 | 2021-12-17 | 武汉天马微电子有限公司 | Metal oxide transistor, display panel and display device |
| CN113809163B (en) * | 2021-09-17 | 2023-11-24 | 武汉天马微电子有限公司 | Metal oxide transistor, display panel and display device |
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