KR20160080027A - 그래핀 트랜지스터를 웨이퍼 결합 프로세스로 구비하는 트랜지스터 - Google Patents

Abstract

본 발명은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 제공한다.
또한, 본 발명은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 제공한다.
또한, 본 발명은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 제공한다.
또한, 본 발명은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 제공한다.
또한, 본 발명은 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 전자가 섬 전극에 터널하는 단계, 및
b. 터널이 드레인 전극에 위치하는 단계, 및
c. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를 구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 제공한다.
또한, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
b. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 제공한다.
또한, 본 발명은, 상기 일면에서 기술하는 그래핀 트랜지스터를 웨이퍼 결합 프로세스로 구비하는 트랜지스터를 제공한다.

Description

그래핀 트랜지스터를 웨이퍼 결합 프로세스로 구비하는 트랜지스터{Transistor have graphene transistor by way of wafer union process}

본 발명은, 그래핀 트랜지스터를 웨이퍼 결합 프로세스로 구비하는 트랜지스터에 관한 것이다.

종래의 그래핀 트랜지스터를 제조하는 방법은 그래핀을 기판에서 직접성장해서 구비하는 방법이 CMOS 회로를 구성하는 방법과 같이 해결되기 어려웠기에(CMOS 회로를 구성하는 구성온도를 훨씬 뛰어넘음) 그래핀 전사공정을 주로 사용하였다.

또한, 종래의 그래핀 트랜지스터 방식(그래핀을 인위적으로 밴드갭을 만드는)은 모빌리티가 상당히 떨어져서 그래핀만의 매력이 부족하였다.

또한, 종래의 그래핀 트랜지스터는 아래와 같이 설명된다.

1. 실리콘(Si) 소재의 트랜지스터가 수십 억개씩 들어가 있는 현행 반도체로는 `10나노급`이 미세공정의 한계로 꼽힌다. 미세공정으로는 반도체의 처리속도를 높이는데 한계에 도달하고 있다는 것이다.

2. 하지만 그래핀 소재로 반도체의 처리속도를 확 높이면 차세대 반도체 시장의 주도권을 쥘 수 있다. 그래핀은 값비싼 물질이 아니어서 생산원가에 부담이 없는 반면 반도체 공급가격을 높일 수 있는 여지가 큰 것으로 파악된다.

3. 그래핀은 탄소 원자 한층으로 이뤄진 육각형 구조의 물질로 실리콘보다 100배 이상 빠르게 전자를 전달하는 특성을 지니고 있다.

4. 반도체 성능을 높이려면 트랜지스터의 크기를 줄여서 전자의 이동거리를 좁히거나 전자의 이동도가 더 높은 소재를 사용해 전자가 빠르게 움직이도록 해야 한다.

5. 높은 전자 이동도를 갖고 있는 그래핀은 실리콘을 대체할 물질로 주목받고 있지만 문제는 그래핀이 `도체` 특성을 갖고 있다는 점이다. 그래핀이 금속성을 지니고 있어 전류를 차단할 수 없다는 얘기다. 트랜지스터는 전류의 흐름과 차단으로 디지털 신호인 0과 1을 나타낸다. 그러므로, 종래에는 그래핀을 사용하려면 그래핀을 `반도체화`하는 과정을 거쳐야 했다.

그래핀을 포함하는 디바이스들 및 복잡한 회로들을 이용하는데 한가지 중요한 도전은 그래핀 성장조건의 비호환성과 상보형 금속 산화물 반도체 (complementary metal-oxide semiconductor(CMOS)) 기술의 프로세스 한계였다. 예를 들면, SIC 기판들로부터 에피택셜하게 성장되는 그래핀층은 적어도 1,200°C 이상의 반응온도를 필요로 하는데, 이것은 CMOS 프로세스를 위한 약 350°C 에서 400°C 정도의 온도의 한계를 훨씬 뛰어넘는 것이다. 그러므로, 그래핀 트랜지스터를 만드는데 있어서, 전사공정을 주로 사용해야 했으나 전사공정 같은 종래의 공정으로는 그래핀이 정확하게 구비되기 어려웠으며 전사공정시 결함도 많이 발생하였다. 더하여 코팅, 인쇄, 등과 같은 공정으로는 그래핀의 표면품질을 높이기가 매우 어려웠다. 그래핀의 표면품질은 그래핀을 반도체화 하기에 매우 중요했으며, 이러한 점으로 인하여 그래핀 트랜지스터를 구비하는데 어려웠던 것이 사실이다.

또한, 종래의 그래핀 트랜지스터 방식(그래핀을 인위적으로 밴드갭을 만드는)은 모빌리티가 상당히 떨어져서 그래핀만의 매력이 부족하였다.

따라서, 상기 일면에서 기술한 것과 같이 종래에는 그래핀 트랜지스터를 만드는데 있어서, 전사공정을 주로 사용해야 했으나 전사공정 같은 종래의 공정으로는 그래핀이 정확하게 구비되기 어려웠으며 전사공정시 결함도 많이 발생하였다. 더하여 코팅, 인쇄, 등과 같은 공정으로는 그래핀의 표면품질을 높이기가 매우 어려웠다.

또한, 상기 일면에서 기술한 것과 같이 종래의 그래핀 트랜지스터 방식(그래핀을 인위적으로 밴드갭을 만드는)은 모빌리티가 상당히 떨어져서 그래핀만의 매력이 부족하였다.

그러한 이유로, 상기 일면에서 기술한 것을 해결하기 위하여 본 발명은, 아래와 같이 기술되는 트랜지스터를 제시한다.

본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 제시한다.

또한, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 제시한다.

또한, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 제시한다.

또한, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 제시한다.

또한, 본 발명은 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

a. 전자가 섬 전극에 터널하는 단계, 및

b. 터널이 드레인 전극에 위치하는 단계, 및

c. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를

구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 제시한다.

또한, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및

b. 드레인 전극에 도달하는 단계; 를

구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 제시한다.

또한, 본 발명은, 상기 일면에서 제시하는 그래핀 트랜지스터를 웨이퍼 결합 프로세스로 구비하는 트랜지스터를 제시한다.

본 발명은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 제공한다.

또한, 본 발명은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 제공한다.

또한, 본 발명은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 제공한다.

또한, 본 발명은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 제공한다.

또한, 본 발명은, 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

a. 전자가 섬 전극에 터널하는 단계, 및

b. 터널이 드레인 전극에 위치하는 단계, 및

c. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를 구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 제공한다.

또한, 본 발명은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및

b. 드레인 전극에 도달하는 단계; 를

구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 제공한다.

또한, 본 발명은, 상기 일면에서 기술하는 그래핀 트랜지스터를 웨이퍼 결합 프로세스로 구비하는 트랜지스터를 제공한다.

도 1
(a). 110(하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것)이 하나 이상의 그래핀(200)을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하여 전자가 300으로 이동하는 도면,
(b). 교차되는 400(빗금쳐져 있는 부위-장벽조정회로)의 전압으로 인하여 110(하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것)이 하나 이상의 그래핀(200)을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하여 전자가 300으로 이동하는 도면,
(c). 600은 진공층, Air층(에어층), 중 선택되는 층을 의미한다.
(d). 교차되는 400(빗금쳐져 있는 부위)의 전압으로 인하여 110(하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것)이 하나 이상의 그래핀(200)을 하나 이상의 굽힘변형으로 구비하여, 하나 이상의 그래핀(200)의 Fermi level(페르미레벨)의 높이를 조절하여, 전기의 On/Off를 조절하여 전자가 300으로 이동하는 도면
(e). 상기 (a) 내지 (d) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(f). 상기 (a) 내지 (d) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것이 주어질 때마다 본 도면은 상기 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
도 2
(a). 110(하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것)이 하나 이상의 그래핀(200)을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하여 전자가 300으로 이동하는 도면,
(b). 교차되는 400(빗금쳐져 있는 부위-장벽조정회로)의 전압으로 인하여 110(하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것)이 하나 이상의 그래핀(200)을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하여 전자가 300으로 이동하는 도면,
(c). 600은 진공층, Air층(에어층), 중 선택되는 층을 의미한다.
(d). 교차되는 400(빗금쳐져 있는 부위)의 전압으로 인하여 110(하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것)이 하나 이상의 그래핀(200)을 하나 이상의 굽힘변형으로 구비하여, 하나 이상의 그래핀(200)의 Fermi level(페르미레벨)의 높이를 조절하여, 전기의 On/Off를 조절하여 전자가 300으로 이동하는 도면
(e). 상기 (a) 내지 (d) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(f). 상기 (a) 내지 (d) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것이 주어질 때마다 본 도면은 상기 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
도 3a
(a). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(b). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(c). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(d). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(e). 상기 (a) 내지 (d) 중 하나 이상 선택되는 것에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(f). 상기 (a) 내지 (d) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(g). 상기 (a) 내지 (d) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것이 주어질 때마다 본 도면은 상기 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
도 3b
도 3a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도.
도 4a
도 3a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 4b
도 3a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 4c
도 3a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 4d
도 3a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 4e
도 3a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 4f
(a). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(b). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(c). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(d). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(e). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 전하를갖는입자가 주어질 때마다 본 도면은 상기 하나 이상의 전하를갖는입자의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
(f). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 도면에서, (1). 교차되는 장벽조정회로의 상부와 하나 이상의 그래핀의 회로의 하부 사이에 구비되는 층은 절연물질층을 의미한다. 또한, (2). 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 4g
도 4f의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도.
도 5a
(a). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(b). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(c). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(d). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(e). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 Piezo(피에조)물질이 주어질 때마다 본 도면은 상기 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
도 5b
도 5a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도.
도 5c
도 5a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 5d
도 5a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 5e
도 5a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, (1). 교차되는 장벽조정회로의 상부와 하나 이상의 그래핀의 회로의 하부 사이에 구비되는 층은 절연물질층을 의미한다. 또한, (2). 드레인전극의 하부에 구비되는 층은 절연물질층을 의미한다.
도 5f
도 5a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, (1). 교차되는 장벽조정회로의 상부와 하나 이상의 그래핀의 회로의 하부 사이에 구비되는 층은 절연물질층을 의미한다. 또한, (2). 드레인전극의 하부에 구비되는 층은 절연물질층을 의미한다.
도 5g
도 5a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, (1). 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다. 또한, (2). 교차되는 장벽조정회로의 상부와 하나 이상의 그래핀의 회로의 하부 사이에 구비되는 층은 절연물질층을 의미한다. 또한, (3). 드레인전극의 하부에 구비되는 층은 절연물질층을 의미한다.
도 5h
도 5a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, (1). 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다. 또한, (2). 교차되는 장벽조정회로의 상부와 하나 이상의 그래핀의 회로의 하부 사이에 구비되는 층은 절연물질층을 의미한다. 또한, (3). 드레인전극의 하부에 구비되는 층은 절연물질층을 의미한다.
도 6a
(a). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(b). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(c). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(d). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.

도 6b
도 6a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도.
도 7a
도 6a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도.
도 7b
도 6a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도.
도 7c
도 6a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 8a
(a). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(b). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(c). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(d). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(e). 상기 (a) 내지 (d) 중 하나 이상 선택되는 것에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(f). 상기 (a) 내지 (d) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(g). 상기 (a) 내지 (d) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것이 주어질 때마다 본 도면은 상기 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
도 8b
도 8a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도.
도 9a
도 8a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 9b
도 8a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 9c
도 8a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 9d
도 8a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 9e
도 8a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 9f
(a). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(b). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(c). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(d). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(e). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 전하를갖는입자가 주어질 때마다 본 도면은 상기 하나 이상의 전하를갖는입자의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
(f). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 도면에서, (1). 교차되는 장벽조정회로의 상부와 하나 이상의 그래핀의 회로의 하부 사이에 구비되는 층은 절연물질층을 의미한다. 또한, (2). 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 9g
도 9f의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도.
도 10a
(a). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(b). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(c). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(d). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(e). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 Piezo(피에조)물질이 주어질 때마다 본 도면은 상기 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
도 10b
도 10a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도.
도 10c
도 10a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 10d
도 10a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 11a
(a). 본 도면은, 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 전자가 섬 전극에 터널하는 단계, 및
b. 터널이 드레인 전극에 위치하는 단계, 및
c. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터의 도면을 의미한다.
(b). 본 도면은, 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 전자가 섬 전극에 터널하는 단계, 및
b. 터널이 드레인 전극에 위치하는 단계, 및
c. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터의 도면을 의미한다.
(c). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(d). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(e). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것이 주어질 때마다 본 도면은 상기 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
(f). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 구비된 절연층의 상부에 섬 전극을 구비하는 것은 상기 섬 전극이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다. 또는, 변형 자유 층(예를들어, 진공층, 에어층, 중 선택되는 층)을 포함 구비한 것을 의미한다.
(g). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 절연층을 구비하는 것은 상기 절연층이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다. 또는, 변형 자유 층(예를들어, 진공층, 에어층, 중 선택되는 층)을 포함 구비한 것을 의미한다.
(h). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 11b
도 11a의 설명과 동일하다. 그래핀 단일 전자 트랜지스터의 간략도.
도 11c
도 11a의 (a) 부터 (g)의 설명과 동일하다. 그래핀 단일 전자 트랜지스터의 간략도.
도 11d
도 11a의 설명과 동일하다. 그래핀 단일 전자 트랜지스터의 간략도.
도 11e
(a). 본 도면은, 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 전자가 섬 전극에 터널하는 단계, 및
b. 터널이 드레인 전극에 위치하는 단계, 및
c. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터의 도면을 의미한다.
(b). 상기 (a) 에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(c). 상기 (a) 에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(d). 상기 (a) 에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 전하를갖는입자가 주어질 때마다 본 도면은 상기 하나 이상의 전하를갖는입자의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
(e). 상기 (a) 에서, 본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 구비된 절연층의 상부에 섬 전극을 구비하는 것은 상기 섬 전극이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다. 또는, 변형 자유 층(예를들어, 진공층, 에어층, 중 선택되는 층)을 포함 구비한 것을 의미한다.
(f). 상기 (a) 에서, 본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 절연층을 구비하는 것은 상기 절연층이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다. 또는, 변형 자유 층(예를들어, 진공층, 에어층, 중 선택되는 층)을 포함 구비한 것을 의미한다.
(g). 상기 (a) 에서, 본 도면에서, (1). 교차되는 장벽조정회로의 상부와 하나 이상의 그래핀의 회로의 하부 사이에 구비되는 층은 절연물질층을 의미한다. 또한, (2). 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 12a
(a). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
b. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터의 도면을 의미한다.
(b). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
b. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터의 도면을 의미한다.
(c). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(d). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(e). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것이 주어질 때마다 본 도면은 상기 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
(f). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 절연층을 구비하는 것은 상기 절연층이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다. 또는, 변형 자유 층(예를들어, 진공층, 에어층, 중 선택되는 층)을 포함 구비한 것을 의미한다.
(g). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 12b
도 12a의 설명과 동일하다. 전자 터널링 그래핀 트랜지스터의 간략도.
도 12c
도 12a의 설명과 동일하다. 전자 터널링 그래핀 트랜지스터의 간략도.
도 12d
도 12a의 설명과 동일하다. 전자 터널링 그래핀 트랜지스터의 간략도.
도 12e
도 12a의 설명과 동일하다. 전자 터널링 그래핀 트랜지스터의 간략도.
도 12f
(a). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
b. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터의 도면을 의미한다.
(b). 상기 (a) 에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(c). 상기 (a) 에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(d). 상기 (a) 에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 전하를갖는입자가 주어질 때마다 본 도면은 상기 하나 이상의 전하를갖는입자의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
(e). 상기 (a) 에서, 본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 절연층을 구비하는 것은 상기 절연층이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다. 또는, 변형 자유 층(예를들어, 진공층, 에어층, 중 선택되는 층)을 포함 구비한 것을 의미한다.
(f). 상기 (a) 에서, 본 도면에서, (1). 교차되는 장벽조정회로의 상부와 하나 이상의 그래핀의 회로의 하부 사이에 구비되는 층은 절연물질층을 의미한다. 또한, (2). 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 12g
도 12f의 설명과 동일하다. 전자 터널링 그래핀 트랜지스터의 간략도.
도 13a
(a). 본 도면은, 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 전자가 섬 전극에 터널하는 단계, 및
b. 터널이 드레인 전극에 위치하는 단계, 및
c. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를
구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터의 도면을 의미한다.
(b). 상기 (a) 에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(c). 상기 (a) 에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(d). 상기 (a) 에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 Piezo(피에조)물질이 주어질 때마다 본 도면은 상기 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
(e). 상기 (a) 에서, 본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 구비된 절연층의 상부에 섬 전극을 구비하는 것은 상기 섬 전극이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다. 또는, 변형 자유 층(예를들어, 진공층, 에어층, 중 선택되는 층)을 포함 구비한 것을 의미한다.
(f). 상기 (a) 에서, 본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 절연층을 구비하는 것은 상기 절연층이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다. 또는, 변형 자유 층(예를들어, 진공층, 에어층, 중 선택되는 층)을 포함 구비한 것을 의미한다.
(g). 상기 (a) 에서, 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 13b
도 13a의 설명과 동일하다. 그래핀 단일 전자 트랜지스터의 간략도.
도 13c
도 13a의 설명과 동일하다. 그래핀 단일 전자 트랜지스터의 간략도.
도 14a
(a). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
b. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터의 도면을 의미한다.
(b). 상기 (a) 에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(c). 상기 (a) 에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(d). 상기 (a) 에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 Piezo(피에조)물질이 주어질 때마다 본 도면은 상기 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
(e). 상기 (a) 에서, 본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 절연층을 구비하는 것은 상기 절연층이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다. 또는, 변형 자유 층(예를들어, 진공층, 에어층, 중 선택되는 층)을 포함 구비한 것을 의미한다.
(f). 상기 (a) 에서, 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 14b
도 14a의 설명과 동일하다. 전자 터널링 그래핀 트랜지스터의 간략도.
도 14c
도 14a의 설명과 동일하다. 전자 터널링 그래핀 트랜지스터의 간략도.
도 14d
도 14a의 설명과 동일하다. 전자 터널링 그래핀 트랜지스터의 간략도.
도 15a
(a). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압(양전극 또는 음전극을 의미한다)으로 인하여 하나 이상의 전하를갖는입자가 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(b). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압(양전극 또는 음전극을 의미한다)으로 인하여 하나 이상의 전하를갖는입자가 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 도면을 의미한다.
(c). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(d). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(e). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 전하를갖는입자가 주어질 때마다 본 도면은 상기 하나 이상의 전하를갖는입자의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
(f). 상기 (a) 내지 (b) 중 하나 이상 선택되는 것에서, 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 15b
도 15a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도.
도 15c
도 15a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도.
도 15d
도 15a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 교차되는 장벽조정회로의 상부와 하나 이상의 그래핀의 회로의 하부 사이에 구비되는 층은 절연물질층을 의미한다.
도 15e
도 15a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 교차되는 장벽조정회로의 상부와 하나 이상의 그래핀의 회로의 하부 사이에 구비되는 층은 절연물질층을 의미한다.
도 15f
도 15a의 설명과 동일하다. 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터의 간략도. 본 도면에서, 교차되는 장벽조정회로의 상부와 하나 이상의 그래핀의 회로의 하부 사이에 구비되는 층은 절연물질층을 의미한다.
도 16a
(a). 본 도면은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압(양전극 또는 음전극을 의미한다)으로 인하여 하나 이상의 전하를갖는입자가 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,
a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및
b. 드레인 전극에 도달하는 단계; 를
구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터의 도면을 의미한다.
(b). 상기 (a) 에서, 본 도면에서 (1). 굽힘변형이 구비되어 있는 층은 하나 이상의 그래핀을 의미하며, (2). 소오스전극은 하나 이상의 그래핀과 연결되는 전기전도성 물질-좌측부를 의미하며, (3). 드레인전극은 하나 이상의 그래핀과 비동일 평면을 구비하는 전기전도성 물질-우측부를 의미한다.
(c). 상기 (a) 에서, 본 발명의 한 실시예에서, 적당하게 도시된 본 도면에서 제시되는 구성요소는 본 도면의 형태에 한계적으로 해석되지 않으며, 일면에서 제시하는 설명의 범위 내에서 본 발명에서 제시하는 기술된 내용을 구비하며 그 크기나 형태가 달라질 수 있다. 따라서, 당 분야에서 통상의 지식을 가진 자라면 본 도면이 불필요한 해석을 주지 않도록 적당하게 도시되었다는 것을 알 수 있을 것이다.
(d). 상기 (a) 에서, 본 발명의 한 실시예에서, 도면에서 하나 이상의 전하를갖는입자가 주어질 때마다 본 도면은 상기 하나 이상의 전하를갖는입자의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다.
(e). 상기 (a) 에서, 본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 절연층을 구비하는 것은 상기 절연층이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다. 또는, 변형 자유 층(예를들어, 진공층, 에어층, 중 선택되는 층)을 포함 구비한 것을 의미한다.
(f). 상기 (a) 에서, 본 도면에서, 소오스전극 및 드레인전극의 상부에 구비되는 층은 절연층을 의미한다.
도 16b
도 16a의 설명과 동일하다. 전자 터널링 그래핀 트랜지스터의 간략도.
도 16c
도 16a의 설명과 동일하다. 전자 터널링 그래핀 트랜지스터의 간략도. 본 도면에서, 교차되는 장벽조정회로의 상부와 하나 이상의 그래핀의 회로의 하부 사이에 구비되는 층은 절연물질층을 의미한다.
도 16d
도 16a의 설명과 동일하다. 전자 터널링 그래핀 트랜지스터의 간략도. 본 도면에서, 교차되는 장벽조정회로의 상부와 하나 이상의 그래핀의 회로의 하부 사이에 구비되는 층은 절연물질층을 의미한다.
도 17
도 17 은 저온 기판 성장 그래핀의 제조방법에 관한 도면이다. 1) 기판(10)상에 2). 금속층(31) 구비(또는 증착) 그 이후, 3). 500℃ 이하의 온도에서 탄소-포함 가스 및 에칭 가스를 공급하고 유도결합플라즈마 화학기상증착(ICP-CVD)를 수행하되, 4). 상기 탄소-포함 가스 공급에서 금속의 에칭 가스를 같이 공급하여, 상기 금속층 상에서 그래핀(32)이 성장하며, 5). 상기 4) 공정에서, 계속적인 유도결합플라즈마 화학기상증착(ICP-CVD)를 수행하되, 에칭 가스로 인하여(또는 에칭 가스를 계속적으로 공급하여), 금속층(31)이 계속적으로 전부 제거되어, 기판(10)상에 그래핀(32)이 직접 접하는 저온 기판 성장 그래핀의 제조방법을 구비한다.
도 18a
최소한 하나 이상의 전극핀이 구비된 테이블의 제 1 실시예의 단면도.
도 18b
최소한 하나 이상의 전극핀이 구비된 테이블의 제 2 실시예의 단면도.
도 19a
최소한 하나 이상의 전극핀이 구비된 웨이퍼(기판)의 제 1 실시예의 단면도.
도 19b
최소한 하나 이상의 전극핀이 구비된 웨이퍼(기판)의 제 2 실시예의 단면도.
도 20a
최소한 하나 이상의 자석핀이 구비된 테이블의 제 1 실시예의 단면도.
도 20b
최소한 하나 이상의 자석핀이 구비된 테이블의 제 2 실시예의 단면도.
도 21
도 21 은
1~2). 입자부착기 내부에 구비된 최소한 하나 이상의 전극핀이 구비된 테이블의 상부에 선택적 식각된 절연층이 구비된 웨이퍼를 위치시키는 단계, 및
3). 하전된 나노입자를 상기 입자부착기에 도입하는 단계, 및
4). 상기 테이블에 구비된 최소한 하나 이상의 전극핀에 전압을 인가하여 상기 선택적 식각된 절연층이 구비된 웨이퍼 상부에 하전된 나노입자를 부착시키는 단계;
, 로 구성되는 상기 1) 내지 4) 의 단계를 구비하는 트랜지스터의 제조방법에 관한 도면이다.
도 22
도 22 는
1~2). 입자부착기 내부에 구비된 테이블의 상부에 최소한 하나 이상의 전극핀이 구비된 웨이퍼를 위치시키는 단계, 및
3). 하전된 나노입자를 상기 입자부착기에 도입하는 단계, 및
4). 상기 최소한 하나 이상의 전극핀에 전압을 인가하여 상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼 상부에 하전된 나노입자를 부착시키는 단계;
, 로 구성되는 상기 1) 내지 4) 의 단계를 구비하는 트랜지스터의 제조방법에 관한 도면이다.
도 23
도 23 은
1~2). 입자부착기 내부에 구비된 최소한 하나 이상의 자석핀이 구비된 테이블의 상부에 선택적 식각된 절연층이 구비된 웨이퍼를 위치시키는 단계, 및
3). 하나 이상의 자성입자를 상기 입자부착기에 도입하는 단계, 및
4). 상기 테이블에 구비된 최소한 하나 이상의 자석핀으로 인하여, 상기 선택적 식각된 절연층이 구비된 웨이퍼 상부에 하나 이상의 자성입자를 부착시키는 단계;
, 로 구성되는 상기 1) 내지 4) 의 단계를 구비하는 트랜지스터의 제조방법에 관한 도면이다.

하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.

그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 일반적으로 통용되는 용어들로서 이는 생산자의 의도 또는 관계에 따라 달라질 수 있으므로 그 정의는 본 명세서의 전반적으로 기술된 설명을 토대로 내려져야 할 것이다.

저온 기판 성장 그래핀의 제조방법 및 저온 기판 성장 그래핀의 제조방법을 구비하여 제조하는 트랜지스터

종래에 그래핀을 성장시키는 방법 중 가장 많이 이용하는 촉매를 사용하는 그래핀 성장 방법은 일단 그래핀이 형성되어 버리면, 촉매의 금속은 그래핀과 기판사이에 끼워지게 되기 때문에, 금속의 제거에는, 많은 노력이 필요하며, 완전한 제거도 쉽지가 않다. 또한, 그래핀을 전사로 구비하는 것은 그래핀을 전사할 때 결함이 생기기도 쉽다. 따라서, 기판상에 촉매 금속을 남기지 않고, 직접 기판의 표면에 접하는 그래핀을 제조하는 기술이 필요하다. 더하여, CMOS 프로세스에 열버짓문제를 발생하지 않아야 하기에 CMOS 프로세스가 형성될 수 있는 온도인 저온에서 그래핀을 성장(구비)할 기술이 필요했다.

따라서, 본 발명의 한 실시예에서, 제시하는 저온 기판 성장 그래핀의 제조방법은,

(1). 기판상에 금속층 구비(또는 증착) 그 이후,

(2). 500℃ 이하의 온도에서 탄소-포함 가스 및 에칭 가스를 공급하고 유도결합플라즈마 화학기상증착(Inductively Coupled Plasma-Chemical Vapor Deposition; ICP-CVD)를 수행하되,

(3). 상기 탄소-포함 가스 공급에서 금속의 에칭가스를 같이 공급하여, 상기 금속층 상에서 그래핀이 성장하며,

(4). 상기 (3)의 공정에서, 계속적인 유도결합플라즈마 화학기상증착(Inductively Coupled Plasma-Chemical Vapor Deposition; ICP-CVD)를 수행하되, 에칭가스로 인하여(또는 에칭가스를 계속적으로 공급하여), 금속층이 계속적으로 전부 제거되어, 기판상에 그래핀이 직접 접하는 저온 기판 성장 그래핀의 제조방법을 구비한다.

다시 설명하자면, 500℃ 이하의 저온에서 탄소-포함 가스 및 에칭 가스를 공급하고 유도결합플라즈마 화학기상증착(ICP-CVD)을 유지한 채로 상기 금속층을 에칭 가스로 제거하는 제거 공정을 구비하여, 금속층을 포함하지 않은 상태로 기판상에 그래핀을 성장시키는 것; 을 특징으로 하는 저온 기판 성장 그래핀의 제조방법을 구비한다.

본 발명에서 제시되는 "유도결합플라즈마 화학기상증착(Inductively Coupled Plasma-Chemical Vapor Deposition; ICP-CVD)"은 "ICP-CVD"로 표기될 수 있다.

본 발명의 한 실시예에서, ICP-CVD 공정은 금속층의 에칭공정을 ICP-CVD 공정에 포함하여 그래핀을 기판상에 직접 성장시키는, 본 발명에서 새로운 기술로 명칭하는 저온 기판 성장 그래핀의 제조방법으로서의 ICP-CVD 공정을 의미한다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법은 ICP-CVD를 유지한 상태에서 금속층의 제거로, 상기 제거되는 금속에 성장할 수 없게 된 탄소가 높은 모빌리티를 유지한 채로, 금속층상에서 그래핀으로 성장하게 될 수 있다. 본 발명의 한 실시예에서, 금속층(금속) 제거에 의해서 최초로 핵발생(nucleate)한 그래핀에, 높은 모빌리티를 가진 탄소가 이동하여 들어가게 되므로, 새로운 그래핀의 핵 발생은 억제될 수 있으며, 그래핀의 결정립경이 커질 수 있다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법에서 금속층 제거 공정에서는, 에칭 가스를 공급하여, 해당 금속층을 제거하도록 구성한다. 본 제조 방법에 따라 금속층이 모두 제거될 때까지, 충분한 시간동안 에칭을 하면, 그래핀은, 사이에 금속층을 개재하지 않고, 기판에 접하게 된다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법은 또한, 아래와 같이 서술된다. ICP-CVD을 유지한 채로, 금속층을, 염소 등의 에칭 가스에 의해 제거한다. 그러면, 금속층의 표면에, 탄소가 그래핀으로서 성장한다. 이대로 ICP-CVD을 유지한 채로 에칭을 계속하면, 성장한 그래핀이 한층 더 성장한다. ICP-CVD를 유지한 채로 에칭을 하므로, 이 때문에, 탄소는, 이미 성장을 끝낸 그래핀과 결정 구조를 이루도록 성장한다. 최종적으로는 금속층이 모두 제거되고, 그래핀이, 기판의 표면에 직접 접하게 된다.

그러므로, 종래의 금속 촉매를 이용한 제조방법과는 달리, 금속을 포함하지 않은 상태로 그래핀을 기판상에 직접 성장시킬 수 있다. 또한, 금속층의 형상을 적절히 설정하는 것으로, 종래의 제조방법으로 제조한 그래핀의 전사에 의한 방법보다, 그래핀의 패턴을 세밀하게 형성할 수 있다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법에서, 금속층의 금속은 니켈이며, 에칭 가스로서 염소를 이용할 수 있다. 그렇지만, 본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법은 탄소를 그래핀으로 성장시킬 수 있는 임의의 금속과, 해당 금속에 대한 에칭 가스를 이용할 수도 있다. 본 발명의 한 실시예에서, 상기 임의의 금속은 단결정 금속, 다결정 금속, 중 선택되는 금속을 의미할 수 있다. 본 발명의 한 실시예에서, 상기 임의의 금속은 원자들이 가지런히 정렬된 금속을 의미할 수 있다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법에서, 금속층은 원자들이 가지런히 정렬된 금속층을 의미할 수 있다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법에서, 금속층의 금속은, 탄소가 그래핀으로 성장가능하고, 에칭 가스에 의해 제거가 가능한 1개의 금속 원소로 이루어진 순금속이나 복수의 금속 원소로 이루어진 합금을 이용할 수 있다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법에서, 금속층은 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법에서, 금속층은 금속층의 증착과 선택적 식각을 수행한 금속층을 의미할 수 있다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법에서, 금속층은 금속층의 증착 및 CMP 를 수행하고, 그 이후, 선택적 식각을 수행한 금속층을 의미할 수 있다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법에서, 금속층은 선택적 식각된 금속층, CMP 공정을 수행한 금속층, 중 하나 이상 선택되는 금속층을 의미할 수 있다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법에서, 기판은 금속층이 구비되어 있는 상태로 ICP-CVD 챔버내로 위치되어, 기판 직성장 그래핀의 제조방법을 수행할 수 있다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법에서, 기판을 위치시키는 공정은 로드-잠금 챔버(load-locked chamber) 위치결정공정, 롤투롤 위치결정공정, 중 선택되는 위치결정공정방법을 구비할 수 있다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법에서, 기판의 상부에 구비되는 금속층을 구비하는 단계는 증착, 전자 빔 증착, 스퍼터링(sputtering), 원자층증착(Atomic Layer Deposition: ALD), 물리적기상증착(Physical Vapor Deposition: PVD), 화학적기상증착(Chemical Vapor Deposition: CVD), 중 선택되는 방법을 구비할 수 있다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법에서, ICP-CVD에 의하여 그래핀을 형성하는 것은 낮은 압력 에서 높은 밀도의 플라즈마를 발생시켜 그래핀을 형성하는 것을 의미한다. 상기 ICP-CVD 장치의 챔버를, 예를 들어, 수 내지 수백 mTorr 정도의 진공도를 유지하면서 상기 탄소-포함 가스 및 에칭 가스를 주입하고, 수 백 kHz 내지 수 백 MHz의 고주파 전력을 인가함으로써 형성되는 유도자장에 의해 상기 챔버 내에 플라즈마를 형성하게 되어 상기 챔버 내의 기판 상에 형성된 금속층 상에 탄소-포함 가스의 반응에 의하여 그래핀이 형성된다. 따라서, 저온 기판 성장 그래핀의 제조방법은 상기 유도결합플라즈마 화학기상증착(Inductively Coupled Plasma-Chemical Vapor Deposition; ICP-CVD)를 계속적으로 수행하되, 에칭가스로 인하여(또는 에칭가스를 계속적으로 공급하여), 금속층이 전부 제거되어, 기판상에 그래핀이 직접 접하는 저온 기판 성장 그래핀의 제조방법을 구비한다. 상기 ICP-CVD 과정은 상기 금속층 영역 전체에서 상기 탄소-포함 가스가 균일하게 분사되어 균일한 플라즈마가 형성되도록 하는 것이 중요하며, 더하여, 에칭 가스 또한 균일하게 분사되어 균일하게 금속층이 제거되도록 하는 것이 중요하다. 상기 과정을 수행하면 상기 기판의 온도를 500℃ 이하의 저온으로 유지하며 상기 기판상에 그래핀이 직접 접하는 저온 기판 성장 그래핀을 형성할 수 있다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법에서 ICP-CVD 공정 이후에, 상기 형성된 그래핀에 대하여 냉각방법을 수행할 수 있다. 상기 냉각방법은 형성된 그래핀이 균일하게 성장하여 일정하게 배열될 수 있도록 하기 위한 방법으로서, 급격한 냉각은 그래핀의 균열 등을 야기할 수 있으므로, 일정 속도로 서서히 냉각시키는 것이 좋으며, 예를 들어, 자연 냉각 등의 방법을 사용하는 것도 가능하다. 상기 자연 냉각은 열처리에 사용된 열원을 단순히 제거한 것으로서, 이와 같이 열원의 제거만으로도 충분한 냉각 속도를 얻는 것이 가능하다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법은 상기 탄소-포함 가스 및 에칭 가스와 함께 환원가스를 더 공급하는 것을 포함하는 것일 수 있다. 예를 들어, 상기 환원가스는 수소, 헬륨, 아르곤, 또는 질소를 포함하는 것일 수 있다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법에서, 에칭 가스는 염소, 또는 염소를 포함하는 에칭 가스를 의미할 수 있다. 본 발명의 한 실시예에서, 에칭 가스는 염소, 또는 염소를 포함하는 에칭 가스에 한정되지 않으며, 금속층을 에칭 할 수 있는 가스라면 이용가능하다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법에서, 그래핀의 층수는 수(several) 층 내지 50 층을 구비할 수 있으나 이에 한정되지는 않는다. 상기 그래핀 층수를 구비하기 위한 ICP-CVD 공정과 금속층 제거(에칭)공정 및 냉각 방법은 1 회 이상 수행되는 것을 의미한다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법에서, 탄소 가스는 탄소수 약 1 내지 약 10 을 가지는 탄소-포함 화합물을 의미할 수 있으나 이에 한정되지는 않는다. 예를 들어, 상기 탄소 가스는 사이클로펜탄, 사이클로펜타디엔, 헥산, 헥센, 사이클로헥산, 사이클로헥사디엔, 벤젠, 톨루엔, 일산화탄소, 이산화탄소, 메탄, 에탄, 에틸렌, 에탄올, 아세틸렌, 프로판, 프로필렌, 부탄, 부틸렌, 부타디엔, 펜탄, 펜텐, 펜틴, 펜타디엔, 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함할 수 있으나, 이에 한정되지는 않는다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법에서, ICP-CVD 장치의 챔버 내에서 상기 탄소-포함 가스 및 에칭 가스는 상기 탄소 가스 및 에칭 가스만 존재하거나, 또는 아르곤, 헬륨, 등과 같은 불황성 가스와 함께 존재하는 것도 가능하다. 또한, 상기 탄소-포함 가스 및 에칭 가스는 상기 탄소 가스 및 에칭 가스와 더불어 수소를 포함할 수 있다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법에서, 금속층의 두께는 약 35 nm 내지 500 nm, 중 선택되는 범위의 두께를 구비할 수 있으나, 이에 한정되지는 않는다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법은, 금속층의 크기를 자유롭게 조절함으로써 대면적의 그래핀이 구비될 수 있다. 또한 탄소-포함 가스 및 에칭 가스가 기상으로 공급되어 금속층의 형상에 대한 제약이 존재하지 않으므로, 다양한 형태의 그래핀이 구비될 수 있다. 예를들어, 3 차원 입체 형상을 갖는 그래핀도 구비될 수 있다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법은 ICP-CVD 수행 시간과 에칭 수행 시간을 동시에 조절하여 그래핀의 두께를 제어할 수 있다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법은, 기판상에 금속층을 구비, 그 이후, 500℃ 이하의 저온에서 탄소-포함 가스 및 에칭 가스를 공급하고 유도결합플라즈마 화학기상증착(Inductively Coupled Plasma-Chemical Vapor Deposition; ICP-CVD)을 유지한 채로 상기 금속층을 에칭 가스로 제거하는 제거 공정을 구비하여, 금속층을 포함하지 않은 상태로 기판상에 그래핀을 성장시키는 것; 을 특징으로 하는 저온 기판 성장 그래핀의 제조방법을 구비한다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법에서, 기판은 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후, 초박막을 구비한 기판을 의미할 수 있다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법에서, 금속층의 금속은 니켈이며, 에칭 가스는 염소인 것; 을 특징으로 하는 저온 기판 성장 그래핀의 제조방법을 구비한다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법은

a. 기판을 증착 챔버 내로 로딩(loading)하여 상기 기판상에 금속층을 형성하는 단계; 및

b. 상기 기판을 ICP-CVD 챔버 내로 로딩하고 상기 탄소-포함 가스 및 에칭 가스를 공급하고 ICP-CVD 에 의하여 저온에서 기판 직성장 그래핀을 형성하는 단계; 를 포함하되,

c. 상기 기판은 로드-잠금 챔버(load-locked chamber)를 이용하여 상기 증착 챔버 및 ICP-CVD 챔버 내로 순차적으로 로딩되는 것; 을 특징으로 하는 저온 기판 성장 그래핀의 제조방법을 구비한다. 더하여 본 발명의 한 실시예에서, 저온 기판 성장 그래핀을 냉각하는 것을 추가 포함하는 단계를 구비할 수 있다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법은

a. 기판을 증착 챔버 내로 로딩(loading)하여 상기 기판상에 금속층을 형성하는 단계; 및

b. 상기 기판을 식각 챔버 내로 로딩하여 상기 기판상의 금속층을 선택적 식각하는 단계; 및

c. 상기 기판을 ICP-CVD 챔버 내로 로딩하고 상기 탄소-포함 가스 및 에칭 가스를 공급하고 ICP-CVD 에 의하여 저온에서 기판 직성장 그래핀을 형성하는 단계; 를 포함하되,

d. 상기 기판은 로드-잠금 챔버(load-locked chamber)를 이용하여 순차적으로 로딩되는 것; 을 특징으로 하는 저온 기판 성장 그래핀의 제조방법을 구비한다. 더하여 본 발명의 한 실시예에서, 저온 기판 성장 그래핀을 냉각하는 것을 추가 포함하는 단계를 구비할 수 있다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법은

a. 기판을 증착 챔버 내로 로딩(loading)하여 상기 기판상에 금속층을 형성하는 단계; 및

b. 상기 기판을 CMP 챔버 내로 로딩하여 상기 기판상의 금속층에 CMP 공정을 수행하는 단계; 및

c. 상기 기판을 ICP-CVD 챔버 내로 로딩하고 상기 탄소-포함 가스 및 에칭 가스를 공급하고 ICP-CVD 에 의하여 저온에서 기판 직성장 그래핀을 형성하는 단계; 를 포함하되,

d. 상기 기판은 로드-잠금 챔버(load-locked chamber)를 이용하여 순차적으로 로딩되는 것; 을 특징으로 하는 저온 기판 성장 그래핀의 제조방법을 구비한다. 더하여 본 발명의 한 실시예에서, 저온 기판 성장 그래핀을 냉각하는 것을 추가 포함하는 단계를 구비할 수 있다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법은

a. 기판을 증착 챔버 내로 로딩(loading)하여 상기 기판상에 금속층을 형성하는 단계; 및

b. 상기 기판을 CMP 챔버 내로 로딩하여 상기 기판상의 금속층에 CMP 공정을 수행하는 단계; 및

c. 상기 기판을 식각 챔버 내로 로딩하여 상기 기판상의 금속층을 선택적 식각하는 단계; 및

d. 상기 기판을 ICP-CVD 챔버 내로 로딩하고 상기 탄소-포함 가스 및 에칭 가스를 공급하고 ICP-CVD 에 의하여 저온에서 기판 직성장 그래핀을 형성하는 단계; 를 포함하되,

e. 상기 기판은 로드-잠금 챔버(load-locked chamber)를 이용하여 순차적으로 로딩되는 것; 을 특징으로 하는 저온 기판 성장 그래핀의 제조방법을 구비한다. 더하여 본 발명의 한 실시예에서, 저온 기판 성장 그래핀을 냉각하는 것을 추가 포함하는 단계를 구비할 수 있다.

본 발명의 한 실시예에서, 저온 기판 성장 그래핀의 제조방법은 여러 단계들을 추가 포함할 수 있으나, 기본적으로 금속층을 구비, 500℃ 이하의 저온에서 탄소-포함 가스 및 에칭 가스를 공급하고 유도결합플라즈마 화학기상증착(ICP-CVD)을 유지한 채로 상기 금속층을 에칭 가스로 제거하는 제거 공정을 구비하여, 금속층을 포함하지 않은 상태로 기판상에 그래핀을 성장시키는 단계를 수행하는 것이다.

'''

''--

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 아래와 같은 공정을 구비할 수 있다.

<A>

(1). 교차되는 장벽조정회로 구비, (2). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비, (3). 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초막박층) 구비, (4). 저온 기판 성장 그래핀의 제조방법 구비, (5). 성장된 그래핀을 선택적 식각 한다, (6). 선택적 식각된 그래핀의 상부에 절연층 구비, (7). 절연층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (7)의 공정 순서를 구비한다.

<B>

(1). 교차되는 장벽조정회로 구비, (2). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비, (3). 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초막박층) 구비, (4). 저온 기판 성장 그래핀의 제조방법 구비, (5). 성장된 그래핀을 선택적 식각 한다, (6). 선택적 식각된 그래핀의 상부에 PMMA층 구비, (7). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (8). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (8)의 공정 순서를 구비한다.

<C>

(1). 교차되는 장벽조정회로 구비, (2). 하나 이상의 Piezo(피에조)물질을 구비, (3). 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초막박층) 구비, (4). 저온 기판 성장 그래핀의 제조방법 구비, (5). 성장된 그래핀을 선택적 식각 한다, (6). 선택적 식각된 그래핀의 상부에 절연층 구비, (7). 절연층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (7)의 공정 순서를 구비한다.

<D>

(1). 교차되는 장벽조정회로 구비, (2). 하나 이상의 Piezo(피에조)물질을 구비, (3). 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초막박층) 구비, (4). 저온 기판 성장 그래핀의 제조방법 구비, (5). 성장된 그래핀을 선택적 식각 한다, (6). 선택적 식각된 그래핀의 상부에 PMMA층 구비, (7). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (8). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (8)의 공정 순서를 구비한다.

본 발명의 한 실시예에서, 일면에서 제시하는 공정(<A>의 (1) 부터 (4) 공정, <A>의 (1) 부터 (5) 공정, <C>의 (1) 부터 (4) 공정, <C>의 (1) 부터 (5) 공정, 중 선택되는 공정) 그 이후, 그래핀이 구비된 위치에 비교하여 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다.(또는, 일면에서 제시하는 <A>, <C>, 중 선택되는 공정에서, (1). 하나 이상의 Piezo(피에조)물질을 구비하기 이전에 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다. 절연층으로 비동일평면을 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다, (2). 그 이후, 하나 이상의 Piezo(피에조)물질을 구비, (3). 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초막박층) 구비, (4). 금속층의 증착과 선택적 식각, (5). 그 이후, 저온 기판 성장 그래핀의 제조방법을 수행한다. 더하여 본 발명의 한 실시예에서, 추가적인 선택으로 (6). 성장된 그래핀을 선택적 식각 한다, 로 구성되는 상기 (1) 내지 (5)의 공정 순서, 상기 (1) 내지 (6)의 공정 순서, 중 선택되는 공정 순서를 구비한다.)

그 이후로, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부)은, 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성되며, 드레인전극은, (A). 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리(높이)-비동일평면을 의미한다)이 구비되는 전기전도성 물질-우측부)은 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다, 또는 본 발명의 한 실시예에서, (B). 드레인전극은 전기전도성 물질(예를들어, 메탈)이 그래핀과 물리적 간격을 구비하며(여기서는 물리적 거리(높이)-비동일평면을 의미한다), 상기 전기전도성 물질(예를들어, 메탈)의 상부에 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)가 구비된다, 로 구성되는 상기 (A) 내지 (B) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 소오스전극 및 드레인전극은 구리(Cu)만으로도 구성될 수 있다. 그 다음 설명은 -<A>- 또는 -<B>- 로 기술되는 내용을 참고한다.

-<A>-

따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 전기화학적 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다,

-<B>-

(1). 그래핀(또는 선택적 식각된 그래핀)의 상부 및 드레인전극이 구비될 위치의 상부 및 트랜지스터의 구조를 형성할 위치에 절연물질을 증착한다(본 발명의 한 실시예에서, 절연물질의 증착 이후, CMP 를 수행하여 절연물질층(절연층)의 두께 및 평탄도를 바람직한 수준으로 조절할 수 있다). (2). 레지스트 마스크를 상기 절연물질층(절연층)위에 형성한다, 이는 그래핀 굽힘 회로 및 그래핀 굽힘 회로의 소스와 드레인 컨택들을 한정하는데 사용될 수 있다. 레지스트 마스크를 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다. (3). 그 다음, 식각이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출시키기 위해서 사용된다. 즉, 절연물질층(절연층)내로 식각된 트렌치들이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출한다. 본 발명의 한 실시예에서, 습식 식각(wet etching)이 트렌치들을 형성하기 위하여 사용될 수 있다. 마스크는, 식각 동안 마스크로서 사용되며, 그 후 제거된다. PMMA에 의하여 형성된 예시적인 마스크는, 아세톤과 같은 용매에서 제거된다. (4). 그 후에, 메탈이 트렌치를 채우는 증착공정이 수행된다. 상기 메탈은 제 1 메탈층과 제 2 메탈층의, 두 개의 층들로 만들어진다. 제 1 메탈층(하부)은, 예를 들어, 그래핀과 양호한 컨택이 가능한 메탈로 구성되며, 제 2 메탈층(상부)은 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다. 따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 전기화학적 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 로 구성되는 상기 -<A>- 또는 -<B>- 로 기술되는 내용을 구비한다.

상기 -<A>- 또는 -<B>- 로 기술되는 내용 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다. 그 이후의 단계는 다음과 같다. Ⅰ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 절연층 구비, (b). 레지스트 제거, (c). 절연층 상부에 절연층 구비, (d). CMP 를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 또는 Ⅱ. (a). 레지스트 제거, (b). 그래핀(또는 선택적 식각된 그래핀)의 상부에 PMMA층 구비, (c). 절연층 구비, (d). CMP 를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, (e). PMMA층을 용해하여 진공층, 에어층, 중 선택되는 층을 형성(방법은 일면에서 설명하였음), 로 구성되는 상기 Ⅰ 또는 Ⅱ 의 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제조할 수 있다.

상기, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인 메탈 컨택에는 구리 대신에 (1). 금, (2). 알루미늄, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다.

본 발명의 한 실시예에서, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인은 메탈 컨택을 사용하지 않고 초기 메탈층만으로도 구성될 수 있다. 상기 초기 메탈층은, 그래핀과 양호한 컨택이 가능한 메탈로 구성되는 것이 좋다. 본 발명의 한 실시예에서, 본 발명은 상기 그래핀 굽힘 회로 웨이퍼의 구조상에 추가적인 디바이스, 메탈층, 그래핀 굽힘 회로, 중 하나 이상 선택되는 것이 구비될 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 아래와 같은 공정을 구비할 수 있다.

<A>

(1). 기판 세정(소오스전극과 비동일평면을 구비하는 드레인전극이 일부 구성된 기판), (2). PMMA층 구비, (3). 저온 기판 성장 그래핀의 제조방법 구비, (4). 성장된 그래핀을 선택적 식각 한다, (5). PMMA층을 아세톤으로 용해, (6). 선택적 식각된 그래핀의 상부에 절연층(초박막층) 구비, (7). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비, (8). 교차되는 장벽조정회로를 구비, 로 구성되는 (1) 내지 (8)의 공정 순서를 구비한다.

<B>

(1). 기판 세정(소오스전극과 비동일평면을 구비하는 드레인전극이 일부 구성된 기판), (2). 절연층 구비, (3). 저온 기판 성장 그래핀의 제조방법 구비, (4). 성장된 그래핀을 선택적 식각 한다, (5). 선택적 식각된 그래핀의 상부에 절연층(초박막층) 구비, (6). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비, (7). 교차되는 장벽조정회로를 구비, 로 구성되는 (1) 내지 (7)의 공정 순서를 구비한다.

본 발명의 한 실시예에서, 일면에서 제시하는 공정(<A>의 (1) 부터 (3) 공정, 또는 <A>의 (1) 부터 (4) 공정) 그 이후로, 기판(소오스전극과 비동일평면을 구비하는 드레인전극이 일부 구성된 기판)에 연결되는, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부)은, 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성되며, 또한 기판(소오스전극과 비동일평면을 구비하는 드레인전극이 일부 구성된 기판)에 연결되는, 드레인전극은, (A). 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리-비동일평면을 의미한다)이 구비되어 있는 물질-우측부)은 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다, 또는 본 발명의 한 실시예에서, (B). 드레인전극은 전기전도성 물질(예를들어, 메탈)이 그래핀과 물리적 간격을 구비하며(여기서는 물리적 거리-비동일평면을 의미한다), 상기 전기전도성 물질(예를들어, 메탈)의 상부에 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)가 구비된다, 로 구성되는 상기 (A) 내지 (B) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 소오스전극 및 드레인전극은 구리(Cu)만으로도 구성될 수 있다. 그 다음 설명은 -<A>- 또는 -<B>- 로 기술되는 내용을 참고한다.

-<A>-

따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 전기화학적 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층 및 드레인전극과 그래핀 굽힘 회로가 충분히 공간적으로(여기서는 수평상태의 물리적 간격을 의미한다) 떨어질 수 있도록 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부층 및 드레인전극과 그래핀 굽힘 회로가 충분히 공간적으로 떨어질 수 있도록 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다, 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다,

-<B>-

(1). 그래핀(또는 선택적 식각된 그래핀)의 상부 및 드레인전극이 구비될 위치의 상부 및 트랜지스터의 구조를 형성할 위치에 절연물질을 증착한다(본 발명의 한 실시예에서, 절연물질의 증착 이후, CMP 를 수행하여 절연물질층(절연층)의 두께 및 평탄도를 바람직한 수준으로 조절할 수 있다). (2). 레지스트 마스크를 상기 절연물질층(절연층)위에 형성한다, 이는 그래핀 굽힘 회로 및 그래핀 굽힘 회로의 소스와 드레인 컨택들을 한정하는데 사용될 수 있다. 레지스트 마스크를 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다. (3). 그 다음, 식각이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출시키기 위해서 사용된다. 즉, 절연물질층(절연층)내로 식각된 트렌치들이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출한다. 본 발명의 한 실시예에서, 습식 식각(wet etching)이 트렌치들을 형성하기 위하여 사용될 수 있다. 마스크는, 식각 동안 마스크로서 사용되며, 그 후 제거된다. PMMA에 의하여 형성된 예시적인 마스크는, 아세톤과 같은 용매에서 제거된다. (4). 그 후에, 메탈이 트렌치를 채우는 증착공정이 수행된다. 상기 메탈은 제 1 메탈층과 제 2 메탈층의, 두 개의 층들로 만들어진다. 제 1 메탈층(하부)은, 예를 들어, 일부 형성된 소오스전극 및 드레인전극과 양호한 컨택이 가능한 메탈로 구성되며, 제 2 메탈층(상부)은 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다. 따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 전기화학적 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다, 로 구성되는 상기 -<A>- 또는 -<B>- 로 기술되는 내용을 구비한다.

상기 -<A>- 또는 -<B>- 로 기술되는 내용 그 이후의 단계는 다음과 같다. Ⅰ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 절연층(초박막층) 구비, (b). 절연물질의 증착 및 선택적 식각, (c). 레지스트 제거, (d). 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비, (e). 교차되는 장벽조정회로를 구비, (f). 절연층 구비, (g). CMP 를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 로 구성되는 Ⅰ 의 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제조할 수 있다. 본 발명의 한 실시예에서, 일면에서 제시되는, 교차되는 장벽조정회로는 복수의 메탈 컨택이 구비되는 것을 의미한다.

상기, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인 메탈 컨택에는 구리 대신에 (1). 금, (2). 알루미늄, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다.

본 발명의 한 실시예에서, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인은 메탈 컨택을 사용하지 않고 초기 메탈층만으로도 구성될 수 있다. 상기 초기 메탈층은, 그래핀과 양호한 컨택이 가능한 메탈로 구성되는 것이 좋다. 본 발명의 한 실시예에서, 본 발명은 상기 그래핀 굽힘 회로 웨이퍼의 구조상에 추가적인 디바이스, 메탈층, 그래핀 굽힘 회로, 중 하나 이상 선택되는 것이 구비될 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 아래와 같은 공정을 구비할 수 있다.

<A>

(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 레지스트 제거 이후 절연층(초박막)을 구비한다, (8). 저온 기판 성장 그래핀의 제조방법 구비, (9). 성장된 그래핀을 선택적 식각 한다, (10). 선택적 식각된 그래핀의 상부에 절연층 구비, (11). 절연층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (12). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (12)의 공정 순서를 구비한다.

<B>

(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 레지스트 제거 이후 절연층(초박막)을 구비한다, (8). 저온 기판 성장 그래핀의 제조방법 구비, (9). 성장된 그래핀을 선택적 식각 한다, (10). 선택적 식각된 그래핀의 상부에 PMMA층 구비, (11). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (12). PMMA층을 아세톤으로 용해, (13). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (13)의 공정 순서를 구비한다.

<C>

(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (2). 이후, 절연층(초박막)을 구비한다, (3). 저온 기판 성장 그래핀의 제조방법 구비, (4). 성장된 그래핀을 선택적 식각 한다, (5). 선택적 식각된 그래핀의 상부에 절연층 구비, (6). 절연층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (7). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (7)의 공정 순서를 구비한다.

<D>

(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (2). 이후, 절연층(초박막)을 구비한다, (3). 저온 기판 성장 그래핀의 제조방법 구비, (4). 성장된 그래핀을 선택적 식각 한다, (5). 선택적 식각된 그래핀의 상부에 PMMA층 구비, (6). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (7). PMMA층을 아세톤으로 용해, (8). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (8)의 공정 순서를 구비한다.

본 발명의 한 실시예에서, 일면에서 제시하는 공정(<A>의 (1) 부터 (8) 공정, <A>의 (1) 부터 (9) 공정, <C>의 (1) 부터 (3) 공정, <C>의 (1) 부터 (4) 공정, 중 선택되는 공정) 그 이후, 그래핀이 구비된 위치에 비교하여 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다.(또는, 일면에서 제시하는 <A>, <C>, 중 선택되는 공정에서, (1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비하기 이전에 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다. 절연층으로 비동일평면을 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다, (2). 그 이후, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (3). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초막박층) 구비, (4). 금속층의 증착과 선택적 식각, (5). 그 이후, 저온 기판 성장 그래핀의 제조방법을 수행한다. 더하여 본 발명의 한 실시예에서, 추가적인 선택으로 (6). 성장된 그래핀을 선택적 식각 한다, 로 구성되는 상기 (1) 내지 (5)의 공정 순서, 상기 (1) 내지 (6)의 공정 순서, 중 선택되는 공정 순서를 구비한다.)

그 이후로, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부)은, 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성되며, 드레인전극은, (A). 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리(높이)-비동일평면을 의미한다)이 구비되는 전기전도성 물질-우측부)은 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다(또는, 웨이퍼의 컨텍부분은 접착(adhesion)이 가능한 구리(Cu)로 구성한다), 또는 본 발명의 한 실시예에서, (B). 드레인전극은 전기전도성 물질(예를들어, 메탈)이 그래핀과 물리적 간격을 구비하며(여기서는 물리적 거리(높이)-비동일평면을 의미한다), 상기 전기전도성 물질(예를들어, 메탈)의 상부에 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)가 구비된다, 로 구성되는 상기 (A) 내지 (B) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 소오스전극 및 드레인전극은 구리(Cu)만으로도 구성될 수 있다. 그 다음 설명은 -<A>- 또는 -<B>- 로 기술되는 내용을 참고한다.

-<A>-

따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 전기화학적 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다,

-<B>-

(1). 그래핀(또는 선택적 식각된 그래핀)의 상부 및 드레인전극이 구비될 위치의 상부 및 트랜지스터의 구조를 형성할 위치에 절연물질을 증착한다(본 발명의 한 실시예에서, 절연물질의 증착 이후, CMP 를 수행하여 절연물질층(절연층)의 두께 및 평탄도를 바람직한 수준으로 조절할 수 있다). (2). 레지스트 마스크를 상기 절연물질층(절연층)위에 형성한다, 이는 그래핀 굽힘 회로 및 그래핀 굽힘 회로의 소스와 드레인 컨택들을 한정하는데 사용될 수 있다. 레지스트 마스크를 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다. (3). 그 다음, 식각이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출시키기 위해서 사용된다. 즉, 절연물질층(절연층)내로 식각된 트렌치들이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출한다. 본 발명의 한 실시예에서, 습식 식각(wet etching)이 트렌치들을 형성하기 위하여 사용될 수 있다. 마스크는, 식각 동안 마스크로서 사용되며, 그 후 제거된다. PMMA에 의하여 형성된 예시적인 마스크는, 아세톤과 같은 용매에서 제거된다. (4). 그 후에, 메탈이 트렌치를 채우는 증착공정이 수행된다. 상기 메탈은 제 1 메탈층과 제 2 메탈층의, 두 개의 층들로 만들어진다. 제 1 메탈층(하부)은, 예를 들어, 그래핀과 양호한 컨택이 가능한 메탈로 구성되며, 제 2 메탈층(상부)은 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다. 따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 전기화학적 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 로 구성되는 상기 -<A>- 또는 -<B>- 로 기술되는 내용을 구비한다.

상기 -<A>- 또는 -<B>- 로 기술되는 내용 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다. 그 이후의 단계는 다음과 같다. Ⅰ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 절연층 구비, (b). 절연층 상부에 절연층 구비, (c). 교차되는 장벽조정회로를 구비, (d). 레지스트 제거, (e). 절연층 구비, (f). 화학적 기계적 연마(chemical mechanical polishing(CMP))를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 또는 Ⅱ. (a). 레지스트 제거, (b). 그래핀(또는 선택적 식각된 그래핀)의 상부에 PMMA층 구비, (c). 절연층 구비, (d). PMMA층을 용해하여 진공층, 에어층, 중 선택되는 층을 형성(방법은 일면에서 설명하였음), (e). 교차되는 장벽조정회로를 구비, (f). 절연층 구비, (g). 화학적 기계적 연마(chemical mechanical polishing(CMP))를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 로 구성되는 상기 Ⅰ 또는 Ⅱ 의 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제조할 수 있다. 본 발명의 한 실시예에서, 일면에서 제시되는, 교차되는 장벽조정회로는 복수의 메탈 컨택이 구비되는 것을 의미한다.

상기, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인 메탈 컨택에는 구리 대신에 (1). 금, (2). 알루미늄, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다.

본 발명의 한 실시예에서, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인은 메탈 컨택을 사용하지 않고 초기 메탈층만으로도 구성될 수 있다. 상기 초기 메탈층은, 그래핀과 양호한 컨택이 가능한 메탈로 구성되는 것이 좋다. 본 발명의 한 실시예에서, 본 발명은 상기 그래핀 굽힘 회로 웨이퍼의 구조상에 추가적인 디바이스, 메탈층, 그래핀 굽힘 회로, 중 하나 이상 선택되는 것이 구비될 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 아래와 같은 공정을 구비할 수 있다.

<A>

(1). 기판 세정, (2). 저온 기판 성장 그래핀의 제조방법 구비, (3). 성장된 그래핀을 선택적 식각 한다, (4). 선택적 식각된 그래핀의 상부에 PMMA층 구비, (5). 교차되는 장벽조정회로 구비, (6). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (6)의 공정 순서를 구비한다.

본 발명의 한 실시예에서, 일면에서 제시하는 공정(<A>의 (1) 부터 (2) 공정, <A>의 (1) 부터 (3) 공정, 중 선택되는 공정) 그 이후, 그래핀이 구비된 위치에 비교하여 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다.(또는, 일면에서 제시하는 <A> 공정에서, (1). 기판 세정 이후에 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다. 절연층으로 비동일평면을 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다, (2). 금속층의 증착과 선택적 식각, (3). 그 이후, 저온 기판 성장 그래핀의 제조방법을 수행한다. 더하여 본 발명의 한 실시예에서, 추가적인 선택으로 (4). 성장된 그래핀을 선택적 식각 한다, 로 구성되는 상기 (1) 내지 (3)의 공정 순서, 상기 (1) 내지 (4)의 공정 순서, 중 선택되는 공정 순서를 구비한다.)

그 이후로, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부)은, 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성되며, 드레인전극은, (A). 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리(높이)-비동일평면을 의미한다)이 구비되는 전기전도성 물질-우측부)은 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다(또는, 웨이퍼의 컨텍부분은 접착(adhesion)이 가능한 구리(Cu)로 구성한다), 또는 본 발명의 한 실시예에서, (B). 드레인전극은 전기전도성 물질(예를들어, 메탈)이 그래핀과 물리적 간격을 구비하며(여기서는 물리적 거리(높이)-비동일평면을 의미한다), 상기 전기전도성 물질(예를들어, 메탈)의 상부에 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)가 구비된다, 로 구성되는 상기 (A) 내지 (B) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 소오스전극 및 드레인전극은 구리(Cu)만으로도 구성될 수 있다. 그 다음 설명은 -<A>- 또는 -<B>- 로 기술되는 내용을 참고한다.

-<A>-

따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 전기화학적 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다,

-<B>-

(1). 그래핀(또는 선택적 식각된 그래핀)의 상부 및 드레인전극이 구비될 위치의 상부 및 트랜지스터의 구조를 형성할 위치에 절연물질을 증착한다(본 발명의 한 실시예에서, 절연물질의 증착 이후, CMP 를 수행하여 절연물질층(절연층)의 두께 및 평탄도를 바람직한 수준으로 조절할 수 있다). (2). 레지스트 마스크를 상기 절연물질층(절연층)위에 형성한다, 이는 그래핀 굽힘 회로 및 그래핀 굽힘 회로의 소스와 드레인 컨택들을 한정하는데 사용될 수 있다. 레지스트 마스크를 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다. (3). 그 다음, 식각이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출시키기 위해서 사용된다. 즉, 절연물질층(절연층)내로 식각된 트렌치들이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출한다. 본 발명의 한 실시예에서, 습식 식각(wet etching)이 트렌치들을 형성하기 위하여 사용될 수 있다. 마스크는, 식각 동안 마스크로서 사용되며, 그 후 제거된다. PMMA에 의하여 형성된 예시적인 마스크는, 아세톤과 같은 용매에서 제거된다. (4). 그 후에, 메탈이 트렌치를 채우는 증착공정이 수행된다. 상기 메탈은 제 1 메탈층과 제 2 메탈층의, 두 개의 층들로 만들어진다. 제 1 메탈층(하부)은, 예를 들어, 그래핀과 양호한 컨택이 가능한 메탈로 구성되며, 제 2 메탈층(상부)은 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다. 따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 전기화학적 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 로 구성되는 상기 -<A>- 또는 -<B>- 로 기술되는 내용을 구비한다.

상기 -<A>- 또는 -<B>- 로 기술되는 내용 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다. 그 이후의 단계는 다음과 같다. Ⅰ. (a). 레지스트 제거, (b). 그래핀(또는 선택적 식각된 그래핀)의 상부에 PMMA층 구비, (c). 교차되는 장벽조정회로를 구비, (d). PMMA층을 용해하여 진공층, 에어층, 중 선택되는 층을 형성(방법은 일면에서 설명하였음), (e). 절연층 구비, (f). 화학적 기계적 연마(chemical mechanical polishing(CMP))를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 로 구성되는 상기 Ⅰ 의 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제조할 수 있다. 본 발명의 한 실시예에서, 일면에서 제시되는, 교차되는 장벽조정회로는 복수의 메탈 컨택이 구비되는 것을 의미한다.

상기, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인 메탈 컨택에는 구리 대신에 (1). 금, (2). 알루미늄, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다.

본 발명의 한 실시예에서, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인은 메탈 컨택을 사용하지 않고 초기 메탈층만으로도 구성될 수 있다. 상기 초기 메탈층은, 그래핀과 양호한 컨택이 가능한 메탈로 구성되는 것이 좋다. 본 발명의 한 실시예에서, 본 발명은 상기 그래핀 굽힘 회로 웨이퍼의 구조상에 추가적인 디바이스, 메탈층, 그래핀 굽힘 회로, 중 하나 이상 선택되는 것이 구비될 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 아래와 같은 공정을 구비할 수 있다.

<A>

(1). 교차되는 장벽조정회로 구비, (2). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비, (3). 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초막박층) 구비, (4). 저온 기판 성장 그래핀의 제조방법 구비, (5). 성장된 그래핀을 선택적 식각 한다, (6). 선택적 식각된 그래핀의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (7). 섬 전극 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (7)의 공정 순서를 구비한다.

<B>

(1). 교차되는 장벽조정회로 구비, (2). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비, (3). 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초막박층) 구비, (4). 저온 기판 성장 그래핀의 제조방법 구비, (5). 성장된 그래핀을 선택적 식각 한다, (6). 선택적 식각된 그래핀의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (7). 섬 전극의 상부에 PMMA층 구비, (8). PMMA층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (9). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (9)의 공정 순서를 구비한다.

<C>

(1). 교차되는 장벽조정회로 구비, (2). 하나 이상의 Piezo(피에조)물질을 구비, (3). 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초막박층) 구비, (4). 저온 기판 성장 그래핀의 제조방법 구비, (5). 성장된 그래핀을 선택적 식각 한다, (6). 선택적 식각된 그래핀의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (7). 섬 전극 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (7)의 공정 순서를 구비한다.

<D>

(1). 교차되는 장벽조정회로 구비, (2). 하나 이상의 Piezo(피에조)물질을 구비, (3). 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초막박층) 구비, (4). 저온 기판 성장 그래핀의 제조방법 구비, (5). 성장된 그래핀을 선택적 식각 한다, (6). 선택적 식각된 그래핀의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (7). 섬 전극의 상부에 PMMA층 구비, (8). PMMA층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (9). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (9)의 공정 순서를 구비한다.

본 발명의 한 실시예에서, 일면에서 제시하는 공정(<A>의 (1) 부터 (4) 공정, <A>의 (1) 부터 (5) 공정, <C>의 (1) 부터 (4) 공정, <C>의 (1) 부터 (5) 공정, 중 선택되는 공정) 그 이후, 그래핀이 구비된 위치에 비교하여 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다.(또는, 일면에서 제시하는 <A>, <C>, 중 선택되는 공정에서, (1). 하나 이상의 Piezo(피에조)물질을 구비하기 이전에 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다. 절연층으로 비동일평면을 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다, (2). 그 이후, 하나 이상의 Piezo(피에조)물질을 구비, (3). 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초막박층) 구비, (4). 금속층의 증착과 선택적 식각, (5). 그 이후, 저온 기판 성장 그래핀의 제조방법을 수행한다. 더하여 본 발명의 한 실시예에서, 추가적인 선택으로 (6). 성장된 그래핀을 선택적 식각 한다, 로 구성되는 상기 (1) 내지 (5)의 공정 순서, 상기 (1) 내지 (6)의 공정 순서, 중 선택되는 공정 순서를 구비한다.)

그 이후로, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부)은, 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성되며, 드레인전극은, (A). 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리(높이)-비동일평면을 의미한다)이 구비되는 전기전도성 물질-우측부)은 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다, 또는 본 발명의 한 실시예에서, (B). 드레인전극은 전기전도성 물질(예를들어, 메탈)이 그래핀과 물리적 간격을 구비하며(여기서는 물리적 거리(높이)-비동일평면을 의미한다), 상기 전기전도성 물질(예를들어, 메탈)의 상부에 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)가 구비된다, 로 구성되는 상기 (A) 내지 (B) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 소오스전극 및 드레인전극은 구리(Cu)만으로도 구성될 수 있다. 그 다음 설명은 -<A>- 또는 -<B>- 로 기술되는 내용을 참고한다.

-<A>-

따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 전기화학적 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다,

-<B>-

(1). 그래핀(또는 선택적 식각된 그래핀)의 상부 및 드레인전극이 구비될 위치의 상부 및 트랜지스터의 구조를 형성할 위치에 절연물질을 증착한다(본 발명의 한 실시예에서, 절연물질의 증착 이후, CMP 를 수행하여 절연물질층(절연층)의 두께 및 평탄도를 바람직한 수준으로 조절할 수 있다). (2). 레지스트 마스크를 상기 절연물질층(절연층)위에 형성한다, 이는 그래핀 굽힘 회로 및 그래핀 굽힘 회로의 소스와 드레인 컨택들을 한정하는데 사용될 수 있다. 레지스트 마스크를 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다. (3). 그 다음, 식각이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출시키기 위해서 사용된다. 즉, 절연물질층(절연층)내로 식각된 트렌치들이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출한다. 본 발명의 한 실시예에서, 습식 식각(wet etching)이 트렌치들을 형성하기 위하여 사용될 수 있다. 마스크는, 식각 동안 마스크로서 사용되며, 그 후 제거된다. PMMA에 의하여 형성된 예시적인 마스크는, 아세톤과 같은 용매에서 제거된다. (4). 그 후에, 메탈이 트렌치를 채우는 증착공정이 수행된다. 상기 메탈은 제 1 메탈층과 제 2 메탈층의, 두 개의 층들로 만들어진다. 제 1 메탈층(하부)은, 예를 들어, 그래핀과 양호한 컨택이 가능한 메탈로 구성되며, 제 2 메탈층(상부)은 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다. 따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 전기화학적 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 로 구성되는 상기 -<A>- 또는 -<B>- 로 기술되는 내용을 구비한다.

상기 -<A>- 또는 -<B>- 로 기술되는 내용 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다. 그 이후의 단계는 다음과 같다. Ⅰ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (b). 레지스트 제거, (c). 섬 전극 상부에 절연층을 구비한다, (d). CMP 를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 또는 Ⅱ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (b). 레지스트 제거, (c). 섬 전극 상부에 PMMA층 구비, (d). 절연층 구비, (e). CMP 를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, (f). PMMA층을 용해하여 진공층, 에어층, 중 선택되는 층을 형성(방법은 일면에서 설명하였음), 로 구성되는 상기 Ⅰ 또는 Ⅱ 의 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제조할 수 있다.

상기, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인 메탈 컨택에는 구리 대신에 (1). 금, (2). 알루미늄, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다.

본 발명의 한 실시예에서, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인은 메탈 컨택을 사용하지 않고 초기 메탈층만으로도 구성될 수 있다. 상기 초기 메탈층은, 그래핀과 양호한 컨택이 가능한 메탈로 구성되는 것이 좋다. 본 발명의 한 실시예에서, 본 발명은 상기 그래핀 굽힘 회로 웨이퍼의 구조상에 추가적인 디바이스, 메탈층, 그래핀 굽힘 회로, 중 하나 이상 선택되는 것이 구비될 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 아래와 같은 공정을 구비할 수 있다.

<A>

(1). 기판 세정(소오스전극과 비동일평면을 구비하는 드레인전극이 일부 구성된 기판), (2). PMMA층 구비, (3). PMMA층 상부에 섬 전극(섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합/절연층)을 구비, (4). PMMA층을 아세톤으로 용해, (5). 저온 기판 성장 그래핀의 제조방법 구비, (6). 성장된 그래핀을 선택적 식각 한다, (7). 선택적 식각된 그래핀의 상부에 절연층(초박막층) 구비, (8). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비, (9). 교차되는 장벽조정회로를 구비, 로 구성되는 (1) 내지 (9)의 공정 순서를 구비한다.

<B>

(1). 기판 세정(소오스전극과 비동일평면을 구비하는 드레인전극이 일부 구성된 기판), (2). 섬 전극(섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합/절연층)을 구비, (3). 저온 기판 성장 그래핀의 제조방법 구비, (4). 성장된 그래핀을 선택적 식각 한다, (5). 선택적 식각된 그래핀의 상부에 절연층(초박막층) 구비, (6). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비, (7). 교차되는 장벽조정회로를 구비, 로 구성되는 (1) 내지 (7)의 공정 순서를 구비한다.

본 발명의 한 실시예에서, 일면에서 제시하는 공정(<A>의 (1) 부터 (4) 공정, <A>의 (1) 부터 (5) 공정, <B>의 (1) 부터 (3) 공정, 또는 <B>의 (1) 부터 (4) 공정, 중 선택되는 공정) 그 이후로, 기판(소오스전극과 비동일평면을 구비하는 드레인전극이 일부 구성된 기판)에 연결되는, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부)은, 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성되며, 또한 기판(소오스전극과 비동일평면을 구비하는 드레인전극이 일부 구성된 기판)에 연결되는, 드레인전극은, (A). 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리-비동일평면을 의미한다)이 구비되어 있는 물질-우측부)은 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다, 또는 본 발명의 한 실시예에서, (B). 드레인전극은 전기전도성 물질(예를들어, 메탈)이 그래핀과 물리적 간격을 구비하며(여기서는 물리적 거리-비동일평면을 의미한다), 상기 전기전도성 물질(예를들어, 메탈)의 상부에 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)가 구비된다, 로 구성되는 상기 (A) 내지 (B) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 소오스전극 및 드레인전극은 구리(Cu)만으로도 구성될 수 있다. 그 다음 설명은 -<A>- 또는 -<B>- 로 기술되는 내용을 참고한다.

-<A>-

따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 전기화학적 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층 및 드레인전극과 그래핀 굽힘 회로가 충분히 공간적으로(여기서는 수평상태의 물리적 간격을 의미한다) 떨어질 수 있도록 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부층 및 드레인전극과 그래핀 굽힘 회로가 충분히 공간적으로 떨어질 수 있도록 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다, 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다,

-<B>-

(1). 그래핀(또는 선택적 식각된 그래핀)의 상부 및 드레인전극이 구비될 위치의 상부 및 트랜지스터의 구조를 형성할 위치에 절연물질을 증착한다(본 발명의 한 실시예에서, 절연물질의 증착 이후, CMP 를 수행하여 절연물질층(절연층)의 두께 및 평탄도를 바람직한 수준으로 조절할 수 있다). (2). 레지스트 마스크를 상기 절연물질층(절연층)위에 형성한다, 이는 그래핀 굽힘 회로 및 그래핀 굽힘 회로의 소스와 드레인 컨택들을 한정하는데 사용될 수 있다. 레지스트 마스크를 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다. (3). 그 다음, 식각이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출시키기 위해서 사용된다. 즉, 절연물질층(절연층)내로 식각된 트렌치들이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출한다. 본 발명의 한 실시예에서, 습식 식각(wet etching)이 트렌치들을 형성하기 위하여 사용될 수 있다. 마스크는, 식각 동안 마스크로서 사용되며, 그 후 제거된다. PMMA에 의하여 형성된 예시적인 마스크는, 아세톤과 같은 용매에서 제거된다. (4). 그 후에, 메탈이 트렌치를 채우는 증착공정이 수행된다. 상기 메탈은 제 1 메탈층과 제 2 메탈층의, 두 개의 층들로 만들어진다. 제 1 메탈층(하부)은, 예를 들어, 일부 형성된 소오스전극 및 드레인전극과 양호한 컨택이 가능한 메탈로 구성되며, 제 2 메탈층(상부)은 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다. 따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 전기화학적 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다, 로 구성되는 상기 -<A>- 또는 -<B>- 로 기술되는 내용을 구비한다.

상기 -<A>- 또는 -<B>- 로 기술되는 내용 그 이후의 단계는 다음과 같다. Ⅰ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 절연층(초박막층) 구비, (b). 절연물질의 증착 및 선택적 식각, (c). 레지스트 제거, (d). 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비, (e). 교차되는 장벽조정회로를 구비, (f). 절연층 구비, (g). CMP 를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 로 구성되는 Ⅰ 의 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제조할 수 있다. 본 발명의 한 실시예에서, 일면에서 제시되는, 교차되는 장벽조정회로는 복수의 메탈 컨택이 구비되는 것을 의미한다.

상기, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인 메탈 컨택에는 구리 대신에 (1). 금, (2). 알루미늄, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다.

본 발명의 한 실시예에서, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인은 메탈 컨택을 사용하지 않고 초기 메탈층만으로도 구성될 수 있다. 상기 초기 메탈층은, 그래핀과 양호한 컨택이 가능한 메탈로 구성되는 것이 좋다. 본 발명의 한 실시예에서, 본 발명은 상기 그래핀 굽힘 회로 웨이퍼의 구조상에 추가적인 디바이스, 메탈층, 그래핀 굽힘 회로, 중 하나 이상 선택되는 것이 구비될 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 아래와 같은 공정을 구비할 수 있다.

<A>

(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 레지스트 제거 이후 절연층(초박막)을 구비한다, (8). 저온 기판 성장 그래핀의 제조방법 구비, (9). 성장된 그래핀을 선택적 식각 한다, (10). 선택적 식각된 그래핀의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (11). 섬 전극 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (12). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (12)의 공정 순서를 구비한다.

<B>

(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 레지스트 제거 이후 절연층(초박막)을 구비한다, (8). 저온 기판 성장 그래핀의 제조방법 구비, (9). 성장된 그래핀을 선택적 식각 한다, (10). 선택적 식각된 그래핀의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (11). 섬 전극의 상부에 PMMA층 구비, (12). 교차되는 장벽조정회로 구비, (13). PMMA층을 아세톤으로 용해, (14). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (14)의 공정 순서를 구비한다.

<C>

(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (2). 이후, 절연층(초박막)을 구비한다, (3). 저온 기판 성장 그래핀의 제조방법 구비, (4). 성장된 그래핀을 선택적 식각 한다, (5). 선택적 식각된 그래핀의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (5). 섬 전극 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (6). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (6)의 공정 순서를 구비한다.

<D>

(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (2). 이후, 절연층(초박막)을 구비한다, (3). 저온 기판 성장 그래핀의 제조방법 구비, (4). 성장된 그래핀을 선택적 식각 한다, (5). 선택적 식각된 그래핀의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (6). 섬 전극의 상부에 PMMA층 구비, (7). 교차되는 장벽조정회로 구비, (8). PMMA층을 아세톤으로 용해, (9). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (9)의 공정 순서를 구비한다.

본 발명의 한 실시예에서, 일면에서 제시하는 공정(<A>의 (1) 부터 (8) 공정, <A>의 (1) 부터 (9) 공정, <C>의 (1) 부터 (3) 공정, <C>의 (1) 부터 (4) 공정, 중 선택되는 공정) 그 이후, 그래핀이 구비된 위치에 비교하여 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다.(또는, 일면에서 제시하는 <A>, <C>, 중 선택되는 공정에서, (1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비하기 이전에 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다. 절연층으로 비동일평면을 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다, (2). 그 이후, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (3). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초막박층) 구비, (4). 금속층의 증착과 선택적 식각, (5). 그 이후, 저온 기판 성장 그래핀의 제조방법을 수행한다. 더하여 본 발명의 한 실시예에서, 추가적인 선택으로 (6). 성장된 그래핀을 선택적 식각 한다, 로 구성되는 상기 (1) 내지 (5)의 공정 순서, 상기 (1) 내지 (6)의 공정 순서, 중 선택되는 공정 순서를 구비한다.)

그 이후로, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부)은, 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성되며, 드레인전극은, (A). 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리(높이)-비동일평면을 의미한다)이 구비되는 전기전도성 물질-우측부)은 메탈과 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다, 또는 본 발명의 한 실시예에서, (B). 드레인전극은 전기전도성 물질(예를들어, 메탈)이 그래핀과 물리적 간격을 구비하며(여기서는 물리적 거리(높이)-비동일평면을 의미한다), 상기 전기전도성 물질(예를들어, 메탈)의 상부에 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)가 구비된다, 로 구성되는 상기 (A) 내지 (B) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 소오스전극 및 드레인전극은 구리(Cu)만으로도 구성될 수 있다. 그 다음 설명은 -<A>- 또는 -<B>- 로 기술되는 내용을 참고한다.

-<A>-

따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 전기화학적 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다,

-<B>-

(1). 그래핀(또는 선택적 식각된 그래핀)의 상부 및 드레인전극이 구비될 위치의 상부 및 트랜지스터의 구조를 형성할 위치에 절연물질을 증착한다(본 발명의 한 실시예에서, 절연물질의 증착 이후, CMP 를 수행하여 절연물질층(절연층)의 두께 및 평탄도를 바람직한 수준으로 조절할 수 있다). (2). 레지스트 마스크를 상기 절연물질층(절연층)위에 형성한다, 이는 그래핀 굽힘 회로 및 그래핀 굽힘 회로의 소스와 드레인 컨택들을 한정하는데 사용될 수 있다. 레지스트 마스크를 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다. (3). 그 다음, 식각이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출시키기 위해서 사용된다. 즉, 절연물질층(절연층)내로 식각된 트렌치들이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출한다. 본 발명의 한 실시예에서, 습식 식각(wet etching)이 트렌치들을 형성하기 위하여 사용될 수 있다. 마스크는, 식각 동안 마스크로서 사용되며, 그 후 제거된다. PMMA에 의하여 형성된 예시적인 마스크는, 아세톤과 같은 용매에서 제거된다. (4). 그 후에, 메탈이 트렌치를 채우는 증착공정이 수행된다. 상기 메탈은 제 1 메탈층과 제 2 메탈층의, 두 개의 층들로 만들어진다. 제 1 메탈층(하부)은, 예를 들어, 그래핀과 양호한 컨택이 가능한 메탈로 구성되며, 제 2 메탈층(상부)은 추후 추가적인 디바이스 회로(또는 메탈층/또는 웨이퍼)와 접착(adhesion)이 가능한 구리(Cu)로 구성된다. 따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 전기화학적 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 로 구성되는 상기 -<A>- 또는 -<B>- 로 기술되는 내용을 구비한다.

상기 -<A>- 또는 -<B>- 로 기술되는 내용 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다. 그 이후의 단계는 다음과 같다. Ⅰ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (b). 섬 전극 상부에 절연층을 구비한다, (c). 교차되는 장벽조정회로를 구비, (d). 레지스트 제거, (e). 절연층 구비, (f). 화학적 기계적 연마(chemical mechanical polishing(CMP))를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 또는 Ⅱ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (a). 섬 전극 상부에 PMMA층 구비, (c). 교차되는 장벽조정회로를 구비, (c). PMMA층을 용해하여 진공층, 에어층, 중 선택되는 층을 형성(방법은 일면에서 설명하였음), (e). 레지스트 제거, (f). 절연층 구비, (g). 화학적 기계적 연마(chemical mechanical polishing(CMP))를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 로 구성되는 상기 Ⅰ 또는 Ⅱ 의 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제조할 수 있다. 본 발명의 한 실시예에서, 일면에서 제시되는, 교차되는 장벽조정회로는 복수의 메탈 컨택이 구비되는 것을 의미한다.

상기, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인 메탈 컨택에는 구리 대신에 (1). 금, (2). 알루미늄, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다.

본 발명의 한 실시예에서, 그래핀 굽힘 회로 웨이퍼의 소스와 드레인은 메탈 컨택을 사용하지 않고 초기 메탈층만으로도 구성될 수 있다. 상기 초기 메탈층은, 그래핀과 양호한 컨택이 가능한 메탈로 구성되는 것이 좋다. 본 발명의 한 실시예에서, 본 발명은 상기 그래핀 굽힘 회로 웨이퍼의 구조상에 추가적인 디바이스, 메탈층, 그래핀 굽힘 회로, 중 하나 이상 선택되는 것이 구비될 수 있다...

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트랜지스터 및 트랜지스터의 제조방법

본 발명의 한 실시예에서, 장벽조정회로의 "전압"의 의미는 본 발명의 명세서에서 전압이라는 의미에 한정되어 해석되지 않으며, 본 발명에서 구비되는 하나 이상의 Piezo(피에조)물질이 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는데 필요한 전기, 전류, 전압, 중 하나 이상 선택되는 것을 의미한다.

본 발명의 한 실시예에서, 장벽조정회로의 "전압"의 의미는 본 발명의 명세서에서 전압이라는 의미에 한정되어 해석되지 않으며, 본 발명에서 구비되는 하나 이상의 전하를갖는입자가 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는데 필요한 전기, 전류, 전압, 전기장을 발생시킬 수 있는 어떠한 작용, 중 하나 이상 선택되는 것을 의미한다. 본 발명의 한 실시예에서, 장벽조정회로의 "전압"의 의미는 양전극 또는 음전극을 의미할 수 있다.

본 발명의 한 실시예에서, 장벽조정회로의 "전압"의 의미는 본 발명의 명세서에서 전압이라는 의미에 한정되어 해석되지 않으며, 본 발명에서 구비되는 하나 이상의 자성입자가 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는데 필요한 전기, 전류, 전압, 자기장을 발생시킬 수 있는 어떠한 작용, 중 하나 이상 선택되는 것을 의미한다.

본 발명의 한 실시예에서, 장벽조정회로의 "전압"은 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발한다.

본 발명의 한 실시예에서, 장벽조정회로의 "전압"은 graphene single electron transistor(그래핀 단일 전자 트랜지스터)에 구비되는 양의 전압(positive voltage)을 의미한다.

본 발명의 한 실시예에서, "그래핀 회로" 또는 "그래핀의 회로"는 본 발명에서 하나 이상의 그래핀이 구비되는 회로를 의미한다. "그래핀 회로" 또는 "그래핀의 회로"는 "그래핀 굽힘 회로"를 의미한다.

본 발명의 한 실시예에서, "Fermi level(페르미레벨)의 높이를 조절하는 것"은 (1). 그래핀을 하나 이상의 굽힘변형으로 구비하여, 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것, 또는, (2). 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 의미한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 구비되는 하나 이상의 그래핀은 (a). 100 nm 이하의 선택되는 범위, (b). 10 nm 이상의 선택되는 범위, (c). 1 nm 이상의 선택되는 범위, (d). 0.1 nm 이상의 선택되는 범위, 로 구성되는 상기 (a) 내지 (d) 중 선택되는 것을 구비하는 하나 이상의 봉우리 및 골짜기를 구비하고 있을 수 있으나 본 발명에서는 쉬운 설명을 위하여 상기 하나 이상의 봉우리 및 골짜기의 편차 평균값을 구비하는 기준선을 하나 이상의 그래핀의 평면으로 가정한다.

본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

또한, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 본 발명은 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것을 그래핀의 하부에 구비하여, 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 그래핀을 하나 이상의 굽힘변형으로 구비하여, 그래핀의 Fermi level(페르미레벨)의 높이를 조절하여 전기의 On/Off를 조절하고자 하는 트랜지스터의 원리이다. 그래핀의 Fermi level(페르미레벨)의 높이는 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것으로 인하여 그래핀을 하나 이상의 굽힘변형으로 구비하여, 그래핀의 Fermi level(페르미레벨)의 높이를 조절하게 됩니다. 상기 설명은 그래핀 회로에 교차되는 회로(장벽조정회로)의 전압으로 인하여 조절이 가능합니다. 이러한 구성은 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 하나 이상의 그래핀을 하나 이상 굽힘변형으로 구비하여 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 이해되어 질 수 있습니다. 따라서, 상기 설명을 토대로 하면 본 발명은 그래핀의 빠른 전도도를 이용하는 트랜지스터를 개발 할 수 있습니다. 더하여 설명하자면, 본 발명은 종래의 대기전력해결이 어려웠던 그래핀을 충분한 진공층, 에어층, 물리적 간격(예를들어, 절연층을 의미할 수 있음), 중 선택되는 것을 구비한 상태로 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여 전기의 On/Off를 조절하는 것이며, 이러한 본 발명의 구성은 종래의 전계효과트랜지스터보다 전도속도가 빠른 트랜지스터로 구성될 수 있습니다.

또한, 본 발명은 그동안 난제로 인식됐던 그래핀의 대기 전력 문제를 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 으로 구비하여 그래핀의 대기 전력 문제를 해결한다.

또한, 본 발명은 그동안 난제로 인식됐던 그래핀의 대기 전력 문제를 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 으로 구비하여 그래핀의 대기 전력 문제를 해결한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 그래핀의 상부에 PDMS층, 엘라스토머층, 액체고분자층, 절연층, 낮은 영률(Young's modulus)을 구비하는 층, 중 선택되는 것이 구비되어 있는 형태에서도 하나 이상의 그래핀과 함께 하나 이상의 굽힘변형을 구비할 수 있는 것을 의미한다.

본 발명의 한 실시예에서, 엘라스토머층은 탄성중합체층을 의미한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 PDMS층, 엘라스토머층, 절연층, 낮은 영률(Young's modulus)을 구비하는 층, 중 선택되는 것이 구비되는 것은 하나 이상의 그래핀의 상부에 하나 이상 부분적으로 구비되거나, 전체적으로 구비되지 않은 상태를 의미할 수 있다. 본 발명의 한 실시예에서, 상기 하나 이상 부분적으로 구비되거나, 전체적으로 구비되지 않은 상태는 하나 이상의 그래핀을 하나 이상의 굽힘변형한 이후, 변형회복을 위한 탄성을 더하면서도, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할때 하나 이상의 그래핀으로부터 드레인전극으로 전자가 쉽게 이동할 수 있도록 하나 이상의 그래핀의 상부에 PDMS층, 엘라스토머층, 절연층, 낮은 영률(Young's modulus)을 구비하는 층, 중 선택되는 것이 드레인전극쪽 부분에는 구비되지 않은 상태를 의미한다. 따라서, 이러한 구성은 하나 이상의 그래핀을 하나 이상의 굽힘변형한 이후, 변형회복을 위한 탄성을 더하면서도, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할때 하나 이상의 그래핀으로부터 드레인전극으로 전자가 쉽게 이동할 수 있는 구성이 될 수 있다.

본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 PDMS층, 엘라스토머층, 절연층, 낮은 영률(Young's modulus)을 구비하는 층, 중 선택되는 것이 구비되는 것은 하나 이상의 그래핀의 상부에 전체적으로 구비될 수 있되, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할때 충분한 변형이 될 수 있도록 PDMS층, 엘라스토머층, 절연층, 낮은 영률(Young's modulus)을 구비하는 층, 중 선택되는 것의 하부(하나 이상의 그래핀의 상부) 및 측면이 주위 환경을 구성하는 물질과 전부 결합되지 않아 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할때 드레인전극쪽 부분이 충분히 구부러져 밀려 올라갈 수 있는 상태를 의미할 수 있다. 따라서, 이러한 구성은 하나 이상의 그래핀을 하나 이상의 굽힘변형한 이후, 변형회복을 위한 탄성을 더하면서도, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할때 하나 이상의 그래핀으로부터 드레인전극으로 전자가 쉽게 이동할 수 있는 구성이 될 수 있다.

본 발명의 한 실시예에서, 절연층이 구비되는 것은 얇은 폴리디메틸실록산(polydimethylsiloxane), PDMS)층이 구비되는 것을 의미할 수 있다.

본 발명의 한 실시예에서, 본 발명은 그래핀을 구비하는데 있어서 전사기술를 사용할 수 있다. 더하여 교차되는 회로(장벽조정회로)를 구비하는데 있어서, 통용되는 종래의 반도체 제조기술을 사용하여 구비할 수 있다.

본 발명의 한 실시예에서, 본 발명은 그래핀 회로를 구성하는데 있어서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 그래핀과 함께 구비되어 있는 상태로 같이 전사되어 그래핀 회로를 구성할 수 있다.

본 발명의 한 실시예에서, 본 발명은 진공층, Air층(에어층), 중 선택되는 층을 구비하는데 있어서 희생층으로 구비할 수 있으며, 상기 희생층은 유기용매에 용해되는 종래의 반도체 공정에서 사용하는 희생층을 의미한다.

본 발명의 한 실시예에서, 희생층은 폴리메틸메타크릴레이트((polymethylmethacrylate), PMMA)를 구비하여 유기용매에 용해되는 층을 의미한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 그래핀의 상부에 PDMS층, 엘라스토머층, 액체고분자층, 절연층, 중 선택되는 것이 구비되는 다층상태에서 하나 이상의 굽힘변형이 구비되어, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 전기의 On/Off를 조절하는 트랜지스터를 구비한다. 본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 PDMS층, 엘라스토머층, 절연층, 중 선택되는 층이 구비되는 다층상태에서 하나 이상의 굽힘변형이 구비되어, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것은 하나 이상의 영률(Young's modulus)이 구비되는 것을 의미할 수 있다.

본 발명의 한 실시예에서, 굽힘변형은 영률(Young's modulus)로 구비될 수 있다.

본 발명의 한 실시예에서, 굽힘변형은 곡률을 구비함으로써 공간적으로 변형이 구비되는 그래핀으로 이해되어 질 수 있다. 본 발명의 한 실시예에서, 굽힘변형은 다층상태(하나 이상의 그래핀을 포함하는 다층구조)에서 곡률을 구비함으로써 공간적으로 변형이 구비되는 굽힘변형으로 이해되어 질 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 얇은 플레이트 한장이 굽힘변형, 곡률, 굴곡이 구비됨, 중 선택되는 형태를 구비하는 것을 의미한다.

본 발명의 한 실시예에서, 그래핀을 공간적으로 변형시키는 것은, 얇은 플레이트 한장이 굽힘변형, 곡률, 굴곡이 구비됨, 중 선택되는 형태를 구비하는 것을 의미한다.

본 발명의 한 실시예에서, 굽힘변형이 구비하는 '곡률'은 '곡률형태'를 의미할 수 있다. 따라서, '곡률'과 '곡률형태'는 같은 의미로 해석될 수 있다.

본 발명의 한 실시예에서, 자성입자는 하나 이상의 나노 자성입자를 의미한다.

본 발명의 한 실시예에서, 자성입자는 하나 이상의 강자성입자 또는 나노 강자성입자를 의미한다.

본 발명의 한 실시예에서, 자성입자는 철, 니켈, 코발트, 중 선택되는 입자 또는 원자를 의미할 수 있다.

본 발명의 한 실시예에서, 자성입자는 Magnet(자석) 성질을 구비하는 합성물질을 의미할 수 있다.

본 발명의 한 실시예에서, 자성입자는 Magnet(자석) 성질을 구비하는 나노 합성물질을 의미할 수 있다.

본 발명의 한 실시예에서, 자성입자는, Magnet(자석), 나노 Magnet(자석) 입자, 나노 Magnet(자석) 성질을 구비하는 합성물질, Magnet(자석) 성질을 구비하는 합성물질, 중 선택되는 것을 의미할 수 있다.

본 발명의 한 실시예에서, 자성입자는 자성 금속 복합체, 단일 분자 자석, 중 선택되는 것을 의미할 수 있다.

본 발명의 한 실시예에서, 자성입자는 크기가 수 nm 에서 수백 nm 인 자성입자를 의미하나, 크기는 이에 한정되지 않는다.

본 발명의 한 실시예에서, 전하를갖는입자는 크기가 수 nm 에서 수백 nm 인 전하를갖는입자를 의미하나, 크기는 이에 한정되지 않는다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 탄성 물리학적 원리와 관련된 형태를 구비할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 곡률을 구비함으로써 공간적으로 변형이 구비되는 하나 이상의 그래핀을 구비하되, 하나 이상의 Geometry(기하학)을 구비하는 플레이트로 풀이하여 해석할 수 있다. 여기서, Geometry(기하학)은 공간적으로 변형이 구비된 그래핀의 공간적인 수학적 특성을 해석하는 것을 의미한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 Geometry(기하학)적인 형태를 구비할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것과 하나 이상의 그래핀을 구비하는 것은, 종래의 평면에서 수행되는 전자장치 제조공정으로 구비될 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 평면에서 하나 이상의 곡률을 구비함으로써 공간적으로 변형이 구비되는 하나 이상의 그래핀으로 의미된다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 양의 곡률을 구비하는 표면과 관련된다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 평면에 비교하여 하나 이상의 곡률을 구비하는 것으로 의미될 수 있다.

본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀을 구비하는데 있어서, 하나 이상의 그래핀을 캐리어 유동체와 같은 캐리어 매개물로 구비시키는 공정을 구비할 수 있다.

본 발명의 한 실시예에서, 전하를갖는입자가 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 쿨롱 법칙(Coulomb's law)으로 설명될 수 있다.

여기서, F=힘, k_e=쿨롱 상수, q1, q2=전하의 크기, r=두 전하 사이의 거리를 의미한다. 두 전하의 부호가 같으면 밀어내고, 다르면 끌어당긴다.

본 발명의 한 실시예에서, 전하를갖는입자는 에어층, 진공층, 기체층, 액체층, 층(이온, 콜로이드입자 등 전하를 가진 입자가 구비되는 층), 중 선택되는 것 내에서 이온, 콜로이드입자 등 전하를 가진 입자를 의미할 수 있다.

본 발명의 한 실시예에서, 자성입자가 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 앙페르 법칙(Ampere law)으로 설명될 수 있다.

본 발명의 한 실시예에서, 앙페르 법칙(Ampere law)은 어떤 공간에 분포한 전류와 그 공간에 형성되는 자기장과의 관련성을 보다 단순하게 표현한 것이다.

본 발명의 한 실시예에서, Piezo(피에조)는 역압전효과(converse piezoelectric effect)를 의미한다. 즉 전기장을 가해주면 기계적인 변형이 일어난다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 Plate(플레이트)의 굽힘변형을 구비하는 것으로 설명될 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 동적 Plate(플레이트)의 굽힘변형을 구비하는 것으로 설명될 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 (1). 하나 이상의 100 나노미터 이상 500 나노미터 이하의 범위를 구비하는 하나 이상의 굽힘변형의 높이, (2). 하나 이상의 0.1 나노미터 이상 100 나노미터 이하의 범위를 구비하는 하나 이상의 굽힘변형의 높이, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것을 구비할 수 있다.

본 발명의 한 실시예에서, 본 발명은 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할때 발생하는 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 구비할 수 있다. 본 발명의 한 실시예에서, 변형 자유 공간은 변형 자유층(예를들어, 진공층, 에어층, 중 선택되는 층)을 의미할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 PDMS층, 엘라스토머층, 액체고분자층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 것을 구비하는 것은 상기 PDMS층, 엘라스토머층, 액체고분자층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 것이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 에어공간)을 포함 구비한 것을 의미한다. 본 발명의 한 실시예에서, 변형 자유 공간은 변형 자유층(예를들어, 에어층)을 의미할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 구비된 절연층의 상부에 섬 전극을 구비하는 것은 상기 섬 전극이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다. 본 발명의 한 실시예에서, 변형 자유 공간은 변형 자유층(예를들어, 진공층, 에어층, 중 선택되는 층)을 의미할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 절연층을 구비하는 것은 상기 절연층이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 곡률을 구비함으로써 공간적으로 변형이 구비되는 하나 이상의 그래핀을 구비하되, 플레이트의 굽힘역학으로 해석하여 설명할 수 있다.

본 발명의 한 실시예에서, 본 발명은 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할때 발생될 수 있는, 파괴(찢어짐), 박리 등의 치명적인 변형을 피하기 위하여 하나 이상의 그래핀의 기계적 변형의 목표값의 한계를 부여하는 변형이 영인 구조(예를들어, 충분히 단단한 재질을 포함하는 구조)를 구비할 수 있다.

본 발명의 한 실시예에서, 본 발명은 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 다층구조 즉, PDMS층, 엘라스토머층, 절연층, 중 선택되는 층이 하나 이상의 그래핀의 상부에 함께 구비되어 있는 상태로 다층상태의 탄성을 구비하며 하나 이상의 굽힘변형을 구비할때 발생될 수 있는, 파괴(찢어짐), 박리 등의 치명적인 변형을 피하기 위하여 다층상태의 기계적 변형의 목표값의 한계를 부여하는 변형이 영인 구조(예를들어, 충분히 단단한 재질을 포함하는 구조)를 구비할 수 있다.

본 발명의 한 실시예에서, 파괴(찢어짐), 박리 등의 치명적인 변형을 피하기 위하여 구비되는 기계적 변형의 목표값의 한계를 부여하는 변형이 영인 구조는, 그래핀 회로의 최상부의 위치에 구비되는, 절연층(예를들어, 웨이퍼 결합 프로세스에서 CMOS 웨이퍼와 접하는 절연층)을 의미할 수 있다.

본 발명의 한 실시예에서, 파괴(찢어짐), 박리 등의 치명적인 변형을 피하기 위하여 구비되는 기계적 변형의 목표값의 한계를 부여하는 변형이 영인 구조는, 그래핀 회로(그래핀 굽힘 회로)의 상부와 교차되는 장벽조정회로의 사이에 구비되는, 절연층(교차되는 장벽조정회로에 접하는 절연층)을 의미할 수 있다.

본 발명의 한 실시예에서, 본 발명은 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비할때 발생하는 변형에 민감한 층을 보호하기 위하여 충분한 단단한 재질을 포함하는 층이 구비될 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 다층구조, 단일, 중 선택되는 것으로 하나 이상의 굽힘변형을 구비하는 것으로 이해되어 질 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것은 하나 이상의 변형이 발생하는 면적을 구비하여 조절되어진다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것은 하나 이상의 공간적으로 균일하지 않은 형태를 구비하여 구비된다. 상기 하나 이상의 공간적으로 균일하지 않은 형태는 하나 이상의 영률(Young's modulus)를 구비하는 것으로 설명될 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 굽힘변형표면에서부터 굽힘변형의 높이단면적으로 설명되어 진다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 곡률을 구비하되, 상기 하나 이상의 곡률은 플레이트의 굽힘역학으로 설명되어 진다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 그래핀을 굽힘변형으로 구비하는 것은 굽힘 곡률이 증가함에 따라 굽힘 탄성률(bending modulus)을 나타내는, 분자 역학적 접근(molecular mechanics approach)방법에 의해 계산될 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 그래핀을 굽힘변형으로 구비하는 것은 기초적인 평면 강성과 포아송 비를 가지는 플레이트의 굽힘역학으로 설명될 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 플레이트 이론을 통하여 하나 이상의 Geometry(기하학)으로 구비하는 하나 이상의 평면밖 변위 <u>를 얻는다. 본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 곡률을 구비하되, 그것은 하나 이상의 Geometry(기하학)으로 구비하는 하나 이상의 평면밖 변위 <u>이다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것은 하나 이상의 굽힘변형이 드레인전극에 하나 이상 가깝게, 붙으며, 인접하게 위치시키는, 근접하게, 충분히 가깝게, 밀접하게 붙는, 중 선택되는 것을 구비할 수 있다. 상기 하나 이상 가깝게, 인접하게 위치시키는, 근접하게, 충분히 가깝게, 중 선택되는 것은 10 ㎚, 0.1 ㎚ 중 선택되는 치수보다 큰 물리적 치수로 정의된다. 본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 200 nm, 100 ㎚, 10 nm, 1 nm, 0.1 ㎚ 중 선택되는 치수보다 큰 물리적 치수를 구비하는 굽힘변형의 높이로 정의된다. 본 발명의 한 실시예에서, 하나 이상의 그래핀의 하나 이상의 굽힘변형에서, 전자는 하나 이상의 그래핀의 하나 이상의 굽힘변형이 드레인전극과 진공층 상태에서 60nm 이하의 물리적 간격을 구비하는 범위에서, 매우빠르게 드레인전극으로 이동할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 그래핀을 25% 이하, 20% 이하, 10% 이하, 1% 이상, 25% 내지 0.1% 의 범위, 중 선택되는 변형범위에서 하나 이상의 굽힘변형을 구비하는 것으로 해석되어 질 수 있으나, 이에 한정되지는 않는다. 여기서 변형범위란 하나 이상의 그래핀이 구비되는 평면에서부터 하나 이상의 그래핀이 90도 각도로 구부러지는 것을 100%로 보았을때의 변형범위이다. 본 발명의 한 실시예에서, 상기 변형범위는 변형으로 구비되는 곡률의 시작점과 곡률의 가장 상위지점인 꼭지점을 연결한 직선이 구비하는 평면에서부터의 각도를 퍼센트로 표현한 것을 의미한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 다층상태로 구비하되, 다층 곡률(Curvature of the multilayer)를 구비하는 것으로 설명될 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 다수의 공간적으로 변화하는 형상을 갖거나, 명백한 공간적으로 변화하는 형상을 갖는 하나 이상의 그래핀층을 구비한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 유한 요소 시뮬레이션을 만족하는 하나 이상의 구조, 형태, 중 하나 이상 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 유한 요소 시뮬레이션은 8-노드 요소, 4-노드 요소 중 선택되는 요소를 하나 이상 구비하여 실행될 수 있다. 또는 본 발명의 한 실시예에서, 유한 요소 시뮬레이션은 벌집격자(honeycomb lattice) 형태의 요소를 하나 이상 구비하여 실행될 수 있다. 또는 본 발명의 한 실시예에서, 유한 요소 시뮬레이션은 하나 이상의 그래핀이 포함되는 다층 구조를 유한 요소 시뮬레이션하는데 있어서, (1). 하나 이상의 그래핀은 벌집격자(honeycomb lattice) 형태의 요소를 하나 이상 구비하고, (2). 하나 이상의 그래핀을 제외한 다층 구조를 형성하는 층들은 8-노드 요소, 4-노드 요소 중 선택되는 요소를 하나 이상 구비하여, (3). 수행될 수 있다. 또는 본 발명의 한 실시예에서, 유한 요소 시뮬레이션은 하나 이상의 그래핀이 포함되는 다층 구조를 유한 요소 시뮬레이션하는데 있어서, (1). 하나 이상의 그래핀은 벌집격자(honeycomb lattice) 형태의 요소를 하나 이상 구비하고, (2). 하나 이상의 그래핀을 제외한 다층 구조를 형성하는 층들은 8-노드, 4-노드 다층 쉘 요소를 가진 육면체 요소를 하나 이상 구비하여, (3). 수행될 수 있다. 본 발명의 한 실시예에서, 상기 유한 요소 시뮬레이션에서 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 버클링형태, 멤브레인형태, 중 선택되는 형태를 나타낼 수 있다. 일면에서 제시하는 유한 요소 시뮬레이션은 하나 이상의 그래핀 또는 하나 이상의 그래핀이 포함되는 다층 구조의 역학적 변형에 대한 정보를 제공한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 버클링형태를 구비할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 버클링형태를 구비할 수 있으며, 상기 하나 이상의 버클링형태는 작은 다수의 파장들이 함께 융합되는 것과 같이 발생할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 구비되는 하나 이상의 그래핀은 상기 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것을 충분히 덮은 형태나 여유있게 덮은 형태로 구비될 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 a. 하나 이상의 그래핀과 드레인전극의 사이에 물리적 간격을 구비하는 하나 이상의 그래핀과 드레인전극의 비동일 평면의 구조, b. 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할때 발생하는 하나 이상의 기계적인 변형, 로 구성되는 상기 a 내지 b 중 하나 이상 선택되는 것을 구비한다. 일면에서 제시하는 '물리적 간격'이란, (a). 공간적으로 떨어져 있는 사이, (b). 어떠한 것으로 채워져 있는 상태에서 떨어져 있는 사이, 로 구성되는 상기 (a) 내지 (b) 중 선택되는 것을 구비하는 것을 의미한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나의 층, 다층상태, 중 선택되는 층의 상태로 하나 이상의 곡률, 언덕(hill), 중 선택되는 형태를 구비할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 '그래핀 나노리본을 하나 이상의 굽힘변형' 으로 구비하는 것을 의미할 수 있다. 본 발명의 한 실시예에서, 그래핀 나노리본을 하나 이상의 굽힘변형으로 구비하는 것에서 장벽조정회로의 전압은 그래핀 나노리본의 전도에 영향을 줄 수 있다. 본 발명의 한 실시예에서, 그래핀은 1). 그래핀, 2). 그래핀 나노리본, 3). 그래핀과 상기 그래핀이 드레인전극에 연결되는 부분에 하나 이상의 전기전도성 물질을 구비하는 형태, 4). 그래핀 나노리본과 상기 그래핀 나노리본이 드레인전극에 연결되는 부분에 하나 이상의 전기전도성 물질을 구비하는 형태, 5). 그래핀 또는 그래핀 나노리본과, 하나 이상의 전기전도성 물질층이 다층상태를 구비하되 하나 이상의 굽힘변형을 구비할 수 있는 형태, 6). 그래핀 또는 그래핀 나노리본과, 하나 이상의 낮은 영률(Young's modulus)을 구비하는 층이 다층상태를 구비하되 하나 이상의 굽힘변형을 구비할 수 있는 형태, 7). 그래핀 또는 그래핀 나노리본과, 하나 이상의 낮은 영률(Young's modulus)을 구비하는 전기전도성 물질층이 다층상태를 구비하되 하나 이상의 굽힘변형을 구비할 수 있는 형태, 로 구성되는 상기 1) 내지 7) 중 선택되는 것을 의미할 수 있으나 기본적으로 그래핀의 뛰어난 전도도와 큰 기계적 변형에도 파괴되지 않는다는 점 및 큰 기계적 변형에도 전도도가 변화되지 않는다는 점을 이용한다는 측면에서 다양한 변형형태가 구비될 수 있다. 본 발명의 한 실시예에서, 상기 전기전도성 물질은 전도성 폴리머(conducting polymer)를 의미할 수 있다.

본 발명의 한 실시예에서, 그래핀 나노리본은 그래핀 armchair(안락의자), 그래핀 zigzag(지그재그), 중 선택되는 것을 의미할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 a. 변형두께가 대략 0.1 나노미터 ~ 100 나노미터, b. 변형폭이 대략 1 나노미터 ~ 500 나노미터 c. 변형길이가 대략 1 나노미터 ~ 500 나노미터, d. 변형높이가 500 나노미터 이하, e. 변형간격이 100 나노미터 이하, f. 하나 이상의 변형길이, 변형면적, 변형폭, 변형높이, 변형간격, 표면 변형범위, 표면 비변형범위, 중 하나 이상 선택되는 것의 물리적 치수가 0.1 나노미터 ~ 500 나노미터, 로 구성되는 상기 a 내지 f 로 구성되는 것 중 선택되는 것을 구비하지만 상기 물리적 치수에 한정되지 않고 하나 이상 구비될 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 a. 적어도 평균 표면 위치에서 하나 이상의 100 나노미터 미만의 편차를 구비하며, b. 바람직하게는 평균 표면 위치에서 하나 이상의 10 나노미터 미만의 편차를 구비하며, c. 좀더 바람직하게는 평균 표면 위치에서 하나 이상의 1 나노미터 이상의 편차를 구비하며, d. 더 바람직하게는 일부 제품을 위하여 평균 표면 위치에서 하나 이상의 1 Angstrom(옹스트롬) 이상의 편차를 구비하며, 로 구성되는 상기 a 내지 d 로 구성되는 것 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 편차는 표준(평균 표면 위치)으로부터의 변형높이를 의미한다. 여기서 1 Angstrom(옹스트롬)은 0.1 nm 를 의미한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 버클링형태, 멤브레인형태, 굽힘변형형태, 중 선택되는 형태를 구비한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나의 층, 다층상태, 중 선택되는 층의 상태로 파 형태를 구비할 수 있다.

본 발명의 한 실시예에서, 파 형태(waveforms)는 어느 순간에 있어서의 파(wave)의 단면 형상을 의미한다. 또는 파(wave)의 물리량을 공간 변화로서 나타낸 도형을 의미한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나의 층, 다층상태, 중 선택되는 층의 상태로 사인파로 구비되는 파 형태를 구비할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나의 층, 다층상태, 중 선택되는 층의 상태로 하나 이상의 주기적인파, 비주기적인파, 중 선택되는 파 형태를 구비할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나의 층, 다층상태, 중 선택되는 층의 상태로 하나 이상의 가우시안(Gaussian)파, 로렌츠형(Lorentzian)파, 중 선택되는 파 형태를 구비할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 파 형태를 구비하되, 상기 파 형태는 하나 이상의 그래핀의 하나 이상의 굽힘변형으로부터 본 발명에서 제시하는 물리적 치수를 구비하며 하나 이상의 굽힘변형이 파 형태로 구비될 수 있다. 본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 운동하는(또는 작동하는) 지점으로부터 본 발명에서 제시하는 물리적 치수를 구비하며 하나 이상의 굽힘변형이 파 형태로 구비되는 것을 의미할 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 "상향식" 공정 기술에 의해 생성된 반도체 재료 기반 장치에 관한 강화된 신뢰성을 보이는 기능적인 장치의 제조를 용이하게 하는 공정 플랫폼 및 "하향식" 공정 기술에 의해 생성된 반도체 재료 기반 장치에 관한 강화된 신뢰성을 보이는 기능적인 장치의 제조를 용이하게 하는 공정 플랫폼을 하나 이상 구비하여 하나 이상 제조할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 a. 하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하지 않되(예를들어, 밀접하게 붙지 않은), 전기적으로 연결되는 구성, b. 하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하되, 전기적으로 연결되는 구성, c. 하나 이상의 그래핀이 드레인전극과 전기적으로 연결되는 구성, 로 구성되는 상기 a 내지 c 중 선택되는 것을 구비할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 기울기(곡률에 접하는 기울기를 의미함)를 구비하는 형태로 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것으로 이해되어 질 수 있다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는 a. 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다. 상기 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는 중앙처리장치(CPU), 메모리, 베터리가 구비되는 전자장치, 전자부품, 전자장치, 로 구성되는 것 중 선택되는 것에 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비될 수 있다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는 중앙처리장치(CPU), 메모리, 베터리가 구비되는 전자장치, 전자부품, 전자장치, 로 구성되는 것 중 선택되는 것에 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비될 수 있다.

본 발명의 한 실시예에서, 본 발명은 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비하는 것을 특징으로 하는 전자장치를 구비한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할때 상기 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것은 하나 이상의 그래핀과 하나 이상의 접촉면적(Contact area)을 구비한다. 본 발명의 한 실시예에서, 접촉면적(Contact area)은 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할때 하나 이상의 그래핀과 형성되는 접촉이 되는 부분의 면적을 의미한다. 본 발명의 한 실시예에서, 상기 하나 이상의 접촉면적(Contact area)은 나노단위에서의 하나 이상의 접촉면적(Contact area)을 의미한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 연속체 역학을 도입하여 설명될 수 있다. 본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 탄성체로서 설명되어 질 수 있다. 본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 연속체 역학을 도입하여 플레이트의 하나 이상의 굽힘변형으로 설명 될 수 있다.

본 발명의 한 실시예에서, 연속체 역학은 더 작은 요소로 무한히 나누어도 그 각각의 요소가 원래의 전체로서의 물질의 성질을 그대로 유지한다고 가정하는 연속체의 개념을 기반으로 한다. 실제로 물질은 연속적인 것이 아니라 원자로 이루어져 있다는 점, 그래서 불균일한 미시 구조를 갖고 있다는 점은 무시된다. 본 발명의 한 실시예에서, 연속체에서는 물체 내에 물질이 균일하게 분포되어 있고, 물체가 차지한 공간을 완전히 꽉 채우고 있으며, 따라서 운동량 등의 물리량들이 극소 극한에서도 그대로 유지된다고 가정한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 탄성을 구비하며 하나 이상의 굽힘변형을 구비하는 것으로 의미될 수 있다. 여기서, 탄성(elasticity)이란 물체에 가해진 힘이 사라졌을 때 물체가 원래의 모양으로 복구되고자 하는 성질이다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 다층상태 즉, PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층이 하나 이상의 그래핀의 상부에 함께 구비되어 있는 상태로 다층상태의 탄성을 구비하며 하나 이상의 굽힘변형을 구비하는 것으로 의미될 수 있다. 본 발명의 한 실시예에서, 다층상태 즉, PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층이 그래핀의 상부에 함께 구비되어 있는 상태로 다층상태의 탄성을 구비하는 것은 하나 이상의 영률(Young's modulus)를 구비하는 것으로 이해되어 질 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 본 발명의 한 실시예에서,

(a). 하나 이상의 그래핀을 포함하고,

(b). 하나 이상의 그래핀의 상부에 구비되는 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것을 포함하고,

(c). 하나 이상의 그래핀의 하부에 구비되는 PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층을 포함한 형태에서,

PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층이 하나 이상의 그래핀과 함께 구비되어 있는 다층상태의 탄성을 구비하며 하나 이상의 그래핀이 하부로 하나 이상의 굽힘변형을 구비하는 것을 의미할 수 있다.

또는 본 발명의 한 실시예에서,

(a). 하나 이상의 그래핀을 포함하고,

(b). 하나 이상의 그래핀의 측면(우측부)에 구비되는 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것을 포함하고,

(c). 하나 이상의 그래핀의 측면(좌측부)에 구비되는 PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층을 포함한 형태에서,

PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층이 하나 이상의 그래핀과 함께 구비되어 있는 다층상태의 탄성을 구비하며 하나 이상의 그래핀이 측면(좌측부)로 하나 이상의 굽힘변형을 구비하는 것을 의미할 수 있다. 따라서, 본 발명에서 하나 이상의 그래핀이 상부에 구비되는 것으로 표현한 것은 하부 또는 측면에 구비되는 것을 포함하는 의미로 해석될 수 있으며, 중요한 요점은 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것이다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 (Ⅰ). 하나 이상의 증착, 전자빔 증착(e-beam evaporation), 스퍼터링(Sputtering)증착, 전기화학적 증착, 전해 도금(electrodeposition), 무전해 도금(electroless deposition), 도금, 물리 기상 증착, 증발 증착, 펄스 레이저 증착, 진공증착, 에칭, 경사식각, 습식 식각(wet etch), 건식 식각(Dry etch), 폴리머 패턴, 패터닝, 전사, 오버레이(over lay)측정, 산소 플라즈마(oxygen plasma)에 의한 그래핀 식각, 샘플회전, 기울기, 용액인쇄, 캐스팅공정, 경화, 부유, 발열체사용, 큐어링, 몰딩, 반데르발스 힘, 금속 배선 공정(Metal Interconnect), CLEAN(클린) 공정, CVD(화학기상증착), PECVD(Plasma Enhanced Chemical Vapor Deposition(플라즈마 화학 기상 증착)) 공정, LPCVD(Low Pressure Chemical Vapor Deposition(저압 화학 기상 증착)) 공정, RIE(Reactive Ion Etching(반응성 이온 식각)), 애셔(Asher) 공정, BOE(buffered oxide etch(버펄드 산화물 에칭)) 에칭, HF 에칭, 포토레지스트(PR)을 벗겨내는 스트립(Strip)공정, 어닐링, 화학적 기계적 연마(chemical mechanical polishing(CMP) 공정, 스핀코팅, 스핀-캐스팅(spin-casting), 드롭-캐스팅, 에폭시도포, 표면 개시 원자 전이 라디칼 중합(surface-initiated atom-transfer radical polymerization, SI-ATRP), 레이저, 리프트오프(lift off), 물질 성장, 도핑, 코팅, 증발, 담금, 나노분말코팅, 표면처리, 졸-겔 공정, 세척, 건조, 열처리, 포토리소그래피, 리소그래피, 노광, 현상, 다마신(Damascene;상감)공정, 듀얼다마신 공정, 더블패터닝(DPT(Double Patterning)-리소그래피), 이머젼(Immersion-리소그래피), 금속증착, 절연층 형성, 표적물질의 식각, 선택적 식각(원하는 부위만 남긴다), 트렌치(trench) 형성, FIB(focused-ion-beam(포커스드이온빔)공정, 제거, HMDS(hexamethylene disilazane(헥사 메틸렌 디 실라 잔) 처리, 피라나처리, 자외선/오존 처리, 포토레지스트(PR)패턴, 포토레지스트(PR)제거, 아세톤세척, 에탄올세척, 황산(H₂SO₄) 1: 디아이워터(DI water) 100 희석용액으로 제거, 전자빔, 이온빔, 초음파, 램프, 레이저 파동 시리즈(광핀셋)로 위치이동, 접착, 정전기력, 자기력, 음파, 확산, 분리, 분해, 노출, 가열, 냉각, 고정 및 지지 구조(fixture), 결합, 부착, 배열, 배치, 연결, 적층, 조립, 자기조립(self-assembled), 자기조립단분자막(Self-assembled monolayer), Niemeyer-Dolan technique(니에메예르-고언 기술-그림자증착법), 터널접합, 교차, 패턴형성, 집적공정, 제조 단계로부터 개별한 제조 단계에서 실시될 공간적으로 제어된 반도체 공정의 사실상 어떠한 유형, 중 하나 이상 선택되는 방법을 구비하되, Ⅰ. (a). 1차원적, 2차원적, 3차원적, 중 선택되는 것으로, (b). 한 방향 이상에서, (c). 지속적, 비지속적 중 선택되는 것으로, (d). 전체적, 부분적 중 선택되는 것으로, (e). 규칙적, 불규칙적, 중 선택되는 것으로, 로 구성되는 상기 (a) 내지 (e) 중 하나 이상 선택되는 것으로 구비되며, Ⅱ. 상기 Ⅰ 에서 (a) 내지 (e) 중 하나 이상 선택되는 것으로 구비하되, ⓐ. 상기 각각의 선택되는 하나 이상의 방법의 공간적으로 제어되는 특성, ⓑ. 상기 각각의 선택되는 하나 이상의 방법의 지속시간, ⓒ. 상기 각각의 선택되는 하나 이상의 방법이 적용되는 환경의 온도, ⓓ. 상기 각각의 선택되는 하나 이상의 방법이 적용되는 환경의 압력, ⓔ. 상기 각각의 선택되는 하나 이상의 방법이 적용되는 환경의 전력, ⓕ. 상기 각각의 선택되는 하나 이상의 방법이 적용되는 환경의 농도, ⓖ. 상기 ⓐ 내지 ⓕ 중 하나 이상 선택되는 것이 상기 (a) 내지 (e) 중 하나 이상 선택되는 것에 조절되어 구비되는 단계, 를 구비하여 제조되는 것을 특징으로 한다. 상기 일면에서 제시되는 방법 및/또는 일면에서 제시되는 방법들의 가능한 조합은 본 발명에서 제시되는 상위그룹에 포함그룹으로 포함될 수 있다. 하지만, 본 발명의 중요한 요점은, 본 발명의 트랜지스터는 그래핀의 대기전력문제를 그래핀의 하나 이상의 굽힘변형으로 해결하는 트랜지스터라는 점이다. 그러한 의미에서 제조방법 및 제조순서는 다양한 방법들이 사용 될 수 있다.

본 발명의 한 실시예에서, 본 발명의 제조방법은 증착(deposition)에 있어서, 스퍼터(Sputter), E-빔 증발기(E-beam evaporator), LPCVD 장비, PECVD 장비, 중 선택되는 제조장비를 구비할 수 있다.

본 발명의 한 실시예에서, 본 발명의 제조방법은 리소그래피(Lithography)에 있어서, 스핀 코터(Spin coater), 베이킹 오븐(Baking oven), 포토 얼라이너(Photo aligner), 습식 스테이션(Wet station), 마스크 제너레이터(Mask generator), 로 구성되는 제조장비를 구비할 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터를 검사하는데 있어서, 검사(Inspection)는, CD-SEM(Critical Dimension-Scanning Electron Microscopy(중요한 치수-전자 현미경 스캔), FIB 장비, 프로브 스테이션(Probe station) 등의 장비를 구비할 수 있다. 전기적 측정은 프로브 스테이션(Probe station)을 사용하여 수행 될 수 있다.

본 발명의 한 실시예에서, 본 발명의 제조방법은 그래핀(Graphene)을 구비하는데 있어서, 그래핀 화학기상증착(Graphene CVD), 진공 오븐(Vacuum Oven), 진공로(Vacuum Furnace), 로 구성되는 제조장비를 구비할 수 있다.

본 발명의 한 실시예에서, 본 발명의 제조방법은 로드-잠금 챔버(load-locked chamber)를 이용하여 로딩되는 것을 구비하는 것; 을 특징으로 할 수 있다.

본 발명의 한 실시예에서, 본 발명의 제조방법은 롤투롤 위치결정공정방법을 구비하는 것; 을 특징으로 할 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 나노미터 수준의 두께인 박막을 구비하기 위하여 드롭-캐스팅 방법을 사용할 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 나노미터 수준의 두께인 박막을 구비하기 위하여 마이크로미세모세관 피펫트 도움을 받는 드롭-캐스팅(microcapillary-pipette-assisted drop-casting), 잉크 젯트 프린팅(ink-jet printing), 로 구성되는 것 중 선택되는 방법을 사용할 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 폴리메틸메타크릴레이트(PMMA)를 구비하는 공정이 주어질 때에, 아래와 같은 표면 개시 원자 전이 라디칼 중합(SI-ATRP) 제조방법이 기술된 것으로 의미할 수 있다. (1). 티올(thiol) 그룹을 포함하는 화학적으로 구속된 작은 분자 중합 개시자를 자기조립(self-assembly)을 이용하여 표면 상에 고정시킨다. (2). 그 다음, 모노머(monomer) 및 중합체 촉매(polymerization catalyst)를 포함한 용액에 옮긴다. (3). 폴리머는 표면에 고정된 중합체 개시자의 단일층에서 성장하며, 중합 반응 시간이 얼마나 지속되는지를 선택함으로써 폴리머 박막의 두께를 간단히 조절할 수 있다. 본 발명의 한 실시예에서, 상기 SI-ATRP 제조방법은 PMMA 박막을 약 100 나노미터 두께까지 성장하도록 할 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 교차되는 장벽조정회로를 구비하는 공정이 주어질 때에, 아래와 같은 제조방법이 기술된 것으로 의미할 수 있다. (1). 폴리메틸메타크릴레이트(PMMA)를 구비한다. (2). 마스크를 통하여 방사광의 x선을 조사한다. (3). x선이 조사된 부분의 고분자는 화학 결합이 끊어짐으로 현상액(용매)에 녹기 쉽게 된다. (4). 상부에 교차되는 장벽조정회로를 구비 한다. (5). 용매액으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다. 로 구비되는 (1) 부터 (5) 로 이어지는 제조방법을 의미할 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 폴리메틸메타크릴레이트(PMMA)를 용해하는 공정이 주어질 때에, 아래와 같은 제조방법이 기술된 것으로 의미할 수 있다. (1). 폴리메틸메타크릴레이트(PMMA)를 구비한다. (2). 마스크를 통하여 방사광의 x선을 조사한다. (3). x선이 조사된 부분의 고분자는 화학 결합이 끊어짐으로 현상액(용매)에 녹기 쉽게 된다. (4). 용매액으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다. 로 구비되는 (1) 부터 (4) 로 이어지는 제조방법을 의미할 수 있다.

본 발명의 한 실시예에서, 본 발명에서 제시되는 교차되는 장벽조정회로가 구비되는 것이 주어질 때마다, 일반적인 금속 회로를 구비하는 공정이 선택적으로 기술될 수 있으나, 일반적인 금속 회로를 구성하는 방법은 당업자에게 잘알려져 있고 따라서 본 발명에서는 발명의 요지가 너무 복잡해져서 흐려질 것을 염려하여 기술하지 않을 수 있다.

본 발명의 한 실시예에서, 본 발명에서 제시되는 교차되는 장벽조정회로가 구비되는 것이 주어질 때마다, (1). 기판 세정, (2). 금속증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 레지스트 제거, 로 구성되는 상기 (1) 부터 (6)으로 이어지는 공정순서가 선택적으로 기술될 수 있으나, 이러한 방법은 당업자에게 잘알려져 있고 따라서 본 발명에서는 발명의 요지가 너무 복잡해져서 흐려질 것을 염려하여 기술하지 않을 수 있다.

본 발명의 한 실시예에서, 본 발명에서 제시되는 교차되는 장벽조정회로가 구비되는 것이 주어질 때마다, (1). 절연물질 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 공정을 수행, (2). 트렌치 형성, (3). 금속 증착, (4). 구리의 전기화학적 증착, (5). CMP 공정, 로 구성되는 상기 (1) 부터 (5) 로 이어지는 공정순서가 선택적으로 기술될 수 있으나, 이러한 방법은 당업자에게 잘알려져 있고 따라서 본 발명에서는 발명의 요지가 너무 복잡해져서 흐려질 것을 염려하여 기술하지 않을 수 있다. 본 발명의 한 실시예에서, 본 발명의 트랜지스터는 일면에서 제시하는 (1) 부터 (4) 로 이어지는 공정순서를 수행하여 구비된 교차되는 장벽조정회로와 함께, 구리로 구성된 소스 및 드레인 컨택들(상기 (1)의 공정으로 상부에 절연물질이 증착되어 있는)을 CMP 로 1회 이상 수행하여 여분의 구리 및 절연물질을 제거한, 웨이퍼 결합 프로세스를 수행하기 위한 준비된 웨이퍼(예를들어, 그래핀 굽힘 회로 및 교차되는 장벽조정회로가 구비된 웨이퍼)를 구비한다. 그 이후, 본 발명의 한 실시예에서, 상기 교차되는 장벽조정회로와 소스 및 드레인 컨택들은 하나 이상의 정렬 구조를 구비할 수 있다.

본 발명의 한 실시예에서, 본 발명에서 제시되는 교차되는 장벽조정회로가 구비되는 것이 주어질 때에는 다마신(Damascene;상감)공정으로 구비되는 교차되는 장벽조정회로를 의미할 수 있다. 본 발명의 한 실시예에서, 본 발명의 트랜지스터는 일면에서 제시하는 다마신(Damascene;상감)공정을 수행하여 구비된 교차되는 장벽조정회로와 함께, 소스 및 드레인 컨택들(상기 다마신(Damascene;상감)공정을 수행하기 위하여 절연물질이 먼저 증착되어, 상부에 절연물질이 증착되어 있는)을 CMP 로 1회 이상 수행하여 여분의 메탈 및 절연물질을 제거한, 웨이퍼 결합 프로세스를 수행하기 위한 준비된 웨이퍼(예를들어, 그래핀 굽힘 회로 및 교차되는 장벽조정회로가 구비된 웨이퍼)를 구비한다. 그 이후, 본 발명의 한 실시예에서, 상기 교차되는 장벽조정회로와 소스 및 드레인 컨택들은 하나 이상의 정렬 구조를 구비할 수 있다. 본 발명의 한 실시예에서, 본 발명은 다마신(Damascene;상감)공정을 수행하기 위하여 절연물질이 먼저 증착된 이후, 추가적인 선택으로 CMP 공정을 수행할 수 있다. 본 발명의 한 실시예에서, 일면에서 제시하는 다마신(Damascene;상감)공정으로 구성되는 장벽조정회로는 구리가 장벽조정회로의 상부에 구비되는 것을 의미할 수 있다.

본 발명의 한 실시예에서, 본 발명에서 제시되는 트랜지스터의 구성이 주어질 때마다, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부) 및 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리(높이)-비동일평면을 의미한다)이 구비되는 전기전도성 물질-우측부)이 구비되는 공정이 선택적으로 포함되어 기술될 수 있으나, 일반적인 소오스전극 및 드레인전극을 구성하는 방법은 당업자에게 잘알려져 있고 따라서 본 발명에서는 발명의 요지가 너무 복잡해져서 흐려질 것을 염려하여 기술하지 않을 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질이 주어질 때마다, 본 발명에서 특별히 기술하지 않더라도 (1). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비(본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), 로 구성되는 상기 (1) 의 제조공정을 수행한, (a). 절연물질층의 식각된 위치에 구비된 하나 이상의 Piezo(피에조)물질, (b). 절연물질층의 식각된 위치에 구비된 하나 이상의 Piezo(피에조)물질 및 상기 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된 것, 로 구성되는 상기 (a) 내지 (b) 중 선택되는 것이 기술된 것을 의미할 수 있다.(발명의 요지가 너무 복잡해져서 흐려질 것을 염려하여)

본 발명의 한 실시예에서, 하나 이상의 전하를갖는입자가 주어질 때마다, 본 발명에서 특별히 기술하지 않더라도 (1). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 전하를갖는입자를 구비(본 발명의 한 실시예에서, 하나 이상의 전하를갖는입자의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), 로 구성되는 상기 (1) 의 제조공정을 수행한, (a). 절연물질층의 식각된 위치에 구비된 하나 이상의 전하를갖는입자, (b). 절연물질층의 식각된 위치에 구비된 하나 이상의 전하를갖는입자 및 상기 하나 이상의 전하를갖는입자의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된 것, 로 구성되는 상기 (a) 내지 (b) 중 선택되는 것이 기술된 것을 의미할 수 있다.(발명의 요지가 너무 복잡해져서 흐려질 것을 염려하여)

본 발명의 한 실시예에서, 하나 이상의 자성입자가 주어질 때마다, 본 발명에서 특별히 기술하지 않더라도 (1). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 자성입자를 구비(본 발명의 한 실시예에서, 하나 이상의 자성입자의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), 로 구성되는 상기 (1) 의 제조공정을 수행한, (a). 절연물질층의 식각된 위치에 구비된 하나 이상의 자성입자, (b). 절연물질층의 식각된 위치에 구비된 하나 이상의 자성입자 및 상기 하나 이상의 자성입자의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된 것, 로 구성되는 상기 (a) 내지 (b) 중 선택되는 것이 기술된 것을 의미할 수 있다.(발명의 요지가 너무 복잡해져서 흐려질 것을 염려하여)

본 발명의 한 실시예에서, 본 발명에서 에칭(또는 식각)공정이 주어질 때에는, 특별히 기술하지 않더라도 동일한 레지스트를 이용하되, 서로 다른 에칭(또는 식각)공정이 수행되는 것을 의미할 수 있다. 즉 에칭(또는 식각)공정이 2회 이상 수행되는 것을 의미할 수 있다.

본 발명의 한 실시예에서, 본 발명에서 에칭(또는 식각)공정이 주어질 때에는, 특별히 기술하지 않더라도 (1). 레지스트 도포, (2). 노광, (3). 현상, (4). 에칭, (5). 레지스트 제거, 로 구성되는 상기 (1) 내지 (5)의 공정순서를 포함하는 서로 다른 에칭(또는 식각)공정이 수행되는 것을 의미할 수 있다. 즉 에칭(또는 식각)공정이 전체적으로 2회 이상 수행되는 것을 의미할 수 있다. 예를들어, <Ⅰ>. 본 발명에서 '(f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다' 로 기술되어 있을때 상기 그래핀 굽힘 회로의 상부층만 1회 이상 에칭하는 것은 제 1 에칭공정이 수행되고, (1). 레지스트 제거, (2). 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, 으로 구성되는 상기 (1) 내지 (5)의 공정순서를 포함하는 제 2 에칭공정 또는 제 2 에칭공정과 제 3 에칭공정이 더 수행되는 것을 의미할 수 있다. 또다른 예를들어, <Ⅱ>. '(f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층 및 드레인전극과 그래핀 굽힘 회로가 충분히 공간적으로(여기서는 수평상태의 물리적 간격을 의미한다) 떨어질 수 있도록 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부층 및 드레인전극과 그래핀 굽힘 회로가 충분히 공간적으로 떨어질 수 있도록 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다, 로의 순서로 수행한다' 로 기술되어 있을때 상기 그래핀 굽힘 회로의 상부층 및 드레인전극과 그래핀 굽힘 회로가 충분히 공간적으로 떨어질 수 있도록 1회 이상 에칭하는 것은 제 1 에칭공정이 수행되고, (1). 레지스트 제거, (2). 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, 으로 구성되는 상기 (1) 내지 (5)의 공정순서를 포함하는 제 2 에칭공정 또는 제 2 에칭공정과 제 3 에칭공정이 더 수행되는 것을 의미할 수 있다.

본 발명의 한 실시예에서, 본 발명에서 제시되는 니켈층, 구리층, 금속층, 중 선택되는 것이 증착되는 것이 주어질 때마다, 본 발명의 트랜지스터의 구성에 필요한 부분만 남도록 니켈층, 구리층, 금속층, 중 선택되는 것이 선택적 식각되는 공정이 선택적으로 기술될 수 있으나, 본 발명에서는 발명의 요지가 너무 복잡해져서 흐려질 것을 염려하여 기술하지 않을 수 있다.

본 발명의 한 실시예에서, 본 발명의 절연층 및 메탈 컨택들을 형성하는 기술은 당업자에게 잘알려져 있고 따라서 본 발명에서는 발명의 요지가 너무 복잡해져서 흐려질 것을 염려하여 기술하지 않을 수 있다.

본 발명의 한 실시예에서, 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비하는 기술은 절연물질의 증착과 선택적 식각을 수행하는 공정이 선택적으로 기술될 수 있으나, 이러한 방법은 당업자에게 잘알려져 있고 따라서 본 발명에서는 발명의 요지가 너무 복잡해져서 흐려질 것을 염려하여 기술하지 않을 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질과 상기 하나 이상의 Piezo(피에조)물질의 상부에 구비되는 하나 이상의 그래핀을 구비하는 트랜지스터는 아래와 같은 제조방법을 구비할 수 있다.

<A>

(1). 교차되는 장벽조정회로를 구비한다, (2). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비(본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (3). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(PMMA/그래핀/금속층), (4). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다, (5). 그래핀의 상부층에 구비된 금속층을 에칭한다, (6). 그래핀을 선택적 식각한다, (7). 상기 선택적 식각된 그래핀의 상부에 절연층을 구비한다. 로 구비되는 (1) 부터 (7) 로 이어지는 제조방법, (2) 부터 (6) 로 이어지는 제조방법, (2) 부터 (7) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.

<B>

(1). 교차되는 장벽조정회로를 구비한다, (2). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비(본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (3). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(PMMA/그래핀/금속층), (4). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다, (5). 그래핀의 상부층에 구비된 금속층을 에칭한다, (6). 그래핀을 선택적 식각한다, (7). 상기 선택적 식각된 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비하고, 이후 절연층을 증착한다, (8). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다, 로 구비되는 (1) 부터 (8) 로 이어지는 제조방법, (2) 부터 (8) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.

<C>

(1). 교차되는 장벽조정회로를 구비한다, (2). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비(본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (3). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(PMMA/그래핀/금속층), (4). 그래핀의 상부층에 구비된 금속층을 에칭한다, (5). 그래핀을 선택적 식각한다, (6). 상기 선택적 식각된 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비하고, 이후 절연층을 증착한다, (7). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 모두 용해시킨다. 로 구비되는 (1) 부터 (7) 로 이어지는 제조방법, (2) 부터 (7) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.

<D>

(1). 교차되는 장벽조정회로를 구비한다, (2). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비(본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (3). 그래핀을 용매에서 분산시켜 분산액을 제조하는 단계; 상기 분산액을 코팅(또는 인쇄) 이후, 열(또는 상온에서)로 증발시키는 단계; 그 이후 그래핀의 선택적 식각 공정을 구비한다, (4). 상기 선택적 식각된 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비하고, 이후 절연층을 증착한다, (5). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다, 로 구비되는 (1) 부터 (5) 로 이어지는 제조방법, (2) 부터 (5) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.

<E>

(1). 교차되는 장벽조정회로를 구비한다, (2). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비(본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (3). 그래핀을 용매에서 분산시켜 분산액을 제조하는 단계; 상기 분산액을 코팅(또는 인쇄) 이후, 열(또는 상온에서)로 증발시키는 단계; 그 이후 그래핀의 선택적 식각 공정을 구비한다, (4). 상기 선택적 식각된 그래핀의 상부에 절연층을 구비하고, 이후 절연층을 증착한다, 로 구비되는 (1) 부터 (4) 로 이어지는 제조방법, (2) 부터 (4) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.

<F>

(1). 교차되는 장벽조정회로를 구비한다, (2). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비(본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (3). 하나 이상의 그래핀 구비(또는 인쇄, 또는 전사), 그 이후 그래핀의 선택적 식각 공정을 구비한다, (4). 상기 선택적 식각된 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비하고, 이후 절연층을 증착한다, (5). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다, 로 구비되는 (1) 부터 (5) 로 이어지는 제조방법, (2) 부터 (5) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.

<G>

(1). 교차되는 장벽조정회로를 구비한다, (2). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비(본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (3). 하나 이상의 그래핀 구비(또는 인쇄, 또는 전사), 그 이후 그래핀의 선택적 식각 공정을 구비한다, (4). 상기 선택적 식각된 그래핀의 상부에 절연층을 구비하고, 이후 절연층을 증착한다, 로 구비되는 (1) 부터 (4) 로 이어지는 제조방법, (2) 부터 (4) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.

<H>

(1). 교차되는 장벽조정회로를 구비한다, (2). 하나 이상의 Piezo(피에조)물질을 구비, 그 이후, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다, (3). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(PMMA/그래핀/금속층), (4). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다, (5). 그래핀의 상부층에 구비된 금속층을 에칭한다, (6). 그래핀을 선택적 식각한다, (7). 상기 선택적 식각된 그래핀의 상부에 절연층을 구비한다. 로 구비되는 (1) 부터 (7) 로 이어지는 제조방법, (2) 부터 (6) 로 이어지는 제조방법, (2) 부터 (7) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.

<I>

(1). 교차되는 장벽조정회로를 구비한다, (2). 하나 이상의 Piezo(피에조)물질을 구비, 그 이후, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다, (3). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(PMMA/그래핀/금속층), (4). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다, (5). 그래핀의 상부층에 구비된 금속층을 에칭한다, (6). 그래핀을 선택적 식각한다, (7). 상기 선택적 식각된 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비하고, 이후 절연층을 증착한다, (8). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다, 로 구비되는 (1) 부터 (8) 로 이어지는 제조방법, (2) 부터 (8) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.

<J>

(1). 교차되는 장벽조정회로를 구비한다, (2). 하나 이상의 Piezo(피에조)물질을 구비, 그 이후, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다, (3). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(PMMA/그래핀/금속층), (4). 그래핀의 상부층에 구비된 금속층을 에칭한다, (5). 그래핀을 선택적 식각한다, (6). 상기 선택적 식각된 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비하고, 이후 절연층을 증착한다, (7). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 모두 용해시킨다. 로 구비되는 (1) 부터 (7) 로 이어지는 제조방법, (2) 부터 (7) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.

<K>

(1). 교차되는 장벽조정회로를 구비한다, (2). 하나 이상의 Piezo(피에조)물질을 구비, 그 이후, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다, (3). 그래핀을 용매에서 분산시켜 분산액을 제조하는 단계; 상기 분산액을 코팅(또는 인쇄) 이후, 열(또는 상온에서)로 증발시키는 단계; 그 이후 그래핀의 선택적 식각 공정을 구비한다, (4). 상기 선택적 식각된 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비하고, 이후 절연층을 증착한다, (5). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다, 로 구비되는 (1) 부터 (5) 로 이어지는 제조방법, (2) 부터 (5) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.

<L>

(1). 교차되는 장벽조정회로를 구비한다, (2). 하나 이상의 Piezo(피에조)물질을 구비, 그 이후, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다, (3). 그래핀을 용매에서 분산시켜 분산액을 제조하는 단계; 상기 분산액을 코팅(또는 인쇄) 이후, 열(또는 상온에서)로 증발시키는 단계; 그 이후 그래핀의 선택적 식각 공정을 구비한다, (4). 상기 선택적 식각된 그래핀의 상부에 절연층을 구비하고, 이후 절연층을 증착한다, 로 구비되는 (1) 부터 (4) 로 이어지는 제조방법, (2) 부터 (4) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.

<M>

(1). 교차되는 장벽조정회로를 구비한다, (2). 하나 이상의 Piezo(피에조)물질을 구비, 그 이후, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다, (3). 하나 이상의 그래핀 구비(또는 인쇄, 또는 전사), 그 이후 그래핀의 선택적 식각 공정을 구비한다, (4). 상기 선택적 식각된 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비하고, 이후 절연층을 증착한다, (5). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다, 로 구비되는 (1) 부터 (5) 로 이어지는 제조방법, (2) 부터 (5) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.

<N>

(1). 교차되는 장벽조정회로를 구비한다, (2). 하나 이상의 Piezo(피에조)물질을 구비, 그 이후, 하나 이상의 Piezo(피에조)물질의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다, (3). 하나 이상의 그래핀 구비(또는 인쇄, 또는 전사), 그 이후 그래핀의 선택적 식각 공정을 구비한다, (4). 상기 선택적 식각된 그래핀의 상부에 절연층을 구비하고, 이후 절연층을 증착한다, 로 구비되는 (1) 부터 (4) 로 이어지는 제조방법, (2) 부터 (4) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것과 상기 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 구비되는 하나 이상의 그래핀을 구비하는 트랜지스터는 아래와 같은 제조방법을 구비할 수 있다.

<A>

(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거(본 발명의 한 실시예에서, 레지스트 제거 이후, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (8). 하나 이상의 그래핀 구비(또는 인쇄, 또는 전사), (9). 하나 이상의 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비한다. (10). 마스크를 통하여 방사광의 x선을 조사한다. (11). x선이 조사된 부분의 고분자는 화학 결합이 끊어짐으로 현상액(용매)에 녹기 쉽게 된다. (12). 상부에 교차되는 장벽조정회로를 구비 한다. (13). 용매액으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다. 로 구비되는 (1) 부터 (9) 로 이어지는 제조방법, (1) 부터 (13) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.

<B>

(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거(본 발명의 한 실시예에서, 레지스트 제거 이후, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (8). 하나 이상의 그래핀 구비(또는 인쇄, 또는 전사), (9). 하나 이상의 그래핀의 상부에 절연층을 구비한다. (10). 절연층의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비한다. (11). 마스크를 통하여 방사광의 x선을 조사한다. (12). x선이 조사된 부분의 고분자는 화학 결합이 끊어짐으로 현상액(용매)에 녹기 쉽게 된다. (13). 상부에 교차되는 장벽조정회로를 구비 한다. (14). 용매액으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다. 로 구비되는 (1) 부터 (8) 로 이어지는 제조방법, (1) 부터 (9) 로 이어지는 제조방법, (1) 부터 (14) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.

<C>

(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거(본 발명의 한 실시예에서, 레지스트 제거 이후, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (8). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(PMMA/그래핀/금속층), (9). 그래핀의 상부층에 구비된 금속층을 에칭한다, (10). 그래핀을 선택적 식각한다, (11). 상기 선택적 식각된 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비한다.(또는 11번 공정에서 PMMA를 구비하고, 이후 절연층을 증착한다) (12). 상부에 교차되는 장벽조정회로를 구비 한다. (13). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 모두 용해시킨다. 로 구비되는 (1) 부터 (13) 로 이어지는 제조방법을 구비할 수 있다.

<D>

(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거(본 발명의 한 실시예에서, 레지스트 제거 이후, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (8). 그래핀을 용매에서 분산시켜 분산액을 제조하는 단계; 상기 분산액을 코팅(또는 인쇄) 이후, 열(또는 상온에서)로 증발시키는 단계; 그 이후 그래핀의 선택적 식각 공정을 구비한다, (9). 상기 선택적 식각된 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비한다(또는 9번 공정에서 PMMA를 구비하고, 이후 절연층을 증착한다). (10). 상부에 교차되는 장벽조정회로를 구비 한다. (11). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다. 로 구비되는 (1) 부터 (8) 로 이어지는 제조방법, (1) 부터 (11) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.

<E>

(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거(본 발명의 한 실시예에서, 레지스트 제거 이후, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (8). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(PMMA/그래핀/금속층), (9). 그래핀의 상부층에 구비된 금속층을 에칭한다, (10). 그래핀을 선택적 식각한다, (11). 상기 선택적 식각된 그래핀의 상부에 절연층을 구비한다. (12). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다. (13). 절연층의 상부에 절연층을 증착한다. (14). 상부에 교차되는 장벽조정회로를 구비 한다, 로 구비되는 (1) 부터 (14) 로 이어지는 제조방법을 구비할 수 있다.

<F>

(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거(본 발명의 한 실시예에서, 레지스트 제거 이후, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (8). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(PMMA/그래핀/금속층), (9). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다, (10). 그래핀의 상부층에 구비된 금속층을 에칭한다, (11). 그래핀을 선택적 식각한다, (12). 상기 선택적 식각된 그래핀의 상부에 절연층을 구비한다. (13). 절연층의 상부에 절연층을 증착한다. (14). 상부에 교차되는 장벽조정회로를 구비 한다. 로 구비되는 (1) 부터 (11) 로 이어지는 제조방법, (1) 부터 (14) 로 이어지는 제조방법, 중 선택되는 것을 구비할 수 있다.

<G>

(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거(본 발명의 한 실시예에서, 레지스트 제거 이후, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된다), (8). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(PMMA/그래핀/금속층), (9). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다, (10). 그래핀의 상부층에 구비된 금속층을 에칭한다, (11). 그래핀을 선택적 식각한다, (12). 상기 선택적 식각된 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비한다.(또는 12번 공정에서 PMMA를 구비하고, 이후 절연층을 증착한다) (13). 상부에 교차되는 장벽조정회로를 구비 한다. (14). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다. 로 구비되는 (1) 부터 (14) 로 이어지는 제조방법을 구비할 수 있다.

<H>

(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비(본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다), (2). PMMA층 구비, (3). Ni를 증착, (4). 아세톤으로 PMMA층을 용해한다. (5). 그래핀을 Ni층 양쪽에 성장시킨다, (6). 상부측 그래핀을 제거, (7). Ni 을 에칭한다. (8). PMMA를 그래핀의 상부에 구비 한다, (9). PMMA를 상온에서 굳힌다, (10). PMMA층 상부에 절연층 구비, (11). 그 이후 절연층에 이온빔으로 구멍 생성(또는 아세톤이 PMMA층을 용해할 수 있는 상태 및 구조에서 다음의 공정순서가 가능하다), (12). 아세톤을 흘려보내 그래핀의 상부에 있는 PMMA층을 용해, (13). 장벽조정회로를 절연층 위에 구비, 로 구비되는 (1) 부터 (13) 로 이어지는 제조방법을 구비할 수 있다.

본 발명의 한 실시예에서, 본 발명은 나노입자(자성입자)를 고체 기판에 규칙적으로 배열하는 데에 있어서, 아래에 기술되는 제조방법을 구비할 수 있다. 상기 제조방법은 (1). 나노입자를 휘발성 유기 용매에 분산시켜 기판상에서 유기 용매를 증발시켜 기판에 나노입자만 남기는 방법이다. 나노입자를 유기상에 분산시키기 위해서는 나노입자 표면을 소수성으로 할 필요가 있다. 본 발명의 한 실시예에서, 도데케인싸이올의 자기-조립 단분자막(SAM)을 입자 표면에 부착시켜 소수성으로 하는 것이 좋다. (2). 기판을 수시간 나노입자 용액에 담가 놓고 기판과 나노입자의 물리적, 화학적 상호작용에 따라 나노입자를 흡착시켜 집합시키는 방법. 입자를 배열하는 기판에는 HOPG(Highly Ordered Pyrolytic Graphite)높은 열분해 흑연)나 운모가 사용된다. (3). 자기장에 의한 배열로 코발트 초자성 나노입자, 산화철 초자성 나노입자, 같은 초자성 나노입자를 자기장안에서 자기장의 방향에 따라 끈모양으로 집합시키는 방법. (4). 나노입자를 구비하는 (Dip-pen nanolithography)딥펜 나노리소그래피, 로 구성되는 (1) 내지 (4) 로 구성되는 것 중 선택되는 제조방법을 구비할 수 있다.

본 발명의 한 실시예에서, 본 발명은 나노입자(전하를갖는입자)를 고체 기판에 규칙적으로 배열하는 데에 있어서, 아래에 기술되는 제조방법을 구비할 수 있다. 상기 제조방법은 (1). 나노입자를 휘발성 유기 용매에 분산시켜 기판상에서 유기 용매를 증발시켜 기판에 나노입자만 남기는 방법이다. 나노입자를 유기상에 분산시키기 위해서는 나노입자 표면을 소수성으로 할 필요가 있다. 본 발명의 한 실시예에서, 도데케인싸이올의 자기-조립 단분자막(SAM)을 입자 표면에 부착시켜 소수성으로 하는 것이 좋다. (2). 나노입자를 구비하는 (Dip-pen nanolithography)딥펜 나노리소그래피, 로 구성되는 (1) 내지 (2) 로 구성되는 것 중 선택되는 제조방법을 구비할 수 있다.

본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것을 구비하는 트랜지스터를 구비할 수 있다.

본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀(하나 이상의 그래핀 하부에 반데르발스 힘이 구비된)에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것을 구비하는 트랜지스터를 구비할 수 있다.

본 발명의 한 실시예에서, 1). 하나 이상의 그래핀의 상부, 2). 하나 이상의 그래핀과 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것의 사이, 로 구성되는 상기 1) 내지 2), 중 하나 이상 선택되는 형태는 하나 이상의 굽힘변형이 구비된 하나 이상의 그래핀의 탄성회복을 도와줄 수 있는 PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층이 구비될 수 있으나, 이에 한정되지는 않는다. 또한 본 발명의 한 실시예에서, 1). 하나 이상의 그래핀의 하부, 2). 하나 이상의 그래핀과 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것 사이, 로 구성되는 상기 1) 내지 2), 중 선택되는 형태는 하나 이상의 굽힘변형이 구비된 하나 이상의 그래핀의 탄성회복을 도와줄 수 있는 PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층이 구비될 수 있으나, 이에 한정되지는 않는다. 또한 본 발명의 한 실시예에서, 하나 이상의 그래핀의 하부에는 하나 이상의 굽힘변형이 구비된 하나 이상의 그래핀의 탄성회복을 도와줄 수 있는 반데르발스 힘이 PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층의 상부에 구비될 수 있다.

본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층을 구비하는 것은 상기 PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀의 하부에는 진공층, 에어층, 중 선택되는 층이 구비될 수 있다.

본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 상기 하나 이상의 그래핀의 상부에 구비되는 PDMS층, 엘라스토머층, 액체고분자층, 절연층, 낮은 영률(Young's modulus)을 구비하는 층, 중 선택되는 것을 구비한 다층상태를 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것에서, 상기 Fermi level(페르미레벨)의 높이를 조절하는 것은 a. 페르미 레벨보다 높은 곳에 그래핀을 굽힘변형시키되 전자를 동시에 제공해주면 페르미 레벨은 올라간다. b. 페르미 레벨보다 높은 곳에 그래핀을 굽힘변형시키되 전자를 동시에 제공한다. c. 페르미 레벨보다 높은 곳에 그래핀을 공간적으로 굽힘변형시키되 전자를 동시에 제공한다, 로 구성되는 상기 a 내지 c 로 구성되는 것 중 하나 이상 선택되는 것을 구비한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 a. 적어도 평균 표면 위치에서 하나 이상의 500 나노미터 미만의 편차를 구비하며, b. 바람직하게는 평균 표면 위치에서 하나 이상의 100 나노미터 미만의 편차를 구비하며, c. 바람직하게는 평균 표면 위치에서 하나 이상의 10 나노미터 미만의 편차를 구비하며, d. 바람직하게는 평균 표면 위치에서 하나 이상의 1 나노미터 이상의 편차를 구비하며, e. 더 바람직하게는 일부 제품을 위해서 평균 표면 위치에서 하나 이상의 1 Angstrom(옹스트롬) 이상의 편차를 구비하며, 로 구성되는 상기 a 내지 e 로 구성되는 것 중 선택되는 것을 구비한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 그래핀의 탄성을 구비한다. 상기 탄성은 그래핀의 고유한 성질이며, 상기 하나 이상의 굽힘변형이 구비된 이후 하나 이상의 그래핀의 하나 이상의 형태변형이 복구(회복)되는 것으로 의미될 수 있다. 상기 탄성은 영률(Young's modulus)를 구비하는 것으로 이해되어 질 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 표면 구조(Surface structure)를 규칙적, 불규칙적, 중 선택되는 것으로, 3차원적으로 구비한다. 일면에서 제시하는, "표면 구조(Surface structure)"는 변형된 표면 영역의 어떠한 형태를 총칭하는 것으로 의미된다. 본 발명의 한 실시예에서, 하나 이상의 "표면 구조(Surface structure)"는 하나 이상의 돌출 형상(Protrude shape)을 의미할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 표면 거칠기(surface roughness)를 구비한다. 본 발명의 한 실시예에서, 표면 거칠기(surface roughness)는, (a). 500 나노미터 이하의 선택되는 범위, (b). 100 nm 이하의 선택되는 범위, (c). 10 nm 이하의 선택되는 범위, (d). 1 nm 이상의 선택되는 범위, (e). 0.1 nm 이상의 선택되는 범위, 로 구성되는 상기 (a) 내지 (e) 중 선택되는 것을 구비한다. 일면에서 제시하는, 표면 거칠기(surface roughness)는 하나 이상의 그래핀의 하나 이상의 굽힘변형이 구비되기 전인 평면의 선(기준선)으로부터 벗어나는 모든 봉우리의 편차 평균값을 표면 거칠기(surface roughness)로 사용한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 구비되는 하나 이상의 그래핀은 (a). 100 nm 이하의 선택되는 범위, (b). 10 nm 이상의 선택되는 범위, (c). 1 nm 이상의 선택되는 범위, (d). 0.1 nm 이상의 선택되는 범위, 로 구성되는 상기 (a) 내지 (d) 중 선택되는 것을 구비하는 하나 이상의 봉우리 및 골짜기를 구비하고 있을 수 있으나 본 발명에서는 쉬운 설명을 위하여 상기 하나 이상의 봉우리 및 골짜기의 편차 평균값을 구비하는 기준선을 하나 이상의 그래핀의 평면으로 가정한다. 본 발명의 한 실시예에서, 상기 하나 이상의 봉우리 및 골짜기의 편차 평균값을 구비하는 기준선을 하나 이상의 그래핀의 평면으로 가정하는 것은 본 발명에서 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는데 있어서 해석되는, 플레이트의 굽힘 역학을 쉽게 풀이하는데에 사용될 수 있다. 더하여, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 상기 평탄하지 않은 하나 이상의 그래핀이라 하더라도 충분히 전기의 On/Off를 조절할 수 있다는 것을 의미한다.

본 발명의 한 실시예에서, 영률(Young's modulus)은 0.1 MPa 이상과 50 MPa 이하, 100 Mpa 이하, 5 MPa 이상, 1 MPa 이상, 0.1 MPa 이상과 100 MPa 이하, 로 구성되는 것 중 선택되는 영률(Young's modulus)을 구비하지만, 이에 한정되지는 않는다.

본 발명의 한 실시예에서, 영률(Young's modulus)은 그래핀의 영률(Young's modulus)을 의미한다.

본 발명의 한 실시예에서, 하나 이상의 영률(Young's modulus)은 하나 이상의 그래핀 또는 하나 이상의 그래핀과 하나 이상의 그래핀의 상부, 하부, 중 하나 이상 선택되는 것에 구비되는 층을 포함하는 다층구조에서의 하나 이상의 영률(Young's modulus)을 구비하는 하나 이상의 층을 의미할 수 있다. 따라서, 본 발명에서는 각각의 층이 하나의 영률(Young's modulus)을 구비하는 것으로 계산하고 각각의 층들의 하나의 영률(Young's modulus)을 모두 계산하는 것으로 굽힘변형으로 구비되는 하나 이상의 영률(Young's modulus)을 계산한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀에 비교하여 상기 하나 이상의 그래핀의 상부, 하부, 중 하나 이상 선택되는 위치에 구비되는 층은 하나 이상의 그래핀보다 낮은 영률(Young's modulus)을 구비하는 층으로 의미될 수 있다. 본 발명의 한 실시예에서 낮은 영률(Young's modulus)은 100 MPa 이하, 10 MPa 이하, 5 MPa 이하, 1 MPa 이하, 중 선택되는 것의 영률(Young's modulus)를 가진 층을 의미할 수 있으나, 이에 한정되지는 않는다. 본 발명의 한 실시예에서, 낮은 영률(Young's modulus)을 구비하는 층은 굽힘변형시 발생하는 곡률의 안쪽으로 구비되는 층에 비교하여 바깥쪽의 낮은 영률(Young's modulus)을 구비하는 층으로 의미될 수 있다. 본 발명의 한 실시예에서, 낮은 영률(Young's modulus)을 구비하는 층은 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 구비되는 낮은 영률(Young's modulus)을 구비하는 층을 의미할 수 있다. 본 발명의 한 실시예에서, 낮은 영률(Young's modulus)은 낮은 영률(Young's modulus)을 구비하는 층을 의미한다.

본 발명의 한 실시예에서, 낮은 영률(Young's modulus)을 구비하는 층은 (1.8 MPa 또는 0.1 MPa)를 가지는 PDMS를 캐스팅하고 경화한 층을 의미할 수 있다. 이러한 계수를 가지는 PDMS는, 각각 10:1 또는 45:1의 비율에서 고분자 및

경화제를 혼합하여 얻을 수 있다.

본 발명의 한 실시예에서, PDMS는 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)를 의미한다.

본 발명의 한 실시예에서, 액체 고분자는 경화되지 않은 PDMS 부분중합체(prepolymer, 점성의 액체), 또는 경화되지 않은 액체 PDMS를 의미할 수 있다.

본 발명의 한 실시예에서, 경화제 없이 PDMS로 경화되지 않은 액체 고분자는 그래핀 회로 상부 및 부가적인 얇은 PDMS층 사이에 주입되어질 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 (a). 300 나노미터 이하의 굽힘변형횡단면, 굽힘변형종단면, 굽힘변형단면적 중 선택되는 것, (b). 100 나노미터 이하의 굽힘변형횡단면, 굽힘변형종단면, 굽힘변형단면적 중 선택되는 것, (c). 100 나노미터 이상의 굽힘변형횡단면, 굽힘변형종단면, 굽힘변형단면적 중 선택되는 것, (d). 50 나노미터 이상의 굽힘변형횡단면, 굽힘변형종단면, 굽힘변형단면적 중 선택되는 것, (e). 10 나노미터 이상의 굽힘변형횡단면, 굽힘변형종단면, 굽힘변형단면적 중 선택되는 것, (f). 1 나노미터 이상의 굽힘변형횡단면, 굽힘변형종단면, 굽힘변형단면적 중 선택되는 것, (g). 0.1 나노미터 이상의 굽힘변형횡단면, 굽힘변형종단면, 굽힘변형단면적 중 선택되는 것, 로 구성되는 상기 (a) 내지 (g) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 상기 물리적 치수에 한정되지 않고 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있다.

본 발명의 한 실시예에서, 본 발명의 그래핀이 갖는 고유한 유연성은 종래 깨지기 쉬운 실리콘 기반의 전자 장치들에는 가능하지 않은 사용가능한 다양한 구조형태로 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것과 하나 이상의 그래핀이 구비되게 할 수 있다. 또한, 본 발명의 그래핀이 갖는 고유한 유연성은 공정가능한 구성재료들 및 하나 이상의 그래핀과 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것을 종래 깨지기 쉬운 실리콘 기반의 전자 장치들에는 가능하지 않은 사용가능한 다양한 구조형태로 구비되게 할 수 있다.

본 발명의 한 실시예에서, 본 발명의 그래핀이 갖는 고유한 유연성은 (a). 소오스전극과 연결되고 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 구성하는데 있어서, 종래 깨지기 쉬운 실리콘 기반의 전자 장치들에는 가능하지 않은 사용가능한 다양한 구조형태로 하나 이상의 그래핀을 구비되게 할 수 있다, (b). 소오스전극과 연결되고 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀 및 공정가능한 구성재료들과 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것을 종래 깨지기 쉬운 실리콘 기반의 전자 장치들에는 가능하지 않은 사용가능한 다양한 구조형태로 구비되게 할 수 있다, 로 구성되는 상기 (a) 내지 (b) 중 선택되는 것을 구비되게 할 수 있다.

본 발명의 한 실시예에서, 본 발명에서 하나 이상의 자성입자, 전하를갖는입자, 그래핀, 중 선택되는 것을 구비하는 것은 적은 비용으로 큰 기판영역에 하나 이상의 자성입자, 전하를갖는입자, 그래핀, 중 선택되는 것을 구비할 수 있는 인쇄 기술로 제조 가능하다. 본 발명의 한 실시예에서, 상기 인쇄 기술은 캐리어매개체에 하나 이상의 그래핀을 구비하고, 캐리어매개체를 하나 이상의 그래핀과 함께 인쇄한 후 캐리어 매개체를 증발시키는 제조방법을 구비할 수 있다. 본 발명의 한 실시예에서, 상기 인쇄 기술은 캐리어매개체에 하나 이상의 자성입자를 구비하고, 캐리어매개체를 하나 이상의 자성입자와 함께 인쇄한 후 캐리어 매개체를 증발시키는 제조방법을 구비할 수 있다. 본 발명의 한 실시예에서, 상기 인쇄 기술은 캐리어매개체에 하나 이상의 전하를갖는입자를 구비하고, 캐리어매개체를 하나 이상의 전하를갖는입자와 함께 인쇄한 후 캐리어 매개체를 증발시키는 제조방법을 구비할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것과 상부에 구비되는 하나 이상의 그래핀을 구비하는 것은 전사 제조방법을 구비하여 구비할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 파괴점(failure point)을 특징짖는 하나 이상의 변형, 파괴점(failure point)을 특징짖는 하나 이상의 기계적 충격, 중 선택되는 것과 같은 심각한 변형을 유도하지 않고 구비하는 것을 의미한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 (a). 변형률이 약 25%으로, (b). 변형률이 약 25% 미만으로, (c). 변형률이 약 10% 미만으로, (d). 바람직하게는 가해지는 변형률이 약 5% 미만으로, (e) 더욱 바람직하게는 가해지는 변형률이 약 1% 미만으로, 로 선택되는 상기 (a) 내지 (e) 중 선택되는 것으로, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 의미될 수 있으나, 일면에서 제시하는 상기 변형률은 약 25% 이하로 한정되지는 않으며 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하기 위한 충분한 변형률을 구비할 수 있다. 여기서 변형률이란 하나 이상의 그래핀이 구비되는 평면에서부터 하나 이상의 그래핀이 90도 각도로 구부러지는 것을 100%로 보았을때의 변형률이다. 본 발명의 한 실시예에서, 상기 변형률은 변형으로 구비되는 곡률의 시작점과 곡률의 가장 상위지점인 꼭지점을 연결한 직선이 구비하는 평면에서부터의 각도를 퍼센트로 표현한 것을 의미한다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 상기 하나 이상의 그래핀이 드레인전극과 하나 이상 간격조절하는 것으로 의미될 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 파손되지 않고 약 10% 이상, 약 25% 이상, 중 선택되는 범위를 구비하는 최대변형을 구비할 수 있으나, 이에 한정되지는 않는다. 여기서 최대변형이란 하나 이상의 그래핀이 구비되는 평면에서부터 하나 이상의 그래핀이 90도 각도로 구부러지는 것을 100%로 보았을때의 최대변형이다. 본 발명의 한 실시예에서, 상기 최대변형은 변형으로 구비되는 곡률의 시작점과 곡률의 가장 상위지점인 꼭지점을 연결한 직선이 구비하는 평면에서부터의 각도를 퍼센트로 표현한 것을 의미한다.

본 발명의 한 실시예에서, 그래핀 회로에 교차되는 장벽조정회로는 본 발명에서 제시하는 제조방법으로 그래핀 회로에 교차되는 하나 이상의 패턴을 형성한 장벽조정회로를 의미할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 플레이트의 하나 이상의 굽힘 역학으로 설명될 수 있으며, 상기 플레이트의 하나 이상의 굽힘 역학은 본 발명에서 제시, 청구하고자 하는 구조의 설계 및 효율의 관점에 있어서 고려될 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여 구비되는 하나 이상의 곡률에 대한 변형이 영인 구조 또는 층(예를들어, 진공층, 에어층, 중 선택되는 층)을 구비할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 (a). 하나 이상의 곡률의 Geometry(기하학)적인 표면으로서 설명, (b). 하나 이상의 곡률의 Geometry(기하학)적인 표면으로 인하여 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 설명, 로 구성되는 상기 (a) 내지 (b) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 일면에서 제시하는 하나 이상의 곡률의 Geometry(기하학)적인 표면은 플레이트의 하나 이상의 굽힘변형으로 설명되어질 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 플레이트 이론을 통하여 하나 이상의 Geometry(기하학)으로 구비하는 하나 이상의 평면밖 변위 <u>를 구비한다. 본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 하나 이상의 평면밖 변위 <u>로서 설명된다. 본 발명의 한 실시예에서, 하나 이상의 평면밖 변위 <u>는 하나 이상의 곡률을 구비하는 것으로 설명된다.

본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 플레이트 이론을 통하여 하나 이상의 Geometry(기하학)으로 구비하는 하나 이상의 평면밖 변위 <u>를 구비한다. 본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 하나 이상의 Geometry(기하학)으로 구비하는 하나 이상의 평면밖 변위 <u>로 설명된다. 본 발명의 한 실시예에서, 하나 이상의 평면밖 변위 <u>는 하나 이상의 곡률을 구비하는 것으로 설명된다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 그래핀의 기계적인 변형을 규칙적, 불규칙적, 중 선택되는 것으로, 3차원적으로, 하나 이상 구비하는 것으로 설명된다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 하나 이상의 굽힘변형을 구비하기 전과 비교하여, 평면으로부터 하나 이상의 공간적으로 균일하지 않은 형태를 구비하는 것을 의미할 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터의 제조방법은 하나 이상의 평면 공정 단계들, 회로 리프트오프(liftoff) 전략, 제조 단계로부터 개별한 제조 단계에서 실시될 공간적으로 제어된 반도체 공정의 사실상 어떠한 유형, 본 발명에서 제시하는 제조방법, 중 하나 이상 선택되는 제조방법을 구비할 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터의 제조방법은 소수성영역과 친수성영역을 구분하여 캐리어 매개물로 인하여 확산되는 공정을 구비할 수 있다.

본 발명의 한 실시예에서, 본 발명의 제조방법은 하나 이상의 그래핀 굽힘 회로를 전사, 조립, 집적, 웨이퍼 결합 프로세스, 중 선택되는 것을 구비하는 공정 단계 중에 있어서, 하나 이상의 그래핀 굽힘 회로를 제 2 웨이퍼(예를들어, CMOS 웨이퍼)에 기계적으로 결합시키는 종래에 사용되고 있는 하나 이상의 정렬 구조와 함께 제공되는 방법을 구비할 수 있다. 본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 하나 이상의 그래핀 굽힘 회로를 전사, 조립, 집적, 웨이퍼 결합 프로세스, 중 선택되는 것을 구비하는 공정 단계 중에서 하나 이상의 그래핀 굽힘 회로(그래핀 회로)의 선택된 패턴을 정의하는 하나 이상의 그래핀 굽힘 회로와 관련된 위치 및 배향(일정한 방향으로 배열되는 것)을 유지하는데 유용하다. 본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 하나 이상의 그래핀 굽힘 회로를 제 2 웨이퍼(예를들어, CMOS 웨이퍼)에 기계적으로 결합시키는데 있어서, 하나 이상의 부분이나 요소가 어떤한 형태를 이룬 것을 의미한다.

본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 하나 이상의 그래핀 굽힘 회로를 전사, 조립, 집적, 웨이퍼 결합 프로세스, 중 선택되는 것을 구비하는 공정 단계 중에서 하나 이상의 그래핀 굽힘 회로와 하나 이상의 CMOS 회로의 표면 접촉과 함께 하나 이상의 그래핀 굽힘 회로와 하나 이상의 CMOS 회로의 접촉(및 접착) 중에서 선택된 위치 및 배향을 유지하는데 유용하다.

본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 하나 이상의 그래핀 굽힘 회로를 웨이퍼 결합 프로세스를 구비하는 공정 단계 중에서 제 1 웨이퍼(예를들어, 그래핀 굽힘 회로 웨이퍼)와 제 2 웨이퍼(예를들어, CMOS 웨이퍼)의 표면 접촉과 함께 제 1 웨이퍼(예를들어, 그래핀 굽힘 회로 웨이퍼)와 제 2 웨이퍼(예를들어, CMOS 웨이퍼)의 접촉(및 접착) 중에서 선택된 위치 및 배향을 유지하는데 유용하다.

본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 제 1 웨이퍼(예를들어, 그래핀 굽힘 회로 웨이퍼)를 제 2 웨이퍼(예를들어, CMOS 웨이퍼)에 기계적으로 결합시키 어떠한 형상을 의미할 수 있다. 본 발명의 한 실시예에서, 하나 이상의 정렬 구조는, 제 1 웨이퍼(예를들어, 그래핀 굽힘 웨이퍼)와 제 2 웨이퍼(예를들어, CMOS 웨이퍼)가 하나 이상의 (Tetris)테트리스구조형태로 결합되는 것을 의미할 수 있다. 여기서, (Tetris)테트리스구조형태란 다양한 형태를 구비할 수 있는 정렬 구조가 제 2 웨이퍼(예를들어, CMOS 웨이퍼)에 끼워맞춰지는 형태를 의미한다. 쉽게 설명하자면 정렬 구조를 (Tetris)테트리스 게임의 퍼즐조각이라고 생각하면 이해하기가 쉽다.

본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 하나 이상의 그래핀 굽힘 회로를 기계적으로 결합시키는데 있어서(끼워맞춰지는데 있어서), 하나 이상의 부분이나 요소가 어떤한 형태를 이룬 것을 의미한다.

본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 하나 이상의 그래핀 굽힘 회로를 기계적으로 결합시키는데 있어서(끼워맞춰지는데 있어서), 기본적으로 구리, 금, 알루미늄, 중 선택되는 것이 어떤한 형태를 이룬 것을 의미하나, 하나 이상의 그래핀 굽힘 회로를 기계적으로 결합시키는데 있어서(끼워맞춰지는데 있어서), 이에 한정되지는 않는다.

본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 전사, 조립, 집적, 웨이퍼 결합 프로세스, 중 선택되는 것을 구비하는 공정 단계 중에서 구리, 금, 알루미늄, 중 선택되는 것으로 형성된 어떤한 형태 및 상기 구리, 금, 알루미늄, 중 선택되는 것으로 형성된 어떤한 형태가 기계적으로 결합되는(끼워맞춰지는) 제 2 웨이퍼(예를들어, CMOS 웨이퍼)의 어떠한 형태를 의미할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 하나 이상의 그래핀 굽힘 회로를 기계적으로 결합시키는데 있어서(끼워맞춰지는데 있어서), 기본적으로 은이 어떤한 형태를 이룬 것을 의미하나, 하나 이상의 그래핀 굽힘 회로를 기계적으로 결합시키는데 있어서(끼워맞춰지는데 있어서), 이에 한정되지는 않는다.

본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 전사, 조립, 집적, 웨이퍼 결합 프로세스, 중 선택되는 것을 구비하는 공정 단계 중에서 은으로 형성된 어떤한 형태 및 상기 은으로 형성된 어떤한 형태가 기계적으로 결합되는(끼워맞춰지는) 제 2 웨이퍼(예를들어, CMOS 웨이퍼)의 어떠한 형태를 의미할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 전사, 조립, 집적, 웨이퍼 결합 프로세스, 중 선택되는 것을 구비하는 공정 단계 중에서 경사지게 형성된 어떤한 형태 및 상기 경사지게 형성된 어떤한 형태가 (경사지게 형성된 곳에 끼워맞춰지는) 제 2 웨이퍼(예를들어, CMOS 웨이퍼)의 어떠한 형태를 의미할 수 있다. 일면에서 제시하는 하나 이상의 정렬 구조는 끼워맞춰지는데 있어서, 미끄러지듯이 끼워맞춰지는 좋은 형태가 될 수 있다.

본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 전사, 조립, 집적, 웨이퍼 결합 프로세스, 중 선택되는 것을 구비하는 공정 단계 중에서 경사지게 형성된 어떤한 형태 및 상기 경사지게 형성된 어떤한 형태가 (굴곡지게 형성된 곳에 끼워맞춰지는) 제 2 웨이퍼(예를들어, CMOS 웨이퍼)의 어떠한 형태를 의미할 수 있다. 일면에서 제시하는 하나 이상의 정렬 구조는 끼워맞춰지는데 있어서, 미끄러지듯이 끼워맞춰지는 좋은 형태가 될 수 있다.

본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 하나 이상의 그래핀 굽힘 회로를 기계적으로 결합시키는데 있어서(끼워맞춰지는데 있어서), 폴리메틸메타크릴레이트(PMMA)로 어떤한 형태를 이룬 것을 의미할 수 있다. 본 발명의 한 실시예에서, 상기 폴리메틸메타크릴레이트(PMMA)로 형성된 하나 이상 정렬 구조는 하나 이상의 그래핀 굽힘 회로를 기계적으로 결합시키는 공정 이후에, 상기 하나 이상 정렬 구조를 형성한 폴리메틸메타크릴레이트(PMMA)를 용해하는 공정이 추가될 수 있다.

본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 전사, 조립, 집적, 웨이퍼 결합 프로세스, 중 선택되는 것을 구비하는 공정 단계 중에서 폴리메틸메타크릴레이트(PMMA)로 형성된 어떤한 형태 및 상기 폴리메틸메타크릴레이트(PMMA)로 형성된 어떤한 형태가 기계적으로 결합되는(끼워맞춰지는) 제 2 웨이퍼(예를들어, CMOS 웨이퍼)의 어떠한 형태를 의미할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 웨이퍼 결합 프로세스를 구비하는 공정 단계 중에서 두 웨이퍼들의 대응하는 회로 컨택들 사이에 구비되는 구리의 어떤한 형태 및 상기 구리의 어떤한 형태가 기계적으로 결합되는(끼워맞춰지는) 제 2 웨이퍼(예를들어, CMOS 웨이퍼)의 어떠한 형태를 의미할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 웨이퍼 결합 프로세스를 구비하는 공정 단계 중에서 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이에 구비되는 구리의 어떤한 형태 및 상기 구리의 어떤한 형태가 기계적으로 결합되는(끼워맞춰지는) 제 2 웨이퍼(예를들어, CMOS 웨이퍼)의 어떠한 형태를 의미할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 웨이퍼 결합 프로세스를 구비하는 공정 단계 중에서 두 웨이퍼들의 대응하는 회로 컨택들 사이에 구비되는 금, 알루미늄, 중 선택되는 것의 어떤한 형태 및 상기 금, 알루미늄, 중 선택되는 것의 어떤한 형태가 기계적으로 결합되는(끼워맞춰지는) 제 2 웨이퍼(예를들어, CMOS 웨이퍼)의 어떠한 형태를 의미할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 정렬 구조는 웨이퍼 결합 프로세스를 구비하는 공정 단계 중에서 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이에 구비되는 금, 알루미늄, 중 선택되는 것의 어떤한 형태 및 상기 금, 알루미늄, 중 선택되는 것의 어떤한 형태가 기계적으로 결합되는(끼워맞춰지는) 제 2 웨이퍼(예를들어, CMOS 웨이퍼)의 어떠한 형태를 의미할 수 있다.

본 발명에서, CMOS는 (Complementary metal-oxide-semiconductor)상보성 금속 산화물 반도체(CMOS)를 의미한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 상부에 하나 이상의 PDMS층, 액체고분자층, 엘라스토머층, 절연층, 진공층, Air층(에어층), 중 선택되는 층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 조절하는 것은 소오스전극과 연결되고 드레인전극(반도체)과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함한 형태에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 조절하는 것은 소오스전극과 연결되고 드레인전극(금속, 도체, 전기전도성 물질, 중 선택되는 것)과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함한 형태에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 접촉면적(Contact area)을 하나 이상 구비하면서, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, a. 접촉면적(Contact area)을 하나 이상 구비하면서, 전기의 On/Off를 조절하되, b. 연속체 역학을 도입하여 설명되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 굽힘변형은

a. Plate(플레이트)의 굽힘변형

b. Kirchhoff-Love theory of plates(플레이트의 키르히 호프 - 사랑 이론) 형태

c. Mindlin-Reissner theory of plates(플레이트의 민들린-라이스너 이론) 형태

d. Dynamics of Thin Kirchhoff plates(얇은 키르히 호프 플레이트의 역학) 형태

e. 곡률

, 로 구성되는 상기 a 내지 e 중 선택되는 것을 구비하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 굽힘변형은

a. Plate(플레이트)의 굽힘변형

b. Kirchhoff-Love theory of plates(플레이트의 키르히 호프 - 사랑 이론) 형태

c. Mindlin-Reissner theory of plates(플레이트의 민들린-라이스너 이론) 형태

d. 곡률

, 로 구성되는 상기 a 내지 d 중 선택되는 것을 구비하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 굽힘변형은

a. Plate(플레이트)의 굽힘변형

b. Mindlin-Reissner theory of plates(플레이트의 민들린-라이스너 이론) 형태

c. 곡률

, 로 구성되는 상기 a 내지 c 중 선택되는 것을 구비하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 조절하는 것은

a. 페르미 레벨보다 높은 곳에 그래핀을 굽힘변형시키되 전자를 동시에 제공해주면 페르미 레벨은 올라간다,

b. 페르미 레벨보다 높은 곳에 그래핀을 굽힘변형시키되 전자를 동시에 제공한다,

c. 페르미 레벨보다 높은 곳에 그래핀을 공간적으로 굽힘변형시키되 전자를 동시에 제공한다,

, 로 구성되는 상기 a 내지 c 중 하나 이상 선택되는 것을 구비하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은,

a. 하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하지 않되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,

b. 하나 이상의 그래핀이 드레인전극과 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,

c. 하나 이상의 그래핀이 드레인전극과 하나 이상 간격조절하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,

d. 하나 이상의 그래핀이 드레인전극과 하나 이상 가깝게, 인접하게 위치시키는, 근접하게, 충분히 가깝게, 중 선택되는 것을 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,

e. 하나 이상의 그래핀이 표면 거칠기(surface roughness)를 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,

f. 하나 이상의 그래핀이 하나 이상의 표면 구조(Surface structure)를 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,

g. 하나 이상의 그래핀이 평균 표면 위치에서 하나 이상의 편차를 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,

, 로 구성되는 상기 a 내지 g 중 선택되는 것을 구비하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은,

a. 하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하지 않되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,

b. 하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,

c. 하나 이상의 그래핀이 드레인전극과 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,

d. 하나 이상의 그래핀이 드레인전극과 하나 이상 간격조절하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,

e. 하나 이상의 그래핀이 드레인전극과 하나 이상 가깝게, 붙으며, 인접하게 위치시키는, 근접하게, 충분히 가깝게, 밀접하게 붙는, 중 선택되는 것을 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,

f. 하나 이상의 그래핀이 표면 거칠기(surface roughness)를 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,

g. 하나 이상의 그래핀이 하나 이상의 표면 구조(Surface structure)를 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,

h. 하나 이상의 그래핀이 평균 표면 위치에서 하나 이상의 편차를 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,

, 로 구성되는 상기 a 내지 h 중 선택되는 것을 구비하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은,

a. 하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하지 않되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,

b. 하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,

c. 하나 이상의 그래핀이 드레인전극과 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,

d. 하나 이상의 그래핀이 드레인전극과 하나 이상 간격조절하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,

e. 하나 이상의 그래핀이 드레인전극과 하나 이상 가깝게, 붙으며, 인접하게 위치시키는, 근접하게, 충분히 가깝게, 밀접하게 붙는, 중 선택되는 것을 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,

f. 하나 이상의 그래핀이 하나 이상의 표면 구조(Surface structure)를 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,

g. 하나 이상의 그래핀이 평균 표면 위치에서 하나 이상의 편차를 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태,

, 로 구성되는 상기 a 내지 g 중 선택되는 것을 구비하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은,

a. 하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하지 않되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계,

b. 하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계,

c. 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계,

d. 하나 이상의 그래핀이 드레인전극과 하나 이상 간격조절하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계,

e. 하나 이상의 그래핀이 드레인전극과 하나 이상 가깝게, 붙으며, 인접하게 위치시키는, 근접하게, 충분히 가깝게, 밀접하게 붙는, 중 선택되는 것을 구비하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계,

f. 하나 이상의 그래핀이 하나 이상의 표면 구조(Surface structure)를 구비하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계,

g. 하나 이상의 그래핀이 평균 표면 위치에서 하나 이상의 편차를 구비하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계,

h. 하나 이상의 그래핀이 표면 거칠기(surface roughness)를 구비하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계,

, 로 구성되는 상기 a 내지 h 중 선택되는 것을 구비하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 하나 이상의 그래핀의 하나 이상의 평면밖 변위<u>를 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태; 를 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 하나 이상의 곡률을 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태; 를 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 파 형태를 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태; 를 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 하나 이상의 공간적인 변형을 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태; 를 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 하나 이상의 Plate(플레이트)의 굽힘변형을 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태; 를 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 동적 Plate(플레이트)의 굽힘변형을 구비하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태; 를 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 하나 이상의 그래핀의 하나 이상의 평면밖 변위<u>를 구비하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계; 를 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 하나 이상의 곡률을 구비하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계; 를 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 파 형태를 구비하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계; 를 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 하나 이상의 공간적인 변형을 구비하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계; 를 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 하나 이상의 Plate(플레이트)의 굽힘변형을 구비하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계; 를 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은, 동적 Plate(플레이트)의 굽힘변형을 구비하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계; 를 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 조절하는 것은, 하나 이상의 그래핀의 하나 이상의 평면밖 변위<u>로서 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태; 를 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 조절하는 것은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되, 하나 이상의 그래핀이 드레인전극과 절연층에서 전자 터널링으로 연결되는 것; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 조절하는 것은, 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되, 하나 이상의 그래핀이 드레인전극과 섬 전극에서 전자 터널링으로 연결되는 것; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는, 하나 이상의 그래핀의 상부에 PDMS층, 액체고분자층, 엘라스토머층, 절연층, 진공층, Air층(에어층), 중 선택되는 층을 구비하며, 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 상기 하나 이상의 그래핀의 상부에 PDMS층, 액체고분자층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 진공층, Air층(에어층), 중 선택되는 층이 구비되는 다층상태에서 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다. 본 발명의 한 실시예에서, 일면에서 제시하는 하나 이상의 그래핀과 상기 하나 이상의 그래핀 상부에 PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층이 구비되는 다층상태를 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 영률(Young's modulus)로 구비된다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,

a. 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하되,

b. 상기 하나 이상의 굽힘변형은 하나의 층, 다층상태, 중 선택되는 층의 상태로 하나 이상의 영률(Young's modulus)로 구비되며,

c. 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여 전기의 On/Off를 조절하는 것; 을

구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 본 발명은 본 발명에서 구비되는 하나 이상의 그래핀의 상부, 하부, 중 하나 이상 선택되는 위치에 하나 이상의 낮은 영률(Young's modulus)을 구비하는 층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명은 본 발명에서 구비되는 하나 이상의 그래핀의 상부에 PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명은 본 발명에서 구비되는 하나 이상의 그래핀의 하부에 PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,

a. 하나 이상의 자성입자가 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하되,

b. 상기 하나 이상의 자성입자는 하나 이상의 Magnet(자석), 나노 Magnet(자석) 입자, 나노 Magnet(자석) 성질을 구비하는 합성물질, Magnet(자석) 성질을 구비하는 합성물질, 중 선택되는 것이며,

c. 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여 전기의 On/Off를 조절하는 것; 을

구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터에 있어서, 하나 이상의 그래핀의 하나 이상의 굽힘변형은, 접촉면적(Contact area)을 하나 이상 구비하면서, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터에 있어서, 하나 이상의 그래핀의 하나 이상의 굽힘변형은,

a. 접촉면적(Contact area)을 하나 이상 구비하면서, 전기의 On/Off를 조절하되, 연속체 역학이 구비되어 설명되며,

b. 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 전기의 On/Off를 조절하는 것; 을

구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터에 있어서, 상기 굽힘변형은

a. Plate(플레이트)의 굽힘변형

b. Kirchhoff-Love theory of plates(플레이트의 키르히 호프 - 사랑 이론) 형태

c. Mindlin-Reissner theory of plates(플레이트의 민들린-라이스너 이론) 형태

d. Dynamics of Thin Kirchhoff plates(얇은 키르히 호프 플레이트의 역학) 형태

e. 곡률

, 로 구성되는 상기 a 내지 e 중 선택되는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는, 대기 전력 문제를 해결하는데 있어서, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 전하를갖는입자는 내향플러렌(Endohedral fullerene), 양전하입자, 음전하입자, 중 선택되는 것을 의미할 수 있다.

본 발명의 한 실시예에서, 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 굽힘변형이라고 설명될 수 있지만, 그래핀의 하나 이상의 굽힘변형되는 끝단부 또는 그래핀의 하나 이상의 굽힘변형되는 형태의 가장높은위치를 '그래핀을 하나 이상의 위치이동으로 구비한다'라고 설명할 수도 있다.

본 발명의 한 실시예에서, 본 발명의 그래핀 굽힘 회로의 구성은 전압계로 측정이 가능하다.

본 발명의 한 실시예에서, 그래핀의 하부에는 PDMS층, 엘라스토머층, 절연층, 중 선택되는 층이 구비되어(예를들어, 절연을 위한), 다층상태로 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 하나 이상의 굽힘변형을 구비할 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 하나 이상의 그래핀의 상부에 PDMS층, 엘라스토머층, 절연층, 중 선택되는 것을 구비하고, Air층(에어층)을 구비하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여 전기의 On/Off를 조절하는 것을 구비한다. 예를들어, 상기 일면에서 제시하는 설명은 Air층(에어층)과 엘라스토머층이 하나 이상의 그래핀의 상부에 동시에 구비될 수 있음을 의미한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 하나 이상의 그래핀의 상부에 PDMS층, 엘라스토머층, 절연층, 중 선택되는 것을 구비하고, 진공층을 구비하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여 전기의 On/Off를 조절하는 것을 구비한다. 예를들어, 상기 일면에서 제시하는 설명은 진공층과 엘라스토머층이 하나 이상의 그래핀의 상부에 동시에 구비될 수 있음을 의미한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부, 하부, 중 하나 이상 선택되는 위치에 하나 이상의 PDMS층, 엘라스토머층, 절연층, 낮은 영률(Young's modulus)을 구비하는 층, 중 선택되는 층을 구비하는 것은 하나 이상의 그래핀의 하나 이상의 굽힘변형이후, 하나 이상의 그래핀의 탄성회복을 돕기위하여 하나 이상의 그래핀의 상부, 하부, 중 하나 이상 선택되는 위치에 하나 이상의 PDMS층, 엘라스토머층, 절연층, 낮은 영률(Young's modulus)을 구비하는 층, 중 선택되는 층이 부분적으로만 구비되는 것을 의미할 수 있다. 상기 부분적으로만 구비되는 것은 하나 이상의 그래핀의 하나 이상의 굽힘변형이후, 하나 이상의 그래핀의 탄성회복을 돕기위한 최적의 위치에 하나 이상의 PDMS층, 엘라스토머층, 절연층, 낮은 영률(Young's modulus)을 구비하는 층, 중 선택되는 층이 부분적으로 구비되는 것을 의미한다.

본 발명의 한 실시예에서, 본 발명의 그래핀은 이중층 그래핀을 의미하거나, 다층 그래핀(멀티층 그래핀)을 의미할 수 있다.

본 발명의 한 실시예에서, 본 발명의 그래핀은 단결정 그래핀 또는 다결정 그래핀을 의미할 수 있다.

본 발명의 한 실시예에서, 본 발명은 본 발명에서 제시되는 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 주어질 때마다 상기 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태를 의미하는 것으로 해석할 수 있다. 물론, 도면에서도 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 주어질 때마다 상기 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 같이 구비되어 있는 상태(도면에 표시는 안되어 있지만-도면의 쉬운 이해를 위하여)를 의미하는 것으로 해석할 수 있다. 본 발명의 한 실시예에서, 상기 절연층(초박막, 박막, 중 선택되는 것)은 PDMS층을 의미할 수 있다.

본 발명의 한 실시예에서, PDMS층은 10 nm ~ 수백 nm 의 두께를 구비할 수 있으나, 이에 한정되지는 않는다.

본 발명의 한 실시예에서, 초박막, 박막, 절연층, 중 선택되는 것은 낮은 영률(Young's modulus)을 구비하는 층을 의미할 수 있다.

본 발명의 한 실시예에서, 본 발명은 본 발명에서 제시되는 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 주어질 때마다, 상기 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(초박막, 박막, 중 선택되는 것)이 구비된 것을 의미할 수 있되, 상기 절연층(초박막, 박막, 중 선택되는 것)은, 노광과 현상을 포함하는 공정을 수행하여 본 발명에서 제시하는 그래핀 굽힘 회로의 필요부분에만 구비된 절연층(초박막, 박막, 중 선택되는 것)을 의미할 수 있다.

본 발명의 한 실시예에서, 본 발명에서 제시되는 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 구비되는 절연층(초박막, 박막, 중 선택되는 것)은, 노광과 현상을 포함하는 공정을 수행하여 본 발명에서 제시하는 그래핀 굽힘 회로의 필요부분에만 구비된 절연층(초박막, 박막, 중 선택되는 것)을 의미할 수 있다.

본 발명의 한 실시예에서, 초박막, 박막, 절연층, 중 선택되는 것은 10 마이크로미터 이하, 500 나노미터 이하, 100 나노미터 이하, 15 나노미터 이하, 중 선택되는 두께를 구비한다.

본 발명의 한 실시예에서, 본 발명의 제조방법은 기술적으로 유사성을 갖는 제조방법을 포함하는 것으로 의미될 수 있다. 예를들어, 증착은 열 ALD(thermal atomic layer deposition(열 원자 층 증착)), 열 CVD(thermal chemical vapor deposition(열 화학적 기상 증착)), 증발(evaporation)공정, 기상 증착 공정(chemical vapor deposition, CVD), 개시 화학 증착 공정(Initiated Chemical Vapor Deposition, iCVD), Atomic layer deposition(원자층증착), 촉매화학기상증착(catalytic chemical vapor deposition (CCVD)), 전자빔 증착(e-beam evaporation), 전기화학적 증착, PECVD(Plasma Enhanced Chemical Vapor Deposition(플라즈마 화학 기상 증착)), LPCVD(Low Pressure Chemical Vapor Deposition(저압 화학 기상 증착)), 중 선택되는 증착을 의미할 수 있다.

본 발명의 한 실시예에서, 본 발명은 절연층 또는 초박막, 박막, 증착막, 중 선택되는 것을 구비하는데 있어서, 그래핀에 손상을 줄 수 있는 플라즈마를 사용하지 않는 공정, 예를들어, 열 ALD(thermal atomic layer deposition(열 원자 층 증착)), 열 CVD(thermal chemical vapor deposition(열 화학적 기상 증착)), 증발(evaporation)공정, 기상 증착 공정(chemical vapor deposition, CVD), 개시 화학 증착 공정(Initiated Chemical Vapor Deposition, iCVD), 전자빔 증착(e-beam evaporation), 중 선택되는 공정을 이용할 수 있다. 본 발명의 한 실시예에서, 상기 절연층 또는 초박막, 박막, 증착막, 중 선택되는 것의 형성 온도는, 예를들어, 100∼400℃ 정도일 수 있다.

본 발명의 한 실시예에서, 개시 화학 증착 공정(Initiated Chemical Vapor Deposition, iCVD)은 용매를 사용하지 않는 공정으로서, 고분자 박막의 순도를 크게 개선할 수 있다.

본 발명의 한 실시예에서, 그래핀은 플라즈마에 약하기 때문에, 게이트전극(교차되는 회로-장벽조정회로)과 소오스전극(그래핀이 연결되는 전기전도성 물질) 및 드레인전극(전기전도성 물질)을 형성할 때, 플라즈마를 사용하지 않는 증착 방법, 예컨대, 열 ALD(thermal atomic layer deposition(열 원자 층 증착)), 열 CVD(thermal chemical vapor deposition(열 화학적 기상 증착)), 기상 증착 공정(chemical vapor deposition, CVD), 증발(evaporation)공정, 전자빔 증착(e-beam evaporation), 중 선택되는 제조방법이 사용될 수 있다. 또한, 게이트전극(교차되는 회로-장벽조정회로)과 소오스전극(그래핀이 연결되는 전기전도성 물질) 및 드레인전극(전기전도성 물질)을 형성하기 위한 패터닝 공정에서도 플라즈마를 사용하지 않는 방법, 예컨대, 습식 식각(wet etch) 또는 리프트-오프(lift-off) 공정 등이 사용될 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 하나 이상의 그래핀 상부에 구비된 층(예를들어, 진공층, 에어층, 진공층/절연층, 에어층/절연층, 절연층/절연층, 중 선택되는 것) 상부에 게이트전극(교차되는 회로-장벽조정회로)을 형성할 수 있다. 또는 (a). 소오스전극(그래핀이 연결되는 전기전도성 물질), 및 (b). 하나 이상의 그래핀과 물리적 간격을 구비하며, 비동일한 평면을 구비하는 드레인전극(전기전도성 물질)을 측면에 형성, 및 (c). 하나 이상의 그래핀의 상부에 예를들어, 진공층, 에어층, 진공층/절연층, 에어층/절연층, 절연층/절연층, 중 선택되는 것을 구비하고, 상기 (a), (b), (c)의 구조의 상부에 게이트전극(교차되는 회로-장벽조정회로)이 형성될 수 있다. 게이트전극(교차되는 회로-장벽조정회로), 드레인전극(전기전도성 물질), 소오스전극(그래핀이 연결되는 전기전도성 물질), 중 하나 이상 선택되는 것은 금속이나 금속화합물로 형성할 수 있다. 상기 금속은 예컨대, Au, Cu, Ni, 등으로 구성된 그룹에서 선택된 적어도 하나를 포함할 수 있고, 단층 또는 다층 구조로 형성될 수 있다. 상기 금속화합물은, 예컨대, 도전성 금속산화물 또는 금속합금일 수 있다. 본 발명의 한 실시예에서, 게이트전극(교차되는 회로-장벽조정회로)은 하나 이상의 그래핀을 포함할 수도 있다. 또한, 본 발명의 한 실시예에서, 드레인전극(전기전도성 물질)도 하나 이상의 그래핀을 포함할 수 있다. 또한, 본 발명의 한 실시예에서, 소오스전극(그래핀이 연결되는 전기전도성 물질)도 하나 이상의 그래핀을 포함할 수 있다. 본 발명의 한 실시예에서, 소오스전극(그래핀이 연결되는 전기전도성 물질) 및 드레인전극(전기전도성 물질)은 동일한 물질로 형성하거나, 다른물질로 형성할 수 있다. 본 발명의 한 실시예에서, 소오스전극(그래핀이 연결되는 전기전도성 물질) 및 드레인전극(전기전도성 물질)은 게이트전극(교차되는 회로-장벽조정회로)과 동일한 물질로 형성하거나, 다른물질로 형성할 수 있다.

본 발명의 한 실시예에서, 드레인전극(전기전도성 물질)은 본 발명에서 구비되는 하나 이상의 그래핀층의 상부에 물리적 간격을 구비하며 하나 이상의 그래핀층의 전체면적에 비교하여 부분적으로 구비될 수 있다. 일면에서 제시하는 '물리적 간격'이란, (a). 공간적으로 떨어져 있는 사이, (b). 어떠한 것으로 채워져 있는 상태에서 떨어져 있는 사이, 로 구성되는 상기 (a) 내지 (b) 중 선택되는 것을 구비하는 것을 의미한다.

본 발명의 한 실시예에서, (절연층 및 상기 절연층 상부에 구비되는 섬 전극 및 상기 섬 전극 측면(드레인쪽)에 구비되는 터널접합)은 본 발명에서 구비되는 하나 이상의 그래핀층의 상부에 구비되되, 하나 이상의 그래핀층의 전체면적에 비교하여 부분적으로 구비될 수 있다. 본 발명의 한 실시예에서, 상기 절연층은 절연층이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다. 또는, 변형 자유 층(예를들어, 진공층, 에어층, 중 선택되는 층)을 포함 구비한 것을 의미한다.

본 발명의 한 실시예에서, 절연층은 본 발명에서 구비되는 하나 이상의 그래핀층의 상부에 구비되되, 하나 이상의 그래핀층의 전체면적에 비교하여 부분적으로 구비될 수 있다.

본 발명의 한 실시예에서, 절연층 및 상기 절연층 상부에 구비되는 드레인전극은 본 발명에서 구비되는 하나 이상의 그래핀층의 상부에 구비되되, 하나 이상의 그래핀층의 전체면적에 비교하여 부분적으로 구비될 수 있다. 본 발명의 한 실시예에서, 상기 절연층은 절연층이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유 공간(예를들어, 진공공간, 에어공간, 중 선택되는 공간)을 포함 구비한 것을 의미한다. 또는, 변형 자유 층(예를들어, 진공층, 에어층, 중 선택되는 층)을 포함 구비한 것을 의미한다.

본 발명의 한 실시예에서, PDMS층, 엘라스토머층, 절연층, 낮은 영률(Young's modulus)을 구비하는 층, 중 선택되는 층은 본 발명에서 구비되는 하나 이상의 그래핀층의 상부에 구비되되, 하나 이상의 그래핀층의 전체면적에 비교하여 부분적으로 구비될 수 있다.

본 발명의 한 실시예에서, 진공층, 에어층, 중 선택되는 층은 PDMS층, 엘라스토머층, 절연층, 낮은 영률(Young's modulus)을 구비하는 층, 중 선택되는 층의 상부에 구비되되, 상기 PDMS층, 엘라스토머층, 절연층, 낮은 영률(Young's modulus)을 구비하는 층, 중 선택되는 층에 부분적으로 포함구비되는 형태로 구비될 수 있다. 본 발명의 한 실시예에서, 진공층, 에어층, 중 선택되는 층을 부분적으로 포함구비하는 PDMS층, 엘라스토머층, 절연층, 낮은 영률(Young's modulus)을 구비하는 층, 중 선택되는 층은 본 발명에서 구비되는 하나 이상의 그래핀층의 상부에 구비되되, 하나 이상의 그래핀층의 전체면적에 비교하여 부분적으로 구비될 수 있다.

본 발명의 한 실시예에서, 본 발명의 제조방법은 나노 임프린트 리소그래피 공정이 부분적으로 사용 될 수 있다.

본 발명의 한 실시예에서, 폴리메틸메타크릴레이트(PMMA)층은 스핀코팅법을 이용하여 형성될 수 있다.

본 발명의 한 실시예에서, 본 발명은 본 발명에서 제시되는 교차되는 장벽조정회로가 구비되는 것이 주어질 때마다 기본적으로 교차되는 장벽조정회로 하부에 (a). 하나 이상의 절연층, (b). 진공층, 에어층 중 선택되는 것, (c). 절연층/진공층(또는 에어층), (d). 진공층(또는 에어층)/낮은 영률(Young's modulus)을 구비하는 절연층, (e). 절연층/진공층/절연층, (f). 절연층/에어층/절연층, (g). 절연층/진공층/낮은 영률(Young's modulus)을 구비하는 절연층, (h). 절연층/에어층/낮은 영률(Young's modulus)을 구비하는 절연층, (i). 절연층/낮은 영률(Young's modulus)을 구비하는 절연층, 로 구성되는 상기 (a) 내지 (i) 중 선택되는 것이 구비된 것을 의미할 수 있다.

본 발명의 한 실시예에서, 그래핀의 상부, 하부, 중 하나 이상 선택되는 위치에 진공층, 에어층, 중 선택되는 것을 형성하기 위한 희생층은 아세톤, 벤젠 또는 클로로포름 등 유기용매에 용해되는 물질로 이루어질 수 있다. 따라서, 유기용매를 사용하는 경우, 상기 희생층은 제거될 수 있다. 본 발명의 한 실시예에서, 상기 희생층은 폴리메틸메타크릴레이트(PMMA)층일 수 있다. 그러나, 이에 한정되는 것은 아니며, 유기용매에 녹는 물질이라면 어느 것이든 가능하다.

본 발명의 한 실시예에서, 그래핀의 상부위치에 진공층, 에어층, 중 선택되는 것을 형성하기 위한 희생층은 습식에칭에 의해 제거되는 물질로 이루어질 수 있다. 따라서, 습식에칭을 사용하는 경우, 상기 희생층은 제거될 수 있다.

본 발명의 한 실시예에서, 드레인 전극(전기전도성 물질), 게이트전극(교차되는 장벽조정회로), 소오스전극(그래핀이 연결되는 전기전도성 물질), 중 하나 이상 선택되는 것은 각각 독립적으로 하나 이상의 금속층으로 구성될 수 있다. 또는, 혼합금속으로 전극을 구성할 경우, 합금이거나 경우에 따라, 접합되거나 적층된 형태로 적용할 수도 있다. 본 발명의 한 실시예에서, 팔라듐(Pd), 금(Au), 구리(Cu), 알루미늄(Al), 텅스텐(W)과 같은 금속이 소오스전극(그래핀이 연결되는 전기전도성 물질), 드레인전극(전기전도성 물질), 중 하나 이상 선택되는 것의 메탈로 사용될 수 있다. 본 발명의 한 실시예에서, 소오스전극(그래핀이 연결되는 전기전도성 물질), 드레인전극(전기전도성 물질), 중 하나 이상 선택되는 것은 그래핀과 양호한 컨택이 가능한 메탈로 구성될 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 본 발명의 그룹에 선택적으로 포함그룹으로 구비되는, 하나 이상의 그래핀의 회로의 상부의 위치에, 절연층(예를들어, 웨이퍼 결합 프로세스에서 CMOS 웨이퍼와 접하는 절연층)을 구비하는 단계에서, 상기 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여(또는 줄이면서 평탄하게 만들기 위하여) 화학적 기계적 연마(chemical mechanical polishing(CMP)) 제조방법을 구비할 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 그래핀 회로(그래핀 굽힘 회로)의 상부에 구비되는 교차되는 장벽조정회로의 상부에 절연층(예를들어, 웨이퍼 결합 프로세스에서 CMOS 웨이퍼와 접하는 절연층)을 구비하는 단계에서, 상기 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여(또는 줄이면서 평탄하게 만들기 위하여) 화학적 기계적 연마(chemical mechanical polishing(CMP)) 제조방법을 구비할 수 있다.

본 발명의 한 실시예에서, 본 발명에서 PMMA층을 용해하는 제조공정이 주어질 때에는 예를들어, 아세톤이 PMMA층을 용해할 수 있는 상태 및 구조를 의미한다.

본 발명의 한 실시예에서, 본 발명에서 PMMA층을 용해하는 제조공정이 주어질 때에는 예를들어, (1). 아세톤이 PMMA층으로 흘러들어갈 수 있는 통로를 확보(예를들어, 식각, 하나 이상의 에칭 홀, 하나 이상의 PMMA층 접근 개구부(Access opening), 이온빔, 아세톤이 PMMA층을 용해할 수 있는 상태 및 구조, 등의 제조방법으로)하고, (2). 아세톤으로 PMMA층을 용해, 하는 제조공정이 기술될 수 있으나 본 발명의 제조공정의 설명에는 자세히 다 기술하지는 않았지만 기술된 것으로 이해할 수 있다(명세서가 너무 복잡해지는 것을 방지하기 위하여).

본 발명의 한 실시예에서, 본 발명에서 PMMA층을 용해하는 제조공정이 주어질 때에는 예를들어, (1). 아세톤이 PMMA층으로 흘러들어갈 수 있는 통로를 확보(예를들어, 식각, 하나 이상의 에칭 홀, 하나 이상의 PMMA층 접근 개구부(Access opening), 이온빔, 아세톤이 PMMA층을 용해할 수 있는 상태 및 구조, 등의 제조방법으로)하고, (2). 아세톤으로 PMMA층을 용해한 이후, (3). 통로를 매꾸는(예를들어, 증착, 에폭시도포, 통로입구만 중합물질을 캐스팅, 등의 제조방법) 제조공정이 기술될 수 있으나 본 발명의 제조공정의 설명에는 자세히 다 기술하지는 않았지만 기술된 것으로 이해할 수 있다(명세서가 너무 복잡해지는 것을 방지하기 위하여).

본 발명의 한 실시예에서, 본 발명에서 제시하는 제조공정에는 상기 제조공정이전에 화학적 기계적 연마 (chemical mechanical polishing(CMP) 제조공정이 선택적으로 추가될 수 있다.(두께 및 평탄도를 바람직한 수준으로 조절하기 위하여)

본 발명의 한 실시예에서, 본 발명은 본 발명의 트랜지스터의 구조를 제조하는 제조공정에 있어서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것을 구비하는 단계 이후에, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 절연층(예를들어, 박막 또는 초박막)을 구비하는 공정이 선택적으로 추가되는 공정순서가 기술될 수 있으나 본 발명의 제조공정의 설명에는 자세히 전부 기술하지는 않았지만 기술된 것으로 이해 할 수 있다(명세서가 너무 복잡해지는 것을 방지하기 위하여).

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 그래핀 굽힘 회로와 그래핀 굽힘 회로의 하부층의 장벽조정회로(하나 이상의 Piezo(피에조)물질을 구비한 장벽조정회로)를 분리하여 제조하는 단계와 그 다음 웨이퍼 결합 프로세스를 구비하여, 그래핀 굽힘 회로와 장벽조정회로(하나 이상의 Piezo(피에조)물질을 구비한 장벽조정회로)를 통합하는 단계를 포함하는 3차원 통합방법을 사용한다. 그래핀 굽힘 회로와 그래핀 굽힘 회로의 하부층의 장벽조정회로(하나 이상의 Piezo(피에조)물질을 구비한 장벽조정회로)를 분리하여 제조한 이후에, 그 둘을 웨이퍼 결합 프로세스에서 통합함으로써, 장벽조정회로(하나 이상의 Piezo(피에조)물질을 구비한 장벽조정회로)의 프로세스 한계를 넘는 그래핀 형성 온도(graphene formation temperatures)와 관련된 문제들이 해결될 수 있다. 따라서, 본 발명의 한 실시예에서, 본 발명은 기술한 방법들을 포함하여, 광범위하게 다양한 방법들(예를들어, 종래에 수행되고 있는 구리촉매성장방법, 니켈촉매성장방법)에 의해서 그래핀이 구비될 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 아래와 같은 공정을 구비할 수 있다.

<A>

(1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정, (2). PMMA층 구비, (3). Ni 증착, (4). 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 Ni층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (5). PMMA층을 아세톤으로 용해, (6). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 Ni의 양쪽면에 그래핀 성장이 이루어진다. (7). 상부측 그래핀 제거, (8). Ni 에칭, (9). 그래핀 상부에 절연층 구비, (10). 절연층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (10)의 공정 순서를 구비한다.

<B>

(1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정, (2). PMMA층 구비, (3). Ni 증착, (4). 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 Ni층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (5). PMMA층을 아세톤으로 용해, (6). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 Ni의 양쪽면에 그래핀 성장이 이루어진다. (7). 상부측 그래핀 제거, (8). Ni 에칭, (9). 그래핀 상부에 PMMA층 구비, (10). PMMA층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (11). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (11)의 공정 순서를 구비한다.

<C>

(1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정, (2). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (3). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (4). 이후 성장된 그래핀을 선택적 식각한다. (5). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (6). 그래핀 상부에 절연층 구비, (7). 절연층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (7)의 공정 순서를 구비한다.

<D>

(1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정, (2). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (3). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (4). 이후 성장된 그래핀을 선택적 식각한다. (5). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (6). 그래핀 상부에 PMMA층 구비, (7). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (8). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (8)의 공정 순서를 구비한다.

<E>

(1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정, (2). 종래에 사용되는 그래핀 성장공정이 구비된다.(예를들어, 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, 그 이후, 그래핀 성장, 금속층의 상부측에 성장된 그래핀을 선택적 식각, 그 이후 금속층을 에칭하는 공정이 구비된다), (3). 그래핀 상부에 절연층 구비, (4). 절연층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (4)의 공정 순서를 구비한다.

<F>

(1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정, (2). 종래에 사용되는 그래핀 성장공정이 구비된다.(예를들어, 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, 그 이후, 그래핀 성장, 금속층의 상부측에 성장된 그래핀을 선택적 식각, 그 이후 금속층을 에칭하는 공정이 구비된다), (3). 그래핀 상부에 PMMA층 구비, (4). PMMA층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (5). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (5)의 공정 순서를 구비한다.

본 발명의 한 실시예에서, 일면에서 제시하는 공정(<A>의 (1) 부터 (8) 공정, <C>의 (1) 부터 (5) 공정, <E>의 (1) 부터 (2) 공정, 중 선택되는 공정) 그 이후, 그래핀이 구비된 위치에 비교하여 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다.(또는, 일면에서 제시하는 <A>, <C>, <E>, 중 선택되는 공정에서, (1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정 이후에 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다. 절연층으로 비동일평면을 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다, (2). 금속층의 증착과 선택적 식각, (3). 그래핀 성장, 그 이후 그래핀을 선택적 식각, (4). 그 이후, 금속층을 에칭한다, 로 구성되는 상기 (1) 내지 (4)의 공정순서를 구비한다.)

그 이후로, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부)은, 메탈과 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성되며, 드레인전극은, (A). 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리(높이)-비동일평면을 의미한다)이 구비되는 전기전도성 물질-우측부)은 메탈과 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성된다(예를들어, CMOS 웨이퍼와 컨텍부분만 구리(Cu)로 구비한다), 또는 본 발명의 한 실시예에서, (B). 드레인전극은 전기전도성 물질(예를들어, 메탈)이 그래핀과 물리적 간격을 구비하며(여기서는 물리적 거리(높이)-비동일평면을 의미한다), 상기 전기전도성 물질(예를들어, 메탈)의 상부에 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)가 구비된다, 로 구성되는 상기 (A) 내지 (B) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 소오스전극 및 드레인전극은 구리(Cu)만으로도 구성될 수 있다. 그 다음 설명은 -<A>- 또는 -<B>- 로 기술되는 내용을 참고한다.

-<A>-

따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 전기화학적 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다,

-<B>-

(1). 그래핀(또는 선택적 식각된 그래핀)의 상부 및 드레인전극이 구비될 위치의 상부 및 트랜지스터의 구조를 형성할 위치에 절연물질을 증착한다(본 발명의 한 실시예에서, 절연물질의 증착 이후, CMP 를 수행하여 절연물질층(절연층)의 두께 및 평탄도를 바람직한 수준으로 조절할 수 있다). (2). 레지스트 마스크를 상기 절연물질층(절연층)위에 형성한다, 이는 그래핀 굽힘 회로 및 그래핀 굽힘 회로의 소스와 드레인 컨택들을 한정하는데 사용될 수 있다. 레지스트 마스크를 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다. (3). 그 다음, 식각이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출시키기 위해서 사용된다. 즉, 절연물질층(절연층)내로 식각된 트렌치들이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출한다. 본 발명의 한 실시예에서, 습식 식각(wet etching)이 트렌치들을 형성하기 위하여 사용될 수 있다. 마스크는, 식각 동안 마스크로서 사용되며, 그 후 제거된다. PMMA에 의하여 형성된 예시적인 마스크는, 아세톤과 같은 용매에서 제거된다. (4). 그 후에, 메탈이 트렌치를 채우는 증착공정이 수행된다. 상기 메탈은 제 1 메탈층과 제 2 메탈층의, 두 개의 층들로 만들어진다. 제 1 메탈층(하부)은, 예를 들어, 그래핀과 양호한 컨택이 가능한 메탈로 구성되며, 제 2 메탈층(상부)은 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성된다. 따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 전기화학적 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 로 구성되는 상기 -<A>- 또는 -<B>- 로 기술되는 내용을 구비한다.

상기 -<A>- 또는 -<B>- 로 기술되는 내용 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 추후 CMOS 웨이퍼와 결합될 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다. 그 이후의 단계는 다음과 같다. Ⅰ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 절연층 구비, (b). 레지스트 제거, (c). 절연층 상부에 절연층 구비, (d). CMP 를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 또는 Ⅱ. (a).레지스트 제거, (b). 그래핀(또는 선택적 식각된 그래핀)의 상부에 PMMA층 구비, (c). 절연층 구비, (d). CMP 를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, (e). PMMA층을 용해하여 진공층, 에어층, 중 선택되는 층을 형성(방법은 일면에서 설명하였음), 로 구성되는 상기 Ⅰ 또는 Ⅱ 의 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제조할 수 있다. 이후, 그래핀 굽힘 회로 웨이퍼 하부에 장벽조정회로(하나 이상의 Piezo(피에조)물질을 구비한 장벽조정회로) 웨이퍼를 웨이퍼 결합 프로세스를 수행하여 통합한다. 상기 단계를 수행한 이후, 그래핀 굽힘 회로 웨이퍼와 장벽조정회로(하나 이상의 Piezo(피에조)물질을 구비한 장벽조정회로) 웨이퍼가 결합된 두 웨이퍼들의 상부측 웨이퍼(그래핀 굽힘 회로 웨이퍼)에 CMOS 웨이퍼를 웨이퍼 결합 프로세스를 수행하여 통합한다.

상기, 그래핀 굽힘 회로 웨이퍼 및 CMOS 웨이퍼의 대응하는 소스와 드레인 메탈 컨택들 사이에는 구리 대 구리 결합으로 결합되어 있다. 일반적인 결합 온도는 400°C 이하이다. 그러므로, 상기 디바이스들은 상기 프로세스 동안에 파괴되지 않는다. 본 발명의 한 실시예에서, 구리 대 구리 결합 대신에 400°C 이하로 결합되는 전기전도성 물질이 사용될 수 있다. 본 발명의 한 실시예에서, 구리 대 구리 결합 대신에 (1). 금 대 금 결합, (2). 알루미늄 대 알루미늄 결합, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 그래핀 굽힘 회로와 CMOS 회로를 분리하여 제조하는 단계와 그 다음 웨이퍼 결합 프로세스를 구비하여, 그래핀 굽힘 회로와 CMOS 회로를 통합하는 단계를 포함하는 3차원 통합방법을 사용한다. 그래핀 굽힘 회로와 CMOS 회로를 분리하여 제조한 이후에, 그 둘을 웨이퍼 결합 프로세스에서 통합함으로써, CMOS 회로의 프로세스 한계를 넘는 그래핀 형성 온도(graphene formation temperatures)와 관련된 문제들이 해결될 수 있다. 따라서, 본 발명의 한 실시예에서, 본 발명은 기술한 방법들을 포함하여, 광범위하게 다양한 방법들(예를들어, 종래에 수행되고 있는 구리촉매성장방법, 니켈촉매성장방법)에 의해서 그래핀이 구비될 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 아래와 같은 공정을 구비할 수 있다.

<A>

(1). 기판 세정(소오스전극과 비동일평면을 구비하는 드레인전극이 일부 구성된 기판), (2). PMMA층 구비, (3). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (4). PMMA층을 아세톤으로 용해, (5). 구리, 니켈, 중 선택되는 것의 하부층에 활성화 탄소가 들어가지 못하도록 증착(또는 입구만 나노알루미늄분말을 구비)한다. (6). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (7). 이후 성장된 그래핀을 선택적 식각한다. (8). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (9). 그래핀 상부에 절연층(초박막층) 구비, (10). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비, (11). 교차되는 장벽조정회로를 구비, 로 구성되는 (1) 내지 (11)의 공정 순서를 구비한다.

<B>

(1). 기판 세정(소오스전극과 비동일평면을 구비하는 드레인전극이 일부 구성된 기판), (2). PMMA층 구비, (3). 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (4). PMMA층을 아세톤으로 용해, (5). 상기 금속층의 하부층에 활성화 탄소가 들어가지 못하도록 증착(또는 입구만 나노알루미늄분말을 구비)한다. (6). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 금속층에 그래핀 성장이 이루어진다. (7). 이후 성장된 그래핀을 선택적 식각한다. (8). 금속층을 에칭한다, (9). 그래핀 상부에 절연층(초박막층) 구비, (10). 절연물질의 증착과 선택적 식각, 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비, (11). 교차되는 장벽조정회로를 구비, 로 구성되는 (1) 내지 (11)의 공정 순서를 구비한다.

본 발명의 한 실시예에서, 일면에서 제시하는 공정(<A>의 (1) 부터 (8) 공정, <B>의 (1) 부터 (8) 공정, 중 선택되는 공정) 그 이후로, 기판(소오스전극과 비동일평면을 구비하는 드레인전극이 일부 구성된 기판)에 연결되는, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부)은, 메탈과 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성되며, 또한 기판(소오스전극과 비동일평면을 구비하는 드레인전극이 일부 구성된 기판)에 연결되는, 드레인전극은, (A). 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리-비동일평면을 의미한다)이 구비되어 있는 물질-우측부)은 메탈과 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성된다(예를들어, CMOS 웨이퍼와 컨텍부분만 구리(Cu)로 구비한다), 또는 본 발명의 한 실시예에서, (B). 드레인전극은 전기전도성 물질(예를들어, 메탈)이 그래핀과 물리적 간격을 구비하며(여기서는 물리적 거리-비동일평면을 의미한다), 상기 전기전도성 물질(예를들어, 메탈)의 상부에 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)가 구비된다, 로 구성되는 상기 (A) 내지 (B) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 소오스전극 및 드레인전극은 구리(Cu)만으로도 구성될 수 있다. 그 다음 설명은 -<A>- 또는 -<B>- 로 기술되는 내용을 참고한다.

-<A>-

따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 전기화학적 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 추후 CMOS 웨이퍼와 결합될 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층 및 드레인전극과 그래핀 굽힘 회로가 충분히 공간적으로(여기서는 수평상태의 물리적 간격을 의미한다) 떨어질 수 있도록 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부층 및 드레인전극과 그래핀 굽힘 회로가 충분히 공간적으로 떨어질 수 있도록 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다, 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다,

-<B>-

(1). 그래핀(또는 선택적 식각된 그래핀)의 상부 및 드레인전극이 구비될 위치의 상부 및 트랜지스터의 구조를 형성할 위치에 절연물질을 증착한다(본 발명의 한 실시예에서, 절연물질의 증착 이후, CMP 를 수행하여 절연물질층(절연층)의 두께 및 평탄도를 바람직한 수준으로 조절할 수 있다). (2). 레지스트 마스크를 상기 절연물질층(절연층)위에 형성한다, 이는 그래핀 굽힘 회로 및 그래핀 굽힘 회로의 소스와 드레인 컨택들을 한정하는데 사용될 수 있다. 레지스트 마스크를 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다. (3). 그 다음, 식각이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출시키기 위해서 사용된다. 즉, 절연물질층(절연층)내로 식각된 트렌치들이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출한다. 본 발명의 한 실시예에서, 습식 식각(wet etching)이 트렌치들을 형성하기 위하여 사용될 수 있다. 마스크는, 식각 동안 마스크로서 사용되며, 그 후 제거된다. PMMA에 의하여 형성된 예시적인 마스크는, 아세톤과 같은 용매에서 제거된다. (4). 그 후에, 메탈이 트렌치를 채우는 증착공정이 수행된다. 상기 메탈은 제 1 메탈층과 제 2 메탈층의, 두 개의 층들로 만들어진다. 제 1 메탈층(하부)은, 예를 들어, 일부 형성된 소오스전극 및 드레인전극과 양호한 컨택이 가능한 메탈로 구성되며, 제 2 메탈층(상부)은 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성된다. 따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 전기화학적 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 추후 CMOS 웨이퍼와 결합될 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다, 로 구성되는 상기 -<A>- 또는 -<B>- 로 기술되는 내용을 구비한다.

상기 -<A>- 또는 -<B>- 로 기술되는 내용 그 이후의 단계는 다음과 같다. Ⅰ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 절연층(초박막층) 구비, (b). 절연물질의 증착 및 선택적 식각, (c). 레지스트 제거, (d). 그 이후, 절연물질층의 식각된 위치에 하나 이상의 Piezo(피에조)물질을 구비, (e). 교차되는 장벽조정회로를 구비, (f). 절연층 구비, (g). CMP 를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 로 구성되는 Ⅰ 의 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제조할 수 있다. 이후, 그래핀 굽힘 회로 웨이퍼와 CMOS 웨이퍼를 웨이퍼 결합 프로세스를 수행하여 통합한다. 본 발명의 한 실시예에서, 일면에서 제시되는, 교차되는 장벽조정회로는 복수의 메탈 컨택이 구비되는 것을 의미한다.

상기, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이에는 구리 대 구리 결합으로 결합되어 있다. 일반적인 결합 온도는 400°C 이하이다. 그러므로, 상기 디바이스들은 상기 프로세스 동안에 파괴되지 않는다. 본 발명의 한 실시예에서, 구리 대 구리 결합 대신에 400°C 이하로 결합되는 전기전도성 물질이 사용될 수 있다. 본 발명의 한 실시예에서, 구리 대 구리 결합 대신에 (1). 금 대 금 결합, (2). 알루미늄 대 알루미늄 결합, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 그래핀 굽힘 회로와 CMOS 회로를 분리하여 제조하는 단계와 그 다음 웨이퍼 결합 프로세스를 구비하여, 그래핀 굽힘 회로와 CMOS 회로를 통합하는 단계를 포함하는 3차원 통합방법을 사용한다. 그래핀 굽힘 회로와 CMOS 회로를 분리하여 제조한 이후에, 그 둘을 웨이퍼 결합 프로세스에서 통합함으로써, CMOS 회로의 프로세스 한계를 넘는 그래핀 형성 온도(graphene formation temperatures)와 관련된 문제들이 해결될 수 있다. 따라서, 본 발명의 한 실시예에서, 본 발명은 기술한 방법들을 포함하여, 광범위하게 다양한 방법들(예를들어, 종래에 수행되고 있는 구리촉매성장방법, 니켈촉매성장방법)에 의해서 그래핀이 구비될 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 아래와 같은 공정을 구비할 수 있다.

<A>

(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 본 발명의 한 실시예에서, 레지스트 제거 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (8). PMMA층 구비, (9). Ni 증착, (10). 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 Ni층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (11). PMMA층을 아세톤으로 용해, (12). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 Ni의 양쪽면에 그래핀 성장이 이루어진다. (13). 상부측 그래핀 제거, (14). Ni 에칭, (15). 그래핀 상부에 절연층 구비, (16). 절연층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (17). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (17)의 공정 순서를 구비한다.

<B>

(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 본 발명의 한 실시예에서, 레지스트 제거 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (8). PMMA층 구비, (9). Ni 증착, (10). 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 Ni층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (11). PMMA층을 아세톤으로 용해, (12). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 Ni의 양쪽면에 그래핀 성장이 이루어진다. (13). 상부측 그래핀 제거, (14). Ni 에칭, (15). 그래핀 상부에 PMMA층 구비, (16). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (17). PMMA층을 아세톤으로 용해, (18). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (18)의 공정 순서를 구비한다.

<C>

(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 본 발명의 한 실시예에서, 레지스트 제거 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (8). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (9). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (10). 이후 성장된 그래핀을 선택적 식각한다. (11). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (12). 그래핀 상부에 절연층 구비, (13). 절연층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (14). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (14)의 공정 순서를 구비한다.

<D>

(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 본 발명의 한 실시예에서, 레지스트 제거 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (8). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (9). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (10). 이후 성장된 그래핀을 선택적 식각한다. (11). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (12). 그래핀 상부에 PMMA층 구비, (13). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (14). PMMA층을 아세톤으로 용해, (15). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (15)의 공정 순서를 구비한다.

<E>

(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 본 발명의 한 실시예에서, 레지스트 제거 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (8). 종래에 사용되는 그래핀 성장공정이 구비된다.(예를들어, 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, 그 이후, 그래핀 성장, 금속층의 상부측에 성장된 그래핀을 선택적 식각, 그 이후 금속층을 에칭하는 공정이 구비된다), (9). 그래핀 상부에 절연층 구비, (10). 절연층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (11). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (11)의 공정 순서를 구비한다.

<F>

(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 본 발명의 한 실시예에서, 레지스트 제거 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (8). 종래에 사용되는 그래핀 성장공정이 구비된다.(예를들어, 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, 그 이후, 그래핀 성장, 금속층의 상부측에 성장된 그래핀을 선택적 식각, 그 이후 금속층을 에칭하는 공정이 구비된다), (9). 그래핀 상부에 PMMA층 구비, (10). PMMA층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (11). PMMA층을 아세톤으로 용해, (12). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (12)의 공정 순서를 구비한다.

<G>

(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (2). PMMA층 구비, (3). Ni 증착, (4). 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 Ni층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (5). PMMA층을 아세톤으로 용해, (6). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 Ni의 양쪽면에 그래핀 성장이 이루어진다. (7). 상부측 그래핀 제거, (8). Ni 에칭, (9). 그래핀 상부에 절연층 구비, (10). 절연층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (11). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (11)의 공정 순서를 구비한다.

<H>

(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (2). PMMA층 구비, (3). Ni 증착, (4). 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 Ni층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (5). PMMA층을 아세톤으로 용해, (6). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 Ni의 양쪽면에 그래핀 성장이 이루어진다. (7). 상부측 그래핀 제거, (8). Ni 에칭, (9). 그래핀 상부에 PMMA층 구비, (10). PMMA층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (11). PMMA층을 아세톤으로 용해, (12). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (12)의 공정 순서를 구비한다.

<I>

(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (2). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (3). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (4). 이후 성장된 그래핀을 선택적 식각한다. (5). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (6). 그래핀 상부에 절연층 구비, (7). 절연층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (8). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (8)의 공정 순서를 구비한다.

<J>

(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (2). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (3). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (4). 이후 성장된 그래핀을 선택적 식각한다. (5). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (6). 그래핀 상부에 PMMA층 구비, (7). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (8). PMMA층을 아세톤으로 용해, (9). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (9)의 공정 순서를 구비한다.

<K>

(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (2). 종래에 사용되는 그래핀 성장공정이 구비된다.(예를들어, 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, 그 이후, 그래핀 성장, 금속층의 상부측에 성장된 그래핀을 선택적 식각, 그 이후 금속층을 에칭하는 공정이 구비된다), (3). 그래핀 상부에 절연층 구비, (4). 절연층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (5). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (5)의 공정 순서를 구비한다.

<L>

(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (2). 종래에 사용되는 그래핀 성장공정이 구비된다.(예를들어, 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, 그 이후, 그래핀 성장, 금속층의 상부측에 성장된 그래핀을 선택적 식각, 그 이후 금속층을 에칭하는 공정이 구비된다), (3). 그래핀 상부에 PMMA층 구비, (4). PMMA층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (5). PMMA층을 아세톤으로 용해, (6). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (6)의 공정 순서를 구비한다.

본 발명의 한 실시예에서, 일면에서 제시하는 공정(<A>의 (1) 부터 (14) 공정, <C>의 (1) 부터 (11) 공정, <E>의 (1) 부터 (8) 공정, <G>의 (1) 부터 (8) 공정, <I>의 (1) 부터 (5) 공정, <K>의 (1) 부터 (2) 공정, 중 선택되는 공정) 그 이후, 그래핀이 구비된 위치에 비교하여 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다.(또는, 일면에서 제시하는 <A>, <C>, <E>, <G>, <I>, <K>, 중 선택되는 공정에서, (1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비하기 이전에 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다. 절연층으로 비동일평면을 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다, (2). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (3). 금속층의 증착과 선택적 식각, (4). 그래핀 성장, 그 이후 그래핀을 선택적 식각 (5). 그 이후, 금속층을 에칭한다, 로 구성되는 상기 (1) 내지 (5)의 공정순서를 구비한다.)

그 이후로, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부)은, 메탈과 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성되며, 드레인전극은, (A). 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리(높이)-비동일평면을 의미한다)이 구비되는 전기전도성 물질-우측부)은 메탈과 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성된다(웨이퍼의 컨텍부분은 접착(adhesion)이 가능한 구리(Cu)로 구성한다), 또는 본 발명의 한 실시예에서, (B). 드레인전극은 전기전도성 물질(예를들어, 메탈)이 그래핀과 물리적 간격을 구비하며(여기서는 물리적 거리(높이)-비동일평면을 의미한다), 상기 전기전도성 물질(예를들어, 메탈)의 상부에 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)가 구비된다, 로 구성되는 상기 (A) 내지 (B) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 소오스전극 및 드레인전극은 구리(Cu)만으로도 구성될 수 있다. 그 다음 설명은 -<A>- 또는 -<B>- 로 기술되는 내용을 참고한다.

-<A>-

따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 전기화학적 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다,

-<B>-

(1). 그래핀(또는 선택적 식각된 그래핀)의 상부 및 드레인전극이 구비될 위치의 상부 및 트랜지스터의 구조를 형성할 위치에 절연물질을 증착한다(본 발명의 한 실시예에서, 절연물질의 증착 이후, CMP 를 수행하여 절연물질층(절연층)의 두께 및 평탄도를 바람직한 수준으로 조절할 수 있다). (2). 레지스트 마스크를 상기 절연물질층(절연층)위에 형성한다, 이는 그래핀 굽힘 회로 및 그래핀 굽힘 회로의 소스와 드레인 컨택들을 한정하는데 사용될 수 있다. 레지스트 마스크를 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다. (3). 그 다음, 식각이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출시키기 위해서 사용된다. 즉, 절연물질층(절연층)내로 식각된 트렌치들이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출한다. 본 발명의 한 실시예에서, 습식 식각(wet etching)이 트렌치들을 형성하기 위하여 사용될 수 있다. 마스크는, 식각 동안 마스크로서 사용되며, 그 후 제거된다. PMMA에 의하여 형성된 예시적인 마스크는, 아세톤과 같은 용매에서 제거된다. (4). 그 후에, 메탈이 트렌치를 채우는 증착공정이 수행된다. 상기 메탈은 제 1 메탈층과 제 2 메탈층의, 두 개의 층들로 만들어진다. 제 1 메탈층(하부)은, 예를 들어, 그래핀과 양호한 컨택이 가능한 메탈로 구성되며, 제 2 메탈층(상부)은 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성된다. 따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 전기화학적 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 로 구성되는 상기 -<A>- 또는 -<B>- 로 기술되는 내용을 구비한다.

상기 -<A>- 또는 -<B>- 로 기술되는 내용 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 추후 CMOS 웨이퍼와 결합될 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다. 그 이후의 단계는 다음과 같다. Ⅰ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 절연층 구비, (b). 절연층 상부에 절연층 구비, (c). 교차되는 장벽조정회로를 구비, (d). 레지스트 제거, (e). 절연층 구비, (f). 화학적 기계적 연마(chemical mechanical polishing(CMP))를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 또는 Ⅱ. (a). 레지스트 제거, (b). 그래핀(또는 선택적 식각된 그래핀)의 상부에 PMMA층 구비, (c). 절연층 구비, (d). PMMA층을 용해하여 진공층, 에어층, 중 선택되는 층을 형성(방법은 일면에서 설명하였음), (e). 교차되는 장벽조정회로를 구비, (f). 절연층 구비, (g). 화학적 기계적 연마(chemical mechanical polishing(CMP))를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 로 구성되는 상기 Ⅰ 또는 Ⅱ 의 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제조할 수 있다. 이후, 그래핀 굽힘 회로 웨이퍼와 CMOS 웨이퍼를 웨이퍼 결합 프로세스를 수행하여 통합한다. CMOS 웨이퍼는 그래핀 굽힘 회로 웨이퍼와 웨이퍼 결합 프로세스를 수행하기 위하여 뒤집어진다. 이와 달리 그래핀 굽힘 회로 웨이퍼가 CMOS 웨이퍼와 웨이퍼 결합 프로세스를 수행하기 위하여 뒤집어질 수도 있다. 본 발명의 한 실시예에서, 일면에서 제시되는, 교차되는 장벽조정회로는 복수의 메탈 컨택이 구비되는 것을 의미한다.

상기, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이에는 구리 대 구리 결합으로 결합되어 있다. 일반적인 결합 온도는 400°C 이하이다. 그러므로, 상기 디바이스들은 상기 프로세스 동안에 파괴되지 않는다. 본 발명의 한 실시예에서, 구리 대 구리 결합 대신에 400°C 이하로 결합되는 전기전도성 물질이 사용될 수 있다. 본 발명의 한 실시예에서, 구리 대 구리 결합 대신에 (1). 금 대 금 결합, (2). 알루미늄 대 알루미늄 결합, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다.

본 발명의 한 실시예에서, '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'를 제조하는데 있어서, '드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비'하는 공정은 트랜지스터의 구조를 형성할 위치에 절연물질로 구조를 형성하는 공정(예를들어, 절연물질 증착 및 선택적 식각)이 같이 포함되어 있는 것을 의미할 수 있다.

본 발명의 한 실시예에서, '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'를 제조할때 가장 마지막에 수행되는 화학적 기계적 연마(chemical mechanical polishing(CMP))를 1회 이상 수행하여 여분의 메탈을 제거하고 절연층(또는 가장 최상층의 절연층)의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 절연층(또는 가장 최상층의 절연층)을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 로 구성되는 공정은 아래에 <A>, <B>, <C>, 중 선택되는 것으로 기술되는 내용을 구비할 수 있다.

<A>

(1). 플라즈마 촉진 화학 기상 증착법(PECVD)로 절연층(또는 가장 최상층의 절연층)-SiO₂를 형성. (2). 그 다음으로 SiO₂ CMP 를 수행한다. CMP 를 수행하면 우선적으로 SiO₂가 제거된다. (3). 계속해서 SiO₂ CMP 를 수행하면 Cu층이 드러나기 시작한다. (4). SiO₂ CMP를 진행할 때 SiO₂층이 우선적으로 제거되면 매우 얇은 Cu층이 주변의 SiO₂층 위로 드러나게 된다. 상기 매우 얇은 Cu층은 CMP 공정의 기계적 연마 특성으로 인해 곧 제거되게 되며, 결과적으로 일정수준의 평탄도를 구비하는 SiO₂층과 Cu층이 구비되게 된다,

<B>

(5). 상기 일면에서 제시하는 <A> 의 공정수행 이후, 버펄드 산화물 에칭(buffered oxide etch, BOE)으로 SiO₂층을 일정 두께로 에칭함으로써 Cu를 주변의 SiO₂ 절연층보다 돌출시키는 하나 이상의 정렬 구조를 형성할 수 있다,

<C>

(5). 상기 일면에서 제시하는 <A> 의 공정수행 이후, Cu를 일정 두께로 에칭함으로써 Cu를 주변의 SiO₂ 절연층보다 움푹들어가도록 만드는 하나 이상의 정렬 구조를 형성할 수 있다, 로 구성되는 상기 <A>, <B>, <C>, 중 선택되는 것으로 기술되는 내용을 구비한다.

3차원 통합은 본 발명에서 제시하는 그래핀 굽힘 회로(그래핀 회로)를 위한 패키징과 집적회로 기술의 갭을 충족하기 위한 매우 유망한 기술이다. CMOS 디바이스 층들을 쌓는 기술은 알려져 있다. 3차원 통합기술은 스케일링 없이도 시스템의 성능을 향상시킬 수 있는 방법이 될 수 있다. 또한, 그래핀내에서 이동성이 매우 높은 캐리어들과 함께, 인터커넥트들의 기생저항과 기생용량이 전체 회로의 성능을 결정하는데 더욱 중요하게 될 것이다. 이런 관점에서, 3차원 통합은 본 발명에서 제시하는 그래핀 굽힘 회로들에 큰 장점을 제공한다. 그러한 장점들로는 (a). 전체 배선길이의 감소 및 그로 인한 인터커넥트 지연시간의 감소, (b). 칩들간 인터커넥트들의 현저한 증가, 그리고 (c). 이질적인(dissimilar) 재료들, 프로세스 기술들 및 기능들의 통합 능력 등을 포함한다. 이들 장점들 중에서, 상기 항목 (c) 는 그래핀을 구비할때 발생하는 열버짓 문제(thermal budget issue)를 해결하는 좋은 방법이 될 수 있다.

따라서, 그래핀 굽힘 회로들을 제조하기 위한 본 발명 3차원 통합기술의 장점들은 다음과 같다. (1). 기술한 방법들을 포함하여, 광범위하게 다양한 방법들(예를들어, 종래에 수행되고 있는 구리촉매성장방법, 니켈촉매성장방법)에 의해서 그래핀이 구비될 수 있다. (2). 탄소재료들로부터의 잠재적 오염 없이 표준 클린룸 (standard clean-room) 시설에서 CMOS 웨이퍼(CMOS 회로가 구비된 웨이퍼)가 사전 제조될 수 있다. (3). 웨이퍼 결합 프로세스에서의 정렬(alignment) 및/또는 하나 이상의 정렬 구조는 그래핀 굽힘 회로에 있어서, 항상 그래핀 굽힘 회로가 바람직한 위치에 결합되게 해 준다. (4). 프로세스 중의 온도, 습식 식각, 가스 분위기(gas ambient)와 같이 기존 CMOS 디바이스에서 요구되는 것들이 여전히 유지될 수 있는데 그 이유는 그래핀 굽힘 회로가 다른 기판에서 별도로 제조되기 때문이다. (5). 그래핀 굽힘 회로들의 경우 인터커넥트들에 의해 지배되는, 회로 지연시간이 상당히 감소된다.

본 발명의 한 실시예에서, 일면에서 제시하는 3차원 통합기술(웨이퍼 결합 프로세스)에 있어서, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이에는 구리 대 구리(copper to copper)의 결합방법이 구비된다. 본 발명의 한 실시예에서, 구리 대 구리 결합 대신에 (1). 금 대 금 결합, (2). 알루미늄 대 알루미늄 결합, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다.

더하여, 상기 그래핀 굽힘 회로 웨이퍼와 구리 대 구리(copper to copper)의 결합방법으로 결합된 CMOS 웨이퍼는 일정이상 제거한 후, 구조상에 추가적인 디바이스, 메탈층, 중 하나 이상 선택되는 것이 제조될수 있다. 또는, CMOS 웨이퍼와 구리 대 구리(copper to copper)로 결합된 그래핀 굽힘 회로 웨이퍼가 일정이상 제거된 후, 추가적인 디바이스, 메탈층, 중 하나 이상 선택되는 것이 제조될 수 있다.

본 발명의 한 실시예에서, 본 발명에서 제시하는 웨이퍼 결합 프로세스에 있어서, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이를 제외한 나머지 부분 중 선택되는 부분(예를들어, CMP 공정을 수행한 절연층)에는 접착층, 접착제, 에폭시(epoxy)접착제, 반데르발스 힘, 중 선택되는 것이 구비될 수 있다. 본 발명의 한 실시예에서, 상기 접착층은 접착제, 에폭시(epoxy)접착제, 초음파접착, 열접착, 열압착접착, 반도체 공정의 분위기 안에서 접착을 할 수 있는 일련의(하나로 이어지는) 공정에서 수행되는 접착, 중 선택되는 것으로 형성되는 접착층을 의미한다.

본 발명의 한 실시예에서, 본 발명에서 제시하는 웨이퍼 결합 프로세스에 있어서, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이를 제외한 나머지 부분 중 선택되는 부분에는 접착전구체가 구비될 수 있다. 본 발명의 한 실시예에서, 접착전구체는 소스와 드레인 메탈 컨택들 사이를 제외한 나머지 부분 중 선택되는 부분에 PDMS 폴리머로 형성된 제 1 웨이퍼(예를들어, 그래핀 굽힘 회로 웨이퍼)와 제 2 웨이퍼(예를들어, CMOS 웨이퍼)의 결합 영역 사이에 공유결합을 형성하기 위해 Cr/SiO₂의 이중층으로 코팅된 제 2 웨이퍼(예를들어, CMOS 웨이퍼)를 의미할 수 있다. SiO₂ 표면 위에 -OH기를 발생시키고, 자외선 램프로 유도된 오존에 노출시켜 변형된 PDMS 폴리머를 결합시킨후, 뒤이어 가열함으로써 Cr/SiO₂와 PDMS 폴리머 사이의 강한 기계적 결합을 형성하는 공유결합을 형성시킨다. UV/오존으로 노출에 의해 활성화된 PDMS 폴리머는 -O-Si-O- 접착을 유발한다.

본 발명의 한 실시예에서, 본 발명에서 제시하는 웨이퍼 결합 프로세스에 있어서, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이를 제외한 나머지 부분 중 선택되는 부분에는 반 데르 발스 힘, 공유결합, 점착층, 그들 표면에 배치된 하이드록실기를 가지는 영역과 같은 화학적으로 수정된 영역, 쌍극자간의 힘 또는 이들의 결합을 구비할 수 있다.

본 발명의 한 실시예에서, 본 발명에서 제시하는 웨이퍼 결합 프로세스에 있어서, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이를 제외한 나머지 부분 중 선택되는 부분에는 웨이퍼 결합 프로세스 이전에 및/또는 중에 가열함으로써 연화되거나 부분적으로 녹을 수 있고, 이에 따라 웨이퍼 결합 프로세스에서 결합되는 결합영역을 구비할 수 있다.

본 발명의 한 실시예에서, 웨이퍼 결합 프로세스에 있어서, 두 웨이퍼들의 대응하는 (1). 소스와 드레인 메탈 컨택들 사이, 및 (2). 소스와 드레인 메탈 컨택들 사이를 제외한 나머지 부분, 중 하나 이상 선택되는 부분에는 열압착접합이 수행될 수 있다. 접합 재질은 금, 알루미늄, 구리, 중 선택되는 것이 사용될 수 있다.

본 발명의 한 실시예에서, 웨이퍼 결합 프로세스에 있어서, 두 웨이퍼들의 대응하는 (1). 소스와 드레인 메탈 컨택들 사이, 및 (2). 소스와 드레인 메탈 컨택들 사이를 제외한 나머지 부분, 중 하나 이상 선택되는 부분에는 초음파 접합이 수행될 수 있다. 접합 재질은 알루미늄이 사용될 수 있다.

본 발명의 한 실시예에서, 웨이퍼 결합 프로세스에 있어서, 두 웨이퍼들의 대응하는 (1). 소스와 드레인 메탈 컨택들 사이, 및 (2). 소스와 드레인 메탈 컨택들 사이를 제외한 나머지 부분, 중 하나 이상 선택되는 부분에는 열음파(Thermosonic)접합이 수행될 수 있다. 이 제조방법은 열압착(Thermocompression) 과 초음파(Ultrasonic) 방법을 혼합하여 사용한다. 상온 100~200 ℃ 에서 수행된다. 상기 제조방법은 두 웨이퍼들의 대응하는 (1). 소스와 드레인 메탈 컨택들 사이, 및 (2). 소스와 드레인 메탈 컨택들 사이를 제외한 나머지 부분, 중 하나 이상 선택되는 부분을 결합 이전에 예열(250~450℃)을 가하고, 그 이후, 두 웨이퍼들을 결합하여 압력을 가하고 초음파를 쏘는 것이다. 접합 재질은 금, 알루미늄, 구리, 중 선택되는 것이 사용될 수 있다.

본 발명의 한 실시예에서, 웨이퍼 결합 프로세스에 있어서, 두 웨이퍼들의 대응하는 (1). 소스와 드레인 메탈 컨택들, (2). 회로의 복수의 메탈 컨택들, 로 구성되는 상기 (1) 내지 (2) 중 하나 이상 선택되는 것은, CMP 공정 수행 후 선택적 식각을 수행하여, 두 웨이퍼들의 CMP 공정 수행 평면으로부터 돌출되게 형성되어 있는 어떠한 형태를 구비할 수 있다. 따라서, 두 웨이퍼들의 대응하는 (1). 소스와 드레인 메탈 컨택들, (2). 회로의 복수의 메탈 컨택들, 로 구성되는 상기 (1) 내지 (2) 중 하나 이상 선택되는 것은 서로 돌출되어 있는 상태에서, 웨이퍼 결합 프로세스를 수행하여 결합될 수 있다.

본 발명의 한 실시예에서, 그래핀 회로 또는 그래핀 굽힘 회로는 하나 이상의 그래핀의 대기전력문제를 하나 이상의 그래핀의 하나 이상의 굽힘변형으로 해결하는, 회로구성을 의미한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 그래핀 굽힘 회로와 CMOS 회로를 분리하여 제조하는 단계와 그 다음 웨이퍼 결합 프로세스를 구비하여 그래핀 굽힘 회로와 CMOS 회로를 통합하는 3차원 통합방법을 사용한다. 그래핀 굽힘 회로와 CMOS 회로를 분리하여 제조한 이후에, 그 둘을 웨이퍼 결합 프로세스에서 통합함으로써, CMOS 회로의 프로세스 한계를 넘는 그래핀 형성 온도(graphene formation temperatures)와 관련된 문제들이 해결될 수 있다. 또는, 본 발명의 한 실시예에서, (1). 그래핀 굽힘 회로를 구비하고 (2). 장벽조정회로 웨이퍼를 분리하여 제조한 이후에, 그 둘을<(1)과(2)를> 웨이퍼 결합 프로세스에서 통합하는 제조방법을 구비할 수 있다. 또는, 본 발명의 한 실시예에서, (1). 그래핀 굽힘 회로를 구비하고, (2). CMOS 웨이퍼를 분리하여 제조한 이후에, 그 둘을 <(1)과(2)를> 웨이퍼 결합 프로세스에서 통합하는 제조방법 이후, (3). 상기 웨이퍼 결합 프로세스로 뒤집어서 결합한, 그래핀 굽힘 회로 웨이퍼(1)에 장벽조정회로를 형성할 수 있다. 본 발명의 한 실시예에서, 웨이퍼 결합 프로세스는 여러 단계들을 추가 포함할 수 있으나, 기본적으로 그래핀 굽힘 회로 웨이퍼를 구비, CMOS 웨이퍼를 구비, 그래핀 굽힘 회로 웨이퍼와 CMOS 웨이퍼를 웨이퍼 결합 프로세스로 수행하는 것이다. 상기 단계에서 장벽조정회로는 1) 웨이퍼 결합 프로세스 이전에, 그래핀 굽힘 회로 웨이퍼에 구비, 2) 웨이퍼 결합 프로세스 이전에, CMOS 웨이퍼에 구비, 3) 웨이퍼 결합 프로세스 이후에, 그래핀 굽힘 회로 웨이퍼에 구비, 로 구성되는 1) 내지 3) 중 선택되는 위치에 구비된다.

본 발명의 한 실시예에서, 제 1 웨이퍼(예를들어, 그래핀 굽힘 회로 웨이퍼) 및 제 2 웨이퍼(예를들어, CMOS 웨이퍼)는, 상기 제 1 웨이퍼(예를들어, 그래핀 굽힘 회로 웨이퍼)를 상기 제 2 웨이퍼(예를들어, CMOS 웨이퍼)와 웨이퍼 결합 프로세스를 수행하되, 측면 대 측면으로 결합하는 방법을 구비할 수 있다.

본 발명의 한 실시예에서, 제 1 웨이퍼(예를들어, 그래핀 굽힘 회로 웨이퍼) 및 제 2 웨이퍼(예를들어, 그래핀 굽힘 회로 웨이퍼)는 웨이퍼 결합 프로세스로 통합될 수 있다. 본 발명의 한 실시예에서, 본 발명은 둘 이상의 그래핀 굽힘 회로 웨이퍼를 포함하는 전자부품을 구비할 수 있다.

본 발명의 한 실시예에서, 그래핀 굽힘 회로 웨이퍼는 상기 그래핀 굽힘 회로 웨이퍼의 구조상에 추가적인 디바이스, 메탈층, 중 하나 이상 선택되는 것이 구비될 수 있다.

본 발명의 한 실시예에서, 그래핀 굽힘 회로 웨이퍼의 구조상에 추가적인 디바이스, 메탈층, 중 하나 이상 선택되는 것이 구비된 그래핀 굽힘 회로 웨이퍼는 본 발명에서 제시하는 웨이퍼 결합 프로세스로 또 다른 웨이퍼와 결합할 수 있다.

본 발명의 한 실시예에서, 본 발명에서 제시하는 그래핀을 구비하는 제조방법은, (a) 단층 그래핀 또는 다층 그래핀층 상에 자기-조립 단분자막(SAM)을 부착하는 단계; (b) 상기 자기-조립 단분자막(SAM)을 이용하여 상기 단층 그래핀 또는 다층 그래핀층을 식각하는 단계; (c). 자기-조립 단분자막(SAM)을 제거, 로 구성되는 상기 (a) 에서 (c) 로 이어지는 제조방법을 부분적으로 포함할 수 있다.

본 발명의 한 실시예에서, 그래핀을 식각하는 방법에는 레이저, 플라즈마, 중성빔, 이온빔, 열에너지, 및 이들의 조합들로 이루어지는 군으로부터 선택되는 것을 포함하는 것일 수 있다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터에 있어서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할때 상기 하나 이상의 굽힘변형의 상부측 나노구조(또는 나노형태-변형되는 가장 높은 위치에 있는 형태, 예를들어 그래핀의 굽힘변형형태인 곡률형태의 상부측 나노구조(또는 나노형태))는 양자점(Quantum dot)으로서 이해되어 활용 될 수 있다. 본 발명의 한 실시예에서, 그래핀을 하나 이상의 굽힘변형으로 구비할때 상기 하나 이상의 굽힘변형의 상부측 나노구조(또는 나노형태-변형되는 가장 높은 위치에 있는 형태, 예를들어 그래핀의 굽힘변형형태인 곡률형태의 상부측 나노구조(또는 나노형태))는 그래핀 상부에 (1). 초박막, (2). 선택적 식각된 초박막의 양자점, (3). 선택적 식각된 그래핀의 양자점, 중 선택되는 것이 구비된 이후, 상기 (1). 초박막, (2). 선택적 식각된 초박막의 양자점, (3). 선택적 식각된 그래핀의 양자점, 중 선택되는 것이 그래핀의 상부에 같이 구비되어 있는 상태에서, 그래핀의 굽힘변형으로 구비되는 상부측 나노구조(또는 나노형태)인 양자점(Quantum dot)으로서 이해되어 활용 될 수 있다. 본 발명의 한 실시예에서, 그래핀의 굽힘변형의 변형의 가장 상위부분의 나노구조(또는 나노형태)가 양자점(Quantum dot)으로 이해되어 지는 것은 선택적 식각된 그래핀, 그래핀 상부에 선택적 식각된 그래핀의 양자점, 중 선택되는 것의 굽힘변형의 변형의 가장 상위부분의 나노구조(또는 나노형태)인 양자점(Quantum dot)으로 이해될 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 그래핀 상부에 그래핀의 양자점(Quantum dot)을 구비하기 위하여, <1>. 그래핀의 상부에 그래핀을 전사한 후 선택적 식각하거나, 선택적 식각된 그래핀을 전사하여 그래핀의 양자점(Quantum dot)을 구비, 또는 <2>. (1). 그래핀 구비, (2). 그래핀 상부에 종래에 사용하는 촉매층 증착 후 그래핀 성장장법을 사용, (3). 그래핀을 성장시킨 후 선택적 식각, (4). 촉매층을 에칭하여 그래핀의 양자점(Quantum dot)을 구비, <3>. (1). 하나 이상의 그래핀 구비, (2). 하나 이상의 그래핀을 선택적 식각(하나 이상의 그래핀층과 선택적 식각된 하나 이상의 그래핀층이 함께 구성되어 있는 것을 의미한다)하여 그래핀의 양자점(Quantum dot)을 구비, 로 구성되는 상기 <1> 내지 <3> 중 선택되는 것의 제조방법을 구비하여 그래핀의 양자점(Quantum dot)을 구비할 수 있다. 그 이후, 본 발명의 한 실시예에서, 웨이퍼 결합 프로세스를 수행하여, 그래핀의 굽힘변형을 구비하여 상기 굽힘변형의 가장 상위부분의 나노형태가 양자점(Quantum dot)으로 구비되는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 상부에 선택적 식각된 그래핀, 선택적 식각된 그래핀의 양자점, 중 선택되는 것을 구비하는 것은 본 발명에서 기본적으로 제시하는 그래핀의 굽힘변형을 구비하는 것에서의 상기 그래핀에 포함되는 의미로 해석될 수 있다.

본 발명의 한 실시예에서, 양자점(Quantum dot)은 그래핀의 굽힘변형으로 구비되는 양자 역학적 특성을 보일 정도로 작은 1). 그래핀, 2). 그래핀 상부에 초박막, 3). 그래핀 상부에 선택적 식각된 초박막의 양자점, 4). 그래핀 상부에 선택적 식각된 그래핀, 5). 그래핀 상부에 선택적 식각된 그래핀의 양자점, 6). 선택적 식각된 그래핀, 로 구성되는 상기 1) 또는 6), 중 선택되는 것으로 구성된, 그래핀의 굽힘변형으로 구비되는 나노구조(또는 나노형태)이다. 본 발명의 한 실시예에서, 양자점(Quantum dot)은 수 nm 내지 15 nm 의 크기의 그래핀의 굽힘변형으로 구비되는 나노구조(또는 나노형태)를 의미할 수 있으나, 양자점은 크기는 상기 수 nm 내지 15 nm 의 크기에 한정되지는 않는다.

본 발명의 한 실시예에서, 본 발명의 그래핀 회로구성은 3차원적인 회로구성이 평면에서 이루어지는 2차원적인 회로구성으로도 이해될 수 있다.(예를들어, 3차원적인 구성이 평면에 2차원적인 층으로 구성되어지는 구조-2차원으로 펼쳐서 본다고 생각하면 이해가 쉽다)

본 발명의 한 실시예에서, 본 발명은 그래핀 상부에 하나 이상의 에어층, 진공층, 절연층, 중 하나 이상 선택되는 것을 구비하는 다층구조를 구비한다. 예를들어, 다층구조는 절연층/그래핀, 절연층/진공층/그래핀, 절연층/에어층/그래핀, 절연층/에어층/절연층/그래핀, 절연층/진공층/절연층/그래핀, 절연층/절연층/그래핀, 중 선택되는 것을 의미할 수 있다.

본 발명의 한 실시예에서, 절연층은 그래핀의 하나 이상의 굽힘변형을 영률(Young's modulus)로 조절하는 층을 의미할 수 있다.

본 발명의 한 실시예에서, 절연층은 하나 이상의 절연층을 의미할 수 있다.

본 발명의 한 실시예에서, 절연층은 폴리머층을 의미할 수 있다.

본 발명의 한 실시예에서, 절연층은 PDMS층, 엘라스토머층, 절연층, 중 선택되는 층을 의미할 수 있다.

본 발명의 한 실시예에서, 절연층은 PDMS층, 엘라스토머층, 절연층, 중 선택되는 층을 의미할 수 있되, 그래핀의 하나 이상의 굽힘변형을 영률(Young's modulus)로 조절하는 층을 의미할 수 있다.

본 발명의 한 실시예에서, 절연층은 PDMS층, 엘라스토머층, 절연층, 중 선택되는 층을 의미할 수 있되, 낮은 영률(Young's modulus)을 구비하는 층을 의미할 수 있다.

본 발명의 한 실시예에서, 절연층은 낮은 영률(Young's modulus)을 구비하는 절연층을 의미할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것을 구비하는 방법에는 본 발명의 명세서에서 제시하는 방법을 하나 이상 조합하여 구비할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 전하를갖는입자가 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 상기 의미에 한정되지 않으며, (1). 하나 이상의 전하를갖는입자가 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있는 것, (2). 하나 이상의 전하를갖는입자가 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있는 위치에 장벽조정회로가 구비되는 것, 로 구성되는 상기 (1) 내지 (2) 중 하나 이상 선택되는 것의 구성형태를 포함하는 의미로 해석될 수 있으며, 중요한 요점은 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것이다.

본 발명의 한 실시예에서, 하나 이상의 자성입자가 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 상기 의미에 한정되지 않으며, (1). 하나 이상의 자성입자가 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있는 것, (2). 하나 이상의 자성입자가 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있는 위치에 장벽조정회로가 구비되는 것, 로 구성되는 상기 (1) 내지 (2) 중 하나 이상 선택되는 것의 구성형태를 포함하는 의미로 해석될 수 있으며, 중요한 요점은 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것이다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 상기 의미에 한정되지 않으며, (1). 하나 이상의 Piezo(피에조)물질이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있는 것, (2). 하나 이상의 Piezo(피에조)물질이 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있는 위치에 장벽조정회로가 구비되는 것, 로 구성되는 상기 (1) 내지 (2) 중 하나 이상 선택되는 것의 구성형태를 포함하는 의미로 해석될 수 있으며, 중요한 요점은 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것이다.

본 발명의 한 실시예에서, 하나 이상의 전하를갖는입자가 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는데 있어서, 도면에서는 그래핀 회로(그래핀 굽힘 회로)를 장벽조정회로의 하부에 표현하였지만 본 발명의 한 실시예에서, 상부에 하나 이상 구비되어 하나 이상의 그래핀이 하부로 하나 이상의 굽힘변형을 구비할 수 있다. 또한 본 발명의 한 실시예에서, 하나 이상의 그래핀의 측면에 하나 이상 구비되어 하나 이상의 그래핀이 반대되는 측면으로 하나 이상의 굽힘변형을 구비할 수 있다. 따라서, 본 발명에서 본 발명의 한 실시예적으로 하나 이상의 전하를갖는입자가 하부에서, 상부의 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 (1). 장벽조정회로가 하나 이상의 그래핀의 상부, 하부, 측면, 중 선택되는 위치에 구비되는 것, (2). 하나 이상의 전하를갖는입자가 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있는 것, (3). 하나 이상의 전하를갖는입자가 하나 이상의 그래핀의 상부, 하부, 측면, 중 선택되는 위치에 구비되는 것, (4). 장벽조정회로가 하나 이상의 그래핀과 하나 이상의 전하를갖는입자의 상부, 하부, 측면, 중 선택되는 위치에 구비되는 것, (5). 하나 이상의 전하를갖는입자가 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있는 위치에 장벽조정회로가 구비되는 것, 로 구성되는 상기 (1) 내지 (5) 중 하나 이상 선택되는 것, 또는 상기 (1) 내지 (5) 중 하나 이상 선택되는 것의 구성형태를 포함하는 의미로 해석될 수 있으며, 중요한 요점은 하나 이상의 그래핀이 하나 이상의 굽힘변형을 구비하는 것이다. 본 발명의 한 실시예에서, 일면에서 제시하는 하나 이상의 그래핀은 하나 이상의 그래핀이 층의 형태를 유지할 수 있도록 하나 이상의 굽힘변형과 관계가 없는 하나 이상의 그래핀의 모서리 부분들이 적층이나 접착등으로 고정되어 하나 이상의 그래핀이 층의 형태를 유지하는 것을 의미할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 자성입자가 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는데 있어서, 도면에서는 그래핀 회로(그래핀 굽힘 회로)를 장벽조정회로의 하부에 표현하였지만 본 발명의 한 실시예에서, 상부에 하나 이상 구비되어 하나 이상의 그래핀이 하부로 하나 이상의 굽힘변형을 구비할 수 있다. 또한 본 발명의 한 실시예에서, 하나 이상의 그래핀의 측면에 하나 이상 구비되어 하나 이상의 그래핀이 반대되는 측면으로 하나 이상의 굽힘변형을 구비할 수 있다. 따라서, 본 발명에서 본 발명의 한 실시예적으로 하나 이상의 자성입자가 하부에서, 상부의 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 (1). 장벽조정회로가 하나 이상의 그래핀의 상부, 하부, 측면, 중 선택되는 위치에 구비되는 것, (2). 하나 이상의 자성입자가 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있는 것, (3). 하나 이상의 자성입자가 하나 이상의 그래핀의 상부, 하부, 측면, 중 선택되는 위치에 구비되는 것, (4). 하나 이상의 자성입자가 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있는 위치에 장벽조정회로가 구비되는 것, 로 구성되는 상기 (1) 내지 (4) 중 하나 이상 선택되는 것, 또는 상기 (1) 내지 (4) 중 하나 이상 선택되는 것의 구성형태를 포함하는 의미로 해석될 수 있으며, 중요한 요점은 하나 이상의 그래핀이 하나 이상의 굽힘변형을 구비하는 것이다. 본 발명의 한 실시예에서, 일면에서 제시하는 하나 이상의 그래핀은 하나 이상의 그래핀이 층의 형태를 유지할 수 있도록 하나 이상의 굽힘변형과 관계가 없는 하나 이상의 그래핀의 모서리 부분들이 적층이나 접착등으로 고정되어 하나 이상의 그래핀이 층의 형태를 유지하는 것을 의미할 수 있다.

본 발명에서 본 발명의 한 실시예적으로 하나 이상의 Piezo(피에조)물질이 하부에서, 상부의 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 (1). 장벽조정회로가 하나 이상의 그래핀의 상부, 하부, 측면, 중 선택되는 위치에 구비되는 것, (2). 하나 이상의 Piezo(피에조)물질이 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있는 것, (3). 하나 이상의 Piezo(피에조)물질이 하나 이상의 그래핀의 상부, 하부, 측면, 중 선택되는 위치에 구비되는 것, (4). 하나 이상의 Piezo(피에조)물질이 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있는 위치에 장벽조정회로가 구비되는 것, 로 구성되는 상기 (1) 내지 (4) 중 하나 이상 선택되는 것, 또는 상기 (1) 내지 (4) 중 하나 이상 선택되는 것의 구성형태를 포함하는 의미로 해석될 수 있으며, 중요한 요점은 하나 이상의 그래핀이 하나 이상의 굽힘변형을 구비하는 것이다. 본 발명의 한 실시예에서, 일면에서 제시하는 하나 이상의 그래핀은 하나 이상의 그래핀이 층의 형태를 유지할 수 있도록 하나 이상의 굽힘변형과 관계가 없는 하나 이상의 그래핀의 모서리 부분들이 적층이나 접착등으로 고정되어 하나 이상의 그래핀이 층의 형태를 유지하는 것을 의미할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 전하를갖는입자가 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 상기 의미에 한정되지 않으며, (1). 장벽조정회로의 상부의 위치에 하나 이상의 전하를갖는입자가 구비되는 것, (2). 하나 이상의 전하를갖는입자가 상부에 구비되는 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것, 로 구성되는 상기 (1) 내지 (2) 의 구성형태를 포함하는 의미로 해석될 수 있으며, 중요한 요점은 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것이다.

본 발명의 한 실시예에서, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하는 것은 상기 의미에 한정되지 않으며, (1). 장벽조정회로의 전압으로 인하여, 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비할 수 있는 것, 로 구성되는 상기 (1)의 구성형태를 포함하는 의미로 해석될 수 있으며, 중요한 요점은 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것이다.

본 발명의 한 실시예에서, 교차되는 장벽조정회로는 장벽조정회로의 상부, 하부, 측면, 중 선택되는 위치에 구비되는 그래핀 회로(그래핀 굽힘 회로)와 교차되는 장벽조정회로를 의미한다.

본 발명의 한 실시예에서, 본 발명은

a. AIR층(에어층), 진공층, PDMS층, 절연층, 중 선택되는 것을 그래핀의 상부에 구비하는 다층구조,

b. 절연층/에어층/그래핀,

c. 절연층/진공층/그래핀,

d. 절연층/에어층/절연층/그래핀,

e. 절연층/진공층/절연층/그래핀,

f. 절연층/절연층/그래핀,

g. 절연층/에어층/낮은 영률(Young's modulus)을 구비하는 절연층/그래핀,

h. 절연층/진공층/낮은 영률(Young's modulus)을 구비하는 절연층/그래핀,

i. 절연층/낮은 영률(Young's modulus)을 구비하는 절연층/그래핀,

j. 절연층/에어층/PDMS층/그래핀,

k. 절연층/진공층/PDMS층/그래핀,

l. 절연층/PDMS층/그래핀,

, 로 구성되는 상기 a 내지 l 중 선택되는 다층구조(다층형태)를 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명은 교차되는 장벽조정회로의 하부에

a. 절연층/절연층/그래핀,

b. 절연층/에어층/그래핀,

c. 절연층/진공층/그래핀,

d. 절연층/에어층/절연층/그래핀,

e. 절연층/진공층/절연층/그래핀,

f. 절연층/에어층/낮은 영률(Young's modulus)을 구비하는 절연층/그래핀,

g. 절연층/진공층/낮은 영률(Young's modulus)을 구비하는 절연층/그래핀,

h. 절연층/낮은 영률(Young's modulus)을 구비하는 절연층/그래핀,

i. 절연층/에어층/PDMS층/그래핀,

j. 절연층/진공층/PDMS층/그래핀,

k. 절연층/PDMS층/그래핀,

, 로 구성되는 상기 a 내지 k 중 선택되는 다층구조를 구비할 수 있다.

본 발명의 한 실시예에서, 본 발명은 교차되는 장벽조정회로의 하부에

a. 진공층/그래핀,

b. 에어층/그래핀,

c. 진공층/그래핀/자성입자,

d. 에어층/그래핀/전하를갖는입자,

e. 진공층/PDMS층/그래핀/자성입자,

f. 에어층/PDMS층/그래핀/전하를갖는입자,

g. 진공층/그래핀/PDMS층(또는 절연층)/자성입자,

h. 에어층/그래핀/PDMS층(또는 절연층)/전하를갖는입자,

i. 절연층/그래핀/자성입자,

j. 절연층/그래핀/전하를갖는입자,

k. 절연층/그래핀/PDMS층(또는 절연층)/자성입자,

l. 절연층/그래핀/PDMS층(또는 절연층)/전하를갖는입자,

m. 진공층(또는 에어층)/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/자성입자,

n. 진공층(또는 에어층)/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/전하를갖는입자,

o. 진공층(또는 에어층)/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/PDMS층(또는 절연층)/자성입자,

p. 진공층(또는 에어층)/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/PDMS층(또는 절연층)/전하를갖는입자,

q. 절연층/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/자성입자,

r. 절연층/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/전하를갖는입자,

s. 절연층/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/PDMS층(또는 절연층)/자성입자,

t. 절연층/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/PDMS층(또는 절연층)/전하를갖는입자

, 로 구성되는 상기 a 내지 t 중 선택되는 다층구조를 구비할 수 있다. 본 발명의 한 실시예에서, 본 발명은 본 발명에서 제시되는 교차되는 장벽조정회로가 구비되는 것이 주어질 때마다 CMOS 회로를 추가적으로 구비하는 공정이 선택적으로 기술될 수 있으나, 본 발명에서는 발명의 요지가 너무 복잡해져서 흐려질 것을 염려하여 기술하지는 않았으나 본 발명의 한 실시예에서, 교차되는 장벽조정회로와 CMOS 회로는 같이 구비될 수 있다.

본 발명의 한 실시예에서, 본 발명은 교차되는 장벽조정회로의 하부에

a. 절연층/액체고분자층/그래핀/자성입자,

b. 절연층/액체고분자층/그래핀/전하를갖는입자,

c. 절연층/액체고분자층/그래핀/PDMS층(또는 절연층)/자성입자,

d. 절연층/액체고분자층/그래핀/PDMS층(또는 절연층)/전하를갖는입자,

e. 절연층/에어층/액체고분자층/그래핀/자성입자,

f. 절연층/에어층/액체고분자층/그래핀/전하를갖는입자,

g. 절연층/에어층/액체고분자층/그래핀/PDMS층(또는 절연층)/자성입자,

h. 절연층/에어층/액체고분자층/그래핀/PDMS층(또는 절연층)/전하를갖는입자,

, 로 구성되는 상기 a 내지 h 중 선택되는 다층구조를 구비할 수 있다.

본 발명의 한 실시예에서, 본 발명은 교차되는 장벽조정회로의 상부에

a. 진공층/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질,

b. 에어층/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질,

c. 절연층/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질,

d. 섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질,

e. 절연층/액체고분자층/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질,

f. 절연층/에어층/액체고분자층/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질,

, 로 구성되는 상기 a 내지 f 중 선택되는 다층구조를 구비할 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는

a. 장벽조정회로/절연층/절연층/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/자성입자/기판층,

b. 장벽조정회로/절연층/진공층(또는 에어층)/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/자성입자/기판층,

c. 장벽조정회로/절연층/절연층/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/전하를갖는입자/기판층,

d. 장벽조정회로/절연층/진공층(또는 에어층)/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/전하를갖는입자/기판층,

e. 장벽조정회로/절연층/절연층/그래핀/PDMS층(또는 절연층)/자성입자/기판층,

f. 장벽조정회로/절연층/진공층(또는 에어층)/그래핀/PDMS층(또는 절연층)/자성입자/기판층,

g. 장벽조정회로/절연층/절연층/그래핀/PDMS층(또는 절연층)/전하를갖는입자/기판층,

h. 장벽조정회로/절연층/진공층(또는 에어층)/그래핀/PDMS층(또는 절연층)/전하를갖는입자/기판층,

i. 장벽조정회로/진공층(또는 에어층)/그래핀/PDMS층(또는 절연층)/자성입자/기판층,

j. 장벽조정회로/진공층(또는 에어층)/그래핀/PDMS층(또는 절연층)/전하를갖는입자/기판층,

k. 장벽조정회로/진공층(또는 에어층)/PDMS층/그래핀/PDMS층(또는 절연층)/자성입자/기판층,

l. 장벽조정회로/진공층(또는 에어층)/PDMS층/그래핀/PDMS층(또는 절연층)/전하를갖는입자/기판층,

, 로 구성되는 상기 a 내지 l 중 선택되는 것의 다층구조를 구비할 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는

a. 절연층/액체고분자층/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/Piezo(피에조)물질/장벽조정회로,

b. 절연층/낮은 영률(Young's modulus)을 구비하는 절연층/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/Piezo(피에조)물질/장벽조정회로,

c. 절연층/절연층/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/Piezo(피에조)물질/장벽조정회로,

d. 절연층/진공층(또는 에어층)/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/Piezo(피에조)물질/장벽조정회로,

e. 절연층/액체고분자층/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질/장벽조정회로,

f. 절연층/낮은 영률(Young's modulus)을 구비하는 절연층/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질/장벽조정회로,

g. 절연층/절연층/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질/장벽조정회로,

h. 절연층/진공층(또는 에어층)/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질/장벽조정회로,

i. 절연층/PDMS층/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질/장벽조정회로,

j. 절연층/진공층(또는 에어층)/PDMS층/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질/장벽조정회로,

, 로 구성되는 상기 a 내지 j 중 선택되는 것의 다층구조를 구비할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것의 상부에 구비된 하나 이상의 그래핀이 포함되는 다층구조(다층상태)를 하나 이상의 굽힘변형으로 구비하는데 있어서, 모든 층들의 계수들 및 두께들은 중요한 변수이다. 이 중요한 의존성은 층들이 단순하게 구성될수록 명백해질 수 있다.

본 발명의 한 실시예에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는데 있어서, 하나 이상의 그래핀의 기계적 변형의 목표값은 탄성을 제공하는 재료들(예를들어, 얇은 PDMS)에 의해 가능하다.

본 발명의 한 실시예에서, 본 발명은 그래핀 기반의 그래핀 굽힘 회로와 장벽조정회로 및 CMOS 회로를 모두 갖는 중앙처리장치(CPU), 메모리, 베터리가 구비되는 전자장치, 전자부품, 전자장치, 로 구성되는 것 중 선택되는 것을 구비할 수 있다....

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형에서, 굽힘변형은

a. Plate(플레이트)의 굽힘변형

b. Kirchhoff-Love theory of plates(플레이트의 키르히 호프 - 사랑 이론) 형태

c. Mindlin-Reissner theory of plates(플레이트의 민들린-라이스너 이론) 형태

d. Dynamics of Thin Kirchhoff plates(얇은 키르히 호프 플레이트의 역학) 형태

e. 곡률

, 로 구성되는 상기 a 내지 e 중 선택되는 것을 구비하는 것이다. 예를들어, 굽힘변형은 곡률을 구비할 수도 있으며, Plate(플레이트)의 굽힘변형을 구비할 수도 있다. 또한, 굽힘변형은 곡률의 끝부분이 위치이동이 되는 형태로 설명이 될 수도 있으며, 플레이트의 굽힘변형의 끝부분이 위치이동이 되는 것으로 설명될 수도 있다.

본 발명의 한 실시예에서, 전기의 On/Off를 조절하는 것은 그래핀의 하나 이상의 굽힘변형을 구비하여 하나 이상의 굽힘변형이 구비되는 부분이나, 굽힘변형의 위치이동이 구비되는 부분에서 전기의 On/Off를 조절하는 것을 의미한다. 전기의 On/Off를 조절하는 것은, 하나 이상의 그래핀의 하나 이상의 굽힘변형으로부터 드레인전극(전기전도성 물질)으로 전자가 이동하는 것으로 이해되어져야 한다.

본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 조절하는 것은 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 것으로 설명되어 진다. 보충 설명하자면 그래핀의 하나 이상의 굽힘변형을 구비하여 그래핀이 드레인전극(전기전도성 물질)과 가까워지거나 붙으면, 전자가 그래핀으로부터 드레인전극으로 이동하게 된다.

본 발명의 한 실시예에서, 본 발명에서 설명하는 Fermi level(페르미레벨)은 열역학적 평형 상태(thermodynamic equilibrium)에서 에너지 레벨이 어떤 주어진 시간(any given time)에서 50%의 점유 될 확률을 가질것인 전자의 가상의 에너지 레벨(hypothetical energy level)인 것으로 간주 될 수 있으나, 그래핀에서 가장 약하게 속박되어 있는 에너지 레벨로도 이해될 수 있다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나의 층, 다층상태, 중 선택되는 층의 상태로 하나 이상의 영률(Young's modulus)로 구비되는 것을 특징으로 한다. 상기 하나 이상의 영률(Young's modulus)은 하나 이상의 그래핀 또는 하나 이상의 그래핀이 포함되는 다층상태 각각의 영률(Young's modulus)을 구비하는 층을 의미한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나의 층, 다층상태, 중 선택되는 층의 상태로 하나 이상의 영률(Young's modulus)로 구비되는 것을 특징으로 한다. 일면에서 제시하는, '영률(Young's modulus)'은 형상 구비(예를 들어, 돌출 형상)과 같이, 공간적으로 변화하는 영률을 의미한다.

본 발명의 한 실시예에서, 본 발명에서 대기 전력 문제를 해결하는 것은 그래핀의 전도도가 너무 뛰어나 대기전력이 구비되지 않는 형태를 그래핀과 드레인전극사이에 물리적 간격(예를들어, 진공층, 에어층, 중 선택되는 것)을 구비한 형태에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하여 대기 전력 문제를 해결하는 것을 의미한다. 일면에서 제시하는 '물리적 간격'이란, (a). 공간적으로 떨어져 있는 사이, (b). 어떠한 것으로 채워져 있는 상태에서 떨어져 있는 사이, 로 구성되는 상기 (a) 내지 (b) 중 선택되는 것을 구비하는 것을 의미한다.

본 발명의 한 실시예에서, 본 발명에서 대기 전력 문제를 해결하는 것은 그래핀의 전도도가 너무 뛰어나 대기전력이 구비되지 않는 형태를 그래핀과 드레인전극사이에 절연층을 구비한 형태에서, 그래핀의 하나 이상의 굽힘변형을 구비하여, 상기 하나 이상의 굽힘변형이 구비되어 드레인전극과 물리적 간격이 좁혀진 그래핀으로 인하여, 절연층에서 전자의 터널로 전기의 On/Off를 조절하여 대기 전력 문제를 해결하는 것을 의미한다.

본 발명의 한 실시예에서, 본 발명에서 대기 전력 문제를 해결하는 것은 그래핀의 전도도가 너무 뛰어나 대기전력이 구비되지 않는 형태를 그래핀과 드레인전극사이에 절연층과 섬 전극을 구비한 형태에서, 그래핀의 하나 이상의 굽힘변형을 구비하여, 상기 하나 이상의 굽힘변형이 구비되어 섬 전극과 물리적 간격이 좁혀진 그래핀(그래핀과 섬 전극과의 사이에 구비되는 절연층의 거리(두께)가 수(several) 나노 미터 수준으로 조절)으로 인하여, 섬 전극에서 전자의 터널로 전기의 On/Off를 조절하여 대기 전력 문제를 해결하는 것을 의미한다.

본 발명의 한 실시예에서, 본 발명에서 대기 전력 문제를 해결하는 것은 그래핀의 전도도가 너무 뛰어나 대기전력이 구비되지 않는 형태를 그래핀과 드레인전극이 물리적 간격을 구비하는 비동일평면을 구비한 형태에서, 그래핀의 하나 이상의 굽힘변형을 구비하여, 그래핀과 드레인전극사이의 물리적 간격을 좁혀서 전자의이동으로 대기 전력 문제를 해결하는 것으로 의미된다.

본 발명의 한 실시예에서, 대기 전력 문제를 해결하는 것은 종래의 반도체구성과 다르게, 그래핀과 드레인전극이 물리적 간격을 구비하는 비동일평면을 구비한 형태에서, 그래핀의 하나 이상의 굽힘변형을 구비하여, 그래핀과 드레인전극사이의 물리적 간격을 좁혀서 전기의 On/Off를 조절하여 전기를 On/Off 시킨다는 것이기에, 대기 전력으로 소비되는 전력문제를 종래의 반도체보다 줄일 수 있다.

본 발명의 한 실시예에서, 대기 전력 문제를 해결하는 것은 종래의 반도체구성과 다르게, 그래핀과 드레인전극사이에 절연층과 섬 전극을 구비한 형태에서, 그래핀의 하나 이상의 굽힘변형을 구비하여, 하나 이상의 굽힘변형이 구비되어 섬 전극과 물리적 간격이 좁혀진 그래핀(그래핀과 섬 전극과의 사이에 구비되는 절연층의 거리(두께)가 수(several) 나노 미터 수준으로 조절)으로 인하여, 섬 전극에서 전자의 터널로 전기의 On/Off를 조절하여 대기 전력 문제를 해결하는 것을 의미한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 구비되는 하나 이상의 PDMS층, 엘라스토머층, 절연층, 중 선택되는 층과 액체고분자층, 진공층, Air층(에어층), 중 선택되는 층은 하나 이상의 그래핀의 상부에 전체적 또는 부분적으로 구비될 수 있다. 예를들어, 하나 이상의 엘라스토머층과 Air층(에어층)은 하나 이상의 그래핀의 상부에 같이 구비될 수 있다.....

본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다....

본 발명의 한 실시예에서, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 0.1 나노미터 이상 100 나노미터 이하의 범위를 구비하는 하나 이상의 굽힘변형의 높이를 구비할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 굽힘변형이 드레인전극에 하나 이상 가깝게, 붙으며, 인접하게 위치시키는, 근접하게, 충분히 가깝게, 밀접하게 붙는, 중 선택되는 것을 구비할 수 있다. 상기 하나 이상 가깝게, 인접하게 위치시키는, 근접하게, 충분히 가깝게, 중 선택되는 것은 10 ㎚, 0.1 ㎚ 중 선택되는 치수보다 큰 물리적 치수로 정의된다. 본 발명의 한 실시예에서, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 30 ㎚, 10 nm, 1 nm, 0.1 ㎚ 중 선택되는 치수보다 큰 물리적 치수를 구비하는 굽힘변형의 높이로 정의된다.

본 발명의 한 실시예에서, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 그래핀을 10% 이하, 1% 이상, 10% 내지 0.1% 의 범위, 중 선택되는 변형범위에서 하나 이상의 굽힘변형을 구비하는 것으로 해석되어 질 수 있으나, 이에 한정되지는 않는다. 여기서 변형범위란 하나 이상의 그래핀이 구비되는 평면에서부터 하나 이상의 그래핀이 90도 각도로 구부러지는 것을 100%로 보았을때의 변형범위이다. 본 발명의 한 실시예에서, 상기 변형범위는 변형으로 구비되는 곡률의 시작점과 곡률의 가장 상위지점인 꼭지점을 연결한 직선이 구비하는 평면에서부터의 각도를 퍼센트로 표현한 것을 의미한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 a. 적어도 평균 표면 위치에서 하나 이상의 100 나노미터 미만의 편차를 구비하며, b. 바람직하게는 평균 표면 위치에서 하나 이상의 10 나노미터 미만의 편차를 구비하며, c. 좀더 바람직하게는 평균 표면 위치에서 하나 이상의 1 나노미터 이상의 편차를 구비하며, d. 더 바람직하게는 일부 제품을 위하여 평균 표면 위치에서 하나 이상의 1 Angstrom(옹스트롬) 이상의 편차를 구비하며, 로 구성되는 상기 a 내지 d 로 구성되는 것 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 편차는 표준(평균 표면 위치)으로부터의 변형높이를 의미한다. 여기서 1 Angstrom(옹스트롬)은 0.1 nm 를 의미한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 플레이트 이론을 통하여 하나 이상의 Geometry(기하학)으로 구비하는 하나 이상의 평면밖 변위 <u>를 얻는다. 본 발명의 한 실시예에서, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 곡률을 구비하되, 그것은 하나 이상의 Geometry(기하학)으로 구비하는 하나 이상의 평면밖 변위 <u>이다.

본 발명의 한 실시예에서, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는데 있어서, 하나 이상의 그래핀의 하부에는 반데르발스 힘이 구비되어 하나 이상의 그래핀의 하나 이상의 굽힘변형이후, 변형이 된 하나 이상의 그래핀의 하부에 반데르발스 힘이 다시 형성되는 형태로 하나 이상의 그래핀의 탄성회복을 도울수 있다.

본 발명의 한 실시예에서, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하는 트랜지스터는 아래와 같은 제조방법을 구비할 수 있다.

<A>

(1). 기판 세정, (2). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(PMMA/그래핀/금속층), (3). 그래핀의 상부층에 구비된 금속층을 에칭한다, (4). 그래핀을 선택적 식각한다, (5). 상기 선택적 식각된 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비한다, (6). 상부에 교차되는 장벽조정회로를 구비 한다. (7). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 모두 용해시킨다. 로 구비되는 (1) 부터 (7) 로 이어지는 제조방법을 구비할 수 있다.

<B>

(1). 기판 세정, (2). 폴리메틸메타크릴레이트(PMMA)가 코팅된 그래핀 전사(PMMA/그래핀/금속층), (3). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다, (4). 그래핀의 상부층에 구비된 금속층을 에칭한다, (5). 그래핀을 선택적 식각한다, (6). 상기 선택적 식각된 그래핀의 상부에 폴리메틸메타크릴레이트(PMMA)를 구비한다, (7). 상부에 교차되는 장벽조정회로를 구비 한다. (8). 용매액(예를들어, 아세톤)으로 폴리메틸메타크릴레이트(PMMA)층을 용해시킨다. 로 구비되는 (1) 부터 (8) 로 이어지는 제조방법을 구비할 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 그래핀 굽힘 회로와 CMOS 회로를 분리하여 제조하는 단계와 그 다음 웨이퍼 결합 프로세스를 구비하여, 그래핀 굽힘 회로와 CMOS 회로를 통합하는 단계를 포함하는 3차원 통합방법을 사용한다. 그래핀 굽힘 회로와 CMOS 회로를 분리하여 제조한 이후에, 그 둘을 웨이퍼 결합 프로세스에서 통합함으로써, CMOS 회로의 프로세스 한계를 넘는 그래핀 형성 온도(graphene formation temperatures)와 관련된 문제들이 해결될 수 있다. 따라서, 본 발명의 한 실시예에서, 본 발명은 기술한 방법들을 포함하여, 광범위하게 다양한 방법들(예를들어, 종래에 수행되고 있는 구리촉매성장방법, 니켈촉매성장방법)에 의해서 그래핀이 구비될 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 아래와 같은 공정을 구비할 수 있다.

<A>

(1). 기판 세정, (2). PMMA층 구비, (2). Ni 증착, (4). 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 Ni층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (5). PMMA층을 아세톤으로 용해, (6). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 Ni의 양쪽면에 그래핀 성장이 이루어진다. (7). 상부측 그래핀 제거, (8). Ni 에칭, (9). 그래핀 상부에 PMMA층 구비, (10). 교차되는 장벽조정회로 구비, (11). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (11)의 공정 순서를 구비한다.

<B>

(1). 기판 세정, (2). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (3). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (4). 이후 성장된 그래핀을 선택적 식각한다. (5). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (6). 그래핀 상부에 PMMA층 구비, (7). 교차되는 장벽조정회로 구비, (8). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (8)의 공정 순서를 구비한다.

<C>

(1). 기판 세정, (2). 종래에 사용되는 그래핀 성장공정이 구비된다.(예를들어, 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, 그 이후, 그래핀 성장, 금속층의 상부측에 성장된 그래핀을 선택적 식각, 그 이후 금속층을 에칭하는 공정이 구비된다), (3). 그래핀 상부에 PMMA층 구비, (4). 교차되는 장벽조정회로 구비, (5). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (5)의 공정 순서를 구비한다.

본 발명의 한 실시예에서, 일면에서 제시하는 공정(<A>의 (1) 부터 (8) 공정, <B>의 (1) 부터 (5) 공정, <C>의 (1) 부터 (2) 공정, 중 선택되는 공정) 그 이후, 그래핀이 구비된 위치에 비교하여 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다.(또는, 일면에서 제시하는 <A>, <B>, <C>, 중 선택되는 공정에서, (1). 기판 세정 이후에 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다. 절연층으로 비동일평면을 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다, (2). 금속층의 증착과 선택적 식각, (3). 그래핀 성장, 그 이후 그래핀을 선택적 식각, (4). 그 이후, 금속층을 에칭한다, 로 구성되는 상기 (1) 내지 (4)의 공정순서를 구비한다.)

그 이후로, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부)은, 메탈과 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성되며, 드레인전극은, (A). 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리(높이)-비동일평면을 의미한다)이 구비되는 전기전도성 물질-우측부)은 메탈과 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성된다(웨이퍼의 컨텍부분은 접착(adhesion)이 가능한 구리(Cu)로 구성한다), 또는 본 발명의 한 실시예에서, (B). 드레인전극은 전기전도성 물질(예를들어, 메탈)이 그래핀과 물리적 간격을 구비하며(여기서는 물리적 거리(높이)-비동일평면을 의미한다), 상기 전기전도성 물질(예를들어, 메탈)의 상부에 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)가 구비된다, 로 구성되는 상기 (A) 내지 (B) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 소오스전극 및 드레인전극은 구리(Cu)만으로도 구성될 수 있다. 그 다음 설명은 -<A>- 또는 -<B>- 로 기술되는 내용을 참고한다.

-<A>-

따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 전기화학적 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다,

-<B>-

(1). 그래핀(또는 선택적 식각된 그래핀)의 상부 및 드레인전극이 구비될 위치의 상부 및 트랜지스터의 구조를 형성할 위치에 절연물질을 증착한다(본 발명의 한 실시예에서, 절연물질의 증착 이후, CMP 를 수행하여 절연물질층(절연층)의 두께 및 평탄도를 바람직한 수준으로 조절할 수 있다). (2). 레지스트 마스크를 상기 절연물질층(절연층)위에 형성한다, 이는 그래핀 굽힘 회로 및 그래핀 굽힘 회로의 소스와 드레인 컨택들을 한정하는데 사용될 수 있다. 레지스트 마스크를 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다. (3). 그 다음, 식각이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출시키기 위해서 사용된다. 즉, 절연물질층(절연층)내로 식각된 트렌치들이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출한다. 본 발명의 한 실시예에서, 습식 식각(wet etching)이 트렌치들을 형성하기 위하여 사용될 수 있다. 마스크는, 식각 동안 마스크로서 사용되며, 그 후 제거된다. PMMA에 의하여 형성된 예시적인 마스크는, 아세톤과 같은 용매에서 제거된다. (4). 그 후에, 메탈이 트렌치를 채우는 증착공정이 수행된다. 상기 메탈은 제 1 메탈층과 제 2 메탈층의, 두 개의 층들로 만들어진다. 제 1 메탈층(하부)은, 예를 들어, 그래핀과 양호한 컨택이 가능한 메탈로 구성되며, 제 2 메탈층(상부)은 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성된다. 따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 전기화학적 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 로 구성되는 상기 -<A>- 또는 -<B>- 로 기술되는 내용을 구비한다.

상기 -<A>- 또는 -<B>- 로 기술되는 내용 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 추후 CMOS 웨이퍼와 결합될 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다. 그 이후의 단계는 다음과 같다. Ⅰ. (a). 레지스트 제거, (b). 그래핀(또는 선택적 식각된 그래핀)의 상부에 PMMA층 구비, (c). 교차되는 장벽조정회로를 구비, (d). PMMA층을 용해하여 진공층, 에어층, 중 선택되는 층을 형성(방법은 일면에서 설명하였음), (e). 절연층 구비, (f). 화학적 기계적 연마(chemical mechanical polishing(CMP))를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 로 구성되는 상기 Ⅰ 의 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제조할 수 있다. 이후, 그래핀 굽힘 회로 웨이퍼와 CMOS 웨이퍼를 웨이퍼 결합 프로세스를 수행하여 통합한다. CMOS 웨이퍼는 그래핀 굽힘 회로 웨이퍼와 웨이퍼 결합 프로세스를 수행하기 위하여 뒤집어진다. 이와 달리 그래핀 굽힘 회로 웨이퍼가 CMOS 웨이퍼와 웨이퍼 결합 프로세스를 수행하기 위하여 뒤집어질 수도 있다. 본 발명의 한 실시예에서, 일면에서 제시되는, 교차되는 장벽조정회로는 복수의 메탈 컨택이 구비되는 것을 의미한다.

상기, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이에는 구리 대 구리 결합으로 결합되어 있다. 일반적인 결합 온도는 400°C 이하이다. 그러므로, 상기 디바이스들은 상기 프로세스 동안에 파괴되지 않는다. 본 발명의 한 실시예에서, 구리 대 구리 결합 대신에 400°C 이하로 결합되는 전기전도성 물질이 사용될 수 있다. 본 발명의 한 실시예에서, 구리 대 구리 결합 대신에 (1). 금 대 금 결합, (2). 알루미늄 대 알루미늄 결합, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다.

본 발명의 한 실시예에서, 본 발명은 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

a. 전자가 섬 전극에 터널하는 단계, 및

b. 터널이 드레인 전극에 위치하는 단계, 및

c. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를

구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 절연층이 구비되는 다층상태에서, 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하는 것은 하나 이상의 영률(Young's modulus)를 구비하는 것으로 의미될 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 그래핀 굽힘 회로와 그래핀 굽힘 회로의 하부층의 장벽조정회로(하나 이상의 Piezo(피에조)물질을 구비한 장벽조정회로)를 분리하여 제조하는 단계와 그 다음 웨이퍼 결합 프로세스를 구비하여, 그래핀 굽힘 회로와 장벽조정회로(하나 이상의 Piezo(피에조)물질을 구비한 장벽조정회로)를 통합하는 단계를 포함하는 3차원 통합방법을 사용한다. 그래핀 굽힘 회로와 그래핀 굽힘 회로의 하부층의 장벽조정회로(하나 이상의 Piezo(피에조)물질을 구비한 장벽조정회로)를 분리하여 제조한 이후에, 그 둘을 웨이퍼 결합 프로세스에서 통합함으로써, 장벽조정회로(하나 이상의 Piezo(피에조)물질을 구비한 장벽조정회로)의 프로세스 한계를 넘는 그래핀 형성 온도(graphene formation temperatures)와 관련된 문제들이 해결될 수 있다. 따라서, 본 발명의 한 실시예에서, 본 발명은 기술한 방법들을 포함하여, 광범위하게 다양한 방법들(예를들어, 종래에 수행되고 있는 구리촉매성장방법, 니켈촉매성장방법)에 의해서 그래핀이 구비될 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 아래와 같은 공정을 구비할 수 있다.

<A>

(1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정, (2). PMMA층 구비, (3). Ni 증착, (4). 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 니켈(Ni)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (5). PMMA층을 아세톤으로 용해, (6). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 Ni의 양쪽면에 그래핀 성장이 이루어진다. (7). 상부측 그래핀 제거, (8). Ni 에칭, (9). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (10). 섬 전극 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (10)의 공정 순서를 구비한다.

<B>

(1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정, (2). PMMA층 구비, (3). Ni 증착, (4). 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 니켈(Ni)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (5). PMMA층을 아세톤으로 용해, (6). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 Ni의 양쪽면에 그래핀 성장이 이루어진다. (7). 상부측 그래핀 제거, (8). Ni 에칭, (9). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (10). 섬 전극의 상부에 PMMA층 구비, (11). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (12). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (12)의 공정 순서를 구비한다.

<C>

(1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정, (2). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (3). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (4). 이후 성장된 그래핀을 선택적 식각한다. (5). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (6). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (7). 섬 전극 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (7)의 공정 순서를 구비한다.

<D>

(1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정, (2). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (3). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (4). 이후 성장된 그래핀을 선택적 식각한다. (5). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (6). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (7). 섬 전극의 상부에 PMMA층 구비, (8). PMMA층 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (9). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (9)의 공정 순서를 구비한다.

<E>

(1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정, (2). 종래에 사용되는 그래핀 성장공정이 구비된다.(예를들어, 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, 그 이후, 그래핀 성장, 금속층의 상부측에 성장된 그래핀을 선택적 식각, 그 이후 금속층을 에칭하는 공정이 구비된다), (3). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (4). 섬 전극 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (4)의 공정 순서를 구비한다.

<F>

(1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정, (2). 종래에 사용되는 그래핀 성장공정이 구비된다.(예를들어, 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, 그 이후, 그래핀 성장, 금속층의 상부측에 성장된 그래핀을 선택적 식각, 그 이후 금속층을 에칭하는 공정이 구비된다), (3). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (4). 섬 전극의 상부에 PMMA층 구비, (5). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (6). PMMA층을 아세톤으로 용해, 로 구성되는 (1) 내지 (6)의 공정 순서를 구비한다.

본 발명의 한 실시예에서, 일면에서 제시하는 공정(<A>의 (1) 부터 (8) 공정, <C>의 (1) 부터 (5) 공정, <E>의 (1) 부터 (2) 공정, 중 선택되는 공정) 그 이후, 그래핀이 구비된 위치에 비교하여 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다.(또는, 일면에서 제시하는 <A>, <C>, <E>, 중 선택되는 공정에서, (1). 뒷면에 하나 이상의 정렬 구조가 구비된 절연층(초박막)구조 세정 이후에 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다. 절연층으로 비동일평면을 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다, (2). 금속층의 증착과 선택적 식각, (3). 그래핀 성장, 그 이후 그래핀을 선택적 식각, (4). 그 이후, 금속층을 에칭한다, 로 구성되는 상기 (1) 내지 (4)의 공정순서를 구비한다.)

그 이후로, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부)은, 메탈과 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성되며, 드레인전극은, (A). 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리(높이)-비동일평면을 의미한다)이 구비되는 전기전도성 물질-우측부)은 메탈과 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성된다(예를들어, CMOS 웨이퍼와 컨텍부분만 구리(Cu)로 구비한다), 또는 본 발명의 한 실시예에서, (B). 드레인전극은 전기전도성 물질(예를들어, 메탈)이 그래핀과 물리적 간격을 구비하며(여기서는 물리적 거리(높이)-비동일평면을 의미한다), 상기 전기전도성 물질(예를들어, 메탈)의 상부에 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)가 구비된다, 로 구성되는 상기 (A) 내지 (B) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 소오스전극 및 드레인전극은 구리(Cu)만으로도 구성될 수 있다. 그 다음 설명은 -<A>- 또는 -<B>- 로 기술되는 내용을 참고한다.

-<A>-

따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 전기화학적 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다,

-<B>-

(1). 그래핀(또는 선택적 식각된 그래핀)의 상부 및 드레인전극이 구비될 위치의 상부 및 트랜지스터의 구조를 형성할 위치에 절연물질을 증착한다(본 발명의 한 실시예에서, 절연물질의 증착 이후, CMP 를 수행하여 절연물질층(절연층)의 두께 및 평탄도를 바람직한 수준으로 조절할 수 있다). (2). 레지스트 마스크를 상기 절연물질층(절연층)위에 형성한다, 이는 그래핀 굽힘 회로 및 그래핀 굽힘 회로의 소스와 드레인 컨택들을 한정하는데 사용될 수 있다. 레지스트 마스크를 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다. (3). 그 다음, 식각이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출시키기 위해서 사용된다. 즉, 절연물질층(절연층)내로 식각된 트렌치들이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출한다. 본 발명의 한 실시예에서, 습식 식각(wet etching)이 트렌치들을 형성하기 위하여 사용될 수 있다. 마스크는, 식각 동안 마스크로서 사용되며, 그 후 제거된다. PMMA에 의하여 형성된 예시적인 마스크는, 아세톤과 같은 용매에서 제거된다. (4). 그 후에, 메탈이 트렌치를 채우는 증착공정이 수행된다. 상기 메탈은 제 1 메탈층과 제 2 메탈층의, 두 개의 층들로 만들어진다. 제 1 메탈층(하부)은, 예를 들어, 그래핀과 양호한 컨택이 가능한 메탈로 구성되며, 제 2 메탈층(상부)은 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성된다. 따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 전기화학적 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 로 구성되는 상기 -<A>- 또는 -<B>- 로 기술되는 내용을 구비한다.

상기 -<A>- 또는 -<B>- 로 기술되는 내용 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 추후 CMOS 웨이퍼와 결합될 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다. 그 이후의 단계는 다음과 같다. Ⅰ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (b). 레지스트 제거, (c). 섬 전극 상부에 절연층을 구비한다, (d). CMP 를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 또는 Ⅱ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (b). 레지스트 제거, (c). 섬 전극 상부에 PMMA층 구비, (d). 절연층 구비, (e). CMP 를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, (f). PMMA층을 용해하여 진공층, 에어층, 중 선택되는 층을 형성(방법은 일면에서 설명하였음), 로 구성되는 상기 Ⅰ 또는 Ⅱ 의 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제조할 수 있다. 이후, 그래핀 굽힘 회로 웨이퍼 하부에 장벽조정회로(하나 이상의 Piezo(피에조)물질을 구비한 장벽조정회로) 웨이퍼를 웨이퍼 결합 프로세스를 수행하여 통합한다. 상기 단계를 수행한 이후, 그래핀 굽힘 회로 웨이퍼와 장벽조정회로(하나 이상의 Piezo(피에조)물질을 구비한 장벽조정회로) 웨이퍼가 결합된 두 웨이퍼들의 상부측 웨이퍼(그래핀 굽힘 회로 웨이퍼)에 CMOS 웨이퍼를 웨이퍼 결합 프로세스를 수행하여 통합한다.

상기, 그래핀 굽힘 회로 웨이퍼 및 CMOS 웨이퍼의 대응하는 소스와 드레인 메탈 컨택들 사이에는 구리 대 구리 결합으로 결합되어 있다. 일반적인 결합 온도는 400°C 이하이다. 그러므로, 상기 디바이스들은 상기 프로세스 동안에 파괴되지 않는다. 본 발명의 한 실시예에서, 구리 대 구리 결합 대신에 400°C 이하로 결합되는 전기전도성 물질이 사용될 수 있다. 본 발명의 한 실시예에서, 구리 대 구리 결합 대신에 (1). 금 대 금 결합, (2). 알루미늄 대 알루미늄 결합, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 그래핀 굽힘 회로와 CMOS 회로를 분리하여 제조하는 단계와 그 다음 웨이퍼 결합 프로세스를 구비하여, 그래핀 굽힘 회로와 CMOS 회로를 통합하는 단계를 포함하는 3차원 통합방법을 사용한다. 그래핀 굽힘 회로와 CMOS 회로를 분리하여 제조한 이후에, 그 둘을 웨이퍼 결합 프로세스에서 통합함으로써, CMOS 회로의 프로세스 한계를 넘는 그래핀 형성 온도(graphene formation temperatures)와 관련된 문제들이 해결될 수 있다. 따라서, 본 발명의 한 실시예에서, 본 발명은 기술한 방법들을 포함하여, 광범위하게 다양한 방법들(예를들어, 종래에 수행되고 있는 구리촉매성장방법, 니켈촉매성장방법)에 의해서 그래핀이 구비될 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 아래와 같은 공정을 구비할 수 있다.

<A>

(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 본 발명의 한 실시예에서, 레지스트 제거 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (8). PMMA층 구비, (9). Ni 증착, (10). 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 니켈(Ni)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (11). PMMA층을 아세톤으로 용해, (12). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 Ni의 양쪽면에 그래핀 성장이 이루어진다. (13). 상부측 그래핀 제거, (14). Ni 에칭, (15). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (16). 섬 전극 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (17). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (17)의 공정 순서를 구비한다.

<B>

(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 본 발명의 한 실시예에서, 레지스트 제거 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (8). PMMA층 구비, (9). Ni 증착, (10). 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 니켈(Ni)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (11). PMMA층을 아세톤으로 용해, (12). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 Ni의 양쪽면에 그래핀 성장이 이루어진다. (13). 상부측 그래핀 제거, (14). Ni 에칭, (15). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (16). 섬 전극의 상부에 PMMA층 구비, (17). 교차되는 장벽조정회로 구비, (18). PMMA층을 아세톤으로 용해, (19). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (19)의 공정 순서를 구비한다.

<C>

(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 본 발명의 한 실시예에서, 레지스트 제거 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (8). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (9). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (10). 이후 성장된 그래핀을 선택적 식각한다. (11). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (12). 그래핀의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (13). 섬 전극 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (14). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (14)의 공정 순서를 구비한다.

<D>

(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 본 발명의 한 실시예에서, 레지스트 제거 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (8). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (9). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (10). 이후 성장된 그래핀을 선택적 식각한다. (11). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (12). 그래핀의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (13). 섬 전극의 상부에 PMMA층 구비, (14). 교차되는 장벽조정회로 구비, (15). PMMA층을 아세톤으로 용해, (16). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (16)의 공정 순서를 구비한다.

<E>

(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 본 발명의 한 실시예에서, 레지스트 제거 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (8). 종래에 사용되는 그래핀 성장공정이 구비된다.(예를들어, 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, 그 이후, 그래핀 성장, 금속층의 상부측에 성장된 그래핀을 선택적 식각, 그 이후 금속층을 에칭하는 공정이 구비된다), (9). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (10). 섬 전극 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (11). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (11)의 공정 순서를 구비한다.

<F>

(1). 기판 세정, (2). 절연물질 증착, 레지스트 도포, (3). 노광, (4). 현상, (5). 에칭, (6). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, (7). 레지스트 제거, 본 발명의 한 실시예에서, 레지스트 제거 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (8). 종래에 사용되는 그래핀 성장공정이 구비된다.(예를들어, 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, 그 이후, 그래핀 성장, 금속층의 상부측에 성장된 그래핀을 선택적 식각, 그 이후 금속층을 에칭하는 공정이 구비된다), (9). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (10). 섬 전극의 상부에 PMMA층 구비, (11). 교차되는 장벽조정회로 구비, (12). PMMA층을 아세톤으로 용해, (13). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (13)의 공정 순서를 구비한다.

<G>

(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (2). PMMA층 구비, (3). Ni 증착, (4). 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 니켈(Ni)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (5). PMMA층을 아세톤으로 용해, (6). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 Ni의 양쪽면에 그래핀 성장이 이루어진다. (7). 상부측 그래핀 제거, (8). Ni 에칭, (9). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (10). 섬 전극 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (11). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (11)의 공정 순서를 구비한다.

<H>

(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (2). PMMA층 구비, (3). Ni 증착, (4). 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 니켈(Ni)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (5). PMMA층을 아세톤으로 용해, (6). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 Ni의 양쪽면에 그래핀 성장이 이루어진다. (7). 상부측 그래핀 제거, (8). Ni 에칭, (9). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (10). 섬 전극의 상부에 PMMA층 구비, (11). 교차되는 장벽조정회로 구비, (12). PMMA층을 아세톤으로 용해, (13). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (13)의 공정 순서를 구비한다.

<I>

(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (2). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (3). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (4). 이후 성장된 그래핀을 선택적 식각한다. (5). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (6). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (7). 섬 전극 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (8). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (8)의 공정 순서를 구비한다.

<J>

(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (2). 구리, 니켈, 중 선택되는 것 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 화학적 기계적 연마(chemical mechanical polishing(CMP))를 수행하여 상기 구리, 니켈, 중 선택되는 것(층)의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, (3). 기상 탄소공급원을 도입하여 활성화 탄소를 형성시킨다. 상기 활성화 탄소로 인하여 구리, 니켈, 중 선택되는 것(층)에 그래핀 성장이 이루어진다. (4). 이후 성장된 그래핀을 선택적 식각한다. (5). 구리, 니켈, 중 선택되는 것(층)을 에칭한다, (6). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (7). 섬 전극의 상부에 PMMA층 구비, (8). 교차되는 장벽조정회로 구비, (9). PMMA층을 아세톤으로 용해, (10). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (10)의 공정 순서를 구비한다.

<K>

(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (2). 종래에 사용되는 그래핀 성장공정이 구비된다.(예를들어, 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, 그 이후, 그래핀 성장, 금속층의 상부측에 성장된 그래핀을 선택적 식각, 그 이후 금속층을 에칭하는 공정이 구비된다), (3). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (4). 섬 전극 상부에 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (5). 교차되는 장벽조정회로 구비, 로 구성되는 (1) 내지 (5)의 공정 순서를 구비한다.

<L>

(1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (2). 종래에 사용되는 그래핀 성장공정이 구비된다.(예를들어, 금속층 증착, 본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 금속층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다, 그 이후, 그래핀 성장, 금속층의 상부측에 성장된 그래핀을 선택적 식각, 그 이후 금속층을 에칭하는 공정이 구비된다), (3). 그래핀 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (4). 섬 전극의 상부에 PMMA층 구비, (5). 교차되는 장벽조정회로 구비, (6). PMMA층을 아세톤으로 용해, (7). 절연층 구비(본 발명의 한 실시예에서, 추가적인 선택으로 CMP 를 수행하여 상기 최상층에 구비된 절연층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), 로 구성되는 (1) 내지 (7)의 공정 순서를 구비한다.

본 발명의 한 실시예에서, 일면에서 제시하는 공정(<A>의 (1) 부터 (14) 공정, <C>의 (1) 부터 (11) 공정, <E>의 (1) 부터 (8) 공정, <G>의 (1) 부터 (8) 공정, <I>의 (1) 부터 (5) 공정, <K>의 (1) 부터 (2) 공정, 중 선택되는 공정) 그 이후, 그래핀이 구비된 위치에 비교하여 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다.(또는, 일면에서 제시하는 <A>, <C>, <E>, <G>, <I>, <K>, 중 선택되는 공정에서, (1). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비하기 이전에 드레인전극이 구비될 위치에 절연층으로 비동일평면을 구비한다. 절연층으로 비동일평면을 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다, (2). 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비, 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 구비한 이후 선택적으로 절연층(초박막)을 구비할 수 있다, (3). 금속층의 증착과 선택적 식각, (4). 그래핀 성장, 그 이후 그래핀을 선택적 식각 (5). 그 이후, 금속층을 에칭한다, 로 구성되는 상기 (1) 내지 (5)의 공정순서를 구비한다.)

그 이후로, 소오스전극(그래핀과 연결되는 전기전도성 물질-좌측부)은, 메탈과 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성되며, 드레인전극은, (A). 드레인전극(그래핀과 물리적 간격(여기서는 물리적 거리(높이)-비동일평면을 의미한다)이 구비되는 전기전도성 물질-우측부)은 메탈과 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성된다(웨이퍼의 컨텍부분은 접착(adhesion)이 가능한 구리(Cu)로 구성한다), 또는 본 발명의 한 실시예에서, (B). 드레인전극은 전기전도성 물질(예를들어, 메탈)이 그래핀과 물리적 간격을 구비하며(여기서는 물리적 거리(높이)-비동일평면을 의미한다), 상기 전기전도성 물질(예를들어, 메탈)의 상부에 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)가 구비된다, 로 구성되는 상기 (A) 내지 (B) 중 선택되는 것을 구비한다. 본 발명의 한 실시예에서, 소오스전극 및 드레인전극은 구리(Cu)만으로도 구성될 수 있다. 그 다음 설명은 -<A>- 또는 -<B>- 로 기술되는 내용을 참고한다.

-<A>-

따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 전기화학적 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다,

-<B>-

(1). 그래핀(또는 선택적 식각된 그래핀)의 상부 및 드레인전극이 구비될 위치의 상부 및 트랜지스터의 구조를 형성할 위치에 절연물질을 증착한다(본 발명의 한 실시예에서, 절연물질의 증착 이후, CMP 를 수행하여 절연물질층(절연층)의 두께 및 평탄도를 바람직한 수준으로 조절할 수 있다). (2). 레지스트 마스크를 상기 절연물질층(절연층)위에 형성한다, 이는 그래핀 굽힘 회로 및 그래핀 굽힘 회로의 소스와 드레인 컨택들을 한정하는데 사용될 수 있다. 레지스트 마스크를 형성하는 기술들은 당업자에게는 알려져 있고 따라서 여기서는 더 이상 설명하지 않는다. (3). 그 다음, 식각이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출시키기 위해서 사용된다. 즉, 절연물질층(절연층)내로 식각된 트렌치들이 그래핀 굽힘 회로와 소오스전극의 형성을 위한 그래핀층(들) 및 드레인전극이 구비될 위치의 영역들을 노출한다. 본 발명의 한 실시예에서, 습식 식각(wet etching)이 트렌치들을 형성하기 위하여 사용될 수 있다. 마스크는, 식각 동안 마스크로서 사용되며, 그 후 제거된다. PMMA에 의하여 형성된 예시적인 마스크는, 아세톤과 같은 용매에서 제거된다. (4). 그 후에, 메탈이 트렌치를 채우는 증착공정이 수행된다. 상기 메탈은 제 1 메탈층과 제 2 메탈층의, 두 개의 층들로 만들어진다. 제 1 메탈층(하부)은, 예를 들어, 그래핀과 양호한 컨택이 가능한 메탈로 구성되며, 제 2 메탈층(상부)은 추후 웨이퍼 결합 단계에서 접착(adhesion)이 가능한 구리(Cu)로 구성된다. 따라서, 상기 메탈은 소오스전극(그래핀층(들)의 노출된 부분들과 연결되는 전기전도성 물질-좌측부)과 드레인전극(전기전도성 물질-우측부)에 구비된다. 본 발명의 한 실시예에서, 상기 소오스전극 및 드레인전극은, 같은 메탈로 구성되거나, 2회 이상의 증착과 선택적 식각을 이용하여 서로 다른 메탈로 구성될 수 있다. 따라서, 소오스전극 및 드레인전극은 전자빔 증착(e-beam evaporation), 또는 전자빔 증착(e-beam evaporation)과 스퍼터링(sputtering)을 이용하여 두께가 약 5 나노미터에서 100 나노미터정도가 되도록 메탈이 증착되고, 소오스전극 및 드레인전극의 상부에 구비되는 구리(Cu)는 전기화학적 증착을 이용하여 두께가 약 30 나노미터에서 100 마이크로미터 정도가 되도록 증착된다, 로 구성되는 상기 -<A>- 또는 -<B>- 로 기술되는 내용을 구비한다.

상기 -<A>- 또는 -<B>- 로 기술되는 내용 이후, (a). 레지스트 도포(본 발명의 한 실시예에서, 레지스트 도포를 수행하기 이전에 CMP 를 수행하여 구리(Cu)층의 두께 및 평탄도를 바람직한 수준으로 조절 할 수 있다), (b). 노광, (c). 현상, (d). 추후 CMOS 웨이퍼와 결합될 소스와 드레인 메탈 컨택들을 제외한 나머지 부분을 넓게 에칭한다. (e). 레지스트 제거, (f). 레지스트 도포, (g). 노광, (h). 현상, (i). 그래핀 굽힘 회로의 상부층만 1회 이상 에칭한다(정확히는 그래핀 굽힘 회로의 상부에 구비된 메탈층 또는 구리(Cu)층과 메탈층만을 1회 이상 에칭한다), 로의 순서로 수행한다. 따라서, 상기 에칭부는 계단형태의 형상을 구비하게 된다. (j). 이후, 본 발명의 한 실시예에서, 추가적인 선택으로 레지스트가 도포되어 있는 소오스전극 및 드레인전극의 레지스트 상부에 추후 공정에서 필요외의 부분의 제거를 용이하게 하기 위한 PMMA를 구비한다. 그 이후의 단계는 다음과 같다. Ⅰ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (b). 섬 전극 상부에 절연층을 구비한다, (c). 교차되는 장벽조정회로를 구비, (d). 레지스트 제거, (e). 절연층 구비, (f). 화학적 기계적 연마(chemical mechanical polishing(CMP))를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 또는 Ⅱ. (a). 그래핀(또는 선택적 식각된 그래핀)의 상부에 섬 전극(절연층/섬 전극 및 섬 전극 측면(드레인쪽)에 터널접합)을 구비한다, (a). 섬 전극 상부에 PMMA층 구비, (c). 교차되는 장벽조정회로를 구비, (c). PMMA층을 용해하여 진공층, 에어층, 중 선택되는 층을 형성(방법은 일면에서 설명하였음), (e). 레지스트 제거, (f). 절연층 구비, (g). 화학적 기계적 연마(chemical mechanical polishing(CMP))를 1회 이상 수행하여 여분의 메탈을 제거하고 상기 가장 최상층의 절연층의 두께를 바람직한 수준인 예를 들어, 약 10 나노미터에서 1 마이크로미터 정도가 되도록 줄이기 위하여 연마한다. 본 발명의 한 실시예에서, 추가적인 선택으로 (1). 가장 최상층의 절연층을 일정 두께로 에칭함으로써 구리를 돌출시키거나, (2). 구리를 일정 두께로 에칭함으로써 구리에 상대물이 끼워 맞춰지게끔 하는, 하나 이상의 정렬 구조를 형성할 수 있다, 로 구성되는 상기 Ⅰ 또는 Ⅱ 의 공정순서를 구비할 수 있다. 상기 일면에서 제시하는 방법을 '그래핀 회로 웨이퍼' 또는 '그래핀 굽힘 회로 웨이퍼'라 명한다. 상기 일면에서 제시하는 방법을 사용하면 전사공정 없이 그래핀을 성장시켜, 그래핀의 품질에 문제가 없는 형태로 트랜지스터를 제조할 수 있다. 이후, 그래핀 굽힘 회로 웨이퍼와 CMOS 웨이퍼를 웨이퍼 결합 프로세스를 수행하여 통합한다. CMOS 웨이퍼는 그래핀 굽힘 회로 웨이퍼와 웨이퍼 결합 프로세스를 수행하기 위하여 뒤집어진다. 이와 달리 그래핀 굽힘 회로 웨이퍼가 CMOS 웨이퍼와 웨이퍼 결합 프로세스를 수행하기 위하여 뒤집어질 수도 있다. 본 발명의 한 실시예에서, 일면에서 제시되는, 교차되는 장벽조정회로는 복수의 메탈 컨택이 구비되는 것을 의미한다.

상기, 두 웨이퍼들의 대응하는 소스와 드레인 메탈 컨택들 사이에는 구리 대 구리 결합으로 결합되어 있다. 일반적인 결합 온도는 400°C 이하이다. 그러므로, 상기 디바이스들은 상기 프로세스 동안에 파괴되지 않는다. 본 발명의 한 실시예에서, 구리 대 구리 결합 대신에 400°C 이하로 결합되는 전기전도성 물질이 사용될 수 있다. 본 발명의 한 실시예에서, 구리 대 구리 결합 대신에 (1). 금 대 금 결합, (2). 알루미늄 대 알루미늄 결합, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 것이 사용될 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는

a. 장벽조정회로/절연층/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/자성입자/기판층,

b. 장벽조정회로/절연층/진공층(또는 에어층)/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/자성입자/기판층,

c. 장벽조정회로/절연층/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/전하를갖는입자/기판층,

d. 장벽조정회로/절연층/진공층(또는 에어층)/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/전하를갖는입자/기판층,

e. 장벽조정회로/절연층/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/PDMS층(또는 절연층)/자성입자/기판층,

f. 장벽조정회로/절연층/진공층(또는 에어층)/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/PDMS층(또는 절연층)/자성입자/기판층,

g. 장벽조정회로/절연층/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/PDMS층(또는 절연층)/전하를갖는입자/기판층,

h. 장벽조정회로/절연층/진공층(또는 에어층)/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/PDMS층(또는 절연층)/전하를갖는입자/기판층,

i. 장벽조정회로/진공층(또는 에어층)/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/PDMS층(또는 절연층)/자성입자/기판층,

j. 장벽조정회로/진공층(또는 에어층)/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/PDMS층(또는 절연층)/전하를갖는입자/기판층,

, 로 구성되는 상기 a 내지 j 중 선택되는 것의 다층구조를 구비할 수 있다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는

a. 절연층/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/Piezo(피에조)물질/장벽조정회로,

b. 절연층/진공층(또는 에어층)/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/낮은 영률(Young's modulus)을 구비하는 절연층/Piezo(피에조)물질/장벽조정회로,

c. 절연층/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질/장벽조정회로,

d. 절연층/진공층(또는 에어층)/섬 전극/절연층(또는 에어층이 포함구비되는 절연층)/그래핀/PDMS층(또는 절연층)/Piezo(피에조)물질/장벽조정회로,

, 로 구성되는 상기 a 내지 d 중 선택되는 것의 다층구조를 구비할 수 있다.

본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는 소비전력을 매우 낮출 수 있으므로 베터리의 사용시간을 현저히 늘릴 수 있으며, 따라서 베터리의 크기도 현저히 줄일 수 있다.

본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및

b. 드레인 전극에 도달하는 단계; 를

구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되, 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 상부에 하나 이상의 PDMS층, 엘라스토머층, 절연층, 중 선택되는 층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 상부에 PDMS층, 액체고분자층, 엘라스토머층, 절연층, 진공층, Air층(에어층), 중 선택되는 층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 상부에 Air층(에어층); 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 상부에 진공층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 상부에 하나 이상의 절연층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 드레인전극은 반도체; 를 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 드레인전극은 전기전도성 물질; 을 구비하는 것을 특징으로 하지만, 전기전도가 될 수 있는 물질이라면 드레인전극을 구성할 수 있다는 측면에서 이에 한정되지는 않는다. 본 발명의 한 실시예에서, 전기전도성 물질은 도체를 의미할 수 있다.

본 발명의 한 실시예에서, 소오스전극은 팔라듐(Pd), 금(Au), 구리(Cu), 알루미늄(Al), 텅스텐(W), 중 선택되는 것; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 드레인전극은 팔라듐(Pd), 금(Au), 구리(Cu), 알루미늄(Al), 텅스텐(W), 중 선택되는 것; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나의 층, 다층상태, 중 선택되는 층의 상태로 하나 이상의 영률(Young's modulus)로 구비되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 상부에 PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 PDMS층, 엘라스토머층, 액체고분자층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 것을 구비하는 것은 상기 PDMS층, 엘라스토머층, 액체고분자층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 것이 충분히 변형할 수 있도록 변형으로부터 자유로운 변형 자유층(예를들어, 에어층)을 포함 구비한 것을 의미한다. 본 발명의 한 실시예에서, 변형 자유층은 변형 자유 공간(예를들어, 에어공간)을 의미할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 하부에 PDMS층, 엘라스토머층, 낮은 영률(Young's modulus)을 구비하는 층, 절연층, 중 선택되는 층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 상부에 엘라스토머층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 상부에 액체고분자층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 상부에 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 하부에 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 상부에 낮은 영률(Young's modulus)을 구비하는 층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 하부에 낮은 영률(Young's modulus)을 구비하는 층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 상부에 절연층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀은 상기 하나 이상의 그래핀의 하부에 절연층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 접촉면적(Contact area)을 하나 이상 구비하면서, 전기의 On/Off를 조절하는 것; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은,

a. 접촉면적(Contact area)을 하나 이상 구비하면서, 전기의 On/Off를 조절하되,

b. 상기 하나 이상의 접촉면적(Contact area)은 하나 이상의 자성입자가 하나 이상의 그래핀을 하나 이상의 굽힘변형하여 구비하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나 이상의 굽힘변형으로 그래핀의 대기 전력 문제를 해결하는 것; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 조절하는 것은

a. 페르미 레벨보다 높은 곳에 그래핀을 굽힘변형시키되 전자를 동시에 제공해주면 페르미 레벨은 올라간다,

b. 페르미 레벨보다 높은 곳에 그래핀을 굽힘변형시키되 전자를 동시에 제공한다,

, 로 구성되는 상기 a 내지 b 중 하나 이상 선택되는 것을 구비하는 것; 을특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀의 하나 이상의 굽힘변형이, 드레인전극과 하나 이상 물리적으로 접촉하지 않는것은, 10 ㎚, 0.1 ㎚ 중 선택되는 치수보다 큰 물리적 치수로 정의된다. 본 발명의 한 실시예에서, 하나 이상의 그래핀의 하나 이상의 굽힘변형에서, 전자는 하나 이상의 그래핀의 하나 이상의 굽힘변형이 드레인전극과 진공층 상태에서 60nm 이하의 물리적 간격을 구비하는 범위에서, 매우빠르게 드레인전극으로 이동할 수 있다.

본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 조절하는 것은, 하나 이상의 그래핀의 하나 이상의 평면밖 변위<u>로서 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 굽힘변형은 파 형태를 구비하는 것; 을 특징으로 한다. 상기 파 형태는 파형, 사인파, 가우시안(Gaussian)파, 로렌츠형(Lorentzian)파, 주기적인파, 비주기적인파, 중 선택되는 파 형태를 의미한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은 하나 이상의 멤브레인(membranes)형태를 구비하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은 하나 이상의 버클링형태를 구비하는 것; 을 특징으로 한다.

''--

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 선택적 식각된 절연물질층을 포함하고,

상기 하나 이상의 그래핀의 하부 및 절연물질층의 식각된 위치에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,

상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,

b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을

구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,

a. 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,

b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을

구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,

b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을

구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,

a. 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,

b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을

구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,

b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을

구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,

a. 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,

b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을

구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 물리적 간격은 절연층을 포함하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나 이상의 영률(Young's modulus)로 구비되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 상부에 엘라스토머층이 구비되어, 상기 하나 이상의 그래핀과 엘라스토머층이 함께 하나 이상의 굽힘변형되는것; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 상부에 액체고분자층; 이 구비되는 것을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 상부에 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층이 구비되어, 상기 하나 이상의 그래핀과 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층이 함께 하나 이상의 굽힘변형되는것; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 하부에 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층이 구비되어, 상기 하나 이상의 그래핀과 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층이 함께 하나 이상의 굽힘변형되는것; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 상부에 낮은 영률(Young's modulus)을 구비하는 층이 구비되어, 상기 하나 이상의 그래핀과 낮은 영률(Young's modulus)을 구비하는 층이 함께 하나 이상의 굽힘변형되는것; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 하부에 낮은 영률(Young's modulus)을 구비하는 층이 구비되어, 상기 하나 이상의 그래핀과 낮은 영률(Young's modulus)을 구비하는 층이 함께 하나 이상의 굽힘변형되는것; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 상부에 Air층(에어층); 이 구비되는 것을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 상부에 진공층; 이 구비되는 것을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 상부에 절연층이 구비되어, 상기 하나 이상의 그래핀과 절연층이 함께 하나 이상의 굽힘변형되는것; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 하부에 절연층이 구비되어, 상기 하나 이상의 그래핀과 절연층이 함께 하나 이상의 굽힘변형되는것; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명에서 제시되는 하나 이상의 Piezo(피에조)물질은 절연물질층의 식각된 위치에 구비되어 있는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명에서 제시되는 하나 이상의 전하를갖는입자는 절연물질층의 식각된 위치에 구비되어 있는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명에서 제시되는 하나 이상의 자성입자는 절연물질층의 식각된 위치에 구비되어 있는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,

b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을

구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,

하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비한 형태에서, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,

하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을

구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 굽힘변형은 Plate(플레이트)의 굽힘변형을 구비하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 굽힘변형은 동적 Plate(플레이트)의 굽힘변형을 구비하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나 이상의 그래핀과 드레인전극이 물리적 간격을 구비하는 비동일평면을 구비한 형태에서, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 하나 이상의 그래핀과 드레인전극 사이의 물리적 간격을 좁혀서 전자의 이동으로 그래핀의 대기 전력 문제를 해결하는 것; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 조절하는 것은

a. 페르미 레벨보다 높은 곳에 그래핀을 굽힘변형시키되 전자를 동시에 제공해주면 페르미 레벨은 올라간다,

b. 페르미 레벨보다 높은 곳에 그래핀을 굽힘변형시키되 전자를 동시에 제공한다,

c. 페르미 레벨보다 높은 곳에 그래핀을 공간적으로 굽힘변형시키되 전자를 동시에 제공한다,

, 로 구성되는 상기 a 내지 c 중 하나 이상 선택되는 것을 구비하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나 이상의 영률(Young's modulus)로 구비되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하지 않되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태; 를 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하되, 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것으로 구비되는 형태; 를 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나 이상의 그래핀의 하나 이상의 평면밖 변위<u>를 구비하는 형태; 를 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 조절하는 것은, 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및

하나 이상의 그래핀이 드레인전극과 절연층에서 전자 터널링으로 연결되는 단계; 를 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, Fermi level(페르미레벨)의 높이를 조절하는 것은, 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및

하나 이상의 그래핀이 드레인전극과 하나의 공통 섬 전극에서 전자 터널링으로 연결되는 단계; 를 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 굽힘변형은 곡률을 구비하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 굽힘변형은 파 형태를 구비하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은 하나 이상의 공간적인 변형을 구비하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 굽힘변형은 상기 굽힘변형의 변형의 가장 상위부분의 나노형태가 양자점(Quantum dot)인 단계; 를 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 굽힘변형은 그래핀이 그래핀 상부에 초박막, 선택적 식각된 초박막의 양자점, 선택적 식각된 그래핀, 선택적 식각된 그래핀의 양자점, 중 선택되는 것을 구비한 그래핀인 것이며, 상기 굽힘변형의 변형의 가장 상위부분의 나노형태가 양자점(Quantum dot)인 단계; 를 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는 중앙처리장치(CPU), 메모리, 베터리가 구비되는 전자장치, 전자부품, 전자장치, 로 구성되는 것 중 선택되는 것에 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명은 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비하는 것을 특징으로 하는 전자장치를 구비한다.

본 발명의 한 실시예에서, 본 발명은 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비하는 것을 특징으로 하는 전자부품을 구비한다.

본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,

상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층 및 변형 자유 층으로 연결되는 하나의 공통 섬 전극을 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 선택적 식각된 절연물질층을 포함하고,

상기 하나 이상의 그래핀의 하부 및 절연물질층의 식각된 위치에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,

상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 전자가 섬 전극에 터널하는 단계, 및

c. 터널이 드레인 전극에 위치하는 단계, 및

d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를

구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,

상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층 및 변형 자유 층으로 연결되는 하나의 공통 섬 전극을 포함하고,

상기 하나의 공통 섬 전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,

a, 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 전자가 섬 전극에 터널하는 단계, 및

c. 터널이 드레인 전극에 위치하는 단계, 및

d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를

구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,

상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층 및 변형 자유 층으로 연결되는 하나의 공통 섬 전극을 포함하고,

상기 하나의 공통 섬 전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 전자가 섬 전극에 터널하는 단계, 및

c. 터널이 드레인 전극에 위치하는 단계, 및

d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를

구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,

상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층으로 연결되는 하나의 공통 섬 전극을 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 선택적 식각된 절연물질층을 포함하고,

상기 하나 이상의 그래핀의 하부 및 절연물질층의 식각된 위치에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,

상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및

c. 전자가 섬 전극에 터널하는 단계, 및

d. 터널이 드레인 전극에 위치하는 단계, 및

e. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를

구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,

상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층으로 연결되는 하나의 공통 섬 전극을 포함하고,

상기 하나의 공통 섬 전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및

c. 전자가 섬 전극에 터널하는 단계, 및

d. 터널이 드레인 전극에 위치하는 단계, 및

e. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를

구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,

상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층으로 연결되는 하나의 공통 섬 전극을 포함하고,

상기 하나의 공통 섬 전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및

c. 전자가 섬 전극에 터널하는 단계, 및

d. 터널이 드레인 전극에 위치하는 단계, 및

e. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를

구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,

상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층 및 변형 자유 층으로 연결되는 하나의 공통 섬 전극을 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,

상기 절연층의 하부에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,

상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 전자가 섬 전극에 터널하는 단계, 및

c. 터널이 드레인 전극에 위치하는 단계, 및

d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를

구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,

상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층 및 변형 자유 층으로 연결되는 하나의 공통 섬 전극을 포함하고,

상기 하나의 공통 섬 전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,

상기 절연층의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,

a, 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 전자가 섬 전극에 터널하는 단계, 및

c. 터널이 드레인 전극에 위치하는 단계, 및

d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를

구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,

상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층 및 변형 자유 층으로 연결되는 하나의 공통 섬 전극을 포함하고,

상기 하나의 공통 섬 전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,

상기 절연층의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 전자가 섬 전극에 터널하는 단계, 및

c. 터널이 드레인 전극에 위치하는 단계, 및

d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를

구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,

상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층으로 연결되는 하나의 공통 섬 전극을 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,

상기 절연층의 하부에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,

상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및

c. 전자가 섬 전극에 터널하는 단계, 및

d. 터널이 드레인 전극에 위치하는 단계, 및

e. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를

구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,

상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층으로 연결되는 하나의 공통 섬 전극을 포함하고,

상기 하나의 공통 섬 전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,

상기 절연층의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및

c. 전자가 섬 전극에 터널하는 단계, 및

d. 터널이 드레인 전극에 위치하는 단계, 및

e. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를

구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 상부에 구비되는 절연층을 포함하고,

상기 드레인전극과 터널 접합을 통해 연결되고 상기 하나 이상의 그래핀과 절연층으로 연결되는 하나의 공통 섬 전극을 포함하고,

상기 하나의 공통 섬 전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,

상기 절연층의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및

c. 전자가 섬 전극에 터널하는 단계, 및

d. 터널이 드레인 전극에 위치하는 단계, 및

e. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를

구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,

하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 변형 자유 층과 절연층의 순서로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서,

하나 이상의 그래핀의 하단부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

a. 전자가 섬 전극에 터널하는 단계, 및

b. 터널이 드레인 전극에 위치하는 단계, 및

c. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를

구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,

하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 변형 자유 층과 절연층의 순서로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서,

하나 이상의 그래핀의 하단부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

a. 전자가 섬 전극에 터널하는 단계, 및

b. 터널이 드레인 전극에 위치하는 단계, 및

c. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를

구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,

하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 변형 자유 층과 절연층의 순서로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서,

하나 이상의 그래핀의 하단부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

a. 전자가 섬 전극에 터널하는 단계, 및

b. 터널이 드레인 전극에 위치하는 단계, 및

c. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를

구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,

하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서,

하나 이상의 그래핀의 하단부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

a. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및

b. 전자가 섬 전극에 터널하는 단계, 및

c. 터널이 드레인 전극에 위치하는 단계, 및

d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를

구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,

하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서,

하나 이상의 그래핀의 하단부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

a. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및

b. 전자가 섬 전극에 터널하는 단계, 및

c. 터널이 드레인 전극에 위치하는 단계, 및

d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를

구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는,

하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서,

하나 이상의 그래핀의 하단부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

a. 하나 이상의 그래핀과 하나의 공통 섬 전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및

b. 전자가 섬 전극에 터널하는 단계, 및

c. 터널이 드레인 전극에 위치하는 단계, 및

d. 전자가 드레인 전극의 페르미 레벨에 도달하는 단계; 를

구비하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 물리적 간격은 절연층을 포함하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 물리적 간격은 에어층을 포함하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 물리적 간격은 진공층을 포함하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 섬 전극은 (low self-capacitance)낮은 자체 커패시턴스; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나 이상의 영률(Young's modulus)로 구비되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 변형 자유 층은 에어층을 포함하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 변형 자유 층은 진공층을 포함하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 구비되는 절연층은 낮은 영률(Young's modulus)을 구비하는 절연층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀의 상부에 구비되는 절연층은 얇은 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 절연층은 낮은 영률(Young's modulus)을 구비하는 절연층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 절연층은 얇은 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는 전자가 섬 전극에 터널하는 단계 이전에

하나 이상의 그래핀과 섬 전극과의 사이에 구비되는 절연층이 섬 전극과 접하고, 하나 이상의 그래핀과 섬 전극과의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계; 를 더 포함하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는 전자가 섬 전극에 터널하는 단계 이전에

하나 이상의 그래핀과 섬 전극과의 사이에 구비되는 수(several) 나노 미터 수준의 절연층이 섬 전극과 접하게 되는 단계; 를 더 포함하는 것을 특징으로 하는 그래핀 단일 전자 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 본 발명에서 제시되는 하나 이상의 Piezo(피에조)물질은 절연물질층의 식각된 위치에 구비되어 있는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명에서 제시되는 하나 이상의 전하를갖는입자는 절연물질층의 식각된 위치에 구비되어 있는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명에서 제시되는 하나 이상의 자성입자는 절연물질층의 식각된 위치에 구비되어 있는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 그래핀 단일 전자 트랜지스터는 중앙처리장치(CPU), 메모리, 베터리가 구비되는 전자장치, 전자부품, 전자장치, 로 구성되는 것 중 선택되는 것에 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명은 그래핀 단일 전자 트랜지스터를 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비하는 것을 특징으로 하는 전자장치를 구비한다.

본 발명의 한 실시예에서, 본 발명은 그래핀 단일 전자 트랜지스터를 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비하는 것을 특징으로 하는 전자부품을 구비한다.

본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 변형 자유 층과 절연층을 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 선택적 식각된 절연물질층을 포함하고,

상기 하나 이상의 그래핀의 하부 및 절연물질층의 식각된 위치에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,

상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및

c. 드레인 전극에 도달하는 단계; 를

구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 변형 자유 층과 절연층을 포함하고,

상기 드레인전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및

c. 드레인 전극에 도달하는 단계; 를

구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 변형 자유 층과 절연층을 포함하고,

상기 드레인전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및

c. 드레인 전극에 도달하는 단계; 를

구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 선택적 식각된 절연물질층을 포함하고,

상기 하나 이상의 그래핀의 하부 및 절연물질층의 식각된 위치에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,

상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및

c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및

d. 드레인 전극에 도달하는 단계; 를

구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고,

상기 절연층의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및

c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및

d. 드레인 전극에 도달하는 단계; 를

구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고,

상기 드레인전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및

c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및

d. 드레인 전극에 도달하는 단계; 를

구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고,

상기 절연층의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및

c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및

d. 드레인 전극에 도달하는 단계; 를

구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고,

상기 드레인전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및

c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및

d. 드레인 전극에 도달하는 단계; 를

구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 변형 자유 층과 절연층을 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,

상기 절연층의 하부에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,

상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및

c. 드레인 전극에 도달하는 단계; 를

구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 변형 자유 층과 절연층을 포함하고,

상기 드레인전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,

상기 절연층의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및

c. 드레인 전극에 도달하는 단계; 를

구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 변형 자유 층과 절연층을 포함하고,

상기 드레인전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,

상기 절연층의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및

c. 드레인 전극에 도달하는 단계; 를

구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,

상기 절연층의 하부에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,

상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및

c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및

d. 드레인 전극에 도달하는 단계; 를

구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고,

상기 절연층의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,

상기 절연층의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및

c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및

d. 드레인 전극에 도달하는 단계; 를

구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고,

상기 드레인전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,

상기 절연층의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및

c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및

d. 드레인 전극에 도달하는 단계; 를

구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고,

상기 절연층의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,

상기 절연층의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및

c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및

d. 드레인 전극에 도달하는 단계; 를

구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층을 포함하고,

상기 드레인전극의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,

상기 절연층의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀 및 절연층을 하나 이상의 굽힘변형으로 구비하되,

b. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및

c. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및

d. 드레인 전극에 도달하는 단계; 를

구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,

하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 변형 자유 층과 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하단부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및

b. 드레인 전극에 도달하는 단계; 를

구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,

하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 변형 자유 층과 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하단부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및

b. 드레인 전극에 도달하는 단계; 를

구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,

하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 변형 자유 층과 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하단부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

a. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및

b. 드레인 전극에 도달하는 단계; 를

구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,

하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하단부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

a. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및

b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및

c. 드레인 전극에 도달하는 단계; 를

구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,

하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하단부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

a. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및

b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및

c. 드레인 전극에 도달하는 단계; 를

구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는,

하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 그래핀의 하단부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되,

a. 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계, 및

b. 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계, 및

c. 드레인 전극에 도달하는 단계; 를

구비하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 물리적 간격은 절연층을 포함하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 물리적 간격은 에어층을 포함하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 물리적 간격은 진공층을 포함하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층은 낮은 영률(Young's modulus)을 구비하는 얇은 절연층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층은 얇은 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 절연층은 낮은 영률(Young's modulus)을 구비하는 얇은 절연층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 절연층은 얇은 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나 이상의 영률(Young's modulus)로 구비되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 변형 자유 층은 에어층을 포함하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 변형 자유 층은 진공층을 포함하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계 이전에

하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층이 드레인전극과 접하고, 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 두께가 수(several) 나노 미터 수준으로 조절되는 단계; 를 더 포함하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는 하나의 전자가 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 터널을 통과하는 단계 이전에

하나 이상의 그래핀과 드레인전극의 사이에 구비되는 수(several) 나노 미터 수준의 절연층이 드레인전극과 접하게 되는 단계; 를 더 포함하는 것을 특징으로 하는 전자 터널링 그래핀 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 본 발명에서 제시되는 하나 이상의 Piezo(피에조)물질은 절연물질층의 식각된 위치에 구비되어 있는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명에서 제시되는 하나 이상의 전하를갖는입자는 절연물질층의 식각된 위치에 구비되어 있는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명에서 제시되는 하나 이상의 자성입자는 절연물질층의 식각된 위치에 구비되어 있는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 전자 터널링 그래핀 트랜지스터는 중앙처리장치(CPU), 메모리, 베터리가 구비되는 전자장치, 전자부품, 전자장치, 로 구성되는 것 중 선택되는 것에 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명은 전자 터널링 그래핀 트랜지스터를 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비하는 것을 특징으로 하는 전자장치를 구비한다.

본 발명의 한 실시예에서, 본 발명은 전자 터널링 그래핀 트랜지스터를 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비하는 것을 특징으로 하는 전자부품을 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 선택적 식각된 절연물질층을 포함하고,

상기 하나 이상의 그래핀의 하부 및 절연물질층의 식각된 위치에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,

상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,

b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을

구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,

b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을

구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,

b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을

구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여, 상기 장벽조정회로의 하부에 구비되는 하나 이상의 그래핀에 정전기적인 인력을 유발하여, 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,

b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을

구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,

상기 절연층의 하부에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,

상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,

b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을

구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,

상기 절연층의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,

b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을

구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,

상기 절연층의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,

b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을

구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,

상기 절연층의 하부에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,

상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,

b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을

구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,

상기 절연층의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,

b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을

구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 절연층을 포함하고,

상기 절연층의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 절연층과 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,

b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 하나 이상의 굽힘변형을 구비하여, 전기의 On/Off를 조절하는 것; 을

구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 상부에 구비되는 낮은 영률(Young's modulus)을 구비하는 층을 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 선택적 식각된 절연물질층을 포함하고,

상기 하나 이상의 그래핀의 하부 및 절연물질층의 식각된 위치에 구비되는 하나 이상의 Piezo(피에조)물질을 포함하고,

상기 하나 이상의 Piezo(피에조)물질의 하부에 구비되며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 Piezo(피에조)물질이, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 낮은 영률(Young's modulus)을 구비하는 층을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,

b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을

구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 상부에 구비되는 낮은 영률(Young's modulus)을 구비하는 층을 포함하고,

상기 낮은 영률(Young's modulus)을 구비하는 층의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 전하를갖는입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 전하를갖는입자가, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 낮은 영률(Young's modulus)을 구비하는 층을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,

b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을

구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는,

소오스전극:

드레인전극: 및

상기 소오스전극과 연결되고 상기 드레인전극과 비동일 평면을 구비하는 하나 이상의 그래핀을 포함하고,

상기 하나 이상의 그래핀의 상부에 구비되는 낮은 영률(Young's modulus)을 구비하는 층을 포함하고,

상기 낮은 영률(Young's modulus)을 구비하는 층의 상부와 물리적 간격을 구비하며 상기 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로를 포함하고,

상기 하나 이상의 그래핀의 하부에 구비되는 하나 이상의 자성입자를 포함한 형태에서,

a. 상기 하나 이상의 그래핀의 하부에 구비된 하나 이상의 자성입자가, 하나 이상의 그래핀의 회로와 교차되는 장벽조정회로의 전압으로 인하여 하나 이상의 그래핀과 낮은 영률(Young's modulus)을 구비하는 층을 하나 이상의 굽힘변형으로 구비하여, 전기의 On/Off를 조절하되,

b. 상기 하나 이상의 그래핀과 드레인전극 사이에 하나 이상의 그래핀의 Fermi level(페르미레벨)의 높이를 조절하는 것을 구비하여 전기의 On/Off를 조절하는 것; 을

구비하는 것을 특징으로 하는 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 물리적 간격은 절연층을 포함하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 상부에 Air층(에어층); 이 구비되는 것을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명은 하나 이상의 그래핀의 상부에 진공층; 이 구비되는 것을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명은 낮은 영률(Young's modulus)을 구비하는 층의 상부에 Air층(에어층); 이 구비되는 것을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명은 낮은 영률(Young's modulus)을 구비하는 층의 상부에 진공층; 이 구비되는 것을 특징으로 한다.

본 발명의 한 실시예에서, 낮은 영률(Young's modulus)을 구비하는 층은 얇은 폴리디메틸실록산(poly(dimethylsiloxane), PDMS)층; 을 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명에서 제시되는 하나 이상의 Piezo(피에조)물질은 절연물질층의 식각된 위치에 구비되어 있는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명에서 제시되는 하나 이상의 전하를갖는입자는 절연물질층의 식각된 위치에 구비되어 있는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명에서 제시되는 하나 이상의 자성입자는 절연물질층의 식각된 위치에 구비되어 있는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나 이상의 영률(Young's modulus)로 구비되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계; 를 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나 이상의 그래핀이 드레인전극과 하나 이상 물리적으로 접촉하지 않되, 전자가 하나 이상의 그래핀으로부터 드레인전극으로 이동하는 단계; 를 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은, 하나 이상의 그래핀의 하나 이상의 평면밖 변위<u>를 구비하는 형태; 를 구비하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 굽힘변형은 곡률을 구비하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 굽힘변형은 하나 이상의 공간적인 변형을 구비하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는 중앙처리장치(CPU), 메모리, 베터리가 구비되는 전자장치, 전자부품, 전자장치, 로 구성되는 것 중 선택되는 것에 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명은 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비하는 것을 특징으로 하는 전자장치를 구비한다.

본 발명의 한 실시예에서, 본 발명은 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터를 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비하는 것을 특징으로 하는 전자부품을 구비한다.

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본 발명의 한 실시예에서, 본 발명의 트랜지스터는 다양한 형태를 구비할 수 있으나, 기본적으로 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여 전기의 On/Off를 조절하는 것이다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는 대면적 웨이퍼에 하나 이상 구비되어 웨이퍼 결합 프로세스를 수행 할 수 있다.

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전하를갖는입자를 기판에 구비하는 제조방법

본 발명의 한 실시예에서, 전하를갖는입자를 기판에 구비하는 제조방법은 전하를갖는입자를 기판에 정확하게 구비하기 위하여, 정전기력에 의하여 전하를갖는입자가 기판에 구비되는 제조방법이 수행될 수 있다. 상기 제조방법은 아래와 같이 기술된다.

<A>

(1). 스파크증착장치 내부의 하부에 최소한 하나 이상의 전극핀이 구비된 테이블이 구비된다. 여기서, 상기 하나 이상의 전극핀은 그래핀 굽힘 회로에 하나 이상의 전하를갖는입자가 구비되는 위치에 위치되게 된다.

(2). 선택적 식각된 절연층이 구비된 웨이퍼(기판)를 스파크증착장치 내부의 최소한 하나 이상의 전극핀이 구비된 테이블의 상부에 위치시킨다.

(3). 스파크증착장치의 상부에 위치한 입자발생기에서 스파크 방전을 이용해 하전된 나노입자(예를 들면, 금입자)를 발생시키고, 이를 불활성 기체(예를 들면, 질소가스)를 이용하여 상기 선택적 식각된 절연층이 구비된 웨이퍼(기판)가 상부에 위치한 최소한 하나 이상의 전극핀이 구비된 테이블로 이동시킨다.

(4). 최소한 하나 이상의 전극핀이 구비된 테이블로 이동한 금 입자 중에 양가로 하전된 나노입자는 (-)전하가 인가되어 있는 최소한 하나 이상의 전극핀으로 인하여, 상기 선택적 식각된 절연층이 구비된 웨이퍼(기판) 표면에 부착되게 된다.

(5). 따라서, 상기 금 입자 중에 양가로 하전된 나노입자는 최소한 하나 이상의 전극핀이 구비된 테이블의 상부에 구비된 선택적 식각된 절연층이 구비된 웨이퍼(기판) 표면(전극핀의 범위에서만)에 부착되게 된다.

(6). 그 다음, 상기 하전된 입자가 (-)전하가 인가되어 있는 최소한 하나 이상의 전극핀이 구비된 테이블의 상부(정확히는, 최소한 하나 이상의 전극핀이 구비된 테이블의 상부에 구비된 선택적 식각된 절연층이 구비된 웨이퍼(기판) 표면)에 부착되어 있는 상태로, 절연층을 구비한다. 또는 본 발명의 한 실시예에서, 상기 선택적 식각된 절연층이 구비된 웨이퍼(기판)를 진공열증착기로 이동시켜 하전된 입자가 부착되어 있는 선택적 식각된 절연층이 구비된 웨이퍼(기판) 표면 위로 절연층을 열층착방법을 통하여 증착시킨다.

<B>

(1). 마이크로인쇄장치 내부의 하부에 최소한 하나 이상의 전극핀이 구비된 테이블이 구비된다. 여기서, 상기 하나 이상의 전극핀은 그래핀 굽힘 회로에 하나 이상의 전하를갖는입자가 구비되는 위치에 위치되게 된다.

(2). 선택적 식각된 절연층이 구비된 웨이퍼(기판)를 마이크로인쇄장치 내부의 최소한 하나 이상의 전극핀이 구비된 테이블의 상부에 위치시킨다.

(3). 마이크로인쇄장치에서 마이크로인쇄를 이용해 하전된 나노입자가 포함된 용액을 상기 선택적 식각된 절연층이 구비된 웨이퍼(기판)에 인쇄한다.

(4). 상기 선택적 식각된 절연층이 구비된 웨이퍼(기판)에 인쇄된 하전된 나노입자는 반대 극이 인가되어 있는 최소한 하나 이상의 전극핀으로 인하여, 상기 선택적 식각된 절연층이 구비된 웨이퍼(기판) 표면에 부착되게 된다.

(5). 따라서, 상기 하전된 나노입자는 최소한 하나 이상의 전극핀이 구비된 테이블의 상부에 구비된 선택적 식각된 절연층이 구비된 웨이퍼(기판) 표면(전극핀의 범위에서만)에 부착되게 된다.

(6). 그 다음, 하전된 입자를 제외한 나머지 용액을 증발시킨다.

(7). 그 다음, 상기 하전된 입자가 반대 극이 인가되어 있는 최소한 하나 이상의 전극핀이 구비된 테이블의 상부(정확히는, 최소한 하나 이상의 전극핀이 구비된 테이블의 상부에 구비된 선택적 식각된 절연층이 구비된 웨이퍼(기판) 표면)에 부착되어 있는 상태로, 절연층을 구비한다. 또는 본 발명의 한 실시예에서, 상기 선택적 식각된 절연층이 구비된 웨이퍼(기판)를 진공열증착기로 이동시켜 하전된 입자가 부착되어 있는 선택적 식각된 절연층이 구비된 웨이퍼(기판) 표면 위로 절연층을 열층착방법을 통하여 증착시킨다.

상기 기술된 제조방법에 의하면, 전하를갖는입자를 소자의 손상없이 위치시킬 수 있으며, 전하를갖는입자를 원하는 위치에 구비시킬 수 있다.

그 결과, 전하를갖는입자의 종류와 크기, 전하를갖는입자가 그래핀 굽힘 회로 내에서 필요한 위치를 컨트롤할 수 있다.

본 발명의 한 실시예에서, 본 발명은 전하를갖는입자를 기판에 구비하는 제조방법에 있어서, 절연층을 형성하기 전 또는 절연층을 형성하는 도중에 하전된 나노입자(전하를갖는입자)를 부착시켜 전하를갖는입자를 구비하는 단계를 포함하는, 전하를갖는입자를 기판에 구비하는 제조방법을 구비한다.

본 발명의 한 실시예에서, 전하를갖는입자를 기판에 구비하는 제조방법은

(1). 선택적 식각된 절연층이 구비된 웨이퍼(기판)를 입자부착기 내부의 최소한 하나 이상의 전극핀이 구비된 테이블 상부에 위치시키는 단계; 및

(2). 하전된 나노입자를 상기 입자부착기에 도입하는 단계; 및

(3). 상기 테이블에 구비된 최소한 하나 이상의 전극핀에 전압을 인가하여 상기 선택적 식각된 절연층이 구비된 웨이퍼(기판) 상부에 나노입자를 부착시키는 단계; 및

(4). 상기 나노입자가 부착된 선택적 식각된 절연층이 구비된 웨이퍼(기판) 상부에 초박막(절연층)을 형성하는 단계; 를

포함하는, 전하를갖는입자를 기판에 구비하는 제조방법을 구비한다.

본 발명의 한 실시예에서, 전하를갖는입자는 에어로졸 형태로 선택적 식각된 절연층이 구비된 웨이퍼(기판) 상부에 부착될 수 있다.

본 발명의 한 실시예에서, 입자부착기에 구비되는 최소한 하나 이상의 전극핀에 인가되는 전압은 하전된 나노입자의 극성과 반대되는 극성으로 갖는다.

본 발명의 한 실시예에서, 하전된 나노입자의 크기는 수 nm ~ 수백 nm 일 수 있으나, 이에 한정되지는 않는다.

본 발명의 한 실시예에서, 전극핀의 크기는 수십 nm ~ 수백 마이크로미터 일 수 있으나, 이에 한정되지는 않는다.

본 발명의 한 실시예에서, 전극핀은 테이블에 포함된 전극에서 테이블의 상부쪽으로 돌출된 핀형상인 것을 의미할 수 있다.

본 발명의 한 실시예에서, 트랜지스터의 제조방법은, 하전된 나노입자를 불활성 기체를 이용하여 최소한 하나 이상의 전극핀이 구비된 테이블로 이동시키는 단계; 를 포함하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하전된 나노입자는 하나 이상의 하전된 나노입자를 의미한다.

본 발명의 한 실시예에서, 하전 입자는 종래에 많이 수행되고 있는 증발/응축법 후 중화기를 거쳐 만들거나, 스파크 방전, 아크 방전 또는 정전분무법 등을 통해 만들 수 있다.

본 발명의 한 실시예에서, 전하를갖는입자를 기판에 구비하는 제조방법은 선택적 식각된 절연층이 구비된 웨이퍼(기판)를 입자부착기(본체가 접지되고 내부에 전극이 구비된 증착 챔버)의 최소한 하나 이상의 전극핀이 구비된 테이블의 상부에 위치시킨 다음, 전압 공급수단을 이용하여 최소한 하나 이상의 전극핀에 증착하고자 하는 하전된 나노입자와 반대 극이 되도록 전압을 인가하는 제조방법을 포함하는 것을 특징으로 할 수 있다.

본 발명의 한 실시예에서, 트랜지스터의 제조방법은,

최소한 하나 이상의 전극핀이 구비된 테이블의 상부에 기판을 위치시키는 단계, 및

상기 기판에 절연층을 형성하기 전 또는 절연층을 형성하는 도중에 상기 테이블에 구비된 최소한 하나 이상의 전극핀에 전압을 인가하여, 하전된 나노입자를 기판에 부착시키는 단계; 를

포함하는 것을 특징으로 하는 트랜지스터의 제조방법을 구비한다.

본 발명의 한 실시예에서, 트랜지스터의 제조방법은,

최소한 하나 이상의 전극핀이 구비된 테이블의 상부에 기판을 위치시키는 단계, 및

상기 기판에 절연층을 형성하기 전 또는 절연층을 형성하는 도중 또는 절연층을 형성한 이후에 상기 테이블에 구비된 최소한 하나 이상의 전극핀에 전압을 인가하여, 하전된 나노입자를 기판에 부착시키는 단계; 를

포함하는 것을 특징으로 하는 트랜지스터의 제조방법을 구비한다.

본 발명의 한 실시예에서, 트랜지스터의 제조방법은,

입자부착기 내부에 구비된 최소한 하나 이상의 전극핀이 구비된 테이블의 상부에 선택적 식각된 절연층이 구비된 웨이퍼를 위치시키는 단계, 및

하전된 나노입자를 상기 입자부착기에 도입하는 단계, 및

상기 테이블에 구비된 최소한 하나 이상의 전극핀에 전압을 인가하여 상기 선택적 식각된 절연층이 구비된 웨이퍼 상부에 하전된 나노입자를 부착시키는 단계; 를

포함하는 것을 특징으로 하는 트랜지스터의 제조방법을 구비한다.

본 발명의 한 실시예에서, 트랜지스터의 제조방법은,

입자부착기 내부에 구비된 최소한 하나 이상의 전극핀이 구비된 테이블의 상부에 선택적 식각된 절연층이 구비된 웨이퍼를 위치시키는 단계, 및

하전된 나노입자를 상기 입자부착기에 도입하는 단계, 및

상기 테이블에 구비된 최소한 하나 이상의 전극핀에 전압을 인가하여 상기 선택적 식각된 절연층이 구비된 웨이퍼 상부에 하전된 나노입자를 부착시키는 단계, 및

상기 하전된 나노입자가 부착된 선택적 식각된 절연층이 구비된 웨이퍼 상부에 절연층을 형성하는 단계; 를

포함하는 것을 특징으로 하는 트랜지스터의 제조방법을 구비한다.

본 발명의 한 실시예에서, 트랜지스터의 제조방법은,

스파크증착장치 내부에 구비된 최소한 하나 이상의 전극핀이 구비된 테이블의 상부에 선택적 식각된 절연층이 구비된 웨이퍼를 위치시키는 단계, 및

스파크증착장치의 상부에 위치한 입자발생기에서 스파크 방전을 이용해 하전된 나노입자를 발생시키고, 이를 불활성 기체를 이용하여 상기 선택적 식각된 절연층이 구비된 웨이퍼가 상부에 위치한 최소한 하나 이상의 전극핀이 구비된 테이블로 이동시키는 단계, 및

최소한 하나 이상의 전극핀이 구비된 테이블로 이동한 하전된 나노입자는 상기 하전된 나노입자와 반대 극이 인가되어 있는 최소한 하나 이상의 전극핀으로 인하여, 상기 선택적 식각된 절연층이 구비된 웨이퍼 표면에 부착되는 단계; 를

포함하는 것을 특징으로 하는 트랜지스터의 제조방법을 구비한다.

본 발명의 한 실시예에서, 트랜지스터의 제조방법은,

스파크증착장치 내부에 구비된 최소한 하나 이상의 전극핀이 구비된 테이블의 상부에 선택적 식각된 절연층이 구비된 웨이퍼를 위치시키는 단계, 및

스파크증착장치의 상부에 위치한 입자발생기에서 스파크 방전을 이용해 하전된 나노입자를 발생시키고, 이를 불활성 기체를 이용하여 상기 선택적 식각된 절연층이 구비된 웨이퍼가 상부에 위치한 최소한 하나 이상의 전극핀이 구비된 테이블로 이동시키는 단계, 및

최소한 하나 이상의 전극핀이 구비된 테이블로 이동한 하전된 나노입자는 상기 하전된 나노입자와 반대 극이 인가되어 있는 최소한 하나 이상의 전극핀으로 인하여, 상기 선택적 식각된 절연층이 구비된 웨이퍼 표면에 부착되는 단계, 및

상기 선택적 식각된 절연층이 구비된 웨이퍼를 진공열증착기로 이동시켜 하전된 입자가 부착되어 있는 선택적 식각된 절연층이 구비된 웨이퍼 표면 위로 절연층을 열층착방법을 통하여 증착시키는 단계; 를

포함하는 것을 특징으로 하는 트랜지스터의 제조방법을 구비한다.

본 발명의 한 실시예에서, 트랜지스터의 제조방법은,

마이크로인쇄장치 내부에 구비된 최소한 하나 이상의 전극핀이 구비된 테이블의 상부에 선택적 식각된 절연층이 구비된 웨이퍼를 위치시키는 단계, 및

마이크로인쇄장치에서 마이크로인쇄를 이용해 하전된 나노입자가 포함된 용액을 상기 선택적 식각된 절연층이 구비된 웨이퍼에 인쇄하는 단계, 및

상기 선택적 식각된 절연층이 구비된 웨이퍼에 인쇄된 하전된 나노입자는 반대 극이 인가되어 있는 최소한 하나 이상의 전극핀으로 인하여, 상기 선택적 식각된 절연층이 구비된 웨이퍼 표면에 부착되는 단계, 및

상기 선택적 식각된 절연층이 구비된 웨이퍼 표면에 부착된 하전된 입자를 제외한 나머지 용액을 증발시키는 단계; 를

포함하는 것을 특징으로 하는 트랜지스터의 제조방법을 구비한다.

본 발명의 한 실시예에서, 트랜지스터의 제조방법은,

마이크로인쇄장치 내부에 구비된 최소한 하나 이상의 전극핀이 구비된 테이블의 상부에 선택적 식각된 절연층이 구비된 웨이퍼를 위치시키는 단계, 및

마이크로인쇄장치에서 마이크로인쇄를 이용해 하전된 나노입자가 포함된 용액을 상기 선택적 식각된 절연층이 구비된 웨이퍼에 인쇄하는 단계, 및

상기 선택적 식각된 절연층이 구비된 웨이퍼에 인쇄된 하전된 나노입자는 반대 극이 인가되어 있는 최소한 하나 이상의 전극핀으로 인하여, 상기 선택적 식각된 절연층이 구비된 웨이퍼 표면에 부착되는 단계, 및

상기 선택적 식각된 절연층이 구비된 웨이퍼 표면에 부착된 하전된 입자를 제외한 나머지 용액을 증발시키는 단계, 및

상기 선택적 식각된 절연층이 구비된 웨이퍼를 진공열증착기로 이동시켜 하전된 입자가 부착되어 있는 선택적 식각된 절연층이 구비된 웨이퍼 표면 위로 절연층을 열층착방법을 통하여 증착시키는 단계; 를

포함하는 것을 특징으로 하는 트랜지스터의 제조방법을 구비한다.

본 발명의 한 실시예에서, 하전된 나노입자는 에어로졸 형태로 기판 상부에 부착되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 하전된 나노입자는 에어로졸 형태로 웨이퍼 상부에 부착되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 전극핀은 그래핀 굽힘 회로에 하나 이상의 전하를갖는입자가 구비되는 위치에 위치되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 전극핀은 하전된 나노입자와 반대 극이 되도록 전압이 인가되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 전극핀은 사각형태를 구비할 수 있으나, 이에 한정되지는 않는다.

본 발명의 한 실시예에서, 선택적 식각된 절연층이 구비된 웨이퍼는 상기 웨이퍼에 한정되지는 않으며, 넓은 범위에서 기판을 의미할 수 있다.

본 발명의 한 실시예에서, 선택적 식각된 절연층이 구비된 웨이퍼는 기판을 의미할 수 있다.

본 발명의 한 실시예에서, 본 발명은 트랜지스터의 제조방법을 포함하여 구비되는 것; 을 특징으로 하는 전자부품을 구비한다.

본 발명의 한 실시예에서, 본 발명은 트랜지스터의 제조방법을 포함하는 것; 을 특징으로 하는 전자부품 제조방법을 구비한다.

전하를갖는입자를 기판에 구비하는 제조방법 2번째

본 발명의 한 실시예에서, 전하를갖는입자를 기판에 구비하는 제조방법은 전하를갖는입자를 기판에 정확하게 구비하기 위하여, 정전기력에 의하여 전하를갖는입자가 기판에 구비되는 제조방법이 수행될 수 있다. 상기 제조방법은 아래와 같이 기술된다.

<A>

(1). 스파크증착장치 내부의 하부에 테이블이 구비된다.

(2). 하나 이상의 전극핀이 구비된 웨이퍼(기판)를 스파크증착장치 내부에 구비된 테이블의 상부에 위치시킨다. 여기서, 상기 웨이퍼(기판)에 구비된 하나 이상의 전극핀에 (-)전하가 인가될 수 있도록 전압 공급수단을 연결한다. 또한, 상기 하나 이상의 전극핀은 그래핀 굽힘 회로에 하나 이상의 전하를갖는입자가 구비되는 위치에 위치되게 된다.

(3). 스파크증착장치의 상부에 위치한 입자발생기에서 스파크 방전을 이용해 하전된 나노입자(예를 들면, 금입자)를 발생시키고, 이를 불활성 기체(예를 들면, 질소가스)를 이용하여 상기 하나 이상의 전극핀이 구비된 웨이퍼(기판)가 상부에 위치한 테이블로 이동시킨다.

(4). 테이블로 이동한 금 입자 중에 양가로 하전된 나노입자는 (-)전하가 인가되어 있는 최소한 하나 이상의 전극핀으로 인하여, 상기 하나 이상의 전극핀이 구비된 웨이퍼(기판) 표면에 부착되게 된다. 본 발명의 한 실시예에서, 상기 하나 이상의 전극핀이 구비된 웨이퍼(기판) 표면에는 박막층(예를들어, 증착막)이 구비되어 있을 수 있으나, 이에 한정되지는 않는다.

(5). 따라서, 상기 금 입자 중에 양가로 하전된 나노입자는 테이블의 상부에 구비된 하나 이상의 전극핀이 구비된 웨이퍼(기판) 표면(전극핀의 범위에서만)에 부착되게 된다.

(6). 그 다음, 상기 하전된 입자가 (-)전하가 인가되어 있는 하나 이상의 전극핀이 구비된 웨이퍼(기판) 표면에 부착되어 있는 상태로, 절연층을 구비한다. 또는 본 발명의 한 실시예에서, 상기 하나 이상의 전극핀이 구비된 웨이퍼(기판)를 진공열증착기로 이동시켜 하전된 입자가 부착되어 있는 하나 이상의 전극핀이 구비된 웨이퍼(기판) 표면 위로 절연층을 열층착방법을 통하여 증착시킨다.

<B>

(1). 마이크로인쇄장치 내부의 하부에 테이블이 구비된다.

(2). 하나 이상의 전극핀이 구비된 웨이퍼(기판)를 마이크로인쇄장치 내부에 구비된 테이블의 상부에 위치시킨다. 여기서, 상기 웨이퍼(기판)에 구비된 하나 이상의 전극핀에 전압이 인가될 수 있도록 전압 공급수단을 연결한다. 또한, 상기 하나 이상의 전극핀은 그래핀 굽힘 회로에 하나 이상의 전하를갖는입자가 구비되는 위치에 위치되게 된다.

(3). 마이크로인쇄장치에서 마이크로인쇄를 이용해 하전된 나노입자가 포함된 용액을 상기 하나 이상의 전극핀이 구비된 웨이퍼(기판)에 인쇄한다.

(4). 상기 하나 이상의 전극핀이 구비된 웨이퍼(기판)에 인쇄된 하전된 나노입자는 반대 극이 인가되어 있는 최소한 하나 이상의 전극핀으로 인하여, 상기 하나 이상의 전극핀이 구비된 웨이퍼(기판) 표면에 부착되게 된다. 본 발명의 한 실시예에서, 상기 하나 이상의 전극핀이 구비된 웨이퍼(기판) 표면에는 박막층(예를들어, 증착막)이 구비되어 있을 수 있으나, 이에 한정되지는 않는다.

(5). 따라서, 상기 하전된 나노입자는 테이블의 상부에 구비된 하나 이상의 전극핀이 구비된 웨이퍼(기판) 표면(전극핀의 범위에서만)에 부착되게 된다.

(6). 그 다음, 하전된 입자를 제외한 나머지 용액을 증발시킨다.

(7). 그 다음, 상기 하전된 입자가 반대 극이 인가되어 있는 하나 이상의 전극핀이 구비된 웨이퍼(기판) 표면에 부착되어 있는 상태로, 절연층을 구비한다. 또는 본 발명의 한 실시예에서, 상기 하나 이상의 전극핀이 구비된 웨이퍼(기판)를 진공열증착기로 이동시켜 하전된 입자가 부착되어 있는 하나 이상의 전극핀이 구비된 웨이퍼(기판) 표면 위로 절연층을 열층착방법을 통하여 증착시킨다.

상기 기술된 제조방법에 의하면, 전하를갖는입자를 소자의 손상없이 위치시킬 수 있으며, 전하를갖는입자를 원하는 위치에 구비시킬 수 있다.

그 결과, 전하를갖는입자의 종류와 크기, 전하를갖는입자가 그래핀 굽힘 회로 내에서 필요한 위치를 컨트롤할 수 있다.

본 발명의 한 실시예에서, 본 발명은 전하를갖는입자를 기판에 구비하는 제조방법에 있어서, 절연층을 형성하기 전 또는 절연층을 형성하는 도중에 하전된 나노입자(전하를갖는입자)를 부착시켜 전하를갖는입자를 구비하는 단계를 포함하는, 전하를갖는입자를 기판에 구비하는 제조방법을 구비한다.

본 발명의 한 실시예에서, 하나 이상의 전극핀이 구비된 웨이퍼(기판) 표면에는 박막층(예를들어, 증착막)이 구비되어 있을 수 있으나, 이에 한정되지는 않는다.

본 발명의 한 실시예에서, 하나 이상의 전극핀이 구비된 웨이퍼(기판)는 하전된 나노입자(전하를갖는입자)가 상기 하나 이상의 전극핀이 구비된 웨이퍼(기판) 표면에 부착되거나 부착된 이후에, 전하를 잃지 않도록 박막층이 구성되어 있는 것을 의미할 수 있다.

본 발명의 한 실시예에서, 전하를갖는입자를 기판에 구비하는 제조방법은

(1). 하나 이상의 전극핀이 구비된 웨이퍼(기판)를 입자부착기 내부의 테이블 상부에 위치시키는 단계; 및

(2). 하전된 나노입자를 상기 입자부착기에 도입하는 단계; 및

(3). 상기 웨이퍼(기판)에 구비된 최소한 하나 이상의 전극핀에 전압을 인가하여 상기 하나 이상의 전극핀이 구비된 웨이퍼(기판) 상부에 나노입자를 부착시키는 단계; 및

(4). 상기 나노입자가 부착된 하나 이상의 전극핀이 구비된 웨이퍼(기판) 상부에 초박막(절연층)을 형성하는 단계; 를

포함하는, 전하를갖는입자를 기판에 구비하는 제조방법을 구비한다.

본 발명의 한 실시예에서, 전하를갖는입자는 에어로졸 형태로 하나 이상의 전극핀이 구비된 웨이퍼(기판) 상부에 부착될 수 있다.

본 발명의 한 실시예에서, 웨이퍼(기판)에 구비되는 최소한 하나 이상의 전극핀에 인가되는 전압은 하전된 나노입자의 극성과 반대되는 극성으로 갖는다.

본 발명의 한 실시예에서, 웨이퍼(기판)에 구비되는 최소한 하나 이상의 전극핀에 인가되는 전압은 불필요하게 설명을 덧붙이지 않더라도, 상기 웨이퍼(기판)에 구비된 하나 이상의 전극핀에 전압이 인가될 수 있도록 전압 공급수단을 연결하는 공정이 포함되어 있는 것을 의미한다.

본 발명의 한 실시예에서, 하전된 나노입자의 크기는 수 nm ~ 수백 nm 일 수 있으나, 이에 한정되지는 않는다.

본 발명의 한 실시예에서, 전극핀의 크기는 수십 nm ~ 수백 마이크로미터 일 수 있으나, 이에 한정되지는 않는다.

본 발명의 한 실시예에서, 전극핀은 웨이퍼(기판)에 포함된 전극에서 웨이퍼(기판)의 상부쪽으로 돌출된 핀형상인 것을 의미할 수 있다.

본 발명의 한 실시예에서, 전극핀은 사각형태를 구비할 수 있으나, 이에 한정되지는 않는다.

본 발명의 한 실시예에서, 트랜지스터의 제조방법은, 하전된 나노입자를 불활성 기체를 이용하여 최소한 하나 이상의 전극핀이 구비된 웨이퍼(기판)로 이동시키는 단계; 를 포함하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 하전된 나노입자는 하나 이상의 하전된 나노입자를 의미한다.

본 발명의 한 실시예에서, 하전 입자는 종래에 많이 수행되고 있는 증발/응축법 후 중화기를 거쳐 만들거나, 스파크 방전, 아크 방전 또는 정전분무법 등을 통해 만들 수 있다.

본 발명의 한 실시예에서, 전하를갖는입자를 기판에 구비하는 제조방법은 하나 이상의 전극핀이 구비된 웨이퍼(기판)를 입자부착기(본체가 접지되고 내부에 전극이 구비된 증착 챔버)의 테이블의 상부에 위치시킨 다음, 전압 공급수단을 이용하여 최소한 하나 이상의 전극핀에 증착하고자 하는 하전된 나노입자와 반대 극이 되도록 전압을 인가하는 제조방법을 포함하는 것을 특징으로 할 수 있다.

본 발명의 한 실시예에서, 트랜지스터의 제조방법은,

테이블의 상부에 최소한 하나 이상의 전극핀이 구비된 기판을 위치시키는 단계, 및

상기 최소한 하나 이상의 전극핀이 구비된 기판에 절연층을 형성하기 전 또는 절연층을 형성하는 도중에 상기 최소한 하나 이상의 전극핀에 전압을 인가하여, 하전된 나노입자를 기판에 부착시키는 단계; 를

포함하는 것을 특징으로 하는 트랜지스터의 제조방법을 구비한다.

본 발명의 한 실시예에서, 트랜지스터의 제조방법은,

테이블의 상부에 최소한 하나 이상의 전극핀이 구비된 기판을 위치시키는 단계, 및

상기 최소한 하나 이상의 전극핀이 구비된 기판에 절연층을 형성하기 전 또는 절연층을 형성하는 도중 또는 절연층을 형성한 이후에 상기 최소한 하나 이상의 전극핀에 전압을 인가하여, 하전된 나노입자를 기판에 부착시키는 단계; 를

포함하는 것을 특징으로 하는 트랜지스터의 제조방법을 구비한다.

본 발명의 한 실시예에서, 트랜지스터의 제조방법은,

입자부착기 내부에 구비된 테이블의 상부에 최소한 하나 이상의 전극핀이 구비된 웨이퍼를 위치시키는 단계, 및

하전된 나노입자를 상기 입자부착기에 도입하는 단계, 및

상기 최소한 하나 이상의 전극핀에 전압을 인가하여 상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼 상부에 하전된 나노입자를 부착시키는 단계; 를

포함하는 것을 특징으로 하는 트랜지스터의 제조방법을 구비한다.

본 발명의 한 실시예에서, 트랜지스터의 제조방법은,

입자부착기 내부에 구비된 테이블의 상부에 최소한 하나 이상의 전극핀이 구비된 웨이퍼를 위치시키는 단계, 및

하전된 나노입자를 상기 입자부착기에 도입하는 단계, 및

상기 하나 이상의 전극핀에 전압을 인가하여 상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼 상부에 하전된 나노입자를 부착시키는 단계, 및

상기 하전된 나노입자가 부착된 최소한 하나 이상의 전극핀이 구비된 웨이퍼 상부에 절연층을 형성하는 단계; 를

포함하는 것을 특징으로 하는 트랜지스터의 제조방법을 구비한다.

본 발명의 한 실시예에서, 트랜지스터의 제조방법은,

스파크증착장치 내부에 구비된 테이블의 상부에 최소한 하나 이상의 전극핀이 구비된 웨이퍼를 위치시키는 단계, 및

스파크증착장치의 상부에 위치한 입자발생기에서 스파크 방전을 이용해 하전된 나노입자를 발생시키고, 이를 불활성 기체를 이용하여 상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼가 상부에 위치한 테이블로 이동시키는 단계, 및

테이블로 이동한 하전된 나노입자는 상기 하전된 나노입자와 반대 극이 인가되어 있는 최소한 하나 이상의 전극핀으로 인하여, 상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼 표면에 부착되는 단계; 를

포함하는 것을 특징으로 하는 트랜지스터의 제조방법을 구비한다.

본 발명의 한 실시예에서, 트랜지스터의 제조방법은,

스파크증착장치 내부에 구비된 테이블의 상부에 최소한 하나 이상의 전극핀이 구비된 웨이퍼를 위치시키는 단계, 및

스파크증착장치의 상부에 위치한 입자발생기에서 스파크 방전을 이용해 하전된 나노입자를 발생시키고, 이를 불활성 기체를 이용하여 상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼가 상부에 위치한 테이블로 이동시키는 단계, 및

테이블로 이동한 하전된 나노입자는 상기 하전된 나노입자와 반대 극이 인가되어 있는 최소한 하나 이상의 전극핀으로 인하여, 상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼 표면에 부착되는 단계, 및

상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼를 진공열증착기로 이동시켜 하전된 입자가 부착되어 있는 최소한 하나 이상의 전극핀이 구비된 웨이퍼 표면 위로 절연층을 열층착방법을 통하여 증착시키는 단계; 를

포함하는 것을 특징으로 하는 트랜지스터의 제조방법을 구비한다.

본 발명의 한 실시예에서, 트랜지스터의 제조방법은,

마이크로인쇄장치 내부에 구비된 테이블의 상부에 최소한 하나 이상의 전극핀이 구비된 웨이퍼를 위치시키는 단계, 및

마이크로인쇄장치에서 마이크로인쇄를 이용해 하전된 나노입자가 포함된 용액을 상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼에 인쇄하는 단계, 및

상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼에 인쇄된 하전된 나노입자는 반대 극이 인가되어 있는 최소한 하나 이상의 전극핀으로 인하여, 상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼 표면에 부착되는 단계, 및

상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼 표면에 부착된 하전된 입자를 제외한 나머지 용액을 증발시키는 단계; 를

포함하는 것을 특징으로 하는 트랜지스터의 제조방법을 구비한다.

본 발명의 한 실시예에서, 트랜지스터의 제조방법은,

마이크로인쇄장치 내부에 구비된 테이블의 상부에 최소한 하나 이상의 전극핀이 구비된 웨이퍼를 위치시키는 단계, 및

마이크로인쇄장치에서 마이크로인쇄를 이용해 하전된 나노입자가 포함된 용액을 상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼에 인쇄하는 단계, 및

상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼에 인쇄된 하전된 나노입자는 반대 극이 인가되어 있는 최소한 하나 이상의 전극핀으로 인하여, 상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼 표면에 부착되는 단계, 및

상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼 표면에 부착된 하전된 입자를 제외한 나머지 용액을 증발시키는 단계, 및

상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼를 진공열증착기로 이동시켜 하전된 입자가 부착되어 있는 최소한 하나 이상의 전극핀이 구비된 웨이퍼 표면 위로 절연층을 열층착방법을 통하여 증착시키는 단계; 를

포함하는 것을 특징으로 하는 트랜지스터의 제조방법을 구비한다.

본 발명의 한 실시예에서, 하전된 나노입자는 에어로졸 형태로 최소한 하나 이상의 전극핀이 구비된 기판 상부에 부착되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 하전된 나노입자는 에어로졸 형태로 최소한 하나 이상의 전극핀이 구비된 웨이퍼 상부에 부착되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 전극핀은 그래핀 굽힘 회로에 하나 이상의 전하를갖는입자가 구비되는 위치에 위치되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 전극핀은 하전된 나노입자와 반대 극이 되도록 전압이 인가되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 최소한 하나 이상의 전극핀이 구비된 웨이퍼는 상기 웨이퍼에 한정되지는 않으며, 넓은 범위에서 기판을 의미할 수 있다.

본 발명의 한 실시예에서, 하나 이상의 전극핀이 구비된 웨이퍼는 하나 이상의 전극핀이 구비된 기판을 의미할 수 있다.

본 발명의 한 실시예에서, 본 발명은 트랜지스터의 제조방법을 포함하여 구비되는 것; 을 특징으로 하는 전자부품을 구비한다.

본 발명의 한 실시예에서, 본 발명은 트랜지스터의 제조방법을 포함하는 것; 을 특징으로 하는 전자부품 제조방법을 구비한다.

자성입자를 기판에 구비하는 제조방법

본 발명의 한 실시예에서, 자성입자를 기판에 구비하는 제조방법은 자성입자를 기판에 정확하게 구비하기 위하여, 자기력에 의하여 자성입자가 기판에 구비되는 제조방법이 수행될 수 있다. 상기 제조방법은 아래와 같이 기술된다.

<A>

(1). 입자부착기 내부의 하부에 최소한 하나 이상의 자석핀이 구비된 테이블이 구비된다. 여기서, 상기 하나 이상의 자석핀은 그래핀 굽힘 회로에 하나 이상의 자성입자가 구비되는 위치에 위치되게 된다.

(2). 선택적 식각된 절연층이 구비된 웨이퍼(기판)를 입자부착기 내부의 최소한 하나 이상의 자석핀이 구비된 테이블의 상부에 위치시킨다.

(3). 입자부착기의 상부의 입자구비대에 하나 이상의 자성입자를 구비하고, 이를 불활성 기체(예를 들면, 질소가스)를 이용하여 상기 선택적 식각된 절연층이 구비된 웨이퍼(기판)가 상부에 위치한 최소한 하나 이상의 자석핀이 구비된 테이블로 이동시킨다.

(4). 최소한 하나 이상의 자석핀이 구비된 테이블로 이동한 하나 이상의 자성입자는 상기 테이블에 구비된 최소한 하나 이상의 자석핀으로 인하여, 상기 선택적 식각된 절연층이 구비된 웨이퍼(기판) 표면에 부착되게 된다.

(5). 따라서, 상기 하나 이상의 자성입자는 최소한 하나 이상의 자석핀이 구비된 테이블의 상부에 구비된 선택적 식각된 절연층이 구비된 웨이퍼(기판) 표면(자석핀의 범위에서만)에 부착되게 된다.

(6). 그 다음, 상기 하나 이상의 자성입자가 하나 이상의 자석핀이 구비된 테이블의 상부에 구비된 선택적 식각된 절연층이 구비된 웨이퍼(기판) 표면에 부착되어 있는 상태로, 절연층을 구비한다. 또는 본 발명의 한 실시예에서, 상기 선택적 식각된 절연층이 구비된 웨이퍼(기판)를 진공열증착기로 이동시켜 하나 이상의 자성입자가 부착되어 있는 선택적 식각된 절연층이 구비된 웨이퍼(기판) 표면 위로 절연층을 열층착방법을 통하여 증착시킨다.

<B>

(1). 마이크로인쇄장치 내부의 하부에 최소한 하나 이상의 자석핀이 구비된 테이블이 구비된다. 여기서, 상기 하나 이상의 자석핀은 그래핀 굽힘 회로에 하나 이상의 자성입자가 구비되는 위치에 위치되게 된다.

(2). 선택적 식각된 절연층이 구비된 웨이퍼(기판)를 마이크로인쇄장치 내부의 최소한 하나 이상의 자석핀이 구비된 테이블의 상부에 위치시킨다.

(3). 마이크로인쇄장치에서 마이크로인쇄를 이용해 하나 이상의 자성입자가 포함된 용액을 상기 선택적 식각된 절연층이 구비된 웨이퍼(기판)에 인쇄한다.

(4). 상기 선택적 식각된 절연층이 구비된 웨이퍼(기판)에 인쇄된 하나 이상의 자성입자는 상기 테이블에 구비된 최소한 하나 이상의 자석핀으로 인하여, 상기 선택적 식각된 절연층이 구비된 웨이퍼(기판) 표면에 부착되게 된다.

(5). 따라서, 상기 하나 이상의 자성입자는 최소한 하나 이상의 자석핀이 구비된 테이블의 상부에 구비된 선택적 식각된 절연층이 구비된 웨이퍼(기판) 표면(자석핀의 범위에서만)에 부착되게 된다.

(6). 그 다음, 하나 이상의 자성입자를 제외한 나머지 용액을 증발시킨다.

(7). 그 다음, 상기 하나 이상의 자성입자가 최소한 하나 이상의 자석핀이 구비된 테이블의 상부에 구비된 선택적 식각된 절연층이 구비된 웨이퍼(기판) 표면)에 부착되어 있는 상태로, 절연층을 구비한다. 또는 본 발명의 한 실시예에서, 상기 선택적 식각된 절연층이 구비된 웨이퍼(기판)를 진공열증착기로 이동시켜 하나 이상의 자성입자가 부착되어 있는 선택적 식각된 절연층이 구비된 웨이퍼(기판) 표면 위로 절연층을 열층착방법을 통하여 증착시킨다.

상기 기술된 제조방법에 의하면, 자성입자를 소자의 손상없이 위치시킬 수 있으며, 자성입자를 원하는 위치에 구비시킬 수 있다.

그 결과, 자성입자의 종류와 크기, 자성입자가 그래핀 굽힘 회로 내에서 필요한 위치를 컨트롤할 수 있다.

본 발명의 한 실시예에서, 본 발명은 자성입자를 기판에 구비하는 제조방법에 있어서, 절연층을 형성하기 전 또는 절연층을 형성하는 도중에 하나 이상의 자성입자를 테이블에 구비되는 최소한 하나 이상의 자석핀으로 기판에 부착시켜 자성입자를 구비하는 단계를 포함하는, 자성입자를 기판에 구비하는 제조방법을 구비한다.

본 발명의 한 실시예에서, 본 발명은 자성입자를 기판에 구비하는 제조방법에 있어서, 절연층을 형성한 이후에 하나 이상의 자성입자를 테이블에 구비되는 최소한 하나 이상의 자석핀으로 기판에 부착시켜 자성입자를 구비하는 단계를 포함하는, 자성입자를 기판에 구비하는 제조방법을 구비한다.

본 발명의 한 실시예에서, 자성입자를 기판에 구비하는 제조방법은

(1). 선택적 식각된 절연층이 구비된 웨이퍼(기판)를 입자부착기 내부의 최소한 하나 이상의 자석핀이 구비된 테이블 상부에 위치시키는 단계; 및

(2). 하나 이상의 자성입자를 상기 입자부착기에 도입하는 단계; 및

(3). 상기 테이블에 구비된 최소한 하나 이상의 자석핀으로 인하여, 상기 선택적 식각된 절연층이 구비된 웨이퍼(기판) 상부에 자성입자를 부착시키는 단계; 및

(4). 상기 하나 이상의 자성입자가 부착된 선택적 식각된 절연층이 구비된 웨이퍼(기판) 상부에 초박막(절연층)을 형성하는 단계; 를

포함하는, 자성입자를 기판에 구비하는 제조방법을 구비한다.

본 발명의 한 실시예에서, 자성입자는 에어로졸 형태로 선택적 식각된 절연층이 구비된 웨이퍼(기판) 상부에 부착될 수 있다.

본 발명의 한 실시예에서, 자성입자의 크기는 수 nm ~ 수백 nm 일 수 있으나, 이에 한정되지는 않는다.

본 발명의 한 실시예에서, 자석핀의 크기는 수십 nm ~ 수백 마이크로미터 일 수 있으나, 이에 한정되지는 않는다.

본 발명의 한 실시예에서, 트랜지스터의 제조방법은, 하나 이상의 자성입자를 불활성 기체를 이용하여 최소한 하나 이상의 자석핀이 구비된 테이블로 이동시키는 단계; 를 포함하는 것을 특징으로 한다.

본 발명의 한 실시예에서, 자성입자를 기판에 구비하는 제조방법은 선택적 식각된 절연층이 구비된 웨이퍼(기판)를 입자부착기(증착 챔버)의 최소한 하나 이상의 영구자석핀이 구비된 테이블의 상부에 위치시킨 다음, 하나 이상의 자성입자을 기판에 부착시키는 제조방법을 포함하는 것을 특징으로 할 수 있다.

본 발명의 한 실시예에서, 자성입자를 기판에 구비하는 제조방법은 선택적 식각된 절연층이 구비된 웨이퍼(기판)를 입자부착기(증착 챔버)의 최소한 하나 이상의 전자석핀이 구비된 테이블의 상부에 위치시킨 다음, 전류를 인위적으로 조정하여 최소한 하나 이상의 전자석핀을 조정하는 제조방법을 포함하는 것을 특징으로 할 수 있다.

본 발명의 한 실시예에서, 테이블에 구비되는 최소한 하나 이상의 자석핀은 최소한 하나 이상의 전자석핀을 의미할 수 있다.

본 발명의 한 실시예에서, 테이블에 구비되는 최소한 하나 이상의 자석핀은 최소한 하나 이상의 영구자석핀을 의미할 수 있다.

본 발명의 한 실시예에서, 트랜지스터의 제조방법은,

최소한 하나 이상의 자석핀이 구비된 테이블의 상부에 기판을 위치시키는 단계, 및

상기 기판에 절연층을 형성하기 전 또는 절연층을 형성하는 도중에 상기 테이블에 구비된 최소한 하나 이상의 자석핀으로 인하여, 하나 이상의 자성입자를 기판에 부착시키는 단계; 를

포함하는 것을 특징으로 하는 트랜지스터의 제조방법을 구비한다.

본 발명의 한 실시예에서, 트랜지스터의 제조방법은,

입자부착기 내부에 구비된 최소한 하나 이상의 자석핀이 구비된 테이블의 상부에 선택적 식각된 절연층이 구비된 웨이퍼를 위치시키는 단계, 및

하나 이상의 자성입자를 상기 입자부착기에 도입하는 단계, 및

상기 테이블에 구비된 최소한 하나 이상의 자석핀으로 인하여, 상기 선택적 식각된 절연층이 구비된 웨이퍼 상부에 하나 이상의 자성입자를 부착시키는 단계; 를

포함하는 것을 특징으로 하는 트랜지스터의 제조방법을 구비한다.

본 발명의 한 실시예에서, 트랜지스터의 제조방법은,

입자부착기 내부에 구비된 최소한 하나 이상의 자석핀이 구비된 테이블의 상부에 선택적 식각된 절연층이 구비된 웨이퍼를 위치시키는 단계, 및

하나 이상의 자성입자를 상기 입자부착기에 도입하는 단계, 및

상기 테이블에 구비된 최소한 하나 이상의 자석핀으로 인하여, 상기 선택적 식각된 절연층이 구비된 웨이퍼 상부에 하나 이상의 자성입자를 부착시키는 단계, 및

상기 하나 이상의 자성입자가 부착된 선택적 식각된 절연층이 구비된 웨이퍼 상부에 절연층을 형성하는 단계; 를

포함하는 것을 특징으로 하는 트랜지스터의 제조방법을 구비한다.

본 발명의 한 실시예에서, 트랜지스터의 제조방법은,

입자부착기 내부에 구비된 최소한 하나 이상의 자석핀이 구비된 테이블의 상부에 선택적 식각된 절연층이 구비된 웨이퍼를 위치시키는 단계, 및

입자부착기의 상부의 입자구비대에 하나 이상의 자성입자를 구비하고, 이를 불활성 기체를 이용하여 상기 선택적 식각된 절연층이 구비된 웨이퍼가 상부에 위치한 최소한 하나 이상의 자석핀이 구비된 테이블로 이동시키는 단계, 및

최소한 하나 이상의 자석핀이 구비된 테이블로 이동한 하나 이상의 자성입자는 상기 테이블에 구비된 최소한 하나 이상의 자석핀으로 인하여, 상기 선택적 식각된 절연층이 구비된 웨이퍼 표면에 부착되는 단계; 를

포함하는 것을 특징으로 하는 트랜지스터의 제조방법을 구비한다.

본 발명의 한 실시예에서, 트랜지스터의 제조방법은,

입자부착기 내부에 구비된 최소한 하나 이상의 자석핀이 구비된 테이블의 상부에 선택적 식각된 절연층이 구비된 웨이퍼를 위치시키는 단계, 및

입자부착기의 상부의 입자구비대에 하나 이상의 자성입자를 구비하고, 이를 불활성 기체를 이용하여 상기 선택적 식각된 절연층이 구비된 웨이퍼가 상부에 위치한 최소한 하나 이상의 자석핀이 구비된 테이블로 이동시키는 단계, 및

최소한 하나 이상의 자석핀이 구비된 테이블로 이동한 하나 이상의 자성입자는 상기 테이블에 구비된 최소한 하나 이상의 자석핀으로 인하여, 상기 선택적 식각된 절연층이 구비된 웨이퍼 표면에 부착되는 단계, 및

상기 선택적 식각된 절연층이 구비된 웨이퍼를 진공열증착기로 이동시켜 최소한 하나 이상의 자성입자가 부착되어 있는 선택적 식각된 절연층이 구비된 웨이퍼 표면 위로 절연층을 열층착방법을 통하여 증착시키는 단계; 를

포함하는 것을 특징으로 하는 트랜지스터의 제조방법을 구비한다.

본 발명의 한 실시예에서, 트랜지스터의 제조방법은,

마이크로인쇄장치 내부에 구비된 최소한 하나 이상의 자석핀이 구비된 테이블의 상부에 선택적 식각된 절연층이 구비된 웨이퍼를 위치시키는 단계, 및

마이크로인쇄장치에서 마이크로인쇄를 이용해 하나 이상의 자성입자가 포함된 용액을 상기 선택적 식각된 절연층이 구비된 웨이퍼에 인쇄하는 단계, 및

상기 선택적 식각된 절연층이 구비된 웨이퍼에 인쇄된 하나 이상의 자성입자는 상기 테이블에 구비된 최소한 하나 이상의 자석핀으로 인하여, 상기 선택적 식각된 절연층이 구비된 웨이퍼 표면에 부착되는 단계, 및

상기 선택적 식각된 절연층이 구비된 웨이퍼 표면에 부착된 최소한 하나 이상의 자성입자를 제외한 나머지 용액을 증발시키는 단계; 를

포함하는 것을 특징으로 하는 트랜지스터의 제조방법을 구비한다.

본 발명의 한 실시예에서, 트랜지스터의 제조방법은,

마이크로인쇄장치 내부에 구비된 최소한 하나 이상의 자석핀이 구비된 테이블의 상부에 선택적 식각된 절연층이 구비된 웨이퍼를 위치시키는 단계, 및

마이크로인쇄장치에서 마이크로인쇄를 이용해 하나 이상의 자성입자가 포함된 용액을 상기 선택적 식각된 절연층이 구비된 웨이퍼에 인쇄하는 단계, 및

상기 선택적 식각된 절연층이 구비된 웨이퍼에 인쇄된 하나 이상의 자성입자는 상기 테이블에 구비된 최소한 하나 이상의 자석핀으로 인하여, 상기 선택적 식각된 절연층이 구비된 웨이퍼 표면에 부착되는 단계, 및

상기 선택적 식각된 절연층이 구비된 웨이퍼 표면에 부착된 최소한 하나 이상의 자성입자를 제외한 나머지 용액을 증발시키는 단계, 및

상기 선택적 식각된 절연층이 구비된 웨이퍼를 진공열증착기로 이동시켜 최소한 하나 이상의 자성입자가 부착되어 있는 선택적 식각된 절연층이 구비된 웨이퍼 표면 위로 절연층을 열층착방법을 통하여 증착시키는 단계; 를

포함하는 것을 특징으로 하는 트랜지스터의 제조방법을 구비한다.

본 발명의 한 실시예에서, 하나 이상의 자성입자는 에어로졸 형태로 기판 상부에 부착되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 자석핀은 그래핀 굽힘 회로에 하나 이상의 자성입자가 구비되는 위치에 위치되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 자석핀은 하나 이상의 전자석핀인 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 하나 이상의 자석핀은 하나 이상의 영구자석핀인 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 자석핀은 사각형태를 구비할 수 있으나, 이에 한정되지는 않는다.

본 발명의 한 실시예에서, 선택적 식각된 절연층이 구비된 웨이퍼는 상기 웨이퍼에 한정되지는 않으며, 넓은 범위에서 기판을 의미할 수 있다.

본 발명의 한 실시예에서, 선택적 식각된 절연층이 구비된 웨이퍼는 기판을 의미할 수 있다.

본 발명의 한 실시예에서, 본 발명은 트랜지스터의 제조방법을 포함하여 구비되는 것; 을 특징으로 하는 전자부품을 구비한다.

본 발명의 한 실시예에서, 본 발명은 트랜지스터의 제조방법을 포함하는 것; 을 특징으로 하는 전자부품 제조방법을 구비한다.

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웨이퍼 결합 프로세스로 구비되는 트랜지스터

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본 발명의 한 실시예에서, 본 발명의 트랜지스터는

제 1 웨이퍼 상에 형성된 적어도 하나의 그래핀 굽힘 회로,

상기 그래핀 굽힘 회로를 둘러싸는 제 1 절연층 그리고 그래핀 굽힘 회로에서 연장되는 소스 및 드레인 컨택들을 갖는 제 1 웨이퍼; 및

제 2 웨이퍼에 형성된 장벽조정회로가 포함되는 CMOS디바이스층, 상기 장벽조정회로가 포함되는 CMOS디바이스층을 둘러싸는 제 2 절연층 그리고 상기 제 2 절연층을 통해 상기 장벽조정회로가 포함되는 CMOS디바이스층까지 연장되는 복수의 컨택들을 포함하되,

상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 제 1 절연층 및 상기 제 2 절연층 사이가 결합되고, 상기 장벽조정회로가 포함되는 CMOS디바이스층에 대한 복수의 컨택들은 상기 그래핀 굽힘 회로에 대한 상기 소스 및 드레인 컨택들과 결합되는 것; 을 특징으로 하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 제 2 웨이퍼는 하나 이상의 CMOS 배선, 구조들 및 디바이스들을 포함하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 제 1 웨이퍼는 절연 웨이퍼, 절연 상층(insulating overlayer)을 구비하는 웨이퍼, 중 선택되는 것을 포함하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는, 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 그리고 장벽조정회로가 포함되는 CMOS디바이스층에 대한 컨택들 각각은 구리를 포함하고, 제 1 웨이퍼 및 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들과 상기 장벽조정회로가 포함되는 CMOS디바이스층에 대한 복수의 컨택들 사이에 구리 대 구리 결합의 방식에 의해서 결합되는 것; 을 특징으로 하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는, 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 그리고 장벽조정회로가 포함되는 CMOS디바이스층에 대한 컨택들 각각은 알루미늄을 포함하고, 제 1 웨이퍼 및 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들과 상기 장벽조정회로가 포함되는 CMOS디바이스층에 대한 복수의 컨택들 사이에 알루미늄 대 알루미늄 결합의 방식에 의해서 결합되는 것; 을 특징으로 하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는, 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 그리고 장벽조정회로가 포함되는 CMOS디바이스층에 대한 컨택들 각각은 금을 포함하고, 제 1 웨이퍼 및 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들과 상기 장벽조정회로가 포함되는 CMOS디바이스층에 대한 복수의 컨택들 사이에 금 대 금 결합의 방식에 의해서 결합되는 것; 을 특징으로 하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는, 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 그리고 장벽조정회로가 포함되는 CMOS디바이스층에 대한 컨택들 각각은 정렬 구조를 포함하는 것; 을 특징으로 하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터에서, 제 1 절연층 및 제 2 절연층 사이가 결합되는 것은, 접착층을 구비하되, 상기 접착층은 접착제, 에폭시(epoxy)접착제, 초음파접착, 열접착, 열압착접착, 반도체 공정의 분위기 안에서 접착을 할 수 있는 공정에서 수행되는 접착, 중 선택되는 것으로 형성되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터에서, 제 1 웨이퍼 및 제 2 웨이퍼가 결합되는 것은 열압착접합이 수행되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터에서, 제 1 웨이퍼 및 제 2 웨이퍼가 결합되는 것은 열음파(Thermosonic)접합이 수행되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는, 웨이퍼 결합 프로세스 이후에, 제 2 웨이퍼 또는 제 1 웨이퍼에 하나 이상의 CMOS 배선, 구조들 및 디바이스들이 더 구비되는 것; 을 특징으로 하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는

제 1 웨이퍼 상에 형성된 적어도 하나의 그래핀 굽힘 회로,

상기 그래핀 굽힘 회로를 둘러싸는 제 1 절연층 그리고 그래핀 굽힘 회로에서 연장되는 소스 및 드레인 컨택들을 구비하고 상기 그래핀 굽힘 회로 상부에 장벽조정회로를 구비하고 장벽조정회로를 둘러싸는 제 2 절연층을 구비하는 제 1 웨이퍼; 및

제 2 웨이퍼에 형성된 CMOS 디바이스층, 상기 CMOS 디바이스층을 둘러싸는 제 3 절연층 그리고 상기 제 3 절연층을 통해 상기 CMOS 디바이스층까지 연장되는 복수의 컨택들을 포함하되,

상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 제 2 절연층 및 상기 제 3 절연층 사이가 결합되고, 상기 CMOS 디바이스층에 대한 복수의 컨택들은 상기 그래핀 굽힘 회로에 대한 상기 소스 및 드레인 컨택들 및 장벽조정회로와 결합되는 것; 을 특징으로 하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 제 2 웨이퍼는 하나 이상의 CMOS 배선, 구조들 및 디바이스들을 포함하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 제 1 웨이퍼는 절연 웨이퍼, 절연 상층(insulating overlayer)을 구비하는 웨이퍼, 중 선택되는 것을 포함하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는, 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 및 장벽조정회로 그리고 CMOS 디바이스층에 대한 컨택들 각각은 구리를 포함하고, 제 1 웨이퍼 및 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 및 장벽조정회로와 상기 CMOS 디바이스층에 대한 복수의 컨택들 사이에 구리 대 구리 결합의 방식에 의해서 결합되는 것; 을 특징으로 하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는, 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 및 장벽조정회로 그리고 CMOS 디바이스층에 대한 컨택들 각각은 알루미늄을 포함하고, 제 1 웨이퍼 및 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 및 장벽조정회로와 상기 CMOS 디바이스층에 대한 복수의 컨택들 사이에 알루미늄 대 알루미늄 결합의 방식에 의해서 결합되는 것; 을 특징으로 하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는, 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 및 장벽조정회로 그리고 CMOS 디바이스층에 대한 컨택들 각각은 금을 포함하고, 제 1 웨이퍼 및 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 및 장벽조정회로와 상기 CMOS 디바이스층에 대한 복수의 컨택들 사이에 금 대 금 결합의 방식에 의해서 결합되는 것; 을 특징으로 하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는, 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 및 장벽조정회로 그리고 CMOS 디바이스층에 대한 컨택들 각각은 정렬 구조를 포함하는 것; 을 특징으로 하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터에서, 제 2 절연층 및 제 3 절연층 사이가 결합되는 것은, 접착층을 구비하되, 상기 접착층은 접착제, 에폭시(epoxy)접착제, 초음파접착, 열접착, 열압착접착, 반도체 공정의 분위기 안에서 접착을 할 수 있는 공정에서 수행되는 접착, 중 선택되는 것으로 형성되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터에서, 제 1 웨이퍼 및 제 2 웨이퍼가 결합되는 것은 열압착접합이 수행되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터에서, 제 1 웨이퍼 및 제 2 웨이퍼가 결합되는 것은 열음파(Thermosonic)접합이 수행되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는, 웨이퍼 결합 프로세스 이후에, 제 2 웨이퍼 또는 제 1 웨이퍼에 하나 이상의 CMOS 배선, 구조들 및 디바이스들이 더 구비되는 것; 을 특징으로 하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는

제 1 웨이퍼 상에 형성된 적어도 하나의 그래핀 굽힘 회로,

상기 그래핀 굽힘 회로를 둘러싸는 제 1 절연층 그리고 그래핀 굽힘 회로에서 연장되는 소스 및 드레인 컨택들을 구비하는 제 1 웨이퍼; 및

제 2 웨이퍼에 형성된 CMOS 디바이스층, 상기 CMOS 디바이스층을 둘러싸는 제 2 절연층 그리고 상기 제 2 절연층 및 상기 CMOS 디바이스층까지 연장되는 복수의 컨택들을 포함하되,

상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 제 1 절연층 및 상기 제 2 절연층 사이가 결합되고, 상기 CMOS 디바이스층에 대한 복수의 컨택들은 상기 그래핀 굽힘 회로에 대한 상기 소스 및 드레인 컨택들과 결합되는 것, 및

상기 제 2 웨이퍼와 결합된 제 1 웨이퍼에 장벽조정회로가 구비되는 것; 을 특징으로 하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 제 2 웨이퍼와 결합된 제 1 웨이퍼는 적어도 하나의 장벽조정회로가 구비되고, 더하여, 하나 이상의 CMOS 배선, 구조들 및 디바이스들이 더 구비되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는,

제 1 웨이퍼가 제 2 웨이퍼와 결합 할 수 있도록 뒤집는 (flipping) 것을 포함하여 서로 결합되고,

상기 뒤집혀서 결합된 제 1 웨이퍼에 장벽조정회로를 구비하는 것; 을 특징으로 하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 제 2 웨이퍼는 하나 이상의 CMOS 배선, 구조들 및 디바이스들을 포함하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 제 1 웨이퍼는 절연 웨이퍼, 절연 상층(insulating overlayer)을 구비하는 웨이퍼, 중 선택되는 것을 포함하는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는, 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 그리고 CMOS 디바이스층에 대한 컨택들 각각은 구리를 포함하고, 제 1 웨이퍼 및 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들과 상기 CMOS 디바이스층에 대한 복수의 컨택들 사이에 구리 대 구리 결합의 방식에 의해서 결합되는 것; 을 특징으로 하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는, 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 그리고 CMOS 디바이스층에 대한 컨택들 각각은 알루미늄을 포함하고, 제 1 웨이퍼 및 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들과 상기 CMOS 디바이스층에 대한 복수의 컨택들 사이에 알루미늄 대 알루미늄 결합의 방식에 의해서 결합되는 것; 을 특징으로 하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는, 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 그리고 CMOS 디바이스층에 대한 컨택들 각각은 금을 포함하고, 제 1 웨이퍼 및 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들과 상기 CMOS 디바이스층에 대한 복수의 컨택들 사이에 금 대 금 결합의 방식에 의해서 결합되는 것; 을 특징으로 하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는, 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 그리고 CMOS 디바이스층에 대한 컨택들 각각은 정렬 구조를 포함하는 것; 을 특징으로 하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터에서, 제 1 절연층 및 제 2 절연층 사이가 결합되는 것은, 접착층을 구비하되, 상기 접착층은 접착제, 에폭시(epoxy)접착제, 초음파접착, 열접착, 열압착접착, 반도체 공정의 분위기 안에서 접착을 할 수 있는 공정에서 수행되는 접착, 중 선택되는 것으로 형성되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터에서, 제 1 웨이퍼 및 제 2 웨이퍼가 결합되는 것은 열압착접합이 수행되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터에서, 제 1 웨이퍼 및 제 2 웨이퍼가 결합되는 것은 열음파(Thermosonic)접합이 수행되는 것; 을 특징으로 한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는

제 1 웨이퍼 상에 형성된 적어도 하나의 그래핀 굽힘 회로,

상기 그래핀 굽힘 회로를 둘러싸는 제 1 절연층 그리고 그래핀 굽힘 회로에서 연장되는 소스 및 드레인 컨택들을 갖는 제 1 웨이퍼; 및

제 2 웨이퍼에 형성된 CMOS디바이스층, 상기 CMOS디바이스층을 둘러싸는 제 2 절연층 그리고 상기 제 2 절연층을 통해 상기 CMOS디바이스층까지 연장되는 복수의 컨택들 및 상기 제 2 절연층에 형성된 장벽조정회로를 포함하되,

상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 제 1 절연층 및 상기 제 2 절연층과 상기 제 2 절연층에 형성된 장벽조정회로의 사이가 결합되고, 상기 CMOS디바이스층에 대한 복수의 컨택들은 상기 그래핀 굽힘 회로에 대한 상기 소스 및 드레인 컨택들과 결합되는 것; 을 특징으로 하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 본 발명의 트랜지스터는

제 1 웨이퍼 상에 형성된 적어도 하나의 그래핀 굽힘 회로,

상기 그래핀 굽힘 회로를 둘러싸는 제 1 절연층 그리고 그래핀 굽힘 회로에서 연장되는 소스 및 드레인 컨택들을 갖는 제 1 웨이퍼; 및

제 2 웨이퍼에 형성된 CMOS디바이스층, 상기 CMOS디바이스층을 둘러싸는 제 2 절연층 그리고 상기 제 2 절연층을 통해 상기 CMOS디바이스층까지 연장되는 복수의 컨택들 및 상기 제 2 절연층에 형성된 장벽조정회로를 포함하되,

상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 제 1 절연층 및 상기 제 2 절연층의 사이가 결합되고, 상기 CMOS디바이스층에 대한 복수의 컨택들은 상기 그래핀 굽힘 회로에 대한 상기 소스 및 드레인 컨택들과 결합되는 것; 을 특징으로 하는 트랜지스터를 구비한다.

본 발명의 한 실시예에서, 본 발명에서 제시하는 '트랜지스터' 또는 '웨이퍼 결합 프로세스로 구비되는 트랜지스터'는 적어도 하나의 그래핀 굽힘 회로를 포함하는 트랜지스터를 의미하는 것이지만, 상기 '트랜지스터' 또는 '웨이퍼 결합 프로세스로 구비되는 트랜지스터'를 구비하는 과정에서 구비되는 하나 이상의 CMOS 배선, 구조들 및 디바이스들이 포함되는 것을 통합적으로 일컫는 트랜지스터를 의미할 수 있다.

본 발명의 한 실시예에서, 본 발명은 트랜지스터를 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비하는 것을 특징으로 하는 전자부품을 구비한다.

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트랜지스터

본 발명의 한 실시예에서, 그래핀의 하나 이상의 굽힘변형을 구비하여 전기의 On/Off를 조절하는 트랜지스터는 "(본 발명에서 제시하는 트랜지스터에서의 굽힘변형)"을 구비할 수 있다. 상기 (본 발명에서 제시하는 트랜지스터에서의 굽힘변형)은 아래와 같이 설명됩니다.

(001-001). Fermi level(페르미레벨)

(001-001-01). 페르미 레벨은 전자를 위한 총 화학 포텐셜 (또는 전자를 위한 전기 화학 포텐셜(electrochemical potential))이며, 일반적으로 μ 또는 EF 로 표시됩니다.

(001-001-02). 페르미 레벨에 대한 정확한 이해는 다음과 같이 설명됩니다, 그것은 전기적인 특성을 결정하는 과정에서 전자 밴드 구조(electronic band structure)가 어떻게 관련되는지, 또한 그것은 전자회로(electronic circuit)에서 전압 및 전하(charge)의 흐름이 어떻게 관련되는지, 에 관한 고체 물리학의 이해에 필수적입니다.

밴드 구조 그림(band structure picture)에서, 페르미 레벨은 열역학적 평형 상태(thermodynamic equilibrium)에서 에너지 레벨이 어떤 주어진 시간(any given time)에서 50%의 점유 될 확률을 가질것인 전자의 가상의 에너지 레벨(hypothetical energy level)인 것으로 간주 될 수 있습니다.

(001-001-03). 페르미 레벨은 반드시 실제의 에너지 레벨(actual energy level)에 대응하지 않으며(절연체의 페르미 레벨은 밴드 갭(band gap)에 놓여 있습니다(lies)), 심지어 밴드 구조(band structure)의 존재를 요구하지도 않습니다.

(001-001-04). 그럼에도 불구하고, 페르미 레벨은 정확하게 열역학량( thermodynamic quantity)으로 정의되며, 페르미 레벨의 차이는 전압계(voltmeter)로 간단히 측정 할 수 있습니다.

(001-002). 페르미 레벨과 전압

(001-002-01). 전자회로(electronic circuit)의 과도하게 단순화 된 설명으로는 전류(electric currents)가 정전기 전위(electrostatic potential)의 차이에 의해 구동되는 것으로 설명합니다, 그러나 이것은 정확하게 사실이 아닙니다.

(001-002-02). 분명히, 정전기 전위(electrostatic potential)가 물질(material)의 전하(charge)의 흐름에 영향을 미치는 유일한 요인은 아닙니다. 파울리 반발력(Pauli repulsion) 및 열 효과(thermal effects) 또한 중요한 역할을 합니다.

(001-002-03). 사실, 전자 회로에서 측정 한 "전압"이라고 하는 양(quantity)은 단순히 전자(페르미 레벨)를 위한 화학 포텐셜(chemical potential)에 관한 것입니다.

(001-002-04). 전압계(voltmeter)의 리드(leads)가 회로의 두 지점에 연결되어 있는 경우, 표시되는 전압은 한 지점에서 다른 지점으로 흐르는 전하의 작은 양을 허용함으로써, 단위 전하 당(per unit charge) 얻을 수 있는 전체 작업의 측정입니다.

(001-002-05). 신체(body)의 페르미 레벨(Fermi level)은 그것에 전자를 추가(add an electron)하는 데 필요한 작업을 표현하거나, 또는 동등하게 전자를 제거(removing an electron)함으로써 얻어진 작업을 표현합니다.

(001-002-06). 따라서, 전자 회로에서, 두 지점 "A"와 "B"사이의 전압에서 관찰 된 차이(VA-VB)는 페르미 레벨에 대응하는 차이 (μA-μB)와 관련되어 정확히 아래의 공식으로 설명됩니다,

(001-002-07). 여기서 -e 는 전자 충전(electron charge) 입니다.

(001-002-08). 간단한 경로가 제공되는 경우 위의 논의에서 그것은 전자가 높은 μ 의 신체에서 낮은 μ 로 움직일 것이다는 것을 알 수 있습니다.

(001-002-09). 전자의 이 흐름은 낮은 μ 가 증가하는 원인이 될 수 있고(충전(charging) 또는 다른 반발력 영향(other repulsion effects) 때문에), 마찬가지로 높은 μ가 감소하게 되는 원인이 될 수 있습니다.

(001-002-10). 결국,μ는 두 기관(both bodies)에서 동일한 값으로 정착(settle down)할 것입니다.

(001-002-11). 이것은 전자 회로에 관한 중요한 사실로 이어집니다.(아래설명) :

(001-002-12). 열역학적 평형 상태(thermodynamic equilibrium)에서 전자 회로(electronic circuit)는, 그것의 접속 부분에 걸쳐서(throughout) 일정한 페르미 레벨(constant Fermi level)을 갖을 것입니다.

(001-002-13). 이것은 또한 임의의 두 점(any two points) 사이의 전압(전압계로 측정)이 평형 상태(equilibrium)에서 0(zero) 이 될 것을 의미합니다.

(001-002-14). 여기에서 열역학적 평형 상태(thermodynamic equilibrium)는 회로가 내부적으로 연결되고(internally connected), 어떤 배터리(any batteries) 또는 다른 전력 소스(other power sources), 및 어떤 온도 변동(any variations in temperature)도 포함하지 말아야 할 것을 요구합니다.

(001-003-01). 페르미 레벨과 밴드 구조

(001-003-02). 금속 및 반 금속에서 페르미 레벨 EF는 적어도 하나의 밴드 안에 놓여있습니다(lies). 절연체 및 반도체는 페르미 레벨이 밴드 갭 안에 있습니다, 그러나 반도체에서 전자(electrons) 또는 정공(holes)과 함께 열적으로 채워지는(thermally populated) 페르미 레벨은 밴드에 충분히 가까이 있습니다.

(001-003-03). 고체의 밴드 이론에서, 전자는 ε 로 각각 표시되는 단일 입자 에너지 고유 상태(single-particle energy eigenstates)로 구성된 밴드의 점유(occupy) 시리즈로 여겨집니다.

(001-003-04). 비록 단일 입자 픽쳐(single particle picture)가 근사치이긴 하지만, 그것은 전자 행동(electronic behaviour)의 이해를 크게 단순화하며, 그것이 올바르게 적용될 때 전체적으로 올바른 결과를 제공합니다.

(001-003-05). 페르미-디랙 분포(Fermi-Dirac distribution)

는 (열역학적 평형 상태에서) 전자가 스테이트(state)를 갖는 에너지 ε 를 차지할 확률을 제공합니다.

(001-003-06). 그 대신에, 그것은 파울리 배타 원리(Pauli exclusion principle)에 의해 부과 된 제한을 주어 그 스테이트(state)를 차지할 전자의 평균 수를 제공합니다:

(001-003-07). 여기서 T 는 절대 온도(absolute temperature), K 는 볼츠만 상수(Boltzmann's constant)를 의미합니다.

(001-003-08). 만약 스테이트(state)가 페르미 레벨 (ε = μ)에 있다면, 이 스테이트(state)는 어떤 주어진 시간(any given time)에 50%의 점유 될 확률을 가질 것입니다.

(001-003-09). 물질의 밴드 구조(material's band structure) 내에서 μ의 위치(location)는 물질의 전기적 행동(electrical behaviour)을 결정하는데 중요합니다.

(001-003-09-1). 절연체에서, μ 는 전류를 수행 할 수 있는 어떤 스테이트(state)에서 멀리 떨어진, 큰 밴드 갭 내에 자리 잡고 있습니다(lies).

(001-003-09-2). 금속, 반 금속(semimetal)에서, μ는 비편재화된 밴드(delocalized band) 내에 자리 잡고 있습니다. 다수의 스테이트(state)들의 인근의 μ는 열적으로 활성화되고(thermally active) 쉽게 전류(current)를 수행(carry)합니다.

(001-003-09-3). 도핑 된(lightly doped) 반도체에서, μ 는 밴드 가장자리(band edge)에 충분히 가깝습니다. 그래서 μ는 해당 밴드 가장자리(band edge) 근처에 상주하는 열적으로 여기 된(thermally excited) 캐리어의 희석 수(dilute number)에 있습니다.

(001-003-10). 반도체와 반 금속에서 밴드 구조와 관련되는 μ의 위치(position)는 일반적으로 도핑(doping) 또는 게이팅(gating)에 의해 상당한 정도로(significant degree) 제어 할 수 있습니다.

(001-003-11). 본 발명에서 제시하는 트랜지스터의 구조 및 그래핀과 전기적으로 연결되는 전기전도성 물질의 회로 구성 또는 드레인전극의 구성에 상기 이론들은 유용하게 사용될 수 있습니다......

(001-004-01). 매개 변수

(001-004-02). 페르미 - 디랙 분포 함수(Fermi-Dirac distribution function)는 다음과 같이 표현합니다.

(001-004-03).

는 활성 전하 캐리어(active charge carriers)의 개수 뿐만 아니라 더하여 그들의 일반적인 운동 에너지(kinetic energy)에 직접적인 연관이 있으며, 따라서 그것은 (전기 전도도(electrical conductivity)와 같은) 물질(material)의 지역 특성(local properties)을 결정하는데 직접 관련됩니다.

(001-004-04). 본 발명에서 제시하는 트랜지스터의 구조에 상기 이론은 유용하게 사용될 수 있습니다......

(002-001-01). Bending(굽힘)

(002-002-01). Plate(플레이트)의 굽힘변형

(002-002-02). 변위를 강조하는 얇은 판의 변형

(002-003-01). Kirchhoff-Love theory of plates(플레이트의 키르히 호프 - 사랑 이론) 형태

(002-003-02). 키르히 호프 - 사랑 형태의 가정은

(002-003-02-1-1). 중립면(mid-surface)에 수직인 직선(straight lines normal)은 변형 후 직선을 유지합니다.

(002-003-02-1-2). 중립면(mid-surface)에 수직인 직선(straight lines normal)은 변형 후 중립면(mid-surface)에 수직(normal)을 유지합니다.

(002-003-02-1-3). 판의 두께는 변형 동안 변경되지 않습니다.

(002-003-02-2). 얇은 곡면판의 탄성 풀이에서 계산상 두는 가정.

① 두께의 신축은 없고, 변형 전의 중립면에 대한 수직선은 변형 후도 직선을 유지하며, 변형 후의 중립면에 대한 수직선이 됩니다.

② 두께 방향의 두께가 작으므로 t/R를 포함하는 항을 생략할 수 있으므로

σZ=0 τZ1=0, τZ2=τ2Z=0

(002-004-01). Mindlin-Reissner theory of plates(플레이트의 민들린-라이스너 이론) 형태

(002-004-02). 이 이론의 특별한 가정은 중립면(mid-surface)에 수직(normals)은 변형 후 직선(straight) 및 비 신축성(inextensible)을 유지합니다. 그러나 반드시 중립면(mid-surface)에 수직(normals)인 것만은 아닙니다.

(002-004-03). 본 발명의 한 실시예에서, Plate(플레이트)의 굽힘변형은 본 발명에서 제시하는, Kirchhoff-Love theory of plates(플레이트의 키르히 호프 - 사랑 이론) 형태, Mindlin-Reissner theory of plates(플레이트의 민들린-라이스너 이론) 형태, 중 선택되는 형태를 포함한다.

(002-004-04). 그래핀은 면으로 이루어진 물질입니다, 그래핀에 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것은 그래핀에 힘을 가합니다. 그러면 그래핀은 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것의 형상대로 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것을 면으로 감싸게 됩니다. 점이 아니라 면으로 접하게 됩니다. 이런 그래핀의 얇은 막의 변형은 Mindlin-Reissner theory of plates(플레이트의 민들린-라이스너 이론) 형태로 그래핀의 변형을 가장 잘 설명할 수 있습니다.

(002-004-05). 참고적으로 상기 Mindlin-Reissner theory of plates(플레이트의 민들린-라이스너 이론) 형태에 대한 자세한 설명을 기술하면, 상기 기술하는 그래핀의 변형에 대한 충분한 보충설명이 될 수 있으나, 당업자에게는 널리 알려져 있고 따라서 여기서는 더 이상 설명하지 않습니다.

(002-005-01). 본 발명의 한 실시예에서, 동적 Plate(플레이트)의 굽힘변형 은 Dynamics of Thin Kirchhoff plates(얇은 키르히 호프 플레이트의 역학) 형태를 포함한다.

(002-006-01). Dynamics of Thin Kirchhoff plates(얇은 키르히 호프 플레이트의 역학) 형태

(002-006-02). 플레이트의 동적 이론(dynamic theory of plates)은 플레이트(plates)의 전파(propagation of waves)를 결정하고, 정상파(standing waves) 진동 모드(vibration modes)를 적용합니다.

(002-007). 본 발명에서 제시하는 트랜지스터에 상기 기술된 설명들은 유용하게 사용될 수 있습니다.

, 로 구성되는 상기 설명하는 (001-001) 내지 (002-007) 중 하나 이상 선택되는 것을 구비할 수 있되, (a). 상기 (001-001) 내지 (002-007) 중 하나 이상 선택되는 것의 설명의 의미, (b). 일반적으로 통용되는 상기 (001-001) 내지 (002-007) 중 하나 이상 선택되는 것에 대한 의미, (c). 상기 (001-001) 내지 (002-007) 중 하나 이상 선택되는 것의 기술된 설명, 설명의 전체적 범위, 설명의 부분적 범위, 중 선택되는 것, (d). 상기 (001-001) 내지 (002-007) 중 하나 이상 선택되는 것의 기술된 범위, 로 구성되는 상기 (a) 내지 (d) 중 하나 이상 선택되는 것을 구비할 수 있다.

본 발명의 한 실시예에서, 영률(Young's modulus)은 아래와 같이 설명되는 것을 구비할 수 있다.

(001-1). 영률 E 는 응력 - 변형 곡선(stress-strain curve)의 탄성 (초기(initial), 선형(linear)) 부분의 신장 변형(extensional strain)에 의해 인장 응력(tensile stress)을 나눔으로써 계산 될 수 있습니다.

여기에서,

(001-2). E 는　영률 (탄성 계수(modulus of elasticity))입니다,

(001-3). F 는　긴장 상태(under tension)에서 물체(object)에 가해지는(exerted on) 힘(force)입니다,

(001-4). A₀ 는 힘이 적용되는 원래의 단면적(original cross-sectional area)입니다

(001-5). ΔL는 물체 변경(object changes)의 길이의 양(amount)입니다

(001-6). L₀ 는 물체의 원래 길이입니다.

(002). 늘어나거나 수축되는 물질에 의해 가해지는 힘　

(002-1). 물질의 영률(Young's modulus of a material)은 특정 변형률(specific strain)에서 가해지는 힘을 계산하는데 사용될 수 있습니다.(변형이 된 그래핀이나 그래핀이 포함된 다층상태의 변형에서 발휘되는 힘-그래핀 또는 그래핀이 포함된 다층상태의 하나 이상의 구성요소(층)을 각각 계산하여 풀이할 수 있습니다)

(002-2). F 는 ΔL에 의해 수축(contracted)할때 또는 늘어나게(stretched) 될 때, 물질에 의해 가해지는 힘입니다.

(002-3). 후크의 법칙(Hooke's law)은 이상적인 스프링(ideal spring)의 강성(stiffness)을 설명하는 이 공식에서 파생 될 수 있습니다:

(002-4). 그것은 포화 상태(saturation)에 오는 곳

과

입니다.

(003). 탄성 위치 에너지(Elastic potential energy)(변형이 된 그래핀이나 그래핀이 포함된 다층상태의 변형에서 구비되는 탄성 위치 에너지-그래핀 또는 그래핀이 포함된 다층상태의 하나 이상의 구성요소(층)을 각각 계산하여 풀이할 수 있습니다)

(003-1). 저장된 탄성 위치 에너지는 L 에 대하여 이 식의 적분(integral)에 의해 주어집니다:

(003-2). 여기서　Ue는　탄성 위치 에너지(elastic potential energy)입니다.

(003-3). 단위 부피 당(per unit volume) 탄성 위치 에너지는 다음과 같습니다:

(003-4). 여기서　

는 물질(material)의 변형(strain)입니다

(003-5). 이 공식은 또한 후크의 법칙의 적분(integral)으로 표현 될 수 있습니다:

(004). 본 발명에서 제시하는 트랜지스터에 상기 기술된 설명들은 유용하게 사용될 수 있습니다.

, 로 구성되는 상기 설명하는 (001-1) 내지 (004) 중 하나 이상 선택되는 것을 구비할 수 있되, (a). 상기 (001-1) 내지 (004)중 하나 이상 선택되는 것의 설명의 의미, (b). 일반적으로 통용되는 상기 (001-1) 내지 (004)중 하나 이상 선택되는 것에 대한 의미, (c). 상기 (001-1) 내지 (004)중 하나 이상 선택되는 것의 기술된 설명, 설명의 전체적 범위, 설명의 부분적 범위, 중 선택되는 것, (d). 상기 (001-1) 내지 (004)중 하나 이상 선택되는 것의 기술된 범위, 로 구성되는 상기 (a) 내지 (d) 중 하나 이상 선택되는 것을 구비할 수 있다.

본 발명의 한 실시예에서, electron tunneling graphene transistor(전자 터널링 그래핀 트랜지스터), graphene single electron transistor(그래핀 단일 전자 트랜지스터)는 아래와 같이 설명되는 것을 구비할 수 있다.

(001). electron tunneling graphene transistor(전자 터널링 그래핀 트랜지스터)

(001-1). 터널 접합(tunnel junction)은 가장 간단한 형태로, 그래핀과 드레인전극간의 사이에 구비되는 얇은 절연 배리어(층)(thin insulating barrier)를 의미합니다.

(001-2). 고전 전기 역학의 법칙에 따르면, 전류가 절연 장벽을 통과 할 수 없습니다.

(001-3). 그러나 양자 역학의 법칙에 따르면, 다른쪽면에 도달하는 배리어의 한쪽면에 있는 전자에 대한 무가 되지 않는(nonvanishing) (0보다 큰) 확률이 있습니다.(참고적으로 양자 터널링(quantum tunnelling)에 대한 자세한 설명을 기술하면, 상기 기술하는 설명에 대한 충분한 보충설명이 될 수 있으나, 당업자에게는 널리 알려져 있고 따라서 여기서는 더 이상 설명하지 않습니다)

(001-4). 바이어스 전압(bias voltage)이 인가되는(applied) 경우, 이것은 전류가 있을 것이며, 추가 효과를 무시하는 것을 의미합니다, 터널링 전류(tunnelling current)가 바이어스 전압에 비례(proportional)할 것입니다.

(001-5). 전기적인 관점(electrical terms)에서, 터널 접합(tunnel junction)은 오믹 저항(ohmic resistor)으로 알려진 일정한 저항(constant resistance)을 갖는 저항(resistor)처럼 행동합니다.

(001-6). 저항(resistance)은 장벽 두께(barrier thickness)에 기하 급수적으로(exponentially) 의존합니다.(본 발명에서는 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하여, 그래핀과 드레인전극과의 사이에 구비되는 절연층의 거리(두께)가 수(several) 나노 미터 수준으로 조절되는 것으로 이해할 수 있습니다.)

(001-7). 조절된 장벽의 두께(barrier thicknesses)는 수(several) 나노 미터에 있습니다.

(001-8). 따라서, 두 도체(그래핀과 드레인전극)의 사이에 구비되는 조절된 절연층(조절된 장벽의 두께)은 저항(resistance)을 가질 뿐만 아니라, 유한한 커패시턴스(finite capacitance)로 해석될 수 있습니다.

(001-9). 조절된 절연층(조절된 장벽의 두께)은 이러한 맥락에서 유전체(dielectric)라고 합니다, 조절된 절연층(조절된 장벽의 두께)는 커패시터(capacitor)처럼 행동합니다(behaves).

(001-10). 전기 전하(electrical charge)의 불연속성(discreteness) 때문에, 조절된 절연층(조절된 장벽의 두께)을 통한 전류는 정확히 하나의 전자(one electron)가 터널 장벽(tunnel barrier)을 통해 통과하는(터널하는) 일련의 이벤트입니다.(우리는 두 개의 전자가 동시에(simultaneously) 터널하는 cotunneling(동시터널링)을 무시합니다(neglect))

(001-11). 조절된 절연층(조절된 장벽의 두께) 커패시터는 터널링 전자(tunnelling electron)에 의해 하나의 기본 전하량(one elementary charge)로 충전합니다(charged), 그것은 전압 상승(voltage buildup)을 일으킵니다(

),　여기서 e 는　기본 전하량(elementary charge)　1.6 x 10　^-19　쿨롱(coulomb)을 의미하며,　및　

는 조절된 절연층(조절된 장벽의 두께)의 커패시턴스(capacitance)를 의미합니다.　

(001-12). 커패시턴스가 매우 작은 경우, 전압 상승(voltage buildup)은 터널링으로부터 다른 전자를 방지하기에(prevent) 충분히 클 수 있습니다.

(001-13-1). 본 발명의 한 실시예에서, 본 발명의 전자 터널링 그래핀 트랜지스터는 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되, 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 거리(두께)가 수(several) 나노 미터 수준으로 조절되는 것으로 이해할 수 있습니다.

(001-13-2). 본 발명의 한 실시예에서, 본 발명의 전자 터널링 그래핀 트랜지스터는 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 변형 자유 층과 절연층을 구비한 형태에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되, (a). 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층이 드레인전극과 접하고, 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 절연층의 거리(두께)가 수(several) 나노 미터 수준으로 조절되는 것, (b). 하나 이상의 그래핀과 드레인전극의 사이에 구비되는 수(several) 나노 미터 수준의 절연층이 드레인전극과 접하게 되는 것, 로 구성되는 상기 (a) 내지 (b) 중 선택되는 것을 구비합니다. 여기서, 변형 자유 층은 에어층, 진공층, 중 선택되는 층을 의미합니다. 또는 에어공간, 진공공간, 중 선택되는 공간을 의미할 수 있습니다.

(001-13-3). 본 발명의 한 실시예에서, 본 발명의 전자 터널링 그래핀 트랜지스터는 (1). 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 절연층을 구비한 형태, (2). 하나 이상의 그래핀과 드레인전극이 비동일 평면을 구비하고 사이에 변형 자유 층과 절연층을 구비한 형태, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 형태를 구비합니다. 본 발명의 한 실시예에서, 상기 (1)의 형태는 상기 (2)의 형태를 포함하는 의미로 해석될 수 있습니다.

(001-14). 본 발명에서 제시하는 전자 터널링 그래핀 트랜지스터에 상기 기술된 설명들은 유용하게 사용될 수 있습니다.

(002). graphene single electron transistor(그래핀 단일 전자 트랜지스터)

(002-1). 쿨롱 봉쇄(Coulomb blockade)의 효과가 관찰 될 수 있는 간단한 장치는 소위 싱글 일렉트론 트랜지스터(single electron transistor)라고 불립니다.

(002-2). 그래핀 단일 전자 트랜지스터는 섬(island)으로 알려진 낮은 자체 커패시턴스(low self-capacitance)인 하나의 공통 전극(one common electrode)에 터널 접합을 통해 연결된 드레인(전기전도성 물질)과 절연층으로 구비(또는 접합)되는 소스(그래핀)로 구성되는 두 개의 전극으로 구성됩니다. 본 발명의 한 실시예에서, 섬 전극은 섬으로 알려진 낮은 자체 커패시턴스(low self-capacitance) 및 터널 접합 및 절연층을 통합하여 의미할 수 있습니다.

(002-3). 블로킹 상태(blocking state)에서 액세스 가능하지 않은 에너지 레벨(energy levels)는 소스 접점(source contact)에서 전자의 터널링 범위(tunneling range) 밖에 있습니다.

(002-4). 섬 전극(island electrode)에 있는 모든 에너지 레벨은 낮은 에너지와 함께 점유하고 있습니다.

(002-5). 양의 전압(positive voltage)이 게이트 전극(본 발명에서 설명하는 교차되는 장벽조정회로)에 인가되면(applied) 섬 전극의 에너지 레벨이 낮아집니다.

(002-5-1-1). 전자(1행동), 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 상부에 구비된 그래핀을, 그래핀 상부에 구비된 절연층과 함께 하나 이상의 굽힘변형을 구비(2행동), 전자가 섬 전극에 터널(3행동), 이전에(previously) 공석 에너지 레벨(vacant energy level)을 점유합니다(occupying).

(002-5-1-2). 거기서부터 할 수 있습니다. 터널이 드레인 전극(drain electrode)에 위치 (4행동). 전자가 드레인 전극의 페르미 레벨에 도달합니다(reaches)(5행동).

(002-5-2). 본 발명의 한 실시예에서, 본 발명의 그래핀 단일 전자 트랜지스터는 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되, 하나 이상의 그래핀과 섬 전극과의 사이에 구비되는 절연층의 거리(두께)가 수(several) 나노 미터 수준으로 조절되는 것으로 이해할 수 있습니다.

(002-5-3). 본 발명의 한 실시예에서, 본 발명의 그래핀 단일 전자 트랜지스터는 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 변형 자유 층과 절연층의 순서로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태에서, 하나 이상의 Piezo(피에조)물질, 자성입자, 전하를갖는입자, 중 선택되는 것이 하나 이상의 그래핀과 절연층을 하나 이상의 굽힘변형으로 구비하되, (a). 하나 이상의 그래핀과 섬 전극과의 사이에 구비되는 절연층이 섬 전극과 접하고, 하나 이상의 그래핀과 섬 전극과의 사이에 구비되는 절연층의 거리(두께)가 수(several) 나노 미터 수준으로 조절되는 것, (b). 하나 이상의 그래핀과 섬 전극과의 사이에 구비되는 수(several) 나노 미터 수준의 절연층이 섬 전극과 접하게 되는 것, 로 구성되는 상기 (a) 내지 (b) 중 선택되는 것을 구비합니다. 여기서, 변형 자유 층은 에어층, 진공층, 중 선택되는 층을 의미합니다. 또는 에어공간, 진공공간, 중 선택되는 공간을 의미할 수 있습니다.

(002-5-4). 본 발명의 한 실시예에서, 본 발명의 그래핀 단일 전자 트랜지스터는 (1). 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 절연층으로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태, (2). 하나의 공통 섬 전극에 터널 접합을 통해 연결된 드레인전극과 변형 자유 층과 절연층의 순서로 연결되는 하나 이상의 그래핀으로 구성되는 두 개의 전극으로 구성된 형태, 로 구성되는 상기 (1) 내지 (2) 중 선택되는 형태를 구비합니다. 본 발명의 한 실시예에서, 상기 (1)의 형태는 상기 (2)의 형태를 포함하는 의미로 해석될 수 있습니다.

(002-6). 본 발명에서 제시하는 그래핀 단일 전자 트랜지스터에 상기 기술된 설명들은 유용하게 사용될 수 있습니다.

, 로 구성되는 상기 설명하는 (001) 내지 (002-6) 중 하나 이상 선택되는 것을 구비할 수 있되, (a). 상기 (001) 내지 (002-6)중 하나 이상 선택되는 것의 설명의 의미, (b). 일반적으로 통용되는 상기 (001) 내지 (002-6)중 하나 이상 선택되는 것에 대한 의미, (c). 상기 (001) 내지 (002-6)중 하나 이상 선택되는 것의 기술된 설명, 설명의 전체적 범위, 설명의 부분적 범위, 중 선택되는 것, (d). 상기 (001) 내지 (002-6)중 하나 이상 선택되는 것의 기술된 범위, 로 구성되는 상기 (a) 내지 (d) 중 하나 이상 선택되는 것을 구비할 수 있다.

여기서, "기술되다" 는 "대상이나 과정의 내용과 특징이 있는 그대로 열거되거나 기재되어 서술되다"를 의미한다.

본 발명은 상위 그룹, 그룹, 그룹의 범위, 그룹의 하위 범위, 그룹의 포함 범위로 기술되었다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 일면에서 상세하게 기술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 일면에서 상세하게 기술되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.

본 발명에 특별히 기술된 것보다, 일반적으로 알려진 방법, 일반적으로 알려진 수학식, 일반적으로 알려진 법칙, 일반적으로 알려진 설명, 일반적으로 알려진 장치, 일반적으로 알려진 장치 소자, 일반적으로 알려진 재료, 일반적으로 알려진 순서 및 일반적으로 알려진 기술은 불필요한 실험에 의지하지 않고 넓게 드러나 있는 본 발명의 실시예에 적용될 수 있다. 여기서 기술된 방법, 장치, 장치 소자, 재료, 순서 그리고 특히 기술적으로 동일하게 알려진 기술은 의도되지 않게 본 발명의 실시예에 적용될 수 있다.

본 발명이 속하는 기술분야에서 통상의 지식을 가진자는 일반적으로 알려진 방법, 일반적으로 알려진 수학식, 일반적으로 알려진 법칙, 일반적으로 알려진 설명, 일반적으로 알려진 장치, 일반적으로 알려진 장치 소자, 일반적으로 알려진 재료, 일반적으로 알려진 순서 및 일반적으로 알려진 기술등 과도한 설명에 의지하지 않고도 본 발명이 실현가능하다는 것을 알 수 있을 것이다.

여기서 채용된 용어 및 표현들은 발명의 상세한 설명의 용어로써 사용되나 의미를 제한하는 것은 아니며, 설명되거나 도시된 특징의 용어나 표현을 제한할 의도는 없다. 다만, 본 발명의 청구된 범위 안에서 다양한 변형들이 가능하다. 그러므로, 본 발명이 몇몇 바람직한 실시예들에 의해 기술되었음에도 불구하고 대표적 실시예 및 선택적 특징들, 여기서 기술된 개념의 수정 및 변화가 종래 기술등에 의해 재분류될 수 있다고 이해될 수 있으며, 이러한 수정 및 변화들은 첨부된 청구항에 의해 정의된 바와 같이 본 발명의 범위 안에서 고려될 수 있다.

본 발명의 한 실시예에서, 제공된 특정 실시예는 본 발명의 유용한 실시예의 예시이고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자라면 본 발명이 장치들, 구성요소들, 방법단계들의 변화를 사용하여 수행되어질 수 있다는 점을 이해할 수 있을 것이다.

본 발명이 속하는 기술분야에서 통상의 지식을 가진자라면 본 발명의 한 실시예에서, 본 발명의 특정 실시예가 다양한 선택적 구성 및 방법 및 단계들을 포함하여 사용될 수 있다는 점을 이해할 수 있을 것이다.

본 발명의 한 실시예에서, 상위 그룹이 기술될 때, 상기 상위 그룹에 포함 가능한 개별 멤버들 및 상기 상위 그룹에 포함 가능한 하위 그룹 조합은, 상기 상위 그룹의 기술된 범위 안에서 사용되어질 수 있다. 따라서, 본 발명의 한 실시예에서, 상위 그룹이 기술될 때, 그것은 포함 가능한 하위 그룹 조합 및 그룹의 개별 멤버들이 사용되어질 수 있는 것으로 고려될 수 있다. 또한, 본 발명의 한 실시예에서, 상위 그룹이 기술될 때, 상기 상위 그룹에 포함 가능한 개별 멤버들 및 상기 상위 그룹에 포함 가능한 하위 그룹 조합은 상기 상위 그룹의 기술된 범위 안에서 사용되어질 수 있는 것으로 고려될 수 있다.

부가적으로, 다른 설명이 필요하지 않은 경우, 본 발명의 한 실시예에서, 제시된 물질의 변형물은 기술된 바에 의해 망라되는 것으로 의도될 수 있다. 예를 들어, 자석은 자석, 자석 입자, 자석 나노 입자, 중 선택되는 것으로 대체될 수 있는 것으로 이해될 수 있다.

본 발명의 한 실시예에서, 단수로 설명된 것은 복수를 의미할 수 있다. 예를들어, 자성입자는 하나 이상의 자성입자를 의미할 수 있으며, 그래핀은 하나 이상의 그래핀층(들)을 의미할 수 있다.

본 발명의 한 실시예에서, 제조공정이 제시될 때, 상기 제조공정은 1회 이상 수행되는 제조공정을 의미할 수 있다. 예를들어, 증착은 1회 이상의 증착을 의미할 수 있다.

여기서 기술되거나 설명된 구성요소의 물질이나 구성요소의 구체적인 명칭은 본 발명이 속하는 기술분야의 일반적 기술을 가진자가 같은 구성요소의 물질이나 구성요소의 구체적인 명칭을 다르게 부를 수도 있는 점에서 임의의 예시로서 불려질 수 있다. 따라서, 여기서 기술되거나 설명된 구성요소의 물질이나 구성요소의 구체적인 명칭은 기술된 본 발명의 전반적인 내용을 토대로 이해되어져야 한다.

_

본 발명의 한 실시예에서, 본 발명의 기술되거나 설명된 그룹의 조합은 달리 언급되지 않더라도 본 발명을 실시하기 위하여 사용되어질 수 있다.

본 발명의 한 실시예에서, 본 발명의 상위그룹내에 포함 가능한 기술되거나 설명된 그룹의 조합은 달리 언급되지 않더라도 본 발명의 상위그룹내에서 사용되어질 수 있다.

본 발명의 한 실시예에서, 기술되거나 설명된 그룹의 범위가 상세하게 주어질 때 뿐만 아니라 상기 기술되거나 설명된 그룹의 범위에 포함 가능한 개별 값은 상기 기술되거나 설명된 그룹의 범위에서 사용되어질 수 있다.

본 발명의 한 실시예에서, 기술되거나 설명된 그룹의 범위가 상세하게 주어질 때 뿐만 아니라 상기 기술되거나 설명된 그룹의 범위에 포함 가능한 그룹의 조합은 상기 기술되거나 설명된 그룹의 범위에서 사용되어질 수 있다.

본 발명의 한 실시예에서, 기술되거나 설명된 그룹의 범위가 상세하게 주어질 때 뿐만 아니라 상기 기술되거나 설명된 그룹의 범위에 포함 가능한 그룹은 상기 기술되거나 설명된 그룹의 범위에서 사용되어질 수 있다.

_

본 발명의 한 실시예에서, 기술되거나 설명된 구성요소의 등가적으로 알려진 구성요소 또는 변형물은 달리 언급되지 않더라도 의도되지 않게 본 발명을 실시하기 위하여 사용되어질 수 있다.

본 발명에서, 청구된 청구항에 포함가능한 기술된 그룹 또는 포함가능한 기술된 그룹의 설명의 범위는 상기 청구된 청구항에는 나타나지 않을 수 있다고 고려될 수 있다.

본 발명의 한 실시예에서, 본 발명의 내용은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자의 레벨에서 설명되었다. 더하여, 중요한 조합이 청구된 때, 본 발명의 한 실시예에서, 제공되는 Piezo(피에조)물질은 출원인의 종래 기술에서 활용가능하고 알려진 Piezo(피에조)물질의 여러 형태가 여기서 청구된 중요한 조합에 의도되지 않게 포함된 것으로 이해될 수 있다. 또한, 중요한 조합이 청구된 때, 본 발명의 한 실시예에서, 제공되는 전하를갖는입자는 출원인의 종래 기술에서 활용가능하고 알려진 전하를갖는입자의 여러 형태가 여기서 청구된 중요한 조합에 의도되지 않게 포함된 것으로 이해될 수 있다. 또한, 중요한 조합이 청구된 때, 본 발명의 한 실시예에서, 제공되는 자성입자는 출원인의 종래 기술에서 활용가능하고 알려진 자성입자의 여러 형태가 여기서 청구된 중요한 조합에 의도되지 않게 포함된 것으로 이해될 수 있다.

본 발명의 한 실시예에서, 그룹, 그룹의 범위, 그룹의 하위 범위, 그룹의 포함 범위로 기술된 설명은, 포함 가능한 본 발명의 상위 그룹의 설명의 범위내에서 실현될 수 있다.

본 발명이 속하는 기술분야에서 통상의 지식을 가진자는 본 발명을 실시하기 위한 다양한 방법들이 과도한 실험에 기대지 않고도 본 발명의 실시에 채용될 수 있다는 것을 알 수 있을 것이다.

또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자는 본 발명에서 그룹, 그룹의 범위, 그룹의 하위 범위, 그룹의 포함 범위로 기술된 설명이 충분히 포함 가능한 본 발명의 상위 그룹의 실시에 채용될 수 있다는 것을 알 수 있을 것이다.

이상, 본 발명을 상세하게 설명하였으나, 본 발명은 상기 내용에 한정되지 않으며, 여러 가지 다양한 형태로 변형될 수 있다. 또한, 본 발명은 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.

또한, 적당하게 도식적으로 설명된 본 발명은 예시적인 것에 불과하며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

본 발명의 한 실시예에서, 본 발명에서 기술된 재료들 및 방법들과 등가적으로 알려진 임의의 재료들 및 방법들은 의도되지 않게 본 발명의 한 실시예에, 사용되어질 수 있다.............................

10 : 기판 또는 기판층
31 : 금속층
32 : 그래핀
100 : 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것의 운동방향을 의미한다.
110 : 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것을 의미한다.
200 : 하나 이상의 그래핀을 의미한다.
300 : 본 발명의 한 실시예에서, 300은 전기전도성 물질을 의미할 수 있다. 본 발명의 한 실시예에서, 300은 금속 또는 도체를 의미할 수 있다. 본 발명의 한 실시예에서, 300은 다층상태의 300을 의미할 수 있다. 본 발명의 한 실시예에서, 300은 드레인전극을 의미할 수 있다. 본 발명의 한 실시예에서, 하나 이상의 자성입자, 전하를갖는입자, 중 선택되는 것이 하나 이상의 그래핀을 하나 이상의 굽힘변형으로 구비하여, 전자의 이동으로 연결되는 회로를 의미 할 수 있다.
400 : 도면에서 도시되어 있는 빗금쳐져 있는 400은 그래핀 회로와 교차되는 장벽조정회로를 의미한다.
600 : 빈공간을 의미한다. 본 발명의 한 실시예에서, 상기 빈공간은 진공층, Air층(에어층), 중 선택되는 층을 의미한다.
1000 : 전극핀
1001 : 전극핀
1100 : 자석핀
1200 : 선택적 식각된 절연층이 구비된 웨이퍼
1300 : 하전된 나노입자
1400 : 자성입자
1500 : 입자부착기 내부에 구비된 테이블
2000a, 2000b : 최소한 하나 이상의 전극핀이 구비된 테이블
2001a, 2001b, 2001c : 최소한 하나 이상의 전극핀이 구비된 웨이퍼(기판)
2100a, 2100b : 최소한 하나 이상의 자석핀이 구비된 테이블

Claims (71)

1. 트랜지스터에서, 상기 트랜지스터는:
   제 1 웨이퍼 상에 형성된 적어도 하나의 그래핀 굽힘 회로,
   상기 그래핀 굽힘 회로를 둘러싸는 제 1 절연층 그리고 그래핀 굽힘 회로에서 연장되는 소스 및 드레인 컨택들을 갖는 제 1 웨이퍼; 및
   제 2 웨이퍼에 형성된 장벽조정회로가 포함되는 CMOS디바이스층, 상기 장벽조정회로가 포함되는 CMOS디바이스층을 둘러싸는 제 2 절연층 그리고 상기 제 2 절연층을 통해 상기 장벽조정회로가 포함되는 CMOS디바이스층까지 연장되는 복수의 컨택들을 포함하되,
   상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 제 1 절연층 및 상기 제 2 절연층 사이가 결합되고, 상기 장벽조정회로가 포함되는 CMOS디바이스층에 대한 복수의 컨택들은 상기 그래핀 굽힘 회로에 대한 상기 소스 및 드레인 컨택들과 결합되는 것; 을
   특징으로 하는 트랜지스터
2. 청구항 1 항에 있어서,
   상기 제 2 웨이퍼는 하나 이상의 CMOS 배선, 구조들 및 디바이스들을 포함하는 것; 을
   특징으로 하는 트랜지스터
3. 청구항 1 항에 있어서,
   상기 제 1 웨이퍼는 절연 웨이퍼, 절연 상층(insulating overlayer)을 구비하는 웨이퍼, 중 선택되는 것을 포함하는 것; 을
   특징으로 하는 트랜지스터
4. 청구항 1 항에 있어서,
   상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 그리고 상기 장벽조정회로가 포함되는 CMOS디바이스층에 대한 컨택들 각각은 구리를 포함하고, 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들과 상기 장벽조정회로가 포함되는 CMOS디바이스층에 대한 복수의 컨택들 사이에 구리 대 구리 결합의 방식에 의해서 결합되는 것; 을
   특징으로 하는 트랜지스터
5. 청구항 1 항에 있어서,
   상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 그리고 상기 장벽조정회로가 포함되는 CMOS디바이스층에 대한 컨택들 각각은 알루미늄을 포함하고, 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들과 상기 장벽조정회로가 포함되는 CMOS디바이스층에 대한 복수의 컨택들 사이에 알루미늄 대 알루미늄 결합의 방식에 의해서 결합되는 것; 을
   특징으로 하는 트랜지스터
6. 청구항 1 항에 있어서,
   상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 그리고 상기 장벽조정회로가 포함되는 CMOS디바이스층에 대한 컨택들 각각은 금을 포함하고, 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들과 상기 장벽조정회로가 포함되는 CMOS디바이스층에 대한 복수의 컨택들 사이에 금 대 금 결합의 방식에 의해서 결합되는 것; 을
   특징으로 하는 트랜지스터
7. 청구항 1 항에 있어서,
   상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 그리고 상기 장벽조정회로가 포함되는 CMOS디바이스층에 대한 컨택들 각각은 정렬 구조를 포함하는 것; 을
   특징으로 하는 트랜지스터
8. 청구항 1 항에 있어서,
   상기 제 1 절연층 및 상기 제 2 절연층 사이가 결합되는 것은
   접착층을 구비하되,
   상기 접착층은 접착제, 에폭시(epoxy)접착제, 초음파접착, 열접착, 열압착접착, 반도체 공정의 분위기 안에서 접착을 할 수 있는 공정에서 수행되는 접착, 중 선택되는 것으로 형성되는 것; 을
   특징으로 하는 트랜지스터
9. 청구항 1 항에 있어서,
   상기 제 1 웨이퍼 및 상기 제 2 웨이퍼가 결합되는 것은
   열압착접합이 수행되는 것; 을
   특징으로 하는 트랜지스터
10. 청구항 1 항에 있어서,
    상기 제 1 웨이퍼 및 상기 제 2 웨이퍼가 결합되는 것은
    열음파(Thermosonic)접합이 수행되는 것; 을
    특징으로 하는 트랜지스터
    
11. 트랜지스터에서, 상기 트랜지스터는:
    제 1 웨이퍼 상에 형성된 적어도 하나의 그래핀 굽힘 회로,
    상기 그래핀 굽힘 회로를 둘러싸는 제 1 절연층 그리고 그래핀 굽힘 회로에서 연장되는 소스 및 드레인 컨택들을 구비하고 상기 그래핀 굽힘 회로 상부에 장벽조정회로를 구비하고 장벽조정회로를 둘러싸는 제 2 절연층을 구비하는 제 1 웨이퍼; 및
    제 2 웨이퍼에 형성된 CMOS 디바이스층, 상기 CMOS 디바이스층을 둘러싸는 제 3 절연층 그리고 상기 제 3 절연층을 통해 상기 CMOS 디바이스층까지 연장되는 복수의 컨택들을 포함하되,
    상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 제 2 절연층 및 상기 제 3 절연층 사이가 결합되고, 상기 CMOS 디바이스층에 대한 복수의 컨택들은 상기 그래핀 굽힘 회로에 대한 상기 소스 및 드레인 컨택들 및 장벽조정회로와 결합되는 것; 을
    특징으로 하는 트랜지스터
12. 청구항 11 항에 있어서,
    상기 제 2 웨이퍼는 하나 이상의 CMOS 배선, 구조들 및 디바이스들을 포함하는 것; 을
    특징으로 하는 트랜지스터
13. 청구항 11 항에 있어서,
    상기 제 1 웨이퍼는 절연 웨이퍼, 절연 상층(insulating overlayer)을 구비하는 웨이퍼, 중 선택되는 것을 포함하는 것; 을
    특징으로 하는 트랜지스터
14. 청구항 11 항에 있어서,
    상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 및 장벽조정회로 그리고 상기 CMOS 디바이스층에 대한 컨택들 각각은 구리를 포함하고, 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 및 장벽조정회로와 상기 CMOS 디바이스층에 대한 복수의 컨택들 사이에 구리 대 구리 결합의 방식에 의해서 결합되는 것; 을
    특징으로 하는 트랜지스터
15. 청구항 11 항에 있어서,
    상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 및 장벽조정회로 그리고 상기 CMOS 디바이스층에 대한 컨택들 각각은 알루미늄을 포함하고, 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 및 장벽조정회로와 상기 CMOS 디바이스층에 대한 복수의 컨택들 사이에 알루미늄 대 알루미늄 결합의 방식에 의해서 결합되는 것; 을
    특징으로 하는 트랜지스터
16. 청구항 11 항에 있어서,
    상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 및 장벽조정회로 그리고 상기 CMOS 디바이스층에 대한 컨택들 각각은 금을 포함하고, 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 및 장벽조정회로와 상기 CMOS 디바이스층에 대한 복수의 컨택들 사이에 금 대 금 결합의 방식에 의해서 결합되는 것; 을
    특징으로 하는 트랜지스터
17. 청구항 11 항에 있어서,
    상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 및 장벽조정회로 그리고 상기 CMOS 디바이스층에 대한 컨택들 각각은 정렬 구조를 포함하는 것; 을
    특징으로 하는 트랜지스터
18. 청구항 11 항에 있어서,
    상기 제 2 절연층 및 상기 제 3 절연층 사이가 결합되는 것은
    접착층을 구비하되,
    상기 접착층은 접착제, 에폭시(epoxy)접착제, 초음파접착, 열접착, 열압착접착, 반도체 공정의 분위기 안에서 접착을 할 수 있는 공정에서 수행되는 접착, 중 선택되는 것으로 형성되는 것; 을
    특징으로 하는 트랜지스터
19. 청구항 11 항에 있어서,
    상기 제 1 웨이퍼 및 상기 제 2 웨이퍼가 결합되는 것은
    열압착접합이 수행되는 것; 을
    특징으로 하는 트랜지스터
20. 청구항 11 항에 있어서,
    상기 제 1 웨이퍼 및 상기 제 2 웨이퍼가 결합되는 것은
    열음파(Thermosonic)접합이 수행되는 것; 을
    특징으로 하는 트랜지스터
    
21. 트랜지스터에서, 상기 트랜지스터는:
    제 1 웨이퍼 상에 형성된 적어도 하나의 그래핀 굽힘 회로,
    상기 그래핀 굽힘 회로를 둘러싸는 제 1 절연층 그리고 그래핀 굽힘 회로에서 연장되는 소스 및 드레인 컨택들을 구비하는 제 1 웨이퍼; 및
    제 2 웨이퍼에 형성된 CMOS 디바이스층, 상기 CMOS 디바이스층을 둘러싸는 제 2 절연층 그리고 상기 제 2 절연층 및 상기 CMOS 디바이스층까지 연장되는 복수의 컨택들을 포함하되,
    상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 제 1 절연층 및 상기 제 2 절연층 사이가 결합되고, 상기 CMOS 디바이스층에 대한 복수의 컨택들은 상기 그래핀 굽힘 회로에 대한 상기 소스 및 드레인 컨택들과 결합되는 것, 및
    상기 제 2 웨이퍼와 결합된 제 1 웨이퍼에 장벽조정회로가 구비되는 것; 을
    특징으로 하는 트랜지스터
22. 청구항 21 항에 있어서,
    상기 제 2 웨이퍼와 결합된 제 1 웨이퍼는 적어도 하나의 장벽조정회로가 구비되고,
    더하여, 하나 이상의 CMOS 배선, 구조들 및 디바이스들이 더 구비되는 것; 을
    특징으로 하는 트랜지스터
23. 청구항 21 항에 있어서,
    상기 제 2 웨이퍼는 하나 이상의 CMOS 배선, 구조들 및 디바이스들을 포함하는 것; 을
    특징으로 하는 트랜지스터
24. 청구항 21 항에 있어서,
    상기 제 1 웨이퍼는 절연 웨이퍼, 절연 상층(insulating overlayer)을 구비하는 웨이퍼, 중 선택되는 것을 포함하는 것; 을
    특징으로 하는 트랜지스터
25. 청구항 21 항에 있어서,
    상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 그리고 상기 CMOS 디바이스층에 대한 컨택들 각각은 구리를 포함하고, 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들과 상기 CMOS 디바이스층에 대한 복수의 컨택들 사이에 구리 대 구리 결합의 방식에 의해서 결합되는 것; 을
    특징으로 하는 트랜지스터
26. 청구항 21 항에 있어서,
    상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 그리고 상기 CMOS 디바이스층에 대한 컨택들 각각은 알루미늄을 포함하고, 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들과 상기 CMOS 디바이스층에 대한 복수의 컨택들 사이에 알루미늄 대 알루미늄 결합의 방식에 의해서 결합되는 것; 을
    특징으로 하는 트랜지스터
27. 청구항 21 항에 있어서,
    상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 그리고 상기 CMOS 디바이스층에 대한 컨택들 각각은 금을 포함하고, 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들과 상기 CMOS 디바이스층에 대한 복수의 컨택들 사이에 금 대 금 결합의 방식에 의해서 결합되는 것; 을
    특징으로 하는 트랜지스터
28. 청구항 21 항에 있어서,
    상기 그래핀 굽힘 회로에 대한 소스 및 드레인 컨택들 그리고 상기 CMOS 디바이스층에 대한 컨택들 각각은 정렬 구조를 포함하는 것; 을
    특징으로 하는 트랜지스터
29. 청구항 21 항에 있어서,
    상기 제 1 절연층 및 상기 제 2 절연층 사이가 결합되는 것은
    접착층을 구비하되,
    상기 접착층은 접착제, 에폭시(epoxy)접착제, 초음파접착, 열접착, 열압착접착, 반도체 공정의 분위기 안에서 접착을 할 수 있는 공정에서 수행되는 접착, 중 선택되는 것으로 형성되는 것; 을
    특징으로 하는 트랜지스터
30. 청구항 21 항에 있어서,
    상기 제 1 웨이퍼 및 상기 제 2 웨이퍼가 결합되는 것은
    열압착접합이 수행되는 것; 을
    특징으로 하는 트랜지스터
31. 청구항 21 항에 있어서,
    상기 제 1 웨이퍼 및 상기 제 2 웨이퍼가 결합되는 것은
    열음파(Thermosonic)접합이 수행되는 것; 을
    특징으로 하는 트랜지스터
    
32. 트랜지스터에서, 상기 트랜지스터는:
    제 1 웨이퍼 상에 형성된 적어도 하나의 그래핀 굽힘 회로,
    상기 그래핀 굽힘 회로를 둘러싸는 제 1 절연층 그리고 그래핀 굽힘 회로에서 연장되는 소스 및 드레인 컨택들을 갖는 제 1 웨이퍼; 및
    제 2 웨이퍼에 형성된 CMOS디바이스층, 상기 CMOS디바이스층을 둘러싸는 제 2 절연층 그리고 상기 제 2 절연층을 통해 상기 CMOS디바이스층까지 연장되는 복수의 컨택들 및 상기 제 2 절연층에 형성된 장벽조정회로를 포함하되,
    상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 제 1 절연층 및 상기 제 2 절연층과 상기 제 2 절연층에 형성된 장벽조정회로의 사이가 결합되고, 상기 CMOS디바이스층에 대한 복수의 컨택들은 상기 그래핀 굽힘 회로에 대한 상기 소스 및 드레인 컨택들과 결합되는 것; 을
    특징으로 하는 트랜지스터
    
33. 트랜지스터에서, 상기 트랜지스터는:
    제 1 웨이퍼 상에 형성된 적어도 하나의 그래핀 굽힘 회로,
    상기 그래핀 굽힘 회로를 둘러싸는 제 1 절연층 그리고 그래핀 굽힘 회로에서 연장되는 소스 및 드레인 컨택들을 갖는 제 1 웨이퍼; 및
    제 2 웨이퍼에 형성된 CMOS디바이스층, 상기 CMOS디바이스층을 둘러싸는 제 2 절연층 그리고 상기 제 2 절연층을 통해 상기 CMOS디바이스층까지 연장되는 복수의 컨택들 및 상기 제 2 절연층에 형성된 장벽조정회로를 포함하되,
    상기 제 1 웨이퍼 및 상기 제 2 웨이퍼는 상기 제 1 절연층 및 상기 제 2 절연층의 사이가 결합되고, 상기 CMOS디바이스층에 대한 복수의 컨택들은 상기 그래핀 굽힘 회로에 대한 상기 소스 및 드레인 컨택들과 결합되는 것; 을
    특징으로 하는 트랜지스터
    
34. 청구항 1 항 또는 청구항 11 항 또는 청구항 21 항 또는 청구항 32 항 또는 청구항 33 항에 따른 트랜지스터를 하나 이상 1차원적, 2차원적, 3차원적, 중 선택되는 것으로 하나 이상 구비하는 것을 특징으로 하는 전자부품
    
35. 트랜지스터의 제조방법에 있어서,
    최소한 하나 이상의 전극핀이 구비된 테이블의 상부에 기판을 위치시키는 단계, 및
    상기 기판에 절연층을 형성하기 전 또는 절연층을 형성하는 도중에 상기 테이블에 구비된 최소한 하나 이상의 전극핀에 전압을 인가하여, 하전된 나노입자를 기판에 부착시키는 단계; 를
    포함하는 것을 특징으로 하는 트랜지스터의 제조방법
    
36. 트랜지스터의 제조방법에 있어서,
    입자부착기 내부에 구비된 최소한 하나 이상의 전극핀이 구비된 테이블의 상부에 선택적 식각된 절연층이 구비된 웨이퍼를 위치시키는 단계, 및
    하전된 나노입자를 상기 입자부착기에 도입하는 단계, 및
    상기 테이블에 구비된 최소한 하나 이상의 전극핀에 전압을 인가하여 상기 선택적 식각된 절연층이 구비된 웨이퍼 상부에 하전된 나노입자를 부착시키는 단계; 를
    포함하는 것을 특징으로 하는 트랜지스터의 제조방법
    
37. 트랜지스터의 제조방법에 있어서,
    입자부착기 내부에 구비된 최소한 하나 이상의 전극핀이 구비된 테이블의 상부에 선택적 식각된 절연층이 구비된 웨이퍼를 위치시키는 단계, 및
    하전된 나노입자를 상기 입자부착기에 도입하는 단계, 및
    상기 테이블에 구비된 최소한 하나 이상의 전극핀에 전압을 인가하여 상기 선택적 식각된 절연층이 구비된 웨이퍼 상부에 하전된 나노입자를 부착시키는 단계, 및
    상기 하전된 나노입자가 부착된 선택적 식각된 절연층이 구비된 웨이퍼 상부에 절연층을 형성하는 단계; 를
    포함하는 것을 특징으로 하는 트랜지스터의 제조방법
    
38. 트랜지스터의 제조방법에 있어서,
    스파크증착장치 내부에 구비된 최소한 하나 이상의 전극핀이 구비된 테이블의 상부에 선택적 식각된 절연층이 구비된 웨이퍼를 위치시키는 단계, 및
    스파크증착장치의 상부에 위치한 입자발생기에서 스파크 방전을 이용해 하전된 나노입자를 발생시키고, 이를 불활성 기체를 이용하여 상기 선택적 식각된 절연층이 구비된 웨이퍼가 상부에 위치한 최소한 하나 이상의 전극핀이 구비된 테이블로 이동시키는 단계, 및
    최소한 하나 이상의 전극핀이 구비된 테이블로 이동한 하전된 나노입자는 상기 하전된 나노입자와 반대 극이 인가되어 있는 최소한 하나 이상의 전극핀으로 인하여, 상기 선택적 식각된 절연층이 구비된 웨이퍼 표면에 부착되는 단계; 를
    포함하는 것을 특징으로 하는 트랜지스터의 제조방법
    
39. 트랜지스터의 제조방법에 있어서,
    스파크증착장치 내부에 구비된 최소한 하나 이상의 전극핀이 구비된 테이블의 상부에 선택적 식각된 절연층이 구비된 웨이퍼를 위치시키는 단계, 및
    스파크증착장치의 상부에 위치한 입자발생기에서 스파크 방전을 이용해 하전된 나노입자를 발생시키고, 이를 불활성 기체를 이용하여 상기 선택적 식각된 절연층이 구비된 웨이퍼가 상부에 위치한 최소한 하나 이상의 전극핀이 구비된 테이블로 이동시키는 단계, 및
    최소한 하나 이상의 전극핀이 구비된 테이블로 이동한 하전된 나노입자는 상기 하전된 나노입자와 반대 극이 인가되어 있는 최소한 하나 이상의 전극핀으로 인하여, 상기 선택적 식각된 절연층이 구비된 웨이퍼 표면에 부착되는 단계, 및
    상기 선택적 식각된 절연층이 구비된 웨이퍼를 진공열증착기로 이동시켜 하전된 입자가 부착되어 있는 선택적 식각된 절연층이 구비된 웨이퍼 표면 위로 절연층을 열층착방법을 통하여 증착시키는 단계; 를
    포함하는 것을 특징으로 하는 트랜지스터의 제조방법
    
40. 트랜지스터의 제조방법에 있어서,
    마이크로인쇄장치 내부에 구비된 최소한 하나 이상의 전극핀이 구비된 테이블의 상부에 선택적 식각된 절연층이 구비된 웨이퍼를 위치시키는 단계, 및
    마이크로인쇄장치에서 마이크로인쇄를 이용해 하전된 나노입자가 포함된 용액을 상기 선택적 식각된 절연층이 구비된 웨이퍼에 인쇄하는 단계, 및
    상기 선택적 식각된 절연층이 구비된 웨이퍼에 인쇄된 하전된 나노입자는 반대 극이 인가되어 있는 최소한 하나 이상의 전극핀으로 인하여, 상기 선택적 식각된 절연층이 구비된 웨이퍼 표면에 부착되는 단계, 및
    상기 선택적 식각된 절연층이 구비된 웨이퍼 표면에 부착된 하전된 입자를 제외한 나머지 용액을 증발시키는 단계; 를
    포함하는 것을 특징으로 하는 트랜지스터의 제조방법
    
41. 트랜지스터의 제조방법에 있어서,
    마이크로인쇄장치 내부에 구비된 최소한 하나 이상의 전극핀이 구비된 테이블의 상부에 선택적 식각된 절연층이 구비된 웨이퍼를 위치시키는 단계, 및
    마이크로인쇄장치에서 마이크로인쇄를 이용해 하전된 나노입자가 포함된 용액을 상기 선택적 식각된 절연층이 구비된 웨이퍼에 인쇄하는 단계, 및
    상기 선택적 식각된 절연층이 구비된 웨이퍼에 인쇄된 하전된 나노입자는 반대 극이 인가되어 있는 최소한 하나 이상의 전극핀으로 인하여, 상기 선택적 식각된 절연층이 구비된 웨이퍼 표면에 부착되는 단계, 및
    상기 선택적 식각된 절연층이 구비된 웨이퍼 표면에 부착된 하전된 입자를 제외한 나머지 용액을 증발시키는 단계, 및
    상기 선택적 식각된 절연층이 구비된 웨이퍼를 진공열증착기로 이동시켜 하전된 입자가 부착되어 있는 선택적 식각된 절연층이 구비된 웨이퍼 표면 위로 절연층을 열층착방법을 통하여 증착시키는 단계; 를
    포함하는 것을 특징으로 하는 트랜지스터의 제조방법
    
42. 청구항 35 항 내지 청구항 37 항 중 어느 한 항에 있어서,
    상기 하전된 나노입자는 에어로졸 형태로 부착되는 것; 을
    특징으로 하는 트랜지스터의 제조방법
    
43. 청구항 35 항 내지 청구항 41 항 중 어느 한 항에 있어서,
    상기 전극핀은
    그래핀 굽힘 회로에 하나 이상의 전하를갖는입자가 구비되는 위치에 위치되는 것; 을
    특징으로 하는 트랜지스터의 제조방법
    
44. 청구항 35 항 내지 청구항 37 항 중 어느 한 항에 있어서,
    상기 하나 이상의 전극핀은
    하전된 나노입자와 반대 극이 되도록 전압이 인가되는 것; 을
    특징으로 하는 트랜지스터의 제조방법
    
45. 청구항 36 항 내지 청구항 41 항 중 어느 한 항에 있어서,
    상기 선택적 식각된 절연층이 구비된 웨이퍼 대신에 기판을 위치시키는 것; 을
    특징으로 하는 트랜지스터의 제조방법
    
46. 트랜지스터의 제조방법에 있어서,
    테이블의 상부에 최소한 하나 이상의 전극핀이 구비된 기판을 위치시키는 단계, 및
    상기 최소한 하나 이상의 전극핀이 구비된 기판에 절연층을 형성하기 전 또는 절연층을 형성하는 도중에 상기 최소한 하나 이상의 전극핀에 전압을 인가하여, 하전된 나노입자를 기판에 부착시키는 단계; 를
    포함하는 것을 특징으로 하는 트랜지스터의 제조방법
    
47. 트랜지스터의 제조방법에 있어서,
    입자부착기 내부에 구비된 테이블의 상부에 최소한 하나 이상의 전극핀이 구비된 웨이퍼를 위치시키는 단계, 및
    하전된 나노입자를 상기 입자부착기에 도입하는 단계, 및
    상기 최소한 하나 이상의 전극핀에 전압을 인가하여 상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼 상부에 하전된 나노입자를 부착시키는 단계; 를
    포함하는 것을 특징으로 하는 트랜지스터의 제조방법
    
48. 트랜지스터의 제조방법에 있어서,
    입자부착기 내부에 구비된 테이블의 상부에 최소한 하나 이상의 전극핀이 구비된 웨이퍼를 위치시키는 단계, 및
    하전된 나노입자를 상기 입자부착기에 도입하는 단계, 및
    상기 하나 이상의 전극핀에 전압을 인가하여 상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼 상부에 하전된 나노입자를 부착시키는 단계, 및
    상기 하전된 나노입자가 부착된 최소한 하나 이상의 전극핀이 구비된 웨이퍼 상부에 절연층을 형성하는 단계; 를
    포함하는 것을 특징으로 하는 트랜지스터의 제조방법
    
49. 트랜지스터의 제조방법에 있어서,
    스파크증착장치 내부에 구비된 테이블의 상부에 최소한 하나 이상의 전극핀이 구비된 웨이퍼를 위치시키는 단계, 및
    스파크증착장치의 상부에 위치한 입자발생기에서 스파크 방전을 이용해 하전된 나노입자를 발생시키고, 이를 불활성 기체를 이용하여 상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼가 상부에 위치한 테이블로 이동시키는 단계, 및
    테이블로 이동한 하전된 나노입자는 상기 하전된 나노입자와 반대 극이 인가되어 있는 최소한 하나 이상의 전극핀으로 인하여, 상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼 표면에 부착되는 단계; 를
    포함하는 것을 특징으로 하는 트랜지스터의 제조방법
    
50. 트랜지스터의 제조방법에 있어서,
    스파크증착장치 내부에 구비된 테이블의 상부에 최소한 하나 이상의 전극핀이 구비된 웨이퍼를 위치시키는 단계, 및
    스파크증착장치의 상부에 위치한 입자발생기에서 스파크 방전을 이용해 하전된 나노입자를 발생시키고, 이를 불활성 기체를 이용하여 상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼가 상부에 위치한 테이블로 이동시키는 단계, 및
    테이블로 이동한 하전된 나노입자는 상기 하전된 나노입자와 반대 극이 인가되어 있는 최소한 하나 이상의 전극핀으로 인하여, 상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼 표면에 부착되는 단계, 및
    상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼를 진공열증착기로 이동시켜 하전된 입자가 부착되어 있는 최소한 하나 이상의 전극핀이 구비된 웨이퍼 표면 위로 절연층을 열층착방법을 통하여 증착시키는 단계; 를
    포함하는 것을 특징으로 하는 트랜지스터의 제조방법
    
51. 트랜지스터의 제조방법에 있어서,
    마이크로인쇄장치 내부에 구비된 테이블의 상부에 최소한 하나 이상의 전극핀이 구비된 웨이퍼를 위치시키는 단계, 및
    마이크로인쇄장치에서 마이크로인쇄를 이용해 하전된 나노입자가 포함된 용액을 상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼에 인쇄하는 단계, 및
    상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼에 인쇄된 하전된 나노입자는 반대 극이 인가되어 있는 최소한 하나 이상의 전극핀으로 인하여, 상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼 표면에 부착되는 단계, 및
    상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼 표면에 부착된 하전된 입자를 제외한 나머지 용액을 증발시키는 단계; 를
    포함하는 것을 특징으로 하는 트랜지스터의 제조방법
    
52. 트랜지스터의 제조방법에 있어서,
    마이크로인쇄장치 내부에 구비된 테이블의 상부에 최소한 하나 이상의 전극핀이 구비된 웨이퍼를 위치시키는 단계, 및
    마이크로인쇄장치에서 마이크로인쇄를 이용해 하전된 나노입자가 포함된 용액을 상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼에 인쇄하는 단계, 및
    상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼에 인쇄된 하전된 나노입자는 반대 극이 인가되어 있는 최소한 하나 이상의 전극핀으로 인하여, 상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼 표면에 부착되는 단계, 및
    상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼 표면에 부착된 하전된 입자를 제외한 나머지 용액을 증발시키는 단계, 및
    상기 최소한 하나 이상의 전극핀이 구비된 웨이퍼를 진공열증착기로 이동시켜 하전된 입자가 부착되어 있는 최소한 하나 이상의 전극핀이 구비된 웨이퍼 표면 위로 절연층을 열층착방법을 통하여 증착시키는 단계; 를
    포함하는 것을 특징으로 하는 트랜지스터의 제조방법
    
53. 청구항 46 항 내지 청구항 48 항 중 어느 한 항에 있어서,
    상기 하전된 나노입자는 에어로졸 형태로 부착되는 것; 을
    특징으로 하는 트랜지스터의 제조방법
    
54. 청구항 46 항 내지 청구항 52 항 중 어느 한 항에 있어서,
    상기 전극핀은
    그래핀 굽힘 회로에 하나 이상의 전하를갖는입자가 구비되는 위치에 위치되는 것; 을
    특징으로 하는 트랜지스터의 제조방법
    
55. 청구항 46 항 내지 청구항 48 항 중 어느 한 항에 있어서,
    상기 하나 이상의 전극핀은
    하전된 나노입자와 반대 극이 되도록 전압이 인가되는 것; 을
    특징으로 하는 트랜지스터의 제조방법
    
56. 청구항 47 항 내지 청구항 52 항 중 어느 한 항에 있어서,
    상기 하나 이상의 전극핀이 구비된 웨이퍼 대신에 하나 이상의 전극핀이 구비된 기판을 위치시키는 것; 을
    특징으로 하는 트랜지스터의 제조방법
    
57. 트랜지스터의 제조방법에 있어서,
    최소한 하나 이상의 자석핀이 구비된 테이블의 상부에 기판을 위치시키는 단계, 및
    상기 기판에 절연층을 형성하기 전 또는 절연층을 형성하는 도중에 상기 테이블에 구비된 최소한 하나 이상의 자석핀으로 인하여, 하나 이상의 자성입자를 기판에 부착시키는 단계; 를
    포함하는 것을 특징으로 하는 트랜지스터의 제조방법
    
58. 트랜지스터의 제조방법에 있어서,
    입자부착기 내부에 구비된 최소한 하나 이상의 자석핀이 구비된 테이블의 상부에 선택적 식각된 절연층이 구비된 웨이퍼를 위치시키는 단계, 및
    하나 이상의 자성입자를 상기 입자부착기에 도입하는 단계, 및
    상기 테이블에 구비된 최소한 하나 이상의 자석핀으로 인하여, 상기 선택적 식각된 절연층이 구비된 웨이퍼 상부에 하나 이상의 자성입자를 부착시키는 단계; 를
    포함하는 것을 특징으로 하는 트랜지스터의 제조방법
    
59. 트랜지스터의 제조방법에 있어서,
    입자부착기 내부에 구비된 최소한 하나 이상의 자석핀이 구비된 테이블의 상부에 선택적 식각된 절연층이 구비된 웨이퍼를 위치시키는 단계, 및
    하나 이상의 자성입자를 상기 입자부착기에 도입하는 단계, 및
    상기 테이블에 구비된 최소한 하나 이상의 자석핀으로 인하여, 상기 선택적 식각된 절연층이 구비된 웨이퍼 상부에 하나 이상의 자성입자를 부착시키는 단계, 및
    상기 하나 이상의 자성입자가 부착된 선택적 식각된 절연층이 구비된 웨이퍼 상부에 절연층을 형성하는 단계; 를
    포함하는 것을 특징으로 하는 트랜지스터의 제조방법
    
60. 트랜지스터의 제조방법에 있어서,
    입자부착기 내부에 구비된 최소한 하나 이상의 자석핀이 구비된 테이블의 상부에 선택적 식각된 절연층이 구비된 웨이퍼를 위치시키는 단계, 및
    입자부착기의 상부의 입자구비대에 하나 이상의 자성입자를 구비하고, 이를 불활성 기체를 이용하여 상기 선택적 식각된 절연층이 구비된 웨이퍼가 상부에 위치한 최소한 하나 이상의 자석핀이 구비된 테이블로 이동시키는 단계, 및
    최소한 하나 이상의 자석핀이 구비된 테이블로 이동한 하나 이상의 자성입자는 상기 테이블에 구비된 최소한 하나 이상의 자석핀으로 인하여, 상기 선택적 식각된 절연층이 구비된 웨이퍼 표면에 부착되는 단계; 를
    포함하는 것을 특징으로 하는 트랜지스터의 제조방법
    
61. 트랜지스터의 제조방법에 있어서,
    입자부착기 내부에 구비된 최소한 하나 이상의 자석핀이 구비된 테이블의 상부에 선택적 식각된 절연층이 구비된 웨이퍼를 위치시키는 단계, 및
    입자부착기의 상부의 입자구비대에 하나 이상의 자성입자를 구비하고, 이를 불활성 기체를 이용하여 상기 선택적 식각된 절연층이 구비된 웨이퍼가 상부에 위치한 최소한 하나 이상의 자석핀이 구비된 테이블로 이동시키는 단계, 및
    최소한 하나 이상의 자석핀이 구비된 테이블로 이동한 하나 이상의 자성입자는 상기 테이블에 구비된 최소한 하나 이상의 자석핀으로 인하여, 상기 선택적 식각된 절연층이 구비된 웨이퍼 표면에 부착되는 단계, 및
    상기 선택적 식각된 절연층이 구비된 웨이퍼를 진공열증착기로 이동시켜 최소한 하나 이상의 자성입자가 부착되어 있는 선택적 식각된 절연층이 구비된 웨이퍼 표면 위로 절연층을 열층착방법을 통하여 증착시키는 단계; 를
    포함하는 것을 특징으로 하는 트랜지스터의 제조방법
    
62. 트랜지스터의 제조방법에 있어서,
    마이크로인쇄장치 내부에 구비된 최소한 하나 이상의 자석핀이 구비된 테이블의 상부에 선택적 식각된 절연층이 구비된 웨이퍼를 위치시키는 단계, 및
    마이크로인쇄장치에서 마이크로인쇄를 이용해 하나 이상의 자성입자가 포함된 용액을 상기 선택적 식각된 절연층이 구비된 웨이퍼에 인쇄하는 단계, 및
    상기 선택적 식각된 절연층이 구비된 웨이퍼에 인쇄된 하나 이상의 자성입자는 상기 테이블에 구비된 최소한 하나 이상의 자석핀으로 인하여, 상기 선택적 식각된 절연층이 구비된 웨이퍼 표면에 부착되는 단계, 및
    상기 선택적 식각된 절연층이 구비된 웨이퍼 표면에 부착된 최소한 하나 이상의 자성입자를 제외한 나머지 용액을 증발시키는 단계; 를
    포함하는 것을 특징으로 하는 트랜지스터의 제조방법
    
63. 트랜지스터의 제조방법에 있어서,
    마이크로인쇄장치 내부에 구비된 최소한 하나 이상의 자석핀이 구비된 테이블의 상부에 선택적 식각된 절연층이 구비된 웨이퍼를 위치시키는 단계, 및
    마이크로인쇄장치에서 마이크로인쇄를 이용해 하나 이상의 자성입자가 포함된 용액을 상기 선택적 식각된 절연층이 구비된 웨이퍼에 인쇄하는 단계, 및
    상기 선택적 식각된 절연층이 구비된 웨이퍼에 인쇄된 하나 이상의 자성입자는 상기 테이블에 구비된 최소한 하나 이상의 자석핀으로 인하여, 상기 선택적 식각된 절연층이 구비된 웨이퍼 표면에 부착되는 단계, 및
    상기 선택적 식각된 절연층이 구비된 웨이퍼 표면에 부착된 최소한 하나 이상의 자성입자를 제외한 나머지 용액을 증발시키는 단계, 및
    상기 선택적 식각된 절연층이 구비된 웨이퍼를 진공열증착기로 이동시켜 최소한 하나 이상의 자성입자가 부착되어 있는 선택적 식각된 절연층이 구비된 웨이퍼 표면 위로 절연층을 열층착방법을 통하여 증착시키는 단계; 를
    포함하는 것을 특징으로 하는 트랜지스터의 제조방법
    
64. 청구항 57 항에 있어서,
    상기 하나 이상의 자성입자는 에어로졸 형태로 상기 기판 상부에 부착되는 것; 을
    특징으로 하는 트랜지스터의 제조방법
    
65. 청구항 57 항 내지 청구항 63 항 중 어느 한 항에 있어서,
    상기 자석핀은
    그래핀 굽힘 회로에 하나 이상의 자성입자가 구비되는 위치에 위치되는 것; 을
    특징으로 하는 트랜지스터의 제조방법
    
66. 청구항 57 항 내지 청구항 63 항 중 어느 한 항에 있어서,
    상기 하나 이상의 자석핀은
    하나 이상의 전자석핀인 것; 을
    특징으로 하는 트랜지스터의 제조방법
    
67. 청구항 57 항 내지 청구항 63 항 중 어느 한 항에 있어서,
    상기 하나 이상의 자석핀은
    하나 이상의 영구자석핀인 것; 을
    특징으로 하는 트랜지스터의 제조방법
    
68. 청구항 58 항 내지 청구항 63 항 중 어느 한 항에 있어서,
    상기 선택적 식각된 절연층이 구비된 웨이퍼 대신에 기판을 위치시키는 것; 을
    특징으로 하는 트랜지스터의 제조방법
    
69. 청구항 35 항 내지 청구항 41 항 중 어느 한 항에 따른 트랜지스터의 제조방법을 포함하여 구비되는 것; 을
    특징으로 하는 전자부품 제조방법
    
70. 청구항 46 항 내지 청구항 52 항 중 어느 한 항에 따른 트랜지스터의 제조방법을 포함하여 구비되는 것; 을
    특징으로 하는 전자부품 제조방법
    
71. 청구항 57 항 내지 청구항 63 항 중 어느 한 항에 따른 트랜지스터의 제조방법을 포함하여 구비되는 것; 을
    특징으로 하는 전자부품 제조방법
    
    

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