KR20160069474A - 반도체 패터닝 시스템들을 위한 다중양자우물 장치, 집적 회로 칩 및 동작 방법 - Google Patents
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Abstract
다중 양자 우물(MQW) 장치들, IC 칩들, 및 동작 방법들은 반도체 리소그래피 패터닝 시스템에 사용될 수 있다. MQW 장치는 전달 엘리먼트들과 연관된 지원 회로를 갖는 픽셀들의 어레이를 포함한다. 지원 회로들은 예비 메모리 셀들과 최종 메모리 셀들을 갖는다. 최종 메모리 셀들은 연관된 전달 엘리먼트들의 투과율 값들을 제어하는 투과율 값들을 저장한다. 이러한 방법으로, 타겟을 패터닝하는 목적을 위한 리소그래피 시스템에 대해 타겟의 노출은 제어된 투과율들에 따라 전달 엘리먼트들을 통해 수행될 수 있는 반면, 대체 투과율 값들은 메모리 뱅크들로부터 예비 메모리 셀들에 의해 수신된다. 타겟의 노출은 대체 투과율 값들로 리프레쉬되는 MQW 장치를 위한 대기를 위해, 더 적은 시간에 대한 정지를 필요로 한다. 따라서, 전체 반도체 리소그래피 패터닝 시스템은 더 빠르게 동작함에 따라 향상된 처리율을 갖는다.
Description
본 발명은 다중 양자 우물(Multiple Quantum Well, 이하 ‘MQW’라 칭하기로 함)의 인스턴스에 관한 것으로, 특히 반도체 리소그래피 패터닝 시스템들 내 종래기술들의 문제들과 한계들의 극복을 돕기 위한 것에 사용될 수 있는 MQW 장치들 및 방법들에 관한 것이다.
반도체 제조에 있어서, 반도체 리소그래피 시스템은 포토 레지스트 상에 광을 조사하여 소정에 패턴에 대한 상을 형성할 수 있다. 이러한 반도체 리소그래피 시스템에서 리프레쉬 되는 다중 양자 우물(MQW) 장치를 위해서 타겟의 노출이 더 적은 시간에 대해 정지될 필요성이 있었다.
본 발명의 목적은 반도체 패터닝 시스템의 동작 속도를 향상시켜 처리율을 증가할 수 있는 다중양자우물 장치, 그것을 포함한 집적 회로, 및 방법을 제공함에 있다.
본 발명에 따른 타겟을 패턴하기 위한 반도체 패터닝 시스템에서 사용을 위해 구성되는 다중 양자 우물(MQW: Multiple-Quantum-Well) 장치는 상기 반도체 패터닝 시스템은 제 1 투과율 값과 제 2 투과율 값을 저장하도록 구성된 메모리 뱅크, 상기 메모리 뱅크에 연결된 데이터 라인, 및 상기 다중 양자 우물 장치 방향으로 에너지의 빔을 전송하도록 구성되는 소스를 포함하고, 상기 다중 양자 우물 장치는 제 1 전달 엘리먼트와, 데이터 라인을 통해 상기 제 1 투과율 값을 수신하기 위해 구성된 제 1 지원 회로를 포함하는 제 1 픽셀, 및 제 2 전달 엘리먼트와, 상기 데이터 라인을 통해서 상기 제 2 투과율 값을 수신하고, 상기 수신된 제 2 투과율 값을 저장하는 제 2 지원 회로를 포함하는 제 2 픽셀을 포함하고, 상기 제 1 지원 회로는 상기 수신된 제 1 투과율 값을 저장하도록 구성된 제 1 예비 메모리 셀, 제 1 로드 스위치, 및 상기 제 1 로드 스위치를 통해 상기 제 1 예비 메모리 셀로부터 상기 제 1 투과율 값을 수신하고, 상기 수신된 제 1 투과율 값을 저장하는 제 1 최종 메모리 셀을 포함하고, 상기 제 1 전달 엘리먼트의 투과율은 상기 최종 메모리 셀에서 저장된 상기 제 1 투과율 값에 의존하고, 상기 제 2 전달 엘리먼트의 투과율은 상기 제 2 지원 회로에서 저장된 상기 제 2 투과율 값에 의존하고, 상기 제 1, 및 상기 제 2 투과율 각각에 따라, 상기 제 1, 및 제 2 전달 엘리먼트들은 상기 MQW 장치에 도달하는 전송된 빔의 빔렛들의 병합을 허용하고, 상기 빔렛들은 상기 타겟으로부터 도달하고 패턴되는 MQW 장치들로부터 병합된다.
이 실시예에 있어서, 상기 제 1 예비 메모리 셀은 대체 투과율 값을 데이터 라인을 통해 수신하고, 상기 제 1 예비 메모리 셀은 상기 수신된 대체 투과율 값을 저장하며, 동시에 상기 제 1 최종 메모리 셀은 상기 제 1 투과율 값을 저장한다.
이 실시예에 있어서, 상기 제 1 최종 메모리 셀은 상기 대체 투과율 값을 수신하고 저장한다.
이 실시예에 있어서, 상기 제 1 지원 회로는 제 1 예비 스위치를 더 포함하고, 상기 제 1 투과율 값은 상기 제 1 예비 스위치를 통해 상기 제 1 예비 메모리 셀에 의해 데이터 라인을 통해 수신된다.
이 실시예에 있어서, 상기 제 1 투과율 값은 컬럼 신호에 응답하여 상기 제 1 예비 스위치를 통해 수신되도록 구성된다.
이 실시예에 있어서, 상기 제 1 예비 스위치는 전계 효과 트랜지스터(FET: Field Effect Transistors)를 포함한다.
이 실시예에 있어서, 상기 제 1 예비 메모리 셀은 두 개의 인버터들을 포함한다.
이 실시예에 있어서, 상기 제 1 예비 메모리 셀은 상기 제 1 투과율 값의 음의 버전을 저장하기 위해 구성된다.
이 실시예에 있어서, 상기 제 1 예비 메모리 셀은 커패시터를 포함한다.
이 실시예에 있어서, 상기 제 1 로드 스위치는 전계 효과 트랜지스터(FET: Field Effect Transistors)를 포함한다.
이 실시예에 있어서, 상기 제 1 투과율 값은 로드 신호에 응답하여 상기 제 1 로드 스위치를 통해 수신되도록 구성된다.
이 실시예에 있어서, 상기 제 1 최종 메모리 셀은 두 개의 인버터들을 포함한다.
이 실시예에 있어서, 상기 제 1 최종 메모리 셀은 상기 제 1 투과율 값의 음의 버전을 저장하도록 구성된다.
이 실시예에 있어서, 상기 제 1 최종 메모리 셀은 두 개의 인버터들을 포함한다.
이 실시예에 있어서, 상기 제 1 예비 메모리 셀은 상기 데이터 라인의 일부이다.
이 실시예에 있어서, 상기 제 2 지원 회로는 상기 수신된 제 2 투과율 값을 저장하도록 구성된 제 2 예비 메모리 셀, 제 2 로드 스위치, 및 상기 제 2 로드 스위치를 통해 상기 제 2 예비 메모리 셀로부터 상기 제 2 투과율 값을 수신하도록 구성되는 제 2 최종 메모리 셀을 포함하고, 상기 제 2 지원 회로는 상기 제 2 최종 메모리 셀 내 상기 수신된 제 2 투과율 값을 저장하도록 구성된다.
이 실시예에 있어서, 상기 제 1 최종 메모리 셀은 로드 신호에 응답하여 상기 제 1 투과율 값을 수신하기 위해 구성되고, 상기 제 2 최종 메모리 셀은 상기 로드 신호에 응답하여 상기 제 2 투과율 값을 수신하기 위해 구성된다.
본 발명에 따른 타겟을 패터닝하기 위한 반도체 패터닝 시스템에서 사용을 위해 구성되는 집적 회로(IC: Integrated Circuit)는 상기 반도체 패터닝 시스템은 제 1 투과율 값과 제 2 투과율 값을 저장하도록 구성된 메모리 뱅크, 상기 메모리 뱅크에 연결된 데이터 라인, 및 상기 집적 회로 방향으로 에너지의 빔을 전송하도록 구성되는 소스를 포함하고, 상기 집적 회로는 기판, 및 상기 기판 상에 다중 양자 우물(MQW: Multiple-Quantum-Well) 장치를 포함하고, 상기 다중 양자 우물 장치는 제 1 전달 엘리먼트와, 데이터 라인을 통해 상기 제 1 투과율 값을 수신하기 위해 구성된 제 1 지원 회로를 포함하는 제 1 픽셀, 및 제 2 전달 엘리먼트와, 상기 데이터 라인을 통해서 상기 제 2 투과율 값을 수신하고, 상기 수신된 제 2 투과율 값을 저장하는 제 2 지원 회로를 포함하는 제 2 픽셀을 포함하고, 상기 제 1 지원 회로는 상기 수신된 제 1 투과율 값을 저장하도록 구성된 제 1 예비 메모리 셀, 제 1 로드 스위치, 및 상기 제 1 로드 스위치를 통해 상기 제 1 예비 메모리 셀로부터 상기 제 1 투과율 값을 수신하고, 상기 수신된 제 1 투과율 값을 저장하는 제 1 최종 메모리 셀을 포함하고, 상기 제 1 전달 엘리먼트의 투과율은 상기 최종 메모리 셀에서 저장된 상기 제 1 투과율 값에 의존하고, 상기 제 2 전달 엘리먼트의 투과율은 상기 제 2 지원 회로에서 저장된 상기 제 2 투과율 값에 의존하고, 상기 제 1, 및 상기 제 2 투과율 각각에 따라, 상기 제 1, 및 제 2 전달 엘리먼트들은 상기 MQW 장치에 도달하는 전송된 빔의 빔렛들의 병합을 허용하고, 상기 빔렛들은 상기 타겟으로부터 도달하고 패턴되는 MQW 장치들로부터 병합된다.
이 실시예에 있어서, 상기 제 1 예비 메모리 셀은 대체 투과율 값을 데이터 라인을 통해 수신하고, 상기 제 1 예비 메모리 셀은 상기 수신된 대체 투과율 값을 저장하며, 동시에 상기 제 1 최종 메모리 셀은 상기 제 1 투과율 값을 저장한다.
이 실시예에 있어서, 상기 제 1 최종 메모리 셀은 상기 대체 투과율 값을 수신하고 저장한다.
이 실시예에 있어서, 상기 제 1 지원 회로는 제 1 예비 스위치를 더 포함하고, 상기 제 1 투과율 값은 상기 제 1 예비 스위치를 통해 상기 제 1 예비 메모리 셀에 의해 데이터 라인을 통해 수신된다.
이 실시예에 있어서, 상기 제 1 투과율 값은 컬럼 신호에 응답하여 상기 제 1 예비 스위치를 통해 수신되도록 구성된다.
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이 실시예에 있어서, 상기 제 1 예비 메모리 셀은 상기 제 1 투과율 값의 음의 버전을 저장하기 위해 구성된다.
이 실시예에 있어서, 상기 제 1 예비 메모리 셀은 커패시터를 포함한다.
이 실시예에 있어서, 상기 제 1 로드 스위치는 전계 효과 트랜지스터(FET: Field Effect Transistors)를 포함한다.
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이 실시예에 있어서, 상기 제 1 최종 메모리 셀은 상기 제 1 투과율 값의 음의 버전을 저장하도록 구성된다.
이 실시예에 있어서, 상기 제 1 최종 메모리 셀은 두 개의 인버터들을 포함한다.
이 실시예에 있어서, 상기 제 1 예비 메모리 셀은 상기 데이터 라인의 일부이다.
이 실시예에 있어서, 제 2 지원 회로는 상기 수신된 제 2 투과율 값을 저장하도록 구성된 제 2 예비 메모리 셀, 상기 제 2 로드 스위치, 및 상기 제 2 로드 스위치를 통해 상기 제 2 예비 메모리 셀로부터 상기 제 2 투과율 값을 수신하도록 구성되는 제 2 최종 메모리 셀을 포함하고, 상기 제 2 지원 회로는 상기 제 2 최종 메모리 셀 내 상기 수신된 제 2 투과율 값을 저장하도록 구성된다.
이 실시예에 있어서, 상기 제 1 최종 메모리 셀은 로드 신호에 응답하여 상기 제 1 투과율 값을 수신하기 위해 구성되고, 상기 제 2 최종 메모리 셀은 상기 로드 신호에 응답하여 상기 제 2 투과율 값을 수신하기 위해 구성된다.
본 발명에 따른, 타겟을 패터닝 하기 위한 반도체 패터닝 시스템에서 사용을 위해 구성되는 다중 양자 우물(MQW: Multiple-Quantum-Well) 장치의 동작 방법은 상기 다중 양자 우물 장치는 제 1 전달 엘리먼트와 제 1 지원 회로를 포함하는 제 1 픽셀, 및 제 2 지원 회로와 제 2 지원 엘리먼트를 포함하는 제 2 픽셀을 포함하고, 상기 제 1 지원 회로는 제 1 예비 메모리 셀, 제 1 로드 스위치, 및 제 1 최종 메모리 셀을 포함하고, 상기 반도체 패터닝 시스템은 제 1 투과율 값과 제 2 투과율 값을 저장하도록 구성된 메모리 뱅크, 상기 메모리 뱅크에 연결된 데이터 라인, 및 상기 MQW 장치 방향으로 에너지의 빔을 전송하도록 구성되는 소스를 포함하고, 상기 다중 양자 우물 장치의 동작 방법은 제 1 지원 회로에서 데이터 라인을 통해 상기 제 1 투과율 값을 수신하는 단계, 제 1 예비 메모리 셀에서 상기 수신된 제 1 투과율 값을 저장하는 단계, 상기 제 1 최종 메모리 셀에서 상기 제 1 로드 스위치를 통해 상기 제 1 예비 메모리 셀로부터 상기 제 1 투과율 값을 수신하는 단계, 상기 제 1 최종 메모리 셀에서 상기 제 1 로드 스위치를 통해 수신된 상기 제 1 투과율 값과, 상기 제 1 최종 메모리 셀에 저장된 상기 제 1 투과율에 의존하는 상기 제 1 전달 엘리먼트의 투과율을 저장하는 단계, 상기 제 2 지원 회로에서 상기 데이터 라인을 통해 상기 제 2 투과율 값을 수신하는 단계, 및 상기 제 2 지원 회로에서 수신된 제 2 투과율 값과, 상기 제 2 지원 회로에 저장된 상기 제 2 투과율 값에 의존하는 상기 제 2 전달 엘리먼트의 투과율을 저장하는 단계를 포함하고, 상기 제 1 및 제 2 전달 엘리먼트들은 상기 제 1 투과율과 상기 제 2 투과율 각각에 따라 상기 다중 양자 우물 장치에 도달하는 전송된 빔의 빔렛들의 병합을 허용하고, 상기 빔렛들은 상기 타겟에 도달하고 패턴되는 다중 양자 우물 장치로부터 병합된다.
이 실시예에 있어서, 상기 제 1 예비 메모리 셀에서 대체 투과율 값을 데이터 라인을 통해 수신한 이후, 상기 제 1 예비 메모리 셀에서 상기 수신된 대체 투과율 값을 저장하고, 동시에, 상기 제 1 최종 메모리 셀에서 상기 제 1 투과율 값을 저장하는 단계를 더 포함한다.
이 실시예에 있어서, 상기 제 1 최종 메모리 셀 내에 상기 대체 투과율 값을 수신한 후 저장하는 단계를 더 포함한다.
이 실시예에 있어서, 상기 제 1 지원 회로는 상기 제 1 스위치를 더 포함하고, 상기 제 1 투과율 값은 상기 제 1 예비 스위치를 통해 상기 제 1 예비 메모리 셀에 의해 상기 데이터 라인을 통해 수신된다.
이 실시예에 있어서, 상기 제 1 투과율 값은 컬럼 신호에 응답하여 상기 제 1 예비 스위치를 통해 수신된다.
이 실시예에 있어서, 상기 제 1 예비 메모리 셀은 상기 제 1 투과율 값의 음의 버전으로 저장한다.
이 실시예에 있어서, 상기 제 1 투과율 값은 로드 신호에 응답하여 상기 제 1 로드 스위치를 통해 수신되도록 구성된다.
이 실시예에 있어서, 상기 제 1 최종 메모리 셀은 상기 제 1 투과율 값의 음의 버전을 저장한다.
이 실시예에 있어서, 상기 제 2 지원 회로는 상기 수신된 제 2 투과율 값을 저장하는 제 2 예비 메모리 셀; 제 2 로드 스위치, 및 제 2 최종 메모리 셀을 포함하고, 상기 제 2 투과율 값은 로드 신호에 응답하여 상기 제 2 로드 스위치를 통해 상기 제 2 예비 메모리 셀로부터 상기 제 2 최종 메모리 셀에 의해 수신되고, 상기 수신된 제 2 투과율 값은 상기 제 2 최종 메모리 셀에 저장된다.
이 실시예에 있어서, 상기 제 1 최종 메모리 셀은 상기 로드 신호에 응답하여 상기 제 1 투과율 값을 수신하고, 상기 최종 메모리 셀은 상기 로드 신호에 응답하여 상기 제 2 투과율 값을 수신한다.
본 발명의 다중 양자 우물 장치는 적은 시간에 대한 중지를 필요로 하는 타겟을 노출하도록 함으로써, 반도체 패터닝 시스템의 동작 속도를 향상시킬 수 있고, 이와 같은 동작 속도의 향상을 통해 처리율을 증가할 수 있다.
도 1a는 본 발명의 실시예들에 따라 만들어진 다중 양자 우물(MQW) 장치를 사용한 반도체 패터닝 시스템을 도시한 도면이다.
도 1b는 본 발명의 실시예들에 따라 만들어진 샘플 MQW 장치의 주요 상세를 더 보여주고, 도 1a의 도면을 크게 반복하여 도시한 도면,
도 1c는 본 발명의 실시예들에 따른 도 1b의 MQW 장치의 제 1 지원 회로를 더 상세히 보여주는 동안, 도 1b의 도면을 반복하여 도시한 도면,
도 2는 본 발명의 실시예들에 따른 도 1c의 지원 회로 내 예비 스위치로 사용될 수 있는 FET를 도시한 도면,
도 3은 본 발명의 실시예들에 따른 도 1c의 지원 회로 내 예비 메모리 셀을 개략적으로 도시한 도면,
도 4는 본 발명의 실시예들에 따른 도 1c의 지원 회로 내 예비 메모리 셀로 사용될 수 있는 커패시터를 도시한 도면,
도 5는 본 발명의 실시예들에 따른 도 1c의 지원 회로 내 로드 스위치로서 사용할 수 있는 FET를 도시한 도면,
도 6은 본 발명의 실시예들에 따른 도 1c의 지원 회로 내 최종 메모리 셀을 개략적으로 도시한 도면,
도 7a는 도 1c의 지원 회로의 샘플 실시예를 개략적으로 도시한 도면,
도 7b는 도 7a의 회로에서 사용될 수 있는 신호들을 도시한 타이밍도,
도 8a는 도 1c의 지원 회로의 다른 샘플 실시예를 예시적으로 도시한 도면,
도 8b는 도 8a의 회로 내 사용될 수 있는 신호들의 타이밍도,
도 9a는 도 1c의 지원 회로의 하나 이상의 샘플 실시예를 개략적으로 도시한 도면,
도 9b는 도 9a의 회로 내 사용될 수 있는 신호들의 타이밍도,
도 10은 본 발명의 실시예들에 따른 MQW 장치를 포함하는 샘플 MQW 어레이 시스템을 도시한 도면,
도 11은 본 발명의 실시예들에 따른 샘플 아키텍쳐를 도시한 도면, 및
도 12는 본 발명의 실시예들에 따른 방법을 도시한 순서도이다.
도 1b는 본 발명의 실시예들에 따라 만들어진 샘플 MQW 장치의 주요 상세를 더 보여주고, 도 1a의 도면을 크게 반복하여 도시한 도면,
도 1c는 본 발명의 실시예들에 따른 도 1b의 MQW 장치의 제 1 지원 회로를 더 상세히 보여주는 동안, 도 1b의 도면을 반복하여 도시한 도면,
도 2는 본 발명의 실시예들에 따른 도 1c의 지원 회로 내 예비 스위치로 사용될 수 있는 FET를 도시한 도면,
도 3은 본 발명의 실시예들에 따른 도 1c의 지원 회로 내 예비 메모리 셀을 개략적으로 도시한 도면,
도 4는 본 발명의 실시예들에 따른 도 1c의 지원 회로 내 예비 메모리 셀로 사용될 수 있는 커패시터를 도시한 도면,
도 5는 본 발명의 실시예들에 따른 도 1c의 지원 회로 내 로드 스위치로서 사용할 수 있는 FET를 도시한 도면,
도 6은 본 발명의 실시예들에 따른 도 1c의 지원 회로 내 최종 메모리 셀을 개략적으로 도시한 도면,
도 7a는 도 1c의 지원 회로의 샘플 실시예를 개략적으로 도시한 도면,
도 7b는 도 7a의 회로에서 사용될 수 있는 신호들을 도시한 타이밍도,
도 8a는 도 1c의 지원 회로의 다른 샘플 실시예를 예시적으로 도시한 도면,
도 8b는 도 8a의 회로 내 사용될 수 있는 신호들의 타이밍도,
도 9a는 도 1c의 지원 회로의 하나 이상의 샘플 실시예를 개략적으로 도시한 도면,
도 9b는 도 9a의 회로 내 사용될 수 있는 신호들의 타이밍도,
도 10은 본 발명의 실시예들에 따른 MQW 장치를 포함하는 샘플 MQW 어레이 시스템을 도시한 도면,
도 11은 본 발명의 실시예들에 따른 샘플 아키텍쳐를 도시한 도면, 및
도 12는 본 발명의 실시예들에 따른 방법을 도시한 순서도이다.
언급한 바와 같이, 본 발명은 반도체 패터닝 시스템(semiconductor patterning system)들 내 사용될 수 있는 컴포넌트들과 방법들에 관한 것이다. 본 발명의 실시예들은 하기에서 더 상세히 기술한다.
실시예에서, MQW 장치는 전달 엘리먼트(transmission element)들과 연관된 지원 회로들을 갖는 픽셀들의 어레이를 포함한다. 지원 회로들은 각각의 예비 메모리 셀들과 최종 메모리 셀들을 갖는다. 최종 메모리 셀들은 전달 엘리먼트들에 연관된 제어 투과율(control transmittance)들에 대한 투과율 값들을 저장한다. 이러한 방법으로, 타겟의 패터닝의 목적을 위한 리소그래피 시스템을 이용한 타겟의 노출은 제어된 투과율들에 따른 전달 엘리먼트들을 통해 수행될 수 있는 반면, 대체 투과율 값은 메모리 뱅크들로부터 예비 메모리 셀들에 의해 수신될 수 있다.
다음의 투과율 값들이 리프레쉬되는 MQW 장치를 위한 대기를 위해, 더 적은 시간을 위한 중지를 필요로 하는 타겟의 노출로 인한 사실로부터 이점을 발생한다. 따라서, 전체 반도체 리소그래피 패터닝 시스템(semiconductor lithography patterning system)은 빠르게 동작할 수 있고, 그에 따라 더 많은 처리율(throughput)을 갖는다.
도 1a는 본 발명의 실시예들에 따라 만들어진 다중 양자 우물(MQW) 장치를 사용한 반도체 패터닝 시스템을 도시한 도면이다.
도 1a를 참조하면, 리소그래피 시스템(lithography system)(100)으로도 알려진 반도체 패터닝 시스템(100)을 도시한다. 시스템(100)은 유용한 장치의 전원을 켜도록 타겟(110)의 패턴을 의도할 것이다. 타겟(110)은 반도체 물질들로 만들어질 수 있다. 시스템(100)은 에너지의 빔(170)의 전송을 위해 구성되는 소스(160)를 포함한다. 빔(170)의 에너지는 이온들, 광 에너지 등일 수 있고, 최종적으로 패턴 타겟(110)일 수 있다.
시스템(100)은 메모리 뱅크(120)와 메모리 뱅크(120)에 연결된 데이터 라인(125)을 포함할 수도 있다. 메모리 뱅크(120)는 제 1 투과율 값(TV1)(121)과 제 2 투과율 값(TV2)(122)과 같은 미리 계산된 투과율 값들을 포함한 데이터를 저장하도록 구성될 수 있다. 이러한 투과율 값은 타겟(110)이 패턴되는 것을 최종적으로 결정한다.
시스템(100)은 본 발명의 실시예에 따라 만들어진 다중 양자 우물(Multiple-Quantum-Well, 이하 ‘MQW’라 칭하기로 함) 장치(130)를 더 포함하고, 시스템(100)의 사용을 위해 구성된다. MQW 장치(130)는 본 발명의 실시예에 따라 만들어진 픽셀들을 포함할 수 있고, 로우(row)들과 컬럼(column)들의 2차원 어레이 내 배열될 수 있다. 도 1a는 픽셀 A(131)와 픽셀 B(132)로 명명되는 단지 두 개의 픽셀들만을 도시한다. 픽셀들(131, 132)은 동일한 로우 내에 있다. MQW 장치(130)의 픽셀들은 전달 내 동작을 하는 실제 광 엘리먼트들이다. 이러한 광 엘리먼트들은 스마트 광 엘리먼트들일 수 있고, 전달은 메모리 뱅크(120) 내 저장된 투과율 값에 의존한다. 예를 들면, 투과율 값이 픽셀 A(131)로부터 제공되는 메모리 뱅크(120) 내에 저장되면, 광 엘리먼트는 투과율 값이 0 또는 1인지의 여부에 따라 전송을 허용하거나 허용하지 않을 수 있다. MQW 장치(130)는 자가 광전자 효과 소자(SEED: Self-Electro Optic Effect) 장치일 수 있다. 일부 MQW 장치들은 850 나노미터(nm)에서 동작을 위해 디자인될 수 있는 갈륨비소(GaAs)/알루미늄갈륨비소(AlGaAs)로부터 만들어진다.
소스(160)는 방향(161)을 따라 MQW 장치(130) 쪽으로의 전송 빔(170)을 위해 구성된다. 빔(170)은 전달을 허용하기 위해 픽셀들을 통해 통과할 수 있고, 전송된 빔(170)의 다중 빔렛(beamlet)들은 MQW 장치(130)로부터 나타나고, 타겟(110)에 패턴되고 도달한다. 빔렛들(171, 172)과 같은 단지 두 개의 예만이 도 1a에서 도시된다. 타겟(110)은 그 위치의 일부로 빔렛들을 수신할 수 있기 때문에 패턴되고, 다른 것들은 그렇지 않다.
시스템(100)에서, 미리 계산된 투과율 값들은 높은 레이트로 데이터 라인(125)을 통해 메모리 뱅크(120)로부터 전달되고, 전송되기 위해 그들이 개별적으로 허용하는 전원을 얼마나 많이 제어하기 위해서 픽셀들로 로드된다. 이러한 투과율 값의 프레임이 픽셀들 상에 로드되는 동안 빔(170)은 전송된다. 실시예들에서, 타겟(110)은 시스템 내 이동 가능하고, 사실은 그것의 표면의 다중 위치들에 패턴되어 연속된 위치들을 통해 전파된다. 픽셀들 내에 로드된 다른 투과율 값을 갖는 그러한 위치로 다음에 타겟(100)이 이동하면, 빔렛들(171, 172)은 반복될 수 있다.
기술에서 도전은 빔(170)을 위한 정전 주기(blackout period)가 빔(170)을 비추는 노출 세션(exposure session) 이후에 유지될 필요일 수 있는 반면, 투과율 값들의 새로운 프레임이 메모리 뱅크(120)로부터 로드될 수 있다. 블랙아웃 주기는 타겟이 얼마나 빨리 시스템(100)을 통해 이동될 수 있는 것을 제한하므로, 시스템의 전체 속도와 처리율을 저하시킨다.
픽셀들(131, 132)과 같은 MQW 장치(130)의 픽셀들의 실시예들은, 블랙아웃 주기를 감소할 수 있는 방식으로 새로운 프레임을 위한 투과율 값들을 로드하는 것에 의해 리프레쉬되는 것을 허용하도록 구성될 수 있다. 블랙아웃 주기는 다음 위치로 이동하기 위한 타겟(110)을 위해 필요로 하는 시간 보다 더 짧을 수 있고, 이러한 경우의 블랙아웃 주기는 시스템(100)의 처리율이 제한되는 것을 중단할 수 있다. 일부 실시예들에서, 블랙아웃 주기는 심지어 완전히 제거될 수도 있다. 실시예들은 하기에서 더 상세히 기술된다.
도 1b는 본 발명의 실시예들에 따라 만들어진 샘플 MQW 장치의 주요 상세를 더 보여주고, 도 1a의 도면을 크게 반복하여 도시한 도면이다.
도 1b를 참조하면, 도 1a의 도면을 크게 반복한다. 차이점은 픽셀들(131, 132)을 더 상세히 보여주고, 이러한 기술들의 관점에서 가능하게 하기 위해 그들의 컴포넌트들을 인위적으로 재조정되었다. 특히, 제 1 픽셀 A(131)는 제 1 전달 엘리먼트(151)와 제 1 지원 회로 A(141)를 포함한다. 제 2 픽셀 B(132)는 제 2 전달 엘리먼트(152)와 제 2 지원 회로 B(142)를 포함한다.
제 1 지원 회로(141)는 데이터 라인(125)을 통해 제 1 투과율(TV1)(121)을 수신하도록 구성될 수 있다. 이후 알 수 있는 바와 같이, 제 1 지원 회로(141)는 수신된 제 1 투과율(TV1)(121)을 저장하도록 구성되고, 제 1 전달 엘리먼트(151)의 투과율은 제 1 지원 회로 A(141) 내에 저장되는 제 1 투과율(TV1)(121)에 의존한다.
제 2 지원 회로(142)는 데이터 라인(125)을 통해 제 2 투과율(TV2)(122)을 수신하도록 구성하고, 제 2 투과율(TV2)(122)을 저장할 수 있다. 제 2 전달 엘리먼트(152)의 투과율은 제 2 지원 회로 B(142)에 저장되는 제 2 투과율(TV2)(122)에 의존한다. 일부 실시예들에서, 이후 알 수 있는 바와 같이, 제 2 지원 회로(142)는 비록 이것을 필요로 하지 않더라도 제 1 지원 회로(141)를 통해 제 2 투과율 값(TV2)(122)을 수신한다.
전달 엘리먼트들(151, 152)은 전달 엘리먼트들의 그룹(150)의 일부이다. 그룹(150)은 방향(161)을 따라오는 바와 같은 빔(170)의 경로에서 일반적일 수 있다. 위에서 본 바와 같이, 그들의 투과율들은 저장된 제 1 및 제 2 투과율 값들(TV1, TV2)(121, 122)에 의존한다. 따라서, 전달 엘리먼트들(151, 152)은 그들의 투과율들, MQW 장치(130)로 도달되는 전송된 빔(170)의 빔렛들(171, 172)에 따라 그들을 통해 드러나기 위해 허용된다. 실제로, 빔렛들(171, 172)은 도 1에서 보다 더 상세히, 전달 엘리먼트들(151, 152) 각각으로부터의 방사를 보여준다.
실시예들에서, MQW 장치(130)의 픽셀들의 지원 회로들은 듀얼 메모리 셀들을 사용한다. 최종 메모리 셀은 픽셀을 위한 현재 값들의 저장을 위해 사용되고, 예비 메모리 셀은 다음 값을 저장하기 위해 사용된다. 이것은 블랙아웃 주기를 짧게하거나 사실상 제거한다. 실시예들은 하기에서 더 상세히 기술한다.
도 1c는 본 발명의 실시예들에 따른 도 1b의 MQW 장치의 제 1 지원 회로를 더 상세히 보여주는 동안, 도 1b의 도면을 반복하여 도시한 도면이다.
도 1c를 참조하면, 제 1 지원 회로 A(141)를 더 상세히 보여주는 동안, 도 1b의 엘리먼트들이 반복되어 도시된다. 이전에서와 같이, 데이터 라인(125)은 제 1 지원 회로 A(141)와 제 2 지원 회로 B(142) 각각으로 전달 값들(TV1(121), TV2(122))을 전달한다. 데이터 라인(125)은 제 1 지원 회로 A(141) 내에서 도시되지 않으나 그것에 의해 중단될 수 있다. 알 수 있는 바와 같이, 제 2 지원 회로(142)로 도달되기 이전에, 일부 실시예에서 데이터 라인(125)이 제 1 지원 회로 A(141)의 컴포넌트들을 포함하는 반면, 다른 실시예에서 데이터 라인(125)은 제 1 지원 회로 A(141)의 모든 컴포넌트들을 바이패스한다.
제 1 지원 회로 A(141)는 수신된 제 1 투과율 값(TV1)(121)을 저장하도록 구성된 제 1 예비 메모리 셀 A(144)을 포함한다. 제 1 지원 회로 A(141)는 제 1 로드 스위치 A(146), 제 1 최종 메모리 셀 A(148)를 포함할 수도 있다. 제 1 최종 메모리 셀 A(148)는 제 1 데이터 노드(149)를 갖는다. 제 1 최종 메모리 셀 A(148)는 제 1 로드 스위치 A(156)를 통해 제 1 예비 메모리 셀 A(144)로부터 제 1 투과율 값(TV1)(121)을 수신하고, 수신된 제 1 투과율 값(TV1)(121)을 저장하도록 구성된다. 따라서, 제 1 전달 엘리먼트(151)의 투과율은 제 1 최종 메모리 셀 A(148)에 저장되는 제 1 투과율 값(TV1)(121)에 의존한다.
도 1c의 예에서, 듀얼 메모리 셀들은 제 1 예비 메모리 셀 A(144)와 제 1 최종 메모리 셀 A(148)이다. 실시예들에서, 제 1 예비 메모리 셀 A(144)는 다음 투과율 값을 데이터 라인(125)을 통해 수신하도록 더 구성될 수 있다. 제 1 예비 메모리 셀 A(144)는 수신된 다음 투과율 값을 저장하고, 동시에 제 1 최종 메모리 셀 A(148)가 제 1 투과율 값(TV1)(121)을 저장하기 위해 더 구성될 수 있다. 제 1 최종 메모리 셀 A(148)는 다음의 투과율 값을 이후에 저장하도록 구성될 수 있다.
일부 실시예들에서, 제 1 지원 회로 A(141)는 제 1 예비 스위치(예비 스위치 A)(143)를 더 포함한다. 그러한 실시예들에서, 제 1 투과율 값(TV1)(121)은 제 1 예비 스위치 A(143)를 통해 제 1 예비 메모리 셀 A(144)에 의해 데이터 라인(125)을 통해 수신될 수 있다. 제 1 예비 스위치 A(143)는 투과율 값이 다른 픽셀들을 위해 전달될 때, 데이터 라인(125)으로부터 제 1 예비 메모리 셀 A(144)의 격리를 위해 순차적인 실시예에서 사용될 수 있다. 그러한 실시예들에서, 제 1 투과율 값(TV1)(121)은 컬럼 신호에 응답하는 제 1 예비 스위치 A(143)를 통해 수신되도록 구성될 수 있다.
제 1 지원 회로 A(141)의 컴포넌트들을 구현할 수 있는 다양한 방법들이 있다. 요약하면, 스위치들은 전계 효과 트랜지스터(Field Effect Transistors: 이하 ‘FET’라 칭하기로 함)들을 사용하여 만들 수 있고, 메모리 셀들은 에스램(SRAM) 또는 디램(DRAM) 셀들을 사용하여 만들 수 있다. 예들은 하기에서 기술하기로 한다.
도 2는 본 발명의 실시예들에 따른 도 1c의 지원 회로 내 예비 스위치로 사용될 수 있는 FET를 도시한 도면이다.
도 2를 참조하면, FET(243)를 도시한다. 제 1 예비 스위치 A(143)는 컬럼 신호(COL)에 응답하여 오픈되는 FET를 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 1c의 지원 회로 내 예비 메모리 셀을 개략적으로 도시한 도면이다.
도 3을 참조하면, 예비 메모리 셀(344)을 개략적으로 도시한다. 예비 메모리 셀(344)은 두 개의 인버터들(301, 302)를 포함하는 제 1 예비 메모리 셀 A(144)일 수 있다. 출력 안정성을 위해, 인버터(301)가 강(strong)할 수 있는 반면 인버터(302)는 약(weak)할 수 있다. 이것은 다양한 방법으로 수행될 수 있다. 예를 들면, 인버터들(301, 302)은 다른 공급 전압들에서 동작될 수 있다. 인버터(301)는 더 낮은 반전 전압(inversion voltage)을 가질 수 있다. 실시예들에서, 인버터(302)는 삼상 인버터(tri-state inverter)이고, 신호(S2)에 의존하는 고 출력 임피던스 상태로 추정할 수 있다. 물론, 인버터가 사용 중일 때, 제 1 투과율 값(TV1)(121)의 음의 버전으로 저장하기 위해 구성된 제 1 예비 메모리 셀 A(144)를 가능하게 할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 1c의 지원 회로 내 예비 메모리 셀로 사용될 수 있는 커패시터를 도시한 도면이다.
도 4를 참조하면, 커패시터(444)를 도시한다. 제 1 예비 메모리 셀 A(144)는 커패시터(444)(DRAM으로 구현될 수 있는)와 같은 커패시터를 포함할 수 있다.
도 5는 FET(546)를 도시한 도면이다. 제 1 로드 스위치 A(146)는 FET(546)를 포함할 수 있다.
일부 실시예들에서, 제 1 투과율 값은 로드 신호(LOAD)에 응답하여 제 1 로드 스위치를 통해 수신되도록 구성될 수 있다. 도 5는 로드 신호가 수신될 수 있는 방법을 도시한다.
도 6은 본 발명의 실시예들에 따른 도 1c의 지원 회로 내 최종 메모리 셀을 개략적으로 도시한 도면이다.
도 6을 참조하면, 제 1 데이터 노드(649)를 포함한 최종 메모리 셀(648)을 개략적으로 도시한 도면이다. 최종 메모리 셀(648)은 제 1 최종 메모리 셀 A(148)를 위해 사용될 수 있다. 제 1 최종 메모리 셀 A(148)는 두 개의 인버터들(603, 604)을 포함한다. 출력 안정성 위해, 인버터(603)가 강(strong)할 수 있는 반면 인버터(604)는 약(weak)할 수 있다. 실시예들에서, 인버터(604)는 삼상 인버터이고, 신호(S3)에 의존하는 고 출력 임피던스 상태로 추정할 수 있다. 또한, 인버터가 사용 중일 때, 제 1 투과율 값(TV1)(121)의 음의 버전으로 저장하기 위해 구성된 제 1 최종 메모리 셀 A(148)를 가능하게 할 수 있어, 적절한 계획을 수행할 수 있다. 인버터들(603, 604)은 제 1 데이터 노드(649)와 제 1 인버팅 노드(647) 사이에 연결될 수 있다. 제 1 전달 엘리먼트(151)의 투과율은 제 1 인버팅 노드(647)에 저장된 제 1 투과율 값(TV1)(121)에 의존할 수 있다.
예들은 제 1 지원 회로 A(141)의 특정 실시예들을 하기에서 기술한다. 도 2-6에서 기술된 성분들을 포함하는 이러한 예들로 인식될 수 있다.
도 7a는 도 1c의 지원 회로의 샘플 실시예를 개략적으로 도시한 도면이다.
도 7a를 참조하면, 제 1 지원 회로 A(141)일 수 있는 지원 회로(741)를 개략적으로 도시한다. 지원 회로(741)는 데이터 라인(125)일 수 있는 데이터 라인(725)으로부터 데이터를 수신한다. 지원 회로(741)는 제 1 예비 스위치로서의 기능을 하는 FET(743)와, 컬럼 신호(COL)에 응답하는 제 1 예비 메모리 셀로서 기능을 하는 인버터들(701, 702)의 쌍을 포함한다. 인버터(702)는 상보(complementary) 컬럼 신호(COL_BAR 또는 /COL)를 수신할 수 있다. 지원 회로(741)는 제 1 로드 스위치의 기능을 하는 FET(746)와, 최종 메모리 셀로서 기능을 하는 인버터들(703, 704)의 쌍들을 추가적으로 포함한다. 인버터들(703, 704)은 제 1 데이터 노드(749)와 제 1 인버팅 노드(747) 사이에 연결될 수 있다. 인버터(704)는 상보 로드 커맨드(LOAD_BAR)를 수신할 수 있다.
도 7b는 도 7a의 회로에서 사용될 수 있는 신호들을 도시한 타밍도이다.
도 7b를 참조하면, 데이터는 컬럼 선택 신호(column select signal)가 데이터 순서에 부합하는 한 임의의 순서로 입력될 수 있다.
도 8a는 도 1c의 지원 회로의 다른 샘플 실시예를 예시적으로 도시한 도면이다.
도 8a를 참조하면, 제 1 지원 회로 A(141)일 수 있는 지원 회로(841)를 도시한다. 지원 회로(841)는 데이터 라인(125)일 수 있는 데이터 라인(825)으로부터 데이터를 수신한다. 지원 회로(841)는 제 1 예비 스위치로서의 기능을 하는 FET(843)와, 제 1 예비 메모리 셀로서 기능을 하는 커패시터(844)를 포함한다. FET(843)는 컬럼 신호(COL)에 응답할 수 있다. 지원 회로(841)는 제 1 로드 스위치의 기능을 하는 FET(846)와, 최종 메모리 셀로서 기능을 하는 인버터들(803, 804)의 쌍들을 추가적으로 포함한다. 인버터들(803, 804)은 제 1 데이터 노드(849)와 제 1 인버팅 노드(847) 사이에 연결될 수 있다. FET(846)는 로드 커맨트(LOAD)에 응답할 수 있는 반면, 인버터(804)는 상보 로드 커맨드(LOAD_BAR)를 수신할 수 있다.
도 8b는 도 8a의 회로 내 사용될 수 있는 신호들의 타이밍도이다.
도 8b를 참조하면, 도 8a의 회로에서 사용될 수 있는 신호들을 도시한다. 데이터는 컬럼 선택 신호가 데이터 순서에 부합하는 한 임의의 순서로 입력될 수 있다.
도 9a는 도 1c의 지원 회로의 하나 이상의 샘플 실시예를 개략적으로 도시한 도면이다.
도 9a를 참조하면, 제 1 지원 회로 A(141)일 수 있는 지원 회로(941)를 개략적으로 도시한다. 지원 회로(941)는 데이터 라인(125)일 수 있는 데이터 라인(925)로부터 데이터(DATA(i))를 수신한다. 지원 회로(941)는 제 1 예비 스위치의 기능을 하는 FET(943)와, 제 1 예비 메모리 셀(944)의 기능을 하는 인버터들(901, 902)의 쌍을 포함한다. FET(943)은 쓰기 신호(WR(i))에 응답할 수 있는 반면, 인버터(902)는 상보 쓰기 신호(WR(i)_BAR)를 수신할 수 있다. 지원 회로(941)는 제 1 로드 스위치의 기능을 하는 FET(946)와 최종 메모리 셀의 기능을 하는 인버터들(903, 904)의 쌍을 추가적으로 포함한다. 인버터들(903, 904)은 제 1 데이터 노드(949)와 제 1 인버팅 노드(947) 사이에 연결된다. FET(946)는 로드 커맨드(LOAD)에 응답할 수 있는 반면, 인버터(904)는 상보 로드 커맨트(LOAD_BAR)를 수신할 수 있다.
도 9a는 데이터 라인(925)은 제 1 예비 메모리 셀(944)로 명명되는 지원 회로의 컴포넌트를 포함하는 예시적인 실시예이다. 투과율 값(DATA(i))이 양의 버전에서 수신될 수 있는 동안, 다음 픽셀을 위한 투과율 값(DATA(i)+1)은 반전되어(inverted)(즉, 상보 또는 음(negative)의 버전이 수신될 수 있음) 수신될 수 있다. 이러한 경우, 추가적인 인버터는 모든 두 번째 픽셀, 또는 짝수 부여된 컬럼들의 지원 회로를 위해 필요로 할 수 있고, 그로 인해 지원 회로들은 모두 동일하지 않을 수 있다.
도 9b는 도 9a의 회로에서 사용될 수 있는 신호들의 타이밍도를 도시한 도면이다.
도 9를 참조하면, 데이터는 컬럼 0부터 컬럼 n까지 쉬프트된다. 이러한 예에서, n은 홀수로 추정될 수 있다. 대체 데이터(alternate data)는 그것의 상보 형태로 제공되는 것이 관측될 수 있다.
추가 인버터가 제공되던지 제공되지 않던지, 제 2 지원 회로 B(142)와 같은 지원 회로들은 수신된 제 2 투과율 값을 저장하기 위해 구성된 제 2 예비 메모리 셀, 제 2 로드 스위치, 및 제 2 최종 메모리 셀을 포함할 수 있다. 제 2 최종 메모리 셀은 제 2 로드 스위치를 통해 제 2 예비 메모리 셀로부터 제 2 투과율 값을 수신하기 위해 구성될 수 있다. 이러한 경우, 제 2 지원 회로는 제 2 최종 메모리 셀 내 제 2 투과율 값을 저장하기 위해 구성될 수 있다.
많은 실시예들에서, 단일 로드 신호는 많은 또는 모든 픽셀들을 위해 사용된다. 예를 들면, 제 1 최종 메모리 셀은 로드 신호에 응답하여 제 1 투과율 값을 수신하기 위해 구성되고, 제 2 최종 메모리 셀은 동일 로드 신호에 응답하여 제 2 투과율 값을 수신하기 위해 구성될 수 있다. 따라서, 최종 메모리 셀들은 LOAD 커맨드의 상승 에지(rising edge)에서 동시에 새로운 값들로 리프레쉬될 수 있다.
위에서 언급된 실시예들은 집적 회로(IC: integrated Circuit) 칩 상에 제공될 수 있다. 그러한 IC 칩은 기판(substrate)을 포함할 수 있고, MQW 장치는 기판 상에 제공될 수 있다. 소스(160)는 IC칩 방향으로의 전송 빔(170)일 수 있고, 전송된 빔은 MQW 장치 방향으로 조준될 수 있다. 그러한 IC 칩은 MQW 어레이 시스템을 위한 추가적인 컴포넌트들을 더 포함할 수 있다. 예들이 하기에서 기술된다.
도 10은 본 발명의 실시예들에 따른 MQW 장치를 포함하는 샘플 MQW 어레이 시스템을 도시한 도면이다.
도 10을 참조하면, 상술한 것으로 만들어질 수 있는 MQW 장치(1030)를 포함하는 실시예들에 따른 MQW 어레이 시스템(1001)을 도시한다. 시스템(1001)은 리프레쉬 신호를 입력으로 하는 디지털 블록(1002)과, 동기화를 위한 하나 이상의 위상 고정 루프(PLL: Phase Locked Loop)들(1004)을 포함한다. 일반적으로 데이터는 수평 방향을 따라 수신되고, 픽셀들의 어드레싱(addressing)은 수직 방향을 따라 수행될 수 있다.
수평 방향을 따르면, 시스템(1001)은 직렬 인터페이스 어레이(1022), 직렬-직병렬 변환기(Serializer-Deserializer, 이하 ‘SERDES’라 칭하기로 함) 어레이(1082), 디코더 및 선입선출기(First Input First Output, 이하 ‘FIFO’라 칭하기로 함)(1024), 및 MQW 장치에 데이터를 피딩(feeding)하는 레벨 쉬프터들(1027)을 포함한다. 직렬 인터페이스 어레이(1022)는 다중 고속 시리얼 데이터와 속도(즉, 고 프레임 레이트)를 위한 클럭 포트들을 포함할 수 있다. 직렬 인터페이스 어레이(1022)는 직렬 링크를 교차하는 M개의 로우들 상의 데이터에 더하여 직렬 클록을 수신할 수 있다. SERDES 어레이(1082)는 데이터의 병직렬 변환을 위한 다중 SERDES 유닛들을 포함할 수 있고, 그들의 시간 재설정(retime)을 할 수 있다. 디코더 및 FIFO(1024)는 더 낮은 비트 에러율(BER: bit error rate)을 위하여 10b/8b 디코딩을 수행할 수 있는 반면, FIFO는 데이터 스피드를 조절할 수 있다.
수직 방향을 따르면, 컬럼 디코더(1014)는 쓰기를 위한 MQW 장치(130)의 컬럼들을 활성화(enable)(예를 들면, COL 신호의 발생에 의해)할 수 있다. 레벨 쉬프터들 및 드라이버들(1007)은 고전압(예를 들면, 10V)로 로우 전압 신호를 변환할 수 있다. 추가로, 유닛(1017)은 로드 신호(LOAD)와 그것의 상보 신호(/LOAD)를 제공할 수 있다.
위에서 언급된 실시예들은 저전력에서 낮은 비트 에러(BER)와 고속(high speed) 동작을 수행할 수 있다.
도 11은 본 발명의 실시예들에 따른 샘플 아키텍쳐를 도시한 도면이다.
도 11을 참조하면, 아키텍쳐의 블록도를 도시한다. 중앙처리장치(CPU: Control Processing Unit)/컨트롤러(1104)는 타겟의 하나의 전체 스캔을 위해 원하는 마스크 패턴을 우선 계산할 수 있고, 다음 투과율 값들을 외부 메모리 뱅크들(1120) 내에 로드할 수 있다. 예를 들면, 스캔 당 전체 25M 프레임들일 수 있고, 외부 메모리 뱅크들(1120)을 위한 필요로 하는 용량은 따라서 5.184테라바이트(TB)일 수 있다.
투과율 값들이 로드된 이후에, 외부 메모리 뱅크들(1120)은 읽혀질 수 있고, 그들의 데이터는 도 10에 도시된 바와 같을 수 있는 MQW 어레이 시스템(1101)로 전송될 수 있다. 프로세스에서, 데이터는 8b/10b 인코딩일 수 있는 인코더(encoder, 부호화기)(1180)에 의해 통과될 수 있고, 이후 SERDES(1182)를 통해 직렬 데이터에서 병렬 데이터로 변환된다.
도 12는 본 발명의 실시예들에 따른 방법을 도시한 순서도이다.
도 12를 참조하면, 본 발명의 실시예들에 따른 방법을 기술한 순서도(1200)를 나타낸다. 순서도(1200)의 방법은 MQW 장치들이 사용되는 바와 같은, 상술한 실시예들에 의해 수행될 수도 있다.
동작(1210)에 따르면, 제 1 투과율 값은 데이터 라인을 통해 제 1 지원 회로에서 수신된다. 실시예들에서, 제 1 지원 회로는 제 1 예비 스위치를 가질 수도 있고, 제 1 투과율 값은 제 1 예비 스위치를 통해 수신될 수 있다. 수신은 컬럼 신호에 응답하여 제 1 예비 스위치에서 수행될 수 있다.
다른 동작(1220)에 따르면, 수신된 제 1 투과율 값은 제 1 예비 메모리 셀에 저장된다.
다른 동작(1230)에 따르면, 투과율 값은 제 1 로드 스위치를 통해, 제 1 예비 메모리 셀로부터 제 1 최종 메모리 셀에서 수신될 수 있다.
다른 동작(1240)에 따르면, 동작(1230)에서 수신된 제 1 투과율 값은 제 1 최종 메모리 셀에 저장될 수 있다. 그러한 실시예에서, 제 1 전달 엘리먼트의 투과율은 제 1 최종 메모리 셀에 저장된 제 1 투과율 값에 의존할 수 있다.
다른 동작(1250)에 따르면, 제 2 투과율 값은 예를 들면, 제 2 데이터 라인을 위한 제 2 지원 회로에서 수신될 수 있다.
다른 동작(1260)에 따르면, 동작(1250)에서 수신된 제 2 투과율 값은 제 2 지원 회로에 저장된다. 그러한 실시예들에서, 제 2 전달 엘리먼트의 투과율은 제 2 지원 회로에 저장된 제 2 투과율 값에 의존할 수 있다.
그러한 실시예들에서, 제 1 및 제 2 전달 엘리먼트들은 그들의 투과율들, MQW 장치에 도달하는 전송된 빔의 빔렛들, 도달하고 타겟된 패턴일 수 있는 MQW 장치로부터의 병합된 빔렛들에 따라 병합을 허용할 수 있다.
프로세스들은 반복될 수 있다. 예를 들면, 대체 투과율 값은 데이터 라인을 통해 제 1 예비 메모리 셀에서 수신될 수 있다. 수신된 대체 투과율 값은 제 1 예비 메모리 셀에 저장될 수 있고, 동시에 제 1 최종 메모리 셀은 제 1 투과율 값을 저장할 수 있다. 대체 투과율 값은 제 1 최종 메모리 셀 내에 저장되고 이후에 수신될 수 있다. 회로들과 시스템들을 참조하여 위에서 언급된 모든 변화들은 순서도(1200)의 방법들을 참조하는 것을 따를 수도 있다.
상술한 방법들에서, 각 동작들은 발생하도록 쓰여지는 무엇을 수행하기 위한 동의 단계 또는 발생하기 위해 야기되는 것으로서 수행될 수 있다. 그와 같이, 발생하기 위해 수행되거나 야기되는 것은 전체 시스템 또는 장치에 의해 수행되거나, 그것의 하나 이상의 구성요소들에 의해 발생될 수 있는 원인이 될 수 있다. 추가로, 동작의 순서들은 도시되는 것으로 한정되지 않고, 다른 순서들이 다른 실시예들에 따라 가능할 수 있다. 더욱이, 특정 실시예들은 새로운 동작이 추가되거나 개별적인 동작들이 수정되거나 삭제될 수 있다. 추가된 동작들은 예를 들면, 언급된 무엇으로부터일 수 있는 반면, 다른 시스템, 기기, 장치, 또는 방법으로 주로 설명될 수 있다.
당업자는 이러한 상세한 설명들의 관점에서 본 발명을 실행할 수 있고, 전체로서 수행될 수 있다. 상세한 설명들은 이해를 통해 제공되는 것을 포함한다. 다른 인스턴스들에서, 본 발명을 불필요하게 불명료하지 않도록 하기 위해 잘 알려진 관점들은 기술되지 않는다. 더하여, 이러한 상세한 설명은 임의의 종래 기술을 위한 임의의 참조들은 아니며, 임의의 국가에서 공통된 일반적인 지식의 일부를 형성하는 이러한 종래 기술을 제한하는 임의의 형태 또는 지식으로 간주되어서는 안된다.
이러한 설명들은 하나 이상의 예들을 포함하지만, 발명을 실시하기 위한 특정 형태를 제한하지는 않는다. 실제로, 본 발명의 실시예들 또는 예들은 기술되거나 또는 다른 것에 따라 실행되고, 다른 존재 또는 특징 기술들의 접합일 수도 있다. 다른 실시예들은 여기에 기술된 특징들의 조합들과 부분 조합들을 포함하고, 예를 들면, 기술된 실시예보다 다른 순서에서 특징들을 적용하고; 하나의 실시예로부터의 개별적인 특징들을 추출 및 다른 실시예에서 그러한 실시예들을 삽입하고; 실시예들로부터의 하나 이상의 특징들을 제거하고; 또는, 실시예들로부터의 특징을 제거와 다른 실시예로부터 추출된 특징들을 추가를 모두 하는 반면, 그러한 조합들 및 부분 조합들에서 병합된 특징들을 제공하는 균등한 실시예들을 포함한다.
명세서에서, “구조를 갖기 위한” 및/또는 “구성하기 위한”은 그러한 문구들을 선행하는 엘리먼트들 또는 특징들의 물리적 특성들을 근본적으로 실시하기 위한 구조들 또는 구성들의 하나 이상의 실제 상태들을 나타내고, 의도된 사용을 단지 기술된 것을 넘어서도록 도달할 수 있다. 임의의 그러한 엘리먼트들 또는 특징들은 임의의 다양한 방법들로 구현될 수 있고, 이 명세서에 보이는 임의의 예들을 벗어나도록 현재 기재들을 검토한 이후에 당업자에 의해 명백할 것이다.
다음의 청구항들은 신규하고 비자명성으로 여겨지는 엘리먼트들, 특징들 및 방법들 또는 동작들의 특정 조합들 및 부분 조합으로 정의된다. 조합들 및 부분조합과 같은 다른 것을 위한 추가적인 청구항들이 이것들 내에서 또는 관련된 문서들 내에서 존재할 수 있다.
100: 시스템
110: 타겟
120: 메모리 뱅크 130: 다중 양자 우물(MQW) 장치
131, 132: 픽셀들 141, 142: 지원 회로들
143: 예비 스위치 144: 예비 메모리 셀
146: 로드 스위치 148: 최종 메모리 셀
150: 전송 엘리먼트 151, 152: 전달 엘리먼트들
160: 소스 243: 전계 효과 트랜지스터(FET)
344: 예비 메모리 셀 301, 302: 인버터들
444: 커패시터 546: FET
603, 604: 인버터들 648: 최종 메모리 셀
701, 702, 703, 704: 인버터들 741: 지원 회로
743, 746: FET들 803, 804: 인버터들
841: 지원 회로 843, 846: FET들
844: 커패시터 901, 902, 903, 904: 인버터들
941: 지원 회로 943, 946: FET들
944: 예비 메모리 셀 1001: 시스템
1002: 디지털 블록 1004: 위상 고정 루프들
1007: 레벨 쉬프터들 및 드라이버들
1014: 컬럼 디코더 1017: 유닛
1022: 직렬 인터페이스 어레이 1024: 디코더 및 선입선출기(FIFO)
1027: 레벨 쉬프터들 1082: 직렬-직병렬 변환기
1101: MQW 어레이 시스템 1104: CPU/컨트롤러
1120: 외부 메모리 뱅크들 1180: 인코더들
1182: 직렬-직병렬 변환기(SERDES)
120: 메모리 뱅크 130: 다중 양자 우물(MQW) 장치
131, 132: 픽셀들 141, 142: 지원 회로들
143: 예비 스위치 144: 예비 메모리 셀
146: 로드 스위치 148: 최종 메모리 셀
150: 전송 엘리먼트 151, 152: 전달 엘리먼트들
160: 소스 243: 전계 효과 트랜지스터(FET)
344: 예비 메모리 셀 301, 302: 인버터들
444: 커패시터 546: FET
603, 604: 인버터들 648: 최종 메모리 셀
701, 702, 703, 704: 인버터들 741: 지원 회로
743, 746: FET들 803, 804: 인버터들
841: 지원 회로 843, 846: FET들
844: 커패시터 901, 902, 903, 904: 인버터들
941: 지원 회로 943, 946: FET들
944: 예비 메모리 셀 1001: 시스템
1002: 디지털 블록 1004: 위상 고정 루프들
1007: 레벨 쉬프터들 및 드라이버들
1014: 컬럼 디코더 1017: 유닛
1022: 직렬 인터페이스 어레이 1024: 디코더 및 선입선출기(FIFO)
1027: 레벨 쉬프터들 1082: 직렬-직병렬 변환기
1101: MQW 어레이 시스템 1104: CPU/컨트롤러
1120: 외부 메모리 뱅크들 1180: 인코더들
1182: 직렬-직병렬 변환기(SERDES)
Claims (10)
- 타겟을 패턴하기 위한 반도체 패터닝 시스템에서 사용을 위해 구성되는 다중 양자 우물(MQW: Multiple-Quantum-Well) 장치에 있어서,
상기 반도체 패터닝 시스템은 제 1 투과율 값과 제 2 투과율 값을 저장하도록 구성된 메모리 뱅크, 상기 메모리 뱅크에 연결된 데이터 라인, 및 상기 다중 양자 우물 장치 방향으로 에너지의 빔을 전송하도록 구성되는 소스를 포함하고,
상기 다중 양자 우물 장치는 제 1 전달 엘리먼트와, 데이터 라인을 통해 상기 제 1 투과율 값을 수신하기 위해 구성된 제 1 지원 회로를 포함하는 제 1 픽셀; 및
제 2 전달 엘리먼트와, 상기 데이터 라인을 통해서 상기 제 2 투과율 값을 수신하고, 상기 수신된 제 2 투과율 값을 저장하는 제 2 지원 회로를 포함하는 제 2 픽셀을 포함하고,
상기 제 1 지원 회로는 상기 수신된 제 1 투과율 값을 저장하도록 구성된 제 1 예비 메모리 셀, 제 1 로드 스위치, 및
상기 제 1 로드 스위치를 통해 상기 제 1 예비 메모리 셀로부터 상기 제 1 투과율 값을 수신하고, 상기 수신된 제 1 투과율 값을 저장하는 제 1 최종 메모리 셀을 포함하고,
상기 제 1 전달 엘리먼트의 투과율은 상기 최종 메모리 셀에서 저장된 상기 제 1 투과율 값에 의존하고, 상기 제 2 전달 엘리먼트의 투과율은 상기 제 2 지원 회로에서 저장된 상기 제 2 투과율 값에 의존하고,
상기 제 1, 및 상기 제 2 투과율 각각에 따라, 상기 제 1, 및 제 2 전달 엘리먼트들은 상기 MQW 장치에 도달하는 전송된 빔의 빔렛들의 병합을 허용하고,
상기 빔렛들은 상기 타겟으로부터 도달하고 패턴되는 MQW 장치들로부터 병합되는 다중 양자 우물 장치. - 제 1 항에 있어서,
상기 제 1 예비 메모리 셀은 대체 투과율 값을 데이터 라인을 통해 수신하고,
상기 제 1 예비 메모리 셀은 상기 수신된 대체 투과율 값을 저장하며, 동시에 상기 제 1 최종 메모리 셀은 상기 제 1 투과율 값을 저장하는 다중 양자 우물 장치. - 제 1 항에 있어서,
상기 제 1 최종 메모리 셀은 상기 대체 투과율 값을 수신하고 저장하는 다중 양자 우물 장치. - 제 1 항에 있어서,
상기 제 1 지원 회로는 제 1 예비 스위치를 더 포함하고,
상기 제 1 투과율 값은 상기 제 1 예비 스위치를 통해 상기 제 1 예비 메모리 셀에 의해 데이터 라인을 통해 수신되고, 상기 제 1 투과율 값은 컬럼 신호에 응답하여 상기 제 1 예비 스위치를 통해 수신되도록 구성되고, 상기 제 1 예비 스위치는 전계 효과 트랜지스터(FET: Field Effect Transistors)를 포함하는 다중 양자 우물 장치. - 제 1 항에 있어서,
상기 제 1 예비 메모리 셀은 두 개의 인버터들 또는 커패시터를 포함하는 다중 양자 우물 장치. - 제 1 항에 있어서,
상기 제 1 예비 메모리 셀은 상기 제 1 투과율 값의 음의 버전을 저장하기 위해 구성되는 다중 양자 우물 장치. - 제 1 항에 있어서,
상기 제 1 투과율 값은 로드 신호에 응답하여 상기 제 1 로드 스위치를 통해 수신되도록 구성되는 다중 양자 우물 장치. - 제 1 항에 있어서,
상기 제 1 최종 메모리 셀은 상기 제 1 투과율 값의 음의 버전을 저장하도록 구성되는 다중 양자 우물 장치. - 제 1 항에 있어서,
상기 제 2 지원 회로는
상기 수신된 제 2 투과율 값을 저장하도록 구성된 제 2 예비 메모리 셀,
제 2 로드 스위치, 및
상기 제 2 로드 스위치를 통해 상기 제 2 예비 메모리 셀로부터 상기 제 2 투과율 값을 수신하도록 구성되는 제 2 최종 메모리 셀을 포함하고,
상기 제 2 지원 회로는 상기 제 2 최종 메모리 셀 내 상기 수신된 제 2 투과율 값을 저장하도록 구성되는 다중 양자 우물 장치. - 제 9 항에 있어서,
상기 제 1 최종 메모리 셀은 로드 신호에 응답하여 상기 제 1 투과율 값을 수신하기 위해 구성되고,
상기 제 2 최종 메모리 셀은 상기 로드 신호에 응답하여 상기 제 2 투과율 값을 수신하기 위해 구성되는 다중 양자 우물 장치.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |