KR20160050840A - The method and apparatus for controlling logic of fast current mode - Google Patents
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Abstract
Description
본 발명은 고속 전류 모드 로직 제어 장치 및 방법에 관한 것으로 보다 상세하게는 빠른 스위칭을 기반으로 한 고속 전류 모드 로직 제어 장치 및 방법에 관한 발명이다.The present invention relates to an apparatus and method for a fast current mode logic controller, and more particularly, to a fast current mode logic controller and method based on fast switching.
주파수 합성기는 무선통신 분야에서 원하는 반송파 주파수를 합성하여 발생하는 집적 회로로서 대부분의 통신 장비와 레이더 등의 핵심 부품이다. 최근 무선 통신의 발달로 주파수 합성기의 역할이 크게 증대되고 있으며 또한 보다 높은 주파수와 넓은 주파수 대역폭, 보안성을 위한 여러 가지 기법들을 수용하기 위해서 이러한 주파수 합성기도 점차 저전력·고성능의 회로로 설계되어야 할 필요성이 대두되고 있다. 이러한 주파수 합성기는 크게 PLL(phase locked loop)와 DDFS(direct digital frequency synthesizer)방식으로 나눌 수 있다. 기존에 많이 사용되던 아날로그 회로인 PLL을 디지털로 대체하기 위하여 고안된 것이 DDFS이다. 기존의 대표적인 주파수 합성기로 사용되어온 PLL은 주파수 변환 속도가 느리고, 정밀한 주파수 조정이 어렵기 때문에 최근 이러한 단점을 극복하는 디지털 주파수 합성 방식이라는 새로운 방식이 주목을 받고 있다.A frequency synthesizer is an integrated circuit generated by synthesizing a desired carrier frequency in a wireless communication field and is a core part of most communication equipment and radar. In recent years, the role of frequency synthesizer has been greatly increased due to the development of wireless communication. Also, in order to accommodate various techniques for higher frequency, wide frequency bandwidth and security, such a frequency synthesizer needs to be designed with low power and high performance circuits Is emerging. These frequency synthesizers can be divided into phase locked loop (PLL) and direct digital frequency synthesizer (DDFS). DDFS is designed to replace PLL, which is a popular analog circuit, with digital. The PLL, which has been used as a typical frequency synthesizer, is slow in frequency conversion and difficult to precisely adjust the frequency. Recently, a new method called digital frequency synthesis method has been attracting attention.
DDFS는 PLL에 비하여 에너지 소모가 많은 단점이 있지만, 고착 시간이 필요하지 않아 빠른 주파수 변환이 가능하고, 주파수 간섭과 보안성에 뛰어나서 군수 제품에 많이 응용되고 있다. 특히 주파수 간섭에 강하다.Although DDFS has a disadvantage that it consumes much more energy than PLL, it does not need fixing time, it is able to perform fast frequency conversion, has excellent frequency interference and security, and is widely applied to military products. Especially strong against frequency interference.
이러한 직접 디지털 주파수 합성기는 기존의 PLL 구조의 단점을 극복하기 위하여 디지털적으로 주파수 합성을 가능케 함으로써 좀 더 정교한 분해 능력과 좋은 위상 잡음을 가지며 ns의 빠른 주파수 변환 시간 내에 동작시킬 수 있다.
This direct digital frequency synthesizer enables digitally synthesized frequency to overcome the disadvantages of the existing PLL structure, and has more sophisticated resolution and good phase noise, and can operate within the fast frequency conversion time of ns.
본 발명의 일 측면은 과도한 칩공간이 요구되는 커패시터 없이도 기생 커패시턴스에 의한 동작 지연 문제를 해결한 고속 전류 모드 로직 제어 방법을 제공한다.One aspect of the present invention provides a fast current mode logic control method that solves the operation delay problem due to parasitic capacitance without a capacitor requiring excessive chip space.
본 발명의 다른 측면은 커패시터 없이도 기생 커패시턴스에 의한 동작 지연 문제를 간단한 구성만으로 해결한 고속 전류 모드 로직 제어 장치를 제공한다.
Another aspect of the present invention provides a fast current mode logic controller which solves the operation delay problem due to parasitic capacitance without a capacitor by a simple configuration.
본 발명의 일 측면에 따른 고속 전류 모드 로직 제어 방법은 복수 레벨의 활성화 바이어스 장치의 제1 스위치가 on 상태이고, 제2 스위치가 off 상태인 슬립 모드인 경우, 참조 전류가 복수 레벨의 활성화 바이어스 장치의 제1 트랜지스터 및 바이어스 전압을 결정하는 제3 트랜지스터로 흐르는 단계, 상기 제1 스위치가 상기 off 상태이고, 상기 제2 스위치가 off 상태인 급속 웨이크업 모드인 경우, 상기 참조 전류가 상기 제3 트랜지스터로 흐르는 단계, 상기 제1 스위치가 상기 off 상태이고, 상기 제2 스위치가 상기 on 상태인 일반 동작 모드인 경우, 상기 참조 전류가 상기 제2 트랜지스터 및 상기 제3 트랜지스터로 흐르는 단계와 상기 제1 스위치가 상기 on 상태이고, 상기 제2 스위치가 상기 on 상태인 빠른 터닝오프 모드인 경우, 상기 참조 전류가 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터로 흐르는 단계를 포함할 수 있되, 상기 제1 트랜지스터의 게이트의 폭과 길이의 비(W/L 비)는 상기 제2 트랜지스터의 W/L비 및 상기 제3 트랜지스터의 W/L 비보다 클 수 있다.In the fast current mode logic control method according to an aspect of the present invention, when the first switch of the plurality of levels of the activation bias device is in the on state and the second switch is in the sleep mode in the off state, To a third transistor for determining a bias voltage, wherein when the first switch is in the off state and the second switch is in the off state, the reference current flows to the third transistor The reference current flows to the second transistor and the third transistor when the first switch is in the off state and the second switch is in the on state, Off state in which the first switch is in the on state and the second switch is in the on state, (W / L ratio) of the width of the gate of the first transistor to the length of the gate of the first transistor is less than the W / L ratio of the second transistor, And may be greater than the W / L ratio of the third transistor.
한편, 상기 제1 트랜지스터의 W/L 비는 상기 제2 트랜지스터의 W/L비 및 상기 제3 트랜지스터의 W/L 비의 20배일 수 있다. The W / L ratio of the first transistor may be 20 times the W / L ratio of the second transistor and the W / L ratio of the third transistor.
또한, 상기 제1 스위치 및 상기 제2 스위치는 딜레이를 가지고, 상기 딜레이는 상기 제2 스위치에 연결된 두 개의 인버터에 연결되고, 상기 제1 스위치에 연결된 한 개의 인버터에 의해 발생될 수 있다. The first switch and the second switch may have a delay, and the delay may be generated by one inverter connected to the two inverters connected to the second switch and connected to the first switch.
또한, 상기 복수 레벨의 활성화 바이어스 장치 각각의 상기 바이어스 전압은 FCW(frequency control word)에 따라 위상 누적기에 포함되는 pre-skewing F/F를 동작시키기 위해 공급될 수 있다. Also, the bias voltage of each of the plurality of levels of activation biasing devices may be supplied to operate a pre-skewing F / F included in the phase accumulator according to a frequency control word (FCW).
또한, 상기 위상 누적기에서 디스에이블된 상기 pre skewing F/Fs의 개수는 이고, 상기 N은 FCW 입력 비트의 개수, P는 파이프 라인의 뎁스(depth)일 수 있다.Also, the number of the pre skewing F / Fs disabled in the phase accumulator is N is the number of FCW input bits, and P is the depth of the pipeline.
본 발명의 다른 측면에 따른 고속 전류 모드 로직 제어 장치는 슬립 모드, 급속 웨이크업 모드, 일반 동작 모드 및 빠른 터닝 오프 모드 중 하나의 모드로 복수 레벨의 활성화 바이어스 장치를 동작시키고, 상기 복수 레벨의 활성화 바이어스 장치는 제1 스위치가 on 상태이고, 제2 스위치가 off 상태인 상기 슬립 모드인 경우, 참조 전류를 복수 레벨의 활성화 바이어스 장치의 제1 트랜지스터 및 바이어스 전압을 결정하는 제3 트랜지스터로 흘리고, 상기 복수 레벨의 활성화 바이어스 장치는 상기 제1 스위치가 상기 off 상태이고, 상기 제2 스위치가 off 상태인 상기 급속 웨이크업 모드인 경우, 상기 참조 전류를 상기 제3 트랜지스터로 흘리고, 상기 복수 레벨의 활성화 바이어스 장치는 상기 제1 스위치가 상기 off 상태고, 상기 제2 스위치가 상기 on 상태인 일반 동작 모드인 경우, 상기 참조 전류를 상기 제2 트랜지스터 및 상기 제3 트랜지스터로 흘리고, 상기 복수 레벨의 활성화 바이어스 장치는 상기 제1 스위치가 상기 on 상태이고, 상기 제2 스위치가 상기 on 상태인 빠른 터닝오프 모드인 경우, 상기 참조 전류를 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터로 흘리고, 상기 제1 트랜지스터의 게이트의 폭과 길이의 비(W/L 비)는 상기 제2 트랜지스터의 W/L비 및 상기 제3 트랜지스터의 W/L 비보다 클 수 있다. A fast current mode logic controller according to another aspect of the present invention operates multiple levels of activation biasing device in one of the sleep mode, rapid wakeup mode, normal operation mode and fast turning off mode, Wherein the bias device supplies a reference current to a first transistor of a plurality of levels of the activation bias device and a third transistor that determines a bias voltage when the first switch is on and the second switch is in the off state, Wherein the plurality of levels of the activation bias device are configured to allow the reference current to flow to the third transistor when the first switch is in the off state and the second switch is in the off wakeup mode, The apparatus is characterized in that the first switch is in the off state, the second switch is in the on state Wherein said plurality of levels of activation biasing devices are configured such that said first switch is in the on state and said second switch is in the on state, (W / L ratio) of the gate of the first transistor to the first transistor, the second transistor, and the third transistor, W / L ratio and the W / L ratio of the third transistor.
한편, 상기 제1 트랜지스터의 W/L 비는 상기 제2 트랜지스터의 W/L비 및 상기 제3 트랜지스터의 W/L 비의 20배일 수 있다. The W / L ratio of the first transistor may be 20 times the W / L ratio of the second transistor and the W / L ratio of the third transistor.
또한, 상기 제1 스위치 및 상기 제2 스위치는 딜레이를 가지고, 상기 딜레이는 상기 제2 스위치에 연결된 두 개의 인버터에 연결되고, 상기 제1 스위치에 연결된 한 개의 인버터에 의해 발생될 수 있다. The first switch and the second switch may have a delay, and the delay may be generated by one inverter connected to the two inverters connected to the second switch and connected to the first switch.
또한, 상기 복수 레벨의 활성화 바이어스 장치 각각의 상기 바이어스 전압은 FCW(frequency control word)에 따라 위상 누적기에 포함되는 pre-skewing F/F를 동작시키기 위해 공급될 수 있다. Also, the bias voltage of each of the plurality of levels of activation biasing devices may be supplied to operate a pre-skewing F / F included in the phase accumulator according to a frequency control word (FCW).
또한, 상기 위상 누적기에서 디스에이블된 상기 pre skewing F/Fs의 개수는 이고, 상기 N은 FCW 입력 비트의 개수, P는 파이프 라인의 뎁스(depth)일 수 있다.
Also, the number of the pre skewing F / Fs disabled in the phase accumulator is N is the number of FCW input bits, and P is the depth of the pipeline.
상술한 본 발명의 일측면에 따르면, 복잡도와 칩면적 증가를 억제하면서도 빠른 스위칭을 기반으로 저전력 구동이 필요한 다양한 장치(예를 들어, 플립플롭, 플립플롭 시리즈를 이용하는 주파수 합성기 등)를 효과적으로 동작시킬 수 있다.
According to an aspect of the present invention, various devices (for example, a flip-flop and a frequency synthesizer using a flip-flop series) that require low-power driving based on fast switching can be operated effectively while suppressing increase in complexity and chip area .
도 1은 기존의 바이어스 장치를 나타낸 개념도이다.
도 2는 전하 공유 커패시터를 기반으로 동작하는 바이어스 장치의 바이어스 전압 복원 시간을 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 복수 레벨의 빠른 활성화 바이어스 장치를 나타낸 개념도이다.
도 4는 본 발명의 실시예에 따른 복수 레벨의 빠른 활성화 바이어스 장치의 동작 모드를 나타낸 그래프이다.
도 5는 본 발명의 실시예에 따른 복수 레벨의 빠른 활성화 바이어스 장치를 기반으로 동작하는 직접 디지털 주파수 합성기(direct digital frequency synthersizer, DDFS)를 나타낸 개념도이다.
도 6은 본 발명의 실시예에 따른 위상 누적기에 포함된 pre skewing F/Fs의 디스에이블 동작을 나타낸 개념도이다.
도 7은 본 발명의 실시예에 따른 복수 레벨의 빠른 활성화 바이어스 장치의 전단의 제어부를 나타낸 개념도이다.1 is a conceptual diagram illustrating a conventional bias device.
2 is a diagram illustrating a bias voltage recovery time of a bias device that operates based on a charge sharing capacitor.
3 is a conceptual diagram illustrating a multi-level fast activation biasing device according to an embodiment of the present invention.
FIG. 4 is a graph illustrating an operation mode of the multi-level rapid activation biasing device according to the embodiment of the present invention.
FIG. 5 is a conceptual diagram illustrating a direct digital frequency synthesizer (DDFS) operating on a plurality of levels of fast activation biasing devices in accordance with an embodiment of the present invention.
6 is a conceptual diagram illustrating a disabling operation of a pre skewing F / Fs included in a phase accumulator according to an embodiment of the present invention.
FIG. 7 is a conceptual diagram illustrating a control unit for a front end of a plurality of levels of quick activation biasing apparatuses according to an embodiment of the present invention.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예와 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.The following detailed description of the invention refers to the accompanying drawings, which illustrate, by way of illustration, specific embodiments in which the invention may be practiced. These embodiments are described in sufficient detail to enable those skilled in the art to practice the invention. It should be understood that the various embodiments of the present invention are different, but need not be mutually exclusive. For example, certain features, structures, and characteristics described herein may be implemented in other embodiments without departing from the spirit and scope of the invention in connection with an embodiment. It is also to be understood that the position or arrangement of the individual components within each disclosed embodiment may be varied without departing from the spirit and scope of the invention. The following detailed description is, therefore, not to be taken in a limiting sense, and the scope of the present invention is to be limited only by the appended claims, along with the full scope of equivalents to which such claims are entitled, if properly explained. In the drawings, like reference numerals refer to the same or similar functions throughout the several views.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the drawings.
도 1은 기존의 바이어스 장치를 나타낸 개념도이다. 1 is a conceptual diagram illustrating a conventional bias device.
도 1을 참조하면, 기존의 바이어스 장치는 두 개의 대향된 비중복(non-overlapping) 스위치인 제1 스위치(100)와 제2 스위치(150)를 포함할 수 있다.Referring to FIG. 1, a conventional bias device may include a
제1 스위치(100)가 온(on) 상태의 동작 모드로 전환되는 경우, 전압 복원 지연이 발생하는 것을 방지하기 위해 전하 공유 커패시터(Cbig)가 제1 스위치(100)와 병렬로 연결되어 추가로 구현될 수 있다.When the
제1 스위치(100)가 온 상태로 전환된 경우(즉, 복원이 시작되는 경우) 전하 공유 커패시터에 미리 차징된 전하에 의해 바이어스 전압이 빠르게 초기값에 가까이 도달하게 된다. 즉, 전하 공유 커패시터는 빠른 시간 내에 디스에이블(disable) 상태의 블록들의 로직 게이트를 스위칭하기 위한 충분한 전압을 공급할 수 있다.When the
하지만, 이러한 전하 공유 커패시터를 사용하는 방식에서 전압은 일정 수준의 전압 값까지는 빠르게 도달하지만, 정확하게 전압 초기값을 만족하기 어렵다. 왜냐하면, 전하 공유 커패시터에 차징된 전하가 사용된 이후, 다시 전하 공유 커패시터에 대한 차징이 수행되면서 바이어스 전압이 복원되기 때문이다. 이하, 본 발명의 실시예에 따른 고속 전류 모드 로직 제어 장치 및 방법에서는 이러한 기존의 바이어스 장치의 문제점을 복수 레벨의 빠른 활성화 바이어스 장치(multi-level momentarily activated bias device)에 대해 개시한다.
However, in the method using such a charge sharing capacitor, the voltage quickly reaches a certain voltage value, but it is difficult to accurately meet the voltage initial value. This is because, after the charge charged in the charge sharing capacitor is used, the charging for the charge sharing capacitor is performed again and the bias voltage is restored. Hereinafter, a fast current mode logic controller and method according to an embodiment of the present invention discloses a problem of such a conventional bias device for a multi-level momentarily activated bias device.
도 2는 전하 공유 커패시터를 기반으로 동작하는 바이어스 장치의 바이어스 전압 복원 시간을 나타낸 도면이다.2 is a diagram illustrating a bias voltage recovery time of a bias device that operates based on a charge sharing capacitor.
전하 공유 커패시터를 기반으로 동작하는 바이어스 장치는 바이어스 전압에 가까운 전압 레벨로 복원하는데 1 클럭이 소요될 수 있다. 하지만, 정확한 바이어스 전압으로 복원되기 위해서는 4 클럭 이상이 소요될 수 있다. 본 발명의 실시예에서는 정확한 바이어스 전압으로 복원하기 위한 소요 시간을 감소시켜서 바이어스 전압의 복원을 빠르게 하기 위한 복수 레벨의 빠른 활성화 바이어스 장치가 개시된다.
A bias device that operates based on a charge sharing capacitor can take one clock to restore to a voltage level close to the bias voltage. However, it takes more than four clocks to restore to the correct bias voltage. In the embodiment of the present invention, a plurality of rapid activation biasing devices for reducing the time required for restoration to a correct bias voltage to accelerate the recovery of the bias voltage are disclosed.
도 3은 본 발명의 실시예에 따른 복수 레벨의 빠른 활성화 바이어스 장치를 나타낸 개념도이다.3 is a conceptual diagram illustrating a multi-level fast activation biasing device according to an embodiment of the present invention.
도 3에서는 빠르게 바이어스 전압 값에 도달시키기 위한 복수 레벨의 빠른 활성화 바이어스 장치가 개시된다.In Fig. 3, a plurality of levels of fast activation biasing devices for quickly reaching a bias voltage value are disclosed.
도 3을 참조하면, 복수 레벨의 빠른 활성화 바이어스 장치는 두 개의 스위치(305, 310)와 두 개의 다이오드에 연결된 트랜지스터(320, 340)를 포함한다.Referring to FIG. 3, a multi-level fast activation biasing device includes two
제1 트랜지스터(320)의 W/L 비(게이트의 폭과 길이의 비)는 제2 트랜지스터(340)와 제3 트랜지스터(360)의 W/L 비보다 20배 클 수 있다. The W / L ratio of the
제1 트랜지스터(320)와 제2 트랜지스터(340)는 상보적인 신호(complementary signal)를 기반으로 스위칭을 수행하는 SW1(305) 및 SW2(310)에 의해 제어될 수 있다. SW1(305) 및 SW2(310)는 인버터를 통한 일정한 딜레이 가지고 구동될 수 있다. 구체적으로 SW1(305)은 하나의 인버터와 연결되어 동작하고, SW2(310)는 두 개의 인버터(300)를 기반으로 동작할 수 있다. 두 개의 인버터(300)를 기반으로 SW1(305)과 SW2(310)는 일정한 딜레이를 가지고 서로 다른 on/off 동작을 수행함으로써 복수 레벨의 빠른 활성화 바이어스 장치에 연결된 pre skewing F/Fs가 4가지의 서로 다른 동작 모드로 동작될 수 있다.The
SW1(305) 및 SW2(310)의 온/오프에 따른 동작에 따른 pre skewing F/Fs의 4가지 동작 모드는 슬립 모드(sleep mode), 급속 웨이크 업 모드(rapidly waking-up mode), 일반 동작 모드(normal operation mode) 또는 빠른 터닝오프 모드(quickly turning-off mode)일 수 있다. 각각의 모드에 대해서는 도 4에서 구체적으로 개시한다.
The four operation modes of the pre-skewing F / Fs according to the ON / OFF operation of the
도 4는 본 발명의 실시예에 따른 복수 레벨의 빠른 활성화 바이어스 장치의 동작 모드를 나타낸 그래프이다.FIG. 4 is a graph illustrating an operation mode of the multi-level rapid activation biasing device according to the embodiment of the present invention.
도 4를 참조하면, SW1과 SW2의 on/off에 따라 pre skewing F/Fs가 슬립 모드(400), 급속 웨이크 업 모드(420), 일반 동작 모드(440) 또는 빠른 터닝-오프 모드(460)로 동작을 수행할 수 있다.Referring to FIG. 4, the pre-skewing F / Fs may be switched to the sleep mode 400, the rapid wakeup mode 420, the general operation mode 440, or the fast turning-off mode 460 according to on / off of SW1 and SW2. As shown in FIG.
SW1이 ‘on’이고 SW2가 ‘off’인 경우, pre skewing F/Fs가 슬립 모드(400)일 수 있다. 이러한 경우, SW1와 연결된 제1 트랜지스터의 W/L 비는 제2 트랜지스터와 제3 트랜지스터의 W/L 비보다 20배 크기 때문에 Iref가 대부분 SW1을 통해서 제1 트랜지스터로 흐르게 되고, 일부만이 제3 트래지스터로 흐르게 되어 바이어스 전압인 Vb는 낮은 값을 가질 수 있다. If SW1 is 'on' and SW2 is 'off', the pre skewing F / Fs may be the sleep mode 400. In this case, since the W / L ratio of the first transistor connected to SW1 is 20 times larger than the W / L ratio of the second transistor and the third transistor, I ref flows mostly through SW1 to the first transistor, Trafficking register flows to the bias voltage V b may have a lower value.
SW1이 ‘off’이고 SW2가 ‘off’인 경우 pre skewing F/Fs가 급속 웨이크 업 모드(420)일 수 있다. 전술한 바와 같이 SW1 및 SW2는 인버터를 기반으로 on/off 동작을 수행함에 있어 일정한 딜레이를 가질 수 있다. 따라서, SW1을 off 상태로 전환하고, SW2를 on 상태로 전화하는 과정에서 SW1이 off 상태이고 SW2가 off 상태를 임시적으로 가질 수 있다. 두 개의 스위치가 모두 오프된 경우, Iref는 제3 트랜지스터로 흐르게 되고, Vb의 크기가 급증할 수 있다. 급속 웨이크 업 모드에서는 기생 커패시터(Cpar)가 차징(charging)되고 빠르게 전압 Vb를 증가시켜 제3 트랜지스터를 턴-온할 수 있다. 급속 웨이크 업 모드(420)에서 기생 커패시터의 차징 레이트는 아래의 수학식 1과 같을 수 있다.The pre skewing F / Fs may be a rapid wakeup mode 420 when SW1 is off and SW2 is off. As described above, SW1 and SW2 can have a constant delay in performing an on / off operation based on an inverter. Therefore, in the process of switching SW1 to the off state and SW2 to the on state, SW1 may be in an off state and SW2 may be in an off state temporarily. When both switches are off, I ref flows to the third transistor, and the magnitude of V b may surge. In the rapid wakeup mode, the parasitic capacitor C par can be charged and the voltage V b can be increased quickly to turn on the third transistor. The charging rate of the parasitic capacitor in the rapid wakeup mode 420 may be expressed by
차징 시간은 기생 커패시터에 역으로 비례하기 때문에 바이어스 트랜지스터의 사이즈는 차징 시간을 향상시키기 위해 작은 값으로 결정될 수 있다.Since the charging time is inversely proportional to the parasitic capacitor, the size of the bias transistor can be determined to be a small value to improve the charging time.
SW1이 ‘off’이고 SW2가 ‘on’인 경우, pre skewing F/Fs가 일반 동작 모드(440)일 수 있다. 일반 동작 모드(440)에서는 SW2가 ‘on’될 수 있고, Iref의 일부가 SW2를 통해서 제2 트랜지스터로 흐를 수 있다. 나머지 Iref가 제3 트랜지스터로 흐를 수 있다. 제2 트랜지스터는 제3 트랜지스터와 동일한 W/L 비를 가진다. 따라서, 일반 동작 모드(440)에서의 바이어스 전압(Vb)은 슬립 모드(400)보다는 높은 전압일 수 있다. 또한, 일반 동작 모드(440)에서의 Vb의 크기는 급속 웨이크업 모드(420)에서의 Vb의 크기보다 작은 값일 수 있다.If SW1 is 'off' and SW2 is 'on', pre skewing F / Fs may be the normal mode of operation 440. In the normal operation mode 440, SW2 may be 'on' and a portion of I ref may flow through SW2 to the second transistor. And the remaining I ref can flow to the third transistor. The second transistor has the same W / L ratio as the third transistor. Accordingly, the bias voltage V b in the normal operation mode 440 may be a voltage higher than the sleep mode 400. In addition, the magnitude of V b in the normal mode of operation 440 may be a value less than the magnitude of V b in the rapid wakeup mode 420.
SW1이 ‘on’이고 SW2가 ‘on’인 경우, pre skewing F/Fs가 빠른 터닝오프 모드(460)일 수 있다. 슬립 모드(400)로 전환되는 과정에서 SW1은 on 상태로 전환될 수 있고, SW2는 off 상태로 전환될 수 있다. 빠른 터닝 오프 모드(460)에서는 SW1 및 SW2가 ‘on’ 상태일 수 있고, Iref의 대부분이 SW1 및 SW2를 통해 제1 트랜지스터와 제2 트랜지스터로 흐르고 나머지 Iref가 제3 트랜지스터로 흐를 수 있다. 따라서, 빠른 터닝오프 모드(460)에서의 Vb의 크기는 슬립 모드(400)에서의 Vb의 크기보다 작게 빠르게 감소할 수 있다. 이러한 경우, 제3 트랜지스터로 입력된 전압이 빠르게 감소하여 제3 트랜지스터가 빠르게 턴 오프될 수 있다.If SW1 is 'on' and SW2 is 'on', pre skewing F / Fs may be fast turning off mode 460. In the process of switching to the sleep mode 400, SW1 can be switched to the on state and SW2 can be switched to the off state. The fast turning off mode 460 may be in the SW1 and SW2 are 'on' state, the majority of I ref flows to the first transistor and the second transistor via the SW1 and SW2 has a remainder I ref to flow to the third transistor . Thus, the magnitude of V b in fast turning off mode 460 may decrease rapidly below the magnitude of V b in sleep mode 400. In this case, the voltage input to the third transistor rapidly decreases, and the third transistor can be quickly turned off.
위와 같은 방법을 사용하는 경우 기존의 활성화 바이어스 장치보다 빠르게 pre skewing F/Fs 가 온/오프될 수 있다.
When the above method is used, the pre skewing F / Fs can be turned on / off more quickly than the conventional activation bias device.
도 5는 본 발명의 실시예에 따른 복수 레벨의 빠른 활성화 바이어스 장치를 기반으로 동작하는 직접 디지털 주파수 합성기(direct digital frequency synthersizer, DDFS)를 나타낸 개념도이다.FIG. 5 is a conceptual diagram illustrating a direct digital frequency synthesizer (DDFS) operating on a plurality of levels of fast activation biasing devices in accordance with an embodiment of the present invention.
도 5를 참조하면, 직접 디지털 주파수 합성기는 주어진 위상 값으로부터 직접 원하는 주파수 신호를 발생시킬 수 있다. 직접 디지털 주파수 합성기는 고속 동작을 위한 다단 파이프라인 구조의 위상 누적기(Phase Accumulator: PACC)(500)를 포함할 수 있다.Referring to FIG. 5, a direct digital frequency synthesizer may generate a desired frequency signal directly from a given phase value. The direct digital frequency synthesizer may include a phase accumulator (PACC) 500 having a multi-stage pipeline structure for high-speed operation.
위상 누적기(500)는 전류 모드 로직 기반으로 이루어지며 파이프라인 구조의 복수의 플립 플롭(예를 들어, pre skewing F/Fs)을 포함할 수 있다. 본 발명의 실시예에 따른 복수 레벨의 빠른 활성화 바이어스 장치는 FCW(frequency control word)에 따라 위상 누적기(500)에 포함된 pre skewing F/Fs로 바이어스 전압을 공급하기 위해 사용될 수 있다. The
디지털 주파수 합성기에서 매 클럭마다 N 비트의 FCW가 위상 누적기(500)로 입력되며, FCW는 위상 누적기(500)에 저장되어 있는 값에 더해질 수 있다. 위상 누적기(500)에서는 계속적으로 FCW가 더해지므로 오버플로우(overflow)가 발생하게 되며, 위상 누적기(500)에 저장되어 있는 N 비트의 값 중 상위 J 비트가 신호 발생부(510)로 입력될 수 있다.In the digital frequency synthesizer, an N-bit FCW is input to the
신호 발생부(510)는 위상-싸인값 변환부, 디지털-아날로그 변환부 및 저역 통과 필터를 포함할 수 있으며, 입력된 위상 누적기(500)의 J 비트 출력을 이용하여 원하는 주파수를 갖는 신호(싸인파)를 생성할 수 있다.The
구체적으로 본 실시예에 따른 디지털 주파수 합성기는 FCW 로드부(520), 위상 누적기(500), 제어부(520), 바이어스 전압 생성부(530) 및 클럭 드라이버(540)를 포함할 수 있다.Specifically, the digital frequency synthesizer according to the present embodiment may include an
FCW 로드부(520)는 입력된 FCW를 병렬로 적재(LOAD)하여 위상 누적기(500)로 출력할 수 있다. 위상 누적기(500)는 플립 플롭(예를 들어, pre skewing F/Fs) 및 가산기와 같은 복수의 블록들이 파이프라인 구조를 형성하며, 입력된 FCW를 인접 블록들로 전파하고 가산할 수 있다.The
제어부(520)는 입력되는 FCW의 변화가 있는지 여부를 판단하여 위상 누적기(500)를 전술한 4가지 동작 모드(슬립 모드, 급속 웨이크 업 모드, 일반 동작 모드 또는 빠른 터닝오프 모드) 중 하나의 동작 모드로 동작시킬 수 있다. The
예를 들어, 제어부(520)는 복수 레벨의 빠른 활성화 바이어스 장치를 4개의 동작하도록 on/off시킴으로써 빠르게 위상 누적기(500)로 공급되는 바이어스 전압을 빠르게 on/off시킬 수 있다. 또한, 제어부(520)는 미리 설정된 클럭 이상 FCW가 아이들(idle) 상태로 있는 경우, 일반 동작 모드에서 빠른 터닝 오프 모드를 거쳐 슬립 모드로 변경되도록 제어 신호(디스에이블 신호)를 생성할 수 있다. For example, the
바이어스 전압 생성부(530)는 제어부(520)의 제어 신호에 따라 위상 누적기(500)에 포함된 블록을 동작시키기 위한 바이어스 전압을 생성하여 인가할 수 있다.The
클럭 드라이버(540)는 본 발명의 실시예에 따른 복수 레벨의 빠른 활성화 바이어스 장치와 연결된 위상 누적기에 포함된 pre skewing F/Fs의 동작을 위한 클럭을 제공할 수 있다.
The
도 6은 본 발명의 실시예에 따른 위상 누적기에 포함된 pre skewing F/Fs의 디스에이블 동작을 나타낸 개념도이다.6 is a conceptual diagram illustrating a disabling operation of a pre skewing F / Fs included in a phase accumulator according to an embodiment of the present invention.
pre skewing F/Fs의 디스에이블 동작이 수행된 경우, 복수 레벨의 빠른 활성화 바이어스 장치가 빠른 터닝오프 모드에서 슬립 모드로 진행되면서 바이어스 전압이 급격히 감소할 수 있다. When the disabling operation of the pre skewing F / Fs is performed, the bias voltage may be rapidly reduced while the fast activation biasing device of a plurality of levels proceeds from the fast turning-off mode to the sleep mode.
위상 누적기에서 디스에이블된 pre skewing F/Fs의 개수는 아래의 수학식 2와 같이 표현될 수 있다.The number of pre skewing F / Fs disabled in the phase accumulator can be expressed as
수학식 2에서 N은 FCW 입력 비트의 개수, P는 파이프 라인의 뎁스(depth)일 수 있다. 예를 들어, N=32이고, P=8일 수 있다. 이러한 경우, 디스에이블된 pre skewing F/Fs의 개수는 98개일 수 있다.In Equation (2), N may be the number of FCW input bits and P may be the depth of the pipeline. For example, N = 32 and P = 8. In this case, the number of disabled pre skewing F / Fs may be 98.
빠른 전환 때문에 각 열에 위치한 pre skewing F/Fs의 바이어스 전압은 순차적으로 활성화되고, 파워 소모를 최소화하기 위해 두 클럭 사이클 동안 보존될 수 있다. pre skewing F/Fs는 두 클럭 이후에 턴 오프될 수 있다. 두 클럭 사이클 후에 pre skewing F/Fs는 턴 오프될 수 있다.Because of the fast transition, the bias voltage of the pre skewing F / Fs located in each column is sequentially activated and can be conserved for two clock cycles to minimize power consumption. The pre skewing F / Fs can be turned off after two clocks. After two clock cycles the pre skewing F / Fs can be turned off.
도 6을 참조하면, 데이터를 다음 열로 넘기기 위해 pre skewing F/Fs의 인접한 열 사이에서 바이어스 전압 Vb1에서 Vb7에 일정한 오버랩이 필요하다.
Referring to FIG. 6, a certain overlap is required between the bias voltages V b1 and V b7 between adjacent rows of the pre skewing F / Fs to pass the data to the next column.
도 7은 본 발명의 실시예에 따른 복수 레벨의 빠른 활성화 바이어스 장치(M2AB)의 전단의 제어부를 나타낸 개념도이다.FIG. 7 is a conceptual diagram illustrating a control unit of a preceding stage of a multi-level quick activation biasing device M 2 AB according to an embodiment of the present invention.
도 7을 참조하면, 전단의 제어부는 7개의 F/F와 7개의 OR 게이트를 포함할 수 있다. OR 게이트는 복수 레벨의 빠른 활성화 바이어스 장치를 제어하기 위해 두 클록 사이클 주기로 순차적으로 쉬프트된 로드 신호를 생성할 수 있다.Referring to FIG. 7, the control unit of the previous stage may include 7 F / Fs and 7 OR gates. The OR gate may generate a sequentially shifted load signal in two clock cycle periods to control multiple levels of fast activation biasing device.
이러한 제어부는 5mW의 전력을 소비할 수 있으나, 2GHz 동작에서 파워 감소는 35mW이다. 제안된 PACC에 포함된 pre skewing F/Fs는 1V 공급에서 200uA로 바이어스될 수 있다. 파워 감소 크기인 35mW는 98개의 디스에이블된 pre skewing F/Fs로부터 감소된 20mW와 PACC의 각각의 파이프 라인 단계에서 로컬 클락 버퍼의 파워로부터 감소된 15mW를 포함할 수 있다. 디스에이블된 pre skewing F/Fs와 관련된 로컬 클락 버퍼 역시 턴 오프되기 때문이다. 제어부가 5mW의 전력을 소비하기 때문에 결과적으로 본 발명의 실시예에 따른 복수 레벨의 빠른 활성화 바이어스 장치의 파워 소모는 기존의 PACC 동작에서 소비되는 소비 전력과 비교하여 30mW만큼 감소될 수 있다.
This control can consume 5mW of power, but the power reduction at 2GHz operation is 35mW. The pre skewing F / Fs included in the proposed PACC can be biased to 200uA at 1V supply. The power reduction size of 35mW may include 20mW reduced from 98 disabled pre skewing F / Fs and 15mW reduced from the power of the local clock buffer at each pipeline stage of the PACC. Since the local clock buffer associated with the disabled pre skewing F / Fs is also turned off. As a result, the power consumption of the multi-level quick activation biasing device according to the embodiment of the present invention can be reduced by 30 mW as compared with the power consumption consumed in the conventional PACC operation.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it will be understood by those skilled in the art that various changes and modifications may be made therein without departing from the spirit and scope of the invention as defined in the appended claims. It will be possible.
300: 인버터
305: SW1
310: SW2
320: 제1 트랜지스터
340: 제2 트랜지스터300: Inverter
305: SW1
310: SW2
320: first transistor
340: second transistor
Claims (10)
복수 레벨의 활성화 바이어스 장치의 제1 스위치가 on 상태이고, 제2 스위치가 off 상태인 슬립 모드인 경우, 참조 전류가 복수 레벨의 활성화 바이어스 장치의 제1 트랜지스터 및 바이어스 전압을 결정하는 제3 트랜지스터로 흐르는 단계;
상기 제1 스위치가 상기 off 상태이고, 상기 제2 스위치가 off 상태인 급속 웨이크업 모드인 경우, 상기 참조 전류가 상기 제3 트랜지스터로 흐르는 단계;
상기 제1 스위치가 상기 off 상태이고, 상기 제2 스위치가 상기 on 상태인 일반 동작 모드인 경우, 상기 참조 전류가 상기 제2 트랜지스터 및 상기 제3 트랜지스터로 흐르는 단계; 및
상기 제1 스위치가 상기 on 상태이고, 상기 제2 스위치가 상기 on 상태인 빠른 터닝오프 모드인 경우, 상기 참조 전류가 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터로 흐르는 단계를 포함하되,
상기 제1 트랜지스터의 게이트의 폭과 길이의 비(W/L 비)는 상기 제2 트랜지스터의 W/L비 및 상기 제3 트랜지스터의 W/L 비보다 큰 고속 전류 모드 로직 제어 방법.
A fast current mode logic control method,
When the first switch of the plurality of levels of the activation biasing device is in the on state and the second switch is in the off mode, the reference current is applied to the first transistor of the activation bias device of plural levels and the third transistor which determines the bias voltage Flowing phase;
The reference current flows to the third transistor when the first switch is in the off state and the second switch is in the off wakeup mode;
The reference current flows to the second transistor and the third transistor when the first switch is in the off state and the second switch is in the on operation state; And
Wherein the reference current flows to the first transistor, the second transistor and the third transistor when the first switch is in the on state and the second switch is in the on-state fast turning-off mode, ,
Wherein a width-to-length ratio (W / L ratio) of the gate of the first transistor is greater than a W / L ratio of the second transistor and a W / L ratio of the third transistor.
상기 제1 트랜지스터의 W/L 비는 상기 제2 트랜지스터의 W/L비 및 상기 제3 트랜지스터의 W/L 비의 20배인 것을 특징으로 하는 고속 전류 모드 로직 제어 방법.
The method according to claim 1,
Wherein the W / L ratio of the first transistor is 20 times the W / L ratio of the second transistor and the W / L ratio of the third transistor.
상기 제1 스위치 및 상기 제2 스위치는 딜레이를 가지고,
상기 딜레이는 상기 제2 스위치에 연결된 두 개의 인버터에 연결되고, 상기 제1 스위치에 연결된 한 개의 인버터에 의해 발생되는 것을 특징으로 하는 고속 전류 모드 로직 제어 방법.
3. The method of claim 2,
Wherein the first switch and the second switch have a delay,
Wherein the delay is connected to two inverters connected to the second switch and is generated by one inverter connected to the first switch.
상기 복수 레벨의 활성화 바이어스 장치 각각의 상기 바이어스 전압은 FCW(frequency control word)에 따라 위상 누적기에 포함되는 pre-skewing F/F를 동작시키기 위해 공급되는 것을 특징으로 하는 고속 전류 모드 로직 제어 방법.
The method of claim 3,
Wherein the bias voltage of each of the plurality of levels of activation biasing devices is provided to operate a pre-skewing F / F included in the phase accumulator according to a frequency control word (FCW).
상기 위상 누적기에서 디스에이블된 상기 pre skewing F/Fs의 개수는
이고,
상기 N은 FCW 입력 비트의 개수, P는 파이프 라인의 뎁스(depth)인 것을 특징으로 하는 고속 전류 모드 로직 제어 방법.
5. The method of claim 4,
The number of pre-skewing F / Fs disabled in the phase accumulator is
ego,
Wherein N is the number of FCW input bits and P is the depth of the pipeline.
상기 고속 전류 모드 제어 장치는 슬립 모드, 급속 웨이크업 모드, 일반 동작 모드 및 빠른 터닝 오프 모드 중 하나의 모드로 복수 레벨의 활성화 바이어스 장치를 동작시키고,
상기 복수 레벨의 활성화 바이어스 장치는 제1 스위치가 on 상태이고, 제2 스위치가 off 상태인 상기 슬립 모드인 경우, 참조 전류를 복수 레벨의 활성화 바이어스 장치의 제1 트랜지스터 및 바이어스 전압을 결정하는 제3 트랜지스터로 흘리고,
상기 복수 레벨의 활성화 바이어스 장치는 상기 제1 스위치가 상기 off 상태이고, 상기 제2 스위치가 off 상태인 상기 급속 웨이크업 모드인 경우, 상기 참조 전류를 상기 제3 트랜지스터로 흘리고,
상기 복수 레벨의 활성화 바이어스 장치는 상기 제1 스위치가 상기 off 상태고, 상기 제2 스위치가 상기 on 상태인 일반 동작 모드인 경우, 상기 참조 전류를 상기 제2 트랜지스터 및 상기 제3 트랜지스터로 흘리고,
상기 복수 레벨의 활성화 바이어스 장치는 상기 제1 스위치가 상기 on 상태이고, 상기 제2 스위치가 상기 on 상태인 빠른 터닝오프 모드인 경우, 상기 참조 전류를 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터로 흘리고,
상기 제1 트랜지스터의 게이트의 폭과 길이의 비(W/L 비)는 상기 제2 트랜지스터의 W/L비 및 상기 제3 트랜지스터의 W/L 비보다 큰 고속 전류 모드 로직 제어 장치.
A fast current mode logic controller comprising:
Wherein the fast current mode control device operates the plurality of levels of the activation biasing device in one of the sleep mode, the rapid wakeup mode, the normal operation mode, and the fast turning off mode,
Wherein the plurality of levels of activation biasing devices are configured such that when the first switch is on and the second switch is in the sleep mode the reference current is applied to the first transistor of the plurality of levels of activation biasing device and the third transistor Flowing into the transistor,
Wherein the plurality of levels of the activation biasing device is configured to allow the reference current to flow to the third transistor when the first switch is in the off state and the second switch is in the off wakeup mode,
The plurality of levels of the activation biasing device may cause the reference current to flow to the second transistor and the third transistor when the first switch is in the off state and the second switch is in the on operation state,
Wherein the plurality of levels of the activation biasing device are configured so that when the first switch is in the on state and the second switch is in the on-state fast turning-off mode, the reference current is supplied to the first transistor, 3 transistor,
Wherein a width-to-length ratio (W / L ratio) of the gate of the first transistor is greater than a W / L ratio of the second transistor and a W / L ratio of the third transistor.
상기 제1 트랜지스터의 W/L 비는 상기 제2 트랜지스터의 W/L비 및 상기 제3 트랜지스터의 W/L 비의 20배인 것을 특징으로 하는 고속 전류 모드 로직 제어 장치.
The method according to claim 6,
Wherein the W / L ratio of the first transistor is 20 times the W / L ratio of the second transistor and the W / L ratio of the third transistor.
상기 제1 스위치 및 상기 제2 스위치는 딜레이를 가지고,
상기 딜레이는 상기 제2 스위치에 연결된 두 개의 인버터에 연결되고, 상기 제1 스위치에 연결된 한 개의 인버터에 의해 발생되는 것을 특징으로 하는 고속 전류 모드 로직 제어 장치.
8. The method of claim 7,
Wherein the first switch and the second switch have a delay,
Wherein the delay is connected to two inverters connected to the second switch and is generated by one inverter connected to the first switch.
상기 복수 레벨의 활성화 바이어스 장치 각각의 상기 바이어스 전압은 FCW(frequency control word)에 따라 위상 누적기에 포함되는 pre-skewing F/F를 동작시키기 위해 공급되는 것을 특징으로 하는 고속 전류 모드 로직 제어 장치.
9. The method of claim 8,
Wherein the bias voltage of each of the plurality of levels of activation biasing devices is provided to operate a pre-skewing F / F included in the phase accumulator according to a frequency control word (FCW).
상기 위상 누적기에서 디스에이블된 상기 pre skewing F/Fs의 개수는
이고,
상기 N은 FCW 입력 비트의 개수, P는 파이프 라인의 뎁스(depth)인 것을 특징으로 하는 고속 전류 모드 로직 제어 장치.10. The method of claim 9,
The number of pre-skewing F / Fs disabled in the phase accumulator is
ego,
Wherein N is the number of FCW input bits and P is the depth of the pipeline.
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