KR20160047646A - Display device - Google Patents

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Abstract

A display device according to an embodiment of the present invention comprises: pixels arranged in a first direction and a second direction orthogonal to the first direction in a pixel array region into a matrix form, and classified into first to third pixel rows in a third direction crossing the first and second directions; first diagonal gate lines connected to the first pixel rows composed of an equal number of pixels and extended in the third direction; second diagonal gate lines connected to the second pixel rows and extended in the third direction, wherein the second pixel rows composed of less pixels than the pixels constituting each of the first pixel rows and arranged on a side of the first pixel rows; third diagonal gate lines connected to the third pixel rows and extended in the third direction, wherein the third pixel rows composed of less pixels than the pixels constituting each of the first pixel rows and facing the second pixel rows across the first pixel rows; and connection structures formed in connection regions outside the pixel array region and each connecting a pair of the second diagonal gate lines and the third diagonal gate lines.

Description

표시 장치{DISPLAY DEVICE}Display device {DISPLAY DEVICE}

본 발명의 실시 예들은 표시 장치에 관한 것으로, 보다 구체적으로 단면 구동(single side driving) 구조를 제공할 수 있는 표시 장치에 관한 것이다.
Embodiments of the present invention relate to a display device, and more particularly, to a display device capable of providing a single side driving structure.

표시 장치는 영상을 표시하기 위한 표시 패널과, 표시 패널을 구동하는 데이터 드라이버 및 게이트 드라이버를 포함한다. 표시 패널은 게이트 라인, 데이터 라인, 및 화소를 포함한다. 화소는 게이트 라인 및 데이터 라인에 연결된다. 게이트 라인은 제1 방향을 따라 연장되며, 데이터 라인은 제1 방향에 직교하는 제2 방향을 따라 연장될 수 있다. 데이터 드라이버는 데이터 라인에 데이터 전압을 출력하고, 게이트 드라이버는 게이트 라인을 구동하기 위한 게이트 신호를 출력한다. 데이터 드라이버는 제1 방향을 따라 연장된 표시 패널의 일변을 따라 배치될 수 있고, 게이트 드라이버는 제2 방향을 따라 연장된 표시 패널의 다른 변을 따라 배치될 수 있다.The display device includes a display panel for displaying an image, and a data driver and a gate driver for driving the display panel. The display panel includes a gate line, a data line, and a pixel. The pixel is connected to the gate line and the data line. The gate lines extend along a first direction, and the data lines extend along a second direction orthogonal to the first direction. The data driver outputs the data voltage to the data line, and the gate driver outputs the gate signal for driving the gate line. The data driver may be disposed along one side of the display panel extending along the first direction and the gate driver may be disposed along the other side of the display panel extending along the second direction.

광고 등을 위해 대형 화상을 표시해야 하는 경우, 2개 이상의 표시 패널이 접하도록 배열하여 대형 화상을 표시할 수 있다. 이 때, 게이트 드라이버 및 데이터 드라이버가 표시 패널의 서로 다른 변들을 따라 배치되는 경우, 표시 패널들의 경계에서 화상이 분리되어 보일 수 있다. 이러한 문제를 개선하기 위해, 게이트 드라이버 및 데이터 드라이버를 표시 패널의 일측에 배치하는 단면 구동(single side driving) 구조에 대한 기술 개발이 활발히 진행되고 있다.
When a large image is to be displayed for an advertisement or the like, a large image can be displayed by arranging two or more display panels in contact with each other. At this time, when the gate driver and the data driver are disposed along different sides of the display panel, the image can be seen to be separated at the boundary of the display panels. In order to solve such a problem, a technology for a single side driving structure in which a gate driver and a data driver are disposed on one side of a display panel is actively developed.

본 발명의 실시 예들은 단면 구동(single side driving) 구조를 제공할 수 있는 표시 장치를 제공한다.
Embodiments of the present invention provide a display device capable of providing a single side driving structure.

본 발명의 실시 예에 따른 표시장치는 화소 어레이 영역 내에서 제1 방향 및 상기 제1 방향에 수직한 제2 방향을 따라 매트릭스 형태로 배열되고, 상기 제1 및 제2 방향에 교차하는 제3 방향을 따르는 제1 내지 제3 화소행들로 구분되는 화소들; 동일한 개수의 화소들로 구성된 상기 제1 화소행들에 연결되고, 상기 제3 방향을 향해 연장된 제1 대각 게이트 라인들; 상기 제1 화소행들 각각을 구성하는 화소들보다 적은 개수의 화소들로 구성되며 상기 제1 화소행들의 일측에 배열된 상기 제2 화소행들에 연결되고, 상기 제3 방향을 향해 연장된 제2 대각 게이트 라인들; 상기 제1 화소행들 각각을 구성하는 화소들보다 적은 개수의 화소들로 구성되며 상기 제1 화소행들을 사이에 두고 상기 제2 화소행들에 마주하는 상기 제3 화소행들에 연결되고, 상기 제3 방향을 향해 연장된 제3 대각 게이트 라인들; 및 상기 화소 어레이 영역 외부의 연결 영역에 형성되고, 상기 제2 대각 게이트 라인들과 상기 제3 대각 게이트 라인들을 한 쌍씩 연결하는 연결 구조들을 포함할 수 있다.A display device according to an embodiment of the present invention is arranged in a matrix form along a first direction and a second direction perpendicular to the first direction in a pixel array region and is arranged in a third direction crossing the first and second directions Pixels divided into first to third pixel rows following the first to third pixel rows; First diagonal gate lines connected to the first pixel rows composed of the same number of pixels and extending toward the third direction; And a second pixel row which is connected to the second pixel rows arranged on one side of the first pixel rows and which is formed of a smaller number of pixels than the pixels constituting each of the first pixel rows, Two diagonal gate lines; Wherein the first pixel rows are connected to the third pixel rows which are formed of a smaller number of pixels than the pixels constituting each of the first pixel rows and face the second pixel rows with the first pixel rows therebetween, Third diagonal gate lines extending toward the third direction; And a connection structure formed in a connection region outside the pixel array region and connecting the second diagonal gate lines and the third diagonal gate lines pair by pair.

상기 제2 대각 게이트 라인들은 상기 제1 대각 게이트 라인들에 가까워질수록 번호가 증가하는 [1]번부터 [n]번까지의 라인들을 포함하고, 상기 제3 대각 게이트 라인들은 상기 제1 대각 게이트 라인들로부터 멀어질수록 번호가 증가하는 [1]번부터 [n]번까지의 라인들을 포함한다. 이 경우, 상기 연결 구조들은 동일한 번호의 상기 제2 대각 게이트 라인들과 상기 제3 대각 게이트 라인들을 한 쌍씩 연결한다.Wherein the second diagonal gate lines include lines from [1] to [n], the number of which increases as the first diagonal gate lines are closer to the first diagonal gate lines, Lines from [1] to [n] where the number increases as the line is further away from the line. In this case, the connection structures connect the second diagonal gate lines and the third diagonal gate lines of the same number pair by pair.

상기 연결 구조들은 상기 제2 대각 게이트 라인들로부터 연장되어 상기 제1 방향을 따르는 제1 연결라인들; 상기 제3 대각 게이트 라인들로부터 연장되어 상기 제2 방향을 따르며, 상기 제1 연결라인들로부터 이격된 제2 연결라인들; 상기 제1 연결 라인들에 접속된 제1 콘택 플러그들; 상기 제2 연결 라인들에 접속된 제2 콘택 플러그들; 및 상기 제1 및 제2 콘택 플러그들을 한 쌍씩 연결하는 콘택 패턴들을 포함할 수 있다.The connection structures comprising first connection lines extending from the second diagonal gate lines and along the first direction; Second connection lines extending from the third diagonal gate lines and along the second direction, the second connection lines being spaced apart from the first connection lines; First contact plugs connected to the first connection lines; Second contact plugs connected to the second connection lines; And contact patterns connecting the first and second contact plugs in pairs.

상기 제1 및 제2 연결라인들은 상기 제1 내지 제3 대각 게이트 라인들과 동일한 도전물로 동일한 층에 형성될 수 있다.The first and second connection lines may be formed in the same layer with the same conductors as the first to third diagonal gate lines.

상기 제1 방향을 따라 연장되고 상기 제2 방향을 따라 배열되어, 상기 화소들에 접속된 데이터 라인들을 더 포함할 수 있다.And data lines extending along the first direction and arranged along the second direction and connected to the pixels.

상기 콘택 패턴들은 상기 데이터 라인들과 동일한 도전물로 동일한 층에 형성될 수 있다.The contact patterns may be formed in the same layer with the same conductors as the data lines.

상기 콘택 패턴들 중 적어도 하나는 상기 제1 연결 라인들 중 적어도 하나에 교차될 수 있다.At least one of the contact patterns may intersect at least one of the first connection lines.

상기 연결 영역은 "L"자형으로 상기 화소 어레이 영역을 감쌀 수 있다.The connection region may surround the pixel array region in an "L" shape.

상기 연결 영역에 의해 개구된 상기 화소 어레이 영역의 일변에 접하고 상기 제2 방향을 따르는 비표시 영역에 접속되어 상기 화소들에 구동 신호를 제공하는 게이트 드라이버 및 데이터 드라이버를 더 포함할 수 있다.And a gate driver and a data driver connected to one side of the pixel array region opened by the connection region and connected to a non-display region along the second direction to provide a driving signal to the pixels.

상기 연결 영역은 상기 비표시 영역보다 좁은 폭을 가질 수 있다.
The connection region may have a narrower width than the non-display region.

본 발명의 실시 예는 게이트 라인들을 표시 패널의 대각 방향을 향하여 연장하고, 대각 게이트 라인들 중 일부를 연결구조를 통해 연결하여 단면 구동 구조를 제공할 수 있다.Embodiments of the present invention can extend the gate lines toward the diagonal direction of the display panel and connect some of the diagonal gate lines through the connection structure to provide a single-sided driving structure.

본 발명의 실시 예는 연결구조를 통해 대각 게이트 라인들을 연결하여 게이트 로드 편차를 줄일 수 있다.Embodiments of the present invention can reduce divergence of gate rods by connecting diagonal gate lines through a connection structure.

본 발명의 실시 예는 연결구조를 화소 어레이 영역 외부의 연결영역에 배치하여 연결구조로 인한 커플링 현상과 개구율 감소를 방지할 수 있다.
The embodiment of the present invention can prevent the coupling phenomenon and the decrease of the aperture ratio due to the connection structure by arranging the connection structure in the connection region outside the pixel array region.

도 1은 본 발명의 일 실시 예에 따른 표시장치를 도시한 도면이다.
도 2는 도 1에 도시된 표시장치의 블록도이다.
도 3은 본 발명의 일 실시 예에 따른 표시영역에 형성된 대각 게이트 라인들, 데이터 라인들 및 연결 구조들의 레이아웃을 나타낸 도면이다.
도 4는 본 발명의 일 실시 예에 따른 화소들을 도시한 도면이다.
도 5는 본 발명의 일 실시 예에 따른 표시영역에 형성된 배선들과 서브 화소들을 나타낸 도면이다.1 is a view showing a display device according to an embodiment of the present invention.
2 is a block diagram of the display device shown in Fig.
3 is a view illustrating the layout of diagonal gate lines, data lines, and connection structures formed in a display region according to an exemplary embodiment of the present invention.
4 is a diagram illustrating pixels according to an embodiment of the present invention.
FIG. 5 is a diagram illustrating wirings and sub-pixels formed in a display region according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are intended to provide further explanation of the invention as claimed.

도 1은 본 발명의 일 실시 예에 따른 표시장치를 도시한 도면이다. 도 2는 도 1에 도시된 표시장치의 블록도이다.1 is a view showing a display device according to an embodiment of the present invention. 2 is a block diagram of the display device shown in Fig.

도 1 및 도 2를 참조하면, 표시장치(1000)는 표시패널(100), 연성인쇄회로기판(200), 인쇄회로기판(300), 타이밍 컨트롤러(400), 게이트 드라이버(500), 및 데이터 드라이버(600)를 포함할 수 있다.1 and 2, a display device 1000 includes a display panel 100, a flexible printed circuit board 200, a printed circuit board 300, a timing controller 400, a gate driver 500, A driver 600 may be included.

표시패널(100)은 유기발광 표시패널(oraganic light emitting display panel), 액정표시패널(liquid crystal display panel), 플라즈마 표시패널(plasma display panel), 전기영동 표시패널(electrophoretic display panel), 및 일렉트로웨팅 표시패널(electrowetting display panel)등의 다양한 표시패널을 포함할 수 있다.The display panel 100 may include an organic light emitting display panel, a liquid crystal display panel, a plasma display panel, an electrophoretic display panel, And a display panel (electrowetting display panel).

표시패널(100)은 4변을 포함하는 4변형으로 형성될 수 있다. 이하, 표시 패널(100)의 4변 중 어느 한 변이 연장된 방향을 제1 방향(DR1)으로 정의하고, 제1 방향(DR1)에 수직 교차하는 방향을 제2 방향(DR2)으로 정의한다.The display panel 100 may be formed in four deformations including four sides. Hereinafter, a direction in which one of the four sides of the display panel 100 is extended is defined as a first direction DR1, and a direction perpendicular to the first direction DR1 is defined as a second direction DR2.

표시패널(100)은 표시영역(AA) 및 비표시영역(NA)을 포함한다. 표시영역(AA)은 영상을 표시하는 영역으로서, 화소들이 배치되는 화소 어레이 영역(PXA) 및 화소 어레이 영역(PXA) 외부의 연결영역(LA)을 포함한다.The display panel 100 includes a display area AA and a non-display area NA. The display area AA is an area for displaying an image and includes a pixel array area PXA where pixels are arranged and a connection area LA outside the pixel array area PXA.

연결영역(LA)은 화소행들을 연결하는 연결구조들이 배치되는 영역이다. 표시패널(100)을 2이상 접하게 배열하여 대형화상을 구현하는 경우, 연결영역(LA)끼리 접했을 때 연결영역(LA)이 가시화되지 않도록 연결영역(LA)을 비표시영역(NA)에 비해 좁은 폭으로 형성한다. 연결영역(LA)은 "L"자형으로 화소 어레이 영역(PXA)을 감쌀 수 있다. 화소 어레이 영역(PXA)은 연결영역(LA)에 의해 개구된 2개의 변을 포함할 수 있다.The connection area LA is an area where connection structures connecting pixel rows are disposed. In the case of implementing a large image by arranging two or more display panels 100 in contact with each other, the connection area LA is formed to be larger than the non-display area NA so that the connection area LA is not visible when the connection areas LA are contacted with each other. And is formed to have a narrow width. The connection area LA can cover the pixel array area PXA in an "L" shape. The pixel array region PXA may include two sides opened by the connection region LA.

비표시영역(NA)은 영상을 표시하지 않는 영역으로서, 연결영역(LA)에 의해 개구된 화소 어레이 영역(PXA)의 어느 한 변에 접하며 나머지 변에는 접하지 않는다. 즉, 비표시영역(NA)은 표시영역(AA)의 4변 중 연결영역(LA)에 접하지 않는 어느 한 변에 접하며, 나머지 변에는 접하지 않는다. 보다 구체적으로, 비표시영역(NA)은 연결영역(LA)에 의해 개구된 화소 어레이 영역(PXA)의 일변에 접하여 제2 방향(DR2)을 따라 배치된다. 비표시영역(NA)에는 패드부(미도시)가 형성될 수 있다. 패드부는 후술한 대각 게이트 라인들 및 데이터 라인들에 연결될 수 있다.The non-display area NA is an area that does not display an image and touches one side of the pixel array area PXA opened by the connection area LA and does not touch the other side. That is, the non-display area NA touches one side of the four sides of the display area AA that does not contact the connection area LA, and the other side is not touched. More specifically, the non-display area NA is disposed along the second direction DR2 in contact with one side of the pixel array area PXA opened by the connection area LA. A pad portion (not shown) may be formed in the non-display area NA. The pad portion may be connected to the diagonal gate lines and data lines described below.

연성인쇄회로기판(200)은 표시 패널(100) 및 인쇄회로기판(300)을 전기적으로 연결시킨다. 연성인쇄회로기판(200)은 집적 회로 칩(220)을 포함한다. 연성인쇄회로기판(200)은 표시 패널(100)과 인쇄회로기판(300) 사이에 전기적으로 연결된다. 연성인쇄회로기판(200)은 비표시영역(NA)에 연결된다. 연성인쇄회로기판(200)은 다양한 개수로 이루어질 수 있다. 도시하지는 않았으나, 연성인쇄회로기판(200)은 "C" 형상으로 휘어진 상태로 표시 패널(100)의 배면에 장착될 수 있다.The flexible printed circuit board 200 electrically connects the display panel 100 and the printed circuit board 300. The flexible printed circuit board 200 includes an integrated circuit chip 220. The flexible printed circuit board 200 is electrically connected between the display panel 100 and the printed circuit board 300. The flexible printed circuit board 200 is connected to the non-display area NA. The flexible printed circuit board 200 may be of various numbers. Although not shown, the flexible printed circuit board 200 may be mounted on the back surface of the display panel 100 in a state of being bent in a "C" shape.

인쇄회로기판(300)은 표시 패널(100)을 구동하기 위해 실장된 다수의 회로 부품들을 포함할 수 있다. 연성인쇄회로기판(200)이 휘어져 장착된 상태에서 인쇄회로기판(300)은 표시 패널(100)의 배면에 장착될 수 있다.The printed circuit board 300 may include a plurality of circuit components mounted to drive the display panel 100. The printed circuit board 300 may be mounted on the rear surface of the display panel 100 in a state in which the flexible printed circuit board 200 is bent and mounted.

타이밍 컨트롤러(400)는 외부의 그래픽 제어기(미도시)로부터 입력 영상신호(DATA_IN) 및 제어신호(CS)를 수신한다. 타이밍 컨트롤러(400)는 제어신호(CS), 예를 들면 수직동기신호, 수평동기신호, 메인클럭, 데이터 인에이블신호 등을 입력받아 제1 제어신호(SG1) 및 제2 제어신호(SG2)를 생성하여 출력한다. 타이밍 컨트롤러(400)는 데이터 드라이버(600)의 사양에 맞도록 입력 영상신호(DATA_IN)을 데이터 신호(DATA_SG)로 변환하여 데이터 드라이버(600)에 출력한다.The timing controller 400 receives the input video signal DATA_IN and the control signal CS from an external graphic controller (not shown). The timing controller 400 receives a first control signal SG1 and a second control signal SG2 by receiving a control signal CS, for example, a vertical synchronization signal, a horizontal synchronization signal, a main clock, a data enable signal, And outputs it. The timing controller 400 converts the input video signal DATA_IN into a data signal DATA_SG in accordance with the specification of the data driver 600 and outputs the data signal to the data driver 600.

제1 제어신호(SG1)는 게이트 드라이버(500)의 동작을 제어하기 위한 게이트 제어신호이다. 제1 제어신호(SG1)는 게이트 클럭, 출력 인에이블 신호, 및 수직개시신호를 포함할 수 있다.The first control signal SG1 is a gate control signal for controlling the operation of the gate driver 500. The first control signal SG1 may include a gate clock, an output enable signal, and a vertical start signal.

제2 제어신호(SG2)는 데이터 드라이버(600)의 동작을 제어하는 데이터 제어신호이다. 제2 제어신호(SG2)는 데이터 드라이버(600)의 동작을 개시하는 수평개시신호, 데이터 전압의 극성을 반전시키는 반전신호, 및 데이터 드라이버(600)로부터 데이터 전압이 출력되는 시기를 결정하는 출력지시신호 등을 포함한다.The second control signal SG2 is a data control signal for controlling the operation of the data driver 600. [ The second control signal SG2 includes a horizontal start signal for starting the operation of the data driver 600, an inverted signal for inverting the polarity of the data voltage, and an output instruction for determining the timing at which the data voltage is output from the data driver 600 Signal and the like.

게이트 드라이버(500)는 제1 제어신호(SG1)에 기초하여 게이트 신호(GS)를 생성한다. 게이트 신호(GS)는 표시패널(100)의 비표시영역(NA)에 형성된 패드부(미도시)를 경유하여 표시영역(AA)에 형성된 대각 게이트 라인들에 제공된다. 게이트 신호들(GS)은 게이트 드라이버(500)로부터 순차적으로 출력된다.The gate driver 500 generates the gate signal GS based on the first control signal SG1. The gate signal GS is provided to the diagonal gate lines formed in the display area AA via a pad portion (not shown) formed in the non-display area NA of the display panel 100. [ Gate signals (GS) are sequentially output from the gate driver (500).

데이터 드라이버(600)는 제2 제어신호(SG2)에 기초하여 데이터 신호(DATA_SG)로부터 변환된 데이터 전압(DATA)을 출력한다. 데이터 전압(DATA)은 표시패널(100)의 비표시영역(NA)에 형성된 패드부(미도시)를 경유하여 표시영역(AA)에 형성된 데이터 라인들에 인가된다.The data driver 600 outputs the data voltage DATA converted from the data signal DATA_SG based on the second control signal SG2. The data voltage DATA is applied to the data lines formed in the display area AA via a pad part (not shown) formed in the non-display area NA of the display panel 100. [

게이트 드라이버(500) 및 데이터 드라이버(600)는 하나의 통합된 집적 회로 칩(220)으로 형성될 수 있다. 한편, 이에 제한되는 것은 아니고, 게이트 드라이버(500) 및 데이터 드라이버(600)는 각각 별도의 칩으로 형성되어 연성인쇄회로기판(200), 인쇄회로기판(300), 또는 표시 패널(100)에 실장될 수 있다.The gate driver 500 and the data driver 600 may be formed of one integrated integrated circuit chip 220. The gate driver 500 and the data driver 600 may be formed as separate chips and mounted on the flexible printed circuit board 200, the printed circuit board 300, or the display panel 100, .

게이트 드라이버(500) 및 데이터 드라이버(600)는 비표시 영역(NA)에 접속되어 대각 게이트 라인들 및 데이터 라인들에 연결된 화소들에 구동 신호를 제공한다.The gate driver 500 and the data driver 600 are connected to the non-display area NA to provide driving signals to the pixels connected to the diagonal gate lines and the data lines.

본 발명의 실시 예는 게이트 드라이버(500) 및 데이터 드라이버(600)를 표시 패널(100)의 3면을 제외한 하나의 면을 따라 배치하므로 단면 구동(single side driving) 구조를 제공하여, 베젤이 차지하는 면적을 줄일 수 있다. 게이트 드라이버(500) 및 데이터 드라이버(600)는 후술할 데이터 라인들 및 대각 게이트 라인들의 레이아웃에 의해 표시패널(100)의 하나의 면을 따라 배치될 수 있다.
The embodiment of the present invention provides a single side driving structure by disposing the gate driver 500 and the data driver 600 along one plane except for three sides of the display panel 100, The area can be reduced. The gate driver 500 and the data driver 600 may be disposed along one surface of the display panel 100 according to a layout of data lines and diagonal gate lines to be described later.

도 3은 본 발명의 일 실시 예에 따른 표시영역에 형성된 대각 게이트 라인들, 데이터 라인들 및 연결 구조들의 레이아웃을 나타낸 도면이다.3 is a view illustrating the layout of diagonal gate lines, data lines, and connection structures formed in a display region according to an exemplary embodiment of the present invention.

도 3을 참조하면, 표시영역(AA)의 화소 어레이 영역(PXA)에 데이터 라인들(DL) 및 대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n]; n은 자연수)이 형성된다. 데이터 라인들(DL) 및 대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n])은 절연층(미도시)을 사이에 두고 서로 다른 층에 형성될 수 있다.3, data lines DL and diagonal gate lines 1GL, 2GL [1] to 2GL [n], 3GL [1] to 3GL [n] are provided in the pixel array region PXA of the display area AA, n] (n is a natural number). The data lines DL and the diagonal gate lines 1GL, 2GL [1] to 2GL [n], 3GL [1] to 3GL [n] are formed in different layers with an insulating layer .

데이터 라인들(DL)은 제1 방향(DR1)을 따라 연장되며, 제1 방향(DR1)에 수직한 제2 방향(DR2)을 따라 이격되어 배열된다. 데이터 라인들(DL)의 일단들은 비표시영역(도 2의 NA)을 향하여 연장되고, 패드부(미도시)를 경유하여 데이터 드라이버(도 2의 600)에 접속될 수 있다.The data lines DL extend along the first direction DR1 and are arranged along the second direction DR2 perpendicular to the first direction DR1. One ends of the data lines DL extend toward the non-display area (NA in Fig. 2) and can be connected to the data driver (600 in Fig. 2) via a pad portion (not shown).

대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n])은 제1 방향(DR1) 및 제2 방향(DR2)에 교차하는 제3 방향(DR3)을 향해 연장되고, 제1 내지 제3 방향(DR1 내지 DR3)에 교차하는 제4 방향(DR4)을 따라 이격되어 배열된다. 제3 방향(DR3) 및 제4 방향(DR4)이 이루는 각도는 다양하게 설정될 수 있다. 이하, 제3 방향(DR3) 및 제4 방향(DR4)이 서로 수직교차하는 것을 일 예로 설명한다.The diagonal gate lines 1GL, 2GL [1] to 2GL [n], 3GL [1] to 3GL [n] are arranged in a third direction DR3 crossing the first direction DR1 and the second direction DR2, And are arranged along the fourth direction DR4 intersecting the first to third directions DR1 to DR3. The angle formed by the third direction DR3 and the fourth direction DR4 may be variously set. Hereinafter, an example in which the third direction DR3 and the fourth direction DR4 intersect each other is described as an example.

대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n])은 제1 대각 게이트 라인들(1GL), 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n]) 및 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])로 구분될 수 있다. 제1 대각 게이트 라인들(1GL)은 후술할 제1 화소행들에 연결되며, 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])은 후술할 제2 화소행들에 연결된다. 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])은 제1 대각 게이트 라인들(1GL)을 사이에 두고 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])에 마주하여 배치되며 후술할 제3 화소행들에 연결된다.The diagonal gate lines 1GL, 2GL [1] to 2GL [n], 3GL [1] to 3GL [n] are connected to the first diagonal gate lines 1GL, the second diagonal gate lines 2GL [ 2GL [n]) and third diagonal gate lines 3GL [1] to 3GL [n]. The first diagonal gate lines 1GL to 1GL are connected to the first pixel rows to be described later and the second diagonal gate lines 2GL [1] to 2GL [n] are connected to the second pixel rows to be described later. The third diagonal gate lines 3GL [1] to 3GL [n] are connected to the second diagonal gate lines 2GL [1] to 2GL [n] via the first diagonal gate lines 1GL, And is connected to the third pixel rows to be described later.

제1 대각 게이트 라인들(1GL) 각각은 제3 방향(DR3)을 향해 연장되며, 비표시영역(도 2의 NA)에 접하는 일단과 연결영역(LA)의 한 변에 접하는 타단을 포함한다. 보다 구체적으로, 제1 대각 게이트 라인들(1GL) 각각의 타단은 비표시영역(도 2의 NA)에 마주하는 연결영역(LA)의 한 변에 접한다. 제1 대각 게이트 라인들(1GL)은 화소행들 중 가장 많은 개수의 화소들을 동일한 개수로 포함하는 제1 화소행들에 연결되는 것이므로 대각 게이트 라인들 중 가장 길게 형성되며, 동일한 길이로 형성될 수 있다.Each of the first diagonal gate lines 1GL extends toward the third direction DR3 and includes one end in contact with the non-display region (the NA in FIG. 2) and the other end in contact with one side of the connection region LA. More specifically, the other end of each of the first diagonal gate lines 1GL touches one side of the connection area LA facing the non-display area (NA in Fig. 2). Since the first diagonal gate lines 1GL are connected to the first pixel rows including the same number of the largest number of pixel rows, they are formed to be the longest among the diagonal gate lines, have.

제2 대각 게이트 라인들(2GL[1] 내지 2GL[n]) 각각은 제3 방향(DR3)을 향해 연장되며, 비표시영역(도 2의 NA)에 접하는 일단과 연결영역(LA)의 한 변에 접하는 타단을 포함한다. 보다 구체적으로, 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n]) 각각의 타단은 비표시영역(도 2의 NA)에 직교하는 연결영역(LA)의 한 변에 접한다. 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])은 배열 방식상 제1 대각 게이트 라인들(1GL)로부터 멀어질수록 길이가 짧아진다. 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])의 번호[1] 내지 [n]은 제1 대각 게이트 라인들(1GL)에 가까워질수록 순차적으로 증가한다.Each of the second diagonal gate lines 2GL [1] to 2GL [n] extends toward the third direction DR3 and has one end tangent to the non-display region (NA in Fig. 2) And the other end in contact with the side. More specifically, the other ends of each of the second diagonal gate lines 2GL [1] to 2GL [n] are tangent to one side of the connection region LA orthogonal to the non-display region (NA in Fig. 2). The second diagonal gate lines 2GL [1] to 2GL [n] are shorter in length in the arrangement direction away from the first diagonal gate lines 1GL. The numbers [1] to [n] of the second diagonal gate lines 2GL [1] to 2GL [n] sequentially increase as they approach the first diagonal gate lines 1GL.

제3 대각 게이트 라인들(3GL[1] 내지 3GL[n]) 각각은 제3 방향(DR3)을 향해 연장되며, 표시영역(AA)의 한 변에 접하는 일단과 연결영역(LA)의 한 변에 접하는 타단을 포함한다. 보다 구체적으로, 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n]) 각각의 일단은 연결영역(LA)에 의해 개구됨과 아울러 비표시영역(도 2의 NA)에 직교하는 표시영역(AA)의 한 변에 접한다. 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n]) 각각의 타단은 화소 어레이 영역(PXA)을 사이에 두고 비표시영역(도 2의 NA)에 마주하는 연결영역(LA)의 한 변에 접한다. 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])은 배열 방식상 제1 대각 게이트 라인들(1GL)로부터 멀어질수록 길이가 짧아진다. 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])의 번호[1] 내지 [n]은 제1 대각 게이트 라인들(1GL)로부터 멀어질수록 순차적으로 증가한다.Each of the third diagonal gate lines 3GL [1] to 3GL [n] extends toward the third direction DR3 and has one end tangent to one side of the display area AA and one side of the connection area LA As shown in Fig. More specifically, one end of each of the third diagonal gate lines 3GL [1] to 3GL [n] is opened by the connection region LA and a display region (not shown) orthogonal to the non-display region AA). The other end of each of the third diagonal gate lines 3GL [1] to 3GL [n] is connected to one of the connection regions LA facing the non-display region (NA in Fig. 2) with the pixel array region PXA therebetween Touch the sides. The third diagonal gate lines 3GL [1] to 3GL [n] are shorter in length in the arrangement direction away from the first diagonal gate lines 1GL. The numbers [1] to [n] of the third diagonal gate lines 3GL [1] to 3GL [n] sequentially increase from the first diagonal gate lines 1GL.

상술한 배치에 따르면, 대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n])은 표시패널(100)의 대각 방향을 따라 연장된다. 대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n])은 표시패널(100)의 대각 방향인 제3 방향(DR3)을 따라 직선 형태 또는 지그재그 형태 또는 계단 형태 등 다양한 형태로 연장될 수 있다.According to the above arrangement, the diagonal gate lines 1GL, 2GL [1] to 2GL [n], 3GL [1] to 3GL [n] extend along the diagonal direction of the display panel 100. The diagonal gate lines 1GL, 2GL [1] to 2GL [n], 3GL [1] to 3GL [n] are arranged along a third direction DR3, which is a diagonal direction of the display panel 100, Or a stepped shape.

대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n])은 화소행 단위로 화소들에 연결된다. 화소들은 대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n])별로 서로 다른 개수로 연결될 수 있다. 보다 구체적으로, 대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n]) 각각에 연결되는 화소들의 개수는 대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n])의 길이가 짧아질수록 줄어든다. 화소들과 대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n])의 연결관계는 도 5를 참조하여 후술한다.The diagonal gate lines 1GL, 2GL [1] to 2GL [n], 3GL [1] to 3GL [n] are connected to pixels in pixel line units. The pixels may be connected in different numbers for each of the diagonal gate lines 1GL, 2GL [1] to 2GL [n], 3GL [1] to 3GL [n]. More specifically, the number of pixels connected to each of the diagonal gate lines 1GL, 2GL [1] to 2GL [n], 3GL [1] to 3GL [n] To 2GL [n], 3GL [1] to 3GL [n]) is shortened. The connection relationship between the pixels and the diagonal gate lines 1GL, 2GL [1] to 2GL [n], 3GL [1] to 3GL [n] will be described later with reference to FIG.

대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n]) 중 제1 대각 게이트 라인들(1GL)과 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])은 표시 패널(100)의 비표시영역(도 2의 NA)을 향하여 연장되고, 패드부(미도시)를 경유하여 게이트 드라이버(도 2의 500)에 접속될 수 있다. 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])은 연결영역(LA)에 형성된 연결구조들(LL1, LL2, CT1, CT2, CP)을 통해 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])에 연결된다. 이에 따라, 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])은 연결구조들(LL1, LL2, CT1, CT2, CP) 및 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])을 경유하여 게이트 드라이버(도 2의 500)에 접속될 수 있다.The first diagonal gate lines 1GL and the second diagonal gate lines 2GL [1] to 2GL [n] of the diagonal gate lines 1GL, 2GL [1] to 2GL [n], 3GL [ 2GL [n]) extends toward the non-display area (NA in Fig. 2) of the display panel 100 and can be connected to the gate driver (500 in Fig. 2) via a pad portion (not shown). The third diagonal gate lines 3GL [1] to 3GL [n] are connected to the second diagonal gate lines 2GL [n] through the connection structures LL1, LL2, CT1, CT2, CP formed in the connection region LA. 1] to 2GL [n]). Thus, the third diagonal gate lines 3GL [1] to 3GL [n] are connected to the connection structures LL1, LL2, CT1, CT2, CP and the second diagonal gate lines 2GL [ n]) to the gate driver (500 in Fig. 2).

연결구조들(LL1, LL2, CT1, CT2, CP)은 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])과 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])을 한 쌍씩 연결한다. 보다 구체적으로, 연결구조들(LL1, LL2, CT1, CT2, CP)은 동일한 번호의 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])과 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])을 한 쌍씩 연결한다. 예를 들어, 연결구조들(LL1, LL2, CT1, CT2, CP)은 제n번 제2 대각 게이트 라인(2GL[n])과 제n번 제3 대각 게이트 라인(3GL[n])을 연결한다. 상술한 연결 방식에 따르면, 서로 다른 길이의 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])과 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])이 한 쌍씩 연결된다.The connection structures LL1, LL2, CT1, CT2 and CP are connected to the second diagonal gate lines 2GL [1] to 2GL [n] and the third diagonal gate lines 3GL [ . More concretely, the connection structures LL1, LL2, CT1, CT2 and CP are connected to the same number of second diagonal gate lines 2GL [1] to 2GL [n] and third diagonal gate lines 3GL [ ] To 3GL [n]) are connected in pairs. For example, the connection structures LL1, LL2, CT1, CT2 and CP connect the n-th second diagonal gate line 2GL [n] and the n-th third diagonal gate line 3GL [n] do. According to the above connection method, the second diagonal gate lines 2GL [1] to 2GL [n] and the third diagonal gate lines 3GL [1] to 3GL [n] do.

연결구조들(LL1, LL2, CT1, CT2, CP)은 제1 연결 라인들(LL1), 제2 연결 라인들(LL2), 제1 콘택 플러그들(CT1), 제2 콘택 플러그들(CT2) 및 콘택 패턴들(CP)을 포함한다.The connection structures LL1, LL2, CT1, CT2 and CP are connected to the first connection lines LL1, the second connection lines LL2, the first contact plugs CT1, the second contact plugs CT2, And contact patterns CP.

제1 연결 라인들(LL1)은 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])로부터 연장되어 제1 방향(DR1)을 따라 형성된다. 제1 연결 라인들(LL1)은 서로 이격되어 평행하게 배열된다. 제2 연결 라인들(LL2)은 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])로부터 연장되어 제2 방향(DR2)을 따라 형성된다. 제2 연결 라인들(LL2)은 서로 이격되어 평행하게 배열된다. 제2 연결 라인들(LL2)은 제1 연결 라인들(LL1)을 향하여 연장되되, 제1 연결 라인들(LL1)로부터 이격된다. 제1 및 제2 연결 라인들(LL1, LL2)은 대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n])과 동일한 도전물 및 동일한 층에 형성될 수 있다. 이 경우, 제1 및 제2 연결 라인들(LL1, LL2)은 대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n])과 동일한 마스크 공정을 통해 형성될 수 있다.The first connection lines LL1 extend from the second diagonal gate lines 2GL [1] to 2GL [n] and are formed along the first direction DR1. The first connection lines LL1 are arranged in parallel to each other. The second connection lines LL2 extend from the third diagonal gate lines 3GL [1] to 3GL [n] and are formed along the second direction DR2. The second connection lines LL2 are arranged in parallel and spaced apart from each other. The second connection lines LL2 extend toward the first connection lines LL1 and are spaced from the first connection lines LL1. The first and second connection lines LL1 and LL2 are formed on the same conductive and same layers as the diagonal gate lines 1GL, 2GL [1] to 2GL [n], 3GL [1] to 3GL [n] . In this case, the first and second connection lines LL1 and LL2 are connected through the same mask process as the diagonal gate lines 1GL, 2GL [1] to 2GL [n], 3GL [1] to 3GL [n] .

콘택 패턴들(CP)은 제1 및 제2 연결라인들(LL1, LL2)과 다른 층에 형성될 수 있다. 예를 들어, 콘택 패턴들(CP)은 데이터 라인들(DL)과 동일한 도전물로 동일한 층에 형성될 수 있다. 보다 구체적으로, 콘택 패턴들(CP)은 절연층(미도시)을 사이에 두고 제1 및 제2 연결 라인들(LL1, LL2) 상부에 배치될 수 있다. 절연층(미도시)은 제1 콘택 플러그들(CP1) 및 제2 콘택 플러그들(CP2)에 의해 관통된다. 제1 콘택 플러그들(CP1)은 제2 연결 라인들(LL2)을 향하는 제1 연결 라인들(LL1)의 일단들에 접속된다. 제2 콘택 플러그들(CP2)은 제1 연결 라인들(LL1)을 향하는 제2 연결 라인들(LL2)의 일단들에 접속된다. 콘택 패턴들(CP)은 제1 콘택 플러그들(CP1) 및 제2 콘택 플러그들(CP2)을 한 쌍씩 연결한다. 콘택 패턴들(CP) 중 일부는 제1 연결 라인들(LL1) 중 일부에 교차될 수 있다. 콘택 패턴들(CP)은 제1 연결 라인들(LL1)과 절연층을 사이에 두고 배치되므로 제1 연결 라인들(LL1)에 교차되더라도 제1 콘택 플러그들(CP1)을 통해서만 제1 연결 라인들(LL1)에 전기적으로 접속된다.The contact patterns CP may be formed on a different layer from the first and second connection lines LL1 and LL2. For example, the contact patterns CP may be formed in the same layer with the same conductors as the data lines DL. More specifically, the contact patterns CP may be disposed above the first and second connection lines LL1 and LL2 with an insulating layer (not shown) therebetween. An insulating layer (not shown) is penetrated by the first contact plugs CP1 and the second contact plugs CP2. The first contact plug CP1 is connected to one ends of the first connection lines LL1 toward the second connection lines LL2. And the second contact plug CP2 is connected to one ends of the second connection lines LL2 directed toward the first connection lines LL1. The contact patterns CP couple the first contact plugs CP1 and the second contact plugs CP2 one by one. Some of the contact patterns CP may intersect some of the first connection lines LL1. Since the contact patterns CP are disposed with the first connection lines LL1 and the insulating layer interposed therebetween, the contact patterns CP can be formed only through the first contact plugs CP1 even if they cross the first connection lines LL1. (LL1).

상술한 본 발명의 실시 예에 따르면, 서로 다른 길이로 형성된 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])과 서로 다른 길이로 형성된 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])이 연결 구조들(LL1, LL2, CT1, CT2, CP)을 통해 한 쌍씩 연결된다. 이에 따라, 본 발명의 실시 예는 게이트 신호 입출력 핀 수를 대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n]) 각각에 대응되게 설계하지 않아도 된다. 즉, 본 발명의 실시 예는 게이트 신호 입출력 핀수를 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])을 제외한 제1 및 제2 대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n])에 대응되게 설계하면 되므로, 게이트 신호 입출력 핀 수를 줄일 수 있다.According to the embodiment of the present invention described above, the second diagonal gate lines 2GL [1] to 2GL [n] formed with different lengths and the third diagonal gate lines 3GL [1] to 3GL [ 3GL [n]) are connected to each other via the link structures LL1, LL2, CT1, CT2, and CP. Accordingly, the embodiment of the present invention does not have to design the number of gate signal input / output pins corresponding to each of the diagonal gate lines 1GL, 2GL [1] to 2GL [n], 3GL [1] to 3GL [n] . That is, in the embodiment of the present invention, the number of gate signal input / output pins is made equal to the number of first and second diagonal gate lines 1GL, 2GL [1] to 2GL (n) except for the third diagonal gate lines 3GL [ [n]), the number of gate signal input / output pins can be reduced.

본 발명의 실시 예는 화소 어레이 영역(PXA)의 모서리로부터 제1 대각 게이트 라인들(1GL)이 배치된 영역을 향하여 순차적으로 배치된 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])과 제1 대각 게이트 라인들(1GL)이 배치된 영역으로부터 화소 어레이 영역(PXA)의 모서리를 향하여 순차적으로 배치된 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])을 동일한 순번끼리 연결한다. 이로써, 본 발명의 실시 예에서 게이트 경로들은 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])과 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])의 쌍으로 이루어진다. 이러한 본 발명의 실시 예에 따른 게이트 경로들간 로드(load) 편차는 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])과 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n]) 각각으로 이루어진 게이트 경로들간 로드 편차보다 줄어든다.The embodiment of the present invention is characterized in that the second diagonal gate lines 2GL [1] to 2GL [n] sequentially arranged from the edge of the pixel array region PXA toward the region where the first diagonal gate lines 1GL are arranged, And the third diagonal gate lines 3GL [1] to 3GL [n] sequentially arranged from the region where the first diagonal gate lines 1GL are arranged to the edges of the pixel array region PXA in the same order Respectively. Thus, in the embodiment of the present invention, the gate paths are made up of a pair of the second diagonal gate lines 2GL [1] to 2GL [n] and the third diagonal gate lines 3GL [1] to 3GL [n] . The load deviations between the gate paths according to this embodiment of the present invention are different between the second diagonal gate lines 2GL [1] to 2GL [n] and the third diagonal gate lines 3GL [1] to 3GL [n ]), Respectively.

본 발명의 실시 예는 연결 구조들(LL1, LL2, CT1, CT2, CP)을 화소 어레이 영역(PXA) 외부에 배치하므로, 연결 구조들(LL1, LL2, CT1, CT2, CP)로 인한 화소 어레이 영역(PXA)의 개구율 감소를 방지하고 화소 어레이 영역(PXA)의 개구율을 확보할 수 있다. 또한, 본 발명의 실시 예는 연결 구조들(LL1, LL2, CT1, CT2, CP)이 화소 어레이 영역(PXA)에 형성되지 않으므로 연결 구조들(LL1, LL2, CT1, CT2, CP)과 화소 전극들 간 커플링 현상을 줄일 수 있다.
Since the connection structures LL1, LL2, CT1, CT2, and CP are disposed outside the pixel array region PXA, the pixel array region PXA may include a plurality of connection structures LL1, LL2, CT1, CT2, The decrease of the aperture ratio of the area PXA can be prevented and the aperture ratio of the pixel array area PXA can be ensured. Since the connection structures LL1, LL2, CT1, CT2 and CP are not formed in the pixel array region PXA, the connection structures LL1, LL2, CT1, CT2, Thereby reducing the coupling phenomenon between the two.

도 4는 본 발명의 일 실시 예에 따른 화소들을 도시한 도면이다.4 is a diagram illustrating pixels according to an embodiment of the present invention.

도 4를 참조하면, 화소들(PX)은 서로 수직 교차하는 제1 방향(DR1) 및 제2 방향(DR2)을 따라 매트릭스 형태로 배열된다. 도면에서는 8×5의 매트릭스 형태로 배열되는 화소들(PX)에 대해 예를 들었으나, 본 발명은 이에 제한되지 않는다.Referring to FIG. 4, the pixels PX are arranged in a matrix form along a first direction DR1 and a second direction DR2 that are perpendicular to each other. In the drawing, the pixels PX arranged in the form of 8 × 5 matrix are exemplified, but the present invention is not limited thereto.

제3 방향(DR3)을 따라 일렬로 배열된 화소들(PX)은 화소행을 구성한다. 즉, 화소행 방향은 제3 방향(DR3)으로 정의되며, 대각 게이트 라인들의 연장 방향을 따른다. 제3 방향(DR3)은 대각 게이트 라인들의 연장방향이며 제1 및 제2 방향(DR1, DR2)에 교차하는 방향이다. The pixels PX arranged in a line along the third direction DR3 constitute a pixel row. That is, the pixel row direction is defined as the third direction DR3 and follows the extending direction of the diagonal gate lines. The third direction DR3 is the extending direction of the diagonal gate lines and is a direction crossing the first and second directions DR1 and DR2.

화소행들(PXR1 내지 PXR12) 각각을 구성하는 화소들(PX)의 개수는 기준 개수와 동일하거나, 기준 개수보다 적을 수 있다. 화소행들(PXR1 내지 PXR12)은 그들 각각을 구성하는 화소들의 개수와 그들이 배치되는 영역에 따라, 제1 내지 제3 화소행들로 구분될 수 있다.The number of pixels PX constituting each of the pixel rows PXR1 to PXR12 may be equal to or less than the reference number. The pixel rows PXR1 to PXR12 can be divided into first to third pixel rows according to the number of pixels constituting each of them and the region in which they are arranged.

제1 화소행들(PXR5 내지 PXR8)은 기준 개수와 동일한 개수의 화소들(PX)로 구성되며, 제4 방향(DR4)을 따라 일렬로 배열된다. 제1 화소행들(PXR4)이 배치되는 영역을 제1 화소 영역(A1)으로 정의한다.The first pixel rows PXR5 to PXR8 are composed of the same number of pixels PX as the reference number and are arranged in a line along the fourth direction DR4. An area where the first pixel rows PXR4 are arranged is defined as a first pixel area A1.

제2 화소행들(PXR1 내지 PXR4)은 기준 개수보다 적은 개수의 화소들(PX)로 구성되며, 제1 화소 영역(A1)의 일측에 인접한 제2 화소 영역(A2)에 제4 방향(DR4)을 따라 일렬로 배열된다.The second pixel rows PXR1 to PXR4 are formed of a number of pixels PX smaller than the reference number and are arranged in the second pixel region A2 adjacent to one side of the first pixel region A1 in the fourth direction DR4 ).

제3 화소행들(PXR9 내지 PXR12)은 기준 개수보다 적은 개수의 화소들(PX)로 구성되며, 제1 화소 영역(A1)을 사이에 두고 제2 화소 영역(A2)에 마주하는 제3 화소 영역(A3)에 제4 방향(DR4)을 따라 일렬로 배열된다.The third pixel rows PXR9 to PXR12 are constituted by a number of pixels PX that is smaller than the reference number and the third pixel region AX facing the second pixel region A2 with the first pixel region A1 therebetween. Are arranged in a line along the fourth direction DR4 in the region A3.

제2 화소행들(PXR1 내지 PXR4)의 개수와 제3 화소행들(PXR9 내지 PXR12)의 개수는 동일하다. 제2 화소행들(PXR1 내지 PXR4) 및 제3 화소행들(PXR9 내지 PXR12) 각각을 구성하는 화소들(PX)의 개수는 제1 화소 영역(A1)에 가까워질수록 증가한다. 제2 화소행들(PXR1 내지 PXR4) 및 제3 화소행들(PXR9 내지 PXR12) 각각을 구성하는 화소들의 개수는 제1 화소 영역(A1)에 가까워질수록 등차수열적으로 증가될 수 있다. 예를 들어, 제2 화소행들(PXR1 내지 PXR4) 및 제3 화소행들(PXR9 내지 PXR12) 각각을 구성하는 화소들(PX)의 개수는 제1 화소 영역(A1)에 가까워질수록 행이 바뀔 때마다 2개의 화소씩 증가될 수 있다.The number of the second pixel rows PXR1 to PXR4 and the number of the third pixel rows PXR9 to PXR12 are the same. The number of pixels PX constituting each of the second pixel rows PXR1 to PXR4 and the third pixel rows PXR9 to PXR12 increases as they approach the first pixel region A1. The number of pixels constituting each of the second pixel rows PXR1 to PXR4 and the third pixel rows PXR9 to PXR12 can be increased uniformly and thermally as they approach the first pixel region A1. For example, as the number of the pixels PX constituting each of the second pixel rows PXR1 to PXR4 and the third pixel rows PXR9 to PXR12 becomes closer to the first pixel region A1, It can be increased by two pixels each time it is changed.

후술하겠으나, 화소들(PX) 각각은 대각 게이트 라인들 중 어느 하나와 데이터 라인들 중 어느 하나에 연결된다. 화소들(PX) 각각은 대각 게이트 라인으로부터 게이트 신호를 제공받을 수 있고, 데이터 라인으로부터 데이터 전압을 제공받을 수 있다.As will be described later, each of the pixels PX is connected to any one of the diagonal gate lines and the data lines. Each of the pixels PX may be provided with a gate signal from the diagonal gate line, and may be supplied with a data voltage from the data line.

화소들(PX)의 평면상 형상은 대각 게이트 라인들과 데이터 라인들의 형상에 따라 다양하게 설정될 수 있다. 개구율을 높이기 위해, 화소들(PX) 각각은 표시패널의 4변에 평행한 4변을 갖는 4변형으로 형성될 수 있다. 예를 들어, 화소들(PX) 각각이 표시패널의 4변에 교차하는 4변을 갖는 마름모형으로 형성되는 경우, 표시패널 가장자리에서 개구율을 저하시키는 부분이 발생한다. 개구율을 높이는 형상을 갖는 화소들(PX)을 구현하기 위해, 본 발명의 실시 예는 데이터 라인들을 표시패널의 일변에 평행한 제1 방향(DR1)으로 연장된 직선형태로 형성하고, 대각 게이트 라인들을 제3 방향(DR3)을 향해 연장된 계단 형태로 형성할 수 있다. 이로써, 화소들(PX) 각각은 표시패널의 4변에 평행한 4변을 갖는다. 대각 게이트 라인들 및 데이터 라인들에 대한 구체적인 형상은 도 5를 참조하여 후술한다.
The planar shape of the pixels PX may be variously set according to the shape of the diagonal gate lines and the data lines. In order to increase the aperture ratio, each of the pixels PX may be formed by four deformations having four sides parallel to the four sides of the display panel. For example, when each of the pixels PX is formed of a rhombic pattern having four sides intersecting four sides of the display panel, a portion that reduces the aperture ratio occurs at the edge of the display panel. In order to implement the pixels PX having the shape of increasing the aperture ratio, the embodiment of the present invention forms the data lines in a straight line extending in the first direction DR1 parallel to one side of the display panel, May be formed in a stepped shape extending toward the third direction DR3. As a result, each of the pixels PX has four sides parallel to the four sides of the display panel. The specific shape of the diagonal gate lines and the data lines will be described later with reference to Fig.

도 5는 본 발명의 일 실시 예에 따른 표시영역에 형성된 배선들과 서브 화소들을 나타낸 도면이다. 이하에서는, 제2 대각 게이트 라인들(2GL[1] 내지 2GL[4])의 번호 [1] 내지 [4]가 제1 대각 게이트 라인들(1GL[1] 내지 1GL[4])에 가까워질수록 증가하고, 제3 대각 게이트 라인들(3GL[1] 내지 3GL[4])의 번호 [1] 내지 [4]가 제1 대각 게이트 라인들(1GL[1] 내지 1GL[4])로부터 멀어질수록 증가하는 것을 예로 들어 설명한다.FIG. 5 is a diagram illustrating wirings and sub-pixels formed in a display region according to an embodiment of the present invention. Hereinafter, the numbers [1] to [4] of the second diagonal gate lines 2GL [1] to 2GL [4] are close to the first diagonal gate lines 1GL [1] to 1GL [4] And the numbers [1] to [4] of the third diagonal gate lines 3GL [1] to 3GL [4] are shifted away from the first diagonal gate lines 1GL [1] to 1GL [4] The more the quality is increased, the more difficult it is.

도 5를 참조하면, 화소들(PX) 각각은 적색 서브화소(R), 녹색 서브화소(G), 및 청색 서브화소(B)를 포함할 수 있다. 적색 서브화소(R), 녹색 서브화소(G), 및 청색 서브화소(B)는 제1 방향(DR1)으로 연장된 데이터 라인들(DL1 내지 DL25)에 연결된다.Referring to FIG. 5, each of the pixels PX may include a red sub-pixel R, a green sub-pixel G, and a blue sub-pixel B. The red sub-pixel R, the green sub-pixel G and the blue sub-pixel B are connected to the data lines DL1 to DL25 extending in the first direction DR1.

적색 서브화소(R), 녹색 서브화소(G), 및 청색 서브화소(B)는 제1 및 제2 방향(DR1, DR2)을 따라 매트릭스 형태로 배열될 수 있다. 적색 서브화소(R), 녹색 서브화소(G), 및 청색 서브화소(B)는 제1 방향(DR1)을 따라 화소열을 이룬다. 화소열은 홀수번째 데이터 라인들(DL1, DL3, ..., DL25 중 어느 하나)과 짝수번째 데이터 라인들(DL2, DL4, ..., DL24 중 어느 하나) 사이에 배치될 수 있다. 화소열을 구성하는 적색 서브화소들(R), 녹색 서브화소들(G), 또는 청색 서브화소들(B)은 제1 방향(DR1)을 따라 홀수번째 데이터 라인들(DL1, DL3, ..., DL25 중 어느 하나)과 짝수번째 데이터 라인들(DL2, DL4, ..., DL24 중 어느 하나)에 교번되게 연결된다. 이로써, 본 발명의 실시 예에 따른 표시장치는 도 5에 도시된 바와 같은 극성배치를 갖도록 구동될 수 있다.The red sub-pixel R, the green sub-pixel G and the blue sub-pixel B may be arranged in a matrix along the first and second directions DR1 and DR2. The red sub-pixel R, the green sub-pixel G and the blue sub-pixel B form a pixel column along the first direction DR1. The pixel column may be disposed between the odd-numbered data lines DL1, DL3, ..., DL25 and the even-numbered data lines DL2, DL4, ..., DL24. The red sub-pixels R, green sub-pixels G or blue sub-pixels B constituting the pixel column are arranged in the odd-numbered data lines DL1, DL3, ..., DL along the first direction DR1. ., DL25) and the even-numbered data lines (DL2, DL4, ..., DL24). Thus, the display device according to the embodiment of the present invention can be driven to have the polarity arrangement as shown in Fig.

화소들(PX)은 도 4에서 상술한 바와 같이 제1 내지 제3 화소행들로 구분될 수 있다. 제1 화소행들은 화소행 단위로 제1 대각 게이트 라인들(1GL[1] 내지 1GL[4])에 연결되며, 제2 화소행들은 화소행 단위로 제2 대각 게이트 라인들(2GL[1] 내지 2GL[4])에 연결되며, 제3 화소행들은 화소행 단위로 제3 대각 게이트 라인들(3GL[1] 내지 3GL[4])에 연결된다. 제1 내지 제3 대각 게이트 라인들(1GL[1] 내지 3GL[4])은 도 4에서 상술하였듯 개구율이 높은 표시패널 구현을 위해, 계단 형태로 형성될 수 있다. 이 때, 제1 내지 제3 대각 게이트 라인들(1GL[1] 내지 3GL[4])은 화소들(PX) 각각의 경계를 구획하는 형태로 형성될 수 있다.The pixels PX may be divided into first to third pixel rows as described above with reference to FIG. The first pixel rows are connected to the first diagonal gate lines 1GL [1] to 1GL [4] on a pixel line basis, the second pixel rows are connected to the second diagonal gate lines 2GL [1] To 2GL [4], and the third pixel rows are connected to the third diagonal gate lines 3GL [1] to 3GL [4] on a pixel line basis. The first to third diagonal gate lines 1GL [1] to 3GL [4] may be formed in a stepped shape for a display panel having a high aperture ratio, as described above with reference to FIG. At this time, the first to third diagonal gate lines 1GL [1] to 3GL [4] may be formed in such a manner as to partition the boundaries of each of the pixels PX.

제2 화소행들 각각을 구성하는 화소들(PX)의 개수와 제3 화소행들 각각을 구성하는 화소들(PX)의 개수는 도 3에서 상술하였듯, 제1 화소행들이 배치되는 제1 화소 영역에 가까워질수록 증가한다. 이에 따라, 제2 대각 게이트 라인들(2GL[1] 내지 2GL[4])과 제3 대각 게이트 라인들(3GL[1] 내지 3GL[4])은 그들 사이의 제1 화소 영역에 가까워질수록 그 길이가 증가된다.The number of pixels PX constituting each of the second pixel rows and the number of pixels PX constituting each of the third pixel rows are set to be equal to the number of pixels PX constituting each of the first pixel rows And increases as it approaches the pixel region. Thus, the closer the second diagonal gate lines 2GL [1] to 2GL [4] and the third diagonal gate lines 3GL [1] to 3GL [4] are to the first pixel region therebetween Its length is increased.

연결 구조들(LL1, LL2, CT1, CT2, CP)은 그들에 의해 연결된 제2 및 제3 화소행 쌍들이 동일한 개수의 화소들(PX)을 포함할 수 있도록 동일한 번호의 제2 대각 게이트 라인들(2GL[1] 내지 2GL[4])과 제3 대각 게이트 라인들(3GL[1] 내지 3GL[4])을 한 쌍씩 연결한다.The connection structures LL1, LL2, CT1, CT2, and CP are connected to the same number of second diagonal gate lines (PX) so that the second and third pixel row pairs connected by them may include the same number of pixels (2GL [1] to 2GL [4]) and the third diagonal gate lines 3GL [1] to 3GL [4].

상술한 연결 구조에 따르면, 제2 및 제3 화소행 쌍을 구성하는 화소들(PX)의 개수는 제1 화소행들 각각을 구성하는 화소들(PX)의 개수와 동일하므로 표시장치의 구동 특성을 안정화할 수 있다. 또한, 제1 및 제2 연결 라인들(LL1, LL2)이 화소 어레이 영역 외부의 연결 영역에 배치되므로, 제1 및 제2 연결 라인들(LL1, LL2)이 데이터 라인들(DL1 내지 DL25)과 동일한 메탈로 동일한 층에 형성되더라도 이들 사이에 쇼트가 발생하는 문제를 방지할 수 있다.
According to the above-described connection structure, since the number of pixels PX constituting the second and third pixel row pairs is equal to the number of the pixels PX constituting each of the first pixel rows, Can be stabilized. Since the first and second connection lines LL1 and LL2 are disposed in the connection region outside the pixel array region, the first and second connection lines LL1 and LL2 are connected to the data lines DL1 to DL25, It is possible to prevent a problem that a short circuit is generated even if they are formed on the same layer with the same metal.

본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
It is to be noted that the technical spirit of the present invention has been specifically described in accordance with the above-described preferred embodiments, but it is to be understood that the above-described embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

100: 표시패널 NA: 비표시 영역
AA: 표시영역 PXA: 화소 어레이 영역
LA: 연결영역 PX: 화소
PXR1 내지 PXR12: 화소행 R, G, B: 서브화소
1GL, 1GL[1] 내지 1GL[4]: 제1 대각 게이트 라인
2GL[1] 내지 2GL[n]: 제2 대각 게이트 라인
3GL[1] 내지 3GL[n]: 제3 대각 게이트 라인
LL1: 제1 연결라인 LL2: 제2 연결라인
CT1: 제1 콘택 플러그 CT2: 제2 콘택 플러그
CP: 콘택 패턴
DL, DL1 내지 DLk: 데이터 라인
LL, LL1 내지 LL9: 연결라인 DLL, DLL1 내지 DLL4: 더미라인
500: 게이트 드라이버 600: 데이터 드라이버
100: 표시패널100: display panel NA: non-display area
AA: display area PXA: pixel array area
LA: Connection area PX: Pixel
PXR1 to PXR12: pixel row R, G, B: sub pixel
1GL, 1GL [1] to 1GL [4]: a first diagonal gate line
2GL [1] to 2GL [n]: the second diagonal gate line
3GL [1] to 3GL [n]: The third diagonal gate line
LL1: first connection line LL2: second connection line
CT1: first contact plug CT2: second contact plug
CP: contact pattern
DL, DL1 to DLk: Data line
LL, LL1 to LL9: connection line DLL, DLL1 to DLL4: dummy line
500: Gate driver 600: Data driver
100: display panel

Claims (10)

화소 어레이 영역 내에서 제1 방향 및 상기 제1 방향에 수직한 제2 방향을 따라 매트릭스 형태로 배열되고, 상기 제1 및 제2 방향에 교차하는 제3 방향을 따르는 제1 내지 제3 화소행들로 구분되는 화소들;
동일한 개수의 화소들로 구성된 상기 제1 화소행들에 연결되고, 상기 제3 방향을 향해 연장된 제1 대각 게이트 라인들;
상기 제1 화소행들 각각을 구성하는 화소들보다 적은 개수의 화소들로 구성되며 상기 제1 화소행들의 일측에 배열된 상기 제2 화소행들에 연결되고, 상기 제3 방향을 향해 연장된 제2 대각 게이트 라인들;
상기 제1 화소행들 각각을 구성하는 화소들보다 적은 개수의 화소들로 구성되며 상기 제1 화소행들을 사이에 두고 상기 제2 화소행들에 마주하는 상기 제3 화소행들에 연결되고, 상기 제3 방향을 향해 연장된 제3 대각 게이트 라인들; 및
상기 화소 어레이 영역 외부의 연결 영역에 형성되고, 상기 제2 대각 게이트 라인들과 상기 제3 대각 게이트 라인들을 한 쌍씩 연결하는 연결 구조들을 포함하는 표시장치.The first to third pixel rows arranged in a matrix form along a first direction and a second direction perpendicular to the first direction in the pixel array region and along a third direction crossing the first and second directions, Pixels;
First diagonal gate lines connected to the first pixel rows composed of the same number of pixels and extending toward the third direction;
And a second pixel row which is connected to the second pixel rows arranged on one side of the first pixel rows and which is formed of a smaller number of pixels than the pixels constituting each of the first pixel rows, Two diagonal gate lines;
Wherein the first pixel rows are connected to the third pixel rows which are formed of a smaller number of pixels than the pixels constituting each of the first pixel rows and face the second pixel rows with the first pixel rows therebetween, Third diagonal gate lines extending toward the third direction; And
And connection structures formed in connection regions outside the pixel array region and connecting the second diagonal gate lines and the third diagonal gate lines in pairs. 제 1 항에 있어서,
상기 제2 대각 게이트 라인들은 상기 제1 대각 게이트 라인들에 가까워질수록 번호가 증가하는 [1]번부터 [n]번까지의 라인들을 포함하고,
상기 제3 대각 게이트 라인들은 상기 제1 대각 게이트 라인들로부터 멀어질수록 번호가 증가하는 [1]번부터 [n]번까지의 라인들을 포함하며,
상기 연결 구조들은 동일한 번호의 상기 제2 대각 게이트 라인들과 상기 제3 대각 게이트 라인들을 한 쌍씩 연결하는 표시장치.The method according to claim 1,
The second diagonal gate lines include [1] to [n] lines in which the number increases as the first diagonal gate lines are closer to the first diagonal gate lines,
The third diagonal gate lines include [1] through [n] lines whose number increases from the first diagonal gate lines,
Wherein the connection structures connect the second diagonal gate lines and the third diagonal gate lines of the same number in pairs. 제 1 항에 있어서,
상기 연결 구조들은
상기 제2 대각 게이트 라인들로부터 연장되어 상기 제1 방향을 따르는 제1 연결라인들;
상기 제3 대각 게이트 라인들로부터 연장되어 상기 제2 방향을 따르며, 상기 제1 연결라인들로부터 이격된 제2 연결라인들;
상기 제1 연결 라인들에 접속된 제1 콘택 플러그들;
상기 제2 연결 라인들에 접속된 제2 콘택 플러그들; 및
상기 제1 및 제2 콘택 플러그들을 한 쌍씩 연결하는 콘택 패턴들을 포함하는 표시장치.The method according to claim 1,
The connection structures
First connection lines extending from the second diagonal gate lines and along the first direction;
Second connection lines extending from the third diagonal gate lines and along the second direction, the second connection lines being spaced apart from the first connection lines;
First contact plugs connected to the first connection lines;
Second contact plugs connected to the second connection lines; And
And contact patterns connecting the first and second contact plugs in pairs. 제 3 항에 있어서,
상기 제1 및 제2 연결라인들은 상기 제1 내지 제3 대각 게이트 라인들과 동일한 도전물로 동일한 층에 형성된 표시장치.The method of claim 3,
Wherein the first and second connection lines are formed in the same layer with the same conductors as the first to third diagonal gate lines. 제 3 항에 있어서,
상기 제1 방향을 따라 연장되고 상기 제2 방향을 따라 배열되어, 상기 화소들에 접속된 데이터 라인들을 더 포함하는 표시장치.The method of claim 3,
And data lines extending along the first direction and arranged along the second direction, the data lines being connected to the pixels. 제 5 항에 있어서,
상기 콘택 패턴들은 상기 데이터 라인들과 동일한 도전물로 동일한 층에 형성되는 표시장치.6. The method of claim 5,
Wherein the contact patterns are formed in the same layer with the same conductors as the data lines. 제 3 항에 있어서,
상기 콘택 패턴들 중 적어도 하나는 상기 제1 연결 라인들 중 적어도 하나에 교차되는 표시장치.The method of claim 3,
Wherein at least one of the contact patterns intersects at least one of the first connection lines. 제 1 항에 있어서,
상기 연결 영역은 "L"자형으로 상기 화소 어레이 영역을 감싸는 표시장치.The method according to claim 1,
Wherein the connection region surrounds the pixel array region in an "L" shape. 제 8 항에 있어서,
상기 연결 영역에 의해 개구된 상기 화소 어레이 영역의 일변에 접하고 상기 제2 방향을 따르는 비표시 영역에 접속되어 상기 화소들에 구동 신호를 제공하는 게이트 드라이버 및 데이터 드라이버를 더 포함하는 표시장치.9. The method of claim 8,
And a data driver connected to one side of the pixel array region opened by the connection region and connected to a non-display region along the second direction to provide a driving signal to the pixels. 제 9 항에 있어서,
상기 연결 영역은 상기 비표시 영역보다 좁은 폭을 갖는 표시장치.10. The method of claim 9,
And the connection region has a narrower width than the non-display region.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2832627B2 (en) * 1990-03-22 1998-12-09 日本板硝子株式会社 Switch element array
KR20060117146A (en) * 2005-05-13 2006-11-16 엘지.필립스 엘시디 주식회사 Liquid crystal display panel and the fabrication method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2832627B2 (en) * 1990-03-22 1998-12-09 日本板硝子株式会社 Switch element array
KR20060117146A (en) * 2005-05-13 2006-11-16 엘지.필립스 엘시디 주식회사 Liquid crystal display panel and the fabrication method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11488509B2 (en) 2020-10-19 2022-11-01 Samsung Display Co., Ltd. Display apparatus
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