KR20160047132A - Flexible thin film transistor substrate and flexible organic light emitting display device - Google Patents
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Abstract
Description
본 발명은 플렉서블 박막 트랜지스터 기판 및 플렉서블 유기 발광 표시 장치에 관한 것으로서, 보다 상세하게는 반복적인 폴딩(folding)에도 불구하고 성능이 저하되지 않는 플렉서블 박막 트랜지스터 기판 및 플렉서블 유기 발광 표시 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flexible thin film transistor substrate and a flexible organic light emitting diode (OLED) display device, and more particularly, to a flexible thin film transistor substrate and a flexible organic light emitting display device which do not deteriorate in performance despite repeated folding.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치, 플라즈마 표시 장치(Plasma Display Panel; PDP) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD) 등이 있다.2. Description of the Related Art A display device used for a monitor of a computer, a TV, or a mobile phone includes a liquid crystal display (LCD), which requires an organic light emitting display device, a plasma display panel (PDP) ).
또한, 최근에는 플렉서블(flexible) 소재인 플라스틱 등과 같이 유연성 있는 기판에 화소 및 배선 등을 형성하여, 종이처럼 휘어져도 화상 표시가 가능하게 제조되는 플렉서블 표시 장치가 차세대 표시 장치로 주목 받고 있다.In recent years, flexible display devices such as plastic, which are flexible materials, such as pixels and wirings formed on a flexible substrate so as to be capable of image display even when bent like paper, have been attracting attention as a next generation display device.
특히, 유기 발광 소자는 두께가 얇고, 플랙서빌리티(flexibility)가 우수하기 때문에, 플렉서블 표시 장치의 화소로 주목받고 있다. 플렉서블 유기 발광 표시 장치는 유기 발광 소자와 유기 발광 소자를 턴-온(turn-on) 또는 턴-오프(turn-off)시키는 박막 트랜지스터(thin film transistor)를 포함한다. 그러나, 박막 트랜지스터의 절연층으로 사용되는 무기물은 유기물에 비해 취성(brittle)이므로, 폴딩에 의해 크랙(crack)이 발생될 수 있으며, 크랙은 무기층과 박막 트랜지스터의 액티브층 사이의 계면으로 전파될 수 있다. 또한, 벤딩에 의해 발생하는 인장력은 무기층과 액티브층 사이의 본딩(bonding)을 끊으며, 액티브층과 무기층 사이에 슬립(slip) 현상이 발생될 수 있다. 박막 트랜지스터의 액티브층과 무기층 사이의 크랙과 슬립 현상은 박막 트랜지스터의 문턱 전압을 이동(shift)시키며, 플렉 서블 유기 발광 표시 장치의 수명은 짧아질 수 있다. Particularly, since the organic light emitting element is thin and has excellent flexibility, it has been attracting attention as a pixel of a flexible display device. The flexible organic light emitting display includes a thin film transistor that turns on or off an organic light emitting device and an organic light emitting device. However, since the inorganic material used as the insulating layer of the thin film transistor is brittle as compared with the organic material, a crack may be generated by folding, and the crack may propagate to the interface between the inorganic layer and the active layer of the thin film transistor . In addition, the tensile force generated by bending breaks the bonding between the inorganic layer and the active layer, and a slip phenomenon may occur between the active layer and the inorganic layer. The crack and slip phenomenon between the active layer and the inorganic layer of the thin film transistor shift the threshold voltage of the thin film transistor, and the lifetime of the flexible organic light emitting display device can be shortened.
본 발명의 발명자들은, 박막 트랜지스터의 액티브층과 무기층 사이에서 크랙 및 슬립 현상이 발생하면, 액티브층과 무기층 사이의 계면에 전하 트랩 사이트가 증가하면서 박막 트랜지스터의 특성이 열화될 수 있음을 인식하였다. 이에, 본 발명자들은 액티브층과 무기층 사이의 계면에 크랙 및 슬립 현상이 발생되지 않도록 박막 트랜지스터 구조에 대해 다양한 연구를 진행하였고, 박막 트랜지스터의 액티브층과 접하는 무기층을 패터닝하여 크랙 및 슬립 현상으로부터 액티브층을 보호하는 홀 패턴(hole pattern)을 포함하는 플렉서블 박막 트랜지스터 기판 및 플렉서블 유기 발광 표시 장치를 발명하였다.The inventors of the present invention have recognized that when cracks and slip phenomena occur between the active layer and the inorganic layer of the thin film transistor, the characteristics of the thin film transistor may deteriorate while the charge trap sites increase at the interface between the active layer and the inorganic layer Respectively. The present inventors have conducted various studies on the structure of a thin film transistor so as not to cause a crack and a slip phenomenon at the interface between the active layer and the inorganic layer, and the inorganic layer in contact with the active layer of the thin film transistor is patterned, A flexible thin film transistor substrate and a flexible organic light emitting display device including a hole pattern for protecting an active layer have been invented.
이에, 본 발명이 해결하고자 하는 과제는 게이트 절연층 또는 층간 절연층에 홀 패턴을 형성하여, 게이트 절연층 또는 층간 절연층에서 발생된 크랙이 박막 트랜지스터의 액티브층으로 전파되는 것을 방지하는 플렉서블 박막 트랜지스터 기판 및 플렉서블 유기 발광 표시 장치를 제공하는 것이다.SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a method of manufacturing a thin film transistor, in which a hole pattern is formed in a gate insulating layer or an interlayer insulating layer to prevent a crack generated in a gate insulating layer or an interlayer insulating layer from propagating to an active layer of the thin film transistor Substrate and a flexible organic light emitting display device.
본 발명이 해결하고자 하는 다른 과제는 홀 패턴을 사용하여 박막 트랜지스터의 액티브층을 고립시킴으로써, 다양한 방향으로 폴딩하더라도 박막 트랜지스터의 특성 열화가 잘 발생되지 않는 플렉서블 박막 트랜지스터 기판 및 플렉서블 유기 발광 표시 장치를 제공하는 것이다.Another object of the present invention is to provide a flexible thin film transistor substrate and a flexible organic light emitting display in which deterioration of characteristics of a thin film transistor does not occur even when folded in various directions by isolating an active layer of a thin film transistor using a hole pattern .
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems of the present invention are not limited to the above-mentioned problems, and other problems not mentioned can be clearly understood by those skilled in the art from the following description.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 플렉서블 박막 트랜지스터 기판은 적어도 하나의 박막 트랜지스터(thin film transistro; TFT) 영역을 포함하고, 플렉서빌리티(flexiblity)를 갖는 기판, 기판 상의 박막 트랜지스터 영역에 배치된 액티브층, 액티브층 상에 배치된 게이트 절연층, 게이트 절연층 상에서 액티브층과 중첩하는 게이트 전극, 게이트 전극 상에 배치된 층간 절연층 및 층간 절연층 상에 배치되고, 액티브층과 각각 연결된 소스 전극 및 드레인 전극을 포함한다. 게이트 절연층 또는 층간 절연층은 박막 트랜지스터 영역의 외부에 배치된 홀 패턴(hole pattern)을 포함하는 것을 특징으로 한다. 본 발명의 일 실시예에 따른 플렉서블 박막 트랜지스터 기판은 액티브층들을 서로 분리시키는 홀 패턴을 포함하므로, 폴딩으로 인해 발생되는 인장력이 분산되며, 폴딩으로 발생되는 크랙이 액티브층과 게이트 절연층 사이의 계면으로 전파되는 것이 방지될 수 있다. 이에, 플렉서블 박막 트랜지스터 기판의 박막 트랜지스터는 반복적인 폴딩에도 불구하고 그 특성을 유지할 수 있다.According to an aspect of the present invention, there is provided a flexible thin film transistor (TFT) substrate including at least one thin film transistor (TFT) region, a substrate having flexibility, An active layer disposed on the thin film transistor region on the gate insulating layer, a gate insulating layer disposed on the active layer, a gate electrode overlapping the active layer on the gate insulating layer, an interlayer insulating layer disposed on the gate electrode, And a source electrode and a drain electrode respectively connected to the active layer. And the gate insulating layer or the interlayer insulating layer includes a hole pattern disposed outside the thin film transistor region. Since the flexible thin film transistor substrate according to an embodiment of the present invention includes a hole pattern for separating the active layers from each other, tensile force generated due to folding is dispersed, and a crack generated by folding occurs at the interface between the active layer and the gate insulating layer Can be prevented. Therefore, the thin film transistor of the flexible thin film transistor substrate can maintain its characteristics despite repeated folding.
본 발명의 다른 특징에 따르면, 홀 패턴은 기판이 접히는 폴딩 방향(folding direction)과 상이한 방향으로 연장된 것을 특징으로 한다.According to another aspect of the present invention, the hole pattern is characterized in that the hole pattern extends in a direction different from a folding direction in which the substrate is folded.
본 발명의 또 다른 특징에 따르면, 홀 패턴은 박막 트랜지스터 영역을 포위하는 것을 특징으로 한다.According to another aspect of the present invention, the hole pattern is characterized by surrounding the thin film transistor region.
본 발명의 또 다른 특징에 따르면, 플렉서블 박막 트랜지스터 기판은 기판과 액티브층 사이에 배치된 버퍼층(buffer layer)을 더 포함하는 것을 특징으로 한다.According to another aspect of the present invention, the flexible thin film transistor substrate further includes a buffer layer disposed between the substrate and the active layer.
본 발명의 또 다른 특징에 따르면, 게이트 절연층 및 층간 절연층은 무기물을 포함하는 것을 특징으로 한다.According to another aspect of the present invention, the gate insulating layer and the interlayer insulating layer include an inorganic material.
본 발명의 또 다른 특징에 따르면, 홀 패턴은 게이트 절연층 및 층간 절연층에 모두 배치되고, 층간 절연층의 홀 패턴은 게이트 절연층의 홀 패턴에 대응하는 것을 특징으로 한다.According to still another aspect of the present invention, the hole pattern is disposed in both the gate insulating layer and the interlayer insulating layer, and the hole pattern of the interlayer insulating layer corresponds to the hole pattern of the gate insulating layer.
본 발명의 또 다른 특징에 따르면, 플렉서블 박막 트랜지스터 기판은 층간 절연층, 소스 전극 및 드레인 전극을 덮는 패시베이션층을 더 포함하는 것을 특징으로 한다. According to still another aspect of the present invention, the flexible thin film transistor substrate further includes a passivation layer covering the interlayer insulating layer, the source electrode, and the drain electrode.
본 발명의 또 다른 특징에 따르면, 패시베이션층은 층간 절연층의 홀 패턴에 대응하는 홀 패턴을 포함하는 것을 특징으로 한다.According to still another aspect of the present invention, the passivation layer includes a hole pattern corresponding to a hole pattern of the interlayer insulating layer.
본 발명의 또 다른 특징에 따르면, 패시베이션층은 무기물을 포함하는 것을 특징으로 한다.According to another aspect of the present invention, the passivation layer is characterized by comprising an inorganic material.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 다른 실시예에 따른 플렉서블 박막 트랜지스터 기판은 적어도 하나의 박막 트랜지스터 영역을 포함하며, 플렉서빌리티를 갖는 기판, 박막 트랜지스터 영역에서 기판 상에 배치되는 게이트 전극, 게이트 전극 상에 배치된 게이트 절연층, 게이트 절연층 상에서 게이트 전극과 중첩하는 액티브층 및 액티브층과 연결된 소스 전극 및 드레인 전극을 포함한다. 게이트 절연층은 박막 트랜지스터 영역의 외부에 배치되는 적어도 하나의 홀 패턴을 포함하는 것을 특징으로 한다. 본 발명의 다른 실시예에 따른 플렉서블 박막 트랜지스터 기판은 액티브층들을 서로 분리시키는 적어도 하나의 홀 패턴을 구비하므로, 폴딩으로 인해 액티브층과 게이트 절연층 계면에서 크랙 또는 슬립 현상이 발생하는 것이 방지될 수 있으며, 박막 트랜지스터의 특성이 열화되는 것이 방지될 수 있다.According to another aspect of the present invention, there is provided a flexible thin film transistor (TFT) substrate comprising at least one thin film transistor region, a substrate having flexibility, a gate electrode A gate insulating layer disposed on the gate electrode, an active layer overlapping the gate electrode on the gate insulating layer, and a source electrode and a drain electrode connected to the active layer. And the gate insulating layer includes at least one hole pattern disposed outside the thin film transistor region. Since the flexible thin film transistor substrate according to another embodiment of the present invention has at least one hole pattern for separating the active layers from each other, cracking or slip phenomenon at the interface between the active layer and the gate insulating layer can be prevented from occurring due to folding And deterioration of characteristics of the thin film transistor can be prevented.
본 발명의 다른 특징에 따르면, 게이트 절연층의 홀 패턴은 박막 트랜지스터 영역의 경계부의 적어도 일부와 평행하도록 배치된 것을 특징으로 한다.According to another aspect of the present invention, the hole pattern of the gate insulating layer is arranged so as to be parallel to at least a part of the boundary portion of the thin film transistor region.
본 발명의 또 다른 특징에 따르면, 게이트 절연층의 홀 패턴은 박막 트랜지스터 영역의 모든 경계부와 평행하도록 배치된 것을 특징으로 한다.According to another aspect of the present invention, the hole pattern of the gate insulating layer is arranged so as to be parallel to all the boundary portions of the thin film transistor region.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 플렉서블 유기 발광 표시 장치는 플렉서빌리티를 갖는 기판, 기판 상에 배치된 박막 트랜지스터 및 박막 트랜지스터와 연결된 유기 발광 소자를 포함하며, 박막 트랜지스터는 기판 상에 배치된 액티브층, 액티브층 상에 배치된 게이트 절연층, 게이트 절연층 상에서 액티브층과 중첩된 게이트 전극, 게이트 전극 상에 배치된 층간 절연층 및 층간 절연층 상에 배치되고, 액티브층과 연결된 소스 전극 및 드레인 전극을 포함하고, 게이트 절연층 또는 층간 절연층은 액티브층의 경계부로부터 이격되어 배치된 적어도 하나의 제1 홀 패턴을 포함하는 것을 특징으로 한다. 본 발명의 일 실시예에 따른 플렉서블 유기 발광 표시 장치는 폴딩으로 인해 발생되는 크랙의 전파를 방지하고, 액티브층과 게이트 절연층 사이의 계면에서 발생되는 슬립 현상을 방지하는 홀 패턴을 포함하므로, 박막 트랜지스터의 특성 열화는 방지될 수 있으며, 플렉서블 유기 발광 표시 장치의 수명은 향상될 수 있다. According to an aspect of the present invention, there is provided a flexible organic light emitting display including a substrate having flexibility, a thin film transistor disposed on a substrate, and an organic light emitting diode connected to the thin film transistor, The transistor is disposed on the active layer disposed on the substrate, the gate insulating layer disposed on the active layer, the gate electrode overlapped with the active layer on the gate insulating layer, the interlayer insulating layer disposed on the gate electrode, and the interlayer insulating layer, And a source electrode and a drain electrode connected to the active layer, wherein the gate insulating layer or the interlayer insulating layer includes at least one first hole pattern disposed apart from the boundary of the active layer. Since the flexible organic light emitting display device according to an embodiment of the present invention includes a hole pattern that prevents propagation of cracks caused by folding and prevents slip phenomenon occurring at the interface between the active layer and the gate insulating layer, Deterioration of characteristics of the transistor can be prevented, and the lifetime of the flexible organic light emitting display device can be improved.
본 발명의 다른 특징에 따르면, 제1 홀 패턴은 상기 액티브층을 포위하는 것을 특징으로 한다.According to another aspect of the present invention, the first hole pattern surrounds the active layer.
본 발명의 또 다른 특징에 따르면, 박막 트랜지스터는 기판의 회로 영역에 배치되고, 유기 발광 소자는 기판의 표시 영역에 배치되며, 제1 홀 패턴은 표시 영역과 회로 영역이 서로 접하는 경계부에 배치된 것을 특징으로 한다.According to another aspect of the present invention, a thin film transistor is disposed in a circuit region of a substrate, an organic light emitting element is disposed in a display region of the substrate, and a first hole pattern is disposed in a boundary portion between the display region and the circuit region .
본 발명의 또 다른 특징에 따르면, 제1 홀 패턴은 액티브층을 포위하는 것을 특징으로 한다.According to another aspect of the present invention, the first hole pattern surrounds the active layer.
본 발명의 또 다른 특징에 따르면, 플렉서블 유기 발광 표시 장치는 박막 트랜지스터의 게이트 전극과 연결되는 게이트 배선 및 게이트 배선으로부터 이격되고, 게이트 배선과 평행하게 연장된 제2 홀 패턴을 더 포함하는 것을 특징으로 한다.According to another aspect of the present invention, the flexible organic light emitting display further includes a gate wiring connected to the gate electrode of the thin film transistor, and a second hole pattern spaced from the gate wiring and extending parallel to the gate wiring do.
본 발명의 또 다른 특징에 따르면, 플렉서블 유기 발광 표시 장치는 게이트 배선과 상이한 방향으로 연장된 데이터 배선 및 데이터 배선으로부터 이격되고, 데이터 배선과 평행하게 연장된 제3 홀 패턴을 더 포함하는 것을 특징으로 한다.According to another aspect of the present invention, the flexible organic light emitting display further includes a third hole pattern spaced apart from the data wiring and the data wiring extending in a direction different from the gate wiring, and extending in parallel with the data wiring do.
본 발명의 또 다른 특징에 따르면, 플렉서블 유기 발광 표시 장치는 박막 트랜지스터를 덮는 패시베이션층을 더 포함하고, 홀 패턴은 게이트 절연층 및 층간 절연층에 각각 배치되며, 패시베이션층은 게이트 절연층의 홀 패턴 및 층간 절연층의 홀 패턴에 대응하는 홀 패턴을 포함하는 것을 특징으로 한다.According to another aspect of the present invention, a flexible organic light emitting display further includes a passivation layer covering the thin film transistor, wherein the hole pattern is disposed in each of the gate insulating layer and the interlayer insulating layer, And a hole pattern corresponding to a hole pattern of the interlayer insulating layer.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.
본 발명은 박막 트랜지스터의 액티브층과 접하는 게이트 절연층 또는 층간 절연층에 홀 패턴을 형성함으로써, 폴딩으로 인해 발생되는 크랙이 액티브층과 게이트 절연층 사이의 계면 또는 액티브층과 층간 절연층 사이의 계면에 전파되는 것을 방지하고, 폴딩으로 인해 액티브층과 게이트 절연층 사이의 계면 또는 액티브층과 층간 절연층 사이의 계면에서 슬립 현상이 발생되는 것을 방지하는 효과가 있다.The present invention forms a hole pattern in a gate insulating layer or an interlayer insulating layer in contact with an active layer of a thin film transistor so that a crack generated due to folding occurs at the interface between the active layer and the gate insulating layer or at the interface between the active layer and the interlayer insulating layer And it is effective to prevent the slip phenomenon from occurring at the interface between the active layer and the gate insulating layer or at the interface between the active layer and the interlayer insulating layer due to the folding.
본 발명은 홀 패턴으로 박막 트랜지스터의 액티브층을 고립시킴으로써, 플렉서블 유기 발광 표시장치를 다양한 방향으로 폴딩하더라도 박막 트랜지스터의 특성 열화가 잘 발생되지 않는 효과가 있다.By isolating the active layer of the thin film transistor with a hole pattern, even if the flexible organic light emitting display device is folded in various directions, the characteristics of the thin film transistor are not deteriorated.
본 발명은 벤딩으로 인해 박막 트랜지스터의 문턱 전압이 이동하는 문제가 발생되지 않으므로, 플렉서블 유기 발광 표시장치의 수명을 향상시키는 효과가 있다.The present invention has the effect of improving the lifetime of the flexible organic light emitting display device since the problem of the threshold voltage of the thin film transistor being shifted due to bending does not occur.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.The effects according to the present invention are not limited by the contents exemplified above, and more various effects are included in the specification.
도 1은 본 발명의 일 실시예에 따른 플렉서블 박막 트랜지스터 기판의 개략적인 평면도이다.
도 2a는 도 1의 II-II'에 따른 플렉서블 박막 트랜지스터 기판의 개략적인 단면도이다.
도 2b 내지 도 2c는 본 발명의 다양한 실시예들에 따른 플렉서블 박막 트랜지스터 기판의 개략적인 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 플렉서블 박막 트랜지스터 기판의 I-V 특성을 설명하기 위한 그래프이다.
도 4는 본 발명의 다른 실시예에 따른 플렉서블 박막 트랜지스터 기판의 개략적인 평면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 플렉서블 박막 트랜지스터 기판의 개략적인 단면도이다.
도 6은 본 발명의 일 실시예에 따른 플렉서블 유기 발광 표시 장치에 대한 개략적인 단면도이다.
도 7은 도 6의 VII-VII'에 따른 플렉서블 유기 발광 표시 장치의 개략적인 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 플렉서블 유기 발광 표시 장치의 개략적인 평면도이다.1 is a schematic plan view of a flexible thin film transistor substrate according to an embodiment of the present invention.
2A is a schematic cross-sectional view of a flexible thin film transistor substrate according to II-II 'of FIG.
Figures 2B-2C are schematic cross-sectional views of a flexible thin film transistor substrate in accordance with various embodiments of the present invention.
3 is a graph illustrating IV characteristics of the flexible thin film transistor substrate according to an embodiment of the present invention.
4 is a schematic plan view of a flexible thin film transistor substrate according to another embodiment of the present invention.
5 is a schematic cross-sectional view of a flexible thin film transistor substrate according to another embodiment of the present invention.
6 is a schematic cross-sectional view of a flexible organic light emitting display according to an embodiment of the present invention.
7 is a schematic cross-sectional view of a flexible organic light emitting diode display according to VII-VII 'of FIG.
8 is a schematic plan view of a flexible organic light emitting display according to another embodiment of the present invention.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention, and the manner of achieving them, will be apparent from and elucidated with reference to the embodiments described hereinafter in conjunction with the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. The shapes, sizes, ratios, angles, numbers, and the like disclosed in the drawings for describing the embodiments of the present invention are illustrative, and thus the present invention is not limited thereto. Like reference numerals refer to like elements throughout the specification. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail. Where the terms "comprises", "having", "done", and the like are used in this specification, other portions may be added unless "only" is used. Unless the context clearly dictates otherwise, including the plural unless the context clearly dictates otherwise.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the constituent elements, it is construed to include the error range even if there is no separate description.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. In the case of a description of the positional relationship, for example, if the positional relationship between two parts is described as 'on', 'on top', 'under', and 'next to' Or " direct " is not used, one or more other portions may be located between the two portions.
소자 또는 층이 다른 소자 또는 층 '위 (on)'로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. It is to be understood that an element or layer is referred to as being another element or layer " on ", including both intervening layers or other elements directly on or in between.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although the first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are used only to distinguish one component from another. Therefore, the first component mentioned below may be the second component within the technical spirit of the present invention.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Like reference numerals refer to like elements throughout the specification.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.The sizes and thicknesses of the individual components shown in the figures are shown for convenience of explanation and the present invention is not necessarily limited to the size and thickness of the components shown.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.It is to be understood that each of the features of the various embodiments of the present invention may be combined or combined with each other, partially or wholly, technically various interlocking and driving, and that the embodiments may be practiced independently of each other, It is possible.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.Various embodiments of the present invention will now be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 일 실시예에 따른 플렉서블 박막 트랜지스터 기판의 개략적인 평면도이다. 도 2a는 도 1의 II-II'에 따른 플렉서블 박막 트랜지스터 기판의 개략적인 단면도이다. 도 1 및 도 2a에는 설명의 편의를 위해, 박막 트랜지스터의 크기 및 두께를 개략적으로 도시하였다. 도 1 및 도 2a를 참조하면, 플렉서블 박막 트랜지스터 기판(100a)은 기판(110) 및 박막 트랜지스터(TFT)를 포함한다. 1 is a schematic plan view of a flexible thin film transistor substrate according to an embodiment of the present invention. 2A is a schematic cross-sectional view of a flexible thin film transistor substrate according to II-II 'of FIG. In FIGS. 1 and 2A, for convenience of explanation, the size and thickness of the thin film transistor are schematically shown. Referring to FIGS. 1 and 2A, a flexible thin
플렉서블 박막 트랜지스터 기판(100a)은 다양한 전자 장치의 기판으로 적용된다. 예를 들어, 플렉서블 박막 트랜지스터 기판(100a)은 유기 발광 표시 장치, 액정 표시 장치, 플라즈마 표시 장치, 전기 영동 표시 장치(electrophoretic display device; EPD) 및 전기 습윤 표시 장치(electrowetting display device; EWD) 등과 같은 다양한 표시 장치에 적용될 수 있다. The flexible thin
기판(110)은 플렉서블 박막 트랜지스터 기판(100a)의 여러 구성 요소들을 지지하기 위한 기판으로서, 플렉서빌리티를 갖는 기판이다. 기판(110)은, 예를 들어, 폴리이미드계 고분자, 폴리에스터계 고분자, 실리콘계 고분자, 아크릴계 고분자, 폴리올레핀계 고분자, 및 이들의 공중합체로 이루어진 군에서 선택된 하나를 포함하는 필름 형태일 수 있다. 몇몇 실시예에서, 플렉서블 박막 트랜지스터 기판(100a)이 사용되는 표시 장치가 투명 플렉서블 표시 장치로 구현되는 경우, 기판(110)은 투명한 플렉서블의 물질로 이루어질 수 있다.The
기판(110)은 적어도 하나의 박막 트랜지스터 영역(T/A)을 포함한다. 박막 트랜지스터(TFT)는 박막 트랜지스터 영역(T/A)에 배치된다. 박막 트랜지스터 영역(T/A)은 기판(110)에서 매트릭스 형태로 배치될 수 있다. 설명의 편의를 위해, 도 1에는 4개의 박막 트랜지스터 영역(T/A)만을 도시하였으나, 박막 트랜지스터 영역(T/A)의 개수는 이에 제한되지 않는다. The
기판(110)은 특정 방향으로 폴딩(즉, 벤딩(bending))될 수 있다. 기판(110)이 폴딩되는 방향을 폴딩 방향(F)으로 정의하며, 도 1에는 폴딩 방향(F)이 화살표로 도시되어 있다. 예를 들어, 기판(110)은 가로 방향으로 폴딩될 수 있다. 이 경우, 도 1을 기준으로 기판(110)의 우측은 좌측으로 접힐 수 있으며, 반대로 기판(110)의 좌측은 우측으로 접힐 수 있다. 그러나, 폴딩 방향(F)은 설명의 편의를 위해 임의로 정한 방향이며, 기판(110)은 세로 방향 또는 사선 방향으로 폴딩될 수 있다. The
기판(110) 상에 버퍼층(buffer layer)(230)이 배치된다. 버퍼층(230)은 기판(110)을 통한 수분 또는 불순물의 침투를 방지하며, 기판(110)의 표면을 평탄화할 수 있다. 다만, 버퍼층(230)은 반드시 필요한 구성은 아니며, 기판(110)의 종류나 플렉서블 박막 트랜지스터 기판(100a)에서 사용되는 박막 트랜지스터(TFT)의 종류에 따라 채택될 수 있다. 도 2a에 도시된 바와 같이, 버퍼층(230)이 사용되는 경우, 버퍼층(230)은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx), 알루미늄 옥사이드(AlOx) 등과 같은 무기물 또는 아크릴, 폴리이미드 등과 같은 유기물로 이루어질 수 있다. A
박막 트랜지스터(TFT)는 박막 트랜지스터 영역(T/A)에서 버퍼층(230) 상에 배치된다. 박막 트랜지스터(TFT)는 액티브층(121), 게이트 전극(122), 소스 전극(123) 및 드레인 전극(124)을 포함한다. 플렉서블 박막 트랜지스터 기판(100a)이 표시 장치에 적용될 경우, 박막 트랜지스터(TFT)는 표시 장치의 화소를 턴-온 또는 턴-오프한다. 이하, 박막 트랜지스터(TFT)의 각 구성요소에 대해 상세히 설명하기로 한다. A thin film transistor TFT is disposed on the
액티브층(121)은 박막 트랜지스터 영역(T/A)에서 버퍼층(230) 상에 배치된다. 액티브층(121)은 채널이 형성되는 채널 영역, 및 소스 전극(123) 및 드레인 전극(124)과 각각 연결되는 소스 영역 및 드레인 영역을 포함할 수 있다. 액티브층(121)은 실리콘(Si), 불순물이 포함된 실리콘, 비정질 실리콘(α-Si), 불순물이 포함된 비정질 실리콘, 폴리 실리콘(poly-Si), 불순물이 포함된 폴리 실리콘 및 산화물 반도체로 이루어질 수 있다. The
게이트 절연층(240)은 액티브층(121) 상에 배치된다. 게이트 절연층(240)은 액티브층(121)과 게이트 전극(123)을 절연시킨다. 게이트 절연층(240)은 도 2a에 도시된 바와 같이, 액티브층(121)을 포함하는 기판(110)의 전면을 덮을 수 있다. 몇몇 실시예에서, 게이트 절연층(240)은 액티브층(121)과 게이트 전극(122)을 절연시키기만 하면 되므로, 게이트 절연층(240)은 액티브층(121) 상에만 배치될 수 있다. 게이트 절연층(240)은 실리콘 옥사이드, 실리콘 나이트라이드 또는 이들의 복층으로 형성될 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다. The
게이트 전극(122)은 게이트 절연층(240) 상에서 액티브층(121)의 적어도 일부와 중첩된다. 예를 들어, 게이트 전극(122)은 액티브층(121)의 채널 영역과 중첩된다. 게이트 전극(122)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 이루어질 수 있다. 게이트 전극(122)은 상술한 물질을 포함하는 단일층 또는 복층 구조로 형성될 수 있다.The
게이트 배선(172)은 박막 트랜지스터(TFT)의 게이트 전극(121)과 연결된다. 게이트 배선(172)은 특정 방향으로 연장될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 게이트 배선(172)은 가로 방향으로 연장될 수 있다. 비록 도 1에 도시된 게이트 배선(172)은 직선 형태로 연장되지만, 게이트 배선(172)는 곡선 또는 지그재그 형태로 연장될 수 있다. 게이트 배선(172)은 게이트 전극(121)과 동일한 층에 배치되고, 게이트 전극(121)으로부터 연장될 수 있다. 게이트 배선(172)은 게이트 전극(122)과 동일한 재료로 이루어질 수 있다.The
층간 절연층(250)은 게이트 전극(122) 상에 배치된다. 예를 들어, 층간 절연층(250)은 게이트 전극(122) 및 게이트 절연층(240)을 모두 덮을 수 있다. 층간 절연층(250)은 게이트 절연층(240)과 동일하게 실리콘 옥사이드, 실리콘 나이트라이드 또는 이들의 복층으로 형성될 수 있으나, 이에 제한되지 않고, 다양한 물질로 이루어질 수 있다. The interlayer insulating
소스 전극(123) 및 드레인 전극(124)은 층간 절연층(250) 상에 배치되며, 액티브층(121)과 전기적으로 연결된다. 예를 들어, 소스 전극(121) 및 드레인 전극(124)은 각각 층간 절연층(250) 및/또는 게이트 절연층(240)의 컨택홀을 통해 액티브층(121)의 소스 영역 및 드레인 영역과 각각 전기적으로 연결될 수 있다. 소스 전극(123) 및 드레인 전극(124)은 몰리브덴, 알루미늄, 크롬, 금, 티타늄, 니켈, 네오디뮴 및 구리 중 어느 하나 또는 이들의 합금으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다. 소스 전극(123) 및 드레인 전극(124)은 상술한 물질을 포함하는 단일층 또는 복층 구조로 형성될 수 있다.The
데이터 배선(171)은 박막 트랜지스터(TFT)의 소스 전극(123) 또는 드레인 전극(124)과 연결된다. 예를 들어, 데이터 배선(171)은 도 1에 도시된 바와 같이, 박막 트랜지스터(TFT)의 소스 전극(123)과 연결된다. 데이터 배선(171)은 게이트 배선(172)과 상이한 방향으로 연장된다. 예를 들어, 데이터 배선(171)은 게이트 배선(172)과 수직한 방향으로 연장된다. 비록 도 1에 도시된 데이터 배선(171)은 직선 형태로 연장되지만, 데이터 배선(171)은 곡선 또는 지그재그 형태로 연장될 수 있다. 데이터 배선(171)은 소스 전극(123)과 동일한 층에 배치되고, 소스 전극(123)으로부터 연장될 수 있다. 데이터 배선(171)은 소스 전극(123)과 동일한 재료로 이루어질 수 있다.The
패시베이션층(260)은 층간 절연층(250), 소스 전극(123) 및 드레인 전극(124)을 덮는다. 패시베이션층(260)은 보호층으로서, 층간 절연층(250) 및/또는 게이트 절연층(240)과 동일한 물질로 형성될 수 있다. 예를 들어, 층간 절연층(250)은 실리콘 옥사이드, 실리콘 나이트라이드 등의 물질 중 하나로 구성된 단일층 또는 이들의 복층 구조로 형성될 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다. 다만, 패시베이션층(260)이 반드시 필요한 것은 아니며, 몇몇 실시예에서 패시베이션층(260)은 생략될 수 있다. The
홀 패턴(H1a)은 박막 트랜지스터 영역(T/A)의 외부에 배치된다. 예를 들어, 도 1에 도시된 바와 같이, 홀 패턴(H1a)은 서로 인접하는 박막 트랜지스터 영역(T/A)들 사이에 배치된다. 홀 패턴(H1a)은 폴딩 방향(F)과 상이한 방향으로 연장된다. 예를 들어, 도 1에 도시된 바와 같이, 홀 패턴(H1a)은 폴딩 방향(F)에 수직한 방향으로 연장된다. 즉, 홀 패턴(H1a)은 데이터 배선(171)과 평행한 방향으로 연장된다. 홀 패턴(H1a)은 데이터 배선(171)으로부터 기 설정된 거리만큼 이격되어 배치된다. 예를 들어, 홀 패턴(H1a)은 데이터 배선(171)으로부터 약 2μm 이상 이격될 수 있다. 그러나, 홀 패턴(H1a)과 데이터 배선(171) 사이의 간격이 이에 한정되는 것은 아니다. 비록 도 1에 도시된 홀 패턴(H1a)은 직선 형태로 연장되지만, 홀 패턴(H1a)는 곡선 또는 지그재그 형태로 연장될 수 있다.The hole pattern H1a is disposed outside the thin film transistor region T / A. For example, as shown in FIG. 1, the hole pattern H1a is disposed between the adjacent thin film transistor regions T / A. The hole pattern H1a extends in a direction different from the folding direction F. [ For example, as shown in Fig. 1, the hole pattern H1a extends in a direction perpendicular to the folding direction F. As shown in Fig. That is, the hole pattern H1a extends in a direction parallel to the
홀 패턴(H1a)은 플렉서블 박막 트랜지스터 기판(100a)의 무기물층들 중 적어도 하나에 배치된다. 즉, 게이트 절연층(240) 또는 층간 절연층(250)에 배치된다. 예를 들어, 도 2a에 도시된 바와 같이, 홀 패턴(H1a)은 게이트 절연층(240)에 배치된다. 만약, 게이트 절연층(240)이 액티브층(121)의 채널 영역 상에만 배치되는 경우, 홀 패턴(H1a)은 층간 절연층(250)에 배치될 수 있다. 도 2a에는 게이트 절연층(240)에 배치된 홀 패턴(H1a)을 도시하였다. 홀 패턴(H1a)은 게이트 절연층(240)의 일부를 제거함으로써, 형성될 수 있다. 예를 들어, 포토리소그래피(photolithography) 공정을 통해 게이트 절연층(240)의 일부가 제거될 수 있다. 따라서, 게이트 절연층(240)에는 홀 패턴(H1a)에 대응하는 절단면(241)이 형성된다. 도 2a에 도시된 바와 같이, 게이트 절연층(240)의 절단면(241)은 경사지게 형성될 수 있다. 홀 패턴(H1a)은 약 3μm 이상의 폭으로 형성될 수 있으나, 홀 패턴(H1a)의 폭이 이에 한정되는 것은 아니다. The hole pattern H1a is disposed on at least one of the inorganic layers of the flexible thin
홀 패턴(H1a)은 복수의 박막 트랜지스터 영역(T/A)내에 각각 배치되는 액티브층(121)들을 서로 분리(separation)시킨다. 즉, 홀 패턴(H1a)은 서로 인접하는 박막 트랜지스터 영역(T/A)들 사이에 배치되므로, 홀 패턴(H1a)에 의해 서로 인접하는 액티브층(121)들은 서로 분리될 수 있다. 홀 패턴(H1a)은 액티브층(121)들을 서로 분리시키므로 폴딩으로 인한 액티브층(121)의 특성 열화(deterioration)는 방지될 수 있다. The hole pattern H1a separates the
상술한 바와 같이, 액티브층과 접하는 게이트 절연층 및 층간 절연층은 무기물로 이루어지므로, 폴딩에 의해 크랙이 발생되기 쉽다. 즉, 무기물은 유기물에 비해 취성(brittle)이므로, 플렉서블 박막 트랜지스터 기판을 자주 폴딩하면, 폴딩에 의해 게이트 절연층 및 층간 절연층에 크랙이 발생될 수 있다. 특히, 크랙이 액티브층과 게이트 절연층 사이의 계면에 발생되면, 액티브층과 게이트 절연층 사이의 계면에서 본딩(bonding)이 깨지고, 전하 트랩 사이트(trap site)가 증가될 수 있다. 전하 트랩 사이트는 액티브층의 채널 영역에 흐르는 전하의 흐름을 방해하므로, 박막 트랜지스터의 문턱 전압을 이동시키고, 박막 트랜지스터의 특성을 열화시킬 수 있다. 또한, 폴딩으로 인해 발생되는 인장력(tensile stress)은 액티브층과 게이트 절연층 사이의 계면에서 액티브층의 슬립 현상을 유발한다. 이로 인해, 액티브층과 게이트 절연층 사이의 계면에서 본딩이 깨지고, 박막 트랜지스터의 특성 열화가 발생될 수 있다. As described above, since the gate insulating layer and the interlayer insulating layer in contact with the active layer are made of an inorganic material, cracks tend to occur due to folding. That is, since the inorganic material is brittle compared to the organic material, if the flexible thin film transistor substrate is frequently folded, cracks may be generated in the gate insulating layer and the interlayer insulating layer by folding. Particularly, when a crack is generated at the interface between the active layer and the gate insulating layer, bonding may break at the interface between the active layer and the gate insulating layer, and the charge trap site may be increased. Since the charge trap site interferes with the flow of charges flowing in the channel region of the active layer, the threshold voltage of the thin film transistor can be shifted and the characteristics of the thin film transistor can be deteriorated. In addition, the tensile stress caused by the folding causes the slipping of the active layer at the interface between the active layer and the gate insulating layer. As a result, bonding is broken at the interface between the active layer and the gate insulating layer, and characteristic deterioration of the thin film transistor can be caused.
그러나, 본 발명의 일 실시예에 따른 플렉서블 박막 트랜지스터 기판(100a)에서는, 액티브층(121)은 홀 패턴(H1a)에 의해 분리되며, 게이트 절연층(240)은 절단면(241)을 포함하므로, 게이트 절연층은(240)은 박막 트랜지스터 영역(T/A)의 사이에서 절단된다. 따라서, 폴딩으로 인한 크랙 및 슬립 현상은 줄어들 수 있다. 즉, 폴딩에 의해 발생된 크랙은 홀 패턴(H1a)에 의해 차단되므로, 액티브층(121)으로 전파될 수 없고, 폴딩으로 인해 발생된 인장력은 홀 패턴(H1a)에 의해 완화되므로, 크랙 및 슬립 현상이 줄어들 수 있다. 홀 패턴(H1a)은 폴딩 방향(F)과 상이한 방향으로 연장되므로, 폴딩시 발생되는 인장력은 홀 패턴(H1a)에 의해 완화될 수 있다. 액티브층(121)과 게이트 절연층(240) 사이의 계면에서의 크랙 및 슬립 현상이 줄어들기 때문에, 반복적인 폴딩에도 불구하고, 박막 트랜지스터(TFT)의 특성 열화는 발생되지 않을 수 있다. However, in the flexible thin
상술한 바와 같이, 플렉서블 박막 트랜지스터 기판(100a)은 액티브층(121)들을 서로 분리시키는 적어도 하나의 홀 패턴(H1)을 포함하므로, 플렉서블 박막 트랜지스터 기판(100a)의 폴딩으로 인해 발생되는 크랙의 전파를 차단하고, 폴딩시 발생되는 인장력을 분산시킴으로써, 액티브층(121)과 게이트 절연층(240)의 사이의 계면에서 발생되는 슬립 현상을 방지할 수 있다. 이에, 크랙 및 슬립 현상으로 인한 박막 트랜지스터(TFT)의 특성 열화는 감소될 수 있으며, 반복적인 폴딩에도 불구하고, 박막 트랜지스터(TFT)는 고유의 특성을 유지할 수 있다. 따라서, 플렉서블 박막 트랜지스터 기판(100a)의 수명은 향상될 수 있다.As described above, since the flexible thin
도 2b 내지 도 2c는 본 발명의 다양한 실시예들에 따른 플렉서블 박막 트랜지스터 기판의 개략적인 단면도들이다. 도 2b 내지 도 2c에 도시된 플렉서블 박막 트랜지스터 기판(100b, 100c)은 도 2a에 도시된 플렉서블 박막 트랜지스터 기판(100a)과 비교하여, 홀 패턴(H1b, H1c)이 층간 절연층(250) 및 패시베이션층(260)에 더 배치된 것을 제외하고는 도 2a에 도시된 플렉서블 박막 트랜지스터 기판(100a)과 동일하므로, 중복 설명은 생략한다.Figures 2B-2C are schematic cross-sectional views of a flexible thin film transistor substrate in accordance with various embodiments of the present invention. The flexible thin
먼저, 도 2b를 참조하면, 홀 패턴(H1b)은 게이트 절연층(240) 및 층간 절연층(250)에 모두 배치될 수 있다. 즉, 층간 절연층(250)의 홀 패턴(H1b)은 게이트 절연층(240)의 홀 패턴(H1b)에 대응하고, 층간 절연층(250)은 게이트 절연층(240)의 절단면(241)에 대응하는 절단면(251)을 포함한다. 상술한 바와 같이, 폴딩에 의한 크랙 및 슬립 현상은 모든 무기층에서 발생될 수 있다. 이는 무기물이 유기물보다 취성이기 때문이다. 따라서, 홀 패턴(H1b)이 게이트 절연층(240) 및 층간 절연층(250)에 모두 배치되는 경우, 폴딩에 의한 크랙 및 슬립 현상은 더 효과적으로 차단될 수 있다. 홀 패턴(H1b)은 게이트 절연층(240)과 층간 절연층(250)을 동시에 패터닝함으로써, 형성될 수 있다. First, referring to FIG. 2B, the hole pattern H1b may be disposed in both the
도 2c를 참조하면, 홀 패턴(H1c)은 게이트 절연층(240), 층간 절연층(250) 및 패시베이션층(260)에 모두 배치될 수 있다. 즉, 층간 절연층(250)은 게이트 절연층(240)의 절단면(241)에 대응하는 절단면(251)을 포함하고, 패시베이션층(260)은 층간 절연층(250)의 절단면(251)에 대응하는 절단면(261)을 포함한다. 상술한 바와 같이, 패시베이션층은 무기물로 이루어진 무기층이므로, 폴딩으로 인해 패시베이션층에도 크랙이 발생할 수 있으며, 패시베이션층에서 발생된 크랙은 층간 절연층 및 게이트 절연층을 통해 액티브층으로 전파될 수 있다. 그러나, 도 2c에 도시된 홀 패턴(H1c)은 게이트 절연층(240), 층간 절연층(250) 및 패시베이션층(260)에 모두 배치되므로, 폴딩에 의한 크랙 및 슬립의 발생은 더 효과적으로 차단될 수 있다. 홀 패턴(H1c)은 게이트 절연층(240), 층간 절연층(250) 및 패시베이션층(260)을 동시에 패터닝함으로써, 형성될 수 있다. Referring to FIG. 2C, the hole pattern H1c may be disposed in both the
몇몇 실시예들에서, 플렉서블 박막 트랜지스터 기판이 버퍼층(230)을 포함하는 경우, 홀 패턴은 버퍼층(230)에 더 배치될 수 있다. In some embodiments, if the flexible thin film transistor substrate comprises a
도 3은 본 발명의 일 실시예에 따른 플렉서블 박막 트랜지스터 기판의 I-V 특성을 설명하기 위한 그래프이다. 도 3에서 실선은 홀 패턴을 포함하는 플렉서블 박막 트랜지스터 기판을 30000회 폴딩하였을 때, I-V특성을 나타내며, 점선은 홀 패턴을 포함하지 않는 플렉서블 박막 트랜지스터 기판을 30000회 폴딩하였을 때, I-V특성을 나타낸다. 도 3에서 홀 패턴을 포함하는 플렉서블 박막 트랜지스터 기판은 홀 패턴을 포함하지 않는 플렉서블 박막 트랜지스터 기판과 비교하여, 홀 패턴을 제외한 나머지 구성 요소들을 동일하게 포함한다. 홀 패턴을 포함하는 플렉서블 박막 트랜지스터 기판에서 홀 패턴은 도 2b에 도시된 바와 같이, 게이트 절연층 및 층간 절연층에 배치되며, 홀 패턴을 포함하는 플렉서블 박막 트랜지스터 기판에 포함된 박막 트랜지스터는 홀 패턴을 포함하지 않는 플렉서블 박막 트랜지스터 기판에 포함된 박막 트랜지스터와 동일하고, 모두 P형 박막 트랜지스터이다. 3 is a graph illustrating I-V characteristics of a flexible thin film transistor substrate according to an embodiment of the present invention. In FIG. 3, the solid line represents the I-V characteristic when the flexible thin film transistor substrate including the hole pattern is folded 30,000 times, and the dotted line represents the I-V characteristic when the flexible thin film transistor substrate including no hole pattern is folded 30,000 times. In Fig. 3, the flexible thin film transistor substrate including the hole pattern includes the remaining components except for the hole pattern, in comparison with the flexible thin film transistor substrate not including the hole pattern. In a flexible thin film transistor substrate including a hole pattern, a hole pattern is disposed in a gate insulating layer and an interlayer insulating layer as shown in FIG. 2B, and a thin film transistor included in a flexible thin film transistor substrate including a hole pattern has a hole pattern And is the same as a thin film transistor included in a flexible thin film transistor substrate that does not include a P-type thin film transistor.
도 3을 참조하면, 홀 패턴을 포함하는 플렉서블 박막 트랜지스터 기판이 30000회 폴딩 후, -20V의 게이트 전압을 인가했을 때, 약 1x10-4A의 턴-온 전류를 제공하지만, 홀 패턴을 포함하지 않는 플렉서블 박막 트랜지스터 기판은 30000회 폴딩 후, -20V의 게이트 전압을 인가했을 때, 약 1x10-10A의 턴-온 전류만 제공한다. 즉, 홀 패턴은 폴딩에 의해 발생된 크랙의 전파를 차단하고, 폴딩시 발생하는 인장력이 액티브층에 전달되는 것을 차단하므로, 홀 패턴을 포함하는 플렉서블 박막 트랜지스터 기판은 향상된 I-V특성을 가질 수 있다. 반면, 홀 패턴을 포함하지 않는 플렉서블 박막 트랜지스터 기판에서는 폴딩시 발생되는 인장력에 의해 액티브층과 게이트 절연층 사이의 계면에서 크랙 및 슬립 현상이 발생되며, 이로 인해 발생된 전하 트랩 사이트들이 턴-온 전류를 방해한다. 따라서, 홀 패턴을 포함하지 않는 플렉서블 박막 트랜지스터 기판은 낮은 턴-온 전류를 제공하며, I-V특성 열화가 발생된다. Referring to FIG. 3, when a flexible thin film transistor substrate including a hole pattern provides a turn-on current of about 1x10 -4 A when a gate voltage of -20V is applied after 30,000 folding, The flexible thin film transistor substrate provides about 1x10 < -10 > A turn-on current when the gate voltage of -20V is applied after 30000 folds. That is, the hole pattern interrupts the propagation of cracks caused by folding and prevents the tensile force generated when folding from being transmitted to the active layer, so that the flexible thin film transistor substrate including the hole pattern can have improved IV characteristics. On the other hand, in a flexible thin film transistor substrate not including a hole pattern, cracks and slip phenomenon occur at the interface between the active layer and the gate insulating layer due to the tensile force generated at the time of folding, and the charge trap sites thus generated are turned on Lt; / RTI > Therefore, a flexible thin film transistor substrate not including a hole pattern provides a low turn-on current, and IV characteristic deterioration occurs.
도 4는 본 발명의 다른 실시예에 따른 플렉서블 박막 트랜지스터 기판의 개략적인 평면도이다. 도 4에 도시된 플렉서블 박막 트랜지스터 기판(400)은 도 1에 도시된 플렉서블 박막 트랜지스터 기판(100)과 비교하여, 제2 홀 패턴(H2)을 더 포함하는 것을 제외하고는 도 1에 도시된 플렉서블 박막 트랜지스터 기판(100)과 동일하므로, 이에 대한 중복된 설명은 생략하기로 한다. 4 is a schematic plan view of a flexible thin film transistor substrate according to another embodiment of the present invention. The flexible thin
도 4를 참조하면, 제1 홀 패턴(H1) 및 제2 홀 패턴(H2)은 액티브층(121)을 포위하며, 액티브층(121)을 고립(isolation)시킨다. 제1 홀 패턴(H1)과 제2 홀 패턴(H2)은 서로 상이한 방향으로 연장된다. 예를 들어, 도 4에 도시된 바와 같이, 제1 홀 패턴(H1)은 데이터 라인(171)과 평행한 방향으로 연장되며, 데이터 라인(171)으로부터 소정의 거리만큼 이격된다. 또한, 제2 홀 패턴(H2)은 게이트 라인(172)과 평행한 방향으로 연장되며, 게이트 라인(172)로부터 소정의 거리만큼 이격된다. 제1 홀 패턴(H1)과 제2 홀 패턴(H2)이 서로 교차함으로써 정의되는 영역 내에 박막 트랜지스터(TFT)가 배치된다. Referring to FIG. 4, the first hole pattern H1 and the second hole pattern H2 surround the
액티브층(121)은 제1 홀 패턴(H1) 및 제2 홀 패턴(H2)에 의해 완전하게 고립되므로, 플렉서블 박막 트랜지스터 기판(400)을 다양한 방향으로 폴딩하더라도, 박막 트랜지스터(TFT)의 특성 열화는 감소될 수 있다. 즉, 플렉서블 박막 트랜지스터 기판(400)을 세로 방향, 가로 방향 또는 사선 방향으로 각각 폴딩할 경우, 제1 홀 패턴(H1)과 제2 홀 패턴(H2)은 각각의 인장력을 분산시킬 수 있고, 액티브층(121)에 가해지는 인장력의 크기를 감소시킬 수 있다. 따라서, 플렉서블 박막 트랜지스터 기판(400)의 수명은 더욱 향상될 수 있다.The
도 5는 본 발명의 또 다른 실시예에 따른 플렉서블 박막 트랜지스터 기판의 개략적인 단면도이다. 도 5에 도시된 플렉서블 박막 트랜지스터 기판(500)은 도 2c에 도시된 플렉서블 박막 트랜지스터 기판(100c)과 비교하여, 박막 트랜지스터의 구조가 인버티드 스태거드(inverted-staggered)구조인 것을 제외하고는 도 2c에 도시된 플렉서블 박막 트랜지스터 기판(100c)과 실질적으로 동일하므로, 중복 설명은 생략한다.5 is a schematic cross-sectional view of a flexible thin film transistor substrate according to another embodiment of the present invention. The flexible thin
도 5를 참조하면, 게이트 전극(522)은 기판(110) 상에 배치된다. 즉, 플렉서블 박막 트랜지스터 기판(500)의 박막 트랜지스터는 바텀 게이트(bottom gate) 구조의 박막 트랜지스터이다. 게이트 전극(522)은 도 2c에 도시된 게이트 전극(122)과 동일하므로, 중복 설명은 생략한다.Referring to FIG. 5, a
게이트 전극(522) 상에 게이트 절연층(540)이 배치된다. 게이트 절연층(540)은 게이트 전극(522)을 포함하는 기판(110)의 전면을 덮을 수 있다. 몇몇 실시예에서, 게이트 절연층(540)은 게이트 전극(522)과 액티브층(521)을 절연시키기만 하면 되므로, 게이트 절연층(540)은 게이트 전극(522) 상에만 배치될 수 있다. 게이트 절연층(540)은 도 2c에 도시된 게이트 절연층(240)과 동일하므로, 중복 설명은 생략한다.A
액티브층(521)은 게이트 절연층(540) 상에 배치되고, 액티브층(521)의 적어도 일부는 게이트 전극(522)과 중첩한다. 예를 들어, 액티브층(521)의 채널 영역은 게이트 전극(522)과 중첩한다. 액티브층(521)은 도 2c에 도시된 액티브층(121)과 동일하므로, 중복 설명은 생략한다. The
소스 전극(523) 및 드레인 전극(524)은 액티브층(521) 상에 배치되며, 액티브층(521)의 일부와 각각 전기적으로 연결된다. 예를 들어, 소스 전극(523) 및 드레인 전극(524)은 각각 액티브층(521)의 소스 영역 및 드레인 영역과 각각 전기적으로 연결될 수 있다. 소스 전극(523) 및 드레인 전극(524)은 도 2c에 도시된 소스 전극(123) 및 드레인 전극(124)과 각각 동일하므로, 중복 설명은 생략한다. The
액티브층(521) 상에 에칭 방지층(580)이 배치된다. 에칭 방지층(580)은 소스 전극(523) 및 드레인 전극(524) 사이에서 액티브층(521) 상에 배치된다. 에칭 방지층(580)은 소스 전극(523) 및 드레인 전극(524)을 패터닝하는 공정에서 액티브층(521)의 에칭을 방지한다. 에칭 방지층(580)은 소스 전극(523) 및 드레인 전극(524)을 에칭하기 위한 에천트에 대해 에칭 선택비가 낮은 물질로 이루어질 수 있다.An
게이트 절연층(540), 소스 전극(523), 에칭 방지층(580) 및 드레인 전극(524)을 덮도록 패시베이션층(260)이 배치된다. 패시베이션층(260)은 도 2c에 도시된 패시베이션층(260)과 동일하므로, 중복 설명은 생략한다. 몇몇 실시예에서, 패시베이션층(260)은 생략될 수 있다.The
홀 패턴(H1)은 게이트 절연층(540) 및 패시베이션층(260)에 배치된다. 따라서, 게이트 절연층(540)은 홀 패턴(H1)의 경계부에 대응하는 절단면(541)을 포함하고, 패시베이션층(260)은 게이트 절연층(540)의 절단면(541)에 대응되는 절단면(261)을 포함한다. 홀 패턴(H1)은 액티브층(521)들을 서로 분리시킨다. 홀 패턴(H1)은 폴딩으로 인해 발생되는 크랙의 전파를 방지하며, 폴딩으로 인해 발생하는 인장력을 분산시킴으로써, 액티브층(521)과 게이트 절연층(540) 사이의 계면에서 액티브층(521)의 슬립 현상을 방지한다. 도 5에는 도시되지 않았지만, 몇몇 실시예에서, 홀 패턴(H1)은 게이트 절연층(540)에만 배치될 수 있다. The hole pattern H1 is disposed in the
상술한 바와 같이, 홀 패턴(H1)은 액티브층(521)을 고립시킴으로써, 폴딩으로 인해 발생되는 인장력이 액티브층(521)에 전달되는 것을 차단하고, 폴딩으로 인해 발생되는 크랙이 액티브층(521)으로 전파되는 것을 차단한다. 이에, 액티브층(521)은 반복적인 폴딩에도 불구하고, 안정적으로 보호될 수 있으며, 크랙 및 폴딩으로 인한 박막 트랜지스터의 특성 열화는 방지될 수 있다. As described above, the hole pattern H1 isolates the
도 6은 본 발명의 일 실시예에 따른 플렉서블 유기 발광 표시 장치에 대한 개략적인 단면도이다. 도 7은 도 6의 VII-VII'에 따른 플렉서블 유기 발광 표시 장치의 개략적인 단면도이다. 도 6 및 도 7에 도시된 플렉서블 유기 발광 표시 장치(600)의 기판(110)은 도 2b에 도시된 기판(110)과 동일하며, 도 6 및 도 7에 도시된 플렉서블 유기 발광 표시 장치(600)의 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)는 도 2b에 도시된 박막 트랜지스터(TFT)와 동일하므로, 각각의 중복 설명은 생략한다. 6 is a schematic cross-sectional view of a flexible organic light emitting display according to an embodiment of the present invention. 7 is a schematic cross-sectional view of a flexible organic light emitting diode display according to VII-VII 'of FIG. The
도 6 및 도 7을 참조하면, 플렉서블 유기 발광 표시 장치(600)는 기판(110), 제1 박막 트랜지스터(TFT1), 제2 박막 트랜지스터(TFT2), 스토리지 커패시터(Cst) 및 유기 발광 소자(690)를 포함한다. 6 and 7, the flexible organic
기판(110)은 회로 영역(C/A) 및 표시 영역(D/A)을 포함한다. 회로 영역(C/A)은 제1 박막 트랜지스터(TFT1), 제2 박막 트랜지스터(TFT2) 및 스토리지 커패시터(Cst)가 배치된 영역을 의미하고, 표시 영역(D/A)은 유기 발광 소자(690)가 배치된 영역을 의미한다. 도 6에는 설명의 편의를 위해, 사각형의 회로 영역(C/A) 및 표시 영역(D/A)을 각각 도시하였다. 그러나, 회로 영역(C/A) 및 표시 영역(D/A)의 형상이 반드시 사각형일 필요는 없으며, 기판(110)은 사각형을 제외한 다각형, 원형 또는 타원형의 회로 영역(C/A) 및 표시 영역(D/A)을 포함할 수 있다. 회로 영역(C/A)의 일 경계부는 표시 영역(D/A)의 일 경계부와 접할 수 있다. 제1 박막 트랜지스터(TFT1)는 유기 발광 소자(690)와 연결되므로, 제1 박막 트랜지스터(TFT1)와 유기 발광 소자(690)가 서로 연결되는 부분에서 회로 영역(C/A)의 일 경계부는 표시 영역(D/A)의 일 경계부와 접할 수 있다.The
제1 박막 트랜지스터(TFT1)는 기판(110) 상의 회로 영역(C/A)에 배치된다. 제1 박막 트랜지스터(TFT1)는 스토리지 커패시터(Cst)와 연결되는 게이트 전극(122), 구동 전압 배선(673)과 연결되는 소스 전극(123) 및 유기 발광 소자(690)와 연결되는 드레인 전극(124)을 포함하여, 구동 박막 트랜지스터로 기능한다. The first thin film transistor TFT1 is disposed in the circuit region C / A on the
제2 박막 트랜지스터(TFT2)는 기판(110) 상의 회로 영역(C/A)에 배치된다. 제2 박막 트랜지스터(TFT2)는 게이트 배선(172)과 연결되는 게이트 전극, 스토리지 커패시터(Cst)와 연결되는 드레인 전극 및 데이터 배선(171)과 연결되는 소스 전극을 포함하여, 스위칭 트랜지스터로 기능한다. The second thin film transistor TFT2 is disposed in the circuit region C / A on the
스토리지 커패시터(Cst)는 기판(110) 상의 회로 영역(C/A)에 배치된다. 스토리지 커패시터(Cst)는 제2 박막 트랜지스터(TFT2)의 드레인 전극 및 제1 박막 트랜지스터(TFT1)의 게이트 전극(122)과 연결되는 제1 전극 및 구동 전압 배선(673) 및 제1 박막 트랜지스터(TFT1)의 소스 전극(123)과 연결되는 제2 전극을 포함한다. 스토리지 커패시터(Cst)는 제2 박막 트랜지스터(TFT2)의 드레인 전극을 통해 전달되는 데이터 전압과 구동 전압 배선(673)을 통해 전달되는 구동 전압의 차에 상응하는 전압을 저장하고, 한 프레임 동안 제1 박막 트랜지스터(TFT1)의 게이트 전압을 일정하게 유지시킨다.The storage capacitor Cst is disposed in the circuit area C / A on the
유기 발광 소자(690)는 기판(110) 상의 표시 영역(D/A)에 배치되며, 플렉서블 유기 발광 표시 장치(600)의 화소를 구성한다. 플렉서블 유기 발광 표시 장치(600)는 복수의 유기 발광 소자(690)들을 포함할 수 있다. 도 7에 도시된 바와 같이, 기판(110)의 상면을 평탄화하기 위한 오버 코팅층(681)이 제1 박막 트랜지스터(TFT1) 상에 배치되고, 유기 발광 소자(690)는 표시 영역(D/A)의 오버 코팅층(681) 상에 배치된다. 유기 발광 소자(690)는 제1 박막 트랜지스터(TFT1)와 전기적으로 연결되는 애노드(692), 유기 발광층(693) 및 캐소드(694)를 포함한다. The organic
애노드(692)는 각각의 표시 영역(D/A)에 분리되어 배치될 수 있다. 애노드(692)는 제1 박막 트랜지스터(TFT1)과 전기적으로 연결될 수 있다. 예를 들어, 애노드(692)는 제1 박막 트랜지스터(TFT1)의 드레인 전극(124)과 전기적으로 연결될 수 있다. 애노드(692)는 정공을 공급하여야 하므로 일함수(work function)가 높은 도전성 물질로 구성된다. 예를 들어, 애노드(692)는 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 아연 산화물(Zinc Oxide) 및 주석 산화물(Tin Oxide) 등과 같은 일함수가 높은 투명 도전성 산화물(transparent conductive oxide; TCO)로 이루어질 수 있다.The
도 7에 도시된 바와 같이, 플렉서블 유기 발광 표시 장치(600)가 탑 에미션 방식의 유기 발광 표시 장치인 경우, 애노드(692) 하부에 반사층(691)이 배치된다. 반사층(691)은 유기 발광층(693)에서 애노드(692) 측으로 발광하는 빛을 플렉서블 유기 발광 표시 장치(600)의 상부로 반사시킨다. 반사층(691)은 반사율이 우수한 은, 니켈, 금, 백금, 알루미늄, 구리, 몰리브덴/알루미늄네오듐(Mo/AlNd)으로 이루어질 수 있다. 도 7에 도시되지는 않았으나, 플렉서블 유기 발광 표시 장치(700)가 바텀 에미션 방식의 유기 발광 표시 장치인 경우, 반사층(691)은 생략될 수 있다.7, when the flexible organic light emitting
애노드(692) 및 오버 코팅층(681) 상에는 뱅크층(682)이 배치된다. 뱅크층(681)은 인접하는 표시 영역(D/A)들을 서로 구분하며, 인접하는 표시 영역(D/A)들 사이에 배치될 수 있다. A
유기 발광층(693)은 뱅크층(682)에 의해 노출된 애노드(692) 상에 배치된다. 유기 발광층(693)은 애노드(692)로부터 전달받은 정공(hole) 및 캐소드(693)로부터 전달받은 전자(electron)에 기초하여, 적색, 녹색 또는 청색 광을 발생시킨다. 도 7에는 도시되지 않았지만, 유기 발광층(693)은 백색 광을 발생시킬 수 있으며, 이 경우, 모든 표시 영역(D/A)의 유기 발광층(693)은 서로 연결되도록, 애노드(692) 및 뱅크층(682)을 덮을 수 있다.The organic
캐소드(694)는 유기 발광층(693) 및 뱅크층(682) 상에 배치된다. 캐소드(694)는 유기 발광층(693)에 전자를 제공한다. 이에, 캐소드(694)는 전기 전도도가 높고 일함수가 낮은 물질로 이루어 진다. 캐소드(694)를 구성하는 구체적인 물질은 유기 발광 표시 장치의 발광 방식에 따라 상이할 수 있다. 도 7에 도시된 바와 같이, 플렉서블 유기 발광 표시 장치(600)가 탑 에미션 방식의 유기 발광 표시 장치인 경우, 캐소드(694)는 은, 티타늄, 알루미늄, 몰리브덴 및 은과 마그네슘의 합금 등과 같은 일함수가 낮은 금속성 물질로 이루어질 수 있다. 이 경우, 캐소드(694)는 광을 투과할 수 있도록 얇은 두께를 가질 수 있다. 또한, 캐소드(694)는 TCO물질로 이루어진 투명 전극일 수 있다. 이 경우, 캐소드(694)와 유기 발광층(693) 사이에는 전자의 주입을 용하게 하기 위한 금속 도핑층이 배치될 수 있다. A
도 6에 도시된 바와 같이, 홀 패턴(H1)은 회로 영역(C/A)과 표시 영역(D/A)이 서로 접하는 경계부에 배치된다. 즉, 홀 패턴(H1)에 의해 회로 영역(C/A)들은 서로 분리될 수 있다. As shown in Fig. 6, the hole pattern H1 is disposed at a boundary portion where the circuit region C / A and the display region D / A abut each other. That is, the circuit areas C / A can be separated from each other by the hole pattern H1.
도 7에 도시된 바와 같이, 홀 패턴(H1)은 게이트 절연층(240) 및 층간 절연층(250)에 배치된다. 몇몇 실시예에서, 홀 패턴(H1)은 패시베이션층(260)에 더 배치될 수 있고, 버퍼층(230)에 더 배치될 수 있다. 버퍼층(230), 게이트 절연층(240), 층간 절연층(250) 및 패시베이션층(260)은 모두 유기 발광 소자(690) 하부에 배치되므로, 홀 패턴(H1)은 플렉서블 유기 발광 표시 장치(600)의 시인성을 저하시키지 않는다. 홀 패턴(H1)은 도 2b에 도시된 플렉서블 박막 트랜지스터 기판(100b)의 홀 패턴(H1b)과 동일하므로, 중복 설명은 생략한다. As shown in FIG. 7, the hole pattern H1 is disposed in the
상술한 바와 같이, 홀 패턴(H1)은 폴딩으로 인해 발생된 크랙이 액티브층(121)과 게이트 절연층(240)의 계면으로 전파되는 것을 방지하고, 폴딩 시 발생되는 인장력을 분산시킴으로써, 액티브층(121)과 게이트 절연층(240) 사이의 계면에서 슬립이 발생되는 것을 방지한다. 따라서, 폴딩으로 인한 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)의 특성 열화는 감소될 수 있으며, 플렉서블 유기 발광 표시 장치(600)의 수명은 증가될 수 있다. 특히, 무기물은 유기물에 비해 상대적으로 취성이므로, 홀 패턴(H1)은 무기물로 이루어진 버퍼층(230), 게이트 절연층(240), 층간 절연층(250) 및 패시베이션층(260) 중 적어도 하나에 배치되는 것이 효과적이다. As described above, the hole pattern H1 prevents the crack generated due to the folding from propagating to the interface between the
도 8은 본 발명의 다른 실시예에 따른 플렉서블 유기 발광 표시 장치의 개략적인 평면도이다. 도 8에 도시된 플렉서블 유기 발광 표시 장치(800)는 도 6 에 도시된 플렉서블 유기 발광 표시 장치(600)에 비해 제2 홀 패턴(H2) 및 제3 홀 패턴(H3)을 더 포함하는 것을 제외하고는 도 6에 도시된 플렉서블 유기 발광 표시 장치(600)와 동일하다. 따라서, 중복 설명은 생략한다. 8 is a schematic plan view of a flexible organic light emitting display according to another embodiment of the present invention. The flexible organic light emitting
도 8을 참조하면, 제2 홀 패턴(H2)은 게이트 배선(172)과 평행한 방향으로 배치된다. 회로 영역(C/A)들은 제1 홀 패턴(H1) 및 제2 홀 패턴(H2)에 의해 서로 분리된다. 도 8에는 설명의 편의를 위해, 제1 홀 패턴(H1)과 제2 홀 패턴(H2)을 서로 평행한 직선 형태로 도시하였지만, 제1 홀 패턴(H1)과 제2 홀 패턴(H2)은 서로 상이한 방향으로 연장될 수 있으며, 제1 홀 패턴(H1)과 제2 홀 패턴(H2)은 곡선 또는 지그재그 형태로 연장될 수 있다. 제2 홀 패턴(H2)은 게이트 배선(172)으로부터 이격된다. 예를 들어, 제2 홀 패턴(H2)은 게이트 배선(172)으로부터 약 2μm 이상 이격될 수 있다. 제2 홀 패턴(H2)은 도 6에 도시된 홀 패턴(H1)과 동일하므로, 중복 설명은 생략한다.Referring to FIG. 8, the second hole pattern H2 is arranged in a direction parallel to the
제3 홀 패턴(H3)은 데이터 배선(171)과 평행한 방향으로 배치된다. 데이터 배선(171)은 게이트 배선(172)과 상이한 방향으로 연장되며, 제2 박막 트랜지스터(TFT2)의 소스 전극 또는 드레인 전극과 연결된다. 설명의 편의를 위해, 도 8에는 게이트 배선(172)과 수직하게 연장된 데이터 배선(171)을 도시하였다. 비록, 도 8에는 제3 홀 패턴(H3)을 직선 형태로 도시하였지만, 제3 홀 패턴(H3)은 곡선 또는 지그재그 형태로 연장될 수 있다. 제3 홀 패턴(H3)은 데이터 배선(171)으로부터 이격된다. 예를 들어, 제3 홀 패턴(H3)은 데이터 배선(171)으로부터 약 2μm 이상 이격될 수 있다. 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)는 제1 홀 패턴(H1), 제2 홀 패턴(H2) 및 제3 홀 패턴(H3)들에 의해 포위되며, 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)는 고립될 수 있다. And the third hole pattern H3 is arranged in a direction parallel to the
비록, 도 8에는 3개의 홀 패턴에 의해 고립된 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)를 도시하였지만, 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)는 하나의 홀 패턴으로 고립될 수 있다. Although the first thin film transistor TFT1 and the second thin film transistor TFT2 isolated by three hole patterns are shown in Fig. 8, the first thin film transistor TFT1 and the second thin film transistor TFT2 may be one Hole pattern.
몇몇 실시예에서, 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)는 각각 개별적으로 홀 패턴에 의해 고립될 수 있다. 이 경우, 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)의 특성 열화는 더 효과적으로 방지될 수 있다.In some embodiments, the first thin film transistor TFT1 and the second thin film transistor TFT2 may be individually isolated by a hole pattern. In this case, the characteristic deterioration of the first thin film transistor TFT1 and the second thin film transistor TFT2 can be more effectively prevented.
본 발명의 다른 실시예에 따른 플렉서블 유기 발광 표시 장치(800)는 회로 영역(C/A)을 고립시키는 제1 홀 패턴(H1), 제2 홀 패턴(H2) 및 제3 홀 패턴(H3)을 포함하므로, 폴딩으로 인한 제1 박막 트랜지스터(TFT1) 및 제1 박막 트랜지스터(TFT2)의 특성 열화는 효과적으로 방지된다. 특히, 제1 홀 패턴(H1), 제2 홀 패턴(H2) 및 제3 홀 패턴(H3)은 다양한 방향으로 연장되므로, 폴딩 시 발생되는 인장력을 다양한 방향으로 분산시킬 수 있다. 이에, 플렉서블 유기 발광 표시 장치(800)를 다양한 방향으로 폴딩하더라도, 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)에 가해지는 인장력은 효과적으로 완화될 수 있다. 그러므로, 플렉서블 유기 발광 표시 장치(800)의 수명은 향상될 수 있다.The flexible organic light emitting
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although the embodiments of the present invention have been described in detail with reference to the accompanying drawings, it is to be understood that the present invention is not limited to those embodiments and various changes and modifications may be made without departing from the scope of the present invention. . Therefore, the embodiments disclosed in the present invention are intended to illustrate rather than limit the scope of the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. Therefore, it should be understood that the above-described embodiments are illustrative in all aspects and not restrictive. The scope of protection of the present invention should be construed according to the following claims, and all technical ideas within the scope of equivalents should be construed as falling within the scope of the present invention.
100, 100a, 100b, 100c, 400, 500: 플렉서블 박막 트랜지스터 기판
121, 521: 액티브층
122, 522: 게이트 전극
123, 523: 소스 전극
124, 524: 드레인 전극
171: 데이터 배선
172: 게이트 배선
210: 기판
230: 버퍼층
240, 540: 게이트 절연층
241, 541: 게이트 절연층의 절단면
250: 층간 절연층
251: 층간 절연층의 절단면
260: 패시베이션층
261: 패시베이션층의 절단면
580: 에칭 방지층
673: 구동 전압 배선
681: 오버 코팅층
682: 뱅크층
690: 유기 발광 소자
691: 반사층
692: 애노드
693: 유기 발광층
694: 캐소드
TFT: 박막 트랜지스터
Cst: 스토리지 커패시터
H1, H1a, H1b, H1c: 제1 홀 패턴
H2: 제2 홀 패턴
H3: 제3 홀 패턴
C/A: 회로 영역
D/A: 표시 영역
T/A: 박막 트랜지스터 영역100, 100a, 100b, 100c, 400, 500: Flexible thin film transistor substrate
121, 521: an active layer
122, 522: gate electrode
123, 523: source electrode
124, 524: drain electrode
171: Data Wiring
172: gate wiring
210: substrate
230: buffer layer
240, 540: gate insulating layer
241, 541: a cut surface of the gate insulating layer
250: interlayer insulating layer
251: Cut surface of interlayer insulating layer
260: Passivation layer
261: Cross section of the passivation layer
580: Etch-preventing layer
673: Driving voltage wiring
681: overcoat layer
682: bank layer
690: Organic light emitting device
691: Reflective layer
692: anode
693: Organic light emitting layer
694: cathode
TFT: Thin film transistor
Cst: Storage Capacitor
H1, H1a, H1b, H1c: First hole pattern
H2: second hole pattern
H3: third hole pattern
C / A: Circuit area
D / A: Display area
T / A: Thin film transistor region
Claims (19)
상기 기판 상의 상기 박막 트랜지스터 영역에 배치된 액티브층;
상기 액티브층 상에 배치된 게이트 절연층;
상기 게이트 절연층 상에서 상기 액티브층과 중첩하는 게이트 전극;
상기 게이트 전극 상에 배치된 층간 절연층; 및
상기 층간 절연층 상에 배치되고, 상기 액티브층과 각각 연결된 소스 전극 및 드레인 전극을 포함하고,
상기 게이트 절연층 또는 상기 층간 절연층은 상기 박막 트랜지스터 영역의 외부에 배치된 홀 패턴(hole pattern)을 포함하는 것을 특징으로 하는, 플렉서블(flexible) 박막 트랜지스터 기판.A substrate having at least one thin film transistor (TFT) region and having flexibility;
An active layer disposed in the thin film transistor region on the substrate;
A gate insulating layer disposed on the active layer;
A gate electrode overlying the active layer on the gate insulating layer;
An interlayer insulating layer disposed on the gate electrode; And
A source electrode and a drain electrode disposed on the interlayer insulating layer and connected to the active layer, respectively,
Wherein the gate insulating layer or the interlayer insulating layer includes a hole pattern disposed outside the thin film transistor region.
상기 홀 패턴은 상기 기판이 접히는 폴딩 방향(folding direction)과 상이한 방향으로 연장된 것을 특징으로 하는, 플렉서블 박막 트랜지스터 기판. The method according to claim 1,
Wherein the hole pattern extends in a direction different from a folding direction in which the substrate is folded.
상기 홀 패턴은 상기 박막 트랜지스터 영역을 포위하는 것을 특징으로 하는, 플렉서블 박막 트랜지스터 기판.The method according to claim 1,
Wherein the hole pattern surrounds the thin film transistor region.
상기 기판과 상기 액티브층 사이에 배치된 버퍼층(buffer layer)을 더 포함하는 것을 특징으로 하는, 플렉서블 박막 트랜지스터 기판.The method according to claim 1,
Further comprising a buffer layer disposed between the substrate and the active layer.
상기 게이트 절연층 및 상기 층간 절연층은 무기물을 포함하는 것을 특징으로 하는, 플렉서블 박막 트랜지스터 기판.The method according to claim 1,
Wherein the gate insulating layer and the interlayer insulating layer comprise an inorganic material.
상기 홀 패턴은 상기 게이트 절연층 및 상기 층간 절연층에 모두 배치되고, 상기 층간 절연층의 상기 홀 패턴은 상기 게이트 절연층의 상기 홀 패턴에 대응하는 것을 특징으로 하는, 플랙서블 박막 트랜지스터 기판.The method according to claim 1,
Wherein the hole pattern is disposed in both the gate insulating layer and the interlayer insulating layer, and the hole pattern of the interlayer insulating layer corresponds to the hole pattern of the gate insulating layer.
상기 층간 절연층, 상기 소스 전극 및 상기 드레인 전극을 덮는 패시베이션층을 더 포함하는 것을 특징으로 하는, 플렉서블 박막 트랜지스터 기판.The method according to claim 6,
Further comprising a passivation layer covering the interlayer insulating layer, the source electrode, and the drain electrode.
상기 패시베이션층은 상기 층간 절연층의 상기 홀 패턴에 대응하는 홀 패턴을 포함하는 것을 특징으로 하는, 플렉서블 박막 트랜지스터 기판.8. The method of claim 7,
Wherein the passivation layer includes a hole pattern corresponding to the hole pattern of the interlayer insulating layer.
상기 패시베이션층은 무기물을 포함하는 것을 특징으로 하는, 플렉서블 박막 트랜지스터 기판.8. The method of claim 7,
Wherein the passivation layer comprises an inorganic material.
상기 박막 트랜지스터 영역에서 상기 기판 상에 배치되는 게이트 전극;
상기 게이트 전극 상에 배치되는 게이트 절연층;
상기 게이트 절연층 상에서 상기 게이트 전극과 중첩하는 액티브층; 및
상기 액티브층과 연결된 소스 전극 및 드레인 전극을 포함하고,
상기 게이트 절연층은 상기 박막 트랜지스터 영역의 외부에 배치되는 적어도 하나의 홀 패턴을 포함하는 것을 특징으로 하는, 플렉서블 박막 트랜지스터 기판. A substrate having at least one thin film transistor region and having flexibility;
A gate electrode disposed on the substrate in the thin film transistor region;
A gate insulating layer disposed on the gate electrode;
An active layer overlying the gate electrode on the gate insulating layer; And
A source electrode and a drain electrode connected to the active layer,
Wherein the gate insulating layer comprises at least one hole pattern disposed outside the thin film transistor region.
상기 게이트 절연층의 상기 홀 패턴은 상기 박막 트랜지스터 영역의 경계부의 적어도 일부와 평행하도록 배치된 것을 특징으로 하는, 플렉서블 박막 트랜지스터 기판.11. The method of claim 10,
Wherein the hole pattern of the gate insulating layer is arranged so as to be in parallel with at least a part of a boundary portion of the thin film transistor region.
상기 게이트 절연층의 상기 홀 패턴은 상기 박막 트랜지스터 영역의 모든 경계부와 평행하도록 배치된 것을 특징으로 하는, 플렉서블 박막 트랜지스터 기판.11. The method of claim 10,
Wherein the hole pattern of the gate insulating layer is disposed so as to be parallel to all the boundary portions of the thin film transistor region.
상기 액티브층, 상기 소스 전극 및 상기 드레인 전극을 덮으며, 상기 게이트 절연층의 상기 홀 패턴에 대응하는 홀 패턴을 포함하는 패시베이션층을 더 포함하는 것을 특징으로 하는, 플렉서블 박막 트랜지스터 기판.11. The method of claim 10,
Further comprising a passivation layer covering the active layer, the source electrode, and the drain electrode, the passivation layer including a hole pattern corresponding to the hole pattern of the gate insulating layer.
상기 기판 상에 배치된 박막 트랜지스터; 및
상기 박막 트랜지스터와 연결된 유기 발광 소자를 포함하며,
상기 박막 트랜지스터는,
상기 기판 상에 배치된 액티브층;
상기 액티브층 상에 배치된 게이트 절연층;
상기 게이트 절연층 상에서 상기 액티브층과 중첩된 게이트 전극;
상기 게이트 전극 상에 배치된 층간 절연층; 및
상기 층간 절연층 상에 배치되고, 상기 액티브층과 연결된 소스 전극 및 드레인 전극을 포함하고,
상기 게이트 절연층 또는 상기 층간 절연층은 상기 액티브층의 경계부로부터 이격되어 배치된 적어도 하나의 제1 홀 패턴을 포함하는 것을 특징으로 하는, 플렉서블 유기 발광 표시 장치.A substrate having flexibility;
A thin film transistor disposed on the substrate; And
And an organic light emitting element connected to the thin film transistor,
The thin-
An active layer disposed on the substrate;
A gate insulating layer disposed on the active layer;
A gate electrode overlying the active layer on the gate insulating layer;
An interlayer insulating layer disposed on the gate electrode; And
A source electrode and a drain electrode disposed on the interlayer insulating layer and connected to the active layer,
Wherein the gate insulating layer or the interlayer insulating layer includes at least one first hole pattern spaced apart from a boundary portion of the active layer.
상기 제1 홀 패턴은 상기 액티브층을 포위하는 것을 특징으로 하는, 플렉서블 유기 발광 표시 장치.15. The method of claim 14,
Wherein the first hole pattern surrounds the active layer.
상기 박막 트랜지스터는 상기 기판의 회로 영역에 배치되고,
상기 유기 발광 소자는 상기 기판의 표시 영역에 배치되며,
상기 제1 홀 패턴은 상기 표시 영역과 상기 회로 영역이 서로 접하는 경계부에 배치된 것을 특징으로 하는, 플렉서블 유기 발광 표시 장치.15. The method of claim 14,
Wherein the thin film transistor is disposed in a circuit region of the substrate,
Wherein the organic light emitting element is disposed in a display region of the substrate,
Wherein the first hole pattern is disposed at a boundary portion where the display region and the circuit region are in contact with each other.
상기 박막 트랜지스터의 상기 게이트 전극과 연결되는 게이트 배선; 및
상기 게이트 배선으로부터 이격되고, 상기 게이트 배선과 평행하게 연장된 제2 홀 패턴을 더 포함하는 것을 특징으로 하는, 플렉서블 유기 발광 표시 장치.15. The method of claim 14,
A gate wiring connected to the gate electrode of the thin film transistor; And
And a second hole pattern spaced apart from the gate wiring and extending parallel to the gate wiring.
상기 게이트 배선과 상이한 방향으로 연장된 데이터 배선; 및
상기 데이터 배선으로부터 이격되고, 상기 데이터 배선과 평행하게 연장된 제3 홀 패턴을 더 포함하는 것을 특징으로 하는, 플렉서블 유기 발광 표시 장치.18. The method of claim 17,
A data line extending in a direction different from the gate line; And
And a third hole pattern spaced apart from the data line and extending in parallel with the data line.
상기 박막 트랜지스터를 덮는 패시베이션층을 더 포함하고,
상기 홀 패턴은 상기 게이트 절연층 및 상기 층간 절연층에 각각 배치되며,
상기 패시베이션층은 상기 게이트 절연층의 상기 홀 패턴 및 상기 층간 절연층의 상기 홀 패턴에 대응하는 홀 패턴을 포함하는 것을 특징으로 하는, 플렉서블 유기 발광 표시 장치.
15. The method of claim 14,
Further comprising a passivation layer covering the thin film transistor,
Wherein the hole pattern is disposed in each of the gate insulating layer and the interlayer insulating layer,
Wherein the passivation layer includes a hole pattern corresponding to the hole pattern of the gate insulating layer and the hole pattern of the interlayer insulating layer.
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