KR20160039011A - Physically unclonable function circuit using S-box of AES algorithm - Google Patents
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Abstract
Description
본 발명은 AES 암호 알고리즘의 S-박스를 이용한 물리적 복제 방지기능 회로에 관한 것으로, 특히 출력 신호의 후처리를 위한 추가 모듈이 불필요하고, 복제 방지 회로를 구성하기 위해 추가적인 비용이 들지 않고, 기존의 암호알고리즘 모듈을 재 사용함으로 인해서, 특히 암호알고리즘에 복제 방지기술을 적용시, 상기 추가 모듈이 불필요함에 따라 상기 추가 모듈 구비에 따른 비용을 절감할 수 있는 AES 암호 알고리즘의 S-박스를 이용한 물리적 복제 방지기능 회로에 관한 것이다.
The present invention relates to a physical copy protection function circuit using an S-box of an AES encryption algorithm, and in particular, it is unnecessary to provide an additional module for post-processing of an output signal, By reusing the encryption algorithm module, especially when the copy protection technique is applied to the encryption algorithm, the physical duplication using the S-box of the AES encryption algorithm which can reduce the cost due to the additional module as the additional module is unnecessary Prevention function circuit.
최근 IT 기술의 급격한 발전으로 인해 빠른 속도로 새로운 최첨단 디바이스들이 등장하고 있지만, 다른 한 편으로는 불법 복제에 대한 피해와 위조로 인한 경제적, 산업적 손실이 날이 갈수록 커져가고 있는 실정이다. 이러한 문제를 해결하고자 물리적 복제 방지(Physical Unclonable Function, 이하, PUF라고 한다.) 시스템이라는 새로운 기술이 등장하였다. Recently, with the rapid development of IT technology, new high-tech devices are rapidly emerging, but on the other hand, economic and industrial losses due to piracy and counterfeiting are increasing day by day. To solve this problem, a new technology called Physical Unclonable Function (PUF) system has emerged.
이러한 PUF는 마치 인간의 지문 또는 홍채와 같은 생체 정보처럼 각각의 디바이스가 고유의 특성을 가질 수 있는 기술로서, 동일한 공정으로 만들어진 디바이스라 할지라도 다른 특성을 갖도록 하는 기술이다. 즉, PUF는 아무리 똑같은 방법으로 디바이스를 만들어도 절대로 그 고유한 특성만큼은 복제할 수 없는 기술을 나타낸다.Such a PUF is a technology that allows individual devices to have unique characteristics, such as biometric information such as human fingerprints or irises. That is, a PUF represents a technology that can never replicate its unique characteristics even if the device is created in exactly the same way.
이러한 PUF는 물리적으로 랜덤한 특성과 복제 불가능한 특성을 이용하여 현재 주로 안전한 키 스토리지와 객체 인증(ID authentication)에 사용되고 있다. 즉, PUF는 소프트웨어적으로 생성된 함수를 이용하여 랜덤한 시드(seed)를 추출하는 것이 아니라, 물리적으로 칩이나 장비가 제작될 때 각각의 칩과 장비가 동일하게 제작될 수 밖에 없는 물리적인 특성을 이용하여 진성 랜덤(true random)한 시드(seed)값을 추출하고, 추출한 시드값을 사용자 고유의 값으로 이용하여 객체 인증에 사용할 수 있으며, 진성 랜덤한 값이기 때문에 복제 불가능한 칩이나 장비에 적용할 수 있는 코드를 생성하는데 이용할 수 있다. These PUFs are currently used mainly for secure key storage and identity authentication using physically random and non-replicable characteristics. That is, the PUF does not extract a random seed using a software generated function, but rather a physical characteristic that can be produced by the same chip and equipment when a chip or an apparatus is physically manufactured Can be used to authenticate an object by extracting a true random seed value using the extracted seed value as a unique value of the user and applied to a non-clone chip or equipment because of a genuine random value It can be used to generate code that can be used.
특히, 스탠다드 셀과 메모리 등을 이용한 임베디드 PUF는 크게 메모리기반의 PUF와 딜레이 기반의 PUF로 나누어진다. 메모리기반의 PUF는 현재 개발되어 사용되고 있는 메모리에서 PUF의 주요 특성을 만족하는 부분만을 추출하여 PUF로 이용한 것이고, 딜레이 기반의 PUF는 하드웨어의 물리적특성을 통해서 발생할 수 있는 딜레이 특성을 PUF로 이용한 것으로서, 가장 대표적인 예로는 아비터 로직 PUF(Arbiter PUF)와 링 오실레이터 PUF(Ring Oscillator PUF)가 있다.In particular, embedded PUFs using standard cells and memory are divided into memory based PUF and delay based PUF. The memory based PUF extracts only the part that satisfies the main characteristics of the PUF in the currently developed memory and uses it as the PUF. The delay based PUF uses the delay characteristic that can be generated through the hardware physical property as the PUF, The most typical examples are Arbiter PUF (PUF) and Ring Oscillator PUF (PUF).
또한 메모리 기반의 PUF의 구체적인 PUF 형태로는 SRAM 메모리 기반의 PUF가 있는데, 이러한 메모리 기반의 PUF는 SRAM메모리가 초기 상태에서의 불안정한 초기값을 이용한 PUF이다. 이러한 메모리 기반의 PUF는 PUF를 만들기 위해 추가적인 작업없이 기존의 메모리 프리미티브(primitive)를 그대로 사용하여 PUF를 만든다는 점에서 다른 PUF들 보다 생성하기 쉽고, 현실적으로 사용가능한 실용적인 PUF이다. 이러한 메모리 기반의 PUF는 SRAM 메모리의 초기값의 무작위성(ramdomness)은 메모리 제조단계에서 제작 시 모든 메모리들을 동일한 제작 조건하에서 동일한 제작 방식으로 제작하기 어려움에 따라 PUF 특성을 충분히 만족하는 SRAM 기반의 PUF를 쉽게 만들어 낼 수 있는 장점이 있다. The memory-based PUF is a PUF based on an SRAM memory. The memory-based PUF is an unstable initial value of the SRAM memory. This memory-based PUF is a practical PUF that is easier to create and practical than other PUFs in that it creates a PUF by using existing memory primitives as it is without further work to create a PUF. In this memory-based PUF, the randomness of the initial value of the SRAM memory is difficult to manufacture all the memories in the manufacturing process under the same fabrication conditions in the manufacturing process of the memory, so that the SRAM-based PUF satisfying the PUF characteristics sufficiently There is an advantage that it can be made easily.
나머지 딜레이 기반의 PUF 중 아비터 로직 PUF는 동일한 거리를 갖는 두 경로에 동일한 신호를 전송하여 어떤 신호가 먼저 아비터 로직에 도착하는지에 따라 출력이 결정되는 PUF이다. 하지만 이러한 PUF를 구성하기 위해서는 PUF의 1 bit 출력신호(response)를 출력할 때마다 후처리를 위한 추가적인 PUF 모듈이 필요로 함에 따라 높은 제조 비용이 소요되고, 상기 PUF의 출력값을 활성화 코드(activation code)로 사용 시, 후처리에 따른 엔트로피가 감소하는 문제점이 발생했다.
Of the remaining delay-based PUFs, the arbiter logic PUF is a PUF that transmits the same signal to two paths having the same distance and determines the output depending on which signal first arrives at the arbiter logic. However, in order to configure such a PUF, an additional PUF module for post-processing is required every time a 1-bit output signal of the PUF is output. Therefore, a high manufacturing cost is required, and an output value of the PUF is called an activation code ), There is a problem that the entropy of the post-treatment decreases.
상기와 같은 종래 기술의 문제점을 해결하기 위해, 본 발명은 특히 AES 암호화 알고리즘의 구현 시 사용되는 Compact NMOS 트리형태로 구현된 S-박스의 역함수를 통해 듀얼 레일 로직의 특성을 갖도록 구현하고, 이 듀얼레일 로직의 양쪽 레일간의 전력 소비량 및 딜레이 차이를 이용하여 물리적 복제 방지기능 회로를 구현함으로써, 제조 비용을 감소시킬 수 있는 AES 암호 알고리즘의 S-박스를 이용한 물리적 복제 방지기능 회로를 제공하고자 한다.
In order to solve the problems of the related art as described above, the present invention is implemented to have characteristics of dual rail logic through the inverse function of the S-box implemented in the form of a Compact NMOS tree used in the implementation of the AES encryption algorithm, It is intended to provide a physical copy protection function circuit using S-box of AES encryption algorithm which can reduce manufacturing cost by implementing a physical copy protection function circuit using power consumption and delay difference between both rails of rail logic.
위와 같은 과제를 해결하기 위한 본 발명의 한 실시 예에 따른 AES 암호 알고리즘의 S-박스를 이용한 물리적 복제 방지기능 회로는 외부로부터 입력 받은 챌린지 신호에 응답하여 듀얼 레일 로직의 특성을 갖도록 역함수(inversion function)를 구현하여 각 레일별 전력 소비량을 나타내는 신호를 출력하는 AES S-박스; 및 상기 AES S-박스로부터 출력된 각 레일별 전력 소비량을 나타내는 신호를 입력받아, 상기 각 레일별 전력 소비량에 기초하여 하나의 신호를 출력하는 아날로그 비교기;를 포함한다. In order to solve the above problems, the physical copy protection function circuit using the S-box of the AES encryption algorithm according to an embodiment of the present invention includes an inversion function in response to an external challenge signal, ), And outputs a signal indicating the power consumption amount for each rail; And an analog comparator for receiving a signal representing the power consumption amount of each rail outputted from the AES S-box and outputting one signal based on the power consumption amount for each rail.
보다 바람직하게는 GF(24) 역함수를 구현하기 위해, 복수 개가 병렬 상태로 연결되어, 외부로부터 입력받은 챌린지 신호에 응답하여 각 레일별 전력 소비량을 나타내는 한 쌍의 신호를 각각 출력하는 복수 개의 역함수 모듈; 및 상기 복수 개의 역함수 모듈로부터 출력된 각각의 역함수 모듈별 한 쌍의 신호를 입력받고, 입력받은 복수 개의 한 쌍의 신호 중 외부로부터 입력받은 챌린지 신호에 응답하여 한 쌍의 신호를 선택한 후 출력하는 멀티 플렉서;를 포함하는 AES S-박스를 포함할 수 있다. In order to realize the GF (2 4 ) inverse function more preferably, a plurality of inverters are connected in parallel so as to output a pair of signals indicative of the power consumption amount for each rail in response to a challenge signal inputted from the outside, module; And a pair of inverse function modules output from the plurality of inverse function modules and receiving a pair of signals in response to a challenge signal input from the outside among a plurality of input pairs of signals, Lt; RTI ID = 0.0 > A-S-box < / RTI >
특히, 상기 GF(24) 역함수를 구현하기 위해 압축 NMOS 트리 형태로 이루어지는 역함수 모듈로 구현된다. In particular, to implement the GF (2 4 ) inverse function, it is implemented as an inverse function module in the form of a compressed NMOS tree.
특히, 6 비트 입력값이 랜덤하게 설정되는 챌린지 신호를 포함할 수 있다.In particular, a 6-bit input value may include a challenge signal set at random.
보다 바람직하게는 6 비트의 입력값 중 상위 4 비트는 상기 복수 개의 역함수 모듈로 각각 입력되고, 나머지 하위 2 비트는 상기 멀티 플렉서로 입력되는 챌린지 신호를 포함할 수 있다. More preferably, the upper 4 bits of the 6-bit input values are input to the plurality of inverse function modules, respectively, and the remaining lower 2 bits may include a challenge signal input to the multiplexer.
보다 바람직하게는 복수 개의 AES S-박스가 캐스케이드(cascade) 형태로 더 연결될 수 있다.More preferably, a plurality of AES S-boxes may be further connected in a cascade form.
보다 바람직하게는 상기 각 레일별 전력 소비량을 나타내는 복수 개의 신호를 센스 증폭기를 통해 증폭하여 비교한 후, 가장 큰 크기의 신호에 응답하여 하이 레벨 신호를 출력하는 아날로그 비교기를 포함할 수 있다.
And an analog comparator for amplifying and comparing a plurality of signals representing the power consumption amount of each of the rails through a sense amplifier and outputting a high level signal in response to a signal of the largest size.
본 발명의 AES 암호 알고리즘의 S-박스를 이용한 물리적 복제 방지기능 회로는 출력 신호의 후처리를 위한 추가 모듈을 구비할 필요가 없고, 복제 방지기능 회로를 구현시 기존의 자원을 재사용 가능하여, 특히 암호알고리즘에 본 발명이 적용시, 높은 제조비용이 발생하는 것을 방지할 수 있는 효과가 있다. The physical copy protection function circuit using the S-box of the AES encryption algorithm of the present invention does not need to include an additional module for post-processing of the output signal. In implementing the copy protection function circuit, existing resources can be reused, There is an effect that high manufacturing cost can be prevented from occurring when the present invention is applied to a cryptographic algorithm.
또한 본 발명의 AES 암호 알고리즘의 S-박스를 이용한 물리적 복제 방지기능 회로는 출력 신호를 활성화 모드(activation code)로 사용하는 경우, 상기 출력 신호의 후처리에 따라 엔트로피가 감소하는 것을 방지할 수 있는 효과가 있다. Also, the physical copy protection function circuit using the S-box of the AES encryption algorithm of the present invention can prevent entropy from decreasing according to post-processing of the output signal when an output signal is used as an activation code It is effective.
더불어, 본 발명의 AES 암호 알고리즘의 S-박스를 이용한 물리적 복제 방지기능 회로는 가성 난수 생성기(Pseudo random number generator)로 널리 사용되는 경량 AES 암호 알고리즘에서 진성 난수 생성기(True random number generator)로 활용할 수 있는 효과가 있다.
In addition, the physical copy protection function circuit using the S-box of the AES encryption algorithm of the present invention can be utilized as a true random number generator in a lightweight AES encryption algorithm widely used as a pseudo random number generator There is an effect.
도 1은 AES 암호 알고리즘의 처리 순서를 나타낸 도면이다.
도 2는 AES 암호 알고리즘의 시프트로우 연산을 나타낸 도면이다.
도 3은 AES 암호 알고리즘의 키 확장 연산의 예를 나타낸 도면이다.
도 4는 본 발명의 일 실시 예에 따른 AES 암호 알고리즘의 S-박스를 이용한 물리적 복제 방지기능 회로의 회로도이다.
도 5는 도 4의 역함수 모듈의 회로도이다.1 is a diagram showing a processing procedure of the AES encryption algorithm.
2 is a diagram showing a shift-low operation of the AES encryption algorithm.
3 is a diagram showing an example of a key expansion operation of the AES encryption algorithm.
4 is a circuit diagram of a physical copy protection function circuit using an S-box of an AES encryption algorithm according to an embodiment of the present invention.
5 is a circuit diagram of the inverse function module of FIG.
이하, 본 발명을 바람직한 실시 예와 첨부한 도면을 참고로 하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 여기에서 설명하는 실시 예에 한정되는 것은 아니다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, the present invention will be described in detail with reference to preferred embodiments and accompanying drawings, which will be easily understood by those skilled in the art. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.
일반적으로 사용되는 물리적 복제 방지기능 회로(PUF)는 소형의 저전력 회로로서, 표준형 실리콘 칩에 부착되어, 동일한 입력(challenge)에 대한 출력(response)이 고유한 값이 쌍을 이루는 특성(CRP, Challenge-Response Pair)을 이용하여 칩의 ID를 인증할 수 있다. 즉, 물리적 복제 방지기능 회로를 이용하여 특정 기기에 대한 인증을 수행할 수 있는데, 이러한 인증과정을 간략히 살펴보면, 인증서버가 입력값과 이에 대응하는 고유한 출력값(CRPs)를 저장하고, 상기 인증서버에서 인증하고자 하는 해당 기기로 챌린지(challenge) 값을 전송하면, 물리적 복제 방지기능 회로를 포함하는 상기 해당 기기는 상기 물리적 복제 방지기능 회로를 통해 출력값(response)를 전송하고 전송된 출력값과 상기 인증서버에 기저장된 출력값이 일치하는지 여부를 확인함으로써 상기 해당 기기를 인증한다.A commonly used physical copy protection circuit (PUF) is a small, low-power circuit that is attached to a standard silicon chip so that the output for the same challenge has a unique pairing characteristic (CRP, Challenge -Response Pair) can be used to authenticate the chip ID. That is, it is possible to perform authentication for a specific device using a physical copy protection function circuit. In brief, the authentication server stores an input value and unique output values (CRPs) corresponding thereto, The corresponding device including the physical copy protection function circuit transmits an output value through the physical copy protection function circuit and transmits the output value to the authentication server And verifies whether or not the output values previously stored in the device match with each other.
상술한 특정 기기의 인증뿐만 아니라, 암호 알고리즘에서도 물리적 복제 방지기능 회로를 암호 알고리즘에 적용하여 블록 암호화를 수행할 수 있다. Not only the authentication of the above-mentioned specific device but also the encryption algorithm can be performed by applying the physical copy protection function circuit to the encryption algorithm.
이하에서는 다양한 블록 암호화 알고리즘 중 AES 암호 알고리즘에 대하여 도 1 내지 도 3을 참조하여 간략히 살펴보도록 한다. Hereinafter, the AES encryption algorithm among the various block encryption algorithms will be briefly described with reference to FIG. 1 to FIG.
AES(Advanced Encryption Standard) 암호 알고리즘은 DES (Data Encryption Standard)의 단점을 극복하기 위하여 미국 NIST(National Institute of Standard and Technology)가 채택한 새로운 암호화 표준으로서, 입출력이 블록 단위로 동작하며, SPN(Substitution-Permutation Network) 구조의 가변 블록길이를 지원하는 블록암호로 지원 블록 길이는 128, 192, 256 비트이며, 각 블록 길이에 대해 128, 192, 256 비트의 키 길이를 사용할 수 있다. 이때, 사용되는 라운드 수는 키 길이에 의해 결정되며, 128 비트 블록을 사용하는 경우는 128, 192, 256 비트 키에 대해 각각 10, 12, 14 라운드를 사용하도록 제안되고 있다.The Advanced Encryption Standard (AES) encryption algorithm is a new encryption standard adopted by the National Institute of Standards and Technology (NIST) to overcome the shortcomings of DES (Data Encryption Standard) Permutation Network). The supported block length is 128, 192 and 256 bits. The key lengths of 128, 192 and 256 bits can be used for each block length. In this case, the number of rounds used is determined by the key length, and when 128-bit blocks are used, it is proposed to use 10, 12, and 14 rounds for 128, 192, and 256-bit keys, respectively.
내부적으로는 2차원 배열 형태의 스테이트(State) 단위로 동작한다. 특히, 각 라운드 변환은 외부에서 주어진 1차원 형태의 128비트 블록을 2차원 4행?Nb로 구성되는 스테이트(State)로 변환한 후, 스테이트(State) 내의 배열에 대해서 연산을 수행한다.Internally, it operates in a state unit of a two-dimensional array type. In particular, each round of transformation performs an algorithm operation on the array in the after conversion to State (State) consisting of a 128-bit block of 1-D shape given from the outside to the two-dimensional 4 row? N b, State (State).
도 1은 AES 암호 알고리즘을 나타낸 도면이다. 1 is a diagram showing an AES encryption algorithm.
도 1의 (a)에 도시된 SubByte 연산은 각 스테이트의 각 데이터를 비선형으로 치환하는 연산으로서, S-box라 부르는 치환 테이블을 이용하여 연산이 수행된다. 이때, S-box는 유한체 GF(2^4)의 곱셈에 대한 역원과 GF(2)와의 affine 변환 연산을 통하여 생성된다.The SubByte operation shown in Fig. 1 (a) is an operation for substituting nonlinearly each data of each state, and the operation is performed using a substitution table called S-box. In this case, the S-box is generated by the inverse of the multiplication of the finite field GF (2 ^ 4) and the affine transformation operation with GF (2).
이러한 SubByte의 연산은 예를 들어, 입력으로 17(16) 값이 들어오는 경우 이 값은 기설정된 S-박스의 x축 1 위치와 y축 7 위치에 존재하는 f0(16)로 치환되어 출력된다.For example, if a value of 17 (16) is input as an input, the value of SubByte is substituted by f0 (16) existing at
도 1의 (b)에 도시된 ShiftRow 연산은 각 스테이트의 각 행을 왼쪽으로 순환 이동하는 연산이다. 도 2에 도시된 바와 같이, 각 스테이트의 첫 번째 행에 대해서는 순환이동을 하지 않고, 두 번째 행에 대해서는 왼쪽으로 1 바이트, 세 번째 행에 대해서는 왼쪽으로 2 바이트, 네 번째 행에 대해서는 왼쪽으로 3 바이트 순환 이동한다.The ShiftRow operation shown in FIG. 1 (b) is an operation for cyclically moving each row of each state to the left. As shown in FIG. 2, the first row of each state is not circularly shifted. For the second row, 1 byte to the left, 2 bytes to the left for the third row, and 3 bytes to the left for the fourth row. Moves byte-by-byte.
도 1의 (c)에 도시된 MixColumn 연산은 각 스테이트의 각 열을 유한체 GF(2^4) 다항식의 곱셈을 사용하여 연산을 수행하며, 각 단계를 구성하고 있는 4 바이트의 각 열을 이용한다. In the MixColumn operation shown in FIG. 1 (c), each column of each state is multiplied by a multiplication of a finite field GF (2 ^ 4) polynomial, and each column of 4 bytes constituting each step is used .
도 1의 (d)에 도시된 AddRoundKey 연산은 KeyExpansion 연산을 통해서 생성된 라운드 키와 MixColumn 데이터와의 XOR 연산을 통하여 수행한다. The AddRoundKey operation shown in FIG. 1 (d) is performed by performing an XOR operation between the round key generated by the KeyExpansion operation and the MixColumn data.
도 1의 (e)에 도시된 KeyExpansion 연산은 도 3에 도시된 과정을 통해 각 라운드의 라운드 키를 생성한다. 첫 번째 단계에서는 입력 키의 마지막 열인 (가)를 순환 이동하여 (나)를 생성하고, 이어서, 두 번째 단계에서는 S-box를 이용하여 (나)의 각 바이트에 대하여 치환을 통해 (다)를 생성한다. 세 번째 단계에서는 (다)값과 각 라운드에 따른 참조값인 Rcon 값, 입력 키의 첫 번째 열인 (라)와 XOR 연산을 수행하여 라운드 키의 첫 번? 열을 생성한다. 라운드 키의 두 번째 열은 앞서 생성한 라운드 키의 첫 번째 열과 (마)와의 XOR 연산으로 생성한다. 라운드 키의 세 번째 열은 앞서 생성한 라운드 키의 두 번째 열과 (바)와의 XOR 연산으로 생성한다. 라운드 키의 네 번째 열은 앞서 생성한 라운드 키의 세 번째 열과 (가)와의 XOR 연산으로 수행한다. 다음 라운드의 라운드 키에 사용하는 입력 키는 이전 라운드의 라운드 키를 사용하여 위의 과정을 반복함으로써, 블록 암호화가 수행된다. The KeyExpansion operation shown in FIG. 1 (e) generates round keys for each round through the process shown in FIG. In the first step, the last column (a) of the input key is circulated to generate (b), and then, in the second step, (b) . In the third step, XOR operation is performed with the value of (c), the reference value of Rcon according to each round, and the first column of input key (d). Generate heat. The second row of the round key is generated by XORing the first row of the round key generated above (E). The third row of the round key is generated by an XOR operation with the second row (bar) of the round key generated above. The fourth row of the round key is generated by XORing the third row of the round key generated above with (a). The input key used for the round key of the next round is subjected to block encryption by repeating the above process using the round key of the previous round.
이하에서는 상술한 AES 암호 알고리즘의 S-박스를 이용한 물리적 복제 방지 기능 회로에 대하여 자세히 살펴보도록 한다. Hereinafter, the physical copy protection function circuit using the S-box of the AES encryption algorithm will be described in detail.
도 4는 본 발명의 일 실시 예에 따른 AES 암호 알고리즘의 S-박스를 이용한 물리적 복제 방지기능 회로의 회로도이다.4 is a circuit diagram of a physical copy protection function circuit using an S-box of an AES encryption algorithm according to an embodiment of the present invention.
도 4에 도시된 바와 같이, 본 발명의 AES 암호 알고리즘의 S-박스를 이용한 물리적 복제 방지기능 회로(100)는 AES S-박스(120) 및 아날로그 비교기(140)를 포함한다. As shown in FIG. 4, the physical copy
AES S-박스(120)는 입력 받은 데이터를 비선형으로 치환하는데 있어서, 외부로부터 입력 받은 챌린지 신호에 응답하여 듀얼 레일 로직의 특성을 갖도록 역함수(inversion function)를 구현하여 각 레일별 전력 소비량을 나타내는 신호를 출력한다. In the non-linear substitution of the received data, the AES S-
이러한 AES S-박스(120)는 역함수 모듈(122) 및 멀티 플렉서(124)를 포함한다. This AES S-
역함수 모듈(122)은 듀얼 레일 로직의 특성을 갖는 GF(24) 역함수를 구현하기 위해, 외부로부터 입력받은 챌린지 신호에 응답하여 각 레일별 전력 소비량을 나타내는 한 쌍의 신호를 각각 출력하며, 복수 개가 서로 병렬 상태로 연결된다.The
이때, 상기 역함수 모듈(122)은 도 5에 도시된 바와 같이, 상기 GF(24)에서의 q3 -1 역함수를 구현하기 위해 압축 NMOS 트리 형태로 이루어질 수 있다. At this time, the
이러한 상기 역함수 모듈(122) 내 듀얼 레일 로직을 구성하는 내부 노드의 커패시턴스들은 그 크기가 서로 다르고, 각각의 커패시턴스에 저장될 수 있는 전류의 양 또한 서로 다르다. 따라서, 상기 듀얼 레일 로직으로 입력되는 입력값에 따라 VDD에서 VCC까지의 내부 노드에 충전 또는 방전되는 전류의 양에 의해 듀얼 레일의 두 출력 노드(out 과 out bar) 중 각 레일에 해당하는 출력 노드에서 전력 소비량의 차이가 발생한다. 이와 같이, 전력 소비량의 차이를 발생시키는 VDD에서 VCC까지의 전력 소비 딜레이 차이를 이용하여 압축 NMOS 트리 형태로 구현된 AES S-박스의 역함수 모듈이 듀얼 레일 로직의 특성을 통해 물리적 복제 방지기능 회로에 활용할 수 있다. The capacitances of the internal nodes constituting the dual rail logic in the
멀티 플렉서(124)는 적어도 하나의 역함수 모듈(122)로부터 출력된 각각의 역함수 모듈별 한 쌍의 신호를 입력받고, 입력받은 복수 개의 신호 중 외부로부터 입력받은 챌린지 신호에 응답하여 한 쌍의 신호를 선택한 후 출력한다. The
이때, 상기 적어도 하나의 역함수 모듈(122)과, 상기 멀티 플렉서(124)로 입력되는 챌린지 신호는 6 비트로서 입력값이 랜덤하게 설정될 수 있는데, 이때, 상기 6 비트의 입력값 중 상위 4 비트는 상기 적어도 하나의 역함수 모듈(122)로 각각 동일하게 입력되어, 예를 들면 도 1에 도시된 바와 같이, 4 개의 GF(24) 역함수 모듈(122)이 랜덤하게 선택될 수 있다. 이처럼 6 비트의 입력값을 통해 각각의 역함수를 구현하는 내부 노드들의 소비 전력이 불균형을 이룸에 따라, 출력 노드에서의 전력 소비량의 차이 또한 랜덤하게 나타날 수 있다. At this time, the challenge signal inputted to the at least one
또한 상기 챌린지 신호 중 상술한 6 비트 중 상위 4 비트를 제외한 나머지 하위 2 비트는 상기 멀티 플렉서(124)로 입력될 수 있다. 이처럼, 상기 멀티 플렉서(124)가 입력받은 챌린지 신호의 하위 2 비트에 응답하여 입력 받은 적어도 하나의 역함수 모듈별 복수 개의 출력 신호 중 한 쌍의 신호를 선택하여 출력한다. In addition, the lower 2 bits of the above-mentioned 6 bits excluding the upper 4 bits can be input to the
뿐만 아니라, 챌린지 신호의 6 비트 중 상위 4 비트가 역함수 모듈(122)로 입력되나, 상기 역함수 모듈(122)로 입력되는 챌린지 신호의 비트단위는 상술한 4 비트뿐만 아니라, 8, 12, 16 비트가 되어, 상기 역함수 모듈(122)로 입력되는 입력값의 비트 단위가 확장될 수 있다. In addition, the upper 4 bits of the 6 bits of the challenge signal are input to the
이러한 AES S-박스(120)는 복수 개가 캐스케이드(cascade) 형태 즉, 직렬 형태로 더 연결될 수 있으며, 이러한 경우, AES S-박스로 입력되는 챌린지 신호 또한 설정된 입력값이 상술한 바와 달리 변경되어 추가로 연결되는 AES S-박스(120)로 각각 입력될 수 있다. A plurality of the AES S-
아날로그 비교기(140)는 상기 AES S-박스(120)로부터 출력된 각 레일별 전력 소비량을 나타내는 신호를 입력받아, 상기 각 레일별 전력 소비량에 기초하여 하나의 신호(Response)를 출력한다. 이러한 아날로그 비교기(140)는 상기 각 레일별 전력 소비량을 나타내는 복수 개의 신호를 센스 증폭기(sense amplifier)를 통해 증폭하여 상호 간에 비교한 후, 가장 큰 크기의 전력 소비량을 갖는 레일을 통해 입력된 신호에 응답하여 1 비트의 하이 레벨 신호(Response)를 출력할 수 있고, 상기 가장 큰 크기의 전력 소비량을 갖는 레일을 통해 입력된 신호를 제외한 나머지 신호에 응답하여 1 비트의 로우 레벨 신호(Response) 또한 출력할 수 있다. The
이때, 상기 센스 증폭기는 컴퓨터 기억 장치에 있어서의 판독 신호를 논리 레벨로 증폭하고, 논리 신호로 변환하기 위해 쓰이는 고이득, 광대역의 증폭기. 판독 증폭기를 나타낸다. 기억 장치에서 미약한 출력 신호를 증폭할 수 있는 이득 대역폭적을 가지며, 또 기록 사이클에서 침입하는 잡음에 대한 양호한 잡음 배제성과 과부하 내력, 나아가서는 급속한 성능 회복 능력이 요구된다. 또한 입력 레벨의 판정을 하는 안정한 임계값 검출기와 올바른 파형을 올바른 시점에서 송출하기 위한 스트로브 게이트를 가지며, 기록 사이클에서 센스 증폭기에 나타나는 잡음 전압은 거의 동상분 전압이므로, 동상분 배제비가 큰 차동 증폭기가 사용된다.Here, the sense amplifier is a high-gain, wide-band amplifier used for amplifying a read signal in a computer memory device to a logic level and converting it into a logic signal. And a read amplifier. It is necessary to have a gain bandwidth capable of amplifying a weak output signal in a memory device and also to have a good noise elimination property, an overload proof property and a rapid performance recovery ability against a noise entering in a write cycle. In addition, a stable threshold detector for judging the input level and a strobe gate for sending the correct waveform at the correct time are provided. Since the noise voltage appearing in the sense amplifier in the write cycle is almost the same phase voltage, a differential amplifier Is used.
본 발명은 상술한 AES 암호 알고리즘을 구현하기 위해 사용되는 S-박스를 이용하여 물리적 복제 방지기능 회로를 구현하지만 상술한 AES S-박스 뿐만 아니라, 기존의 다른 암호 알고리즘을 구현하는 내부 블록을 이용해서도 본 발명의 물리적 복제 방지기능 회로를 구현할 수 있다. The present invention implements a physical copy protection function circuit using an S-box used to implement the above-described AES encryption algorithm, but uses an internal block implementing an existing encryption algorithm as well as the AES S-box described above Can also implement the physical copy protection function circuit of the present invention.
즉, 결과적으로 AES S-박스의 상기 역함수 모듈 내 듀얼 레일 로직의 특성을 갖는 내부 노드의 커패시턴스들은 그 크기가 서로 다르고, 각각의 커패시턴스에 저장될 수 있는 전류의 양 또한 서로 다르다. 따라서, 상기 커패시턴스로 입력되는 입력값에 따라 VDD에서 VCC까지의 내부 노드에 충전 또는 방전되는 전류의 양에 의해, 듀얼 레일의 두 출력 노드(out 과 out bar) 중 각 레일에 해당하는 출력 노드에서 전력 소비량의 차이가 발생한다. 이에 따라, 이러한 전력 소비량의 차이를 발생시키는 VDD에서 VCC까지의 전력 소비 딜레이 차이를 이용하여 물리적 복제 방지 기능 회로를 구현할 수 있다. That is, the capacitances of the internal nodes having the characteristics of the dual rail logic in the inverse function module of the AES S-box are different in size from each other, and the amounts of the currents that can be stored in the capacitances are also different from each other. Therefore, depending on the amount of current charged or discharged from the internal node from VDD to VCC according to the input value input to the capacitance, the output node corresponding to each of the two output nodes (out and out bar) of the dual rail There is a difference in power consumption. Accordingly, a physical copy protection function circuit can be implemented by utilizing a power consumption delay difference from VDD to VCC, which causes a difference in power consumption.
상술한 바와 같이 구현된 AES 암호 알고리즘의 S-박스를 이용한 물리적 복제 방지기능 회로(PUF)는 다양한 분야에서 사용될 수 있는데, 복제가 불가능해야 하는 신용카드와 같은 금융 IC 또는 자동차 키에 대한 복제 방지를 위한 ID에도 적용할 수 있다. 또한, 상술한 AES 암호 알고리즘의 S-박스를 이용한 물리적 복제 방지기능 회로는 객체 인증에 대한 초경량화 모듈로도 사용할 수 있는데 예를 들면, 전자 여권과 같이 각 개인의 유일한 ID를 PUF 칩으로 부여함으로써, 매우 작은 크기의 인증모듈을 전자여권상에 탑재할 수 있고, 또한 랜덤한 키를 생성하기 위한 활성화 키(activation key)로도 사용할 수 있다. The physical copy protection function circuit (PUF) using the S-box of the AES encryption algorithm implemented as described above can be used in various fields. It can prevent copying of a financial IC or a car key, such as a credit card, It can also be applied to IDs. In addition, the physical copy protection function circuit using the S-box of the AES encryption algorithm described above can also be used as an ultra lightweight module for object authentication. For example, by assigning a unique ID of each individual to a PUF chip , A very small authentication module can be mounted on the MRTD and can also be used as an activation key for generating a random key.
본 발명의 AES 암호 알고리즘의 S-박스를 이용한 물리적 복제 방지기능 회로는 출력 신호의 후처리를 위한 추가 모듈을 구비할 필요가 없어, 높은 제조비용이 발생하는 것을 방지할 수 있는 효과가 있다. The physical copy protection function circuit using the S-box of the AES encryption algorithm of the present invention does not need to include an additional module for post-processing the output signal, thereby preventing the production cost from being increased.
또한 본 발명의 AES 암호 알고리즘의 S-박스를 이용한 물리적 복제 방지기능 회로는 출력 신호를 활성화 모드(activation code)로 사용하는 경우, 상기 출력 신호의 후처리에 따라 엔트로피가 감소하는 것을 방지할 수 있는 효과가 있다. Also, the physical copy protection function circuit using the S-box of the AES encryption algorithm of the present invention can prevent entropy from decreasing according to post-processing of the output signal when an output signal is used as an activation code It is effective.
더불어, 본 발명의 AES 암호 알고리즘의 S-박스를 이용한 물리적 복제 방지기능 회로는 가성 난수 생성기(Pseudo random number generator)로 널리 사용되는 경량 AES 암호 알고리즘에서 진성 난수 생성기(True random number generator)로 활용할 수 있는 효과가 있다.In addition, the physical copy protection function circuit using the S-box of the AES encryption algorithm of the present invention can be utilized as a true random number generator in a lightweight AES encryption algorithm widely used as a pseudo random number generator There is an effect.
상기에서는 본 발명의 바람직한 실시 예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 본 발명의 기술 사상 범위 내에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 첨부된 특허청구범위에 속하는 것은 당연하다.
While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, Do.
120: AES S-박스 140: 아날로그 비교기120: AES S-box 140: Analog comparator
Claims (7)
상기 AES S-박스로부터 출력된 각 레일별 전력 소비량을 나타내는 신호를 입력받아, 상기 각 레일별 전력 소비량에 기초하여 하나의 신호를 출력하는 아날로그 비교기;
를 포함하는 AES 암호 알고리즘의 S-박스를 이용한 물리적 복제 방지기능 회로.
An AES S-box that implements an inversion function so as to have dual rail logic characteristics in response to an external challenge signal and outputs a signal indicative of the power consumption amount for each rail; And
An analog comparator for receiving a signal indicative of a power consumption amount of each rail outputted from the AES S-box and outputting one signal based on the power consumption amount of each rail;
A physical copy protection circuit using an S-box of an AES encryption algorithm.
상기 AES S-박스는
GF(24) 역함수를 구현하기 위해, 복수 개가 병렬 상태로 연결되어, 외부로부터 입력받은 챌린지 신호에 응답하여 각 레일별 전력 소비량을 나타내는 한 쌍의 신호를 각각 출력하는 복수 개의 역함수 모듈; 및
상기 복수 개의 역함수 모듈로부터 출력된 각각의 역함수 모듈 별 한 쌍의 신호를 입력받고, 입력받은 복수 개의 한 쌍의 신호 중 외부로부터 입력받은 챌린지 신호에 응답하여 한 쌍의 신호를 선택한 후 출력하는 멀티 플렉서;
를 포함하는 AES 암호 알고리즘의 S-박스를 이용한 물리적 복제 방지기능 회로.
The method according to claim 1,
The AES S-Box
A plurality of inverse function modules connected in parallel to implement a GF (2 4 ) inverse function, each outputting a pair of signals indicating a power consumption amount for each rail in response to a challenge signal input from the outside; And
A multiplexer for receiving a pair of signals for each inverse function module output from the plurality of inverse function modules and selecting a pair of signals in response to a challenge signal inputted from the outside among a plurality of pairs of inputted signals, Lexer;
A physical copy protection circuit using an S-box of an AES encryption algorithm.
상기 역함수 모듈은
상기 GF(24) 역함수를 구현하기 위해 압축 NMOS 트리 형태로 이루어지는 것을 특징으로 하는 AES 암호 알고리즘의 S-박스를 이용한 물리적 복제 방지기능 회로.
3. The method of claim 2,
The inverse function module
Wherein the GF (2 4 ) is formed in the form of a compressed NMOS tree in order to implement an inverse function of the GF (2 4 ).
상기 챌린지 신호는
6 비트 입력값이 랜덤하게 설정되는 것을 특징으로 하는 AES 암호 알고리즘의 S-박스를 이용한 물리적 복제 방지기능 회로.
3. The method of claim 2,
The challenge signal
And a 6-bit input value is randomly set. The physical duplication preventing circuit using the S-box of the AES encryption algorithm.
상기 챌린지 신호는
6 비트의 입력값 중 상위 4 비트는 상기 복수 개의 역함수 모듈로 각각 입력되고, 나머지 하위 2 비트는 상기 멀티 플렉서로 입력되는 것을 특징으로 하는 AES 암호 알고리즘의 S-박스를 이용한 물리적 복제 방지기능 회로.
5. The method of claim 4,
The challenge signal
Wherein the upper 4 bits of the 6-bit input values are input to the plurality of inverse function modules, and the remaining lower 2 bits are input to the multiplexer. .
복수 개의 AES S-박스가 캐스케이드(cascade) 형태로 더 연결되는 것을 특징으로 하는 AES 암호 알고리즘의 S-박스를 이용한 물리적 복제 방지기능 회로.
The method according to claim 1,
Wherein the plurality of AES S-boxes are further connected in a cascade form.
상기 아날로그 비교기는
상기 각 레일별 전력 소비량을 나타내는 복수 개의 신호를 센스 증폭기를 통해 증폭하여 비교한 후, 가장 큰 크기의 신호에 응답하여 하이 레벨 신호를 출력하는 것을 특징으로 하는 AES 암호 알고리즘의 S-박스를 이용한 물리적 복제 방지기능 회로.The method according to claim 1,
The analog comparator
And a high-level signal is output in response to a signal of the largest size after amplifying and comparing a plurality of signals representing the power consumption amount of each of the rails through a sense amplifier, Copy protection circuit.
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