KR20160036090A - Double mask self-aligned double patterning technology (sadpt) process - Google Patents

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KR20160036090A
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mask layer
silicon
polymer
layer
etching
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KR1020167007223A
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에스 엠 레자 사드자디
루민 리
앤드류 알 로마노
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램 리써치 코포레이션
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Abstract

식각층에 피쳐를 제공하는 방법은, 무기 마스크층 상에 유기 마스크층을 형성하는 단계, 유기 마스크층 상에 실리콘-함유 마스크층을 형성하는 단계, 실리콘-함유 마스크층 상에 패터닝된 마스크층을 형성하는 단계, 패터닝된 마스크층을 통해서 실리콘-함유 마스크층을 식각하는 단계, 식각된 실리콘-함유 마스크층 상에 폴리머를 증착하는 단계, 폴리머 상에 실리콘-함유 필름을 증착하는 단계, 실리콘-함유 필름을 평탄화하는 단계, 실리콘-함유 필름이 남도록 폴리머를 선택적으로 제거하는 단계, 유기층을 식각하는 단계, 및 무기층을 식각하는 단계로 제공된다.A method of providing a feature in an etching layer includes forming an organic mask layer on the inorganic mask layer, forming a silicon-containing mask layer on the organic mask layer, patterning the masked mask layer on the silicon- Etching the silicon-containing mask layer through a patterned mask layer, depositing a polymer on the etched silicon-containing mask layer, depositing a silicon-containing film on the polymer, depositing a silicon-containing Planarizing the film, selectively removing the polymer so that the silicon-containing film remains, etching the organic layer, and etching the inorganic layer.

Description

이중 마스크 자기정렬 이중 패터닝 기술 (ＳＡＤＰＴ) 프로세스{DOUBLE MASK SELF-ALIGNED DOUBLE PATTERNING TECHNOLOGY (SADPT) PROCESS}{DOUBLE MASK SELF-ALIGNED DOUBLE PATTERNING TECHNOLOGY (SADPT) PROCESS}

관련 출원에 대한 상호 참조Cross-reference to related application

이 출원은, 발명의 명칭이 "Double Mask Self-Aligned Double Patterning Technology (SaDPT) Process" 이고, 2008년 2월 8일에 출원된 미국 가특허출원 제 61/027,299 호에 대해 35 U.S.C. § 119 (e) 하에서 우선권을 주장하며, 이것은 모든 목적을 위해 참조로서 본 명세서에 통합되어 있다. This application claims the benefit of US Provisional Application No. 61 / 027,299, filed Feb. 8, 2008, entitled " Double Mask Self-Aligned Double Patterning Technology (SaDPT) Priority under § 119 (e), which is incorporated herein by reference for all purposes.

발명의 분야Field of invention

본 발명은 반도체 디바이스의 형성에 관한 것이다.The present invention relates to the formation of semiconductor devices.

반도체 웨이퍼 프로세싱 동안, 반도체 디바이스의 피쳐가 잘 알려진 패터닝 및 식각 프로세스를 이용하여 웨이퍼에 정의된다. 이들 프로세스에서, 포토레지스트 (PR) 재료가 웨이퍼 상에 증착된 다음 레티클에 의해 필터링된 광에 노광된다. 레티클은 일반적으로 그 레티클을 통해 광이 전파하는 것을 차단하는 예시적인 피쳐 형상으로 패터닝된 유리판이다.During semiconductor wafer processing, the features of the semiconductor device are defined on the wafer using well known patterning and etching processes. In these processes, a photoresist (PR) material is deposited on the wafer and then exposed to light filtered by the reticle. A reticle is generally a patterned glass plate with an exemplary feature shape that blocks light propagation through the reticle.

레티클을 통과한 이후, 광은 포토레지스트 재료의 표면과 접촉한다. 현상액이 포토레지스트 재료의 부분을 제거할 수 있도록 광은 포토레지스트 재료의 화학적 조성을 변화시킨다. 포지티브 포토레지스트 재료의 경우, 노광 영역이 제거되고, 네가티브 포토레지스트 재료의 경우, 비노광 영역이 제거된다. 이후, 웨이퍼를 식각하여, 포토레지스트 재료에 의해 더 이상 보호되지 않는 영역으로부터 하부층 재료를 제거하고, 이로써 웨이퍼에 원하는 피쳐를 정의한다. After passing through the reticle, the light contacts the surface of the photoresist material. The light changes the chemical composition of the photoresist material so that the developer can remove portions of the photoresist material. In the case of a positive photoresist material, the exposed area is removed, and in the case of a negative photoresist material, the unexposed area is removed. The wafer is then etched to remove the underlying material from regions that are no longer protected by the photoresist material, thereby defining the desired features on the wafer.

다양한 종류의 포토레지스트가 알려져 있다. 포토레지스트 패턴은 최소 피쳐의 폭일 수 있는 임계 치수 (CD) 를 가진다. 초대규모 집적 회로 (ULSI, Ultra Large Scale Integrated circuits) 에서의 CD 균일성은 고성능 디바이스를 위한 결정적인 파라미터이다. 게이트 전극에서의 CD 균일성은, 예를 들어, 문턱 전압 분포 및 디바이스의 전체 수율에 영향을 미친다. ULSI 의 디자인 룰이 감소됨에 따라, 포토리소그래피에 의해 패터닝된 선형 피쳐의 선 에지의 거칠기 (선 폭 거칠기 (Line Width Roughness) : LWR) 가 열악해진다. LWR 은 상부에서 아래로 볼 때 선형 피쳐의 에지가 얼마나 평활한지를 측정한 것이다. 이상적인 피쳐는 "자 (ruler) 와 같은 일직선" 인 에지를 가진다. Various types of photoresists are known. The photoresist pattern has a critical dimension (CD) that can be the width of the minimum feature. CD uniformity in ultra large scale integrated circuits (ULSI) is a crucial parameter for high performance devices. The CD uniformity at the gate electrode affects, for example, the threshold voltage distribution and the overall yield of the device. As the design rule of ULSI is reduced, the roughness (Line Width Roughness: LWR) of the line edge of the linear feature patterned by photolithography becomes poor. The LWR is a measure of how smooth the edge of the linear feature is from top to bottom. The ideal feature has an edge that is " straight like a ruler ".

하지만, 다양한 이유로, 선 피쳐가 대신에 들쭉날쭉한 것처럼 보이는 경우도 있을 수 있다. 들쭉날쭉한 선 (즉, 고 LWR 의 선) 은 선형 피쳐를 따라 측정된 CD 가 위치마다 상이하여 형성된 디바이스의 동작을 신뢰할 수 없기 때문에, 일반적으로 매우 바람직하지 않다. However, for various reasons, line features may appear to be jagged instead. Jagged lines (i.e., lines of high LWR) are generally very undesirable because the CD measured along the linear feature is unreliable in the operation of the device formed for each position.

상기를 달성하기 위해서, 식각층 상에 피쳐를 패터닝하는 방법은 무기 마스크층 상에 유기 마스크층을 형성하는 단계, 유기 마스크층 상에 실리콘-함유 마스크층을 형성하는 단계, 실리콘-함유 마스크층 상에 패터닝된 마스크층을 형성하는 단계, 패터닝된 마스크를 통해서 실리콘-함유 마스크층을 식각하는 단계, 식각된 실리콘-함유 마스크층 상에 폴리머를 증착하는 단계, 폴리머 상에 실리콘-함유 필름을 증착하는 단계, 실리콘-함유 필름을 평탄화하는 단계, 실리콘-함유 필름이 남도록 폴리머를 선택적으로 제거하는 단계, 유기층을 식각하는 단계, 및 무기층을 식각하는 단계를 포함한다. In order to accomplish this, a method of patterning a feature on an etching layer comprises forming an organic mask layer on the inorganic mask layer, forming a silicon-containing mask layer on the organic mask layer, Etching the silicon-containing mask layer through a patterned mask, depositing a polymer on the etched silicon-containing mask layer, depositing a silicon-containing film on the polymer, Planarizing the silicon-containing film, selectively removing the polymer so that the silicon-containing film remains, etching the organic layer, and etching the inorganic layer.

이하, 본 발명의 이러한 특징 및 다른 특징을 하기 도면과 부합시켜 본 발명의 상세한 설명에서 보다 상세히 설명한다. BRIEF DESCRIPTION OF THE DRAWINGS These and other features of the invention will be described in more detail in the following detailed description of the invention in conjunction with the following drawings.

첨부 도면의 그림에서, 본 발명은 한정으로서가 아니라 예시로서 도시되며, 유사 참조 부호는 유사 엘리먼트를 나타낸다.
도 1은 본 발명의 일 실시형태에서 적용될 수 있는 프로세스의 흐름도이다.
도 2a 내지 도 2i는 본 발명의 일 실시형태에 따라 프로세싱된 스택의 개략적인 상부 단면도이다.
도 3은 폴리머를 증착하는 단계의 보다 상세한 흐름도이다.
도 4는 본 발명의 수행시 사용될 수 있는 플라즈마 프로세싱 챔버의 개략도이다.
도 5a 및 도 5b 는 본 발명의 실시형태에서 사용되는 제어부를 구현하기에 적합한, 컴퓨터 시스템을 나타낸다.
도 6은 본 발명의 다른 예시적인 실시형태의 흐름도이다.
도 7a 내지 도 7l은 도 6의 실시형태에 따라 프로세싱된 스택의 개략적인 상부 단면도이다. In the figures of the accompanying drawings, the present invention is illustrated by way of illustration, not by way of limitation, and like reference numerals designate like elements.
1 is a flow diagram of a process that may be applied in an embodiment of the present invention.
Figures 2A-2I are schematic top cross-sectional views of a stack processed in accordance with an embodiment of the present invention.
Figure 3 is a more detailed flow diagram of the step of depositing a polymer.
4 is a schematic diagram of a plasma processing chamber that may be used in the practice of the present invention.
Figures 5A and 5B illustrate a computer system suitable for implementing the controls used in the embodiments of the present invention.
Figure 6 is a flow diagram of another exemplary embodiment of the present invention.
Figures 7A-7L are schematic top cross-sectional views of a stack processed according to the embodiment of Figure 6;

이하, 첨부된 도면에 도시된 수개의 바람직한 실시형태를 참조하여 본 발명을 상세히 설명한다. 하기 설명에서는, 본 발명의 완전한 이해를 제공하기 위해서 수개의 구체적인 상세를 기재한다. 하지만, 당업자들에게는, 본 발명이 이들 구체적인 상세의 일부 또는 전부없이도 실행될 수 있음이 명백하다. 즉, 잘 알려진 프로세스 단계 및/또는 구조는 본 발명을 불필요하게 모호하게 하지 않기 위해서 상세히 기재되지 않는다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to several preferred embodiments shown in the accompanying drawings. In the following description, several specific details are set forth in order to provide a thorough understanding of the present invention. However, it will be apparent to those skilled in the art that the present invention may be practiced without some or all of these specific details. That is, well-known process steps and / or structures are not described in detail in order not to unnecessarily obscure the present invention.

이해를 용이하게 하기 위한 것으로, 도 1은 본 발명의 실시형태에서 적용될 수 있는 프로세스의 흐름도이다. 무기층 상에 유기 마스크층이 형성될 수 있고 (단계 102), 유기층 상에 실리콘-함유 마스크층이 형성될 수 있으며 (단계 104), 그리고 실리콘-함유 마스크층 상에 패터닝된 마스크층이 형성될 수 있다 (단계 106). 도 2a는 기판 (202) 상에 형성된 식각층 (204), 식각층 (204) 상에 형성된 유기 마스크층 (210), 유기 마스크층 (210) 상에 형성된 실리콘-함유 마스크층 (212), 및 실리콘-함유 마스크층 (212) 상에 형성된 패터닝된 마스크층 (214) 의 단면도이며, 이로써 스택 (200) 을 형성한다. For ease of understanding, FIG. 1 is a flowchart of a process that can be applied in an embodiment of the present invention. An organic mask layer may be formed on the inorganic layer (step 102), a silicon-containing mask layer may be formed on the organic layer (step 104), and a patterned mask layer may be formed on the silicon- (Step 106). 2A shows an etching layer 204 formed on a substrate 202, an organic mask layer 210 formed on the etching layer 204, a silicon-containing mask layer 212 formed on the organic mask layer 210, Sectional view of a patterned mask layer 214 formed on a silicon-containing mask layer 212, thereby forming a stack 200.

기판 (202) 은 실리콘 웨이퍼와 같은 임의의 알려진 기판일 수 있다. 식각층 (204) 은 유전체 재료, 예컨대, SiO2, SiN 또는 SiON 일 수 있으며, 이는 Si 와 같은 도전체 재료를 식각하기 위한 하드 마스크를 형성할 수도 있다. 도시되지는 않았지만, 도 7a 에 도시된 바와 같이, 식각층 (204) 상에 무기 마스크층이 형성될 수도 있다. 유기 마스크층 (210) 은 임의의 유기 하드 마스크 재료, 예컨대, 비정질 탄소일 수 있다. 일 예에서, 유기 마스크층은 300 nm 비정질 탄소일 수 있다. The substrate 202 may be any known substrate, such as a silicon wafer. The etching layer 204 may be a dielectric material, such as SiO 2 , SiN, or SiON, which may form a hard mask for etching a conductive material such as Si. Although not shown, an inorganic mask layer may be formed on the etching layer 204, as shown in Fig. 7A. The organic mask layer 210 may be any organic hard mask material, such as amorphous carbon. In one example, the organic mask layer may be 300 nm amorphous carbon.

실리콘-함유 마스크층 (212) 은 임의의 SOG (Spin On Glass) 재료, 예컨대, 알려진 실리콘 산화물 또는 Si 함유 폴리머일 수 있다. 일 예에서, 실리콘-함유 마스크층 (212) 은 30 nm SOG 재료일 수 있다. 실리콘-함유 마스크층 (212) 은 또한 실리콘-함유 마스크층 (212) 상에 형성된 반사방지 코팅 (ARC) 층 (미도시) 을 구비할 수도 있다. 통상, 포토리소그래피 단계에서는, 하나 이상의 ARC 층, 예를 들어, 하부 반사방지 코팅 (BARC) 및/또는 유전체 반사방지 코팅 (DARC) 층이 패터닝된 마스크 아래에 제공된다. 이들 층은, 패터닝된 마스크의 노광 동안, 정상파를 형성할 수도 있는, 반사를 최소화 또는 제거한다. 이러한 정상파는 패터닝된 마스크 측벽의 사인곡선의 "스캘럽핑 (scalloping)", 또는 패터닝된 마스크층의 베이스에서의 "피트 (feet)" 의 형성과 같은 흠결을 발생시킬 수 있다. 따라서, BARC/DARC 층은 일반적으로 패터닝된 마스크층 아래 및 패터닝된 마스크를 통해 식각되는 다른 디바이스 재료 (예를 들어, SiO2) 상부에 배치된다. BARC/DARC 층은 유기계 또는 무기계일 수 있고, 보통 하부층 유전체 재료와 상이한 재료로 구성된다. 예를 들어, 무기 BARC 층은 실리콘 산질화물 (SiON) 은 물론 티타늄 질화물 (TiN) 로 구성될 수도 있다. The silicon-containing mask layer 212 may be any SOG (Spin On Glass) material, such as a known silicon oxide or a Si-containing polymer. In one example, the silicon-containing mask layer 212 may be a 30 nm SOG material. The silicon-containing mask layer 212 may also have an antireflective coating (ARC) layer (not shown) formed on the silicon-containing mask layer 212. Typically, in the photolithography step, one or more ARC layers, for example, a bottom antireflective coating (BARC) and / or a dielectric antireflective coating (DARC) layer, are provided under the patterned mask. These layers minimize or eliminate reflection, which may form a standing wave, during exposure of the patterned mask. This standing wave can cause defects such as "scalloping" of the sinusoid of the patterned mask sidewalls, or the formation of "feet" at the base of the patterned mask layer. Thus, the BARC / DARC layer is typically disposed below the patterned mask layer and above other device materials (e.g., SiO 2 ) that are etched through the patterned mask. The BARC / DARC layer can be organic or inorganic and is usually comprised of a material that is different from the bottom layer dielectric material. For example, the inorganic BARC layer may be composed of titanium nitride (TiN) as well as silicon oxynitride (SiON).

패터닝된 마스크 (214) 는 실리콘-함유 마스크층 (212) 상에 형성될 수 있다. 바람직하게, 패터닝된 마스크 (214) 는 포토레지스트 재료이다. 예를 들어, 마스크는 60 nm 포토레지스트 재료일 수 있다. 기판 (204) 은 프로세싱 챔버 내에 배치될 수 있다. A patterned mask 214 may be formed on the silicon-containing mask layer 212. Preferably, the patterned mask 214 is a photoresist material. For example, the mask may be a 60 nm photoresist material. The substrate 204 may be disposed within the processing chamber.

도 4는 이 실시형태에서 사용될 수 있는 프로세싱 챔버 (400) 의 개략도이다. 플라즈마 프로세싱 챔버 (400) 는 컨파인먼트 링 (402), 상부 전극 (404), 하부 전극 (408), 가스 소스 (410), 및 배출 펌프 (420) 를 포함한다. 가스 소스 (410) 는 쉬링크 (shrink) 증착 가스 소스 (412) 및 쉬링크 프로파일 가스 소스 (416) 를 포함한다. 가스 소스는 식각 가스 소스 (418) 및 스트립 가스 소스 (422) 와 같은 추가 가스 소스를 포함하여, 식각, 스트립핑, 및 동일 챔버에서 수행되는 다른 프로세스를 허용할 수 있다. 플라즈마 프로세싱 챔버 (400) 내에서, 기판 (202) 은 하부 전극 (408) 상에 배치된다. 하부 전극 (408) 은 기판 (202) 을 홀딩하기 위한 적합한 기판 척킹 메카니즘 (예를 들어, 정전기적, 기계적 클램핑 등) 을 포함한다. 반응기 상부 (428) 는 하부 전극 (408) 에 바로 대향하여 배치되는 상부 전극 (404) 을 포함한다. 상부 전극 (404), 하부 전극 (408), 및 컨파인먼트 링 (402) 은 컨파인된 플라즈마 체적 (440) 을 정의한다. 가스는 가스 소스 (410) 에 의해 컨파인된 플라즈마 체적으로 공급되고, 배출 펌프 (420) 에 의한 배출구 및 컨파인먼트 링 (402) 을 통해 컨파인된 플라즈마 체적으로부터 배출된다. 제 1 RF 소스 (444) 는 상부 전극 (404) 에 전기적으로 연결된다. 제 2 RF 소스 (448) 는 하부 전극 (408) 에 전기적으로 연결된다. 챔버 벽 (452) 은 컨파인먼트 링 (402), 상부 전극 (404), 및 하부 전극 (408) 을 둘러싼다. 제 1 RF 소스 (444) 및 제 2 RF 소스 (448) 양자는 60 MHz 및/또는 27 MHz 파워 소스 및 2 MHz 파워 소스를 포함할 수 있다. RF 파워를 전극에 연결하는 다른 조합도 가능하다. 본 발명의 바람직한 실시형태에서 사용될 수 있는, 캘리포니아, 프레몬트의 LAM Research Corporation™ 에 의해 제작된 Lam Research Corporation's Dual Frequency Capacitive (DFC) System 의 경우, 27 MHz 및 2 MHz 파워 소스 양자가 하부 전극에 연결되는 제 2 RF 파워 소스 (448) 를 메이크업하고, 상부 전극은 접지된다. 다른 실시형태에서, RF 파워 소스는 300 MHz 까지의 주파수를 가질 수 있다. 제어부 (435) 는 RF 소스 (444, 448), 배출 펌프 (420), 및 가스 소스 (410) 에 제어가능하게 연결된다. DFC System 은, 식각될 층 (204) 이 실리콘 산화물 또는 유기 실리케이트 글라스와 같은 유전체 층일 때, 사용될 수 있다. 4 is a schematic diagram of a processing chamber 400 that may be used in this embodiment. The plasma processing chamber 400 includes a confinement ring 402, an upper electrode 404, a lower electrode 408, a gas source 410, and a discharge pump 420. The gas source 410 includes a shrink deposition gas source 412 and a shrink profile gas source 416. The gas source may include additional gas sources such as an etch gas source 418 and a strip gas source 422 to permit etching, stripping, and other processes performed in the same chamber. Within the plasma processing chamber 400, the substrate 202 is disposed on the lower electrode 408. The lower electrode 408 includes a suitable substrate chucking mechanism (e.g., electrostatic, mechanical clamping, etc.) for holding the substrate 202. The reactor upper portion 428 includes an upper electrode 404 disposed directly opposite the lower electrode 408. The upper electrode 404, the lower electrode 408, and the confinement ring 402 define a confined plasma volume 440. The gas is supplied to the plasma volume confined by the gas source 410 and discharged from the plasma volume condensed through the discharge port by the discharge pump 420 and the confinement ring 402. The first RF source 444 is electrically connected to the upper electrode 404. The second RF source 448 is electrically connected to the lower electrode 408. The chamber wall 452 surrounds the confinement ring 402, the upper electrode 404, and the lower electrode 408. Both the first RF source 444 and the second RF source 448 may include a 60 MHz and / or 27 MHz power source and a 2 MHz power source. Other combinations of connecting RF power to the electrodes are possible. For the Lam Research Corporation's Dual Frequency Capacitive (DFC) System manufactured by LAM Research Corporation, Fremont, Calif., Which can be used in the preferred embodiment of the present invention, both 27 MHz and 2 MHz power sources are connected to the lower electrode The second RF power source 448 is made up, and the upper electrode is grounded. In another embodiment, the RF power source may have a frequency up to 300 MHz. The control unit 435 is controllably connected to the RF sources 444 and 448, the drain pump 420, and the gas source 410. The DFC system can be used when the layer 204 to be etched is a dielectric layer such as silicon oxide or organosilicate glass.

도 5a 및 도 5b 는 본 발명의 실시형태에서 사용되는 제어부 (435) 를 구현하기에 적합한 컴퓨터 시스템 (1300) 을 나타낸다. 도 5a는 컴퓨터 시스템의 하나의 가능한 물리적 형태를 나타낸다. 물론, 컴퓨터 시스템은 집적 회로, 인쇄회로 기판 및 소형 휴대 장치에서부터 대형 슈퍼 컴퓨터까지에 이르는 많은 물리적 형태를 가질 수도 있다. 컴퓨터 시스템 (1300) 은 모니터 (1302), 디스플레이 (1304), 하우징 (1306), 디스크 드라이브 (1308), 키보드 (1310) 및 마우스 (1312) 를 포함한다. 디스크 (1314) 는 컴퓨터 시스템 (1300) 으로 및 컴퓨터 시스템 (1300) 으로부터 데이터를 전달하는데 사용되는 컴퓨터 판독가능 매체이다.5A and 5B illustrate a computer system 1300 suitable for implementing the controller 435 used in an embodiment of the present invention. Figure 5A shows one possible physical form of a computer system. Of course, computer systems may have many physical forms ranging from integrated circuits, printed circuit boards, and small portable devices to large supercomputers. The computer system 1300 includes a monitor 1302, a display 1304, a housing 1306, a disk drive 1308, a keyboard 1310, and a mouse 1312. Disk 1314 is a computer readable medium used to transfer data to and from computer system 1300.

도 5b 는 컴퓨터 시스템 (1300) 의 블록도의 일 예이다. 다양한 서브시스템이 시스템 버스 (1320) 에 부착된다. 프로세서(들)(1322)(또한 중앙 처리장치 또는 CPU 라고 칭함) 는, 메모리 (1324) 를 포함하는 저장 디바이스에 커플링된다. 메모리 (1324) 는 RAM (random access memory) 및 ROM (read-only memory) 을 포함한다. 당업계에 잘 알려진 바와 같이, ROM 은 데이터 및 명령들을 일방향으로 CPU 에 전달하도록 작용하고, RAM 은 양방향 방식으로 데이터 및 명령들을 전달하기 위해 일반적으로 사용된다. 이러한 유형의 메모리들 모두는 이하 설명되는 임의의 적합한 컴퓨터 판독가능 매체를 포함할 수도 있다. 고정 디스크 (1326) 는 또한 CPU (1322) 에 양방향으로 커플링되는데; 그것은 추가적인 데이터 저장 용량을 제공하며, 또한 이하 설명되는 임의의 컴퓨터 판독가능 매체를 포함할 수도 있다. 고정 디스크 (1326) 는 프로그램, 데이터 등을 저장하는데 사용될 수도 있으며, 일반적으로 주 저장소보다 더 느린 (하드 디스크와 같은) 보조 저장 매체이다. 적절한 경우에, 고정 디스크 (1326) 내에 보존되는 정보가 메모리 (1324) 에서의 가상 메모리로서 표준 방식으로 통합될 수도 있다는 것이 이해될 것이다. 탈착가능 디스크 (1314) 는 이하 설명되는 임의의 컴퓨터 판독가능 매체의 형태를 취할 수도 있다.FIG. 5B is an example of a block diagram of computer system 1300. FIG. Various subsystems are attached to the system bus 1320. Processor (s) 1322 (also referred to as a central processing unit or CPU) is coupled to a storage device including memory 1324. Memory 1324 includes random access memory (RAM) and read-only memory (ROM). As is well known in the art, ROM acts to transfer data and instructions in one direction to the CPU, and RAM is commonly used to transfer data and instructions in a bidirectional manner. All of these types of memories may include any suitable computer readable medium as described below. The fixed disk 1326 is also coupled bi-directionally to the CPU 1322; It provides additional data storage capacity and may also include any of the computer readable media described below. The fixed disk 1326 may be used to store programs, data, and the like, and is generally an auxiliary storage medium (such as a hard disk) that is slower than the main storage. It will be appreciated that where appropriate, the information stored in the fixed disk 1326 may be incorporated in a standard manner as virtual memory in the memory 1324. The removable disk 1314 may take the form of any computer readable medium described below.

CPU (1322) 는 또한 디스플레이 (1304), 키보드 (1310), 마우스 (1312) 및 스피커 (1330) 와 같은 각종 입/출력 디바이스에 커플링된다. 일반적으로, 입/출력 디바이스는, 영상 디스플레이, 트랙 볼, 마우스, 키보드, 마이크로폰, 터치-감지 디스플레이, 트랜스듀서 카드 판독기, 자기 또는 종이 테이프 판독기, 태블릿 (tablet), 스타일러스 (stylus), 음성 또는 핸드라이팅 인식기, 바이오메트리 판독기, 또는 다른 컴퓨터 중 임의의 것일 수도 있다. CPU (1322) 는 선택적으로 네트워크 인터페이스 (1340) 를 사용하여 다른 컴퓨터 또는 전기통신 네트워크에 커플링될 수도 있다. 이러한 네트워크 인터페이스에 의해, CPU 는 네트워크로부터 정보를 수신할 수도 있고, 또는 상술한 방법 단계들을 수행하는 과정에서 네트워크에 정보를 출력할 수도 있다고 생각된다. 또한, 본 발명의 방법 실시형태는 오직 CPU (1322) 상에서만 실행할 수도 있고, 또는 처리의 일부를 공유하는 원격 CPU 와 결합하여 인터넷과 같은 네트워크를 통해 실행할 수도 있다. The CPU 1322 is also coupled to various input / output devices such as a display 1304, a keyboard 1310, a mouse 1312, and a speaker 1330. In general, the input / output device may be a video display, track ball, mouse, keyboard, microphone, touch-sensitive display, transducer card reader, magnetic or paper tape reader, tablet, stylus, A lighting recognizer, a biometric reader, or any other computer. CPU 1322 may optionally be coupled to another computer or telecommunications network using network interface 1340. [ With such a network interface, the CPU may receive information from the network, or may output information to the network in the course of performing the above method steps. In addition, method embodiments of the present invention may be executed only on CPU 1322, or may be executed over a network, such as the Internet, in conjunction with a remote CPU sharing a portion of the process.

부가하여, 본 발명의 실시형태는 또한 다양한 컴퓨터 구현 동작들을 수행하기 위한 컴퓨터 코드를 갖는 컴퓨터 판독가능 매체를 구비한 컴퓨터 저장 제품에 관한 것이다. 그 매체 및 컴퓨터 코드는 본 발명의 목적을 위해 특별히 설계되고 구성된 것들일 수도 있으며, 또는 컴퓨터 소프트웨어 업계의 당업자에게 이용가능하고 주지된 종류의 것일 수도 있다. 컴퓨터 판독가능 매체의 예는, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체; CD-ROM 및 홀로그래픽 디바이스와 같은 광학 매체; 플옵티컬 디스크와 같은 자기광학 매체; 및 주문형 집적회로 (ASIC), 프로그램가능 로직 디바이스 (PLD) 및 ROM 및 RAM 디바이스와 같이 프로그램 코드를 저장하고 실행하도록 특별히 구성된 하드웨어 디바이스를 포함하지만, 이에 한정되지 않는다. 컴퓨터 코드의 예는 컴파일러에 의해 생성되는 것과 같은 머신 코드 및 인터프리터를 사용하여 컴퓨터에 의해 실행되는 보다 하이 레벨의 코드를 포함하는 파일들을 포함한다. 컴퓨터 판독가능 매체는 또한 반송파로 구현되는 컴퓨터 데이터 신호에 의해 송신되고 프로세서에 의해 실행가능한 명령들의 시퀀스를 나타내는 컴퓨터 코드일 수도 있다.In addition, embodiments of the present invention also relate to a computer storage product having a computer readable medium having computer code for performing various computer implemented operations. The media and computer code may be those specially designed and constructed for the purposes of the present invention, or may be of a kind known and available to those skilled in the computer software arts. Examples of computer readable media include magnetic media such as hard disks, floppy disks, and magnetic tape; Optical media such as CD-ROMs and holographic devices; Magnetic optical media such as optical disks; And hardware devices specifically configured to store and execute program code, such as an application specific integrated circuit (ASIC), a programmable logic device (PLD), and ROM and RAM devices. Examples of computer code include machine code such as those generated by a compiler and files containing higher level code executed by a computer using an interpreter. The computer readable medium may also be computer code that is transmitted by a computer data signal embodied in a carrier wave and that represents a sequence of instructions executable by the processor.

도 1을 다시 참조하면, 패터닝된 마스크층이 트리밍될 수 있다 (단계 112). 이것은, 패터닝된 마스크 (214) 의 구조가 보다 얇게 형성되기 위해서 횡방향으로 식각되는 것으로 도 2b에 도시된다. 즉, 피쳐 (216a, 216b) 가 더 넓어진다. 트리밍 시간은, 폴리머 층 및 실리콘-함유 층이 원하는 위치에 배치될 수 있도록 조정된다. 마스크층을 트리밍하기 위한 레시피의 일 예는 압력 400 mTorr 의 02-계 포토레지스트 트리밍 프로세스이다. 200 W 가 27MHz 의 주파수에서 제공된다. 100 sccm 의 O2 가 제공된다.Referring again to FIG. 1, the patterned mask layer may be trimmed (step 112). This is illustrated in FIG. 2B as the patterned mask 214 is laterally etched to form a thinner structure. That is, the features 216a and 216b are wider. The trimming time is adjusted so that the polymer layer and the silicon-containing layer can be placed at desired locations. One example of a recipe for trimming a mask layer is a 0 2 -based photoresist trimming process at a pressure of 400 mTorr. 200 W is provided at a frequency of 27 MHz. 100 sccm of O 2 is provided.

이후, 도 2c에 도시된 바와 같이, 패터닝된 마스크층을 통해 피쳐가 실리콘-함유 마스크층 (단계 114) 에 식각된다. SOG 와 같은 실리콘-함유 마스크층을 식각하기 위한 레시피의 일 예는, 압력 40mTorr 를 제공한다. 300 W 가 27MHz 의 주파수에서 제공된다. 100 sccm 의 CF4 가 제공된다. Thereafter, as shown in FIG. 2C, the feature is etched through the patterned mask layer into the silicon-containing mask layer (step 114). One example of a recipe for etching a silicon-containing mask layer, such as SOG, provides a pressure of 40 mTorr. 300 W is provided at a frequency of 27 MHz. 100 sccm CF 4 is provided.

폴리머가 실리콘-함유 마스크층 상에 증착될 수 있다 (단계 116). 도 2d에 도시된 바와 같이, 폴리머 (218) 증착 시간은, 피쳐 (216a, 216b) 가 폴리머 (218) 로 완전히 충전되지 않도록 조절될 수 있다. 다른 실시형태에서, 폴리머 (218) 는 단지 실리콘-함유 마스크층 (212) 및 패터닝된 마스크층 (214) 의 측벽에만 증착되고, 피쳐 (216a, 216b) 의 바닥에는 증착되지 않을 수도 있다. 또한, 패터닝된 마스크층 (214) 의 상부에 폴리머가 증착된 것으로 도시되었지만, 상부의 증착은 필요하지 않다. A polymer may be deposited on the silicon-containing mask layer (step 116). As shown in FIG. 2D, the deposition time of the polymer 218 can be adjusted so that the features 216a and 216b are not completely filled with the polymer 218. FIG. The polymer 218 may only be deposited on the sidewalls of the silicon-containing mask layer 212 and the patterned mask layer 214 and may not be deposited on the bottoms of the features 216a and 216b. Also, although the polymer is shown as being deposited on top of the patterned mask layer 214, top deposition is not required.

폴리머 (218) 는, 도 2g를 참조하여 이하에서 더욱 논의되는 바와 같이, 수소화-불화탄소 또는 탄화수소와 같은 임의의 저온 폴리머일 수 있으며, 이는 (증착 페이즈 및 프로파일 형상화 페이즈를 제공하는) 가스 모듈레이션을 이용하여 컨포멀하게 증착될 수 있고, 실리콘-함유 필름은 물론 실리콘-함유 마스크층 (212) 의 측벽을 제거 또는 손상시키지 않고 폴리머의 선택적 제거를 허용한다. 폴리머를 증착하는 가스 모듈레이션의 적용은, 증착이 100℃ 미만의 온도에서 일어나게 하며, 이는 디바이스 손상, 열적 버짓 (thermal budget) 을 감소시키고, 보다 적은 열을 사용한다. 또한, 저온 폴리머의 사용은 디바이스 제조 동안 낮은 열적 버짓을 유지할 수 있다. The polymer 218 can be any low temperature polymer, such as hydrogenation-fluorocarbon or hydrocarbon, as discussed further below with reference to Figure 2g, which allows for gas modulation (providing a deposition phase and profile shaping phase) And the silicon-containing film, as well as the silicon-containing mask layer 212, to selectively remove the polymer without removing or damaging the sidewalls. The application of gas modulation to deposit the polymer causes the deposition to occur at temperatures below 100 ° C, which reduces device damage, thermal budget, and uses less heat. In addition, the use of low temperature polymers can maintain a low thermal budget during device fabrication.

도 3은 폴리머 증착 단계 (단계 116) 의 보다 상세한 흐름도이다. 도 3에 도시된 바와 같이, 폴리머 증착은 폴리머 증착 페이즈 (단계 304) 및 폴리머 측벽 형상화 페이즈 (단계 308) 를 포함하는 순환식 (cyclic) 프로세스의 복수의 사이클을 포함한다. 3 is a more detailed flow diagram of the polymer deposition step (step 116). As shown in FIG. 3, the polymer deposition includes a plurality of cycles of a cyclic process including a polymer deposition phase (step 304) and a polymer side wall shaping phase (step 308).

바람직하게, 폴리머 증착 페이즈 (단계 304) 는 CxHy 또는 CxHyFz 중 적어도 하나를 포함하는 증착 가스, 및 He, Ar, Ne, Kr, Xe 등과 같은 캐리어 가스를 사용한다. 보다 바람직하게, 증착 가스는 아르곤 또는 크세논과 같은 캐리어 가스를 더 포함한다. 보다 바람직하게, 증착 가스는 산화 첨가제 및 환원 첨가제, 예컨대, O2, N2, H2, 또는 NH3 중 적어도 하나를 더 포함한다.Preferably, the polymer deposition phase (step 304) uses a carrier gas, such as a deposition gas, and He, Ar, Ne, Kr, Xe, which contains at least one C x H y or C x H y F z. More preferably, the deposition gas further comprises a carrier gas such as argon or xenon. More preferably, the deposition gas further comprises at least one of an oxidation additive and a reducing additive such as O 2 , N 2 , H 2 , or NH 3 .

폴리머 증착 페이즈 (단계 304) 의 일 예는 100 sccm C2H4, 및 100 sccm Ar 의 플로우를 제공한다. 압력은 40 mTorr 로 설정된다. 기판은 온도 20℃ 에서 유지된다. 제 2 RF 소스 (448) 는 주파수 27 MHz 에서 400 W 및 주파수 2 MHz 에서 0 W 를 제공한다. 증착 페이즈 동안, 증착 가스가 제공되고, 증착 가스가 플라즈마로 변환된 다음, 증착 가스가 정지된다. An example of a polymer deposition phase (step 304) provides a flow of 100 sccm C 2 H 4 , and 100 sccm Ar. The pressure is set to 40 mTorr. The substrate is maintained at a temperature of 20 占 폚. The second RF source 448 provides 400 W at a frequency of 27 MHz and 0 W at a frequency of 2 MHz. During the deposition phase, a deposition gas is provided, the deposition gas is converted to a plasma, and then the deposition gas is stopped.

바람직하게, 폴리머 측벽 형상화 페이즈 (단계 308) 는 증착 가스와 상이하고 CxFy 및 NF3 중 적어도 하나를 포함하는 프로파일 형상화 가스를 사용한다. 보다 바람직하게, 프로파일 형상화 가스는 아르곤 또는 크세논과 같은 캐리어 가스를 더 포함한다. 보다 바람직하게, 프로파일 형상화 가스는 산화 첨가제 및 환원 첨가제, 예컨대, O2, N2, H2, 또는 NH3 중 적어도 하나를 더 포함한다.Preferably, the polymer side wall shaping phase (step 308) uses a profile shaping gas that is different from the deposition gas and comprises at least one of C x F y and NF 3 . More preferably, the profile shaping gas further comprises a carrier gas such as argon or xenon. More preferably, the profile shaping gas further comprises at least one of an oxidation additive and a reducing additive such as O 2 , N 2 , H 2 , or NH 3 .

폴리머 측벽 형상화 페이즈 (단계 308) 의 일 예는 100 sccm CF4 와 같은 할로겐 함유 가스를 제공한다. 이 실시예에서, CF4 는 단지 프로파일 형상화 동안 제공되는 가스이다. 압력 20 mTorr 가 챔버에 제공된다. 제 2 RF 소스 (448) 는 주파수 27 MHz 에서 600 W 및 주파수 2 MHz 에서 0 W 를 제공한다. 폴리머 측벽 형상화 페이즈 동안, 프로파일 형상화 가스가 제공되고, 프로파일 형상화 가스가 플라즈마로 변환된 다음, 프로파일 형상화 가스가 정지된다. An example of a polymer side wall shaping phase (step 308) provides a halogen containing gas such as 100 sccm CF 4 . In this embodiment, CF 4 is only the gas provided during profile shaping. A pressure of 20 mTorr is provided in the chamber. The second RF source 448 provides 600 W at a frequency of 27 MHz and 0 W at a frequency of 2 MHz. During the polymer side wall shaping phase, a profile shaping gas is provided, the profile shaping gas is converted to a plasma, and then the profile shaping gas is stopped.

바람직하게, 프로세스는 2 ~ 20 사이클 수행된다. 보다 바람직하게, 프로세스는 3 ~ 10 사이클 수행된다. 복수의 사이클 동안의 증착 및 폴리머 형상화의 조합은, 수직 측벽의 형성을 허용한다. 바람직하게, 수직 측벽은, 바닥에서 상부까지 폴리머 층의 바닥을 기준으로 88°~ 90°의 각도를 형성하는 측벽이다. Preferably, the process is performed for 2 to 20 cycles. More preferably, the process is performed in 3 to 10 cycles. The combination of deposition and polymer shaping for a plurality of cycles allows the formation of vertical sidewalls. Preferably, the vertical sidewalls are sidewalls that define an angle of 88 ° to 90 ° with respect to the bottom of the polymer layer from the bottom to the top.

도 1을 다시 참조하면, 실리콘-함유 필름이 도 2e에 도시된 바와 같이 폴리머 상에 증착될 수 있다 (단계 118). 증착은 인-시튜 (in-situ) 또는 엑스-시튜 (ex-situ) 일 수 있다. 실리콘-함유 필름 (220) 은 피쳐 (216a, 216b) 를 충전하고 평탄화될 수 있는, 임의의 종류의 재료, 예컨대 SOG, 또는 Si-함유 폴리머일 수 있다. 일 실시형태에서, 실리콘-함유 필름 (220) 은 실리콘-함유 마스크층 (212) 과 동일한 재료일 수 있고/있거나 동일한 특성을 가진다. 실리콘-함유 필름 (220) 은 온도 100℃ 미만에서 증착될 수 있다.Referring back to FIG. 1, a silicon-containing film may be deposited on the polymer as shown in FIG. 2e (step 118). The deposition may be in-situ or ex-situ. The silicon-containing film 220 can be any kind of material, such as SOG, or Si-containing polymer, that can fill and planarize the features 216a, 216b. In one embodiment, the silicon-containing film 220 can be the same material and / or have the same properties as the silicon-containing mask layer 212. The silicon-containing film 220 may be deposited at a temperature less than 100 < 0 > C.

도 2f에 도시된 바와 같이, 실리콘-함유 필름이 이후 평탄화될 수 있다 (단계 120). 실리콘-함유 필름 (220) 은 임의의 공지된 프로세스, 예컨대 에치 백 프로세스 또는 화학적 기계적 연마 또는 습식 식각을 이용하여 평탄화될 수 있다. As shown in FIG. 2F, the silicon-containing film may then be planarized (step 120). The silicon-containing film 220 may be planarized using any known process, such as an etch-back process or chemical-mechanical polishing or wet etching.

도 2g에 도시된 바와 같이, 폴리머 및 패터닝된 마스크층이 이후 선택적으로 제거될 수 있다 (단계 122). 폴리머의 선택적 제거는, 폴리머가 제거되어 형성되는 갭 또는 피쳐 (222) 를 발생시킨다. 이로써, 동일한 패터닝된 마스크층 (214) 으로부터 더 작은 CD를 갖고 둘쭉날쭉하지 않는 측벽을 갖는 추가적인 피쳐가 형성된다. As shown in FIG. 2G, the polymer and the patterned mask layer can then be selectively removed (step 122). Selective removal of the polymer produces a gap or feature 222 that is formed by the removal of the polymer. This results in the formation of additional features with smaller CD and sidewall non-sidewall sidewalls from the same patterned mask layer 214.

폴리머 (218) 및 패터닝된 마스크 (214) 는, 실리콘-함유 필름 (220) 을 바람직하게 언더컷하지 않는 산소 애싱을 이용한 애싱 단계에 의해 제거될 수 있다. 폴리머 (218) 및 패터닝된 마스크 (214) 는 또한 실리콘-함유 필름 (220) 측으로 반응하지 않는 습식 용액에서 제거될 수도 있다.The polymer 218 and the patterned mask 214 can be removed by an ashing step using oxygen ashing that does not undercut the silicon-containing film 220 preferably. The polymer 218 and the patterned mask 214 may also be removed from the wet solution that does not react to the silicon-containing film 220 side.

도 1을 다시 참조하면, 피쳐는 이후 도 2h에 도시된 바와 같이 유기층에서 식각된다 (단계 124). 유기층 (210) 은 알려진 식각 기술을 사용하여 식각할 수 있다. 레시피의 예는, 압력 20 mTorr 및 주파수 27 MHz 에서의 400W 가 챔버에 제공되는 것일 수 있다. 100 sccm 의 O2 및 5 sccm 의 CH3F 가 제공된다. 도 2i에 도시된 바와 같이, 피쳐는 이후 식각층에서 식각될 수 있고, 남아있는 마스크층은 제거될 수 있다 (단계 128). 식각층 (204) 을 식각하기 위한 종래의 식각 레시피가 적용될 수 있으며, 예를 들어, 압력 40 mTorr 가 챔버에 제공된다. RF 소스가 주파수 60 MHz 에서 1000 W 및 주파수 2 MHz 에서 1000 W 를 제공한다. 15 sccm 의 C4F8 및 10 sccm 의 O2 가 제공된다. Referring back to FIG. 1, the features are then etched in the organic layer as shown in FIG. 2h (step 124). The organic layer 210 may be etched using known etching techniques. An example of a recipe could be that a pressure of 20 mTorr and 400 W at a frequency of 27 MHz is provided in the chamber. 100 sccm of O 2 and 5 sccm of CH 3 F are provided. As shown in FIG. 2i, the feature may then be etched in the etching layer and the remaining mask layer may be removed (step 128). A conventional etch recipe for etching the etching layer 204 may be applied, for example, a pressure of 40 mTorr being provided in the chamber. The RF source provides 1000 W at a frequency of 60 MHz and 1000 W at a frequency of 2 MHz. 15 sccm of C 4 F 8 and 10 sccm of O 2 are provided.

추가적인 단계가 제공되어, 반도체 디바이스의 형성을 완료할 수 있다. 이 프로세스는 종래 식각 프로세스를 적용하여 동일한 포토레지스트 마스크를 사용하여 형성된 피쳐를 배가시키고 CD의 1/2인 식각된 피쳐를 제공한다. Additional steps may be provided to complete the formation of the semiconductor device. This process applies a conventional etch process to double the features formed using the same photoresist mask and provide an etched feature that is 1/2 of the CD.

상기의 바람직한 실시형태에서의 일부 단계들이 CD를 증가시키지 않고 생략 또는 변경될 수 있다. 여전히 CD 를 감소시키고/감소시키거나 피쳐의 수를 증가시키는 실시형태라면, 바람직한 실시형태에서의 다른 단계들이 생략 또는 변경될 수 있다. 예를 들어, 상기에서 논의된 바와 같이, 패터닝된 마스크는 식각된 이후 트리밍될 필요가 없다. Some steps in the above preferred embodiments may be omitted or changed without increasing the CD. Other steps in the preferred embodiment may be omitted or altered if they are still embodiments that reduce / decrease the CD or increase the number of features. For example, as discussed above, the patterned mask need not be trimmed after being etched.

도 6은 다른 예시적인 실시형태의 흐름도이다. 이 실시예에서, 패터닝된 마스크는 메모리 어레이 칩을 형성하기 위한 것이다. 또한 7a 내지 도 7l에 도시된, 이 예시적인 실시형태에서, 점선 (714) 은 로직 디바이스, 예컨대, 주변 로직 디바이스 패턴 (716) 과 나머지 칩인 어레이 또는 셀 영역 (718) 을 분할한다. 이 실시예에서, 어레이 또는 셀 영역의 밀도를 증가시키는 것이 바람직하고, 이는 로직 또는 주변 영역의 밀도를 불필요하게 증가시키지 않고 반복가능한 피쳐를 제공한다. Figure 6 is a flow diagram of another exemplary embodiment. In this embodiment, the patterned mask is for forming a memory array chip. In this exemplary embodiment, also shown in Figures 7a-7l, a dashed line 714 divides a logic device, e.g., an array or cell region 718, which is a residual chip device pattern 716 and the remaining chips. In this embodiment, it is desirable to increase the density of the array or cell region, which provides a repeatable feature without unnecessarily increasing the density of the logic or peripheral region.

도 6을 참조하면, 식각층 상에 무기 마스크층이 형성될 수 있고 (단계 600), 무기층 상에 유기 마스크층이 형성될 수 있으며 (단계 602), 유기층 상에 실리콘-함유 마스크층이 형성될 수 있고 (단계 604), 그리고 실리콘-함유 마스크층 상에 패터닝된 마스크층이 형성될 수 있다 (단계 606). 도 7a는 웨이퍼와 같은 기판 (701) 상의 식각층 (704) 의 단면도이다. 무기 마스크층 (706) 이 식각층 (704) 상에 형성될 수 있고, 유기 마스크층 (708) 이 무기 마스크층 (706) 상에 형성될 수 있고, 실리콘-함유 마스크층 (710) 이 유기 마스크층 (712) 상에 형성될 수 있으며, 포토레지스트 마스크와 같은 패터닝된 마스크층 (712) 이 실리콘-함유 마스크층 (710) 상에 형성될 수 있으며, 이로써 스택 (700) 을 형성한다. 무기 마스크층 (706) 은 테트라에톡시실란 (TEOS), 실리콘 산화물 질화물 등과 같은 임의의 실리콘 소스로부터 형성될 수 있다. 일 실시예에서, 무기 마스크층 (706) 은 300 nm 무기 마스크 재료일 수 있다.6, an inorganic mask layer may be formed on the etching layer (step 600), an organic mask layer may be formed on the inorganic layer (step 602), and a silicon-containing mask layer is formed on the organic layer (Step 604), and a patterned mask layer may be formed on the silicon-containing mask layer (step 606). 7A is a cross-sectional view of an etching layer 704 on a substrate 701 such as a wafer. An inorganic mask layer 706 may be formed on the etching layer 704 and an organic mask layer 708 may be formed on the inorganic mask layer 706 and the silicon- Layer 712 and a patterned mask layer 712, such as a photoresist mask, may be formed on the silicon-containing mask layer 710, thereby forming the stack 700. [ The inorganic mask layer 706 may be formed from any silicon source, such as tetraethoxysilane (TEOS), silicon oxide nitride, and the like. In one embodiment, the inorganic mask layer 706 may be a 300 nm inorganic mask material.

도 6의 흐름도에서 도시하지는 않았지만, 패터닝된 마스크층 (712) 은 도 7b에 도시된 바와 같이 트리밍될 수도 있다. 이전 실시형태에서 기재한 프로세스와 유사하게, 그리고 도 7c에 도시된 바와 같이, 피쳐가 패터닝된 마스크층을 통해 실리콘-함유 마스크층에 식각될 수 있다 (단계 608).Although not shown in the flow chart of FIG. 6, the patterned mask layer 712 may be trimmed as shown in FIG. 7B. Similar to the process described in the previous embodiment, and as shown in FIG. 7C, the feature may be etched through the patterned mask layer to the silicon-containing mask layer (step 608).

도 7d에 도시된 바와 같이, 로직 영역이 커버될 수 있다 (단계 610). 커버 (726) 는 로직 영역 (728) 상에 형성될 수 있다. 일 실시예에서, 커버 (726) 를 형성하기 위해서 I-라인 포토레지스트를 사용할 수 있다. 이러한 종류의 커버는 저 해상도 커버일 수 있다. 바람직하게, 커버 (726) 는 그 에지에서 수직 표면 대신에 경사 표면 (730) 을 가져서, 원하지 않는 스페이서가 후속 프로세스에서 이 커버 (726) 의 에지를 따라 형성될 수 없게 한다. As shown in FIG. 7D, the logic region may be covered (step 610). The cover 726 may be formed on the logic region 728. In one embodiment, an I-line photoresist may be used to form the cover 726. This type of cover may be a low resolution cover. Preferably, the cover 726 has an oblique surface 730 instead of a vertical surface at its edge, such that unwanted spacers can not be formed along the edge of the cover 726 in subsequent processes.

폴리머가 실리콘-함유 마스크층 상에 증착될 수 있다 (단계 612). 도 7e에 도시된 바와 같이, 폴리머 (732) 증착 시간은, 피쳐 (734) 가 폴리머 (732) 에 의해 완전히 충전되지 않도록 조절될 수 있다. 바람직하게, 폴리머 (732) 는 도 7e에 도시된 바와 같이, 단지 실리콘-함유 마스크층 (710) 및 패터닝된 마스크층 (712) 의 측벽에만 증착되고, 피쳐 (734) 의 바닥에는 증착되지 않을 수 있다. A polymer may be deposited on the silicon-containing mask layer (step 612). 7E, the deposition time of the polymer 732 can be adjusted so that the features 734 are not completely filled by the polymer 732. As shown in FIG. Preferably, polymer 732 is deposited only on the sidewalls of silicon-containing mask layer 710 and patterned mask layer 712, and not on the bottom of feature 734, as shown in FIG. 7E have.

폴리머 (732) 는 이전 실시형태에서 논의된 바와 같이 임의의 저온 폴리머일 수 있고, 상기에서 논의된 (증착 페이즈 및 프로파일 형상화 페이즈를 제공하는) 가스 모듈레이션을 이용하여 컨포멀하게 증착될 수 있다. Polymer 732 can be any low temperature polymer as discussed in the previous embodiments and can be conformally deposited using gas modulation (providing a deposition phase and profile shaping phase) discussed above.

도 6을 다시 참조하면, 실리콘-함유 필름은 도 7f에 도시된 바와 같이 폴리머 상에 증착될 수 있다 (단계 614). 증착은 인-시튜 또는 엑스-시튜일 수 있고, 실리콘-함유 필름 (738) 은 상술한 바와 같이 임의의 종류의 저온 실리콘-함유 재료일 수 있다. 실리콘-함유 필름 (738) 은 SOG 프로세스를 이용하여 온도 100℃ 미만에서 증착될 수 있다. Referring again to FIG. 6, the silicon-containing film may be deposited on the polymer as shown in FIG. 7f (step 614). The deposition can be in-situ or x-ray, and the silicon-containing film 738 can be any kind of low temperature silicon-containing material, as described above. The silicon-containing film 738 can be deposited at temperatures below 100 ° C using an SOG process.

도 7g에 도시된 바와 같이, 실리콘-함유 필름은 이후 평탄화될 수 있다 (단계 616). 실리콘-함유 필름 (738) 은 에치 백 프로세스 또는 화학적 기계적 연마와 같은, 임의의 알려진 프로세스를 이용하여 평탄화될 수 있다. As shown in FIG. 7g, the silicon-containing film may then be planarized (step 616). The silicon-containing film 738 may be planarized using any known process, such as an etch-back process or chemical-mechanical polishing.

도 7h에 도시된 바와 같이, 폴리머가 이후 선택적으로 제거될 수 있다 (단계 618). 폴리머 (732) 의 선택적 제거는, 폴리머가 제거되어 형성되는 갭 또는 피쳐 (736) 를 발생시킨다. 이로써, 동일한 패터닝된 마스크층 (712) 으로부터 더 작은 CD를 갖고 일직선의 둘쭉날쭉하지 않는 측벽을 갖는 추가적인 피쳐가 형성된다. 폴리머 (732) 는 이전 실시형태에서 논의된 프로세스에 의해 제거될 수 있다. As shown in Figure 7h, the polymer may then optionally be removed (step 618). Selective removal of the polymer 732 results in a gap or feature 736 formed by the removal of the polymer. Thereby, an additional feature is formed having a smaller CD from the same patterned mask layer 712 and a straight, twisted side wall. Polymer 732 may be removed by the process discussed in the previous embodiments.

도 7h에 도시된 바와 같이, 커버도 제거될 수 있고 (단계 620), 패터닝된 마스크층도 제거될 수 있다 (단계 622). 도 7i 및 도 7j 각각에 도시된 바와 같이, 피쳐는 이후 유기층에 식각될 수도 있고 (단계 624), 무기층에 식각될 수도 있다 (단계 626). 유기층 (708) 및 무기층 (706) 은 또한 상기 실시형태에서 논의된 바와 같이 알려진 식각 기술을 사용하여 식각될 수 있다. 예를 들어, 무기층 (706) 을 식각하기 위한 레시피는, 압력 40 mTorr 가 챔버에 제공되는 것일 수 있다. RF 소스는 주파수 27 MHz 에서 200 W 를 제공한다. 100 sccm 의 CF4 가 제공된다. 도 7k 및 도 7l 각각에 도시된 바와 같이, 피쳐는 이후 식각층에 식각될 수 있고 (단계 628), 모든 마스크층이 제거될 수 있다 (단계 630).7H, the cover may also be removed (step 620) and the patterned mask layer may also be removed (step 622). As shown in Figures 7i and 7j, respectively, the features may then be etched (step 624) and etched (step 626) on the inorganic layer. The organic layer 708 and the inorganic layer 706 may also be etched using known etching techniques as discussed in the above embodiments. For example, the recipe for etching the inorganic layer 706 may be that a pressure of 40 mTorr is provided in the chamber. The RF source provides 200 W at a frequency of 27 MHz. 100 sccm CF 4 is provided. 7K and FIG. 7L, the feature may then be etched (step 628) and all mask layers may be removed (step 630).

본 발명이 수개의 바람직한 실시형태에 의해 설명되지만, 본 발명의 범위 내에 있는 변형, 변경, 치환 및 다양한 치환 등가물이 있다. 또한, 본 발명의 방법 및 장치를 구현하는 많은 대체적인 방법이 있음에 유의해야 한다. 따라서, 하기 첨부된 청구범위는 본 발명의 진정한 사상 및 범위 내에 있는 변형, 변경, 치환 및 다양한 치환 등가물 모두를 포함하는 것으로 해석되도록 의도된다. While the invention has been described by means of several preferred embodiments, there are alterations, permutations, permutations and various permutations within the scope of the invention. It should also be noted that there are many alternative ways of implementing the method and apparatus of the present invention. Accordingly, it is intended that the appended claims be interpreted as including all such modifications, alterations, permutations, and various substitute equivalents as fall within the true spirit and scope of the present invention.

Claims (13)

식각층 상에 피쳐를 패터닝하는 방법으로서,
상기 식각층 상에 유기 마스크층을 형성하는 단계;
상기 유기 마스크층 상에 실리콘-함유 마스크층을 형성하는 단계;
상기 실리콘-함유 마스크층 상에 패터닝된 마스크층을 형성하는 단계;
상기 패터닝된 마스크층을 통해 상기 실리콘-함유 마스크층을 식각하는 단계;
상기 식각된 실리콘-함유 마스크층 상에 폴리머를 증착하는 단계;
상기 폴리머 상에 실리콘-함유 필름을 증착하는 단계;
상기 실리콘-함유 필름을 평탄화하는 단계;
상기 실리콘-함유 필름이 남도록 상기 폴리머를 선택적으로 제거하는 단계;
상기 유기 마스크층을 식각하는 단계; 및
무기층을 식각하는 단계를 포함하는, 피쳐 패터닝 방법.A method of patterning a feature on an etching layer,
Forming an organic mask layer on the etching layer;
Forming a silicon-containing mask layer on the organic mask layer;
Forming a patterned mask layer on the silicon-containing mask layer;
Etching the silicon-containing mask layer through the patterned mask layer;
Depositing a polymer on the etched silicon-containing mask layer;
Depositing a silicon-containing film on the polymer;
Planarizing the silicon-containing film;
Selectively removing the polymer to leave the silicon-containing film;
Etching the organic mask layer; And
And etching the inorganic layer. 제 1 항에 있어서,
상기 식각층을 식각하는 단계를 더 포함하는, 피쳐 패터닝 방법.The method according to claim 1,
Further comprising the step of etching said etching layer. 제 1 항 또는 제 2 항에 있어서,
상기 유기 마스크층, 상기 실리콘-함유 마스크층, 및 상기 패터닝된 마스크층을 제거하는 단계를 더 포함하는, 피쳐 패터닝 방법.3. The method according to claim 1 or 2,
And removing the organic mask layer, the silicon-containing mask layer, and the patterned mask layer. 제 1 항 또는 제 2 항에 있어서,
상기 폴리머를 증착하는 단계는, 적어도 2 사이클의 측벽 형성 프로세스를 포함하며, 각 사이클은 폴리머 증착 페이즈 및 폴리머 측벽 형상화 페이즈를 포함하는, 피쳐 패터닝 방법.3. The method according to claim 1 or 2,
Wherein depositing the polymer comprises at least two cycles of sidewall forming processes, each cycle comprising a polymer deposition phase and a polymer side wall shaping phase. 제 4 항에 있어서,
상기 폴리머 증착 페이즈는,
폴리머 증착 가스를 제공하는 단계;
상기 폴리머 증착 가스로부터 플라즈마를 형성하는 단계; 및
상기 폴리머 증착 가스의 플로우를 정지시키는 단계를 포함하며,
여기서 온도는 100℃ 미만인, 피쳐 패터닝 방법.5. The method of claim 4,
The polymer deposition phase may comprise:
Providing a polymer deposition gas;
Forming a plasma from the polymer deposition gas; And
And stopping the flow of the polymer deposition gas,
Wherein the temperature is less than < RTI ID = 0.0 > 100 C. < / RTI > 제 5 항에 있어서,
상기 폴리머 측벽 형상화 페이즈는,
상기 폴리머 증착 가스와 상이한 프로파일 형상화 가스를 제공하는 단계;
상기 프로파일 형상화 가스로부터 플라즈마를 형성하는 단계; 및
상기 프로파일 형상화 가스의 플로우를 정지시키는 단계를 포함하며,
여기서 온도는 100℃ 미만인, 피쳐 패터닝 방법.6. The method of claim 5,
The polymer side wall shaping phase comprises:
Providing a profile shaping gas different from the polymer deposition gas;
Forming a plasma from the profiled gas; And
And stopping the flow of the profile shaping gas,
Wherein the temperature is less than < RTI ID = 0.0 > 100 C. < / RTI > 제 1 항 또는 제 2 항에 있어서,
상기 폴리머는 저온 폴리머인, 피쳐 패터닝 방법.3. The method according to claim 1 or 2,
Wherein the polymer is a low temperature polymer. 제 1 항 또는 제 2 항에 있어서,
상기 실리콘-함유 필름은 저온 실리콘 재료인, 피쳐 패터닝 방법.3. The method according to claim 1 or 2,
Wherein the silicon-containing film is a low-temperature silicon material. 제 1 항 또는 제 2 항에 있어서,
상기 실리콘-함유 필름을 증착하는 단계는, SOG 프로세스를 더 포함하며,
여기서 온도는 100℃ 미만인, 피쳐 패터닝 방법.3. The method according to claim 1 or 2,
The step of depositing the silicon-containing film further comprises an SOG process,
Wherein the temperature is less than < RTI ID = 0.0 > 100 C. < / RTI > 제 1 항 또는 제 2 항에 있어서,
상기 패터닝된 마스크층은 포토레지스트 마스크이며,
상기 패터닝된 마스크층을 형성하는 단계는, 상기 포토레지스트 마스크에서의 패터닝된 피쳐를 트리밍하는 단계를 더 포함하는, 피쳐 패터닝 방법.3. The method according to claim 1 or 2,
Wherein the patterned mask layer is a photoresist mask,
Wherein forming the patterned mask layer further comprises: trimming a patterned feature in the photoresist mask. 제 1 항 또는 제 2 항에 있어서,
상기 실리콘-함유 마스크층 상에 반사방지 코팅 (ARC) 층을 형성하는 단계를 더 포함하는, 피쳐 패터닝 방법.3. The method according to claim 1 or 2,
Further comprising forming an anti-reflective coating (ARC) layer on the silicon-containing mask layer. 제 1 항 또는 제 2 항에 있어서,
상기 실리콘-함유 필름 및 상기 실리콘-함유 마스크층은 스핀 온 글라스 (spin on glass) 필름인, 피쳐 패터닝 방법.3. The method according to claim 1 or 2,
Wherein the silicon-containing film and the silicon-containing mask layer are spin on glass films. 제 1 항 또는 제 2 항에 있어서,
상기 식각층 상에 무기 마스크층을 형성하는 단계를 더 포함하는, 피쳐 패터닝 방법.
3. The method according to claim 1 or 2,
And forming an inorganic mask layer on the etching layer.
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