KR20160030925A

KR20160030925A - Semiconductor device, semiconductor system having the same, and programming method of resistive memory cell

Info

Publication number: KR20160030925A
Application number: KR1020160027275A
Authority: KR
Inventors: 김호정; 강상범; 박철우; 최현호; 안승언; 이정민
Original assignee: 삼성전자주식회사
Priority date: 2016-03-07
Filing date: 2016-03-07
Publication date: 2016-03-21

Abstract

Disclosed are a semiconductor device, a semiconductor system including the same, and a method for programming a resistive memory cell which can increase a programming speed. The method for programming a resistive memory cell comprises the following steps: writing a first bit of data stored in a memory cell based on first reference resistance; and writing a second bit of the data based on second reference resistance.

Description

BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, a semiconductor system including the same, and a programming method of a resistive memory cell.

본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 프로그램을 빠르게 할 수 있는 반도체 장치, 이를 포함하는 반도체 시스템, 및 저항성 메모리 셀의 프로그램 방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a semiconductor device capable of performing a program quickly, a semiconductor system including the semiconductor device, and a method of programming a resistive memory cell.

메모리는 휘발성 메모리와 불휘발성 메모리로 분류된다. DRAM과 SRAM은 휘발성 메모리이고, 플래시 메모리, 저항성 메모리, 및 상 변화 메모리는 불휘발성 메모리이다. 저항성 메모리(resistive memory)는 데이터의 한 비트 또는 그 이상의 비트들을 저장하기 위하여 메모리 소자의 저항값을 이용한다.Memory is classified into volatile memory and nonvolatile memory. DRAM and SRAM are volatile memory, flash memory, resistive memory, and phase change memory are nonvolatile memory. A resistive memory utilizes the resistance value of a memory element to store one or more bits of data.

따라서, 본 발명이 이루고자 하는 기술적 과제는 프로그램을 빠르게 할 수 있는 반도체 장치, 이를 포함하는 반도체 시스템, 및 저항성 메모리 셀의 프로그램 방법을 제공하는 것이다.SUMMARY OF THE INVENTION Accordingly, the present invention is directed to a semiconductor device, a semiconductor system including the same, and a method of programming a resistive memory cell.

상기 기술적 과제를 해결하기 위한 반도체 장치의 프로그램 방법은, 제1 기준 저항값에 기초하여 메모리 셀에 저장되는 데이터의 제1 비트를 기입하는 단계; 및 제2 기준 저항값에 기초하여 상기 데이터의 제2 비트를 기입하는 단계를 포함할 수 있다.According to another aspect of the present invention, there is provided a method of programming a semiconductor device, comprising: writing a first bit of data stored in a memory cell based on a first reference resistance value; And writing a second bit of the data based on a second reference resistance value.

상기 제2 기준 저항값은 상기 제1 기준 저항값보다 크거나 작을 수 있다.The second reference resistance value may be larger or smaller than the first reference resistance value.

상기 제1 비트는 상기 데이터의 상위비트이고, 상기 제2 비트는 상기 데이터의 하위비트일 수 있다.The first bit may be the upper bit of the data, and the second bit may be the lower bit of the data.

상기 제1 비트는 제1 및 제2 저항 산포에 기초하여 기입되고, 상기 제2 비트는 제3 내지 제6 저항 산포에 기초하여 기입되며, 상기 제1 및 제2 저항 산포는 상기 제1 기준 저항값을 기준으로 좌우로 배치되고, 상기 제3 저항 산포는 상기 제1 저항 산포의 최소값을 포함하고, 상기 제4 저항 산포는 상기 제1 저항 산포의 최대값을 포함하고, 상기 제5 저항 산포는 상기 제2 저항 산포의 최소값을 포함하고, 상기 제6 저항 산포는 상기 제2 저항 산포의 최대값을 포함할 수 있다.Wherein the first bit is written based on the first and second resistor spreads and the second bit is written based on the third to sixth resistor spreads, Wherein the third resistor spread comprises a minimum value of the first resistor spread, the fourth resistor spread includes a maximum value of the first resistor spread, and the fifth resistor spread And the sixth resistor spread may include a maximum value of the second resistor spread.

상기 제1 비트는 제1 및 제2 저항 산포에 기초하여 기입되고, 상기 제2 비트는 상기 제1 및 제2 저항 산포와 제3 및 제4 저항 산포에 기초하여 기입되며, 상기 제3 저항 산포는 제1 저항 산포의 최대값과 상기 제1 기준 저항값 사이에 위치하고, 상기 제4 저항 산포는 상기 제1 기준 저항값과 제2 저항 산포의 최소값 사이에 위치할 수 있다.Wherein the first bit is written based on the first and second resistor spreads and the second bit is written based on the first and second resistor spreads and the third and fourth resistor spreads, May be located between a maximum value of the first resistance spread and the first reference resistance value and the fourth resistor spread may be between the first reference resistance value and the minimum value of the second resistance spread.

상기 제1 비트는 제1 및 제2 저항 산포에 기초하여 기입되고, 상기 제2 비트는 상기 제1 및 제2 저항 산포와 제3 및 제4 저항 산포에 기초하여 기입되며, 상기 제1 및 제2 저항 산포는 상기 제1 기준 저항값을 기준으로 좌우로 배치되고, 상기 제3 저항 산포의 최대값은 상기 제1 저항 산포의 최소값보다 작고, 상기 제4 저항 산포의 최소값은 상기 제2 저항 산포의 최대값보다 클 수 있다.Wherein the first bit is written based on the first and second resistor spreads and the second bit is written based on the first and second resistor spreads and the third and fourth resistor spreads, 2 resistance spread is placed laterally with respect to the first reference resistance value, the maximum value of the third resistance spread is less than the minimum value of the first resistance spread, and the minimum value of the fourth resistance spread is less than the second resistance spread May be greater than the maximum value of < RTI ID =

상기 제1 비트는 제1 및 제2 저항 산포에 기초하여 기입되고, 상기 제2 비트는 상기 제1 및 제2 저항 산포와 제3 및 제4 저항 산포에 기초하여 기입되며, 상기 제1 및 제2 저항 산포는 상기 제1 기준 저항값을 기준으로 좌우로 배치되고, 상기 제3 저항 산포의 최소값은 상기 제1 저항 산포의 최대값보다 크고 상기 제1 기준 저항값 보다 작으며, 상기 제4 저항 산포의 최소값은 상기 제2 저항 산포의 최대값보다 클 수 있다.Wherein the first bit is written based on the first and second resistor spreads and the second bit is written based on the first and second resistor spreads and the third and fourth resistor spreads, Wherein the second resistance scatter is disposed laterally with respect to the first reference resistance value, the minimum value of the third resistance scatter is larger than the maximum value of the first resistance scatter and smaller than the first reference resistance value, The minimum value of the scattering may be larger than the maximum value of the second resistance scattering.

상기 제1 비트는 제1 및 제2 저항 산포에 기초하여 기입되고, 상기 제2 비트는 상기 제1 및 제2 저항 산포와 제3 및 제4 저항 산포에 기초하여 기입되며, 상기 제1 및 제2 저항 산포는 상기 제1 기준 저항값을 기준으로 좌우로 배치되고, 상기 제3 저항 산포의 최대값은 상기 제1 저항 산포의 최소값보다 작고, 상기 제4 저항 산포는 상기 제1 기준 저항값과 상기 제2 저항 산포의 최소값 사이에 위치할 수 있다.Wherein the first bit is written based on the first and second resistor spreads and the second bit is written based on the first and second resistor spreads and the third and fourth resistor spreads, Wherein the first resistance value and the second resistance value are set to the left and to the right based on the first reference resistance value and the maximum value of the third resistance value is smaller than the minimum value of the first resistance value, And may be located between a minimum value of the second resistance spread.

상기 메모리 셀의 상기 프로그램 방법은, 상기 제1 비트를 기입하는 단계 후에, 제1 검증전압을 이용하여 상기 제1 비트의 기입검증을 수행하는 단계를 더 포함할 수 있다.The programming method of the memory cell may further comprise, after the step of writing the first bit, performing a write verify of the first bit using a first verify voltage.

상기 메모리 셀의 상기 프로그램 방법은, 상기 제2 비트를 기입하는 단계 후에, 제2 검증전압을 이용하여 상기 제2 비트의 기입검증을 수행하는 단계를 더 포함할 수 있다.The programming method of the memory cell may further comprise performing a write verify of the second bit using a second verify voltage after the writing of the second bit.

상기 제1 비트를 기입하는 단계는, 상기 제1 비트의 값을 제1 논리레벨로 기입하는 갖는 경우 상기 메모리 셀의 저항값을 상기 제1 기준 저항값보다 작게하고, 상기 제1 비트의 값을 제2 논리레벨로 기입하는 경우 상기 메모리 셀의 저항값을 상기 제1 기준 저항값보다 크게할 수 있다.The step of writing the first bit may include setting the resistance value of the memory cell to be smaller than the first reference resistance value and the value of the first bit to be smaller than the first reference resistance value, When writing to the second logic level, the resistance value of the memory cell can be made larger than the first reference resistance value.

상기 제2 비트를 기입하는 단계는, 상기 제2 비트의 값을 상기 제1 논리레벨로 기입하는 경우 상기 메모리 셀의 저항값을 상기 제2 기준 저항값보다 작고 상기 제1 기준저항보다 작게하고, 상기 제2 비트의 값을 상기 제2 논리레벨로 기입하는 경우 상기 메모리셀의 상기 저항값을 상기 제2 기준저항보다 크게할 수 있다.Wherein the step of writing the second bit sets the resistance value of the memory cell to be smaller than the second reference resistance value and smaller than the first reference resistance value when the value of the second bit is written to the first logic level, When the value of the second bit is written to the second logic level, the resistance value of the memory cell may be made larger than the second reference resistance.

상기 메모리 셀은 각각이 상기 제1 비트 및 상기 제2 비트로 구성되는 제1 내지 제4 데이터 중에서 어느 하나의 데이터를 저장하며, 상기 제1 내지 제4 데이터 각각의 저항 산포는 순차적으로 증가하는 순으로 위치하고, 상기 제1 내지 제4 데이터는 다음의 표 1에서 제1 케이스 내지 제8 케이스 중에서 어느 하나의 케이스의 데이터와 상응할 수 있다.Wherein the memory cell stores any one of first to fourth data each of which is composed of the first bit and the second bit, and wherein the resistance spread of each of the first to fourth data is sequentially increased And the first to fourth data may correspond to data of any one of the first to eighth cases in Table 1 below.

제1 데이터The first data 제2 데이터The second data 제3 데이터Third Data 제4 데이터Fourth data 제1 케이스The first case 0000 1010 0101 1111 제2 케이스The second case 1010 0000 0101 1111 제3 케이스Third case 0000 1010 1111 0101 제4 케이스The fourth case 1010 0000 1111 0101 제5 케이스The fifth case 0101 1111 0000 1010 제6 케이스The sixth case 1111 0101 0000 1010 제7 케이스7th case 0101 1111 1010 0000 제8 케이스8th case 1111 0101 1010 0000

상기 반도체 장치의 프로그램 방법은, 제3 기준 저항값에 기초하여 상기 메모리 셀에 저장되는 데이터의 제3 비트를 기입하는 단계를 더 포함하며, 상기 제3 기준 저항값은 상기 제1 기준 저항값 또는 상기 제2 기준 저항값보다 크거나 작을 수 있다.The programming method of the semiconductor device further comprises the step of writing a third bit of data stored in the memory cell based on a third reference resistance value, And may be larger or smaller than the second reference resistance value.

상기 제1 비트는 상기 데이터의 최상위 비트이고, 상기 제3 비트는 최하위비트일 수 있고, 상기 메모리 셀은, 저항성 메모리 셀일 수 있다.The first bit may be the most significant bit of the data, the third bit may be the least significant bit, and the memory cell may be a resistive memory cell.

상기 기술적 과제를 해결하기 위한 반도체 장치는, 적어도 하나의 메모리 셀을 포함하는 메모리 셀 어레이; 및 제1 기준 저항값에 기초하여 상기 적어도 하나의 메모리 셀에 저장되는 데이터의 제1 비트를 기입하고, 제2 기준 저항값에 기초하여 상기 데이터의 제2 비트를 기입하는 기입회로를 포함할 수 있다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a memory cell array including at least one memory cell; And a write circuit that writes a first bit of data stored in the at least one memory cell based on a first reference resistance value and writes a second bit of the data based on a second reference resistance value have.

상기 기입회로는, 제1 및 제2 저항 산포에 기초하여 상기 제1 비트를 기입하고, 제3 내지 제6 저항 산포에 기초하여 상기 제2 비트를 기입하며, 상기 제1 및 제2 저항 산포는 상기 제1 기준 저항값을 기준으로 좌우로 배치되고, 상기 제3 저항 산포는 상기 제1 저항 산포의 최소값을 포함하고, 상기 제4 저항 산포는 상기 제1 저항 산포의 최대값을 포함하고, 상기 제5 저항 산포는 상기 제2 저항 산포의 최소값을 포함하고, 상기 제6 저항 산포는 상기 제2 저항 산포의 최대값을 포함할 수 있다.Wherein the write circuit writes the first bit based on the first and second resistor spreads and writes the second bit based on the third through sixth resistor spreads and the first and second resistor spreads Wherein the third resistance spectrum includes a minimum value of the first resistance spectrum and the fourth resistance spectrum includes a maximum value of the first resistance spectrum, The fifth resistor spread may include a minimum value of the second resistor spread, and the sixth resistor spread may include a maximum value of the second resistor spread.

상기 기입회로는, 제1 및 제2 저항 산포에 기초하여 상기 제1 비트를 기입하고, 상기 제1 및 제2 저항 산포와 제3 및 제4 저항 산포에 기초하여 상기 제2 비트를 기입하며, 상기 제3 저항 산포는 제1 저항 산포의 최대값과 상기 제1 기준 저항값 사이에 위치하고, 상기 제4 저항 산포는 상기 제1 기준 저항값과 제2 저항 산포의 최소값 사이에 위치할 수 있다.Wherein the write circuit writes the first bit based on the first and second resistor spreads and writes the second bit based on the first and second resistor spreads and the third and fourth resistor spreads, The third resistor spread may be located between a maximum value of the first resistor spread and the first reference resistor value and the fourth resistor spread may be between the first reference resistor value and the minimum value of the second resistor spread.

상기 기입회로는, 제1 및 제2 저항 산포에 기초하여 상기 제1 비트를 기입하고, 상기 제1 및 제2 저항 산포와 제3 및 제4 저항 산포에 기초하여 상기 제2 비트를 기입하며, 상기 제1 및 제2 저항 산포는 상기 제1 기준 저항값을 기준으로 좌우로 배치되고, 상기 제3 저항 산포의 최대값은 상기 제1 저항 산포의 최소값보다 작고, 상기 제4 저항 산포의 최소값은 상기 제2 저항 산포의 최대값보다 클 수 있다.Wherein the write circuit writes the first bit based on the first and second resistor spreads and writes the second bit based on the first and second resistor spreads and the third and fourth resistor spreads, Wherein the first and second resistance spreads are positioned laterally with respect to the first reference resistance value, the maximum value of the third resistance spread is smaller than the minimum value of the first resistance spread, and the minimum value of the fourth resistance spread is May be greater than the maximum value of the second resistor spread.

상기 기입회로는, 제1 및 제2 저항 산포에 기초하여 상기 제1 비트를 기입하고, 상기 제1 및 제2 저항 산포와 제3 및 제4 저항 산포에 기초하여 상기 제2 비트를 기입하며, 상기 제1 및 제2 저항 산포는 상기 제1 기준 저항값을 기준으로 좌우로 배치되고, 상기 제3 저항 산포의 최소값은 상기 제1 저항 산포의 최대값보다 크고 상기 제1 기준 저항값 보다 작으며, 상기 제4 저항 산포의 최소값은 상기 제2 저항 산포의 최대값보다 클 수 있다.Wherein the write circuit writes the first bit based on the first and second resistor spreads and writes the second bit based on the first and second resistor spreads and the third and fourth resistor spreads, Wherein the first and second resistance spreads are disposed laterally with respect to the first reference resistance value and the minimum value of the third resistance spread is greater than a maximum value of the first resistance spread and smaller than the first reference resistance value , The minimum value of the fourth resistor spread may be greater than the maximum value of the second resistor spread.

상기 기입회로는, 제1 및 제2 저항 산포에 기초하여 상기 제1 비트를 기입하고, 상기 제1 및 제2 저항 산포와 제3 및 제4 저항 산포에 기초하여 상기 제2 비트를 기입하며, 상기 제1 및 제2 저항 산포는 상기 제1 기준 저항값을 기준으로 좌우로 배치되고, 상기 제3 저항 산포의 최대값은 상기 제1 저항 산포의 최소값보다 작고, 상기 제4 저항 산포는 상기 제1 기준 저항값과 상기 제2 저항 산포의 최소값 사이에 위치할 수 있다.Wherein the write circuit writes the first bit based on the first and second resistor spreads and writes the second bit based on the first and second resistor spreads and the third and fourth resistor spreads, Wherein the first and second resistance spreads are disposed laterally with respect to the first reference resistance value, the maximum value of the third resistance spread is smaller than the minimum value of the first resistance spread, 1 < / RTI > reference resistance value and the minimum value of the second resistance spread.

상기 반도체 메모리 장치는, 상기 기입회로의 상기 제1 비트의 기입이 끝난후에, 제1 검증전압을 이용하여 상기 제1 비트의 기입검증을 수행하는 독출회로를 더 포함할 수 있다.The semiconductor memory device may further include a read circuit which performs a write verify of the first bit by using a first verify voltage after writing of the first bit of the write circuit is completed.

상기 반도체 시스템은 상기 반도체 장치와 상기 프로세서에 동작 전원을 공급하기 위한 배터리를 더 포함할 수 있으며, 상기 반도체 시스템은 상기 프로세서와 접속된 무선 인터페이스를 더 포함할 수 있다.The semiconductor system may further include a battery for supplying operating power to the semiconductor device and the processor, and the semiconductor system may further include a wireless interface connected to the processor.

상기 반도체 시스템은 상기 프로세서와 접속된 입/출력 (I/O) 인터페이스를 더 포함할 수 있으며, 상기 반도체 시스템은 상기 프로세서와 접속된 이미지 센서를 더 포함할 수 있다.The semiconductor system may further include an input / output (I / O) interface connected to the processor, and the semiconductor system may further include an image sensor connected to the processor.

본 발명의 실시 예에 따른 반도체 장치, 이를 포함하는 반도체 시스템, 및 저항성 메모리 셀의 프로그램 방법은 프로그램을 빠르게 할 수 있는 효과가 있다.The semiconductor device, the semiconductor system including the semiconductor device, and the method for programming the resistive memory cell according to the embodiments of the present invention have the effect of speeding up the program.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 개념적인 블록도를 나타낸다.
도 2는 도 1에 도시된 메모리 셀블록의 회로도이다.
도 3은 도 2의 "W" 부분에 대한 상세 회로도이다.
도 4는 본 발명의 제1 실시 예에 따른 메모리 셀의 프로그램을 위한 저항 산포도이다.
도 5는 도 4의 저항 산포도에 기초하여 메모리 셀이 프로그램되는 과정을 설명하기 위한 도면이다.
도 6은 본 발명의 제2 실시 예에 따른 메모리 셀의 프로그램을 위한 저항 산포도이다.
도 7은 도 6의 저항 산포도에 기초하여 메모리 셀이 프로그램되는 과정을 설명하기 위한 도면이다.
도 8은 본 발명의 제3 실시 예에 따른 메모리 셀의 프로그램을 위한 저항 산포도이다.
도 9는 도 8의 저항 산포도에 기초하여 메모리 셀이 프로그램되는 과정을 설명하기 위한 도면이다.
도 10은 본 발명의 제4 실시 예에 따른 메모리 셀의 프로그램을 위한 저항 산포도이다.
도 11은 도 10의 저항 산포도에 기초하여 메모리 셀이 프로그램되는 과정을 설명하기 위한 도면이다.
도 12는 본 발명의 제5 실시 예에 따른 메모리 셀의 프로그램을 위한 저항 산포도이다.
도 13은 도 12의 저항 산포도에 기초하여 메모리 셀이 프로그램되는 과정을 설명하기 위한 도면이다.
도 14는 본 발명의 실시 예에 따른 메모리 셀에 기입될 수 있는 데이터의 케이스를 나타낸다.
도 15는 본 발명의 제7 실시 예에 따른 메모리 셀의 프로그램을 위한 저항 산포도이다.
도 16은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 반도체 시스템의 개략적인 블록 도를 나타낸다.
도 17은 본 발명의 실시 예에 따른 반도체 장치의 프로그램 방법을 설명하기 위한 흐름도이다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In order to more fully understand the drawings recited in the detailed description of the present invention, a detailed description of each drawing is provided.
1 shows a conceptual block diagram of a semiconductor device according to an embodiment of the present invention.
2 is a circuit diagram of the memory cell block shown in FIG.
3 is a detailed circuit diagram of the "W" portion of FIG.
4 is a resistance dispersion diagram for a program of a memory cell according to the first embodiment of the present invention.
5 is a diagram for explaining a process of programming a memory cell based on the resistance dispersion diagram of FIG.
6 is a resistance dispersion diagram for a program of a memory cell according to a second embodiment of the present invention.
FIG. 7 is a diagram for explaining a process of programming a memory cell based on the resistance dispersion diagram of FIG. 6. FIG.
8 is a resistance dispersion diagram for a program of a memory cell according to the third embodiment of the present invention.
9 is a diagram for explaining a process of programming a memory cell based on the resistance dispersion diagram of FIG.
10 is a resistance dispersion diagram for a program of a memory cell according to the fourth embodiment of the present invention.
11 is a diagram for explaining a process of programming a memory cell based on the resistance dispersion diagram of FIG.
12 is a resistance dispersion diagram for a program of a memory cell according to the fifth embodiment of the present invention.
FIG. 13 is a diagram for explaining a process of programming a memory cell based on the resistance dispersion diagram of FIG. 12; FIG.
14 shows a case of data that can be written to a memory cell according to an embodiment of the present invention.
15 is a resistance dispersion diagram for a program of a memory cell according to the seventh embodiment of the present invention.
16 shows a schematic block diagram of a semiconductor system including a semiconductor device according to an embodiment of the present invention.
17 is a flowchart for explaining a programming method of a semiconductor device according to an embodiment of the present invention.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, operational advantages of the present invention, and objects achieved by the practice of the present invention, reference should be made to the accompanying drawings and the accompanying drawings which illustrate preferred embodiments of the present invention.

본 명세서에 있어서 어느 하나의 구성요소가 다른 구성요소로 데이터를 '전송'하는 경우에는 상기 구성요소는 상기 다른 구성요소로 직접 상기 데이터를 전송할 수도 있고, 적어도 하나의 또 다른 구성요소를 통하여 상기 데이터를 상기 다른 구성요소로 전송할 수도 있는 것을 의미한다. In the present specification, when one component 'transmits' data to another component, the component may transmit the data directly to the other component, or may transmit the data through at least one other component To the other component.

반대로 어느 하나의 구성요소가 다른 구성요소로 데이터를 '직접 전송'하는 경우에는 상기 구성요소에서 다른 구성요소를 통하지 않고 상기 다른 구성요소로 상기 데이터가 전송되는 것을 의미한다.Conversely, when one element 'directly transmits' data to another element, it means that the data is transmitted to the other element without passing through another element in the element.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, the present invention will be described in detail with reference to the preferred embodiments of the present invention with reference to the accompanying drawings. Like reference symbols in the drawings denote like elements.

도 1은 본 발명의 실시 예에 따른 반도체 장치의 개념적인 블록도를 나타내고, 도 2는 도 1에 도시된 메모리 셀블록의 회로도이고, 도 3은 도 2의 "W" 부분에 대한 상세 회로도이다.1 is a schematic block diagram of a semiconductor device according to an embodiment of the present invention, FIG. 2 is a circuit diagram of the memory cell block shown in FIG. 1, and FIG. 3 is a detailed circuit diagram of the "W" .

도 1 내지 도 3을 참조하면, 반도체 장치(10)는 메모리 셀 블록(12), 메인 컬럼 디코더(14), 메인 로우 디코더(16), 주변회로(18), 및 내부 제어회로(20), I/O 버퍼(22), 어드레스 레지스터(24), 스테이터스 레지스터(26), 데이터 버스(28), 고전압 발생부(30), 및 외부콘트롤러(32)를 포함할 수 있다.1 to 3, a semiconductor device 10 includes a memory cell block 12, a main column decoder 14, a main row decoder 16, a peripheral circuit 18, and an internal control circuit 20, And may include an I / O buffer 22, an address register 24, a status register 26, a data bus 28, a high voltage generating section 30, and an external controller 32.

이때, 메인 로우 디코더(16) 및 메인 컬럼 디코더(14)는 메모리 셀 블록(12) 내에 위치할 수 있으며, 외부콘트롤러(32)를 제외한 반도체 장치(10)는 하나의 메모리 칩으로 구현될 수 있다.At this time, the main row decoder 16 and the main column decoder 14 may be located in the memory cell block 12, and the semiconductor device 10 excluding the external controller 32 may be implemented as one memory chip .

메모리 셀 블록(12)은 도 2와 같이 적어도 하나의 메모리 셀 어레이(40), 적어도 하나의 로우 디코더(41), 적어도 하나의 컬럼 디코더(43), 적어도 하나의 기입/ 독출 회로(56)를 포함할 수 있다.The memory cell block 12 includes at least one memory cell array 40, at least one row decoder 41, at least one column decoder 43, at least one write / read circuit 56, .

메모리 셀 어레이(40)는 다수의 비트 라인들(BLi, i는 자연수), 다수의 워드 라인들(WLj, j는 자연수), 및 다수의 저항성 메모리 셀들(50)을 포함할 수 있다.The memory cell array 40 may include a plurality of bit lines (BLi, i is a natural number), a plurality of word lines (WLj, j is a natural number), and a plurality of resistive memory cells 50.

다수의 저항성 메모리 셀들(50) 각각은 데이터의 한 비트 또는 그 이상의 비트들을 저장하기 위하여 저항성 메모리 소자(51)의 저항값을 이용할 수 있다.Each of the plurality of resistive memory cells 50 may utilize the resistance value of the resistive memory element 51 to store one or more bits of data.

예컨대, 고 저항값을 갖도록 프로그램된 저항성 메모리 소자(51)는 논리 "1" 데이터 비트 값을 표현할 수 있고, 저 저항값을 갖도록 프로그램된 저항성 메모리 소자(51)는 논리 "0" 데이터 비트 값을 표현할 수 있다.For example, a resistive memory element 51 programmed to have a high resistance value may represent a logical "1" data bit value, and a resistive memory element 51 programmed to have a low resistance value may represent a logical & Can be expressed.

다수의 저항성 메모리 셀들(50) 각각은 저항성 메모리 소자(51), 및 저항성 메모리 소자(51)에 흐르는 전류를 제어하기 위한 액세스 장치(access device, 53)를 포함할 수 있다. 구현 예들에 따라, 저항성 메모리 소자(51)는 메모리 셀, 또는 메모리 물질(memory material)이라고도 불린다.Each of the plurality of resistive memory cells 50 may include a resistive memory element 51 and an access device 53 for controlling the current flowing through the resistive memory element 51. [ According to embodiments, the resistive memory element 51 is also referred to as a memory cell, or memory material.

또한, 다수의 저항성 메모리 셀들(50) 각각은 PRAM(Phase Change Random Access Memory)으로 구현될 수 있다. 따라서, PCRAM 또는 OUM(Ovonic Unified Memory)이라고도 불리는 PRAM은 저항성 메모리 소자(51)를 위하여 위상 변화 물질, 예컨대 켈코제나이드 합금(Chalcogenide alloy)을 사용할 수 있다. 이 경우, 저항성 메모리 소자(51)는 켈코제나이드 소자라고도 불린다.In addition, each of the plurality of resistive memory cells 50 may be implemented as a PRAM (Phase Change Random Access Memory). Thus, a PRAM, also referred to as PCRAM or OUM (Ovonic Unified Memory), may use a phase change material, such as a chalcogenide alloy, for the resistive memory element 51. [ In this case, the resistive memory element 51 is also called a kelogenide element.

또한, 저항성 메모리 소자(51)는 결정 상태(crystalline state) 또는 비정질 상태(amorphous state)에 따라 서로 다른 저항값을 갖는 상 변화 물질로서 구현될 수 있다.In addition, the resistive memory element 51 may be implemented as a phase change material having different resistance values depending on a crystalline state or an amorphous state.

예컨대, 상 변화 물질은 두 개의 원소들을 화합한 물질, 예컨대 GaSb, Insb, Inse, Sb₂Te₃, 또는 GeTe일 수 있고, 세 개의 원소들을 화합한 물질, 예컨대 GeSbTe, GaSeTe, InSeTe, SnSb₂Te₄, 또는 InSbGe일 수 있고, 네 개의 원소들을 화합한 물질, 예컨대 AgInSbTe, (GnSn)SbTe, GeSb(SeTe), 또는 Te₈₁Ge₁₅Sb₂S₂일 수 있다.For example, the phase change material is a compound of two elements material, such as GaSb, Insb, Inse, Sb ₂ Te _3, or may be a GeTe, the unity of the three element material, such as GeSbTe, GaSeTe, InSeTe, SnSb ₂ Te ₄ , or InSbGe and may be a material that combines four elements, such as AgInSbTe, (GnSn) SbTe, GeSb (SeTe), or Te ₈₁ Ge ₁₅ Sb ₂ S ₂ .

격리 장치(isolation device)라고도 불리는 액세스 장치(53)는 다이오드-타입, MOSFET-타입, 또는 BJT-타입으로 구현될 수 있다. 본 명세서에서는 설명의 편의를 위하여 다이오드-타입의 액세스 장치(53)를 도시하나, 본 발명의 개념에 따른 실시 예가 다이오드-타입에 한정되는 것은 아니다.The access device 53, also referred to as an isolation device, may be implemented as a diode-type, MOSFET-type, or BJT-type. Although a diode-type access device 53 is shown in the present specification for convenience of explanation, the embodiment according to the concept of the present invention is not limited to the diode-type.

로우 디코더(41)는 메인 로우 디코더(16)로부터 출력된 로우 어드레스를 디코딩하여 다수의 워드 라인들(WLj) 중에서 적어도 하나의 워드 라인(또는, 행)을 선택할 수 있다. The row decoder 41 may decode the row address output from the main row decoder 16 to select at least one word line (or row) among the plurality of word lines WLj.

컬럼 디코더(43)는 메인 컬럼 디코더(14)로부터 출력된 컬럼 어드레스를 디코딩하여 다수의 비트 라인들(BLi) 중에서 적어도 하나의 비트 라인(또는, 컬럼)을 선택할 수 있다.The column decoder 43 can decode the column address output from the main column decoder 14 to select at least one bit line (or column) among the plurality of bit lines BLi.

기입/ 독출 회로(56)는 저항성 메모리 셀(50)에 데이터를 기입하거나, 상기 저항성 메모리 셀(50)에 저장된 데이터의 검증 독출(verify read), 또는 독출(read)을 할 수 있다.The write / read circuit 56 may write data to the resistive memory cell 50 or verify read or read of the data stored in the resistive memory cell 50.

기입/ 독출 회로(56)는 기입 회로(57)와 독출 회로(60)을 포함할 수 있다. 상기 기입 회로(57)는 제1 기준 저항값(예컨대, 도 4의 (a)의 RD2)에 기초하여 저항성 메모리 셀(50)에 저장되는 데이터의 제1 비트(또는, 제1 LSB 비트)를 기입하고, 제2 기준 저항값(예컨대, 도 4의 (b)의 RD1 또는 RD3)에 기초하여 상기 데이터의 제2 비트(또는, 제2 LSB 비트)를 기입할 수 있다.The write / read circuit 56 may include a write circuit 57 and a read circuit 60. The write circuit 57 writes the first bit (or the first LSB bit) of the data stored in the resistive memory cell 50 on the basis of the first reference resistance value (e.g., RD2 in FIG. 4 (a) And write the second bit (or the second LSB bit) of the data on the basis of the second reference resistance value (e.g., RD1 or RD3 in (b) of FIG. 4).

도 4는 본 발명의 제1 실시 예에 따른 메모리 셀의 프로그램을 위한 저항 산포도이고, 도 5는 도 4의 저항 산포도에 기초하여 메모리 셀이 프로그램되는 과정을 설명하기 위한 도면이다. 도 1 내지 도 4를 참조하면, 기입 회로(57)는 도 4에 도시된 저항 산포도를 이용하여 저항성 메모리 셀(50)에 데이터를 기입할 수 있다.FIG. 4 is a resistivity scatter diagram for a program of a memory cell according to the first embodiment of the present invention, and FIG. 5 is a diagram for explaining a process of programming a memory cell based on the resistance scatter diagram of FIG. Referring to Figs. 1 to 4, the write circuit 57 can write data to the resistive memory cell 50 using the resistance dispersion diagram shown in Fig.

보다 상세하게는, 저항성 메모리 셀(50)에 기입되는 데이터의 비트수가 N(N은 자연수, 예컨대, 2)인 경우, 기입 회로(57)는 제1 및 제2 저항 산포(A 및 B)에 기초하여 제1 비트(또는, LSB)를 먼저 기입하고, 제3 내지 제6 저항 산포(C, D, E, 및 F)에 기초하여 제2 비트(또는, MSB)를 기입할 수 있다.More specifically, when the number of bits of data to be written to the resistive memory cell 50 is N (N is a natural number, for example, 2), the write circuit 57 outputs the first and second resistance distributions A and B (Or MSB) based on the third to sixth resistance distributions C, D, E, and F. In this case, the first bit (or LSB)

기입 회로(57)가 제1 및 제2 저항 산포(A 및 B)에 기초하여 제1 비트(또는, LSB)를 기입한 후, 독출회로(60)는 제1 검증전압(VFY_LSB1) 또는 제2 검증전압(VFY_LSB0)을 이용하여 저항성 메모리 셀(50)에 기입된 데이터의 검증을 수행할 수 있다.After the write circuit 57 writes the first bit (or LSB) based on the first and second resistor spreads A and B, the read circuit 60 outputs the first verify voltage (VFY_LSB1) Verification of the data written to the resistive memory cell 50 can be performed using the two verify voltage VFY_LSB0.

또한, 기입 회로(57)가 제3 내지 제6 저항 산포(C, D, E, 및 F)에 기초하여 제2 비트(또는, MSB)를 기입한 후, 독출회로(60)는 제1 내지 제4 검증전압(VFY1 내지 VFY4)을 이용하여 저항성 메모리 셀(50)에 기입된 데이터의 검증을 수행할 수 있다.Further, after the write circuit 57 writes the second bit (or MSB) based on the third to sixth resistor distributions C, D, E, and F, To verify the data written to the resistive memory cell 50 using the fourth verify voltages VFY1 to VFY4.

이 경우, 제1 비트를 기입할때 이용되는 제1 및 제2 저항 산포(A 및 B)는 도 4의 (a)와 같이 제1 기준 저항값(RD2)을 기준으로 좌우로 배치될 수 있다.In this case, the first and second resistance distributions A and B used when writing the first bit can be arranged laterally with respect to the first reference resistance value RD2 as shown in FIG. 4 (a) .

한편, 제2 비트를 기입할때 이용되는 제3 저항 산포(C) 및 제4 저항 산포(D)는 제2 기준저항(RD1)을 기준으로 좌우로 배치될 수 있으며, 제5 저항 산포(E) 및 제6 저항 산포(F)는 제3 기준저항(RD3)을 기준으로 좌우로 배치될 수 있다.On the other hand, the third resistor spread C and the fourth resistor spread D used for writing the second bit can be arranged laterally with respect to the second reference resistor RD1, and the fifth resistor spread E And the sixth resistor spread F may be disposed laterally with respect to the third reference resistor RD3.

예컨대, 제2 비트를 기입할때 이용되는 제3 저항 산포(C)는 도 4의 (b)와 같이 상기 제1 저항 산포(A)의 최소값을 포함하고, 상기 제4 저항 산포(D)는 상기 제1 저항 산포(A)의 최대값을 포함할 수 있다.For example, the third resistor spread C used when writing the second bit includes the minimum value of the first resistor spread A as shown in Figure 4 (b), and the fourth resistor spread D And may include the maximum value of the first resistor spread (A).

또한, 제5 저항 산포(E)는 제2 저항 산포(B)의 최소값을 포함하고, 상기 제6 저항 산포(F)는 상기 제2 저항 산포(B)의 최대값을 포함할 수 있다.Also, the fifth resistor spread E may include a minimum value of the second resistor spread B, and the sixth resistor spread F may include the maximum value of the second resistor spread B.

즉, 본 발명의 실시 예에 의한 반도체 장치(10)는 제1 비트와 제2 비트의 프로그램을 달리하여 데이터의 프로그램 속도 및 리드(read) 속도를 빠르게 할 수 있고, 상기 제1 비트 및 상기 제2 비트의 프로그램시 도 4의 (a) 및 (b)에서 변동될 수 있는 저항분포(예컨대, 제1 내지 제6 저항 산포에 표시된 점선)을 고려할 필요가 없기 때문에 저항 산포의 마진확보를 크게 할 수 있는 효과가 있다.That is, the semiconductor device 10 according to the embodiment of the present invention can speed up the program speed and read speed of data by differentiating the program of the first bit and the second bit, It is not necessary to consider a resistance distribution (for example, a dotted line indicated by the first to sixth resistor distributions) which can be varied in the programming of two bits in FIGS. 4A and 4B, There is an effect.

또한, 본 발명의 실시 예에 의한 반도체 장치(10)는 데이터 프로그램시 제1 비트와 제2 비트의 프로그램을 달리하므로, 데이터 기입 및 기입 검증에 필요한 횟수를 줄일 수 있는 효과가 있다.Further, the semiconductor device 10 according to the embodiment of the present invention has the effect of reducing the number of times required for data write and write verify, because the program of the first bit and the second bit are different in data programming.

이하, 도 5의 (a)와 같이 저항성 메모리 셀(50)에 저장되는 저항의 산포가 제3 내지 제6 저항 산포(C, D, E, 및 F)와 상응하는 경우, 상기 제3 내지 제6 저항 산포(C, D, E, 및 F)에 상응하는 데이터가 각각 "11", "01", "00", 및 "10" 이라고가정하고, 기입 회로(57)가 수행하는 프로그램 동작에 대하여 상세히 설명하면 다음과 같다.Hereinafter, when the scattering of the resistance stored in the resistive memory cell 50 corresponds to the third to sixth resistance distributions C, D, E, and F as shown in FIG. 5A, It is assumed that the data corresponding to the 6 resistances C, D, E, and F are assumed to be 11, 01, 00, and 10, respectively, and the program operation performed by the write circuit 57 Will be described in detail as follows.

기입 회로(57)는 도 5의 (b)와 같이 저항성 메모리 셀(50)에 저장되는 데이터의 제1 비트가 제1 논리레벨(예컨대, 하이('1')레벨)을 갖는 경우, 상기 저항성 메모리 셀(50)에 저장되는 저항값이 제1 저항 산포(A)에 포함되도록 제어할 수 있다.The write circuit 57 may be configured such that when the first bit of data stored in the resistive memory cell 50 has a first logic level (e.g., a high ('1') level) The resistance value stored in the memory cell 50 can be controlled so as to be included in the first resistor spread A.

이 경우, 독출회로(60)는 제1 검증전압(VFY_LSB1)을 이용하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.In this case, the read circuit 60 can perform the write verify operation for the resistive memory cell 50 using the first verify voltage VFY_LSB1.

또한, 기입 회로(57)는 저항성 메모리 셀(50)에 저장되는 데이터의 제1 비트가 제2 논리레벨(예컨대, 로우('0')레벨)을 갖는 경우, 상기 저항성 메모리 셀(50)에 저장되는 저항값이 제2 저항 산포(B)에 포함되도록 제어할 수 있다.In addition, the write circuit 57 may be configured to apply a predetermined voltage to the resistive memory cell 50 when the first bit of data stored in the resistive memory cell 50 has a second logic level (e.g., a low ('0') level) The resistance value to be stored can be controlled so as to be included in the second resistance spread B.

이 경우, 독출회로(60)는 제2 검증전압(VFY_LSB0)을 이용하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.In this case, the read circuit 60 can perform the write verify operation for the resistive memory cell 50 using the second verify voltage VFY_LSB0.

또한, 저항성 메모리 셀(50)에 제1 비트의 기입이 끝난 경우, 제3 내지 제6 저항 산포(C, D, E, 및 F)에 기초하여 제2 비트(또는, MSB)를 기입할 수 있다.It is also possible to write the second bit (or MSB) based on the third through sixth resistance distributions C, D, E, and F when the first bit is written to the resistive memory cell 50 have.

예컨대, 기입 회로(57)는 도 5의 (c)와 같이 제1 비트가 제1 논리레벨(예컨대, 하이('1')레벨)로 기입된 후, 제2 비트를 제1 논리레벨(예컨대, 하이('1')레벨)로 프로그램하는 경우, 상기 저항성 메모리 셀(50)에 저장되는 저항값이 제3 저항 산포(C)에 포함되도록 제어할 수 있다. 이 경우, 독출회로(60)는 제3 검증전압(VFY1)을 이용하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.For example, the write circuit 57 writes the first bit to a first logic level (e.g., a high ('1') level) and then writes the second bit to a first logic level , The resistance value stored in the resistive memory cell 50 can be controlled to be included in the third resistor scatter C when the program is programmed with a high ('1') level). In this case, the read circuit 60 can perform the write verify operation for the resistive memory cell 50 using the third verify voltage VFYl.

또한, 기입 회로(57)는 제1 비트가 제1 논리레벨(예컨대, 하이('1')레벨)로 기입된 후, 제2 비트를 제2 논리레벨(예컨대, 로우('0')레벨)로 프로그램하는 경우, 상기 저항성 메모리 셀(50)에 저장되는 저항값이 제4 저항 산포(D)에 포함되도록 제어할 수 있다. 이 경우, 독출 회로(60)는 제4 검증전압(VFY2)을 출력하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.The write circuit 57 also writes the second bit to a second logic level (e.g., a low ('0') level) after the first bit is written to a first logic level , The resistance value stored in the resistive memory cell 50 may be controlled so as to be included in the fourth resistance D. In this case, the read circuit 60 may output the fourth verify voltage VFY2 to perform a write verify operation on the resistive memory cell 50. [

또한, 기입 회로(57)는 제1 비트가 제2 논리레벨(예컨대, 로우('0')레벨)로 기입된 후, 제2 비트를 제1 논리레벨(예컨대, 하이('1')레벨)로 프로그램하는 경우, 상기 저항성 메모리 셀(50)에 저장되는 저항값이 제5 저항 산포(E)에 포함되도록 제어할 수 있다. 이 경우, 독출회로(60)는 제5 검증전압(VFY3)을 이용하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.The write circuit 57 also writes the second bit to a first logic level (e.g., a high ('1') level) after the first bit is written to a second logic level , It is possible to control the resistance value stored in the resistive memory cell 50 to be included in the fifth resistor scatter E. In this case, the read circuit 60 can perform the write verify operation for the resistive memory cell 50 using the fifth verify voltage VFY3.

또한, 기입 회로(57)는 제1 비트가 제2 논리레벨(예컨대, 로우('0')레벨)로 기입된 후, 제2 비트를 제2 논리레벨(예컨대, 로우('0')레벨)로 프로그램하는 경우, 상기 저항성 메모리 셀(50)에 저장되는 저항값이 제6 저항 산포(F)에 포함되도록 제어할 수 있다. 이 경우, 독출회로(60)는 제6 검증전압(VFY4)을 이용하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.The write circuit 57 also writes the second bit to a second logic level (e.g., a low ('0') level) after the first bit is written to a second logic level , It is possible to control the resistance value stored in the resistive memory cell 50 to be included in the sixth resistor spread F. [ In this case, the read circuit 60 can perform the write verify operation on the resistive memory cell 50 using the sixth verify voltage VFY4.

도 6은 본 발명의 제2 실시 예에 따른 메모리 셀의 프로그램을 위한 저항 산포도이고, 도 7은 도 6의 저항 산포도에 기초하여 메모리 셀이 프로그램되는 과정을 설명하기 위한 도면이다. 도 1 내지 도 3, 도 6 , 및 도 7을 참조하면, 기입 회로(57)는 도 6에 도시된 저항 산포도를 이용하여 저항성 메모리 셀(50)에 데이터를 기입할 수 있다.FIG. 6 is a resistance dispersion diagram for a program of a memory cell according to a second embodiment of the present invention, and FIG. 7 is a diagram for explaining a process of programming a memory cell based on the resistance dispersion diagram of FIG. Referring to Figs. 1 to 3, 6, and 7, the write circuit 57 can write data to the resistive memory cell 50 using the resistance scatter diagram shown in Fig.

보다 상세하게는, 저항성 메모리 셀(50)에 기입되는 데이터의 비트수가 N(N은 자연수, 예컨대, 2)인 경우, 기입 회로(57)는 제1 기준저항(RD2)에 기초하여 제1 비트(또는, LSB)를 먼저 기입할 수 있다.More specifically, when the number of bits of data written to the resistive memory cell 50 is N (N is a natural number, for example, 2), the write circuit 57 outputs the first bit (Or LSB) can be written first.

예컨대, 기입 회로(57)는 제1 기준저항(RD2)을 기준으로 좌우로 배치되는 제1 저항산포(A) 및 제2 저항산포(B)에 기초하여 제1 비트를 기입할 수 있다.For example, the write circuit 57 can write the first bit based on the first resistor spread A and the second resistor spread B, which are arranged laterally with respect to the first reference resistor RD2.

보다 상세하게는, 기입 회로(57)는 제1 비트가 제1 논리레벨(예컨대, 하이('1') 레벨)을 갖는 경우, 저항성 메모리 셀(50)의 제1 비트에 상응하는 저항 분포가 제1 저항산포(A)를 갖도록 제어할 수 있고, 상기 제1 비트가 제2 논리레벨(예컨대, 로우('0') 레벨)을 갖는 경우, 저항성 메모리 셀(50)의 제1 비트에 상응하는 저항 분포가 제2 저항산포(B)를 갖도록 제어할 수 있다.More specifically, the write circuit 57 has a resistance distribution that corresponds to the first bit of the resistive memory cell 50 when the first bit has a first logic level (e.g., a high ('1') level) The first bit of the resistive memory cell 50 may be controlled to have a first resistance spread A and the first bit of the resistive memory cell 50 may correspond to the first bit of the resistive memory cell 50 if the first bit has a second logic level (e.g., a & Can be controlled to have the second resistance spread (B).

기입 회로(57)가 제1 및 제2 저항 산포(A 및 B)에 기초하여 제1 비트(또는, LSB)를 기입한 후, 독출회로(60)는 제1 검증전압(VFY1) 또는 제2 검증전압(VFY2)을 이용하여 저항성 메모리 셀(50)에 기입된 데이터의 검증을 수행할 수 있다.After the write circuit 57 writes the first bit (or LSB) based on the first and second resistance distributions A and B, the read circuit 60 outputs the first verify voltage VFY1 or the first verify voltage VFY1 2 verification voltage VFY2 may be used to verify the data written to the resistive memory cell 50. [

또한, 기입 회로(57)가 제1 내지 제4 저항 산포(A, B, C, 및 D)에 기초하여 제2 비트(또는, MSB)를 기입한 후, 독출회로(60)는 제1 내지 제4 검증전압(VFY1 내지 VFY4)을 이용하여 저항성 메모리 셀(50)에 기입된 데이터의 검증을 수행할 수 있다.Further, after the write circuit 57 writes the second bit (or MSB) based on the first to fourth resistor spreads A, B, C, and D, To verify the data written to the resistive memory cell 50 using the fourth verify voltages VFY1 to VFY4.

이 경우, 제1 비트를 기입할때 이용되는 제1 및 제2 저항 산포(A 및 B)는 도 6의 (a)와 같이 제1 기준 저항값(RD2)을 기준으로 좌우로 배치될 수 있다.In this case, the first and second resistor spreads A and B used when writing the first bit can be arranged laterally on the basis of the first reference resistance value RD2 as shown in FIG. 6A .

한편, 제2 비트를 기입할때 이용되는 제1 저항 산포(A) 및 제3 저항 산포(C)는 제2 기준저항(RD1)을 기준으로 좌우로 배치될 수 있으며, 제4 저항 산포(D) 및 제3 저항 산포(B)는 제3 기준저항(RD3)을 기준으로 좌우로 배치될 수 있다.On the other hand, the first resistor spread A and the third resistor spread C used when writing the second bit can be arranged laterally with respect to the second reference resistor RD1, and the fourth resistor spread D And the third resistor spread B may be disposed laterally with respect to the third reference resistor RD3.

예컨대, 저항성 메모리 셀(50)에 기입되는 데이터의 제2 비트를 기입할 때 이용되는 제3 저항 산포(C)는 도 6의 (b)와 같이 제1 저항 산포(A)의 최대값과 와 제1 기준 저항값(RD2) 사이에 위치하고, 제4 저항 산포(D)는 제1 기준 저항값(RD2)와 제2 저항 산포(A)의 최소값 사이에 위치할 수 있다.For example, the third resistor spread C used when writing the second bit of data to be written to the resistive memory cell 50 is the sum of the maximum value of the first resistor spread A, The fourth resistor spread D may be located between the first reference resistor value RD2 and the minimum value of the second resistor spread A.

이하, 도 7의 (a)와 같이 저항성 메모리 셀(50)에 저장되는 저항의 산포가 제1 내지 제4 저항 산포(A, B, C, 및 D)에 각각 포함되는 경우, 상기 제1 내지 제4 저항 산포(A, B, C, 및 D)에 상응하는 데이터가 각각 "11", "10", "01", 및 "00" 이라고 가정하고, 기입 회로(57)가 수행하는 프로그램 동작에 대하여 상세히 설명하면 다음과 같다.Hereinafter, when the scattering of the resistance stored in the resistive memory cell 50 is included in the first to fourth resistor distributions A, B, C, and D as shown in FIG. 7A, It is assumed that the data corresponding to the fourth resistance spreads A, B, C, and D are "11", "10", "01", and "00" Will be described in detail as follows.

*기입 회로(57)는 도 7의 (b)와 같이 저항성 메모리 셀(50)에 저장되는 데이터의 제1 비트가 제1 논리레벨(예컨대, 하이('1')레벨)을 갖는 경우, 상기 저항성 메모리 셀(50)에 저장되는 저항값이 제1 저항 산포(A)에 포함되도록 제어할 수 있다.The write circuit 57 is a circuit for writing data in the resistive memory cell 50 when the first bit of the data stored in the resistive memory cell 50 has a first logic level (e.g., a high ('1') level) The resistance value stored in the resistive memory cell 50 can be controlled to be included in the first resistor spread A.

이 경우, 독출회로(60)는 제1 검증전압(VFY1)을 이용하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.In this case, the read circuit 60 can perform the write verify operation on the resistive memory cell 50 using the first verify voltage VFYl.

이 경우, 독출회로(60)는 제2 검증전압(VFY4)을 이용하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.In this case, the read circuit 60 can perform the write verify operation on the resistive memory cell 50 using the second verify voltage VFY4.

또한, 기입 회로(57)는 제1 비트의 기입에 끝난 경우, 제1 내지 제4 저항 산포(A, B, C, 및 D)에 기초하여 제2 비트(또는, MSB)를 기입할 수 있다.Further, the write circuit 57 can write the second bit (or MSB) based on the first to fourth resistor spreads A, B, C, and D when writing of the first bit is finished .

예컨대, 기입 회로(57)는 도 7의 (c)와 같이 제1 비트가 제1 논리레벨(예컨대, 하이('1')레벨)로 기입된 상태에서, 제2 비트를 제1 논리레벨(예컨대, 하이('1')레벨)로 프로그램하는 경우, 상기 저항성 메모리 셀(50)에 저장되는 저항값이 제11 저항 산포(A)에 포함되도록 제어할 수 있다. 이 경우, 독출회로(60)는 제1 검증전압(VFY1)을 이용하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.For example, the write circuit 57 writes the second bit at the first logic level (for example, high level ('1') level) with the first bit written at the first logic level The resistance value stored in the resistive memory cell 50 may be controlled so as to be included in the eleventh resistor current A, for example. In this case, the read circuit 60 can perform the write verify operation on the resistive memory cell 50 using the first verify voltage VFYl.

또한, 기입 회로(57)는 제1 비트가 제1 논리레벨(예컨대, 하이('1')레벨)로 기입된 후, 제2 비트를 제2 논리레벨(예컨대, 로우('0')레벨)로 프로그램하는 경우, 상기 저항성 메모리 셀(50)에 저장되는 저항값이 제3 저항 산포(C)에 포함되도록 제어할 수 있다. 이 경우, 독출회로(60)는 제3 검증전압(VFY2)을 이용하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.The write circuit 57 also writes the second bit to a second logic level (e.g., a low ('0') level) after the first bit is written to a first logic level , It is possible to control the resistance value stored in the resistive memory cell 50 to be included in the third resistor scatter C. In this case, the read circuit 60 can perform the write verify operation for the resistive memory cell 50 using the third verify voltage VFY2.

또한, 기입 회로(57)는 제1 비트가 제2 논리레벨(예컨대, 로우('0')레벨)로 기입된 후, 제2 비트를 제1 논리레벨(예컨대, 하이('1')레벨)로 프로그램하는 경우, 상기 저항성 메모리 셀(50)에 저장되는 저항값이 제3 저항 산포(B)에 포함되도록 제어할 수 있다. 이 경우, 독출회로(60)는 제2 검증전압(VFY4)을 이용하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.The write circuit 57 also writes the second bit to a first logic level (e.g., a high ('1') level) after the first bit is written to a second logic level ), The resistance value stored in the resistive memory cell 50 can be controlled to be included in the third resistor scatter (B). In this case, the read circuit 60 can perform the write verify operation on the resistive memory cell 50 using the second verify voltage VFY4.

또한, 기입 회로(57)는 제1 비트가 제2 논리레벨(예컨대, 로우('0')레벨)로 기입된 후, 제2 비트를 제2 논리레벨(예컨대, 로우('0')레벨)로 프로그램하는 경우, 상기 저항성 메모리 셀(50)에 저장되는 저항값이 제4 저항 산포(D)에 포함되도록 제어할 수 있다. 이 경우, 독출회로(60)는 제4 검증전압(VFY3)을 이용하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.The write circuit 57 also writes the second bit to a second logic level (e.g., a low ('0') level) after the first bit is written to a second logic level , The resistance value stored in the resistive memory cell 50 may be controlled so as to be included in the fourth resistance D. In this case, the read circuit 60 can perform the write verify operation on the resistive memory cell 50 using the fourth verify voltage VFY3.

도 8은 본 발명의 제3 실시 예에 따른 메모리 셀의 프로그램을 위한 저항 산포도이고, 도 9는 도 8의 저항 산포도에 기초하여 메모리 셀이 프로그램되는 과정을 설명하기 위한 도면이다. 도 1 내지 도 3, 도 8 , 및 도 9를 참조하면, 기입 회로(57)는 도 8에 도시된 저항 산포도를 이용하여 저항성 메모리 셀(50)에 데이터를 기입할 수 있다.FIG. 8 is a resistance dispersion diagram for a program of a memory cell according to the third embodiment of the present invention, and FIG. 9 is a diagram for explaining a process of programming a memory cell based on the resistance dispersion diagram of FIG. Referring to Figs. 1 to 3, 8, and 9, the write circuit 57 can write data to the resistive memory cell 50 using the resistance dispersion diagram shown in Fig.

예컨대,for example,

한편, 저항성 메모리 셀(50)에 기입되는 데이터의 제2 비트를 기입할 때 이용되는 제3 저항 산포(C)의 최대값은 도 8의 (b)와 같이 제1 저항 산포(A)의 최소값보다 작고, 상기 제4 저항 산포(D)의 최소값은 상기 제2 저항 산포(B)의 최대값보다 클 수 있다.On the other hand, the maximum value of the third resistor spread C used for writing the second bit of the data written to the resistive memory cell 50 is the minimum value of the first resistor spread A And the minimum value of the fourth resistor spread (D) may be greater than the maximum value of the second resistor spread (B).

이하, 도 9를 참고하여, 저항성 메모리 셀(50)에 저장되는 저항값이 제11 내지 제4 저항 산포(A, B, C,D)에 각각 포함되는 경우 경우, 상기 제1 내지 제4 저항 산포(A, B, C, 및 D)에 상응하는 데이터가 각각 "01", "00", "11", 및 "10" 이라고가정하고(도 9의 (a)), 기입 회로(57)가 수행하는 프로그램 동작에 대하여 상세히 설명하면 다음과 같다.9, when the resistance values stored in the resistive memory cell 50 are included in the 11th to the 4th resistor distributions A, B, C, and D, respectively, (Fig. 9 (a)), the data corresponding to the distributions A, B, C and D are assumed to be "01 "," 00 ", " 11 & Will be described in detail as follows.

기입 회로(57)는 도 9의 (b)와 같이 저항성 메모리 셀(50)에 저장되는 데이터의 제1 비트가 제1 논리레벨(예컨대, 하이('1')레벨)을 갖는 경우, 상기 저항성 메모리 셀(50)에 저장되는 저항값이 제11 저항 산포(A)에 포함되도록 제어할 수 있다.The write circuit 57 may be configured such that when the first bit of data stored in the resistive memory cell 50 has a first logic level (e.g., a high ('1') level) The resistance value stored in the memory cell 50 can be controlled to be included in the eleventh resistor spread A.

이 경우, 독출회로(60)는 제2 검증전압(VFY2)을 이용하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.In this case, the read circuit 60 can perform the write verify operation on the resistive memory cell 50 using the second verify voltage VFY2.

예컨대, 기입 회로(57)는 도 9의 (c)와 같이 제1 비트가 제1 논리레벨(예컨대, 하이('1')레벨)로 기입된 후, 제2 비트를 제1 논리레벨(예컨대, 하이('1')레벨)로 프로그램하는 경우, 상기 저항성 메모리 셀(50)에 저장되는 저항값이 제3 저항 산포(C)에 포함되도록 제어할 수 있다. 이 경우, 독출회로(60)는 제3 검증전압(VFY3)을 이용하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.For example, the write circuit 57 writes the first bit to a first logic level (e.g., a high ('1') level) and then writes the second bit to a first logic level (e.g., , The resistance value stored in the resistive memory cell 50 can be controlled to be included in the third resistor scatter C when the program is programmed with a high ('1') level). In this case, the read circuit 60 can perform the write verify operation on the resistive memory cell 50 using the third verify voltage VFY3.

또한, 기입 회로(57)는 제1 비트가 제1 논리레벨(예컨대, 하이('1')레벨)로 기입된 후, 제2 비트를 제2 논리레벨(예컨대, 로우('0')레벨)로 프로그램하는 경우, 상기 저항성 메모리 셀(50)에 저장되는 저항값이 제11 저항 산포(A)에 포함되도록 제어할 수 있다. 이 경우, 독출회로(60)는 제1 검증전압(VFY1)을 이용하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.The write circuit 57 also writes the second bit to a second logic level (e.g., a low ('0') level) after the first bit is written to a first logic level ), It is possible to control the resistance value stored in the resistive memory cell 50 to be included in the eleventh resistor spread A. In this case, the read circuit 60 can perform the write verify operation on the resistive memory cell 50 using the first verify voltage VFYl.

또한, 기입 회로(57)는 제1 비트가 제2 논리레벨(예컨대, 로우('0')레벨)로 기입된 후, 제2 비트를 제1 논리레벨(예컨대, 하이('1')레벨)로 프로그램하는 경우, 상기 저항성 메모리 셀(50)에 저장되는 저항값이 제4 저항 산포(4)에 포함되도록 제어할 수 있다. 이 경우, 독출회로(60)는 제4 검증전압(VFY4)을 이용하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.The write circuit 57 also writes the second bit to a first logic level (e.g., a high ('1') level) after the first bit is written to a second logic level ), The resistance value stored in the resistive memory cell 50 can be controlled to be included in the fourth resistor scatter 4. In this case, the read circuit 60 can perform the write verify operation on the resistive memory cell 50 using the fourth verify voltage VFY4.

또한, 기입 회로(57)는 제1 비트가 제2 논리레벨(예컨대, 로우('0')레벨)로 기입된 후, 제2 비트를 제2 논리레벨(예컨대, 로우('0')레벨)로 프로그램하는 경우, 상기 저항성 메모리 셀(50)에 저장되는 저항값이 제2 저항 산포(B)에 포함되도록 제어할 수 있다. 이 경우, 독출회로(60)는 제2 검증전압(VFY2)을 이용하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.The write circuit 57 also writes the second bit to a second logic level (e.g., a low ('0') level) after the first bit is written to a second logic level , It is possible to control the resistance value stored in the resistive memory cell 50 to be included in the second resistor scatter B. In this case, the read circuit 60 can perform the write verify operation on the resistive memory cell 50 using the second verify voltage VFY2.

도 10은 본 발명의 제4 실시 예에 따른 메모리 셀의 프로그램을 위한 저항 산포도이고, 도 11은 도 10의 저항 산포도에 기초하여 메모리 셀이 프로그램되는 과정을 설명하기 위한 도면이다. 도 1 내지 도 3, 도 10, 및 도 11을 참조하면, 기입 회로(57)는 도 10에 도시된 저항 산포도를 이용하여 저항성 메모리 셀(50)에 데이터를 기입할 수 있다.FIG. 10 is a resistance dispersion diagram for a program of a memory cell according to the fourth embodiment of the present invention, and FIG. 11 is a diagram for explaining a process of programming a memory cell based on the resistance dispersion diagram of FIG. 1 to 3, 10, and 11, the write circuit 57 can write data to the resistive memory cell 50 using the resistance scatter diagram shown in FIG.

기입 회로(57)가 제1 및 제2 저항 산포(A 및 B)에 기초하여 제1 비트(또는, LSB)를 기입한 후, 독출회로(60)는 제1 검증전압(VFY4) 또는 제2 검증전압(VFY2)을 이용하여 저항성 메모리 셀(50)에 기입된 데이터의 검증을 수행할 수 있다.After the write circuit 57 writes the first bit (or LSB) based on the first and second resistance distributions A and B, the read circuit 60 outputs the first verify voltage VFY4 or the first verify voltage VFY4, 2 verification voltage VFY2 may be used to verify the data written to the resistive memory cell 50. [

또한, 기입 회로(57)가 제1 내지 제4 저항 산포(A, B, C, 및 D)에 기초하여 제2 비트(또는, MSB)를 기입한 후, 독출회로(60)는 제1 내지 제4 검증전압(VFY1 내지 VFY4)을 이용하여 저항성 메모리 셀(50)에 기입된 데이터의 검증을 수행할 수 있다.Further, after the write circuit 57 writes the second bit (or MSB) based on the first to fourth resistor spreads A, B, C, and D, To verify the data written to the resistive memory cell 50 using the fourth to fourth verify voltages VFY1 to VFY4.

한편, 저항성 메모리 셀(50)에 기입되는 데이터의 제2 비트를 기입할 때 이용되는 제3 저항 산포(C)의 최소값은 도 10의 (b)와 같이 제1 저항 산포(A)의 최대값보다 크고 제1 기준 저항값(RD2) 보다 작으며, 상기 제4 저항 산포(D)의 최소값은 제2 저항 산포(B)의 최대값보다 클 수 있다.On the other hand, the minimum value of the third resistor spread C used when writing the second bit of the data written to the resistive memory cell 50 is the maximum value of the first resistor spread A And the minimum value of the fourth resistor spread (D) may be larger than the maximum value of the second resistor spread (B).

이하, 도 11을 참고하여, 저항성 메모리 셀(50)에 저장되는 저항값이 제11 내지 제4 저항 산포(A, B,D)에 각각 포함되는 경우는 경우, 상기 제1 내지 제4 저항 산포(A, B, C, 및 D)에 상응하는 데이터가 각각 "11", "00", "01", 및 "10" 이라고가정하고(도 11의 (a)), 기입 회로(57)가 수행하는 프로그램 동작에 대하여 상세히 설명하면 다음과 같다.11, when the resistance values stored in the resistive memory cell 50 are respectively included in the 11th to the 4th resistor distributions A, B, and D, (Fig. 11 (a)), the data corresponding to the data A, B, C and D are assumed to be "11 "," 00 ", " 01 & The program operation to be performed will be described in detail as follows.

기입 회로(57)는 도 11의 (b)와 같이 저항성 메모리 셀(50)에 저장되는 데이터의 제1 비트가 제1 논리레벨(예컨대, 하이('1')레벨)을 갖는 경우, 상기 저항성 메모리 셀(50)에 저장되는 저항값이 제1 저항 산포(A)에 포함되도록 제어할 수 있다.The write circuit 57 is configured such that when the first bit of the data stored in the resistive memory cell 50 has a first logic level (e.g., a high ('1') level) as shown in (b) The resistance value stored in the memory cell 50 can be controlled so as to be included in the first resistor spread A.

이 경우, 독출회로(60)는 제1 검증전압(VFY4)을 이용하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.In this case, the read circuit 60 can perform the write verify operation on the resistive memory cell 50 using the first verify voltage VFY4.

또한, 기입 회로(57)는 제1 비트의 기입에 끝난 경우, 제1 내지 제4 저항 산포(A, B, C, 및 D)에 기초하여 저항성 메모리 셀(50)의 제2 비트(또는, MSB)를 기입할 수 있다.The write circuit 57 also outputs the second bit (or the second bit) of the resistive memory cell 50 based on the first to fourth resistance distributions A, B, C, and D when the first bit is written. MSB) can be written.

예컨대, 기입 회로(57)는 도 11의 (c)와 같이 제1 비트가 제1 논리레벨(예컨대, 하이('1')레벨)로 기입된 후, 제2 비트를 제1 논리레벨(예컨대, 하이('1')레벨)로 프로그램하는 경우, 상기 저항성 메모리 셀(50)에 저장되는 저항값이 제11 저항 산포(A)에 포함되도록 제어할 수 있다. 이 경우, 독출회로(60)는 제1 검증전압(VFY4)을 이용하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.For example, the write circuit 57 writes the first bit to a first logic level (e.g., a high ('1') level) and then writes the second bit to a first logic level (e.g., , And a high ('1') level), the resistance value stored in the resistive memory cell 50 can be controlled to be included in the eleventh resistor current A '. In this case, the read circuit 60 can perform the write verify operation on the resistive memory cell 50 using the first verify voltage VFY4.

또한, 기입 회로(57)는 제1 비트가 제1 논리레벨(예컨대, 하이('1')레벨)로 기입된 후, 제2 비트를 제2 논리레벨(예컨대, 로우('0')레벨)로 프로그램하는 경우, 상기 저항성 메모리 셀(50)에 저장되는 저항값이 제3 저항 산포(C)에 포함되도록 제어할 수 있다. 이 경우, 독출회로(60)는 제3 검증전압(VFY3)을 이용하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.The write circuit 57 also writes the second bit to a second logic level (e.g., a low ('0') level) after the first bit is written to a first logic level , It is possible to control the resistance value stored in the resistive memory cell 50 to be included in the third resistor scatter C. In this case, the read circuit 60 can perform the write verify operation on the resistive memory cell 50 using the third verify voltage VFY3.

또한, 기입 회로(57)는 제1 비트가 제2 논리레벨(예컨대, 로우('0')레벨)로 기입된 후, 제2 비트를 제1 논리레벨(예컨대, 하이('1')레벨)로 프로그램하는 경우, 상기 저항성 메모리 셀(50)에 저장되는 저항값이 제4 저항 산포(D)에 포함되도록 제어할 수 있다. 이 경우, 독출회로(60)는 제4 검증전압(VFY1)을 이용하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.The write circuit 57 also writes the second bit to a first logic level (e.g., a high ('1') level) after the first bit is written to a second logic level , The resistance value stored in the resistive memory cell 50 may be controlled so as to be included in the fourth resistance D. In this case, the read circuit 60 can perform the write verify operation on the resistive memory cell 50 using the fourth verify voltage VFYl.

도 12는 본 발명의 제5 실시 예에 따른 메모리 셀의 프로그램을 위한 저항 산포도이고, 도 13은 도 12의 저항 산포도에 기초하여 메모리 셀이 프로그램되는 과정을 설명하기 위한 도면이다. 도 1 내지 도 3, 도 12 , 및 도 13을 참조하면, 기입 회로(57)는 도 12에 도시된 저항 산포도를 이용하여 저항성 메모리 셀(50)에 데이터를 기입할 수 있다.FIG. 12 is a resistance dispersion diagram for a program of a memory cell according to the fifth embodiment of the present invention, and FIG. 13 is a diagram for explaining a process of programming a memory cell based on the resistance dispersion diagram of FIG. Referring to Figs. 1 to 3, 12, and 13, the write circuit 57 can write data to the resistive memory cell 50 using the resistance dispersion diagram shown in Fig.

기입 회로(57)가 제1 및 제2 저항 산포(A 및 B)에 기초하여 제1 비트(또는, LSB)를 기입한 후, 독출회로(60)는 제1 검증전압(VFY3) 또는 제2 검증전압(VFY1)을 이용하여 저항성 메모리 셀(50)에 기입된 데이터의 검증을 수행할 수 있다.After the write circuit 57 writes the first bit (or LSB) based on the first and second resistor spreads A and B, the read circuit 60 outputs the first verify voltage VFY3, 2 verification voltage VFYl to verify the data written to the resistive memory cell 50. [

이 경우, 제1 비트를 기입할때 이용되는 제1 및 제2 저항 산포(A 및 B)는 도 12의 (a)와 같이 제1 기준 저항값(RD2)을 기준으로 좌우로 배치될 수 있다.In this case, the first and second resistor spreads A and B used when writing the first bit can be arranged laterally with respect to the first reference resistance value RD2 as shown in FIG. 12 (a) .

예컨대, 저항성 메모리 셀(50)에 기입되는 데이터의 제2 비트를 기입할 때 이용되는 제3 저항 산포(C)의 최대값은 제1 저항 산포(A)의 최소값보다 작고, 제4 저항 산포(D)는 제1 기준 저항값(RD2)과 제2 저항 산포(B)의 최소값 사이에 위치할 수 있다.For example, the maximum value of the third resistor spread C used when writing the second bit of data to be written to the resistive memory cell 50 is less than the minimum value of the first resistor spread A, D may be located between the first reference resistance value RD2 and the second resistance spread B minimum value.

이하, 도 13을 참고하여, 저항성 메모리 셀(50)에 저장되는 저항값이 제1 내지 제4 저항 산포(A,D)에 각각 포함되는 경우응하는 경우, 상기 제1 내지 제4 저항 산포(A, B, C, 및 D)에 상응하는 데이터가 각각 "11", "01", "00", 및 "10" 이라고가정하고(도 13의 (a)), 기입 회로(57)가 수행하는 프로그램 동작에 대하여 상세히 설명하면 다음과 같다.Hereinafter, referring to FIG. 13, when the resistance value stored in the resistive memory cell 50 is included in the first to fourth resistor distributions A and D, respectively, the first to fourth resistor distributions (Fig. 13A), the data corresponding to A, B, C and D are assumed to be "11 "," 01 ", "00 & Will be described in detail as follows.

기입 회로(57)는 도 13의 (b)와 같이 저항성 메모리 셀(50)에 저장되는 데이터의 제1 비트가 제1 논리레벨(예컨대, 하이('1')레벨)을 갖는 경우, 상기 저항성 메모리 셀(50)에 저장되는 저항값이 제11 저항 산포(A)에 포함되도록 제어할 수 있다.The write circuit 57 may be configured such that when the first bit of data stored in the resistive memory cell 50 has a first logic level (e.g., a high ('1') level) The resistance value stored in the memory cell 50 can be controlled to be included in the eleventh resistor spread A.

이 경우, 독출회로(60)는 제1 검증전압(VFY3)을 이용하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.In this case, the read circuit 60 can perform the write verify operation for the resistive memory cell 50 using the first verify voltage VFY3.

이 경우, 독출회로(60)는 제2 검증전압(VFY1)을 이용하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.In this case, the read circuit 60 can perform the write verify operation for the resistive memory cell 50 using the second verify voltage VFY1.

예컨대, 기입 회로(57)는 도 13의 (c)와 같이 제1 비트가 제1 논리레벨(예컨대, 하이('1')레벨)로 기입된 후, 제2 비트를 제1 논리레벨(예컨대, 하이('1')레벨)로 프로그램하는 경우, 상기 저항성 메모리 셀(50)에 저장되는 저항값이 제3 저항 산포(C)에 포함되도록 제어할 수 있다. 이 경우, 독출회로(60)는 제3 검증전압(VFY4)을 이용하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.For example, the write circuit 57 writes the first bit to a first logic level (e.g., a high ('1') level) and then writes the second bit to a first logic level (e.g., , The resistance value stored in the resistive memory cell 50 can be controlled to be included in the third resistor scatter C when the program is programmed with a high ('1') level). In this case, the read circuit 60 can perform the write verify operation for the resistive memory cell 50 using the third verify voltage VFY4.

또한, 기입 회로(57)는 제1 비트가 제1 논리레벨(예컨대, 하이('1')레벨)로 기입된 후, 제2 비트를 제2 논리레벨(예컨대, 로우('0')레벨)로 프로그램하는 경우, 상기 저항성 메모리 셀(50)에 저장되는 저항값이 제1 저항 산포(A)에 포함되도록 제어할 수 있다. 이 경우, 독출회로(60)는 제1 검증전압(VFY3)을 이용하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.The write circuit 57 also writes the second bit to a second logic level (e.g., a low ('0') level) after the first bit is written to a first logic level , It is possible to control the resistance value stored in the resistive memory cell 50 to be included in the first resistor spread A. In this case, the read circuit 60 can perform the write verify operation for the resistive memory cell 50 using the first verify voltage VFY3.

또한, 기입 회로(57)는 제1 비트가 제2 논리레벨(예컨대, 로우('0')레벨)로 기입된 후, 제2 비트를 제1 논리레벨(예컨대, 하이('1')레벨)로 프로그램하는 경우, 상기 저항성 메모리 셀(50)에 저장되는 저항값이 제2 저항 산포(B)에 포함되도록 제어할 수 있다. 이 경우, 독출회로(60)는 제1 검증전압(VFY1)을 이용하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.The write circuit 57 also writes the second bit to a first logic level (e.g., a high ('1') level) after the first bit is written to a second logic level , It is possible to control the resistance value stored in the resistive memory cell 50 to be included in the second resistor scatter B. In this case, the read circuit 60 can perform the write verify operation on the resistive memory cell 50 using the first verify voltage VFYl.

또한, 기입 회로(57)는 제1 비트가 제2 논리레벨(예컨대, 로우('0')레벨)로 기입된 후, 제2 비트를 제2 논리레벨(예컨대, 로우('0')레벨)로 프로그램하는 경우, 상기 저항성 메모리 셀(50)에 저장되는 저항값이 제4 저항 산포(D)에 포함되도록 제어할 수 있다. 이 경우, 독출회로(60)는 제4 검증전압(VFY2)을 이용하여 저항성 메모리 셀(50)에 대한 기입 검증 동작을 수행할 수 있다.The write circuit 57 also writes the second bit to a second logic level (e.g., a low ('0') level) after the first bit is written to a second logic level , The resistance value stored in the resistive memory cell 50 may be controlled so as to be included in the fourth resistance D. In this case, the read circuit 60 can perform the write verify operation for the resistive memory cell 50 using the fourth verify voltage VFY2.

도 14는 본 발명의 실시 예에 따른 메모리 셀에 기입될 수 있는 데이터의 케이스를 나타낸다. 도 14를 참조하면, 저항성 메모리 셀(50)에 저장되는 저항 값에 대응되는 저항 산포(예컨개, 도 4 (a)의 제3 내지 제6 저항 산포(C, D, E, 및 F))와 상응하는 데이터는 저항이 순차적으로 증가하는 순으로 "11", "01", "00", 및 "10" 인 경우로 예를 들었으나, 상기 저항 산포의 데이터(예컨대, 제1 내지 제4 데이터)는 다음의 표 2에서 제1 케이스 내지 제8 케이스 중에서 어느 하나의 케이스와 상응할 수 있다.14 shows a case of data that can be written to a memory cell according to an embodiment of the present invention. Referring to FIG. 14, the resistance spread (e.g., the third to sixth resistor distributions C, D, E, and F of FIG. 4A) corresponding to the resistance value stored in the resistive memory cell 50, 11 ", "00 ", and" 10 "in the order of increasing resistance sequentially, Data) may correspond to any one of the first to eighth cases in Table 2 below.

다시 도 1 내지 도 3을 참조하면, 기입 회로(57)는 전류미러(58)와 제1 스위치(59)를 포함할 수 있다. 전류미러(58)는 기입 제어신호 발생기(71)에서 발생된 기입 제어신호에 응답하여 기준 브랜치에 흐르는 기입전류를 상기 제1 스위치(59)를 통하여 비트라인(BLi)과 접속된 미러 전류 브랜치로 미러링할 수 있다.Referring again to Figs. 1 to 3, the write circuit 57 may include a current mirror 58 and a first switch 59. In response to the write control signal generated by the write control signal generator 71, the current mirror 58 supplies the write current flowing in the reference branch to the mirror current branch connected to the bit line BLi through the first switch 59 Mirroring is possible.

제1 스위치(59)는 기입 인에이블신호(WEN)에 응답하여 전류미러(58)에서 발생된 기입전류를 비트라인(BLi)으로 전송할 수 있다.The first switch 59 may transmit the write current generated in the current mirror 58 to the bit line BLi in response to the write enable signal WEN.

독출 회로(60)는 독출(read) 동작시 또는 검증 독출(verify read) 동작시에 비트 라인(BLi)을 통하여 저항성 메모리 셀(50)로부터 출력된 전류에 상응하는 전압을 감지하고 증폭할 수 있다.The read circuit 60 can sense and amplify the voltage corresponding to the current output from the resistive memory cell 50 through the bit line BLi during a read operation or a verify read operation .

독출 회로(60)는 도 4 내지 도 13을 통해서 상세히 설명한 저항 산포에 기초하여 저항성 메모리 셀(50)에 저장된 데이터를 독출 또는 검증 독출 할 수 있다.The read circuit 60 can read or verify the data stored in the resistive memory cell 50 based on the resistance spread described in detail in Figures 4-13.

예컨대, 도 5 (a)의 경우, 독출 회로(60)는 제1 기준 저항(RD2)과 상응하는 제1 독출전류와 비트 라인(BLi)을 통하여 전송되는 저항성 메모리 셀(50)을 흐르는 통과 전류(pass-through current)를 비교하고 비교결과에 기초하여 저항성 메모리 셀(50)의 제1 비트(예컨대, LSB)를 검출할 수 있다.5A, the read circuit 60 includes a first reference resistor RD2, a first read current corresponding to the first reference resistor RD2, and a second reference resistor RD2, which passes through the resistive memory cell 50 transmitted through the bit line BLi. The first bit (e.g., LSB) of the resistive memory cell 50 can be detected based on the comparison result and the pass-through current.

예컨대, 독출 회로(60)는 비트 라인(BLi)에 흐르는 전류가 제1 독출전류 보다 큰 경우, 제1 논리레벨(예컨대, 하이('1')레벨) 상태를 갖는 제1 비트를 검출할 수 있다. 또는, 독출 회로(60)는 비트 라인(BLi)에 흐르는 전류가 제1 독출전류 보다 작은 경우, 제2 논리레벨(예컨대, 로우('0')레벨) 상태를 갖는 제1 비트를 검출할 수 있다. For example, the read circuit 60 may detect a first bit having a first logic level (e.g., a high ('1') level) state when the current flowing through the bit line BLi is greater than the first reading current . Alternatively, the read circuit 60 may detect a first bit having a second logic level (e.g., a '0' level) state when the current flowing through the bit line BLi is smaller than the first read current .

이어서, 독출 회로(60)는 제1 기준 저항(RD1)과 상응하는 제2 독출전류와 비트 라인(BLi)을 통하여 전송되는 저항성 메모리 셀(50)을 흐르는 통과 전류(pass-through current)를 비교하고 비교결과에 기초하여 저항성 메모리 셀(50)의 제2 비트(예컨대, MSB)를 검출할 수 있다.Then, the read circuit 60 outputs a second read current corresponding to the first reference resistor RD1 and a pass-through current flowing through the resistive memory cell 50 transmitted through the bit line BLi (E.g., MSB) of the resistive memory cell 50 based on the comparison and the comparison result.

예컨대, 독출 회로(60)는 비트 라인(BLi)에 흐르는 전류가 제2 독출전류 보다 큰 경우, 제1 논리레벨(예컨대, 하이('1')레벨) 상태를 갖는 제2 비트를 검출할 수 있다. 또는, 독출 회로(60)는 비트 라인(BLi)에 흐르는 전류가 제2 독출전류 보다 작은 경우, 제2 논리레벨(예컨대, 로우('0')레벨) 상태를 갖는 제2 비트를 검출할 수 있다.For example, the read circuit 60 may detect a second bit having a first logic level (e.g., a high ('1') level) state when the current flowing through the bit line BLi is greater than the second reading current . Alternatively, the read circuit 60 may detect a second bit having a second logic level (e.g., a '0' level) state when the current flowing through the bit line BLi is less than the second read current .

상술한 제2 내지 제6 실시예를 통하여 설명된 방법으로 프로그램된 저항성 메모리 셀(50)의 독출방법도 상기 설명된 방법으로 이루어질 수 있는바 이에 대한 상세한 설명은 생략하도록 한다.A method of reading the resistive memory cell 50 programmed by the method described above with reference to the second to sixth embodiments may be performed by the method described above, and a detailed description thereof will be omitted.

독출 회로(60)는 클램프 회로(61), 프리차지 회로(63), 디스차지 회로(65), 및 센스앰프(67)를 포함할 수 있다.The read circuit 60 may include a clamp circuit 61, a precharge circuit 63, a discharge circuit 65, and a sense amplifier 67.

클램프 회로(61)는 저항성 메모리 셀(50)에 저장된 데이터 독출시, 비트라인(BLi) 전압을 클램프할 수 있다. 또한, 클램프 회로(61)는 저항성 메모리 셀(50)에 저장된 데이터에 따른 비트라인(BLi) 전압을 검출하는 프리센스 앰프 기능을 할 수도 있다.The clamp circuit 61 can clamp the bit line BLi voltage, which is stored in the resistive memory cell 50. The clamp circuit 61 may also function as a sense amplifier for detecting a bit line BLi voltage according to data stored in the resistive memory cell 50. [

프리차지 회로(63)는 기준전류발생기(73)에서 발생된 기준전류에 응답하여 비트라인(BLi)과 접속되는 센싱노드(NSA)를 제1 전압(VCC_SA)로 프리차지할 수 있다.The precharge circuit 63 may precharge the sensing node NSA connected to the bit line BLi to the first voltage VCC_SA in response to the reference current generated in the reference current generator 73. [

디스차지 회로(65)는 디스차지 제어 신호(PDIS)에 응답하여 비트 라인들(BL1~BLn) 중에서 적어도 하나의 비트 라인을 제2 전압(Vss)으로 디스차지할 수 있다. 센스앰프(67)는 센싱노드(NSA)의 전압과 기준 전압(Vref)을 비교하여 비교 결과(DET)를 출력할 수 있다.The discharge circuit 65 may discharge at least one bit line of the bit lines BL1 to BLn to the second voltage Vss in response to the discharge control signal PDIS. The sense amplifier 67 can compare the voltage of the sensing node NSA with the reference voltage Vref and output the comparison result DET.

메인 컬럼디코더(14)는 어드레스 레지스터(24)로부터 전송된 컬럼 어드레스에 응답하여 메모리셀 블록(12) 내에 형성된 적어도 하나의 메모리셀 어레이(40)의 비트 라인들(BLi) 중에서 적어도 하나의 비트 라인(또는, 열)을 선택하기 위한 어드레스 신호를 출력할 수 있다.The main column decoder 14 is responsive to the column address transmitted from the address register 24 to select at least one of the bit lines BLi of the at least one memory cell array 40 formed in the memory cell block 12. [ (Or column) of the address signal.

메인 로우디코더(16)는 어드레스 레지스터(24)로부터 전송된 로우 어드레스에 응답하여 메모리셀 블록(12) 내에 형성된 적어도 하나의 메모리셀 어레이(40)의 워드 라인들(WLj) 중에서 적어도 하나의 워드 라인(또는, 행)을 선택하기 위한 어드레스 신호를 출력할 수 있다.The main row decoder 16 is responsive to the row address transferred from the address register 24 to select at least one of the word lines WLj of the at least one memory cell array 40 formed in the memory cell block 12. [ (Or row) of the address signal.

주변회로(18)는 메모리 셀 블록(12)의 비트선(BLi)에 접속되어, 데이터 기입 또는 독출을 위한 제어신호를 출력할 수 있고, 기입된 데이터를 유지(또는, 래치)할 수 있다. 또한, 주변회로(18)는 I/O 버퍼(22)로부터 수신되어 저항성 메모리 셀(50)에 저장될 기입 데이터를 버스(28)를 통하여 수신할 수 있다.The peripheral circuit 18 is connected to the bit line BLi of the memory cell block 12 and is capable of outputting a control signal for writing or reading data and holding (or latching) the written data. The peripheral circuit 18 may also receive write data to be stored in the resistive memory cell 50 via the bus 28, received from the I / O buffer 22.

예컨대, 주변회로(18)는 도 2과 같이 아날로그 회로부(45), 제1 인터페이스(47), 및 제2 인터페이스(49)를 포함할 수 있다.For example, the peripheral circuit 18 may include an analog circuit portion 45, a first interface 47, and a second interface 49 as shown in FIG.

아날로그 회로부(45)는 제2 인터페이스(49)를 통하여 내부 제어회로(20)로부터 전송되는 각종 명령들을 수신할 수 있으며, 수신된 명령에 기초하여 데이터 기입 또는 독출을 위한 제어신호를 출력할 수 있고, 기입된 데이터를 유지(또는, 래치)할 수 있다.The analog circuit unit 45 can receive various commands transmitted from the internal control circuit 20 via the second interface 49 and can output a control signal for data writing or reading based on the received command , The written data can be maintained (or latched).

아날로그 회로부(45)는 기입제어신호 발생기(71) 및 기준전류 발생기(73)를 포함할 수 있다. 상기 기입제어신호 발생기(71)는 내부 제어회로(20)로부터 전송된 기입명령에 응답하여 기입 제어신호를 출력할 수 있고, 기준전류 발생기(73)는 내부 제어회로(20)로부터 전송된 기입명령에 응답하여 기준전류를 출력할 수 있다.The analog circuit portion 45 may include a write control signal generator 71 and a reference current generator 73. [ The write control signal generator 71 can output a write control signal in response to the write command transmitted from the internal control circuit 20 and the reference current generator 73 can output the write command transmitted from the internal control circuit 20 It is possible to output the reference current in response to the reference current.

이때, 아날로그 회로부(45)는 저항성 메모리 셀(50)에 기입된 데이터를 유지(또는, 래치)하기 위한 래치(미도시)를 더 포함할 수 있음은 물론이다.At this time, the analog circuit unit 45 may further include a latch (not shown) for holding (or latching) the data written in the resistive memory cell 50.

제1 인터페이스(47)는 기입/ 독출회로(56)와 아날로그 회로부(45) 사이에서 기입 제어신호, 기준전류, 프로그램 데이터(또는 기입 데이터) 또는 독출 데이터를 주고받는 기능을 수행할 수 있다.The first interface 47 can exchange a write control signal, a reference current, program data (or write data), or read data between the write / read circuit 56 and the analog circuit 45.

제2 인터페이스(49)는 아날로그 회로부(45), 내부 제어회로(20), 및 I/O 버퍼(22) 사이에서 기입 제어신호, 기준전류, 기입 데이터(또는, 프로그램 데이터) 또는 독출 데이터를 주고받는 기능을 수행할 수 있다.The second interface 49 supplies a write control signal, reference current, write data (or program data) or read data between the analog circuit portion 45, the internal control circuit 20, and the I / O buffer 22 You can perform the receiving function.

내부 제어회로(20)는 동작 모드에 따라서 공급되는 외부 제어 신호 및 커맨드에 기초하여, 데이터 기입 및 소거의 시퀀스 제어, 및 데이터 판독의 제어를 할 수 있다.The internal control circuit 20 can control the data write and erase sequence control and data readout on the basis of the external control signal and the command supplied in accordance with the operation mode.

I/O 버퍼(22)는 외부 컨트롤러(32)에서 발생된 입출력 어드레스(I/O)를 인터페이스하고, 상기 외부 컨트롤러(32)에서 발생된 명령(cmd)을 내부 제어회로(20)로 전송할 수 있다.The I / O buffer 22 interfaces the input / output address (I / O) generated in the external controller 32 and can transmit the command (cmd) generated in the external controller 32 to the internal control circuit 20 have.

어드레스 레지스터(24)는 I/O 버퍼(22)에서 출력된 어드레스(add, 예컨대, 로우 또는 컬럼 어드레스)를 메인 로우디코더(16) 및/ 또는 메인 컬럼 디코더(14)로 전송할 수 있다.The address register 24 may transmit the address (add, e.g., row or column address) output from the I / O buffer 22 to the main row decoder 16 and / or the main column decoder 14.

스테이터스 레지스터(26)는 칩이 레디 상태에 있는지, 비지 상태에 있는지를 나타내는 레디/비지 신호 R/B를 세트할 수 있으며, 이를 칩 외부로 출력할 수 있다.The status register 26 can set a ready / busy signal R / B indicating whether the chip is in a ready state or a busy state, and can output it to the outside of the chip.

고전압발생부(30)는 반도체 장치(10)의 동작 모드에 따라서, 전원 전압보다 높은 여러 가지의 고전압을 발생할 수 있으며, 상기 고전압발생부(30)는 내부 제어회로(20)에 의해서 제어될 수 있다.The high voltage generating unit 30 may generate various high voltages that are higher than the power voltage according to the operation mode of the semiconductor device 10. The high voltage generating unit 30 may be controlled by the internal control circuit 20 have.

한편, 도 15는 본 발명의 제7 실시 예에 따른 메모리 셀의 프로그램을 위한 저항 산포도로서, 제7 실시 예에 따른 저항성 메모리 셀(50)은 3비트의 데이터를 저장할 수 있으며, 기입 회로(57)는 제1 내지 제14 저항산포(A 내지 N)를 이용하여 상기 3비트의 데이터를 프로그램할 수 있다.15 is a resistivity scatter diagram for a program of a memory cell according to the seventh embodiment of the present invention. The resistive memory cell 50 according to the seventh embodiment can store 3 bits of data, and the write circuit 57 ) Can program the 3-bit data using the first to fourteenth resistor spreads A to N. [

여기서, 제1 내지 제14 저항산포(A 내지 N)는 제1 기준저항(RD1)을 기준으로 서로 다른 제1 비트(또는, 최하위비트)를 갖는 그룹들로 분류될 수 있다. 예컨대, 제1 그룹 저항산포들(A, C, D, G, H, I, 및 J)은 각각 제2 논리레벨(예컨대, 로우('0')레벨) 상태를 갖는 제1 비트를 가질 수 있다.Here, the first to fourteenth resistor spreads A to N may be classified into groups having different first bits (or least significant bits) on the basis of the first reference resistor RD1. For example, the first group of resistor arrays A, C, D, G, H, I, and J may each have a first bit with a second logic level (e.g., have.

또한, 제2 그룹 저항산포들(B, E, F, K, L, M, 및 N)은 각각 제1 논리레벨(예컨대, 하이('1')레벨) 상태를 갖는 제1 비트를 가질 수 있다.In addition, the second group resistor fills B, E, F, K, L, M, and N may each have a first bit having a first logic level (e.g., a high have.

기입 회로(57)는 제1 비트(또는, 최하위비트)를 프로그램할 경우, 도 17의 (a)와 같이 제1 저항산포(A)와 제2 저항산포(B)를 이용할 수 있고, 제2 비트를 프로그램할 경우 도 17의 (b)와 같이 제3 내지 6 저항산포(C, D, E, 및 F)를 이용할 수 있다. When programming the first bit (or the least significant bit), the write circuit 57 can use the first resistor spread A and the second resistor spread B as shown in Fig. 17A, The third to sixth resistor distributions C, D, E, and F can be used as shown in FIG. 17 (b).

최종적으로, 제3 비트(또는, 최상위비트)를 프로그램할 경우, 도 17의 (c)와 같이 제7 저항산포(G) 내지 제14 저항산포(N)를 이용할 수 있다.Finally, when programming the third bit (or most significant bit), the seventh resistor spread G to the fourteenth resistor spread N can be used as shown in FIG. 17C.

당해 분야에 속하는 통상의 지식을 가진 자라면 기입 회로(57)가 도 17의 저항산포를 이용하여 3비트의 데이터를 프로그램하는 방법은 위에서 상술한 2비트의 데이터를 프로그램하는 방법을 통해서 충분히 이해할 수 있는바 이에 대한 상세한 설명은 생략하도록 한다.Those skilled in the art will appreciate that the method of programming the 3-bit data using the resistor spreading of FIG. 17 by the write circuit 57 can be understood by a method of programming the 2-bit data described above A detailed description thereof will be omitted.

도 16은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 반도체 시스템의 개략적인 블록 도를 나타낸다. 도 1과 도 16을 참조하면, 컴퓨터와 같은 반도체 시스템(100)은 시스템 버스(110)에 접속된 메모리 장치(10)와 프로세서(120)를 포함한다.16 shows a schematic block diagram of a semiconductor system including a semiconductor device according to an embodiment of the present invention. 1 and 16, a semiconductor system 100, such as a computer, includes a memory device 10 and a processor 120 connected to a system bus 110.

프로세서(120)는 반도체 장치(10)의 기입 동작, 독출 동작, 또는 검증 독출 동작을 전반적으로 제어할 수 있다. 예컨대, 프로세서(120)는 반도체 장치(10)의 기입 동작을 제어하기 위한 명령과 기입 데이터를 출력한다. The processor 120 can control the write operation, the read operation, or the verify read operation of the semiconductor device 10 as a whole. For example, the processor 120 outputs a command and write data for controlling the write operation of the semiconductor device 10. [

또한, 프로세서(120)는 반도체 장치(10)의 독출 동작, 또는 검증 독출 동작을 제어하기 위한 명령을 발생할 수 있다. 따라서, 반도체 장치(100)의 제어 블록(50)은 프로세서(120)로부터 출력된 제어신호에 응답하여 검증 독출 동작 또는 프로그램 동작(또는 기입 동작)을 수행할 수 있다.The processor 120 may also generate instructions for controlling the read operation of the semiconductor device 10, or the verify read operation. Thus, the control block 50 of the semiconductor device 100 may perform a verify read operation or a program operation (or write operation) in response to a control signal output from the processor 120. [

만일, 반도체 시스템(100)이 휴대용 애플리케이션(port application)으로 구현되는 경우, 반도체 시스템(100)은 메모리 장치(10)와 프로세서(120)로 동작 전원을 공급하기 위한 배터리(150)를 더 포함할 수 있다.If the semiconductor system 100 is implemented as a port application, the semiconductor system 100 further includes a battery 150 for supplying operating power to the memory device 10 and the processor 120 .

휴대용 애플리케이션(port application)은 휴대용 컴퓨터(portable computer), 디지털 카메라, PDA(personal digital assistants), 휴대 전화기 (Cellular telephone), MP3플레이어, PMP (portable multimedia player), 차량자동항법장치(Automotive navigation system), 메모리 카드, 스마트 카드, 게임기, 전자 사전, 또는 솔리드 스테이트 디스크(solid state disc)를 포함한다.Port applications include portable computers, digital cameras, personal digital assistants (PDAs), cellular telephones, MP3 players, portable multimedia players (PMPs), automotive navigation systems, , A memory card, a smart card, a game machine, an electronic dictionary, or a solid state disc.

반도체 시스템(100)은 외부의 데이터 처리 장치와 데이터를 주고받기 위한 인터페이스, 예컨대 입/출력 장치(130)를 더 포함할 수 있다.The semiconductor system 100 may further include an interface, for example, an input / output device 130, for exchanging data with an external data processing apparatus.

반도체 시스템(100)이 무선 시스템인 경우, 반도체 시스템(100)은 메모리 장치(10), 프로세서(120), 및 무선 인터페이스(140)를 더 포함할 수 있다. 이 경우 무선 인터페이스(140)는 프로세서(120)에 접속되고 시스템 버스(110)를 통하여 무선으로 외부 무선 장치(미 도시)와 데이터를 주고받을 수 있다.When the semiconductor system 100 is a wireless system, the semiconductor system 100 may further include a memory device 10, a processor 120, and a wireless interface 140. In this case, the wireless interface 140 is connected to the processor 120 and can exchange data with an external wireless device (not shown) wirelessly via the system bus 110. [

예컨대, 프로세서(120)는 무선 인터페이스(140)를 통하여 입력된 데이터를 처리하여 메모리 장치(10)에 저장할 수 있고 또한 메모리 장치(10)에 저장된 데이터를 독출하여 무선 인터페이스(140)로 전송할 수 있다.For example, the processor 120 may process the input data via the wireless interface 140 and store it in the memory device 10 and may also read the data stored in the memory device 10 and transmit it to the wireless interface 140 .

상기 무선 시스템은 PDA, 휴대용 컴퓨터, 무선 전화기(wireless telephone), 페이저(pager), 디지털 카메라와 같은 무선 장치, RFID 리더, 또는 RFID 시스템일 수 있다. 또한, 상기 무선 시스템은 WLAN(Wireless Local Area Network) 시스템 또는 WPAN(Wireless Personal Area network) 시스템일 수 있다. 또한, 상기 무선 시스템은 이동 전화 네트워크(Cellular Network)일 수 있다.The wireless system may be a PDA, a portable computer, a wireless telephone, a wireless device such as a pager, a digital camera, an RFID reader, or an RFID system. In addition, the wireless system may be a wireless local area network (WLAN) system or a wireless personal area network (WPAN) system. The wireless system may also be a cellular network.

반도체 시스템(100)이 이미지 촬상 장치(image pick-up devoce)인 경우, 반도체 시스템(100)은 광학 신호를 전기 신호로 변환할 수 있는 이미지 센서(160)를 더 포함할 수 있다. 이미지 센서(160)는 CCD를 이용한 이미지 센서일 수 있고 CMOS 공정을 이용하여 제작된 CMOS 이미지 센서일 수 있다. 이 경우 반도체 시스템(100)은 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기일 수 있다. 또한, 반도체 시스템(100)은 카메라가 부착된 인공 위성 시스템일 수 있다.When the semiconductor system 100 is an image pick-up device, the semiconductor system 100 may further include an image sensor 160 capable of converting an optical signal into an electrical signal. The image sensor 160 may be an image sensor using a CCD or a CMOS image sensor manufactured using a CMOS process. In this case, the semiconductor system 100 may be a digital camera or a mobile phone with a digital camera attached thereto. In addition, the semiconductor system 100 may be a satellite system with a camera attached thereto.

도 17은 본 발명의 실시 예에 따른 반도체 장치의 프로그램 방법을 설명하기 위한 흐름도이다.17 is a flowchart for explaining a programming method of a semiconductor device according to an embodiment of the present invention.

도 1 내지 3 및 도 17을 참조하면, 저항성 메모리 셀(50)에 데이터를 기입(또는, 프로그램)하는 경우, I/0 버퍼(22)는 외부콘트롤러(32)로부터 발생된 어드레스 및 데이터를 로딩한다(S10). 내부제어회로(20)는 메모리 셀 어레이(40)를 구성하는 저항성 메모리 셀들 중에서 제1 비트(예컨대, LSB)에 대한 플래그 데이터를 저장하는 제1 플래그 데이터 저장셀(미도시)에 저장된 플래그 데이터를 셋업한다(S11).1 to 3 and 17, when data is written (or programmed) to the resistive memory cell 50, the I / O buffer 22 loads the address and data generated from the external controller 32 (S10). The internal control circuit 20 outputs flag data stored in a first flag data storage cell (not shown) for storing flag data for a first bit (e.g., LSB) among the resistive memory cells constituting the memory cell array 40 (S11).

제1 비트(예컨대, LSB)에 대한 플래그 데이터는 제1 비트에 대한 기입동작이 이미 완료되었는지를 알려주는 데이터이다. 예컨대, 상기 제1 비트에 대한 플래그 데이터는 저항성 메모리 셀(50)의 제1 비트에 대한 기입동작이 이미 완료되었는지 또는 반도체 장치(10)가 비정상적으로 오프(off)되어 상기 기입동작이 완료되지 않았는지에 대한 정보를 포함할 수 있다.The flag data for the first bit (e.g., LSB) is data that indicates whether the write operation for the first bit has already been completed. For example, the flag data for the first bit may indicate that the write operation for the first bit of the resistive memory cell 50 has already been completed, or that the semiconductor device 10 is abnormally turned off, And information about the location.

내부제어회로(20)는 S11 단계에 의해서 셋업된 제1 비트에 대한 플래그 데이터를 분석하고 분석결과에 기초하여 제1 비트에 대한 기입동작을 수행할 것인지, 또는 제2 비트에 대한 기입동작을 수행할 것인지를 판단할 수 있다(S13).The internal control circuit 20 analyzes the flag data for the first bit set in step S11 and performs a write operation for the first bit or a write operation for the second bit based on the analysis result (S13).

S13의 판단결과, 제1 비트에 대한 기입동작이 이미 완료되지 않은 경우, 기입회로(57)는 저항성 메모리 셀(50)에 상기 제1 비트에 대한 프로그램 동작을 수행할 수 있고(S15), 독출회로(60)는 상기 제1 비트에 저장된 데이터에 대한 기입검증을 수행할 수 있다(S17).As a result of the judgment in S13, if the write operation for the first bit has not been completed already, the write circuit 57 can perform the program operation for the first bit in the resistive memory cell 50 (S15) The outbound path 60 may perform write verification of the data stored in the first bit (S17).

기입회로(57)는 S17의 기입검증 결과 기입이 완료되었는지 여부를 판단한다(S19). 예컨대, 기입회로(57)는 S17의 기입검증 결과 기입이 완료되지 않은 경우 S15 단계를 다시 수행할 수 있고, S17의 기입검증 결과 기입이 완료된 경우 기입회로(57)는 제1 비트에 대한 기입동작이 완료되었음 알리는 플래그 데이터를 제1 플래그 데이터 저장셀(미도시)에 기입한다(S21).The write circuit 57 determines whether or not writing of the write verify result in S17 is completed (S19). For example, the write circuit 57 can perform the step S15 again if the writing verification result of S17 is not completed. When the writing verification result of S17 is completed, the writing circuit 57 performs the writing operation for the first bit Is written into the first flag data storage cell (not shown) (S21).

내부제어회로(20)는 메모리 셀 어레이(40)를 구성하는 저항성 메모리 셀들 중에서 제2 비트(예컨대, MSB)에 대한 플래그 데이터를 저장하는 제2 플래그 데이터 저장셀(미도시)에 저장된 플래그 데이터를 셋업하고, 상기 플래그 데이터를 분석한다(S23).The internal control circuit 20 outputs flag data stored in a second flag data storage cell (not shown) for storing flag data for a second bit (e.g., MSB) among the resistive memory cells constituting the memory cell array 40 And analyzes the flag data (S23).

S23의 판단결과, 이미 제2 비트(예컨대, MSB)에 대한 기입이 완료된 경우 기입회로(57)는 프로그램 동작을 마치고, 제2 비트(예컨대, MSB)에 대한 기입이 완료되지 않은 경우 기입회로(57)는 저항성 메모리 셀(50)에 상기 제2 비트에 대한 프로그램 동작을 수행할 수 있고(S25), 독출회로(60)는 상기 제2 비트에 저장된 데이터에 대한 기입검증을 수행할 수 있다(S27).As a result of the judgment at S23, if the writing for the second bit (for example, MSB) has been completed, the writing circuit 57 ends the program operation, and if the writing for the second bit (for example, MSB) 57 can perform a program operation on the second bit in the resistive memory cell 50 (S25), and the read circuit 60 can perform write verification on the data stored in the second bit (S27).

기입회로(57)는 S27의 기입 검증 결과 기입이 완료되었는지 여부를 판단한다(S29). 예컨대, 기입회로(57)는 S27의 기입검증 결과 기입이 완료되지 않은 경우, S25 단계를 다시 수행할 수 있고, S27의 기입검증 결과 기입이 완료된 경우, 기입회로(57)는 프로그램 동작을 마칠 수 있다.The write circuit 57 determines whether or not writing of the write verify result in S27 has been completed (S29). For example, when the write verify result writing in S27 is not completed, the write circuit 57 can perform the step S25 again. When the write verify result writing in S27 is completed, the write circuit 57 finishes the program operation have.

또한, S27의 기입검증 결과 기입이 완료된 경우, 기입회로(57)는 제2 비트에 대한 기입동작이 완료되었음 알리는 플래그 데이터를 제2 플래그 데이터 저장셀(미도시)에 기입한다(S31).When writing of the write verify result in S27 is completed, the write circuit 57 writes the flag data in the second flag data storage cell (not shown) informing that the write operation for the second bit is completed (S31).

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

반도체 장치(10),
메모리 셀 블록(12),
메인 컬럼 디코더(14),
메인 로우 디코더(16),
주변회로(18),
내부 제어회로(20),
I/O 버퍼(22),
어드레스 레지스터(24),
스테이터스 레지스터(26),
데이터 버스(28),
고전압 발생부(30),
외부콘트롤러(32)The semiconductor device 10,
The memory cell block 12,
The main column decoder 14,
The main row decoder 16,
The peripheral circuits 18,
The internal control circuit 20,
The I / O buffer 22,
Address registers 24,
The status register 26,
The data bus 28,
The high voltage generating unit 30,
The external controller (32)

Claims

A method for programming a plurality (two or more) of bit data in a semiconductor memory device having memory cells for storing data,
For each memory cell,
Writing a first bit of data stored in the memory cell;
Performing write verification of the first bit using a first verify voltage;
Writing a second bit after the writing of the first bit is completed; And
Reading the data stored in the memory cell based on the resistance spread,
The step of reading the data
Comparing the first reading current corresponding to the first reference resistance with the passing current flowing through the memory cell and detecting a first bit of the memory cell based on a comparison result,
Wherein writing the first bit is performed based on a first reference resistance value,
Wherein writing the second bit is performed based on a second reference resistance value,
Wherein the second reference resistance value is larger or smaller than the first reference resistance value.