KR20160027870A - Data interface and data transmit method - Google Patents
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Abstract
Description
본 발명은 데이터 인터페이스 및 데이터 전송 방법에 관한 것이다.The present invention relates to a data interface and a data transmission method.
이미지 촬상 장치는 이미지 센서(image sensor)를 포함한다. 이미지 센서는 광학 정보를 전기 신호로 변환시키는 반도체 소자 중 하나이다. 이러한 이미지 센서는 전기 신호로 변환된 광학 정보를 이미지 신호 처리부(Image Signal Processor; ISP)로 전송할 수 있다. 광학 정보를 전송하는 과정에서 데이터 인터페이스가 이용될 수 있다.The image pickup apparatus includes an image sensor. An image sensor is one of the semiconductor elements that convert optical information into an electrical signal. Such an image sensor can transmit optical information converted into an electric signal to an image signal processor (ISP). A data interface may be used in the process of transmitting optical information.
데이터 인터페이스는 직렬화기-역직렬화기(SerDes; Serializer Deserializer)를 포함하고, 직렬화기는 데이터를 직렬화시켜 전송 채널을 통하여 전송하고, 수신된 직렬화된 데이터를 역직렬화시킨다. 또한, 데이터 인터페이스는 클럭데이터 복원회로(CDR; Clock Data Recovery)를 사용해서 수신한 데이터의 주파수를 복원하고 상기 복원된 주파수의 클럭으로 샘플러 회로를 동작시킨다. 따라서, 수신측에서 기준으로 사용하는 기준 클럭(reference clock) 주파수와 다른 주파수로 동작하는 송신측에서 전송하는 데이터를 수신측에서 계속 수신할 수 있다. 다만, 최근 이미지 센서에서 전송하는 데이터량이 급증함에 따라 전력 소모가 증가하고, 이에 따라, 발열 국부적 화질 열화(shading), 배터리 수명 감소 등의 문제점이 발생되고 있다.The data interface includes a serializer deserializer (SerDes), which serializes the data to transmit over a transmission channel and deserializes the received serialized data. In addition, the data interface restores the frequency of the received data using a clock data recovery (CDR) circuit and operates the sampler circuit with the clock of the recovered frequency. Therefore, the receiving side can continuously receive data transmitted from the transmitting side operating at a frequency different from the reference clock frequency used as a reference at the receiving side. However, recently, the amount of data to be transmitted by the image sensor has been rapidly increased, so that power consumption has been increased. As a result, there has been a problem such as heat generation local image quality shading and battery life reduction.
본 발명이 해결하고자 하는 기술적 과제는, 데이터 인터페이스 내 CDR의 수를 최소화하여, 소비 전력을 낮출 수 있는 데이터 인터페이스를 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a data interface capable of minimizing the number of CDRs in a data interface and reducing power consumption.
본 발명이 해결하고자 하는 다른 기술적 과제는, 데이터 인터페이스 내 CDR의 수를 최소화하여, 소비 전력을 낮출 수 있는 데이터 전송 방법을 제공하는 것이다.Another object of the present invention is to provide a data transmission method capable of reducing the power consumption by minimizing the number of CDRs in a data interface.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical objects of the present invention are not limited to the technical matters mentioned above, and other technical subjects not mentioned can be clearly understood by those skilled in the art from the following description.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 데이터 인터페이스는, 제1 이미지 데이터에 포함된 제1 비트와, 제2 이미지 데이터에 포함된 제3 비트를 포함하는 제1 비트셋을 생성하고, 상기 제1 이미지 데이터에 포함되고 상기 제1 비트의 상위 비트인 제2 비트와, 상기 제2 이미지 데이터에 포함되고 상기 제3 비트의 상위 비트인 제4 비트를 포함하는 제2 비트셋을 생성하는 포멧터(formater), 상기 제1 비트셋을 직렬화시키는 제1 직렬화기, 상기 제2 비트셋을 직렬화시키는 제2 직렬화기, 직렬화된 상기 제1 비트셋을 제1 차동 신호로 변환하는 제1 출력 드라이버, 직렬화된 상기 제2 비트셋을 제2 차동 신호로 변환하는 제2 출력 드라이버, 및 상기 포멧터, 상기 제1 및 제2 직렬화기, 상기 제1 및 제2 출력 드라이버에 전달되는 복수의 클럭 신호를 생성하는 클럭 생성기(clock generator)를 포함한다.According to an aspect of the present invention, there is provided a data interface for generating a first bit set including a first bit included in first image data and a third bit included in second image data, And a second bit set included in the first image data and including a second bit which is an upper bit of the first bit and a fourth bit which is included in the second image data and is an upper bit of the third bit, A first serializer for serializing the first bit set, a second serializer for serializing the second bit set, a second serializer for converting the serialized first bit set into a first differential signal, 1 output driver, a second output driver for converting the serialized second set of bits to a second differential signal, and a second output driver for converting the formatter, the first and second serializers, Of the clock signal And a clock generator (clock generator) that generates.
본 발명의 몇몇 실시예에서, 상기 제1 차동 신호는 HD(High Density) 채널로 전송되고, 상기 제2 차동 신호는 LD(Light Density) 채널로 전송될 수 있다. In some embodiments of the present invention, the first differential signal may be transmitted on an HD (High Density) channel, and the second differential signal may be transmitted on a LD (Light Density) channel.
본 발명의 몇몇 실시예에서, 상기 포멧터로부터 수신한 상기 제1 또는 제2 비트셋에 트랜지션이 없는 경우, 상기 제1 또는 제2 비트셋을 하나 이상의 트랜지션을 포함하는 비트셋으로 변환시키는 프리 로직(pre-logic)을 더 포함할 수 있다.In some embodiments of the present invention, if there is no transition in the first or second bit set received from the formatter, the pre-logic that transforms the first or second set of bits into a bit set comprising one or more transitions (pre-logic).
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 이미지 데이터는 N개(N은 짝수)의 비트를 포함하되, 상기 제1 비트셋은 상기 제1 및 제2 이미지 데이터의 하위 N/2비트를 포함하고, 상기 제2 비트셋은 상기 제1 및 제2 이미지 데이터의 상위 N/2비트를 포함할 수 있다.In some embodiments of the present invention, the first and second image data comprise N (N is an even number) bits, wherein the first bit set is a lower N / 2 bit of the first and second image data And the second bit set may comprise the upper N / 2 bits of the first and second image data.
본 발명의 몇몇 실시예에서, 상기 포멧터는 상기 제1 및 제2 이미지 데이터를 제3 비트셋으로 변환하되, 상기 제3 비트셋은 상기 제1 이미지 데이터에 포함되고 상기 제1 비트와 상기 제2 비트 사이에 위치하는 제5 비트와, 상기 제2 이미지 데이터에 포함되고 상기 제3 비트와 상기 제4 비트 사이에 위치하는 제6 비트를 포함할 수 있다.In some embodiments of the present invention, the formatter converts the first and second image data to a third bit set, wherein the third bit set is included in the first image data and the first bit and the second A fifth bit located between the bits and a sixth bit included in the second image data and located between the third bit and the fourth bit.
본 발명의 몇몇 실시예에서, 상기 제3 비트셋을 직렬화시키는 제3 직렬화기와, 직렬화된 상기 제3 비트셋을 제3 차동 신호로 변환하는 제3 출력 드라이버를 더 포함할 수 있다.In some embodiments of the present invention, a third serializer for serializing the third bit set and a third output driver for converting the serialized third bit set to a third differential signal may be further included.
본 발명의 몇몇 실시예에서, 상기 포멧터는, 상기 제1 및 제2 이미지 데이터의 상위 비트와 하위 비트에 포함된 트랜지션의 수를 카운트하는 복수의 토글 카운터와, 상기 제1 및 제2 이미지 데이터의 상기 상위 비트과 상기 하위 비트에 포함된 트랜지션의 수를 비교하는 비교기와, 상기 상위 비트 및 상기 하위 비트 중에서 트랜지션이 많은 비트를 상기 제1 비트셋에 할당하고, 상기 상위 비트 및 상기 하위 비트 중에서 트랜지션이 적은 비트를 상기 제2 비트셋에 할당하는 상기 복수의 멀티플렉서와, 제1 비트셋 또는 제2 비트셋이 LSB 비트셋인지 MSB 비트셋인지 여부를 나타내는 더미 비트를 생성하는 더미 비트 생성기(dummy bit generator)를 포함할 수 있다.In some embodiments of the present invention, the formatter comprises: a plurality of toggle counters for counting the number of transitions included in the upper and lower bits of the first and second image data; A comparator for comparing the upper bit with the lower bit and comparing the number of transitions included in the upper bit and the lower bit with a transition of the upper bit and the lower bit to the first bit set, A plurality of multiplexers for assigning a small number of bits to the second bit set and a dummy bit generator for generating a dummy bit indicating whether the first bit set or the second bit set is an LSB bit set or an MSB bit set, ).
본 발명의 몇몇 실시예에서, 상기 제1 비트셋 및 상기 제2 비트셋은 상기 더미 비트 생성기에서 생성된 제1 더미 비트와 제2 더미 비트를 각각 더 포함할 수 있다.In some embodiments of the present invention, the first bit set and the second bit set may further include a first dummy bit and a second dummy bit respectively generated in the dummy bit generator.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 데이터 전송 방법은, 제1 이미지 데이터에 포함된 제1 비트와, 제2 이미지 데이터에 포함된 제3 비트를 포함하는 제1 비트셋을 제1 채널을 통해 수신하고, 상기 제1 이미지 데이터에 포함되고 상기 제1 비트의 상위 비트인 제2 비트와, 상기 제2 이미지 데이터에 포함되고 상기 제3 비트의 상위 비트인 제4 비트를 포함하는 제2 비트셋을 제2 채널을 통해 수신하고, 클럭 생성기에서 제공된 클럭 신호를 기초로 하여 상기 제1 및 제2 비트셋을 샘플링하고, 클럭데이터 복원회로(CDR circuit)에서 제공되는 다중 위상 클럭 신호를 조절함으로써, 상기 제1 및 제2 비트셋의 각각의 샘플링 타이밍을 조절한다.According to an aspect of the present invention, there is provided a data transmission method including: a first bit set including a first bit included in first image data and a third bit included in second image data; A second bit included in the first image data and being a higher bit of the first bit and a fourth bit being included in the second image data and being a higher bit of the third bit, The first and second sets of bits are received on a second channel, the first and second bit sets are sampled based on the clock signals provided by the clock generator, and the multi-phase clocks provided by the clock data recovery circuit (CDR circuit) Signal to adjust the sampling timing of each of the first and second bit sets.
본 발명의 몇몇 실시예에서, 제1 이미지 데이터에 포함된 제1 비트와, 제2 이미지 데이터에 포함된 제3 비트를 포함하는 제1 비트셋을 생성하고, 상기 제1 이미지 데이터에 포함되고 상기 제1 비트의 상위 비트인 제2 비트와, 상기 제2 이미지 데이터에 포함되고 상기 제3 비트의 상위 비트인 제4 비트를 포함하는 제2 비트셋을 생성하고, 상기 제1 비트셋과 상기 제2 비트셋을 직렬화하고, 직렬화된 상기 제1 비트셋과 상기 제2 비트셋을 제1 차동 신호와 제2 차동 신호로 변환하는 것을 더 포함할 수 있다.In some embodiments of the present invention, a first bit set is generated that includes a first bit included in the first image data and a third bit included in the second image data, and the first bit set included in the first image data, Generating a second bit set comprising a second bit that is an upper bit of a first bit and a fourth bit that is included in the second image data and is an upper bit of the third bit, Serializing the 2-bit set, and converting the serialized first bit set and the second bit set into a first differential signal and a second differential signal.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.
도 1은 본 발명의 일 실시예에 따른 이미지 촬상 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 데이터 인터페이스의 블록도이다.
도 3은 본 발명의 몇몇 실시예에 따른 데이터 인터페이스의 입력 신호의 트랜지션의 빈도수를 설명하기 위한 도면이다.
도 4는 본 발명의 몇몇 실시예에 따른 데이터 인터페이스의 데이터 포멧 변경 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 몇몇 실시예에 따른 데이터 인터페이스의 클럭데이터 복원회로의 기능을 설명하기 위한 개념도이다.
도 6은 본 발명의 몇몇 실시예에 따른 샘플러의 샘플링 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 다른 실시예에 따른 데이터 인터페이스의 블록도이다.
도 8은 도 7의 프리 로직회로를 구조를 설명하기 위한 블럭도이다.
도 9는 도 7의 프리 로직회로를 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 또 다른 실시예에 따른 데이터 인터페이스의 블록도이다.
도 11은 본 발명의 또 다른 실시예에 따른 데이터 인터페이스의 데이터 포멧 변경 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 몇몇 실시예에 따른 포멧터의 블록도이다.
도 13은 본 발명의 다른 실시예에 따른 이미지 촬상 장치의 블록도이다.
도 14는 본 발명의 또 다른 실시예에 따른 이미지 촬상 장치의 블록도이다.
도 15는 본 발명의 실시예들에 따른 이미지 촬상 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 16은 도 15의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.1 is a block diagram of an image pickup apparatus according to an embodiment of the present invention.
2 is a block diagram of a data interface according to one embodiment of the present invention.
3 is a diagram for explaining the frequency of transitions of an input signal of a data interface according to some embodiments of the present invention.
4 is a diagram for explaining a data format changing method of a data interface according to some embodiments of the present invention.
5 is a conceptual diagram illustrating functions of a clock data recovery circuit of a data interface according to some embodiments of the present invention.
6 is a timing chart for explaining a sampling operation of the sampler according to some embodiments of the present invention.
7 is a block diagram of a data interface according to another embodiment of the present invention.
8 is a block diagram for explaining the structure of the prelogic circuit of FIG.
9 is a diagram for explaining the operation of the prelogic circuit of FIG.
10 is a block diagram of a data interface according to another embodiment of the present invention.
11 is a diagram for explaining a data format changing method of a data interface according to another embodiment of the present invention.
Figure 12 is a block diagram of a formatter in accordance with some embodiments of the present invention.
13 is a block diagram of an image pickup apparatus according to another embodiment of the present invention.
14 is a block diagram of an image pickup apparatus according to another embodiment of the present invention.
15 is a block diagram showing an example of application of the image pickup device according to the embodiments of the present invention to a computing system.
16 is a block diagram illustrating an example of an interface used in the computing system of FIG.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention and the manner of achieving them will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. The dimensions and relative sizes of the components shown in the figures may be exaggerated for clarity of description. Like reference numerals refer to like elements throughout the specification and "and / or" include each and every combination of one or more of the mentioned items.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.It is to be understood that when an element or layer is referred to as being "on" or " on "of another element or layer, All included. On the other hand, a device being referred to as "directly on" or "directly above " indicates that no other device or layer is interposed in between.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.One element is referred to as being "connected to " or" coupled to "another element, either directly connected or coupled to another element, One case. On the other hand, when one element is referred to as being "directly connected to" or "directly coupled to " another element, it does not intervene another element in the middle.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.The terms spatially relative, "below", "beneath", "lower", "above", "upper" May be used to readily describe a device or a relationship of components to other devices or components. Spatially relative terms should be understood to include, in addition to the orientation shown in the drawings, terms that include different orientations of the device during use or operation. For example, when inverting an element shown in the figures, an element described as "below" or "beneath" of another element may be placed "above" another element. Thus, the exemplary term "below" can include both downward and upward directions. The elements can also be oriented in different directions, so that spatially relative terms can be interpreted according to orientation.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. The terms " comprises "and / or" comprising "used in the specification do not exclude the presence or addition of one or more other elements in addition to the stated element.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.Although the first, second, etc. are used to describe various elements or components, it is needless to say that these elements or components are not limited by these terms. These terms are used only to distinguish one element or component from another. Therefore, it is needless to say that the first element or the constituent element mentioned below may be the second element or constituent element within the technical spirit of the present invention.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless defined otherwise, all terms (including technical and scientific terms) used herein may be used in a sense commonly understood by one of ordinary skill in the art to which this invention belongs. Also, commonly used predefined terms are not ideally or excessively interpreted unless explicitly defined otherwise.
이하 도 1 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 데이터 인터페이스 및 이를 포함하는 이미지 촬상 장치에 대해 설명하도록 한다.Hereinafter, a data interface according to an embodiment of the present invention and an image pickup device including the same will be described with reference to FIGS. 1 to 6. FIG.
도 1은 본 발명의 일 실시예에 따른 이미지 촬상 장치의 블록도이다.1 is a block diagram of an image pickup apparatus according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 실시예에 따른 이미지 촬상 장치(10)는 이미지 센서(11)(Image Sensor; CIS), 이미지 신호 처리부(13)(Image Signal Processor), 데이터 인터페이스(1~3)를 포함한다.1, an
이미지 센서(11)는 빛을 감지하여 전기적 신호로 변환하고, 상기 전기적 신호를 아날로그 신호 또는 디지털 신호로 변환하며, 기본적인 영상처리(가령, 영상의 규격 변환과 같은 처리)를 위하여 필터링 기능을 수행할 수 있다. The
이미지 센서(11)는 이미지 센서 셀(image sensor cells)들의 종류에 따라 다양하게 변할 수 있다. 예를 들어, 이미지 센서(11)는 CCD(Charge Coupled Device) 이미지 센서 또는 CMOS(Complementary Metal Semiconductor) 이미지 센서를 포함할 수 있다. CMOS 이미지 센서는 주변회로인 제어 회로(Control Circuit) 및 신호 처리 회로(Signal Processing Circuit)를 동시에 집적할 수 있는 CMOS 기술을 이용하여 픽셀수만큼의 MOS 트랜지스터를 만들고 이를 통해 출력(Output)을 검출하는 스위칭 방식을 채용할 수 있다. CMOS 이미지 센서는 복수의 이미지 센서 셀을 포함하는 포토다이오드(Photo Diode) 및 복수의 MOS 트랜지스터로 구성되며, 기본적으로 이미지 센서 칩의 전후로부터 입사되는 빛 즉, 가시광선을 전기적 신호로 변환하여 영상화할 수 있다.The
CCD 이미지 센서는 전하의 축적과 전송을 이용한 기록소자이다. CCD 이미지 센서는 아날로그 신호 전하를 일정한 방향으로 순차적으로 전송할 수 있고, 그 전송 기능을 이용하여 화상을 전기 신호로 변환할 수 있다. CCD 이미지 센서는 실리콘 기판상에 얇은 산화막을 붙이고, 그 위에 다수의 전극을 나열한 상대적으로 단순한 구조를 갖기 때문에 고밀도 집적이 가능하며, 저 소비전력의 휘발성 소자를 포함할 수 있다. The CCD image sensor is a recording element that uses charge accumulation and transmission. The CCD image sensor can sequentially transfer the analog signal charge in a predetermined direction, and can convert an image into an electric signal by using the transfer function. Since the CCD image sensor has a relatively simple structure in which a thin oxide film is formed on a silicon substrate and a plurality of electrodes are arranged thereon, the CCD image sensor can include high-density integration and a low power consumption volatile device.
이미지 신호 처리부(13)는 이미지 센서(11)에서 수신한 디지털 신호를 처리하는데, 예를 들면 색상 포맷의 변환, 열화된 픽셀의 보정 등과 같이, 카메라 모듈의 제어부(미도시)에 적합한 전기적 신호로 변환하여 전달하는 기능을 수행할 수 있다. 이미지 신호 처리부(13)는 처리된 이미지 데이터를 인터페이스 장치를 통하여 디스플레이 유닛으로 출력할 수 있다. 이미지 신호 처리부(13)는 이미지 센서(11)로부터 출력된 전기신호에 대해, 광량의 게인 보정이나 화이트 밸런스의 조정할 수 있다. 이미지 신호 처리부(13)는 처리된 이미지 데이터를 어플리케이션 프로세서(application processor) 내의 제어부에 출력할 수 있다. The image
데이터 인터페이스(1~3)는 송신부(100)(Tx; transmitter), 수신부(200)(Rx; reciever), 채널(300)(channel)을 포함할 수 있다. 송신부(100)는 이미지 센서(11)에서 출력된 디지털 신호를 채널(300)에 포함된 복수의 채널을 이용하여 수신부(200)로 전송할 수 있다. 이에 대한 구체적인 설명은 후술하도록 한다.The data interfaces 1 to 3 may include a transmitting unit 100 (Tx), a receiving unit 200 (Rx), and a channel 300 (channel). The transmitting
도 2는 본 발명의 일 실시예에 따른 데이터 인터페이스의 블록도이다.2 is a block diagram of a data interface according to one embodiment of the present invention.
도 2를 참조하면, 본 발명의 일 실시예에 따른 데이터 인터페이스(1)는 송신부(100), 수신부(200), 채널(300)을 포함한다. 송신부(100)는 포멧터(110)(formater), 직렬화기(121, 123)(serializer), 데이터 패스(131, 133)(data path), 출력 드라이버(141, 143)(output driver; Driver), 클럭 생성기(180)(clock generator; CLK_GEN), PLL(Phase Locked Loop) 회로(190)를 포함할 수 있다. Referring to FIG. 2, a
포멧터(110)는 입력 받은 비트셋의 포멧(format)을 변경할 수 있다. 구체적으로, 포멧터(110)는 N개(N은 2이상의 자연수)의 비트를 각각 포함하는 복수의 비트셋을 입력받아, 상기 복수의 비트셋의 각각의 LSB(Least Significant Bit)를 포함하는 제1 비트셋과 상기 복수의 비트셋의 각각의 MSB(Most Significant Bit)를 포함하는 제2 비트셋을 생성할 수 있다. The
예를 들어, 포멧터(110)가 N개 비트를 포함하는 제1 픽셀의 비트셋과 제2 픽셀의 이미지 신호를 입력받은 경우, 제1 및 제2 픽셀의 비트셋의 하위 N/2비트를 포함하는 제1 비트셋과, 제1 및 제2 픽셀의 비트셋의 상위 N/2비트를 포함하는 제2 비트셋을 생성할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 입력받은 3개의 이미지 신호를 이용하여, 각각의 비트셋의 최하위 비트를 포함하는 제1 비트셋, 각각의 비트셋의 최상위 비트를 포함하는 제2 비트셋, 각각의 비트셋의 정중앙에 위치하는 비트를 포함하는 제3 비트셋을 생성할 수 있다. 이에 대한 자세한 설명은 후술하도록 한다. For example, when the
포멧터(110)에서 생성된 제1 비트셋은 제2 비트셋보다 많은 수의 트랜지션(transition)을 가질 수 있다. 예를 들어, 초기 이미지는 인접 픽셀 간에 점차적으로 변화하는 RGB 값을 포함하는 복수의 픽셀 데이터를 가질 수 있다. 점차적으로 변화하는 픽셀 데이터는 MSB 비트들에 상대적으로 적은 트랜지션을 형성하고, LSB 비트들에는 상대적으로 많은 트랜지션을 형성할 수 있다. 즉, 비트가 1에서 0으로 변하거나, 0에서 1로 변하는 경우에 해당하는 트랜지션은 제2 비트셋에 비하여 제1 비트셋에 더 많이 존재할 수 있다. 따라서, 제1 비트셋이 이동하는 채널은 트랜지션이 많은 HD(high density) 채널이 되고, 제2 비트셋이 이동하는 채널은 상대적으로 트랜지션이 적은 LD(low density) 채널이 될 수 있다.The first bit set generated by the
반면, LSB 비트들과 MSB 비트들의 트랜지션 패턴은 초기 이미지 데이터에 의해 변할 수 있다. 예를 들어, 초기 이미지는 많은 수의 에지를 가지는 체크 보드 패턴(check board pattern)을 가질 수 있고, 상기 체크 보드 패턴의 에지들 상에서는 RGB 데이터가 급격히 변할 수 있다. 에지들 상에서의 RGB 데이터의 급격한 변화는 MSB 비트들의 트랜지션이 LSB 비트들의 트랜지션보다 많도록 할 수 있다. 따라서, 본 발명의 다른 실시예에서, LD 채널은 제1 비트셋 및 제2 비트셋 중에서 트랜지션이 적은 비트셋을 전송할 수 있고, HD 채널은 제1 비트셋 및 제2 비트셋 중에서 트랜지션이 많은 비트셋을 전송할 수 있다.On the other hand, the transition pattern of LSB bits and MSB bits may be changed by the initial image data. For example, the initial image may have a check board pattern with a large number of edges, and the RGB data may change abruptly on the edges of the check board pattern. The abrupt change in RGB data on the edges may cause the transition of the MSB bits to be greater than the transition of the LSB bits. Therefore, in another embodiment of the present invention, the LD channel can transmit a bit set having a smaller transition from the first bit set and the second bit set, and the HD channel can transmit a bit having many transitions among the first bit set and the second bit set You can transfer the set.
포멧터(110)는 제1 직렬화기(121) 및 제2 직렬화기(123)와 연결될 수 있다. 포멧터(110)에서 생성된 LSB를 포함하는 제1 비트셋은 제1 직렬화기(121)에 전달될 수 있고, MSB를 포함하는 제2 비트셋은 제2 직렬화기(123)에 전달될 수 있다. The
제1 비트셋과 제2 비트셋을 기초로, 트랜지션이 더 많거나 더 적은 비트셋을 고르기 위하여, 이미지 데이터의 상위 비트셋와 하위 비트셋에 포함된 트랜지션의 수를 카운트하는 복수의 토글 카운터(미도시), 상위 비트셋와 하위 비트셋에 포함된 트랜지션의 수를 비교하는 비교기(미도시)와, 트랜지션이 많은 비트셋을 제1 비트셋에 할당하고, 트랜지션이 적은 비트셋을 제2 비트셋에 할당하기 위한 복수의 멀티플렉서(미도시)와, 제1 비트셋 또는 제2 비트셋이 LSB 비트셋인지 MSB 비트셋인지 여부를 나타내는 더미 비트를 생성하기 위한 복수의 더미 비트 생성기(미도시)를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 이에 대한 상세한 설명은 도 12에서 후술하도록 한다.A plurality of toggle counters (not shown) for counting the number of transitions contained in the upper bit set and the lower bit set of the image data to select more or fewer transitions based on the first bit set and the second bit set , A comparator (not shown) for comparing the number of transitions included in the upper bit set and the lower bit set, and a comparator (not shown) for assigning the transition set to the first bit set and the less transition bit set to the second bit set And a plurality of dummy bit generators (not shown) for generating dummy bits indicating whether the first bit set or the second bit set is an LSB bit set or an MSB bit set can do. However, the present invention is not limited thereto, and a detailed description thereof will be described later with reference to FIG.
포멧터(110)와 제1 직렬화기(121) 또는 포멧터(110)와 제2 직렬화기(123) 사이에는 프리 로직(도 7의 151, 153)이 존재할 수 있다. 이에 대한 자세한 설명은 후술하도록 한다.There may exist free logic (151 and 153 in FIG. 7) between the
직렬화기(121, 123)는 제1 직렬화기(121)와 제2 직렬화기(123)를 포함할 수 있다. 직렬화기(121, 123)는 병렬로 입력된 신호를 직렬신호로 변환할 수 있다. 예를 들어, 직렬화기(121, 123)는 10개의 라인을 통해 병렬로 입력된 신호를 2개의 라인을 통해 출력되는 직렬신호로 변환할 수 있다. 즉, 직렬화기(121, 123)는 입력과 출력의 비를 10 : 2 로 변환하는 것이 가능하다. 이때, 2개의 출력 신호는 짝수 신호(even signal)와 홀수 신호(odd signal)로 구분되어 변환될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 입력과 출력의 비는 다양하게 변경될 수 있다. 예를 들어, 입력과 출력의 비를 n : m로 변경이 가능하다.(단, m은 n보다 작은 자연수) The
제1 및 제2 직렬화기(121, 123)는 하나의 클럭 생성기(180)와 연결될 수 있다. 제1 및 제2 직렬화기(121, 123)는 하나의 클럭 생성기(180)에서 생성된 클럭을 입력받아, 상기 클럭을 이용하여 병렬 신호를 직렬 신호로 변경시킬 수 있다. 제1 직렬화기(121)는 제1 데이터 패스(131)와 연결되고, 제2 직렬화기(123)는 제2 데이터 패스(133)와 연결될 수 있다.The first and
데이터 패스(131, 133)는 제1 데이터 패스(131)와 제2 데이터 패스(133)를 포함할 수 있다. The
데이터 패스(131, 133)는 직렬화된 데이터를 할당하고, 할당된 직렬화된 데이터를 출력 드라이버(141, 143)로 전달할 수 있다. 또한, 데이터 패스(131, 133)는 직렬화기(121, 123)로부터 수신한 복수의 신호를 하나로 합쳐서 출력 드라이버(141, 143)로 전송할 수 있다. 예를 들어, 제1 및 제2 직렬화기(121, 123)는 출력 드라이버(141, 143)에 신호를 전달하기 전에, 고속의 직렬 데이터 전송에 따른 부하를 줄이기 위하여, 수신된 각각의 비트셋으로부터 짝수 신호(even signal)와 홀수 신호(even signal)를 선택함으로써, 수신된 각각의 비트셋을 짝수 신호와 홀수 신호로 나눌 수 있다. 제1 데이터 패스(131)가 제1 직렬화기(121)로부터 짝수 신호와 홀수 신호를 포함하는 2개의 신호를 수신한 경우, 제1 데이터 패스(131)는 상기 짝수 신호와 홀수 신호를 하나의 신호로 결합한 뒤, 제1 출력 드라이버(141)로 전달할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 제2 데이터 패스(133)는 제1 데이터 패스(131)와 실질적으로 동일하게 동작할 수 있다. The
제1 및 제2 데이터 패스(133)는 하나의 클럭 생성기(180)에서 생성된 클럭을 입력받아, 해당 클럭을 이용하여 동작할 수 있다. 예를 들어, 클럭 생성기(180)는 제1 및 제2 데이터 패스(131, 133)에 동일한 주파수의 클럭을 제공할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. The first and
출력 드라이버(141, 143)는 제1 및 제2 데이터 패스(131, 133)에서 수신한 데이터를 증폭한 뒤, 채널(300)을 통하여 상기 데이터를 전송한다. 출력 드라이버(141, 143)는 제1 출력 드라이버(141)와, 제2 출력 드라이버(143)를 포함할 수 있다. The
제1 출력 드라이버(141)는 제1 데이터 패스(131) 및 채널(300)의 제1 채널(310)과 연결될 수 있다. 제1 출력 드라이버(141)는 제1 데이터 패스(131)로부터 수신된 제1 데이터(직렬화된 제1 비트셋)를 수신하고, 이를 증폭시켜 제1 채널(310)에 전달할 수 있다. 마찬가지로, 제2 출력 드라이버(143)는 제2 데이터 패스(133) 및 채널(300)의 제2 채널(320)과 연결될 수 있다. 제2 출력 드라이버(143)는 제2 데이터 패스(133)로부터 수신된 제2 데이터(직렬화된 제2 비트셋)를 수신하고, 이를 증폭시켜 제2 채널(320)에 전달할 수 있다.The
도면에는 명확하게 도시하지는 않았으나, 데이터 패스(131, 133)에서 출력된 데이터를 다시 비직렬화시키고, 비직렬화된 신호가 직렬화기(121, 123)에 입력되는 신호와 비교하여 에러 여부를 판단하는 에러 체커(미도시)를 더 포함할 수 있다. 에러 체커(미도시)는 데이터 패스(131, 133)의 출력단 및 직렬화기(121, 123)의 입력단과 연결될 수 있다. 또한, 에러 체커(미도시)는 각 채널마다 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. Although not explicitly shown in the figure, the data outputted from the
제1 데이터는 제2 데이터에 비하여 많은 수의 트랜지션을 가질 수 있다. 따라서, 제1 데이터가 전송되는 채널(300)의 제1 채널(310)은 HD 채널에 해당하고, 제2 데이터가 전송되는 채널(300)의 제2 채널(320)은 LD 채널에 해당한다.The first data may have a larger number of transitions than the second data. Accordingly, the
PLL 회로(190)는 출력 신호의 주파수를 기준 신호에 따라 항상 일정하게 유지하도록 구성된 주파수 부귀환 회로이다. 구체적으로, PLL 회로(190)는 입력 신호와 기준주파수, 출력 신호와 주파수를 일치시키는 전자회로. 입력 신호와 출력 신호의 위상차를 검출하고, 전압제어 발진기((Voltage Controlled Oscillator: VCO)를 제어하는 것으로 정확하게 고정시킨 주파수 신호를 발신할 수 있다. PLL 회로(190)는 신호가 특정 위상으로 유지되도록 한다. 즉, PLL 회로(190)는 주기적인 신호의 위상이 흔들리지 않게 정확한 고정점을 강제로 잡아주는 역할을 할 수 있다. PLL 회로(190)는 기준신호를 전달하는 채널(300)의 레퍼런스 채널(340)과 연결될 수 있다. 송신부(100)의 PLL 회로(190)는 수신부(200)의 PLL 회로(290)와 레퍼런스 신호를 공유할 수 있다. PLL 회로(190)는 클럭 생성기(180)에 기준 신호를 제공할 수 있다.The
클럭 생성기(180)는 PLL 회로(190)의 기준신호를 기초로 하여, 직렬화기(121, 123)와 데이터 패스(131, 133)에 클럭신호를 전달할 수 있다. 구체적으로, 클럭 생성기(180)는 PLL 회로(190)로부터 기준 신호를 입력 받고, 직렬화기(121, 123) 및 데이터 패스(131, 133)을 제어하기 위한 클럭을 생성할 수 있다. 생성된 클럭은 제1 및 제2 직렬화기(123), 제1 및 제2 데이터 패스(133)에 전달될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. The
채널(300)은 제1 채널(310), 제2 채널(320), 레퍼런스 채널(340)을 포함할 수 있다. 제1 채널(310)은 송신부(100)의 제1 출력 드라이버(141) 및 수신부(200)의 제1 입력 드라이버(211)와 연결되어, 제1 비트셋을 포함하는 제1 데이터를 전달할 수 있다. 제2 채널(320)은 송신부(100)의 제2 출력 드라이버(143) 및 수신부(200)의 제2 입력 드라이버(213)와 연결되어, 제2 비트셋을 포함하는 제2 데이터를 전달할 수 있다. 레퍼런스 채널(340)은 송신부(100)의 PLL 회로(190) 및 수신부(200)의 PLL 회로(290)와 연결되어 기준신호를 전달할 수 있다.The
제1 데이터는 제2 데이터에 비하여 많은 수의 트랜지션을 가질 수 있다. 따라서, 제1 데이터가 전송되는 제1 채널(310)은 HD 채널에 해당하고, 제2 데이터가 전송되는 제2 채널(320)은 LD 채널에 해당할 수 있다. The first data may have a larger number of transitions than the second data. Accordingly, the
제1 채널(310)과 제2 채널(320)은 한 쌍의 라인으로 이루어 질 수 있다. 이는, 제1 채널(310)과 제2 채널(320)이 차동 채널(differantial channel) 전송 방식을 이용하기 위함이다. 차동 채널 전송 방식은, 하나의 전송신호에 대하여 양의 신호(positive signal)와 음의 신호(negartive signal)를 생성한 뒤, 한 쌍의 라인 중 어느 하나에는 양의 신호를, 다른 하나에는 음의 신호를 전송하는 방식이다. 수신단의 입력 드라이버(211, 213)는 두 신호의 편차를 이용하여 원래의 전송신호를 복구할 수 있다. 차동 채널 전송 방식은 두 신호의 편차를 이용하기 때문에, 단일라인으로 신호를 전송하는 경우보다 노이즈 및 간섭에 강한 특성을 지닌다.The
따라서, 출력 드라이버(141, 143)는 차동 채널 전송을 위해 클럭 에지 변조 신호를 생성할 수 있다. 구체적으로, 채널 드라이버(미도시)는 하나의 전송신호에 대한 양의 신호 및 음의 신호를 생성시켜 채널(300)에 공급할 수 있다. 예를 들어, 제1 출력 드라이버(141)는 제1 비트셋을 포함하는 제1 데이터에 대한 양의 신호와 음의 신호를 생성하고, 상기 양의 신호는 제1 채널(310)의 HDa 채널을 통해 전송하고, 상기 음의 신호는 제1 채널(310)의 HDb 채널을 통해 전송할 수 있다. 제2 출력 드라이버(143)도 제2 채널(320)에 동일한 방식으로 전송할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 제1 채널(310)과 제2 채널(320)은 하나의 단일 채널로 형성될 수도 있다.Thus, the
수신부(200)는 입력 드라이버(211, 213)(reciever), 샘플러(221, 223)(sampler), 비직렬화기(231, 233)(deserializer), 클럭데이터 복원회로(240)(Clock Data Recovery circuit; CDR), 동기화 유닛(250)(synchronizer; Sync), 리포멧터(260)(Re-formater), PLL 회로(290)를 포함할 수 있다.The
입력 드라이버(211, 213)는 제1 채널(310)과 연결되는 제1 입력 드라이버(211)와, 제2 채널(320)에 연결되는 제2 입력 드라이버(213)를 포함할 수 있다. 입력 드라이버(211, 213)는 샘플러(221, 223)와 연결될 수 있다. 구체적으로, 제1 입력 드라이버(211)는 제1 채널(310)을 통해 전달되는 제1 차동 신호를 수신하여 제1 샘플러(221)에 전달하고, 제2 입력 드라이버(213)는 제2 채널(320)을 통해 전달되는 제2 차동 신호를 수신하여 제2 샘플러(223)에 전달할 수 있다. 입력 드라이버(211, 213)는 차동 채널(differential channel) 전송 방식에 따라 전송된 한 쌍의 양의 신호(positive signal)와 음의 신호(negartive signal)를 하나로 합침으로써, 하나의 신호를 생성할 수 있다. 각각의 제1 및 제2 차동 신호는 한 쌍의 양의 신호와 음의 신호를 포함할 수 있다. 입력 드라이버(211, 213)는 수신된 차동 신호를 샘플러(221, 223)에 비트셋을 제공하기 위한 데이터로 변환할 수 있다.The
도면에는 명확히 도시하지는 않았으나, 입력 드라이버(211, 213)는 프리엠프(미도시)(pre AMP) 또는 이퀄라이저(미도시)(equalizer)를 포함할 수 있다. 프리엠프(미도시)와 이퀄라이저(미도시)는 채널(300)을 통하여 수신한 직렬 데이터 스트림의 데이터의 크기와 지연 특성을 보상하여 보상된 데이터를 제1 및 제2 샘플러(221, 223)에 전달할 수 있다. 구체적으로, 프리엠프(미도시)와 이퀄라이저(미도시)는 전송선을 통하여 직렬화된 데이터 스트림을 수신하여 수신된 데이터의 전압을 증폭하고, 증폭된 데이터를 이퀄라이징하여 수신 데이터의 지터, 특히 신호간 간섭(Inter Symbol Interference; ISI)으로 인한 데이터 신호의 왜곡을 보상할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. The
샘플러(221, 223)는 제1 샘플러(221)와 제2 샘플러(223)를 포함할 수 있다. 샘플러(221, 223)는 입력 드라이버(211, 213)로부터 수신된 데이터를 클럭 생성기(208)에서 제공된 샘플링 클럭을 기초로 샘플링할 수 있다. 제1 및 제2 샘플러(221, 223)는 수신된 데이터에서 샘플링을 통해 직렬화된 데이터(예를 들어, 샘플링된 데이터)를 얻을 수 있다. 제1 샘플러(221)와 제2 샘플러(223)는 하나의 클럭데이터 복원회로(240)를 공유할 수 있다.The
제1 샘플러(221)는 제1 입력 드라이버(211)로부터 제1 수신 데이터를 입력받을 수 있다. 제1 샘플러(221)은 클럭 생성기(280)로부터 입력받은 클럭을 이용하여 상기 제1 수신 데이터를 샘플링하고, 제1 샘플링 데이터를 출력할 수 있다.The
제2 샘플러(223)는 제2 입력 드라이버(213)로부터 제2 수신 데이터를 입력받을 수 있다. 제2 샘플러(223)은 클럭 생성기(280)로부터 입력받은 클럭을 이용하여 상기 제2 수신 데이터를 샘플링하고, 제2 샘플링 데이터를 출력할 수 있다.The
비직렬화기(231, 233)는 제1 비직렬화기(231) 및 제2 비직렬화기(233)를 포함할 수 있다. 제1 비직렬화기(231)는 제1 샘플러(221)에 의해 생성된 제1 샘플링 데이터를 제1 비직렬화 데이터로 변환할 수 있다. 상기 제1 샘플링 데이터에서 상기 제1 비직렬화 데이터로 변환되는 비율은 1:n 이 될 수 있다. 제1 샘플러(221)의 출력단은 제1 비직렬화기(231)에 연결될 수 있다. 제1 비직렬화기(231)의 출력 신호는 클럭데이터 복원회로(240)로 전달될 수 있다. The
제2 샘플러(223)는 제2 비직렬화기(233)와 연결될 수 있다. 제2 비직렬화기(233)는 제2 샘플러(223)에 의해 생성된 제2 샘플링 데이터를 제2 비직렬화 데이터로 변환할 수 있다. 상기 제2 샘플링 데이터에서 상기 제2 비직렬화 데이터로 변환되는 비율은 1:n 이 될 수 있다. 제2 샘플러(223)의 출력단은 동기화 유닛(250)에 연결될 수 있다. 제2 비직렬화기(233)의 출력 신호는 동기화 유닛(250)으로 전달될 수 있다.The
클럭데이터 복원회로(240)는 제1 비직렬화기(231)의 출력 신호를 제1 비직렬화기(231)의 출력 신호에 포함된 에지 정보를 기초로 제1 샘플러(221)의 샘플링 클럭 위상을 조정하기 위한 위상 피드백으로써 수신할 수 있다. 제1 샘플러(221)는 위에서 설명한 일련의 피드백 과정을 반복함으로써, 적절한 샘플링 타이밍을 유지하는 동안에 제1 수신 데이터를 샘플링할 수 있다.The clock
제2 샘플러(223)는 제1 샘플러(221)와 클럭데이터 복원회로(240)를 공유할 수 있다. 제2 샘플러(223)의 샘플링 타이밍을 결정하는 샘플링 클럭은, 제1 비직렬화기(231)의 출력 신호에 따른 클럭데이터 복원회로(240)의 위상 피드백에 의해 조절될 수 있다.The
클럭데이터 복원회로(240)는 제1 비직렬화기(231)에 의해 제공된 제1 비직렬화 데이터의 에지 정보를 기초로한 제1 위상 피드백을 클럭 생성기(280)에 제공할 수 있다. 클럭 생성기(280)는 상기 제1 위상 피드백을 이용하여 제1 샘플러(221) 및 제2 샘플러(223)의 샘플링 타이밍을 조절할 수 있다. 클럭데이터 복원회로(240)는 제2 비직렬화기(233) 또는 동기화 유닛(250)에 의해 제공된 제2 비직렬화 데이터의 에지 정보를 기초로한 제2 위상 피드백을 클럭 생성기(280)에 제공할 수 있다. 클럭 생성기(280)는 상기 제2 위상 피드백을 이용하여 제1 샘플러(221) 및 제2 샘플러(223)의 샘플링 클럭 위상을 조절할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. The clock
클럭 생성기(280)는 수신부(200)의 PLL 회로(290)의 신호와, 클럭데이터 복원회로(240)로부터 제공되는 피드백을 이용하여 생성되는 기준 클럭(reference clock)을 기초로, 제1 샘플러(221) 및 제2 샘플러(223)에 제공되는 샘플링 클럭을 생성할 수 있다. 또한, 클럭 생성기(280)는 제1 비직렬화기(231) 및 제2 비직렬화기(233)에 제공되는 클럭을 생성할 수 있다. The
도면에 명확히 나타내지는 않았으나, 클럭 생성기(280)는 위상 검출기(Phase Detector; 미도시), PI 컨트롤러(Phase Interpolator Controller; 미도시) 및 위상 인터폴레이터(Phase Interpolator; 미도시)를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. The
위상 인터폴레이터(미도시)는 클럭 생성기(280)에 다중 위상 클럭을 제공함으로써, 각각의 샘플러(221, 223)에 입력되는 클럭의 위상을 조절할 수 있다. 예를 들어, 위상 인터폴레이터(미도시)는 PLL 회로(290)로부터 0도/90도/180도/270도의 4개의 클럭을 입력받아 PI 컨트롤러(미도시)로부터의 디지털 코드 값에 기초하여 상기 0도/90도/180도/270도의 4개의 클럭의 위상을 증가 또는 감소시킬 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.The phase interpolator (not shown) may adjust the phase of the clock input to each
동기화 유닛(250)은 제2 비직렬화기(233)의 출력 신호를 이용하여 상기 클럭데이터 복원회로(240)에 위상 피드백을 제공할 수 있고, 이를 통해, 상기 제2 샘플러(223)의 샘플링 타이밍과, 제2 비직렬화기(233)로부터 복원된 데이터의 왜곡(skew)을 조절할 수 있다. 동기화 유닛(250)은 클럭데이터 복원회로(240)와 통신할 수 있다. 즉, 동기화 유닛(250)은 클럭데이터 복원회로(240)와 제2 비직렬화기(233)로부터 복원된 데이터의 출력 타이밍을 비교하고, 동기화 유닛(250)과 클럭데이터 복원회로(240)로부터 복원된 데이터의 출력의 왜곡을 조절할 수 있다. 클럭데이터 복원회로(240)는 제1 비직렬화기(231)와 동기화 유닛(250)의 위상 피드백을 기초로 비직렬화기(231, 233)의 출력 타이밍을 비교하여 샘플링 클럭을 조절할 수 있다.The
결과적으로, 본 발명의 일 실시예에 따른 데이터 인터페이스(1)의 송신부(100)의 포멧터(110)는 이미지 센서(11)로부터 제1 및 제2 이미지 데이터를 입력받고, 상기 제1 및 제2 이미지 데이터를 제1 또는 제2 비트셋으로 변환할 수 있다. 여기에서, 상기 제1 비트셋은 상기 제1 이미지 데이터에 포함된 하위 비트인 제1 비트와, 상기 제2 이미지 데이터에 포함된 하위 비트인 제3 비트를 포함하고, 상기 제2 비트셋은 상기 제1 이미지 데이터에 포함되고 상기 제1 비트의 상위 비트인 제2 비트와, 상기 제2 이미지 데이터에 포함되고 상기 제3 비트의 상위 비트인 제4 비트를 포함할 수 있다. As a result, the
이어서, 제1 직렬화기(121)는 포멧터(110)로부터 수신된 상기 제1 비트셋을 직렬화시키고, 제2 직렬화기(123)는 포멧터(110)로부터 수신된 상기 제2 비트셋을 직렬화시킬 수 있다. The
이어서, 채널(300)의 제1 채널(310)은 상기 직렬화된 제1 비트셋을 차동 채널(311, 313)을 이용하여 수신부(200)의 제1 입력 드라이버(211)에 전송하고, 제2 채널(320)은 상기 직렬화된 제2 비트셋을 차동 채널(321, 323)을 이용하여 수신부(200)의 제2 입력 드라이버(213)에 전송할 수 있다.The
이어서, 수신부(200)의 제1 샘플러(221)는 상기 제1 입력 드라이버(211)로부터 입력받은 제1 비트셋을 샘플링하고, 제2 샘플러(223)는 상기 제2 입력 드라이버(213)로부터 입력받은 제2 비트셋을 샘플링할 수 있다.The
이어서, 제1 비직렬화기(231)는 상기 제1 샘플러(221)로부터 샘플링된 상기 제1 비트셋을 병렬화시키고, 제2 비직렬화기(233)는 상기 제2 샘플러(223)로부터 샘플링된 상기 제2 비트셋을 병렬화시킬 수 있다.The
이어서, 클럭데이터 복원회로(240)와 클럭 생성기(280)는 상기 제1 비직렬화기(231)의 출력을 이용하여 상기 제1 및 제2 샘플러(221, 223)에 입력되는 클럭을 조정함으로써, 상기 제1 및 제2 비트셋의 샘플링 타이밍을 조정할 수 있다. 동시에, 동기화 유닛(250)은 상기 제2 비직렬화기(233)의 출력을 기초로 상기 클럭데이터 복원회로(240)에 피드백을 제공함으로써, 제1 및 제2 이미지 데이터를 복구하기 위한 제1 및 제2 비트셋의 왜곡을 조절할 수 있다.The clock
이어서, 리포멧터(260)는 상기 제1 및 제2 비트셋으로부터 상기 제1 및 제2 이미지 데이터를 추출할 수 있다. 리포멧터(260)는 동기화 유닛(250) 및 클럭데이터 복원회로(240)와 연결될 수 있다. 리포멧터(260)는 동기화 유닛(250) 및 클럭데이터 복원회로(240)으로부터 제1 및 제2 샘플러(221, 223)의 출력에 포함된 제1 비트셋과 제2 비트셋을 입력받아, 포멧터(110)가 수행한 작업을 역순으로 진행하여 상기 제1 및 제2 이미지 데이터를 추출할 수 있다. 즉, 포멧터(110)와 리포멧터(260)는 상보적인 기능을 수행할 수 있다. The
이어서, 리포멧터(260)로부터 출력된 상기 제1 및 제2 이미지 데이터는 이미지 처리 장치(13)로 전달될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. Then, the first and second image data output from the
본 발명에 따른 데이터 인터페이스(1)는 샘플러와 클럭데이터 복원회로를 가지는 데이터 통신 시스템에 적용할 수 있다. 그러나, 본 발명에 따른 데이터 인터페이스(1)는 직렬화기-비직렬화기를 구비한 데이터 통신 시스템에 한정되는 것은 아니며, 샘플러(221, 223) 및 클럭데이터 복원회로(240)를 가지는 데이터 통신 시스템이라면 직렬화기(121, 123) 및/또는 역직렬화기(121, 123)를 포함하지 않는 경우에도 적용할 수 있음은 물론이다.The data interface 1 according to the present invention can be applied to a data communication system having a sampler and a clock data restoration circuit. However, the
도 3은 본 발명의 몇몇 실시예에 따른 데이터 인터페이스의 입력 신호의 트랜지션의 빈도수를 설명하기 위한 도면이다.3 is a diagram for explaining the frequency of transitions of an input signal of a data interface according to some embodiments of the present invention.
도 3을 참조하면, 도 3은 본 발명의 몇몇 실시예에 따른 데이터 인터페이스(1, 2)에 10bit의 입력 신호의 트랜지션의 빈도수를 나타낸 그래프이다. Referring to FIG. 3, FIG. 3 is a graph showing the frequency of transition of a 10-bit input signal to
그래프에 따르면, 입력 신호의 최하위 비트의 트랜지션의 빈도수를 1이라고 가정할 때, 입력신호의 6번째 비트의 트랜지션의 빈도수는 약 0.031에 해당한다. 즉, 최하위 비트의 트랜지션의 수가 100 회라고 가정할 때, 6번째 비트의 트랜지션의 수는 약 3 회가 발생할 수 있다. 트랜지션의 수는 하위 비트에서 상위 비트로 갈수록 익스퍼낸셜(expornential)하게 감소할 수 있다. 예를 들어, 초기 이미지는 인접 픽셀 간에 점차적으로 변화하는 RGB 값을 포함하는 복수의 픽셀 데이터를 가질 수 있다. 점차적으로 변화하는 픽셀 데이터는 MSB 비트들에 상대적으로 적은 트랜지션을 형성하고, LSB 비트들에는 상대적으로 많은 트랜지션을 형성할 수 있다.According to the graph, assuming that the frequency of the transition of the least significant bit of the input signal is 1, the frequency of the transition of the 6th bit of the input signal is about 0.031. That is, assuming that the number of transitions of the least significant bit is 100, the number of transitions of the sixth bit may occur about 3 times. The number of transitions can be exponentially reduced from lower bits to higher bits. For example, the initial image may have a plurality of pixel data including RGB values that gradually change between adjacent pixels. Gradually varying pixel data may form relatively few transitions relative to the MSB bits, and relatively many transitions to the LSB bits.
반면, LSB 비트들과 MSB 비트들의 트랜지션 패턴은 초기 이미지 데이터에 의해 변할 수 있다. 예를 들어, 초기 이미지는 많은 수의 에지를 가지는 체크 보드 패턴(check board pattern)을 가질 수 있고, 상기 체크 보드 패턴의 에지들 상에서는 RGB 데이터가 급격히 변할 수 있다. 에지들 상에서의 RGB 데이터의 급격한 변화는 MSB 비트들의 트랜지션이 LSB 비트들의 트랜지션보다 많도록 할 수 있다. On the other hand, the transition pattern of LSB bits and MSB bits may be changed by the initial image data. For example, the initial image may have a check board pattern with a large number of edges, and the RGB data may change abruptly on the edges of the check board pattern. The abrupt change in RGB data on the edges may cause the transition of the MSB bits to be greater than the transition of the LSB bits.
그러므로, LD 채널은 제1 비트셋 및 제2 비트셋 중에서 트랜지션이 적은 비트셋을 전송할 수 있고, HD 채널은 제1 비트셋 및 제2 비트셋 중에서 트랜지션이 많은 비트셋을 전송할 수 있다. 제1 비트셋과 제2 비트셋을 기초로, 트랜지션이 더 많거나 더 적은 비트셋을 고르기 위하여, 포멧터(110)는 복수의 레지스터(미도시), 이미지 데이터의 상위 비트셋와 하위 비트셋에 포함된 트랜지션의 수를 카운트하는 복수의 토글 카운터(미도시), 상위 비트셋와 하위 비트셋에 포함된 트랜지션의 수를 비교하는 비교기(미도시)와, 트랜지션이 많은 비트셋을 제1 비트셋에 할당하고, 트랜지션이 적은 비트셋을 제2 비트셋에 할당하기 위한 복수의 멀티플렉서(미도시)와, 제1 비트셋 또는 제2 비트셋이 LSB 비트셋인지 MSB 비트셋인지 여부를 나타내는 더미 비트를 생성하기 위한 복수의 더미 비트 생성기(미도시)를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 이에 대한 상세한 설명은 도 12에서 후술하도록 한다.Therefore, the LD channel can transmit a bit set having a small transition among the first bit set and the second bit set, and the HD channel can transmit a bit set having many transitions from the first bit set and the second bit set. On the basis of the first bit set and the second bit set, the
도 4는 본 발명의 몇몇 실시예에 따른 데이터 인터페이스의 데이터 포멧 변경 방법을 설명하기 위한 도면이다.4 is a diagram for explaining a data format changing method of a data interface according to some embodiments of the present invention.
도 4를 참조하면, 포멧터(110)는 수신된 제1 이미지 데이터(P1)과 제1 이미지 데이터(P2)를 제1 비트셋(P1')과 제2 비트셋(P2')로 변경하는 데이터 포멧팅(data formatting) 과정을 수행할 수 있다.4, the
상기 제1 비트셋(P1')은 상기 제1 이미지 데이터(P1)에 포함된 제1 비트와, 상기 제2 이미지 데이터(P2)에 포함된 제3 비트를 포함하고, 상기 제2 비트셋(P2')은 상기 제1 이미지 데이터(P1)에 포함되고 상기 제1 비트의 상위 비트인 제2 비트와, 상기 제2 이미지 데이터(P2)에 포함되고 상기 제3 비트의 상위 비트인 제4 비트를 포함할 수 있다.The first bit set P1 'includes a first bit included in the first image data P1 and a third bit included in the second image data P2, and the second bit set P1' P2 ') includes a second bit which is included in the first image data (P1) and which is an upper bit of the first bit and a fourth bit which is included in the second image data (P2) and which is an upper bit of the third bit . ≪ / RTI >
예를 들어, 제1 이미지 데이터(P1)와 제2 이미지 데이터(P2)가 10 비트로 구성되는 경우, 제1 이미지 데이터(P1)의 하위 5개의 비트와 제2 이미지 데이터(P2)의 하위 5개의 비트를 결합하여 제1 비트셋(P1')을 만들 수 있다. 같은 방식으로, 제1 이미지 데이터(P1)의 상위 5개의 비트와 제2 이미지 데이터(P2)의 상위 5개의 비트를 결합하여 제2 비트셋(P2')을 만들 수 있다.For example, when the first image data P1 and the second image data P2 are composed of 10 bits, the lower five bits of the first image data P1 and the lower five bits of the second image data P2 Bits to form a first bit set P1 '. In the same way, the upper 5 bits of the first image data P1 and the upper 5 bits of the second image data P2 can be combined to form the second bit set P2 '.
제1 비트셋(P1')은 하위 5개의 비트로 구성되기 때문에, 제2 비트셋(P2')에 비하여 많은 수의 트랜지션을 포함할 수 있다. 이에 따라, 제1 채널(310)은 HD(high density)의 제1 비트셋(P1')을 전송하게 되고, 제2 채널(320)은 LD(high density)의 제2 비트셋(P2')을 전송하게 된다.Since the first bit set P1 'is composed of the lower five bits, it can include a larger number of transitions than the second bit set P2'. Accordingly, the
제1 비트셋(P1')은 충분한 트랜지션이 확보되기 때문에 별도의 라인 코딩(lind-coding)을 하지 않을 수 있다. 라인 코딩을 하는 경우, 복호화를 위한 별도의 추가 비트를 요구한다. 따라서, 라인 코딩을 하지 않는 경우, 라인 코딩시 필요한 추가 비트만큼의 대역폭(band width)를 추가로 확보할 수 있다. 예를 들어, 10 비트의 입력 신호를 라인 코딩하는 경우 2 비트의 추가 비트를 요구하므로, 이때, 라인 코딩을 없앨 경우, 약 20%의 대역폭을 추가로 확보할 수 있다.The first bit set P1 'may not perform additional lind-coding because a sufficient transition is ensured. When line coding is performed, a separate additional bit for decryption is required. Therefore, when line coding is not performed, it is possible to further secure a band width of an additional bit required for line coding. For example, when a 10-bit input signal is line-coded, a 2-bit additional bit is required. In this case, when the line coding is eliminated, an additional bandwidth of about 20% can be ensured.
제2 비트셋(P2')은 트랜지션의 빈도가 제1 비트셋(P1')에 비하여 상당히 낮기 때문에, 별도의 클럭데이터 복원회로(240)를 구비하지 않더라도, 제1 비트셋(P1')에 이용되는 클럭데이터 복원회로(240)를 이용하여 샘플링을 수행한 뒤, 싱크를 맞춰주는 것만으로 충분할 수 있다. Since the frequency of the transition is considerably lower than the frequency of the first bit set P1 ', the second bit set P2' may be stored in the first bit set P1 ' It may suffice to perform sampling using the clock
이를 통하여, 각각의 채널마다 클럭데이터 복원회로(240)를 사용하지 않고, 두 개의 채널에서 하나의 클럭데이터 복원회로(240)를 공유하여 사용할 수 있게 된다. 이에 따라, 데이터 인터페이스의 사이즈 및 복잡도를 감소시킬 수 있다. 또한, 클럭데이터 복원회로(240)는 많은 양의 전력을 소모하기 때문에, 사용되는 클럭데이터 복원회로(240)의 수를 줄일 경우, 클럭데이터 복원회로(240)에서 사용되는 전력 및 비용을 감소시킬 수 있다. Accordingly, it is possible to share one clock
또한, 제2 비트셋(P2')이 통과하는 채널과 연결된 제2 직렬화기(123), 제2 비직렬화기(233), 제2 샘플러(223) 등의 소자들의 경우, 사용되는 전력양을 감소시킬 수 있다. Further, in the case of the elements such as the
반면에, 위에서 언급한 것처럼, LSB 비트들과 MSB 비트들의 트랜지션 패턴은 초기 이미지 데이터에 의해 변할 수 있다. LD 채널은 제1 비트셋 및 제2 비트셋 중에서 트랜지션이 적은 비트셋을 전송할 수 있고, HD 채널은 제1 비트셋 및 제2 비트셋 중에서 트랜지션이 많은 비트셋을 전송할 수 있다. 제1 비트셋과 제2 비트셋을 기초로, 트랜지션이 더 많거나 더 적은 비트셋을 고르기 위하여, 포멧터(110)는 복수의 레지스터(미도시), 이미지 데이터의 상위 비트셋와 하위 비트셋에 포함된 트랜지션의 수를 카운트하는 복수의 토글 카운터(미도시), 상위 비트셋와 하위 비트셋에 포함된 트랜지션의 수를 비교하는 비교기(미도시)와, 트랜지션이 많은 비트셋을 제1 비트셋에 할당하고, 트랜지션이 적은 비트셋을 제2 비트셋에 할당하기 위한 복수의 멀티플렉서(미도시)와, 제1 비트셋 또는 제2 비트셋이 LSB 비트셋인지 MSB 비트셋인지 여부를 나타내는 더미 비트를 생성하기 위한 복수의 더미 비트 생성기(미도시)를 포함할 수 있다. 이에 대한 상세한 설명은 도 12에서 후술하도록 한다.On the other hand, as mentioned above, the transition pattern of LSB bits and MSB bits may be changed by the initial image data. The LD channel may transmit a bit set having a smaller transition among the first bit set and the second bit set, and the HD channel may transmit a bit set having a transition from the first bit set and the second bit set. On the basis of the first bit set and the second bit set, the
도 5는 본 발명의 몇몇 실시예에 따른 데이터 인터페이스의 클럭데이터 복원회로의 기능을 설명하기 위한 개념도이다.5 is a conceptual diagram illustrating functions of a clock data recovery circuit of a data interface according to some embodiments of the present invention.
도 5를 참조하면, 샘플러(221, 223)는 입력되는 수신 데이터를 샘플링하여 특정 순간의 데이터를 얻을 수 있다. 샘플러(221, 223)의 샘플링 타이밍은 샘플러(221, 223)에 입력되는 샘플링 클럭에 의하여 조절될 수 있다. 화살표는 샘플러(221, 223)의 샘플링 지점을 나타낸다.Referring to FIG. 5, the
입력되는 신호에는 복수 개의 트랜지션이 발생할 수 있다. 샘플러(221, 223)는 오버 샘플링 방식(oversampling scheme)에 따라, 한 주기(T)마다 복수 회의 샘플링을 수행할 수 있다. 예를 들어, 샘플러(221, 223)는 클럭 생성기(280)에서 제공되는 다중 위상 클럭을 기초로 8번의 샘플링을 수행할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. A plurality of transitions may occur in an input signal. The
클럭데이터 복원회로(240)는 샘플러(221, 223) 및/또는 비직렬화기(231, 233)로부터 위상 차동 정보(phase difference information)를 수신하고, 상기 위상 차동 정보를 분석하여, 다중 위상 클럭 입력의 위상을 조절할 수 있다. 클럭데이터 복원회로(240)는 샘플러(221, 223)의 샘플링 타이밍이 한 주기의 중앙에 올 수 있도록, 클럭 생성기(280)에 피드백 신호를 전달할 수 있다. Q는 수신 데이터의 양측의 에지 사이의 중간을 의미한다. 클럭 생성기(280)는 전달받은 피드백 신호를 기초로 하여, 다중 위상 클럭을 생성할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. The clock
도 6은 본 발명의 몇몇 실시예에 따른 샘플러의 샘플링 동작을 설명하기 위한 타이밍도이다.6 is a timing chart for explaining a sampling operation of the sampler according to some embodiments of the present invention.
도 6을 참조하면, 클럭데이터 복원회로(240)는 제1 채널(310; 예를 들어, HD 채널) 및 제2 채널(320; 예를 들어, LD 채널)로부터 복원된 데이터의 출력을 동기화하기 위하여 동기화 유닛(250)에 타이밍 피드백을 제공할 수 있다. 복원된 데이터의 출력을 동기화하기 위하여, 동기화 유닛(250)은 제2 비직렬화기(233)의 출력의 왜곡(skew)을 조절할 수 있다. 제1 비직렬화기(231)의 출력에는 클럭데이터 복원회로(240)를 통해 리포멧터(260)에 도달하는 과정에서, 회로 지연(circuit delay)이 발생될 수 있다. 동기화 유닛(250)은 클럭데이터 복원회로(240)로부터의 타이밍 피드백을 기초로 제2 비직렬화기(231)에서부터 리포멧터(260)까지의 왜곡을 조절할 수 있다.6, the clock
도 7은 본 발명의 다른 실시예에 따른 데이터 인터페이스의 블록도이다. 도 8은 도 7의 프리 로직회로를 구조를 설명하기 위한 블럭도이다. 도 9는 도 7의 프리 로직회로를 동작을 설명하기 위한 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.7 is a block diagram of a data interface according to another embodiment of the present invention. 8 is a block diagram for explaining the structure of the prelogic circuit of FIG. 9 is a diagram for explaining the operation of the prelogic circuit of FIG. For the sake of convenience of description, the same elements as those of the above-described embodiment will be described below with the exception of duplicate descriptions.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 데이터 인터페이스(2)는 송신부(100), 수신부(200), 채널(300)을 포함하고, 상기 송신부(100)는 프리 로직(151, 153)을 더 포함할 수 있다. 상기 수신부(200)는 포스트 로직(261, 263)을 더 포함할 수 있다. 본 발명의 다른 실시예에 따른 데이터 인터페이스(2) 는 도 2를 참조하여 설명한 데이터 인터페이스(1)와 실질적으로 동일하게 형성될 수 있다.7, the
송신부(100)는 포멧터(110), 프리 로직(151, 153), 직렬화기(121, 123), 데이터 패스(131, 133), 출력 드라이버(141, 143)를 포함할 수 있다. 포멧터(110)는 이미지 센서(11)로부터 제1 및 제2 이미지 데이터를 입력받고, 상기 제1 및 제2 이미지 데이터를 제1 또는 제2 비트셋으로 변환할 수 있다. 상기 제1 비트셋은 상기 제1 이미지 데이터에 포함된 제1 비트와, 상기 제2 이미지 데이터에 포함된 제3 비트를 포함할 수 있다. 상기 제2 비트셋은 상기 제1 이미지 데이터에 포함되고 상기 제1 비트의 상위 비트인 제2 비트와, 상기 제2 이미지 데이터에 포함되고 상기 제3 비트의 상위 비트인 제4 비트를 포함할 수 있다. 예를 들어, 제1 및 제2 이미지 데이터가 N개(N은 짝수)의 비트를 가질 때, 상기 제1 비트셋은 상기 제1 및 제2 이미지 데이터의 하위 N/2비트를 포함하고, 상기 제2 비트셋은 상기 제1 및 제2 이미지 데이터의 상위 N/2비트를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 제1 및 제2 이미지 데이터가 홀수 개의 비트를 가질 때에도 같은 방식으로 상위 비트와 하위 비트를 나누어서 적용이 가능할 수 있다.The
도 8 내지 도 9를 참조하면, 프리 로직(151, 153)은 포멧터(110)로부터 수신한 상기 제1 또는 제2 비트셋에 트랜지션이 없는 경우, 상기 제1 또는 제2 비트셋을 하나 이상의 트랜지션을 포함하는 비트셋으로 변환시킬 수 있다. 프리 로직(151, 153)은 상기 제1 비트셋에 트랜지션이 없는 경우 동작하는 제1 프리 로직(151)과, 상기 제2 비트셋에 트랜지션이 없는 경우 동작하는 제2 프리 로직(153)을 포함할 수 있다. 제1 프리 로직(151)과 제2 프리 로직(153)은 동일한 포멧터(110)와 연결될 수 있다. 제1 프리 로직(151)은 포멧터(110)로부터 제1 비트셋을 수신할 수 있고, 제2 프리 로직(153)은 포멧터(110)로부터 제1 비트셋보다 트랜지션이 적은 제2 비트셋을 수신할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 8 through 9, the pre-logic 151 and 153 may be configured to convert the first or second bit set into one or more bits if there is no transition in the first or second bit set received from the
프리 로직(151, 153)는 인버터(1510)(invertor)와, NOR 게이트(1511~1519)를 포함할 수 있다. The pre-logic 151, 153 may include an inverter 1510 (invertor) and NOR gates 1511-1519.
상기 인버터(1510)는 상기 제1 비트셋 또는 상기 제2 비트셋의 최하위비트(D0)를 반전시키고, 상기 NOR 게이트(1511~1519)는 연속하는 2개의 비트를 입력으로 받아 상기 최하위비트(D0)의 상위 비트(D1-D9)에 결과값을 출력할 수 있다. 예를 들어, 도 8을 참조하면, 10 비트를 입력으로 받는 프리 로직(151, 153)의 경우, 하나의 인버터(1510)와 9개의 NOR 게이트(1511~1519)를 포함할 수 있다. 인버터(1510)는 D0 비트를 반전시키고, 제1 NOR 게이트(1511~1519)는 D0비트와 D1 비트를 입력으로 받아, D1' 비트의 출력을 발생시킨다. 마찬가지로, 제2 NOR 게이트(1511)는 D1비트와 D2 비트를 입력으로 받아, D2' 비트의 출력을 발생시킨다.The
도 9를 참조하면, 프리 로직(151, 153)은 포멧터(110)로 들어오는 비트셋들을 모니터한다. 만약, N번째 비트셋(B1(N), B2(N))에 트랜지션이 없는 입력이 들어오고, (N+1)번째 비트셋(B1(N+1), B2(N+1))에도 트랜지션이 없는 입력이 연속해서 들어오는 경우, 프리 로직(151, 153)이 동작할 수 있다. 예를 들어, N번째 비트셋(B1(N), B2(N))에 '0000000000' 또는 '1111111111'의 입력이 들어오고, (N+1)번째 비트셋(B1(N+1), B2(N+1))에 N번째 비트셋(B1(N), B2(N))과 동일한 '0000000000' 또는 '1111111111'입력이 들어오는 경우, 프리 로직(151, 153)은 동작할 수 있다. 이 경우, 프리 로직(151, 153)의 인버터(1510)는 (N+1)번째 비트셋(B1(N+1), B2(N+1))의 최하위 비트를 반전시켜, 트랜지션을 발생시킬 수 있다. 트랜지션이 없는 신호가 계속해서 들어오게 되면, 수신단에서 샘플링을 할 때, 샘플링 타이밍이 어긋나거나, 에지(edge)를 놓치는 문제점이 발생할 수 있다. 프리 로직(151, 153)은 이를 방지하기 위해 트랜지션을 포함하는 신호(B1'(N+1), B2'(N+1))로 변환하기 위한 장치이다. 프리 로직(151, 153)이 동작하여 변환된 비트는 수신단 측에서 역변환을 통해 원래 신호로 복원시킬 수 있다. Referring to FIG. 9, the pre-logic 151, 153 monitors the bit sets entering the
다시 도 7을 참조하면, 제1 직렬화기(121)는 제1 프리 로직(151)과 연결되고, 제1 프리 로직(151)으로부터 수신된 상기 제1 비트셋을 직렬화시킬 수 있다. 제2 직렬화기(123)는 제2 프리 로직(153)과 연결되고, 제2 프리 로직(153)으로부터 수신된 상기 제2 비트셋을 직렬화시킬 수 있다. Referring again to FIG. 7, the
데이터 패스(131, 133)는 제1 데이터 패스(131)와 제2 데이터 패스(133)를 포함할 수 있다. 데이터 패스(131, 133)는 수신된 직렬화된 데이터를 드라이버로 전달할 수 있다. 제1 직렬화기(121)는 제1 데이터 패스(131)와 연결되고, 제2 직렬화기(123)는 제2 데이터 패스(133)와 연결될 수 있다.The
제1 및 제2 직렬화기(121, 123)와 제1 및 제2 데이터 패스(131, 133)는 하나의 클럭 생성기(280)에서 생성된 클럭을 입력받아, 해당 클럭을 이용하여 동작할 수 있다. 예를 들어, 클럭 생성기(280)는 제1 및 제2 데이터 패스(133)에 동일한 주파수의 클럭을 제공할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. The first and
출력 드라이버(141, 143)는 제1 및 제2 데이터 패스(131, 133)로부터 수신한 데이터를 증폭한 뒤, 채널(300)을 통하여 상기 데이터를 전송한다. 출력 드라이버(141, 143)는 제1 출력 드라이버(141)와, 제2 출력 드라이버(143)를 포함할 수 있다. 제1 출력 드라이버(141)는 제1 데이터 패스(131) 및 채널(300)의 제1 채널(310)과 연결될 수 있다. 제1 출력 드라이버(141)는 제1 데이터 패스(131)로부터 수신된 제1 데이터(직렬화된 제1 비트셋)를 수신하고, 이를 증폭시켜 제1 채널(310)에 전달할 수 있다. 마찬가지로, 제2 출력 드라이버(143)는 제2 데이터 패스(133) 및 채널(300)의 제2 채널(320)과 연결될 수 있다.The
데이터 인터페이스(2)는 본 발명의 일 실시예에 따른 데이터 인터페이스(1)에 프리 로직(151, 153)을 더 추가함으로써, 포멧터(110)가 제1 비트셋과 제2 비트셋을 생성하여 전송하는 과정에서 트랜지션이 없는 신호를 계속해서 전송하게되는 문제점을 해결할 수 있다. The data interface 2 further adds the
리포멧터(260)는 제1 및 제2 포스트 로직(261, 263)과 연결될 수 있다. 또한, 리포멧터(260)는 제1 및 제2 동기화 유닛(251, 253; 도 10 참조)과 각각 연결될 수 있다. 포스트 로직(261, 263)은 프리 로직(151, 153)에 의해 수행되는 동작을 역순으로 수행하여, 제1 내지 제3 비트셋으로부터 제1 및 제2 비트셋을 추출할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. The
제1 비트셋과 제2 비트셋을 기초로, 트랜지션이 더 많거나 더 적은 비트셋을 고르기 위하여, 포멧터(110)는 복수의 레지스터(미도시), 이미지 데이터의 상위 비트셋와 하위 비트셋에 포함된 트랜지션의 수를 카운트하는 복수의 토글 카운터(미도시), 상위 비트셋와 하위 비트셋에 포함된 트랜지션의 수를 비교하는 비교기(미도시)와, 트랜지션이 많은 비트셋을 제1 비트셋에 할당하고, 트랜지션이 적은 비트셋을 제2 비트셋에 할당하기 위한 복수의 멀티플렉서(미도시)와, 제1 비트셋 또는 제2 비트셋이 LSB 비트셋인지 MSB 비트셋인지 여부를 나타내는 더미 비트를 생성하기 위한 복수의 더미 비트 생성기(미도시)를 포함할 수 있다. 이에 대한 상세한 설명은 도 12에서 후술하도록 한다.On the basis of the first bit set and the second bit set, the
도 10은 본 발명의 또 다른 실시예에 따른 데이터 인터페이스의 블록도이다. 도 11은 본 발명의 또 다른 실시예에 따른 데이터 인터페이스의 데이터 포멧 변경 방법을 설명하기 위한 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.10 is a block diagram of a data interface according to another embodiment of the present invention. 11 is a diagram for explaining a data format changing method of a data interface according to another embodiment of the present invention. For the sake of convenience of description, the same elements as those of the above-described embodiment will be described below with the exception of duplicate descriptions.
도 10과 도 11을 참조하면, 본 발명의 또 다른 실시예에 따른 데이터 인터페이스(3)는 도 2를 참조하여 설명한 데이터 인터페이스(1)와 실질적으로 동일하게 형성될 수 있다. 본 발명의 또 다른 실시예에 따른 데이터 인터페이스(3)는 송신부(100), 수신부(200), 채널(300)을 포함하고, 상기 송신부(100)는 제3 직렬화기(125), 제3 데이터 패스(131, 133), 제3 출력 드라이버(141, 143)를 더 포함할 수 있다. Referring to FIGS. 10 and 11, the
포멧터(110)는 상기 제1 및 제2 이미지 데이터를 제1 내지 제3 비트셋으로 변환할 수 있다. 상기 제1 비트셋은 상기 제1 이미지 데이터에 포함된 제1 비트와, 상기 제2 이미지 데이터에 포함된 제3 비트를 포함할 수 있다. 상기 제2 비트셋은 상기 제1 이미지 데이터에 포함되고 상기 제1 비트의 상위 비트인 제2 비트와, 상기 제2 이미지 데이터에 포함되고 상기 제3 비트의 상위 비트인 제4 비트를 포함할 수 있다. 상기 제3 비트셋은 상기 제1 이미지 데이터에 포함되고 상기 제1 비트와 상기 제2 비트 사이에 위치하는 제5 비트와, 상기 제2 이미지 데이터에 포함되고 상기 제3 비트와 상기 제4 비트 사이에 위치하는 제6 비트를 포함할 수 있다. 즉, 제3 비트셋은 입력받은 이미지 신호의 중앙 비트들로 이루어 질 수 있다. The
이러한 변환은 입력받은 2개 이상의 이미지 신호들을 조합하여 이루어 질 수 있다. 예를 들어, 도 11을 참조하면, 12 비트의 제1 내지 제3 이미지 신호(P1~P3)를 입력받은 경우, 제1 비트셋(P1)은 최하위 4개 비트의 조합으로 이루어 지고, 제2 비트셋(P2)은 최상위 4개 비트의 조합으로 이루어 질 수 있다. 제3 비트셋(P3)은 나머지 4개의 비트의 조합으로 이루어 질 수 있다. 제1 비트셋(P1')은 셋 중에서 가장 많은 트랜지션을 포함하고, 제2 비트셋(P3')은 가장 적은 트랜지션을 포함할 수 있다. 제3 비트셋(P2')은 제1 비트셋(P1')과 제2 비트셋(P3')의 중간 정도의 트랜지션을 가질 수 있다. Such conversion may be performed by combining two or more input image signals. For example, referring to FIG. 11, when the first through third image signals P1 through P3 of 12 bits are input, the first bit set P1 is made up of a combination of the least significant 4 bits, The bit set P2 may be a combination of the four most significant bits. The third bit set P3 may be a combination of the remaining four bits. The first bit set P1 'may include the most transitions among the set, and the second bit set P3' may include the fewest transitions. The third bit set P2 'may have a transition between the first bit set P1' and the second bit set P3 '.
다시 도 10을 참조하면, 포멧터(110)에서 생성된 제1 비트셋은 제1 직렬화기(121)로 전달되고, 제2 비트셋은 제2 직렬화기(123)로 전달된다. 이후 과정은 도 2를 참조하여 설명한 데이터 인터페이스(1)와 동일하다. 제3 비트셋은 제3 직렬화기(125)로 전달된다. 제3 비트셋은 직렬화 과정을 거친 뒤, 제3 데이터 패스(135)를 통해 제3 출력 드라이버(145)로 전달된다. 제3 출력 드라이버(145)는 채널(300)을 통해여 제3 비트셋을 수신부(200)로 전송할 수 있다. Referring again to FIG. 10, the first bit set generated in the
도면에 명확하게 나타내지는 않았으나, 송신부(100)는 상기 포멧터(110)로부터 수신한 상기 제3 비트셋에 트랜지션이 없는 경우, 상기 제3 비트셋을 하나 이상의 트랜지션을 포함하는 비트셋으로 변환시키는 제3 프리 로직(미도시)을 더 포함할 수 있다.Although not explicitly shown in the figure, if the third bit set received from the
채널(300)은 제3 채널(330)을 더 포함할 수 있다. 제3 채널(330)은 한쌍의 차동 채널(331, 333)로 구성될 수 있다.The
수신부(200)는 제3 입력 드라이버(215), 제3 샘플러(225), 제3 비직렬화기(235), 제2 동기화 유닛(253)을 더 포함할 수 있다. 제3 입력 드라이버(215)는 제3 채널(330)을 통해 전달되는 신호를 수신하여 제3 샘플러(225)에게 전달할 수 있다. 제3 입력 드라이버(215)는 차동 채널 전송 방식에 따라 전송된 한 쌍의 양의 신호와 음의 신호를 하나로 합침으로써, 하나의 신호를 생성할 수 있다.The receiving
제3 샘플러(225)는 제3 입력 드라이버(215)로부터 수신된 신호를 샘플링 타이밍에 따라 샘플링할 수 있다. 제3 샘플러(225)는 샘플링을 통해 직렬화된 데이터를 얻을 수 있다. 제3 샘플러(225)는 제1 및 제2 샘플러(221, 223)와 하나의 클럭데이터 복원회로(240)를 공유할 수 있다. 제3 샘플러(225)는 제3 비직렬화기(235)와 연결될 수 있다. The
제3 비직렬화기(235)는 제3 샘플러(225)의 직렬화된 샘플링된 데이터를 1:n 비율의 패러렐(parallel) 데이터로 변환하여 비직렬화된 데이터를 출력할 수 있다.The
제3 샘플러(225)와 제3 비직렬화기(235)는 클럭 생성기(280)에서 생성된 클럭을 입력받아 동작할 수 있다.The
동기화 유닛(250)은 제1 동기화 유닛(251)과 제2 동기화 유닛(253)을 포함할 수 있다. 제1 동기화 유닛(251)은 제2 비직렬화기(233)와 연결될 수 있고, 제2 동기화 유닛(253)은 제3 비직렬화기(235)와 연결될 수 있다. The
제1 동기화 유닛(251)은 클럭데이터 복원회로(240)와 통신하고, 클럭데이터 복원회로(240)에 피드백을 제공함으로써, 제2 샘플러(223)의 샘플링 타이밍을 조절할 수 있다. The
제2 동기화 유닛(253)은 클럭데이터 복원회로(240)와 통신하고, 클럭데이터 복원회로(240)에 피드백을 제공함으로써, 제3 샘플러(225)의 샘플링 타이밍을 조절할 수 있다. 즉, 샘플러(221, 223, 225)의 샘플링 타이밍은 제1 비직렬화기(231)와, 제1 및 제2 동기화 유닛(251, 253)의 피드백에 따른 클럭데이터 복원회로(240)에서 생성된 클럭에 의해 제어될 수 있다. 제1 및 제2 동기화 유닛(251, 253)은 도 2를 참조하여 설명한 동기화 유닛(250)과 실질적으로 동일한 구조를 갖고 및 실질적으로 동일하게 동작할 수 있다.The
리포멧터(260)는 제1 및 제2 동기화 유닛(251, 253) 및 클럭데이터 복원회로(240)와 연결될 수 있다. 리포멧터(260)는 상기 제1 내지 제3 비트셋으로부터 포멧터(110)가 수행한 작업을 역순으로 진행하여 제1 및 제2 이미지 데이터를 추출할 수 있다.The
데이터 인터페이스(3)는 도 2의 본 발명의 일 실시예에 따른 데이터 인터페이스(1)에 클럭데이터 복원회로(240)를 공유하는 하나의 추가적인 채널을 더 추가함으로써, 전송 채널수를 증가시키고, 채널(300)의 대역폭을 개선시킬 수 있다. 또한, 클럭데이터 복원회로(240)와 클럭 생성기(280)의 수를 감소시킬 수 있어서, 회로의 전력, 복잡도 및 크기 등을 더 줄일 수 있다.The data interface 3 further increases the number of transmission channels by adding one additional channel sharing the clock
제1 비트셋과 제2 비트셋을 기초로, 트랜지션이 더 많거나 더 적은 비트셋을 고르기 위하여, 포멧터(110)는 복수의 레지스터, 이미지 데이터의 상위 비트셋와 하위 비트셋에 포함된 트랜지션의 수를 카운트하는 복수의 토글 카운터, 상위 비트셋와 하위 비트셋에 포함된 트랜지션의 수를 비교하는 비교기와, 트랜지션이 많은 비트셋을 제1 비트셋에 할당하고, 트랜지션이 적은 비트셋을 제2 비트셋에 할당하기 위한 복수의 멀티플렉서와, 제1 비트셋 또는 제2 비트셋이 LSB 비트셋인지 MSB 비트셋인지 여부를 나타내는 더미 비트를 생성하기 위한 복수의 더미 비트 생성기(dummy bit generator)를 포함할 수 있다. 본 발명의 일 실시예에 따른 포멧터(110)의 상세한 설명은 도 12에서 후술하도록 한다.Based on the first bit set and the second bit set, the
도 12는 본 발명의 몇몇 실시예에 따른 포멧터의 블록도이다.Figure 12 is a block diagram of a formatter in accordance with some embodiments of the present invention.
도 12를 참조하면, 포멧터(110)는 복수의 레지스터(101), 이미지 데이터의 상위 비트와 하위 비트에 포함된 직렬 트랜지션의 수를 카운트하는 복수의 카운터(103, 104), 상위 비트와 하위 비트에 포함된 직렬 트랜지션의 수를 비교하는 비교기(105)와, 트랜지션이 많은 비트를 제1 비트셋에 할당하고, 트랜지션이 적은 비트를 제2 비트셋에 할당하기 위한 복수의 멀티플렉서(108, 109)와, 제1 비트셋 또는 제2 비트셋이 LSB 비트셋인지 MSB 비트셋인지 여부를 나타내는 더미 비트를 생성하기 위한 복수의 더미 비트 생성기(106, 107)를 포함한다.12, the
제1 레지스터(101)와 제2 레지스터(102) 각각은 제1 이미지 데이터와 제2 이미지 데이터에서 각각 상위 비트와 하위 비트를 수신하고 저장할 수 있다. 제1 이미지 데이터와 제2 이미지 데이터는 이미지 센서의 픽셀의 RGB 데이터가 될 수 있다. 각각의 카운터(103, 104)는 제1 및 제2 레지스터(101, 102)와 비교기(105) 사이에 연결될 수 있고, 제1 및 제2 레지스터(101, 102)에 각각 저장된 상위 비트와 하위 비트에 포함된 직렬 트랜지션의 수를 카운트 할 수 있다. 비교기(105)는 제1 카운터(103) 및 제2 카운터(104)로부터 제1 카운터 값과 제2 카운터 값을 수신하고, 수신된 제1 카운터 값과 제2 카운터 값을 비교할 수 있다. 제1 카운터 값이 제2 카운터 값보다 크거나 같은 경우, 비교기(105)는 멀티플랙서(108, 109)에 로우 로직 신호를 출력할 수 있고, 이를 통해, 하위 비트를 LD 채널에 출력할 수 있고, 상위 비트를 HD 채널에 출력할 수 있다. 더미 비트 생성기(106, 107)는 어떤 비트셋이 상위 비트 또는 하위 비트인지를 나타내기 위하여, 추가적인 비트 0'b를 하위 비트에 추가하고, 추가적인 비트 1'b를 상위 비트에 추가할 수 있다. 만약 제1 이미지 데이터와 제2 이미지 데이터가 10 비트의 이미지 데이터인 경우, HD 채널과 LD 채널의 이미지 데이터의 출력은 추가적인 더미 비트 때문에 11 비트의 이미지 데이터가 될 수 있다. Each of the
리포멧터(260)는 제1 이미지 데이터와 제2 이미지 데이터를 기초로 상기 상위 비트와 하위 비트에 각각 부착된 더미 비트를 추출 또는 제거할 수 있다.The
도 13은 본 발명의 다른 실시예에 따른 이미지 촬상 장치의 블록도이다.13 is a block diagram of an image pickup apparatus according to another embodiment of the present invention.
도 13을 참조하면, 다른 실시예에 따른 이미지 촬상 장치(800)는 이미지 센서(811)와 화상신호 처리부(813)를 포함할 수 있다. 상기 이미지 센서(811)는 광전 변환 소자를 포함하는 픽셀들이 이차원적으로 배열되어 이루어진 액티브 픽셀 센서(Active Pixel Sensor; 이하, APS) 어레이(810), 타이밍 발생기(timing generator)(820), 행 디코더(row decoder)(830), 행 드라이버(row driver)(840), 상관 이중 샘플러(Correlated Double Sampler, CDS)(850), 아날로그 디지털 컨버터(Analog to Digital Converter, ADC)(860), 래치부(latch)(870), 열 디코더(column decoder)(880) 등을 포함한다.Referring to FIG. 13, the
APS 어레이(810)는 2차원적으로 배열된 다수의 단위 픽셀들을 포함한다. 다수의 단위 픽셀들은 광학 영상을 전기적인 출력 신호로 변환하는 역할을 한다. APS 어레이(810)는 행 드라이버(840)로부터 행 선택 신호, 리셋 신호, 전하 전송 신호 등 다수의 구동 신호를 수신하여 구동될 수 있다. 또한, 변환된 전기적인 출력 신호는 수직 신호 라인를 통해서 상관 이중 샘플러(850)에 제공될 수 있다. The
APS 어레이(810)는 CMOS 타입의 이미지 픽셀을 포함할 수 있다. 도면에 명확히 나타내지는 않았으나, APS 어레이(810) 내에 배치된 픽셀은 베이어 패턴(Bayer pattern) 또는 체스 모자이크(chess mosaic) 형태로 배치될 수 있다. 베이어 패턴 기술을 채용하는 경우, 액티브 APS 어레이(810) 내의 픽셀은 각각 적색 광, 녹색광 및 청색 광을 수광하도록 배치될 수 있다. 하지만, 본 발명의 사상이 이에 제한되는 것은 아니며, APS 어레이(810) 내에 배치된 복수의 액티브 픽셀에 대한 구성은 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 다른 몇몇 실시예에서, APS 어레이(810) 내에 배치된 복수의 액티브 픽셀은 마젠타(Mg)광, 옐로우(Y)광, 사이언(Cy)광 및/또는 화이트(W)광을 수광하도록 배치될 수도 있다.The
타이밍 발생기(820)는 행 디코더(830) 및 열 디코더(880)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다
행 드라이버(840)는 행 디코더(830)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호를 액티브 픽셀 센서 어레이(810)에 제공할 수 있다. 일반적으로 행렬 형태로 단위 픽셀이 배열된 경우에는 각 행별로 구동 신호를 제공할 수 있다.The
상관 이중 샘플러(850)는 액티브 픽셀 센서 어레이(810)에 형성된 출력 신호를 수직 신호 라인을 통해 수신하여 유지(hold) 및 샘플링할 수 있다. 즉, 특정한 잡음 레벨(noise level)과, 상기 출력 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.The correlated
아날로그 디지털 컨버터(860)는 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다.The analog-to-
래치부(870)는 디지털 신호를 래치(latch)하고, 래치된 신호는 컬럼 디코더(880)에서 디코딩 결과에 따라 순차적으로 화상신호 처리부(813; Image Signal Processor; ISP)로 전송할 수 있다. The
화상신호 처리부(813)는 도 1을 참조하여 설명한 화상신호 처리부(13)와 실질적으로 동일하게 형성될 수 있다. 화상신호 처리부(813)는 이미지 센서(811)로부터 출력된 전기신호에 대해, 광량의 게인 보정이나 화이트 밸런스의 조정할 수 있다. 화상 신호 처리부(813)는 촬영한 화상의 노광 데이터(즉, 이미지 신호)를 수신하고, 수신된 이미지 신호에 포함된 노이즈를 보정을 통하여 제거할 수 있다.The image
데이터 인터페이스(801)는 이미지 센서와 화상신호 처리부의 중간 위치하며, 이미지 센서(811)로부터 전달받은 제1 및 제2 이미지 데이터를 화상신호 처리부(813)에 전달할 수 있다. 상기 데이터 인터페이스(801)는 위에서 설명한 데이터 인터페이스(1~3)와 실질적으로 동일하게 동작할 수 있다.The data interface 801 is positioned between the image sensor and the image signal processing unit and can transmit the first and second image data received from the
상기 제1 이미지 데이터는 제1 비트와, 상기 제1 비트의 상위 비트인 제2 비트를 포함하고, 상기 제2 이미지 데이터는 제3 비트와, 상기 제3 비트의 상위 비트인 제4 비트를 포함할 수 있다.Wherein the first image data comprises a first bit and a second bit which is an upper bit of the first bit and the second image data comprises a third bit and a fourth bit which is an upper bit of the third bit can do.
데이터 인터페이스(801)는, 상기 제1 비트 및 상기 제3 비트를 포함하는 제1 비트셋, 및 상기 제2 비트 및 상기 제4 비트를 포함하는 제2 비트셋을 전송하는 송신부와, 상기 제1 및 제2 비트셋을 각각 샘플링하되, 샘플링시 이용되는 클럭을 조정함으로써 상기 제1 및 제2 비트셋의 샘플링 타이밍을 조정하는 클럭데이터 복원회로(CDR)를 포함하는 수신부를 포함할 수 있다.The data interface 801 includes a transmitter for transmitting a first bit set including the first bit and the third bit and a second bit set including the second bit and the fourth bit, And a clock data recovery circuit (CDR) for adjusting the sampling timing of the first and second bit sets by sampling the first and second bit sets, respectively, by adjusting a clock used during sampling.
이때, 상기 제1 및 제2 이미지 데이터는 송신부에 병렬신호로 입력되고, 송신부는 상기 제1 및 제2 비트셋을 직렬신호로 변환하여 수신부에 전송할 수 있다.In this case, the first and second image data may be input as a parallel signal to the transmitter, and the transmitter may convert the first and second bit sets into a serial signal and transmit the serial signal to the receiver.
도 14는 본 발명의 또 다른 실시예에 따른 이미지 촬상 장치의 블록도이다.14 is a block diagram of an image pickup apparatus according to another embodiment of the present invention.
도 14를 참조하면, 본 발명의 일 실시예에 따른 이미지 촬상 장치(900)는, 줌렌즈(902), 조리개(904), 포커스 렌즈(906), 구동장치(902a, 904a, 906a), CMOS(Complementary Metal Oxide Semiconductor) 소자(908), 앰프 일체형의 CDS(Correlated Double Sampling) 회로(910), A/D변환기(912), 화상 입력 콘트롤러(914), 화상신호 처리부(916), 압축 처리부(920), OSD(On Screen Display)(921), LCD(Liquid Crystal Display) 드라이버(922), LCD(924), 타이밍 발생기(926), CPU(Central Processing Unit)(928), 조작부(932), 셔터 버튼(933), 메모리(934), VRAM(Video Random Access Memory)(936), 미디어 콘트롤러(938), 기록 미디어(940), 모터 드라이버(942a, 942b, 942c), 플래시(944)를 포함할 수 있다.14, an
줌렌즈(902)는, 구동장치(902a)에 의해 광축방향으로 전후하여 이동시킴으로써 초점거리가 연속적으로 변화하는 렌즈로서, 피사체의 크기를 변화하여 촬영할 수 있다. 조리개(904)는, 화상을 촬영할 때에, 구동장치(904a)에 의해 CMOS소자(908)에 들어오는 광량의 조절할 수 있다. 포커스 렌즈(906)는, 구동장치(906a)에 의해 광축방향으로 전후하여 이동시킴으로써 피사체의 핀트를 조절할 수 있다.The
도 14를 참조하면, 줌렌즈(902) 및 포커스 렌즈(906)는 1장만 나타내고 있는데, 줌렌즈(902)의 매수는 2장 이상이 될 수 있고, 포커스 렌즈(906)의 매수도 2장 이상이 될 수 있다.14, only one
CMOS 소자(908)는, 줌렌즈(902), 조리개(904) 및 포커스 렌즈(906)로부터 입사된 광을 전기신호로 변환하기 위한 소자이다. 본 실시 예에서는, 전자셔터에 의해 입사광을 제어하여 전기신호를 추출하는 시간을 조절하고 있는데, 메카셔터를 이용하여 입사광을 제어하여 전기신호를 추출하는 시간을 조절할 수 있다. 본 발명의 일 실시예에서는, 줌렌즈(902), 조리개(904), 포커스 렌즈(906) 및 CCD소자(910)로 촬상부를 구성할 수 있다. 또, 촬상부의 세트는 이에 한정되지 않고, 줌렌즈(902)나 조리개(904)를 포함하지 않을 수 있다.The
본 발명의 몇몇 실시예에서는 CMOS소자(908)를 사용하고 있으며, CDS회로(910)는, CMOS소자(908)로부터 출력된 전기신호의 잡음을 제거하는, 샘플링 회로의 일종인 CDS 회로와, 잡음을 제거한 후에 전기신호를 증폭하는 앰프가 일체로 된 회로이다. 다만, 본 발명이 이에 한정되는 것은 아니고, 본 실시 예에서는 CDS회로와 앰프가 일체로 된 회로를 이용하여 디지털 촬영 장치(900)를 구성하고 있는데, CDS회로와 앰프를 별도의 회로로 구성할 수 있다.Some embodiments of the present invention use a
A/D변환기(912)는, CMOS소자(908)에서 생성된 전기신호를 디지털신호로 변환하여, 화상의 RAW 데이터를 생성할 수 있다.The A /
화상 입력 콘트롤러(914)는, A/D변환기에서 생성된 화상의 RAW 데이터의 메모리(934)에의 입력을 제어할 수 있다.The
화상신호 처리부(916)는, CMOS소자(908)로부터 출력된 전기신호에 대해, 광량의 게인 보정이나 화이트 밸런스의 조정할 수 있다. 화상 신호 처리부(916)는 촬영한 화상의 노광 데이터를 취득한다. 노광 데이터에는 합초평가값(AF평가값)이나 AE(Auto Exposure; 자동 노광)평가값이 포함될 수 있다. 화상 신호 처리부(916)에서 합초평가값이나 AE평가값의 산출을 행할 수 있다.The image
도면에 명확하게 도시되지는 않았으나, 화상신호 처리부(916)는 본 발명의 몇몇 실시예 따른 데이터 인터페이스(1~3)를 이용하여 화상 입력 콘트롤러(914)로부터 생성된 화상의 RAW를 수신할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 이미지 촬상 장치(900) 내의 모든 모듈간의 통신에서 데이터 인터페이스(1~3)가 사용될 수 있다.Although not explicitly shown in the drawing, the image
압축 처리부(920)는, 화상 신호 처리부(916)에서 현상 처리된 영상을 적절한 형식의 화상 데이터로 압축하는 압축처리를 할 수 있다. 화상의 압축형식은 가역형식 또는 비 가역 형식을 포함할 수 있다. 적절한 형식의 예로서, JPEG(Joint Photographic Experts Group)형식이나 JPEG 2000형식으로 변환할 수 있다.The
OSD(921)는, 디지털 촬영 장치(900)의 설정화면을 LCD(924)에 표시할 수 있다. LCD(924)는, 촬영조작을 행하기 전의 라이브 뷰 표시나, 촬상장치(900)의 각종 설정화면이나, 촬영한 화상의 표시를 할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 화상 데이터나 촬상장치(900)의 각종 정보의 LCD(924)에의 표시는, LCD 드라이버(922)를 통하여 이루어 질 수 있다.The
타이밍 발생기(926)는, CMOS소자(908)에 타이밍 신호를 입력한다. 타이밍 발생기(926)로부터의 타이밍 신호에 의해 셔터속도가 결정된다. 즉, 타이밍 발생기(926)로부터의 타이밍 신호에 의해 CMOS소자(908)의 구동이 제어되고, CMOS소자(908)가 구동하는 시간 내에 피사체로부터의 영상 광을 입사함으로써, 화상 데이터의 기초가 되는 전기신호가 생성될 수 있다.The
CPU(928)는, CMOS소자(908)나 CDS회로(910) 등에 대해 신호계의 명령을 행하거나, 조작부(932)의 조작에 대한 조작계의 명령을 실행할 수 있다. 본 실시 예에서는 CPU를 하나만 포함하고 있는데, 신호계의 명령과 조작계의 명령을 다른 별도의 CPU에서 실행할 수 있다.The
조작부(932)는, 촬상장치(900)의 조작을 행하거나, 촬영시의 각종의 설정을 행하기 위한 부재가 배치될 수 있다. 조작부(932)에 배치되는 부재에는, 전원버튼(미도시), 촬영모드나 촬영 드라이브 모드의 선택 및 소프트 포커스 효과의 설정을 행하는 십자키(미도시) 및 선택버튼(미도시) 등이 배치될 수 있다. 셔터버튼(933)은, 촬영조작을 행하기 위한 것으로, 반누름 상태에서 피사체를 합초하고, 완전누름 상태에서 피사체의 촬상을 할 수 있다.The
메모리(934)는, 화상 기억부의 일례로서, 촬영한 화상이나 화상 합성부(918)에서 합성한 화상을 일시적으로 기억할 수 있다. 메모리(934)는, 복수의 화상을 기억할 수 있을 만큼의 기억 용량을 가질 수 있다. 메모리(934)에의 화상의 판독 기입은 화상 입력 콘트롤러(914)에 의해 제어될 수 있다. 또한, 메모리(934)에의 데이터 전송은 는 본 발명의 몇몇 실시예 따른 데이터 인터페이스(1~3)가 이용될 수 있다.The
VRAM(936)은, LCD(924)에 표시하는 내용을 유지하는 것으로, LCD(924)의 해상도나 최대 발색수는 VRAM(936)의 용량에 의존한다.The
기록 미디어(940)는, 화상 기록부의 일례로서, 촬영한 화상을 기록할 수 있다. 기록 미디어(940)에의 입출력은, 미디어 콘트롤러(938)에 의해 제어될 수 있다. 기록 미디어(940)에는, 플래시 메모리에 데이터를 기록하는 카드형의 기억장치인 메모리 카드를 사용할 수 있다.The
모터 드라이버(942a, 942b, 942c)는 줌렌즈(902), 조리개(904) 및 포커스 렌즈(906)를 동작시키는 구동장치(902a, 904a, 906a)의 제어를 행할 수 있다. 모터 드라이버(942a, 942b, 942c)를 이용하여 줌렌즈(902), 조리개(904) 및 포커스 렌즈(906)를 동작시킴으로써, 피사체의 크기나 광량, 핀트의 조절을 할 수 있다.The
플래시(944)는, 야간의 옥외나 어두운 장소에서의 촬영시에 피사체를 밝게 비출 수 있다. 플래시 촬영을 할 때에, CPU(928)로부터 발광명령이 플래시 장치(944)로 행해지고, CPU(928)로부터의 발광명령에 따라 플래시(944)를 발광시켜, 플래시(944)가 발광한 광에 따라 피사체가 밝게 비출 수 있다.The
도 15는 본 발명의 실시예들에 따른 이미지 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.15 is a block diagram illustrating an example of application of an image device according to embodiments of the present invention to a computing system.
도 15를 참조하면, 컴퓨팅 시스템(1000)은, 프로세서(1010), 메모리 장치 (1020), 저장 장치(1030), 입출력 장치(1040), 파워 서플라이(1050), 및 이미지 센서(1060)를 포함할 수 있다.15, a
여기서, 이미지 센서(1060)로는 앞서 설명한 본 발명의 실시예들에 따른 이미지 센서(811)가 사용될 수 있다. Here, as the
한편, 도 14에는 도시되지 않았지만, 컴퓨팅 시스템(1000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있다. 이와 같은 통신 수단으로 본 발명의 몇몇 실시예 따른 데이터 인터페이스(1~3)가 이용될 수 있다.14, the
프로세서(1010)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 여기서, 프로세서(1010)에는 앞서 설명한 본 발명의 실시예들에 따른 화상신호 처리부(220)가 포함될 수 있다. 실시예에 따라, 프로세서(1010)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다.
프로세서(1010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(1020), 저장 장치(1030) 및 입출력 장치(1040)와 통신을 수행할 수 있다.The
실시예에 따라, 프로세서(1010)는 주변 구성요소 상호 연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. In accordance with an embodiment, the
메모리 장치(1020)는 컴퓨팅 시스템(1000)의 동작에 필요한 데이터를 저장할 수 있다.
예를 들어, 메모리 장치(1020)는 DRAM, 모바일 DRAM, SRAM, PRAM, FRAM, RRAM 및/또는 MRAM으로 구현될 수 있다. 저장 장치(1030)는 솔리드 스테이트 드라이브(Solid State Drive(SSD)), 하드 디스크 드라이브(Hard Disk Drive(HDD)), CD-ROM 등을 포함할 수 있다.For example, the
입출력 장치(1040)는 키보드, 키패드, 마우스 등과 같은 입력 수단, 및 프린터와 디스플레이 등과 같은 출력수단을 포함할 수 있다. 파워 서플라이(1050)는 전자 기기(1000)의 동작에 필요한 동작 전압을 공급할 수 있다.The input /
이미지 센서(1060)는 버스들 또는 다른 통신 링크를 통해서 프로세서(1010)와 연결되어 통신을 수행할 수 있다. 이와 같은 통신 수단으로 본 발명의 몇몇 실시예 따른 데이터 인터페이스(1~3)가 이용될 수 있다. 이미지 센서(1060)는 프로세서(1010)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른칩에 각각 집적될 수도 있다.The
여기서, 컴퓨팅 시스템(1000)은 이미지 센서를 이용하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(1000)은 디지털 카메라, 이동 전화기, PDA(Personal Digital Assistants), PMP(Portable Multimedia Player), 스마트폰(Smart Phone), 태블릿 PC 등을 포함할 수 있다.Here, the
또한, 본 발명의 몇몇 실시예에서, 컴퓨팅 시스템(1000)은, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등을 포함할 수도 있다.In addition, in some embodiments of the invention,
도 16은 도 15의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.16 is a block diagram illustrating an example of an interface used in the computing system of FIG.
도 16을 참조하면, 컴퓨팅 시스템(1100)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치로 구현될 수 있고, 어플리케이션 프로세서(1110), 이미지 센서(1140) 및 디스플레이(1150) 등을 포함할 수 있다.16, the computing system 1100 may be implemented as a data processing device capable of using or supporting a MIPI interface and may include an application processor 1110, an image sensor 1140 and a display 1150, have.
어플리케이션 프로세서(1110)의 CSI 호스트(1112)는 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 통하여 이미지 센서(1140)의 CSI 장치(1141)와 시리얼 통신을 수행할 수 있다. 상기 카메라 시리얼 인터페이스로 본 발명의 몇몇 실시예 따른 데이터 인터페이스(1~3)가 이용될 수 있다.The CSI host 1112 of the application processor 1110 can perform serial communication with the CSI device 1141 of the image sensor 1140 through a camera serial interface (CSI). The data interfaces 1 to 3 according to some embodiments of the present invention may be used with the camera serial interface.
본 발명의 몇몇 실시예에서, CSI 호스트(1112)는 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(1141)는 시리얼라이저(SER)를 포함할 수 있다. 어플리케이션 프로세서 (1110)의 DSI 호스트(1111)는 디스플레이 시리얼 인터페이스(Display Serial Interface; DSI)를 통하여 디스플레이(1150)의 DSI 장치(1151)와 시리얼 통신을 수행할 수 있다. 디스플레이 시리얼 인터페이스로 본 발명의 몇몇 실시예 따른 데이터 인터페이스(1~3)가 이용될 수 있다.In some embodiments of the invention, the CSI host 1112 may include a deserializer (DES), and the CSI device 1141 may include a serializer (SER). The DSI host 1111 of the application processor 1110 can perform serial communication with the DSI device 1151 of the display 1150 through a display serial interface (DSI).
본 발명의 몇몇 실시예에서, DSI 호스트(1111)는 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1151)는 디시리얼라이저(DES)를 포함할 수 있다. 나아가, 컴퓨팅 시스템 (1100)은 어플리케이션 프로세서(1110)와 통신을 수행할 수 있는 알에프(Radio Frequency; RF) 칩(1160)을 더 포함할 수 있다. 컴퓨팅 시스템(1100)의 PHY(1113)와 RF 칩(1160)의 PHY(1161)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, 컴퓨팅 시스템(1100)의 PHY(1113)와 RF 칩(1160)의 PHY(1161)는 본 발명의 몇몇 실시예 따른 데이터 인터페이스(1~3)를 이용하여 데이터 송수신을 수행할 수 있다.In some embodiments of the invention, the DSI host 1111 may include a serializer (SER), and the DSI device 1151 may include a deserializer (DES). Further, the computing system 1100 may further include a Radio Frequency (RF) chip 1160 capable of communicating with the application processor 1110. The PHY 1113 of the computing system 1100 and the PHY 1161 of the RF chip 1160 can perform data transmission and reception according to a Mobile Industry Processor Interface (MIPI) DigRF. The PHY 1113 of the computing system 1100 and the PHY 1161 of the RF chip 1160 may also perform data transmission and reception using the data interfaces 1-3 according to some embodiments of the present invention.
또한, 어플리케이션 프로세서(1110)는 PHY(1161)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(1114)를 더 포함할 수 있다. 한편, 컴퓨팅 시스템(1100)은 지피에스(Global Positioning System; GPS)(1120), 스토리지(1170), 마이크(1180), 디램(Dynamic Random Access Memory; DRAM)(1185) 및 스피커(1190)를 포함할 수 있다. 또한, 컴퓨팅 시스템(1100)은 초광대역(Ultra WideBand; UWB)(1210), 무선 랜(Wireless Local Area Network; WLAN)(1220) 및 와이맥스(Worldwide Interoperability for Microwave Access; WIMAX)(1230) 등을 이용하여 통신을 수행할 수 있다. 다만, 이러한 컴퓨팅 시스템(1100)의 구조 및 인터페이스는 하나의 예시로서 본 발명이 이에 한정되는 것이 아니다.In addition, the application processor 1110 may further include a DigRF MASTER 1114 for controlling data transmission / reception according to the MIPI DigRF of the PHY 1161. The computing system 1100 includes a Global Positioning System (GPS) 1120, a storage 1170, a microphone 1180, a Dynamic Random Access Memory (DRAM) 1185, and a speaker 1190 . In addition, the computing system 1100 may utilize an Ultra Wide Band (UWB) 1210, a Wireless Local Area Network (WLAN) 1220, and a Worldwide Interoperability for Microwave Access (WIMAX) So that communication can be performed. However, the structure and interface of such a computing system 1100 are merely examples, and the present invention is not limited thereto.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It is to be understood that the invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.
11 : 이미지 센서
13 : 이미지 신호 처리부
100 : 송신부
200 : 수신부
300 : 채널
11: image sensor 13: image signal processor
100: transmitting unit 200: receiving unit
300: channel
Claims (10)
상기 제1 이미지 데이터에 포함되고 상기 제1 비트의 상위 비트인 제2 비트와, 상기 제2 이미지 데이터에 포함되고 상기 제3 비트의 상위 비트인 제4 비트를 포함하는 제2 비트셋을 생성하는 포멧터(formater);
상기 제1 비트셋을 직렬화시키는 제1 직렬화기;
상기 제2 비트셋을 직렬화시키는 제2 직렬화기;
직렬화된 상기 제1 비트셋을 제1 차동 신호로 변환하는 제1 출력 드라이버;
직렬화된 상기 제2 비트셋을 제2 차동 신호로 변환하는 제2 출력 드라이버; 및
상기 포멧터, 상기 제1 및 제2 직렬화기, 상기 제1 및 제2 출력 드라이버에 전달되는 복수의 클럭 신호를 생성하는 클럭 생성기(clock generator)를 포함하는 데이터 인터페이스.Generating a first bit set including a first bit included in the first image data and a third bit included in the second image data,
Generating a second bit set included in the first image data and including a second bit that is an upper bit of the first bit and a fourth bit that is included in the second image data and is an upper bit of the third bit Formater;
A first serializer for serializing the first bit set;
A second serializer for serializing the second bit set;
A first output driver for converting the serialized first bit set into a first differential signal;
A second output driver for converting the serialized second bit set into a second differential signal; And
And a clock generator for generating a plurality of clock signals delivered to the formatter, the first and second serializers, the first and second output drivers.
상기 제1 차동 신호는 HD(High Density) 채널로 전송되고,
상기 제2 차동 신호는 LD(Light Density) 채널로 전송되는 데이터 인터페이스. The method according to claim 1,
The first differential signal is transmitted in an HD (High Density) channel,
And the second differential signal is transmitted on an LD (Light Density) channel.
상기 포멧터로부터 수신한 상기 제1 또는 제2 비트셋에 트랜지션이 없는 경우, 상기 제1 또는 제2 비트셋을 하나 이상의 트랜지션을 포함하는 비트셋으로 변환시키는 프리 로직(pre-logic)을 더 포함하는 데이터 인터페이스.The method according to claim 1,
Logic for converting the first or second bit set to a bit set that includes one or more transitions when there is no transition in the first or second bit set received from the formatter Data interface.
상기 제1 및 제2 이미지 데이터는 N개(N은 짝수)의 비트를 포함하되,
상기 제1 비트셋은 상기 제1 및 제2 이미지 데이터의 하위 N/2비트를 포함하고,
상기 제2 비트셋은 상기 제1 및 제2 이미지 데이터의 상위 N/2비트를 포함하는 데이터 인터페이스.The method according to claim 1,
Wherein the first and second image data include N (N is an even number) bits,
Wherein the first bit set comprises lower N / 2 bits of the first and second image data,
And wherein the second bit set comprises the upper N / 2 bits of the first and second image data.
상기 포멧터는 상기 제1 및 제2 이미지 데이터를 제3 비트셋으로 변환하되,
상기 제3 비트셋은 상기 제1 이미지 데이터에 포함되고 상기 제1 비트와 상기 제2 비트 사이에 위치하는 제5 비트와, 상기 제2 이미지 데이터에 포함되고 상기 제3 비트와 상기 제4 비트 사이에 위치하는 제6 비트를 포함하는 데이터 인터페이스.The method according to claim 1,
Wherein the formatter converts the first and second image data into a third bit set,
Wherein the third bit set comprises a fifth bit included in the first image data and located between the first bit and the second bit and a fifth bit included between the third bit and the fourth bit, And a sixth bit located at a second bit position.
상기 제3 비트셋을 직렬화시키는 제3 직렬화기와,
직렬화된 상기 제3 비트셋을 제3 차동 신호로 변환하는 제3 출력 드라이버를 더 포함하는 데이터 인터페이스.6. The method of claim 5,
A third serializer for serializing the third bit set,
And a third output driver for converting the serialized third bit set into a third differential signal.
상기 포멧터는,
상기 제1 및 제2 이미지 데이터의 상위 비트와 하위 비트에 포함된 트랜지션의 수를 카운트하는 복수의 토글 카운터와,
상기 제1 및 제2 이미지 데이터의 상기 상위 비트과 상기 하위 비트에 포함된 트랜지션의 수를 비교하는 비교기와,
상기 상위 비트 및 상기 하위 비트 중에서 트랜지션이 많은 비트를 상기 제1 비트셋에 할당하고, 상기 상위 비트 및 상기 하위 비트 중에서 트랜지션이 적은 비트를 상기 제2 비트셋에 할당하는 상기 복수의 멀티플렉서와,
제1 비트셋 또는 제2 비트셋이 LSB 비트셋인지 MSB 비트셋인지 여부를 나타내는 더미 비트를 생성하는 더미 비트 생성기(dummy bit generator)를 포함하는 데이터 인터페이스.The method according to claim 1,
The above-
A plurality of toggle counters for counting the number of transitions included in upper and lower bits of the first and second image data,
A comparator for comparing the upper bit of the first and second image data with the number of transitions included in the lower bit;
The plurality of multiplexers allocating a transition-rich bit among the upper bit and the lower bit to the first bit set and allocating a bit with a lower transition among the upper bit and the lower bit to the second bit set;
And a dummy bit generator that generates a dummy bit indicating whether the first bit set or the second bit set is an LSB bit set or an MSB bit set.
상기 제1 비트셋 및 상기 제2 비트셋은 상기 더미 비트 생성기에서 생성된 제1 더미 비트와 제2 더미 비트를 각각 더 포함하는 데이터 인터페이스.8. The method of claim 7,
Wherein the first bit set and the second bit set further comprise a first dummy bit and a second dummy bit generated by the dummy bit generator, respectively.
상기 제1 이미지 데이터에 포함되고 상기 제1 비트의 상위 비트인 제2 비트와, 상기 제2 이미지 데이터에 포함되고 상기 제3 비트의 상위 비트인 제4 비트를 포함하는 제2 비트셋을 제2 채널을 통해 수신하고,
클럭 생성기에서 제공된 클럭 신호를 기초로 하여 상기 제1 및 제2 비트셋을 샘플링하고,
클럭데이터 복원회로(CDR circuit)에서 제공되는 다중 위상 클럭 신호를 조절함으로써, 상기 제1 및 제2 비트셋의 각각의 샘플링 타이밍을 조절하는 데이터 전송 방법.A first bit set including a first bit included in the first image data and a third bit included in the second image data is received on the first channel,
A second bit set included in the first image data and including a second bit which is a higher bit of the first bit and a fourth bit which is included in the second image data and which is an upper bit of the third bit, Channel,
Sampling the first and second bit sets based on the clock signal provided by the clock generator,
And adjusting the sampling timing of each of the first and second bit sets by adjusting a multi-phase clock signal provided in a clock data recovery circuit (CDR circuit).
제1 이미지 데이터에 포함된 제1 비트와, 제2 이미지 데이터에 포함된 제3 비트를 포함하는 제1 비트셋을 생성하고,
상기 제1 이미지 데이터에 포함되고 상기 제1 비트의 상위 비트인 제2 비트와, 상기 제2 이미지 데이터에 포함되고 상기 제3 비트의 상위 비트인 제4 비트를 포함하는 제2 비트셋을 생성하고,
상기 제1 비트셋과 상기 제2 비트셋을 직렬화하고,
직렬화된 상기 제1 비트셋과 상기 제2 비트셋을 제1 차동 신호와 제2 차동 신호로 변환하는 것을 더 포함하는 데이터 전송 방법.10. The method of claim 9,
Generating a first bit set including a first bit included in the first image data and a third bit included in the second image data,
Generating a second bit set included in the first image data and including a second bit that is an upper bit of the first bit and a fourth bit that is included in the second image data and is an upper bit of the third bit ,
Serializing the first bit set and the second bit set,
And converting the serialized first bit set and the second bit set into a first differential signal and a second differential signal.
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