KR20160021316A - 표시 패널 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

본 발명은 광시야각 확보 및 광투과율이 개선된 표시 패널 및 이를 포함하는 표시 장치를 제공한다. 본 발명의 일 실시예에 따른 표시 패널은 서로 분리되어 있는 제1부화소 전극, 제2부화소 전극 및 제3부화소 전극을 포함하는 화소 전극; 상기 제1부화소 전극에 연결된 제1박막 트랜지스터; 상기 제2부화소 전극에 연결된 제2박막 트랜지스터; 상기 제3부화소 전극에 연결된 제3박막 트랜지스터; 상기 제2박막 트랜지스터에 연결된 제4박막 트랜지스터; 상기 제3부화소 전극에 연결된 제5박막 트랜지스터; 상기 제1 내지 제4박막 트랜지스터와 연결된 제1게이트선; 상기 제5박막 트랜지스터와 연결된 제2게이트선; 상기 제1 및 제2게이트선과 절연되어 교차하고 상기 제1 내지 제3박막 트랜지스터와 연결된 데이터선; 제1게이트선과 인접하게 배치된 제1유지 전극선; 및 제2게이트선과 인접하게 배치된 제2유지 전극선을 포함한다.

Description

표시 패널 및 이를 포함하는 표시 장치{DISPLAY PANEL AND DISPLAY DEVICE COMPRISING THE SAME}
본 발명은 표시 패널 및 이를 포함하는 표시 장치에 관한 것으로, 보다 상세하게는 광시야각 확보 및 광투과율이 개선된 표시 패널 및 이를 포함하는 표시 장치에 관한 것이다.
액정 표시 장치(liquid crystal display, LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(flat panel display, FPD) 중 하나로서 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어진다. 액정 표시 장치는 두 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
이러한 액정 표시 장치는 전기장이 인가되지 않은 상태에서 액정 분자의 배열 상태나 전극의 배열 상태 등에 따라 트위스트 네마틱 모드(twisted nematic mode), 수직 배향 모드(vertically aligned mode), 프린지 필드 스위치(fringe field swich) 및 인플레인 스위칭 모드(in-plane switching)로 구분된다.
그 중 수직 배향 모드의 액정 표시 장치의 경우 측면 시인성을 정면 시인성에 가깝게 하기 위하여, 하나의 화소를 여러 개의 부화소로 분할하고 각각의 부화소의 전압을 달리 인가함으로써 투과율을 다르게 하는 방법이 지속적으로 연구되고 있었다.
본 발명은 광시야각 확보 및 광투과율이 개선된 표시 패널 및 이를 포함하는 표시 장치를 제안하고자 한다.
본 발명의 일 실시예에 따른 표시 패널은, 서로 분리되어 있는 제1부화소 전극, 제2부화소 전극 및 제3부화소 전극을 포함하는 화소 전극; 상기 제1부화소 전극에 연결된 제1박막 트랜지스터; 상기 제2부화소 전극에 연결된 제2 및 제4박막 트랜지스터; 상기 제3부화소 전극에 연결된 제3 및 제5박막 트랜지스터; 상기 제1 내지 제4박막 트랜지스터와 연결된 제1게이트선; 상기 제5박막 트랜지스터와 연결된 제2게이트선; 상기 제1 및 제2게이트선과 절연되어 교차하고 상기 제1 내지 제3박막 트랜지스터와 연결된 데이터선; 제1게이트선과 인접하게 배치된 제1유지 전극선; 및 제2게이트선과 인접하게 배치된 제2유지 전극선을 포함한다.
상기 제1 내지 제3부화소 전극은 상기 제1게이트선과 상기 제2게이트선 사이에 순차적으로 배치될 수 있다.
상기 제1 내지 제3부화소 전극은 서로 다른 전압이 인가될 수 있다.
상기 제1부화소 전극에 인가된 전압은 상기 제2 및 제3부화소 전극에 인가된 전압보다 높고, 상기 제3부화소 전극에 인가된 전압은 상기 제2부화소 전극에 인가된 전압보다 높을 수 있다.
상기 제1 내지 제3부화소 전극 중 어느 하나는 복수의 슬릿을 포함할 수 있다.
상기 제1 내지 제3박막 트랜지스터는 상기 제1게이트선에 연결된 게이트 전극, 상기 데이터선에 연결된 소스 전극 및 상기 제1 내지 제3부화소 전극에 각각 연결된 드레인 전극을 포함하고, 상기 제1 내지 제3박막 트랜지스터의 게이트 전극과 소스 전극은 각각 서로 연결될 수 있다.
상기 제3박막 트랜지스터의 드레인 전극은 상기 제1 및 제2부화소 전극에 중첩될 수 있다.
상기 제4박막 트랜지스터는 상기 제1게이트선에 연결된 게이트 전극, 상기 제2부화소 전극과 연결된 소스 전극 및 제1유지 전극과 연결된 드레인 전극을 포함할 수 있다.
상기 제1유지 전극은 상기 제1유지 전극선과 연결될 수 있다.
상기 제5박막 트랜지스터는 상기 제2게이트선에 연결된 게이트 전극, 상기 제3부화소 전극과 연결된 소스 전극 및 제2유지 전극과 연결된 드레인 전극을 포함할 수 있다.
상기 제2유지 전극은 상기 제2유지 전극선과 중첩될 수 있으며, 상기 제1부화소 전극과 중첩될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 제1기판; 상기 제1기판에 서로 교차 배열된 게이트선 및 데이터선; 상기 게이트선에 평행하게 배치된 유지 전극선; 상기 게이트선, 데이터선 및 유지 전극선에 각각 연결된 화소; 상기 제1기판과 대향하게 배치되고 공통 전극을 포함하는 제2기판; 및 상기 제1기판과 상기 제2기판 사이에 개재된 액정층을 포함하고, 상기 화소는 서로 분리되어 있는 제1부화소 전극, 제2부화소 전극 및 제3부화소 전극을 포함하는 화소 전극과, 및 상기 제1부화소 전극에 연결된 제1박막 트랜지스터, 상기 제2부화소 전극에 연결된 제2 및 제4박막 트랜지스터, 상기 제3부화소 전극에 연결된 제3 및 제5박막 트랜지스터를 포함하는 박막 트랜지스터를 포함한다.
상기 게이트선은 제1게이트선과 상기 제1게이트선과 이격 배치된 제2게이트선을 포함하고, 상기 제1 내지 제4박막 트랜지스터는 상기 제1게이트선에 연결되고 상기 제5박막 트랜지스터는 상기 제2게이트선에 연결될 수 있다.
상기 유지 전극선은 상기 제1게이트선에 인접하게 배치된 제1유지 전극선과 상기 제2게이트선에 인접하게 배치된 제2유지 전극선을 포함하고, 상기 제4박막 트랜지스터는 상기 제1유지 전극선에 연결되고 상기 제5박막 트랜지스터는 상기 제2유지 전극선에 중첩될 수 있다.
상기 제1 내지 제3부화소 전극은 상기 제1게이트선과 상기 제2게이트선 사이에 순차적으로 배치될 수 있다.
상기 제1 내지 제3부화소 전극은 서로 다른 전압이 인가될 수 있다.
상기 제1부화소 전극에 인가된 전압은 상기 제2 및 제3부화소 전극에 인가된 전압보다 높고, 상기 제3부화소 전극에 인가된 전압은 상기 제2부화소 전극에 인가된 전압보다 높을 수 있다.
상기 제1 내지 제3부화소 전극 중 어느 하나는 복수의 슬릿을 포함할 수 있다.
본 발명은 광시야각 확보 및 투과율이 개선되는 효과를 갖는다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 도 1의 표시 장치의 구조 및 세 부화소에 대한 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 한 화소에 대한 등가 회로도이다.
도 4는 도 3의 표시 패널의 평면도이다.
도 5는 본 발명의 다른 실시예에 따른 표시 패널의 한 화소에 대한 등가 회로도이다.
도 6은 도 5의 표시 패널의 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이고, 도 2는 도 1의 표시 장치의 구조 및 세 부화소에 대한 등가 회로도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소(PX)를 갖는 표시 패널(10), 외부로부터 수신된 영상신호(DATA)와 제어신호(CS)를 처리하여 각종 신호로 출력하는 제어부(20), 게이트 신호를 화소(PX)에 연결된 게이트 라인(GL1~GLn)에 공급하는 게이트 드라이버(30), 데이터 신호를 화소(PX)에 연결된 데이터 라인(DL1~DLm)에 공급하는 데이터 드라이버(40), 및 유지 전극 신호를 화소(PX)에 연결된 유지 전극선(SL1~SLn)에 공급하는 유지 전극 드라이버(50)을 포함한다.
표시 패널(10)은 행 방향으로 게이트 신호를 전달하는 복수의 게이트 라인(GL1~GLn), 행 방향으로 유지 전극 신호를 전달하는 복수의 유지 전극 라인(SL1~SLn), 열 방향으로 데이터 신호를 전달하는 복수의 데이터 라인(DL1~DLm) 및 게이트 라인과 데이터 라인이 교차하는 영역에 매트릭스 방식으로 배열된 복수의 화소(PX)를 포함한다.
표시 패널(10)은 서로 분리되어 있는 제1기판(100), 제1기판(100)과 대향하게 배치되는 제2기판(200), 및 제1기판(100)과 제2기판(200) 사이에 개재된 액정층(300)을 포함한다.
부화소 전극(PEa, PEb, PEc)을 포함하는 화소 전극(PE)은 제1기판(100)에 배치되고, 컬러 필터(210) 및 공통 전극(220)은 제2기판(200)에 배치된다. 부화소 전극(PEa, PEb, PEc), 공통 전극(220) 및 액정층(300)은 액정 커패시터(Clca, Clcb, Clcc)를 형성할 수 있다. 다만, 이에 한정되지 않고 컬러 필터(210)는 제1기판의 화소 전극(PE) 상에 형성될 수 있다.
제어부(20)는 외부로부터 수신된 영상신호(DATA)에 기초하여 보정 영상신호(DATA')를 데이터 드라이버(40)에 출력한다. 또한, 제어부(20)는 외부로부터 수신된 제어신호(CS)에 기초하여 게이트 제어신호(GCS)를 게이트 드라이버(30)에 제공하고, 데이터 제어신호(DCS)를 데이터 드라이버(40)에 제공하고, 유지 전극 제어신호(SCS)를 유지 전극 드라이버(50)에 제공한다. 예컨대, 제어신호(CS)는 수직동기신호(Vsync), 수평동기신호(Hsync), 클럭신호(CLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호일 수 있고, 영상 신호(DATA)는 화소(PX)에서 출력되는 광의 계조를 나타내는 디지털 신호일 수 있다.
게이트 드라이버(30)는 제어부(20)로부터 게이트 제어신호(GCS)를 제공받아 게이트 신호를 생성하고, 게이트 신호를 복수의 게이트선(GL1~GLn)에 각각에 연결된 화소(PX)에 제공한다. 게이트 신호가 순차적으로 화소(PX)에 입력됨에 따라 데이터 신호가 화소(PX)에 순차적으로 제공될 수 있다.
데이터 드라이버(40)는 제어부(20)로부터 데이터 제어신호(DCS) 및 보정 영상신호(DATA')를 수신하고, 데이터 제어신호(DCS)에 응답하여 보정 영상신호(DATA')에 대응하는 데이터 신호를 복수의 데이터선(DL1~DLm) 각각에 연결된 화소(PX)에 제공한다. 데이터 신호는 데이터 전압으로 표현될 수 있다.
유지 전극 드라이버(50)는 제어부(20)로부터 유지 전극 제어신호(SCS)를 제공받아 유지 전극 신호를 생성하고, 유지 전극 신호를 복수의 유지 전극선(SL1~SLn)에 제공한다. 유지 전극 신호는 유지 전극 전압으로 표현될 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 한 화소에 대한 등가 회로도이고, 도 4는 도 3의 표시 패널의 평면도이다.
도 3을 참조하면, 하나의 화소(PX)는 제1부화소(PX1), 제2부화소(PX2) 및 제3부화소(PX3)를 포함한다. 제1부화소(PX1), 제2부화소(PX2) 및 제3부화소(PX3)은 동일한 게이트선(GLn)과 데이터선(DL)에 연결된 제1박막 트랜지스터(TR1), 제2박막 트랜지스터(TR2) 및 제3박막 트랜지스터(TR3)를 각각 포함한다.
제1박막 트랜지스터(TR1), 제2박막 트랜지스터(TR2) 및 제3박막 트랜지스터(TR3)의 각각의 제어 단자는 제1게이트선(GLn)에 연결되며, 제1박막 트랜지스터(TR1), 제2박막 트랜지스터(TR2) 및 제3박막 트랜지스터(TR3)의 각각의 입력 단자는 동일한 데이터선(DL)에 연결된다.
제1박막 트랜지스터(TR1)의 출력 단자는 제1부화소(PX1)의 제1부화소 전극에 연결되며, 제1부화소 전극은 제2기판에 배치된 공통 전극(Vcom) 및 액정층과 제1액정 커패시터(Clca)를 형성할 수 있다. 공통 전극에는 공통 전압(Vcom)이 인가된다.
제2박막 트랜지스터(TR2)의 출력 단자는 제2부화소(PX2)의 제2부화소 전극에 연결되며, 제2부화소 전극은 제2기판에 배치된 공통 전극 및 액정층과 제2액정 커패시터(Clcb)를 형성할 수 있다. 공통 전극에는 공통 전압(Vcom)이 인가된다.
제3박막 트랜지스터(TR3)의 출력 단자는 제3부화소(PX3)의 제3부화소 전극에 연결되며, 제3부화소 전극은 제2기판에 배치된 공통 전극(Vcom) 및 액정층과 제3액정 커패시터(Clcc)를 형성할 수 있다. 공통 전극에는 공통 전압(Vcom)이 인가된다.
제2부화소(PX2)는 제4박막 트랜지스터(TR4)를 더 포함한다. 제4박막 트랜지스터(TR4)의 제어 단자는 제1게이트선(GLn)에 연결되고, 입력 단자는 제2박막 트랜지스터(TR2)의 출력 단자 즉, 제2부화소 전극에 연결되고, 출력 단자는 제1유지 전극과 연결되어 있다. 제1유지 전극은 제1유지 전극선(미도시)을 통하여 연결되어 있으며, 제1유지 전극에는 제1유지 전압(Vcst1)이 인가된다.
제3부화소(PX3)은 제5박막 트랜지스터(TR5)를 더 포함한다. 제5박막 트랜지스터(TR5)의 제어 단자는 제2게이트선(GLn+1)에 연결되고, 입력 단자는 제3박막 트랜지스터(TR3)의 출력 단자 즉, 제3부화소 전극에 연결되고, 출력 단자는 제2유지 전극과 연결되어 있다.
제1게이트선(GLn)에 게이트 신호가 인가되면 데이터선(DL)으로부터 데이터 전압이 제1 내지 제3박막 트랜지스터(TR1, TR2, TR3)을 통하여 제1 내지 제3부화소 전극으로 각각 인가된다.
제1부화소(PX1)는 데이터 전압이 모두 제1부화소 전극으로 인가된다.
제2부화소(PX2)는 데이터 전압 중 일부만 제2부화소 전극으로 인가되며, 나머지 일부는 제2박막 트랜지스터(TR2)의 출력 단자로 전달된 데이터 전압 중 일부가 제4박막 트랜지스터(TR4)를 통해 제1유지 전극으로 유출된다. 이와 같이 제2부화소 전극으로 전달되는 데이터 전압은 제4박막 트랜지스터(TR4) 자체의 저항 및 제1유지 전극에 인가되는 제1유지 전압(Vcst1)에 따라 전압 분배되는 구조와 유사하다. 특히, 제1유지 전압(Vcst1)을 변경함으로써 제2부화소 전극으로 인가되는 데이터 전압을 조절할 수 있다.
제3부화소(PX3)는 제1게이트선(GLn)이 인가되면 데이터 전압이 모두 제3부화소 전극으로 인가되나, 제2게이트선(GLn+1)에 게이트 신호가 인가되면 인가된 데이터 전압 중 일부가 제5박막 트랜지스터(TR5)를 통해 제2유지 전극으로 유출된다. 제2유지 전극으로 저장된 데이터 전압은 차지 쉐어 커패시터(Ccs)를 형성한다.
이를 통해 제1 내지 제3부화소 전극은 서로 다른 데이터 전압이 인가될 수 있으며, 제1 내지 제3부화소 각각의 휘도는 서로 달라질 수 있다.
도 4를 참조하면, 제1게이트선(110a) 및 제2게이트선(110b)는 서로 이격되어 배치되며, 데이터선(120)은 제1게이트선(110a) 및 제2게이트선(110b)과 교차 배열된다. 제1유지 전극선(130a)은 제1게이트선(110a)과 인접하게 배치되며, 제2유지 전극선(130b)은 제2게이트선(110b)과 인접하게 배치된다. 도시하지는 않았지만 제1게이트선(110a), 제2게이트선(110b), 데이터선(120), 제1유지 전극선(130a) 및 제2유지 전극선(130b)은 제1기판 상에 배치된다.
화소 전극(140)은 제1부화소 전극(142), 제2부화소 전극(144) 및 제3부화소 전극(146)을 포함한다.
제1 내지 제3부화소 전극(142, 144, 146)은 서로 다른 전압이 인가될 수 있다. 바람직하게는 제1부화소 전극(142)에 인가되는 전압은 제2 및 제3부화소 전극(144, 146)에 인가되는 전압보다 높고, 제3부화소 전극(146)에 인가되는 전압은 제2부화소 전극(144)에 인가되는 전압보다 높을 수 있다.
제1 내지 제3부화소 전극(142, 144, 146)은 제1게이트선(110a)과 제2게이트선(110b) 사이에 서로 분리되어 순차적으로 배치되며, 제1 내지 제3부화소 전극(142, 144, 146)은 직사각형 형태일 수 있다. 다만, 제1 내지 제3부화소 전극의 형태는 다양하게 변형될 수 있으며, 그 형태에 의하여 본 발명의 권리범위가 한정되는 것은 아니다.
제1 내지 제3부화소 전극(142, 144, 146)은 개구부 또는 돌기에 의하여 형성되는 복수의 셰브론 패턴(미도시)에 의하여 분할될 수 있으며, 복수의 슬릿(미도시)을 포함할 수 있다.
제1박막 트랜지스터(150)는 제1게이트선(110a)에 연결된 제1게이트 전극(152), 데이터선(120)에 연결된 제1소스 전극(154) 및 제1컨택홀(158)을 통해 제1 부화소 전극(142)에 연결된 제1드레인 전극(156)을 포함한다.
제2박막 트랜지스터(160)는 제1게이트선(110a)에 연결된 제2게이트 전극(162), 데이터선(120)에 연결된 제2소스 전극(164) 및 제2컨택홀(168)을 통해 제2 부화소 전극(144)에 연결된 제2드레인 전극(166)을 포함한다.
제3박막 트랜지스터(170)는 제1게이트선(110a)에 연결된 제3게이트 전극(172), 데이터선(120)에 연결된 제3소스 전극(174) 및 제3컨택홀(178)을 통해 제3 부화소 전극(146)에 연결된 제3드레인 전극(176)을 포함한다. 제3드레인 전극(176)은 제1부화소 전극(142) 및 제2부화소 전극(144)과 중첩될 수 있으며, 제1부화소 전극(142) 및 제2부화소 전극(144)을 가로질러 제3부화소 전극(146)과 연결될 수 있다.
제1 내지 제3게이트 전극(152, 162, 172)은 일체로 형성될 수 있으며, 제1 내지 제3소스 전극(154, 164, 174)은 U자 형태로 굽어져 서로 연결될 수 있다. 다만, 이에 한정되지 않고 제1 내지 제3게이트 전극은 서로 분리되어 형성될 수 있으며, 제1 내지 제3소스 전극의 형태는 W자 형태 등으로 다양하게 변형될 수 있다.
제4박막 트랜지스터(180)는 제1게이트선(110a)에 연결된 제4게이트 전극(182), 제2컨택홀(168)을 통해 제2드레인 전극(166) 즉, 제2부화소 전극(144)에 연결된 제4소스 전극(184) 및 제4컨택홀(188)을 통해 제1유지 전극(132a)에 연결된 제4드레인 전극(186)을 포함한다.
제1유지 전극(132a)은 제1유지 전극선(130a)에 연결되며, 제1유지 전극선(130a)을 통해 소정의 유지 전압이 인가될 수 있다. 즉, 제2박막 트랜지스터(160)을 통해 제2부화소 전극(144)으로 인가되는 전압은 제1유지 전극(132a)에 인가되는 유지 전압에 따라 달라질 수 있다.
제5박막 트랜지스터(190)는 제2게이트선(110b)에 연결된 제5게이트 전극(192), 제3컨택홀(178)을 통해 제3드레인 전극(176) 즉, 제3부화소 전극(146)에 연결된 제5소스 전극(194) 및 제2유지 전극(132b)에 연결된 제5드레인 전극(196)을 포함한다. 즉, 제2게이트선(110b)에 게이트 신호가 인가되면 제3부화소 전극(146)에 인가된 데이터 전압 중 일부 전압이 제2유지 전극(132b)에 저장된다.
도 5는 본 발명의 다른 실시예에 따른 표시 패널의 한 화소에 대한 등가 회로도이고, 도 6은 도 5의 표시 패널의 평면도이다.
도 5 및 도 6을 참조하면, 본 발명의 다른 실시예에 따른 표시 패널은 도 3 및 도4의 표시 패널과 비교하여 제1부화소 전극(142)을 제외하고는 동일한 구성이므로 중복된 구성에 대한 자세한 설명은 명세서의 간결함을 위하여 생략하기로 한다.
제1부화소 전극의 일부(142a)는 데이터선(120)을 따라 제2유지 전극선(130b) 방향으로 연장되어 제2유지 전극(132b)에 중첩된다. 즉, 제2게이트선(110b)에 게이트 신호가 인가되면 제3부화소 전극(146)에 인가되는 데이터 전압 중 일부가 제5박막 트랜지스터(190)를 통해 제2유지 전극(132b)에 저장되고, 제1부화소 전극의 일부(142a)와 제2유지 전극(132b) 사이에 제2차지 쉐어 커패시터(Ccs2)가 형성됨으로써 제1부화소 전극(142)이 부스트(boost)된다.
이상에서 설명된 (발명)의 실시예는 예시적인 것에 불과하며, 본 발명의 보호범위는 본 발명 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등예를 포함할 수 있다.
10: 표시 패널 140: 화소 전극
20: 제어부 150: 제1박막 트랜지스터
30: 게이트 드라이버 160: 제2박막 트랜지스터
40: 데이터 드라이버 170: 제3박막 트랜지스터
50: 유지 전극 드라이버 180: 제4박막 트랜지스터
100: 제1기판 190: 제5박막 트랜지스터
110: 게이트선 200: 제2기판
120: 데이터선 300: 액정층
130: 유지 전극선

Claims (19)

  1. 서로 분리되어 있는 제1부화소 전극, 제2부화소 전극 및 제3부화소 전극을 포함하는 화소 전극;
    상기 제1부화소 전극에 연결된 제1박막 트랜지스터;
    상기 제2부화소 전극에 연결된 제2 및 제4박막 트랜지스터;
    상기 제3부화소 전극에 연결된 제3 및 제5박막 트랜지스터;
    상기 제1 내지 제4박막 트랜지스터와 연결된 제1게이트선;
    상기 제5박막 트랜지스터와 연결된 제2게이트선;
    상기 제1 및 제2게이트선과 절연되어 교차하고 상기 제1 내지 제3박막 트랜지스터와 연결된 데이터선;
    제1게이트선과 인접하게 배치된 제1유지 전극선; 및
    제2게이트선과 인접하게 배치된 제2유지 전극선을 포함하는 표시 패널.
  2. 제1항에 있어서,
    상기 제1 내지 제3부화소 전극은 상기 제1게이트선과 상기 제2게이트선 사이에 순차적으로 배치되는 표시 패널.
  3. 제1항에 있어서,
    상기 제1 내지 제3부화소 전극은 서로 다른 전압이 인가되는 표시 패널.
  4. 제3항에 있어서,
    상기 제1부화소 전극에 인가된 전압은 상기 제2 및 제3부화소 전극에 인가된 전압보다 높고, 상기 제3부화소 전극에 인가된 전압은 상기 제2부화소 전극에 인가된 전압보다 높은 표시 패널.
  5. 제1항에 있어서,
    상기 제1 내지 제3부화소 전극 중 어느 하나는 복수의 슬릿을 포함하는 표시 패널.
  6. 제1항에 있어서,
    상기 제1 내지 제3박막 트랜지스터는 상기 제1게이트선에 연결된 게이트 전극, 상기 데이터선에 연결된 소스 전극 및 상기 제1 내지 제3부화소 전극에 각각 연결된 드레인 전극을 포함하고,
    상기 제1 내지 제3박막 트랜지스터의 게이트 전극과 소스 전극은 각각 서로 연결되어 있는 표시 패널.
  7. 제6항에 있어서,
    상기 제3박막 트랜지스터의 드레인 전극은 상기 제1 및 제2부화소 전극에 중첩되는 표시 패널.
  8. 제6항에 있어서,
    상기 제4박막 트랜지스터는 상기 제1게이트선에 연결된 게이트 전극, 상기 제2부화소 전극과 연결된 소스 전극 및 제1유지 전극과 연결된 드레인 전극을 포함하는 표시 패널.
  9. 제8항에 있어서,
    상기 제1유지 전극은 상기 제1유지 전극선과 연결되는 표시 패널.
  10. 제6항에 있어서,
    상기 제5박막 트랜지스터는 상기 제2게이트선에 연결된 게이트 전극, 상기 제3부화소 전극과 연결된 소스 전극 및 제2유지 전극과 연결된 드레인 전극을 포함하는 표시 패널.
  11. 제10항에 있어서,
    상기 제2유지 전극은 상기 제2유지 전극선과 중첩되는 표시 패널.
  12. 제11항에 있어서,
    상기 제2유지 전극은 상기 제1부화소 전극과 중첩되는 표시 패널.
  13. 제1기판;
    상기 제1기판에 서로 교차 배열된 게이트선 및 데이터선;
    상기 게이트선에 평행하게 배치된 유지 전극선;
    상기 게이트선, 데이터선 및 유지 전극선에 각각 연결된 화소;
    상기 제1기판과 대향하게 배치되고 공통 전극을 포함하는 제2기판; 및
    상기 제1기판과 상기 제2기판 사이에 개재된 액정층을 포함하고,
    상기 화소는 서로 분리되어 있는 제1부화소 전극, 제2부화소 전극 및 제3부화소 전극을 포함하는 화소 전극과, 및 상기 제1부화소 전극에 연결된 제1박막 트랜지스터, 상기 제2부화소 전극에 연결된 제2 및 제4박막 트랜지스터, 상기 제3부화소 전극에 연결된 제3 및 제5박막 트랜지스터를 포함하는 박막 트랜지스터를 포함하는 표시 장치.
  14. 제13항에 있어서,
    상기 게이트선은 제1게이트선과 상기 제1게이트선과 이격 배치된 제2게이트선을 포함하고,
    상기 제1 내지 제4박막 트랜지스터는 상기 제1게이트선에 연결되고 상기 제5박막 트랜지스터는 상기 제2게이트선에 연결된 표시 장치.
  15. 제14항에 있어서,
    상기 유지 전극선은 상기 제1게이트선에 인접하게 배치된 제1유지 전극선과 상기 제2게이트선에 인접하게 배치된 제2유지 전극선을 포함하고,
    상기 제4박막 트랜지스터는 상기 제1유지 전극선에 연결되고 상기 제5박막 트랜지스터는 상기 제2유지 전극선에 중첩된 표시 장치.
  16. 제14항에 있어서,
    상기 제1 내지 제3부화소 전극은 상기 제1게이트선과 상기 제2게이트선 사이에 순차적으로 배치되는 표시 장치.
  17. 제13항에 있어서,
    상기 제1 내지 제3부화소 전극은 서로 다른 전압이 인가되는 표시 패널.
  18. 제17항에 있어서,
    상기 제1부화소 전극에 인가된 전압은 상기 제2 및 제3부화소 전극에 인가된 전압보다 높고, 상기 제3부화소 전극에 인가된 전압은 상기 제2부화소 전극에 인가된 전압보다 높은 표시 장치.
  19. 제13항에 있어서,
    상기 제1 내지 제3부화소 전극 중 어느 하나는 복수의 슬릿을 포함하는 표시 장치.
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