KR20160004563A - Power semiconductor device and method of manufacturing the same - Google Patents

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KR20160004563A
KR20160004563A KR1020140083009A KR20140083009A KR20160004563A KR 20160004563 A KR20160004563 A KR 20160004563A KR 1020140083009 A KR1020140083009 A KR 1020140083009A KR 20140083009 A KR20140083009 A KR 20140083009A KR 20160004563 A KR20160004563 A KR 20160004563A
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trench
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forming
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서동수
김지혜
장창수
엄기주
송인혁
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삼성전기주식회사
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Abstract

A power semiconductor device according to an embodiment of the present disclosure includes: a first semiconductor region of a first conductivity type; second semiconductor regions of a second conductivity type, formed in the upper inside of the first semiconductor region; a third semiconductor region of the first conductivity type formed in the upper inside of the second semiconductor region; a first trench which is formed in at least a part between the second semiconductor regions, is inserted into a part of the first semiconductor region, and includes an insulating layer formed on the surface and a conductive material filling the inner part; and a gate formed on the upper part of the second semiconductor region. The gate is electrically connected to the first trench, to form a path for electrons to move.

Description

전력 반도체 소자 및 그의 제조 방법{Power semiconductor device and method of manufacturing the same}TECHNICAL FIELD The present invention relates to a power semiconductor device and a manufacturing method thereof,

본 개시는 전력 반도체 소자 및 그의 제조 방법에 관한 것이다.The present disclosure relates to a power semiconductor device and a method of manufacturing the same.

절연 게이트 바이폴라 트랜지스터(IGBT; Insulated Gate Bipolar Transistor)란 게이트를 MOS(Metal Oxide Semiconductor)를 이용하여 제작하고, 후면에 p 형의 콜랙터층을 형성시킴으로써 바이폴라(bipolar)를 갖는 트랜지스터를 의미한다.An insulated gate bipolar transistor (IGBT) is a transistor having a bipolar transistor by forming a gate using MOS (Metal Oxide Semiconductor) and forming a p-type collector layer on the rear surface.

종래 전력용 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이 개발된 이후, MOSFET은 고속의 스위칭 특성이 요구되는 영역에서 사용됐다.Since the development of conventional MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), MOSFETs have been used in areas where high-speed switching characteristics are required.

하지만 MOSFET은 구조적 한계로 인해 높은 전압이 요구되는 영역에서는 바이폴라 트랜지스터(bipolar transistor), 사이리스터(thyristor), GTO(Gate Turn-off Thyristors) 등이 사용되어 왔었다.However, bipolar transistors, thyristors and Gate Turn-off Thyristors (GTOs) have been used in areas where high voltage is required due to the structural limitations of MOSFETs.

IGBT는 낮은 순방향 손실과 빠른 스위칭 속도를 특징으로 하여, 기존의 사이리스터(thyristor), 바이폴라 트랜지스터(bipolar transistor), MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 등으로는 실현이 불가능하였던 분야를 대상으로 적용이 확대되어 가고 있는 추세이다.
IGBTs are characterized by low forward loss and fast switching speed and are applied to fields that could not be realized with conventional thyristors, bipolar transistors, MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) The trend is expanding.

IGBT의 동작 원리를 살펴보면, IGBT 소자가 온(on)된 경우에 양극(anode)에 음극(cathode)보다 높은 전압이 인가되고, 게이트 전극에 소자의 문턱 전압보다 높은 전압이 인가되면, 상기 게이트 전극의 하단에 위치하는 p형의 바디 층의 표면의 극성이 역전되어 n형의 채널(channel)이 형성된다.When the IGBT is turned on, a voltage higher than the cathode is applied to the anode, and when a voltage higher than the threshold voltage of the device is applied to the gate electrode, The polarity of the surface of the p-type body layer located at the lower end of the p-type body layer is reversed, and an n-channel is formed.

채널(channel)을 통해 드리프트(drift) 영역으로 주입된 전자 전류는 바이폴라 트랜지스터(bipolar transistor)의 베이스(base) 전류와 마찬가지로 IGBT 소자의 하부에 위치하는 고농도의 p형의 콜랙터층으로부터 정공(hole) 전류의 주입을 유도한다.The electron current injected into the drift region through the channel is injected from the high concentration p-type collector layer located under the IGBT element in the same manner as the base current of the bipolar transistor. Inducing current injection.

이러한 소수 캐리어(carrier)의 고농도 주입으로 인해 드리프트(drift) 영역에서의 전도도가 수십에서 수백 배 증가하는 전도도 변조(conductivity modulation)가 발생하게 된다.Concentration implantation of such minority carriers results in conductivity modulation in which the conductivity in the drift region increases from tens to hundreds of times.

MOSFET과 달리 전도도 변조로 인하여 드리프트 층에서의 저항 성분이 매우 작아지므로, 매우 큰 고압에서의 응용이 가능하다.Unlike a MOSFET, the resistance component in the drift layer becomes very small due to the conductivity modulation, so that it can be applied at a very high voltage.

이러한 전도도 변조 현상을 극대화 하기 위하여 다양한 기술들이 개발되고 있는 실정이다.
Various techniques have been developed to maximize the conductivity modulation phenomenon.

하기의 선행기술문헌의 특허문헌 1은 횡형 절연 게이트 바이폴라 트랜지스터 및 그 제조 방법에 관한 것이다.
Patent Document 1 of the following prior art document relates to a lateral insulated gate bipolar transistor and a manufacturing method thereof.

한국 등록특허공보 제10-1259895호Korean Patent Registration No. 10-1259895

본 개시는 온-전압을 감소시킬 수 있는 전력 반도체 소자 및 그의 제조 방법을 제공하고자 한다.The present disclosure seeks to provide a power semiconductor device capable of reducing on-voltage and a method of manufacturing the same.

본 개시의 일 실시 예에 따른 전력 반도체 소자는 제1 도전형의 제1 반도체 영역; 상기 제1 반도체 영역의 상부 내측에 형성되는 제2 도전형의 복수의 제2 반도체 영역; 상기 제2 반도체 영역의 상부 내측에 형성되는 제1 도전형의 제3 반도체 영역; 상기 복수의 제2 반도체 영역의 사이 중 적어도 일부에 형성되고, 상기 제1 반도체 영역의 일부까지 관입하여 형성되며, 표면에 형성되는 절연막과 내부에 충전되는 도전성 물질을 포함하는 제1 트랜치;A power semiconductor device according to one embodiment of the present disclosure includes a first semiconductor region of a first conductivity type; A plurality of second semiconductor regions of a second conductivity type formed inside the upper portion of the first semiconductor region; A third semiconductor region of a first conductivity type formed inside the upper portion of the second semiconductor region; A first trench formed in at least a portion of the plurality of second semiconductor regions and penetrating to a portion of the first semiconductor region and including an insulating film formed on the surface and a conductive material filled in the insulating film;

상기 제2 반도체 영역의 상부에 형성되는 게이트;를 포함하고, 상기 게이트와 상기 제1 트랜치는 전기적으로 연결될 수 있다.
And a gate formed on the second semiconductor region, wherein the gate and the first trench can be electrically connected.

일 실시 예는 상기 제1 반도체 영역의 상부 내측에 형성되고, 상기 제1 트랜치와 상기 제2 반도체 영역의 사이에 형성되며, 상기 제1 반도체 영역의 불순물 농도보다 높은 불순물 농도를 갖는 제1 도전형의 제4 반도체 영역;을 더 포함할 수 있다.
One embodiment of the present invention is a semiconductor device including a first semiconductor region formed in an upper portion of the first semiconductor region and formed between the first trench and the second semiconductor region and having an impurity concentration higher than that of the first semiconductor region, And a fourth semiconductor region of the second conductivity type.

일 실시 예에 있어서, 상기 도전성 물질은 제1 도전형의 불순물이 도핑되어 형성될 수 있다.
In one embodiment, the conductive material may be doped with an impurity of the first conductivity type.

일 실시 예는 상기 제1 반도체 영역의 일부까지 관입하여 형성되며, 측면에 형성되는 절연막과 내부에 충전되는 제2 도전형의 제5 반도체 영역을 포함하는 제2 트랜치;를 더 포함할 수 있다.
One embodiment may further include a second trench formed through the first semiconductor region and including a second semiconductor region of a second conductivity type filled in the insulating film formed on the side surface.

일 실시 예에 있어서, 상기 제3 반도체 영역의 상부에 형성되는 에미터 금속층을 더 포함하고, 상기 에미터 금속층은 상기 제2 트랜치와 전기적으로 연결될 수 있다.
In one embodiment, the semiconductor device further includes an emitter metal layer formed on the third semiconductor region, and the emitter metal layer may be electrically connected to the second trench.

본 개시의 다른 실시 예에 따른 전력 반도체 소자는 제1 도전형의 제1 반도체 영역; 상기 제1 반도체 영역의 상부 내측에 형성되는 제2 도전형의 복수의 제2 반도체 영역; 상기 제2 반도체 영역의 상부 내측에 형성되는 제1 도전형의 제3 반도체 영역; 상기 제1 반도체 영역의 일부까지 관입하여 형성되며, 측면에 형성되는 절연막과 내부에 충전되는 제2 도전형의 제5 반도체 영역을 포함하는 제2 트랜치; 및 상기 제2 반도체 영역의 상부에 형성되는 게이트;를 포함할 수 있다.
A power semiconductor device according to another embodiment of the present disclosure includes a first semiconductor region of a first conductivity type; A plurality of second semiconductor regions of a second conductivity type formed inside the upper portion of the first semiconductor region; A third semiconductor region of a first conductivity type formed inside the upper portion of the second semiconductor region; A second trench formed in the first semiconductor region to penetrate the first semiconductor region and including an insulating film formed on a side surface and a fifth semiconductor region of a second conductivity type filled in the first trench; And a gate formed on the second semiconductor region.

본 개시의 다른 실시 예에 따른 전력 반도체 소자의 제조 방법은 제1 도전형의 제1 반도체 영역을 마련하는 단계; 상기 제1 반도체 영역의 상부를 식각하고, 식각한 표면에 절연막을 형성하고, 내부에 도전성 물질을 충전하여 제1 트랜치를 형성하는 단계; 상기 제1 반도체 영역의 상부에 제2 도전형의 불순물을 주입하여 복수의 제2 반도체 영역을 형성하는 단계; 상기 제2 반도체 영역의 상부에 제1 도전형의 불순물을 주입하여 제3 반도체 영역을 형성하는 단계; 및 상기 제2 반도체 영역의 상부에 절연막을 형성하고, 상기 절연막의 상부에 게이트 전극을 형성하여 게이트를 형성하는 단계;를 포함하고, 상기 게이트와 상기 제1 트랜치는 전기적으로 연결될 수 있다.
A method of fabricating a power semiconductor device according to another embodiment of the present disclosure includes: providing a first semiconductor region of a first conductivity type; Etching an upper portion of the first semiconductor region, forming an insulating layer on the etched surface, and filling a conductive material therein to form a first trench; Forming a plurality of second semiconductor regions by implanting an impurity of a second conductivity type into the upper portion of the first semiconductor region; Forming a third semiconductor region by implanting an impurity of a first conductivity type into the upper portion of the second semiconductor region; And forming an insulating film on the second semiconductor region and forming a gate by forming a gate electrode on the insulating film, wherein the gate and the first trench are electrically connected to each other.

다른 실시예에 있어서,상기 제3 반도체 영역을 형성하는 단계는 상기 제1 트랜치와 상기 제2 반도체 영역의 사이의 상기 제1 반도체 영역의 상부에 제1 도전형의 불순물을 주입하여 제4 반도체 영역을 형성하는 단계를 포함하여 수행될 수 있다.
In another embodiment, the forming of the third semiconductor region may include implanting impurities of a first conductivity type into the upper portion of the first semiconductor region between the first trench and the second semiconductor region, To form the second electrode layer.

다른 실시 예에 있어서, 상기 도전성 물질은 제1 도전형의 불순물이 도핑되어 형성될 수 있다.
In another embodiment, the conductive material may be doped with an impurity of the first conductivity type.

다른 실시 예에 있어서, 상기 제1 트랜치를 형성하는 단계는 상기 제1 반도체 영역의 상부를 식각하고, 식각한 측면에 절연막을 형성하고 내부에 제2 도전형의 제5 반도체 영역을 충전하여 제2 트랜치를 형성하는 단계를 포함하여 수행될 수 있다.
In another embodiment, the forming of the first trench may comprise etching an upper portion of the first semiconductor region, forming an insulating layer on the etched side, filling a fifth semiconductor region of the second conductivity type therein, And forming a trench.

다른 실시 예에 있어서, 상기 제3 반도체 영역의 상부에 에미터 금속층을 형성하는 단계;를 더 포함하고, 상기 에미터 금속층은 상기 제2 트랜치와 전기적으로 연결될 수 있다.
In another embodiment, the method may further include forming an emitter metal layer on the third semiconductor region, wherein the emitter metal layer is electrically connected to the second trench.

본 개시의 일 실시 예에 따른 전력 반도체 소자는 n-형의 드리프트 영역의 상부에 형성되며, p형의 바디 영역의 사이에 형성되는 제1 트랜치를 포함하고, 상기 제1 트랜치가 게이트와 전기적으로 연결되기 때문에, 상기 제1 트랜치와 접하는 부분에 전자가 이동하는 통로를 형성시킬 수 있다.A power semiconductor device according to one embodiment of the present disclosure includes a first trench formed on top of an n-type drift region and formed between p-type body regions, wherein the first trench is electrically Therefore, a passage through which electrons move can be formed at a portion in contact with the first trench.

따라서, 본 개시의 일 실시 예에 따른 전력 반도체 소자는 온-전압을 감소시킬 수 있다.
Thus, a power semiconductor device according to one embodiment of the present disclosure can reduce on-voltage.

도 1은 본 개시의 일 실시 예에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
도 2는 제4 반도체 영역을 더 포함하는 본 개시의 일 실시 예에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
도 3은 제2 트랜치를 더 포함하는 본 개시의 일 실시 예에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
도 4는 제4 반도체 영역 및 제2 트랜치를 더 포함하는 본 개시의 일 실시 예에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
도 5는 본 개시의 다른 실시 예에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
도 6은 본 개시의 다른 실시 예에 따른 전력 반도체 소자의 제조 방법의 플로우 차트를 개략적으로 도시한 것이다.1 shows a schematic cross-sectional view of a power semiconductor device according to one embodiment of the present disclosure.
Figure 2 shows a schematic cross-sectional view of a power semiconductor device according to one embodiment of the present disclosure, further comprising a fourth semiconductor region.
Figure 3 shows a schematic cross-sectional view of a power semiconductor device according to one embodiment of the present disclosure, which further includes a second trench.
Figure 4 shows a schematic cross-sectional view of a power semiconductor device according to one embodiment of the present disclosure, further comprising a fourth semiconductor region and a second trench.
Figure 5 shows a schematic cross-sectional view of a power semiconductor device according to another embodiment of the present disclosure.
6 schematically shows a flow chart of a method of manufacturing a power semiconductor device according to another embodiment of the present disclosure.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.The shape and size of elements in the drawings may be exaggerated for clarity.

또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다The same reference numerals are used for the same components in the same reference numerals in the drawings of the embodiments

도면에서 x방향은 폭 방향, y방향은 길이 방향, z방향은 높이 방향으로 정의하여 사용하였다.
In the drawing, the x direction is defined as the width direction, the y direction is defined as the longitudinal direction, and the z direction is defined as the height direction.

전력용 스위치는 전력용 MOSFET, IGBT, 사이리스터 및 이와 유사한 것들 중 어느 하나에 의해 구현될 수 있다. 여기에 개시된 신규한 기술들 대부분은 IGBT를 기준으로 설명된다. 그러나 여기에서 개시된 본 발명의 여러 실시 예들이 IGBT로 한정되는 것은 아니며, 예컨대 다이오드 외에도, 전력용 MOSFET과 여러 형태의 사이리스터를 포함하는 다른 형태의 전력용 스위치 기술에도 대부분 적용될 수 있다. 더욱이, 본 발명의 여러 실시 예들은 특정 p형 및 n형 영역을 포함하는 것으로 묘사된다. 그러나 여기에서 개시되는 여러 영역의 도전형이 반대인 소자에 대해서도 동일하게 적용될 수 있다는 것은 당연하다.The power switch may be implemented by any one of power MOSFET, IGBT, thyristor, and the like. Most of the novel techniques disclosed herein are described on the basis of IGBTs. However, the various embodiments of the present invention disclosed herein are not limited to IGBTs, and may be applied to other types of power switch technologies including power MOSFETs and various types of thyristors, in addition to diodes, for example. Moreover, various embodiments of the present invention are described as including specific p-type and n-type regions. However, it goes without saying that the conductivity types of the various regions disclosed herein can be equally applied to the opposite device.

또, 여기서 사용되는 n형, p형은 제1 도전형 또는 제2 도전형이라고 정의될 수 있다. 한편, 제1 도전형, 제2 도전형은 상이한 도전형을 의미한다.The n-type and p-type used herein may be defined as a first conductive type or a second conductive type. On the other hand, the first conductive type and the second conductive type mean different conductive types.

또, 일반적으로, '+'는 고농도로 도핑된 상태를 의미하고, '-'는 저농도로 도핑된 상태를 의미한다.
In general, '+' means a state doped at a high concentration, and '-' means a state doped at a low concentration.

이하에서 명확한 설명을 위하여, 제1 도전형은 n형, 제2 도전형을 p형으로 표시하도록 하지만, 이에 제한되는 것은 아니다.For the sake of clarity, the first conductive type is represented by n-type and the second conductive type is represented by p-type, but the present invention is not limited thereto.

또한, 제1 반도체 영역은 드리프트 영역, 제2 반도체 영역 바디 영역, 제3 반도체 영역은 에미터 영역으로 표시하도록 하지만, 이에 제한되는 것은 아니다.
Further, the first semiconductor region is to be displayed as the drift region, the second semiconductor region body region, and the third semiconductor region as emitter regions, but the present invention is not limited thereto.

도 1은 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)의 단면도를 개략적으로 도시한 것이다.1 schematically illustrates a cross-sectional view of a power semiconductor device 100 in accordance with one embodiment of the present disclosure.

본 개시의 일 실시 예에 따른 전력 반도체 소자(100)는 드리프트 영역(110), 바디 영역(120), 에미터 영역(130) 및 게이트(140)를 포함하여 구성될 수 있다.A power semiconductor device 100 according to an embodiment of the present disclosure may include a drift region 110, a body region 120, an emitter region 130, and a gate 140.

상기 드리프트 영역(110)은 n-형의 불순물을 가질 수 있다. The drift region 110 may have an n-type impurity.

상기 드리프트 영역(110)은 하부에 버퍼 영역(111)을 더 포함할 수 있다.The drift region 110 may further include a buffer region 111 at a lower portion thereof.

상기 버퍼 영역(111)은 n형의 불순물을 상기 드리프트 영역(110)의 후면에 주입하여 형성시킬 수 있다.The buffer region 111 may be formed by implanting an n-type impurity into the rear surface of the drift region 110.

상기 버퍼 영역은 소자의 공핍 영역이 확장될 때, 이를 저지하는 역할을 함으로써 소자의 내압을 유지하는 것에 도움을 준다.The buffer region serves to prevent the depletion region of the device from expanding, thereby helping to maintain the breakdown voltage of the device.

따라서 상기 버퍼 영역이 형성되는 경우에는 상기 드리프트 영역(110)의 두께를 얇게 할 수 있어, 전력 반도체 소자의 소형화를 가능케 할 수 있다.Therefore, when the buffer region is formed, the thickness of the drift region 110 can be reduced, and the power semiconductor device can be made smaller.

상기 드리프트 영역(110)의 상부 내측에는 p형의 바디 영역(120)이 형성될 수 있다.A p-type body region 120 may be formed in an upper portion of the drift region 110.

상기 바디 영역(120)은 상기 드리프트 영역(110)의 일 면상에 길이 방향으로 길게 형성될 수 있다.The body region 120 may be formed long on one side of the drift region 110 in the longitudinal direction.

예를 들어서, 상기 바디 영역(120)은 상기 드리프트 영역(110)의 상부에 스트라이프 형상을 가지도록 형성될 수 있다.For example, the body region 120 may be formed to have a stripe shape on the drift region 110.

또한, 상기 바디 영역(120)은 복수 개일 수 있다.The body region 120 may be a plurality of body regions.

상기 바디 영역(120)의 상부 표면의 일부에는 n+형의 에미터 영역(130)이 형성될 수 있다.An n + -type emitter region 130 may be formed on a portion of the upper surface of the body region 120.

상기 에미터 영역(130)은 상기 바디 영역(120)에 일정한 간격으로 형성될 수 있다.The emitter regions 130 may be formed at regular intervals in the body region 120.

상기 에미터 영역(130)은 복수 개일 수 있다.The emitter region 130 may be a plurality of emitter regions.

상기 에미터 영역(130) 및 상기 드리프트 영역(110)의 사이에 위치하는 상기 바디 영역(120)의 상면에는 게이트(140)가 형성될 수 있다.A gate 140 may be formed on the upper surface of the body region 120 located between the emitter region 130 and the drift region 110.

상기 게이트(140)는 하부에 게이트 절연층(141)을 형성하여, 상기 바디 영역(120)과 절연될 수 있다.The gate 140 may be insulated from the body region 120 by forming a gate insulating layer 141 under the gate insulating layer 141.

상기 게이트 절연층(141)은 실리콘 산화물(SiO2)를 이용하여 형성될 수 있으나, 이에 제한 되는 것은 아니다.The gate insulating layer 141 may be formed using silicon oxide (SiO 2 ), but is not limited thereto.

상기 게이트 절연층(141)의 게이트 전극(142)이 형성될 수 있다.A gate electrode 142 of the gate insulating layer 141 may be formed.

상기 게이트 전극(142)은 폴리 실리콘(Poly-Si) 또는 금속일 수 있으나, 이에 제한되는 것 아니다.The gate electrode 142 may be polysilicon (Poly-Si) or metal, but is not limited thereto.

상기 게이트 전극(142)은 본 발명의 일 실시 예에 따른 전력 반도체 소자(100)의 동작을 제어하게 된다.The gate electrode 142 controls the operation of the power semiconductor device 100 according to an embodiment of the present invention.

상기 게이트 전극(142)에 양의 전압이 인가되는 경우, 상기 바디 영역(120)에 채널(C)이 형성된다.When a positive voltage is applied to the gate electrode 142, a channel C is formed in the body region 120.

구체적으로, 상기 게이트 전극(142)에 양의 전압이 인가되는 경우, 상기 바디 영역(120)에 존재하는 전자가 상기 트랜치 게이트(140) 쪽으로 끌려오게 되는데, 전자가 상기 트랜치 게이트(140)에 모여서 채널(C)이 형성되는 것이다.When a positive voltage is applied to the gate electrode 142, electrons present in the body region 120 are attracted to the trench gate 140. Electrons are collected in the trench gate 140 The channel C is formed.

즉, pn 접합으로 인해 전자와 정공이 재결합(recombination)되어 캐리어가 없는 공핍 영역에 상기 트랜치 게이트(140)가 전자를 끌어당겨 채널(C)이 형성됨으로써 전류가 흐를 수 있게 된다.That is, electrons and holes are recombined due to the pn junction, so that the trench gate 140 attracts electrons to a depletion region having no carriers, thereby forming a channel C, thereby allowing a current to flow.

상기 드리프트 영역(110)의 하부 또는 상기 버퍼 영역의 하부에는 p형의 불순물을 주입하여 콜랙터 영역(150)을 형성시킬 수 있다.The collector region 150 can be formed by injecting p-type impurities into the lower portion of the drift region 110 or the lower portion of the buffer region.

전력 반도체 소자가 IGBT인 경우, 상기 콜랙터 영역(160)은 전력 반도체 소자에 정공을 제공할 수 있다.If the power semiconductor device is an IGBT, the collector area 160 can provide holes in the power semiconductor device.

소수 캐리어(carrier)인 정공의 고농도 주입으로 인해 드리프트 영역에서의 전도도가 수십에서 수백 배 증가하는 전도도 변조(conductivity modulation)가 발생하게 된다.A high concentration implantation of a hole as a minority carrier results in a conductivity modulation in which the conductivity in the drift region increases by tens to hundreds of times.

상기 에미터 영역(130) 및 상기 바디 영역(120)의 노출된 상면에는 에미터 금속층(미도시)이 형성될 수 있으며, 상기 콜랙터 영역(150)의 하면에는 콜랙터 금속층(미도시)이 형성될 수 있다.
An emitter metal layer (not shown) may be formed on the exposed upper surface of the emitter region 130 and the body region 120. A collector metal layer (not shown) may be formed on the lower surface of the collector region 150 .

본 개시의 일 실시 예에 따른 전력 반도체 소자(100)는 상기 바디 영역(120)의 사이 중 적어도 일부에 형성되며, 상기 드리프트 영역(110)의 적어도 일부까지 관입하는 제1 트랜치(160)를 포함한다.The power semiconductor device 100 according to one embodiment of the present disclosure includes a first trench 160 formed in at least a portion of the body region 120 and penetrating into at least a portion of the drift region 110 do.

상기 제1 트랜치(160)는 상기 드리프트 영역(110)과 접하는 표면에 절연막(161)이 형성될 수 있으며, 내부에는 도전성 물질(162)이 충전될 수 있다.In the first trench 160, an insulating layer 161 may be formed on a surface contacting the drift region 110, and a conductive material 162 may be filled in the first trench 160.

상기 절연막(161)은 실리콘 산화물(SiO2)를 이용하여 형성될 수 있다.The insulating layer 161 may be formed using silicon oxide (SiO 2 ).

상기 제1 트랜치(160)는 상기 게이트(140)와 전기적으로 연결될 수 있다.The first trench 160 may be electrically connected to the gate 140.

상기 제1 트랜치(160)가 상기 게이트(140)와 전기적으로 연결됨으로써, 전력 반도체 소자(100)의 온 동작시에 상기 바디 영역(120)에 채널이 형성되는 것처럼 상기 제1 트랜치(160)의 주위에 전자들이 끌려오게 된다.The first trench 160 is electrically connected to the gate 140 so that the first trench 160 is electrically connected to the body region 120 such that a channel is formed in the body region 120 during the on- Electrons are drawn around.

전력 반도체 소자(100)가 온 동작하는 동안, 상기 제1 트랜치(160)와 인접하는 부분은 전자에 대한 저항이 크게 감소될 수 있다.While the power semiconductor device 100 is turned on, the resistance to electrons in the portion adjacent to the first trench 160 can be greatly reduced.

따라서 본 개시의 일 실시 예에 따른 전력 반도체 소자는 낮은 온 전압을 가질 수 있다.Thus, a power semiconductor device according to one embodiment of the present disclosure may have a low on-voltage.

상기 도전성 물질(162)은 폴리 실리콘(Poly Si)일 수 있다. 또한, 상기 도전성 물질(162)은 n형의 불순물을 도핑하여 형성될 수 있다.
The conductive material 162 may be polysilicon. In addition, the conductive material 162 may be formed by doping n-type impurities.

도 2는 제4 반도체 영역(212)를 더 포함하는 전력 반도체 소자(200)의 개략적인 단면도를 도시한 것이다.FIG. 2 shows a schematic cross-sectional view of a power semiconductor device 200 further including a fourth semiconductor region 212.

도 1의 전력 반도체 소자(100)의 구성 요소와 동일한 구성 요소에 대해서는 설명을 생략하도록 한다.Description of the same components as those of the power semiconductor device 100 of FIG. 1 will be omitted.

도 2를 참조하면, 상기 제4 반도체 영역(212)은 상기 바디 영역(230)과 상기 제1 트랜치(240)의 사이에 형성될 수 있다.Referring to FIG. 2, the fourth semiconductor region 212 may be formed between the body region 230 and the first trench 240.

상기 제4 반도체 영역(212)은 드리프트 영역(210)의 상부에 n형의 불순물을 고농도로 주입하여 형성될 수 있다.The fourth semiconductor region 212 may be formed by implanting n-type impurity into the upper portion of the drift region 210 at a high concentration.

예를 들어, 상기 제4 반도체 영역(212)은 드리프트 영역(210)의 불순물 농도보다 높은 불순물 농도를 가질 수 있다.For example, the fourth semiconductor region 212 may have an impurity concentration higher than the impurity concentration of the drift region 210.

상기 제4 반도체 영역(212)이 높은 n형의 불순물 농도를 가지기 때문에, 상기 제4 반도체 영역(212)은 전자 전류에 대하여 낮은 저항을 가지게 된다.Since the fourth semiconductor region 212 has a high n-type impurity concentration, the fourth semiconductor region 212 has a low resistance to the electron current.

따라서 상기 제4 반도체 영역(212)이 형성된 경우, 전력 반도체 소자(200)는 낮은 온-전압을 가지게 된다.
Accordingly, when the fourth semiconductor region 212 is formed, the power semiconductor device 200 has a low on-voltage.

도 3은 제2 트랜치(370)를 더 포함하는 전력 반도체 소자(300)의 개략적인 단면도를 도시한 것이다.FIG. 3 shows a schematic cross-sectional view of a power semiconductor device 300 further including a second trench 370.

도 1의 전력 반도체 소자(100)의 구성 요소와 동일한 구성 요소에 대해서는 설명을 생략하도록 한다.Description of the same components as those of the power semiconductor device 100 of FIG. 1 will be omitted.

상기 제2 트랜치(370)는 상기 드리프트 영역(310)의 일부까지 관입하여 형성될 수 있다.The second trench 370 may be formed to penetrate up to a portion of the drift region 310.

예를 들어, 상기 제2 트랜치(370)는 상기 바디 영역(320), 상기 에미터 영역(330) 또는 상기 드리프트 영역(310)의 상면으로부터 상기 드리프트 영역(310)의 일부까지 관입하여 형성될 수 있다. For example, the second trench 370 may be formed to penetrate from the top surface of the body region 320, the emitter region 330, or the drift region 310 to a portion of the drift region 310 have.

즉, 상기 제2 트랜치(370)는 게이트(340)가 형성되지 아니한 부분에 적절히 형성될 수 있다.That is, the second trench 370 may be formed at a portion where the gate 340 is not formed.

상기 제2 트랜치(370)는 측면에 절연막(371)이 형성될 수 있으며, 내부에는 제5 반도체 영역(372)이 형성될 수 있다. In the second trench 370, an insulating layer 371 may be formed on a side surface, and a fifth semiconductor region 372 may be formed in the second trench 370.

상기 제5 반도체 영역(372)은 고농도의 p형의 불순물을 주입하거나, p형의 불순물을 포함하는 실리콘을 상기 제2 트랜치(370)의 내부에 충전하여 형성될 수 있다.The fifth semiconductor region 372 may be formed by implanting p-type impurity at a high concentration or filling silicon inside the second trench 370 with p-type impurity.

상기 제2 트랜치(370)는 측면에만 절연막(371)이 형성되었기 때문에, 상기 제5 반도체 영역(372)의 하단부는 상기 드리프트 영역(310)과 접할 수 있다.Since the insulating film 371 is formed only on the side surface of the second trench 370, the lower end of the fifth semiconductor region 372 can be in contact with the drift region 310.

상기 제2 트랜치(370)는 상기 제5 반도체 영역(372)과 드리프트 영역(310)을 제외한 반도체 영역들이 접하는 것을 막을 수 있다.The second trench 370 may prevent the semiconductor regions except for the fifth semiconductor region 372 and the drift region 310 from contacting each other.

일반적으로 전력 반도체 소자는 하부로부터 pnpn 구조의 기생 싸이리스터를 가질 수 있다.Generally, a power semiconductor device can have a parasitic thyristor of pnpn structure from the bottom.

기생 싸이리스터가 일단 동작하게 되면 IGBT는 더 이상 게이트에 의해 조절이 되지 않는 상태가 되어, 막대한 전류가 양극과 음극으로 흐르게 되어 고열이 발생하여 소자가 타버리게 된다.Once the parasitic thyristor is in operation, the IGBT is no longer controlled by the gate, and enormous current flows into the anode and cathode, causing a high temperature to burn the device.

이러한 기생 싸이리스터가 켜지는 현상을 래치-업(latch-up)이라고 한다
The phenomenon of turning on this parasitic thyristor is called latch-up

래치-업이 발생하는 원리에 대해 구체적으로 살펴보면, 전력 반도체 소자가 작동하면 전자 전류는 채널을 따라 흐르게 되고, 정공 전류는 바디 영역의 접합면을 넘어 에미터 전극으로 흐르게 된다.Specifically, when a power semiconductor device operates, an electron current flows along a channel, and a hole current flows to an emitter electrode across a junction surface of a body region.

전자 전류가 채널을 따라 게이트 하단의 드리프트 영역으로 주입되어 이 영역의 전도도를 증가시키기 때문에 대부분의 정공 전류는 채널 하단의 바디 영역에서 에미터 영역의 하단을 거쳐 에미터 전극으로 흐른다.Most of the hole current flows from the body region at the bottom of the channel to the emitter electrode through the bottom of the emitter region because the electron current is injected into the drift region at the bottom of the gate along the channel to increase the conductivity of this region.

정공 전류가 증가되어 에미터 영역의 하단에서의 전압 강하가 에미터 영역 및 바디 영역의 계면의 전위 장벽 보다 커지면 접합이 순방향 바이어스가 되어 에미터 영역에서 바디 영역으로 전자가 주입되고 n 형의 에미터 영역, p형의 바디 영역, n형의 드리프트 영역으로 이루어지는 기생 npn 싸이리스터가 동작된다.When the hole current increases and the voltage drop at the lower end of the emitter region becomes larger than the potential barrier at the interface between the emitter region and the body region, the junction becomes a forward bias and electrons are injected into the body region from the emitter region, A parasitic npn thyristor composed of a region, a p-type body region, and an n-type drift region is operated.

따라서 래치-업이 발생하는 것을 막기 위해서는 정공 전류가 에미터 영역의 하단에서 증가하는 것을 방지할 필요가 있다.
Therefore, in order to prevent latch-up from occurring, it is necessary to prevent the hole current from increasing at the lower end of the emitter region.

도 3의 전력 반도체 소자(300)는 고농도의 p형의 제5 반도체 영역(372)을 가지기 때문에 래치-업이 발생하는 것을 방지할 수 있다.Since the power semiconductor element 300 of FIG. 3 has the p-type fifth semiconductor region 372 of high concentration, latch-up can be prevented from occurring.

고농도의 p형의 제5 반도체 영역(372)은 정공 전류에 대한 저항이 매우 낮기 때문에, 정공은 상기 에미터 영역(330)의 하단부가 아닌 상기 제5 반도체 영역(372)로 흐르게 된다.Since the p-type fifth semiconductor region 372 of a high concentration has a very low resistance to the hole current, the holes flow into the fifth semiconductor region 372 rather than the lower end of the emitter region 330.

상기 제5 반도체 영역(372)은 에미터 금속층과 전기적으로 연결되어, 콜랙터 영역(350)에서 주입된 정공이 드리프트 영역(310)을 거쳐 제5 반도체 영역(372)을 통해 에미터 금속층으로 빠져나가도록 할 수 있다.The fifth semiconductor region 372 is electrically connected to the emitter metal layer so that the holes injected from the collector region 350 pass through the fifth semiconductor region 372 to the emitter metal layer through the drift region 310 You can leave it out.

특히, 본 개시의 일 실시 예에 따른 전력 반도체 소자(300)는 제1 트랜치(360)를 포함하고 있기 때문에 낮은 온 전압을 가지게 되어, 종래의 전력 반도체 소자보다 래치-업에 취약하게 될 수 있다.In particular, the power semiconductor device 300 according to one embodiment of the present disclosure has a low on-voltage since it includes the first trench 360, which can be more vulnerable to latch-up than conventional power semiconductor devices .

하지만, 본 개시의 일 실시 예에 따른 전력 반도체 소자(300)는 상기 제5 반도체 영역(372)이 정공이 흐를 수 있는 경로를 제공하여 래치-업이 발생할 가능성을 매우 낮춰줄 수 있다.
However, the power semiconductor device 300 according to an embodiment of the present disclosure may provide a path through which the fifth semiconductor region 372 can flow, thereby greatly reducing the possibility of latch-up.

도 4는 제4 반도체 영역(412)과 제2 트랜치(470)을 포함하는 전력 반도체 소자(400)의 개략적인 단면도를 도시한 것이다.Figure 4 shows a schematic cross-sectional view of a power semiconductor device 400 including a fourth semiconductor region 412 and a second trench 470. [

도 1의 전력 반도체 소자(100)의 구성 요소와 동일한 구성 요소에 대해서는 설명을 생략하도록 한다.Description of the same components as those of the power semiconductor device 100 of FIG. 1 will be omitted.

상술한 바와 같이 제4 반도체 영역(412)을 형성하는 경우, 전자 전류에 대한 낮은 저항과 전도도 변조 현상의 극대화로 온-전압이 낮아질 수 있다.When the fourth semiconductor region 412 is formed as described above, the on-voltage can be lowered due to the low resistance to the electron current and the maximization of the conductivity modulation phenomenon.

하지만 온-전압이 낮아져 전자 전류가 더 많이 흐르게 되면, 이에 따라 래치-업이 발생할 가능성이 높아질 수 있다.However, as the on-voltage is lowered and more current flows, the possibility of latch-up may increase accordingly.

그러나 본 개시의 일 실시 예에 따른 전력 반도체 소자(400)는 제2 트랜치(470)를 포함하기 때문에 상기 제2 트랜치(370) 내부에 충전되는 고농도의 p형의 제5 반도체 영역(472)이 정공이 흐를 수 있는 경로를 제공하여 래치-업이 발생할 가능성을 낮출 수 있다.However, since the power semiconductor device 400 according to one embodiment of the present disclosure includes the second trench 470, the p-type fifth semiconductor region 472 of high concentration to be filled in the second trench 370 It is possible to reduce the possibility of latch-up by providing a path through which holes can flow.

따라서 본 개시의 일 실시 예에 따른 전력 반도체 소자(400)는 낮은 온전압과 래치업에 대한 높은 강건성을 동시에 가질 수 있다.
Thus, the power semiconductor device 400 according to one embodiment of the present disclosure can have both low on-voltage and high robustness for latch-up.

도 5는 본 개시의 다른 실시 예에 따른 전력 반도체 소자(500)의 개략적인 단면도를 도시한 것이다.5 illustrates a schematic cross-sectional view of a power semiconductor device 500 in accordance with another embodiment of the present disclosure.

도 1의 전력 반도체 소자(100)의 구성 요소와 동일한 구성 요소에 대해서는 설명을 생략하도록 한다.Description of the same components as those of the power semiconductor device 100 of FIG. 1 will be omitted.

도 5를 참조하면, 본 개시의 다른 실시 예에 다른 전력 반도체 소자(500)는 제1 트랜치를 포함하지 않고, 제2 트랜치(570)만을 포함하여 형성될 수 있다. 5, another power semiconductor device 500 in accordance with another embodiment of the present disclosure does not include a first trench, but may be formed to include only a second trench 570. Referring to FIG.

상기 제2 트랜치(570)는 상기 드리프트 영역(510)의 일부까지 관입하여 형성될 수 있다.The second trench 570 may be formed to penetrate up to a portion of the drift region 510.

예를 들어, 상기 제2 트랜치(570)는 상기 바디 영역(520), 상기 에미터 영역(530) 또는 상기 드리프트 영역(510)의 상면으로부터 상기 드리프트 영역(510)의 일부까지 관입하여 형성될 수 있다.For example, the second trench 570 may be formed to penetrate from the top surface of the body region 520, the emitter region 530, or the drift region 510 to a portion of the drift region 510 have.

즉, 상기 제2 트랜치(570)는 게이트(540)가 형성되지 아니한 부분에 적절히 형성될 수 있다.That is, the second trench 570 may be formed at a portion where the gate 540 is not formed.

상기 제2 트랜치(570)는 측면에 절연막(571)이 형성될 수 있으며, 내부에는 제5 반도체 영역(572)이 형성될 수 있다.An insulating film 571 may be formed on the side surface of the second trench 570, and a fifth semiconductor region 572 may be formed on the inside of the second trench 570.

상기 제5 반도체 영역(572)은 고농도의 p형의 불순물을 주입하거나, p형의 불순물을 포함하는 실리콘을 상기 제2 트랜치(570)의 내부에 충전하여 형성될 수 있다.The fifth semiconductor region 572 may be formed by implanting p-type impurity at a high concentration or filling silicon inside the second trench 570 with p-type impurity.

상기 제2 트랜치(570)는 측면에만 절연막(571)이 형성되었기 때문에, 상기 제5 반도체 영역(572)의 하단부는 상기 드리프트 영역(510)과 접할 수 있다.Since the insulating film 571 is formed only on the side surface of the second trench 570, the lower end of the fifth semiconductor region 572 can be in contact with the drift region 510.

상기 제2 트랜치(570)는 상기 제5 반도체 영역(572)과 드리프트 영역(510)을 제외한 반도체 영역들이 접하는 것을 막을 수 있다.The second trench 570 may prevent the semiconductor regions except the fifth semiconductor region 572 and the drift region 510 from contacting each other.

일반적으로 전력 반도체 소자는 하부로부터 pnpn 구조의 기생 싸이리스터를 가질 수 있다.Generally, a power semiconductor device can have a parasitic thyristor of pnpn structure from the bottom.

기생 싸이리스터가 일단 동작하게 되면 IGBT는 더 이상 게이트에 의해 조절이 되자 않는 상태가 되어, 막대한 전류가 양극과 음극으로 흐르게 되어 고열이 발생하여 소자가 타버리게 된다.Once the parasitic thyristor is activated, the IGBT is no longer controlled by the gate, and a large amount of current flows into the anode and cathode, causing a high temperature to burn the device.

이러한 기생 싸이리스터가 켜지는 현상을 래치-업(latch-up)이라고 한다
The phenomenon of turning on this parasitic thyristor is called latch-up

래치-업이 발생하는 원리에 대해 구체적으로 살펴보면, 전력 반도체 소자가 작동하면 전자 전류는 채널을 따라 흐르게 되고, 정공 전류는 바디 영역의 접합면을 넘어 에미터 전극으로 흐르게 된다.Specifically, when a power semiconductor device operates, an electron current flows along a channel, and a hole current flows to an emitter electrode across a junction surface of a body region.

전자 전류가 채널을 따라 게이트 하단의 드리프트 영역으로 주입되어 이 영역의 전도도를 증가시키기 때문에 대부분의 정공 전류는 채널 하단의 바디 영역에서 에미터 영역의 하단을 거쳐 에미터 전극으로 흐른다.Most of the hole current flows from the body region at the bottom of the channel to the emitter electrode through the bottom of the emitter region because the electron current is injected into the drift region at the bottom of the gate along the channel to increase the conductivity of this region.

정공 전류가 증가되어 에미터 영역의 하단에서의 전압 강하가 에미터 영역 및 바디 영역의 계면의 전위 장벽 보다 커지면 접합이 순방향 바이어스가 되어 에미터 영역에서 바디 영역으로 전자가 주입되고 n 형의 에미터 영역, p형의 바디 영역, n형의 드리프트 영역으로 이루어지는 기생 npn 싸이리스터가 동작된다.When the hole current is increased and the voltage drop at the bottom of the emitter region becomes larger than the potential barrier at the interface between the emitter region and the body region, the junction becomes a forward bias and electrons are injected from the emitter region to the body region, A parasitic npn thyristor composed of a region, a p-type body region, and an n-type drift region is operated.

따라서 래치-업이 발생하는 것을 막기 위해서는 정공 전류가 에미터 영역의 하단에서 증가하는 것을 방지할 필요가 있다.
Therefore, in order to prevent latch-up from occurring, it is necessary to prevent the hole current from increasing at the lower end of the emitter region.

도 5의 전력 반도체 소자(500)는 고농도의 p형의 제5 반도체 영역(572)을 가지기 때문에 래치-업이 발생하는 것을 방지할 수 있다.Since the power semiconductor element 500 of FIG. 5 has the p-type fifth semiconductor region 572 of high concentration, latch-up can be prevented from occurring.

고농도의 p형의 제5 반도체 영역(572)은 정공 전류에 대한 저항이 매우 낮기 때문에, 정공은 상기 에미터 영역(330)의 하단부가 아닌 상기 제5 반도체 영역(572)로 흐르게 된다.Since the p-type fifth semiconductor region 572 of high concentration has a very low resistance to the hole current, the holes flow into the fifth semiconductor region 572 instead of the bottom portion of the emitter region 330.

상기 제5 반도체 영역(572)은 에미터 금속층과 전기적으로 연결되어, 콜랙터 영역(550)에서 주입된 정공이 드리프트 영역(310)을 거쳐 제5 반도체 영역(572)을 통해 에미터 금속층으로 빠져나가도록 할 수 있다.
The fifth semiconductor region 572 is electrically connected to the emitter metal layer so that the holes injected from the collector region 550 pass through the fifth semiconductor region 572 to the emitter metal layer through the drift region 310 You can leave it out.

또한, 제2 트랜치(570)의 절연막(571)의 하부의 개구된 부분의 폭을 작게하여 제5 반도체 영역(572)과 드리프트 영역(510)이 접하는 부분을 작게할 수 있다.In addition, the width of the lower portion of the insulating film 571 of the second trench 570 can be reduced, and the portion where the fifth semiconductor region 572 contacts the drift region 510 can be reduced.

제5 반도체 영역(572)과 드리프트 영역(510)이 접하는 부분을 작게함으로써, 제2 트랜치(570)의 하부에 정공이 축적되어 온-전압을 낮추는 역할을 수행할 수 있다.
By reducing the portion where the fifth semiconductor region 572 and the drift region 510 are in contact with each other, holes can be accumulated in the lower portion of the second trench 570 to lower the on-voltage.

도 6은 본 개시의 다른 실시 예에 따른 전력 반도체 소자의 제조 방법을 개략적으로 도시한 플로우 차트이다.6 is a flow chart schematically illustrating a method of manufacturing a power semiconductor device according to another embodiment of the present disclosure.

이하, 도 6을 참조하여 전력 반도체 소자의 제조 방법에 대해서 살펴보도록 한다.
Hereinafter, a method of manufacturing a power semiconductor device will be described with reference to FIG.

먼저, n-형의 드리프트 영역을 마련하는 단계(S10)가 수행될 수 있다.First, a step S10 of providing an n-type drift region may be performed.

상기 드리프트 영역을 마련하는 단계는 기판 위에 에피택셜 방법으로 n-형의 실리콘을 성장시켜서 수행될 수 있으나, 이에 제한되는 것은 아니다.
The step of providing the drift region may be performed by growing n-type silicon on a substrate by an epitaxial method, but the present invention is not limited thereto.

다음으로, 상기 드리프트 영역의 상부를 마스킹하여 식각하여 제1 트랜치를 형성하는 단계(S20)가 수행될 수 있다.Next, the step of forming the first trench by masking and etching the upper portion of the drift region (S20) may be performed.

상기 드리프트 영역의 상부를 마스킹하는 것은 포토 레지스트 등을 이용하여 수행될 수 있다.Masking the upper portion of the drift region may be performed using a photoresist or the like.

상기 제1 트랜치를 형성하는 단계(S20)는 상기 제1 트랜치의 표면에 절연막을 형성하는 단계와 상기 제1 트랜치의 내부에 도전성 물질을 충전하는 단계를 포함하여 수행될 수 있다.The forming of the first trench (S20) may be performed by forming an insulating film on the surface of the first trench and filling the conductive material inside the first trench.

상기 제1 트랜치를 형성하는 단계(S20)에서는 제2 트랜치를 형성하는 단계가 동시에 수행될 수 있다.In the step of forming the first trench (S20), the step of forming the second trench may be performed simultaneously.

즉, 상기 제1 트랜치 및 제2 트랜치를 동시에 식각한 뒤, 상기 제2 트랜치는 측면에만 절연막을 형성하고 내부에 p형의 제5 반도체 영역을 형성할 수 있다.That is, after the first trench and the second trench are simultaneously etched, the second trench may form an insulating film only on the side surface and form a p-type fifth semiconductor region therein.

상기 제5 반도체 영역을 형성하는 것은 고농도의 p형의 불순물을 포함하는 실리콘을 충전하여 형성될 수 있다.
The fifth semiconductor region may be formed by filling silicon containing a high concentration p-type impurity.

그 후, 바디 영역을 형성하는 단계(S30)가 수행될 수 있다.Then, a step S30 of forming a body region may be performed.

상기 바디 영역을 형성하는 단계는 상기 드리프트 영역 및 제1 트랜치의 상부에 마스킹하고, 상기 바디 영역을 형성할 부분에만 p형의 불순물을 주입하여 수행될 수 있다.
The step of forming the body region may be performed by masking the drift region and the upper portion of the first trench, and implanting a p-type impurity into only the portion where the body region is to be formed.

상기 바디 영역을 형성하는 단계(S30)를 수행한 후, 에미터 영역을 형성하는 단계(S40)가 수행될 수 있다. After forming the body region (S30), forming an emitter region (S40) may be performed.

상기 에미터 영역을 형성하는 단계(S40)는 상기 바디 영역의 일부만 노출이 되도록 마스킹한 후, n형의 불순물을 주입하여 수행될 수 있다.The step of forming the emitter region (S40) may be performed by masking only a part of the body region so as to be exposed, and then injecting an n-type impurity.

상기 에미터 영역을 형성하는 단계는 제4 반도체 영역을 형성하는 단계와 동시에 수행될 수 있다.The step of forming the emitter region may be performed simultaneously with the step of forming the fourth semiconductor region.

상기 에미터 영역을 형성하는 단계(S40)에서 상기 바디 영역의 일부와 상기 제1 트랜치와 상기 바디 영역의 사이에 위치하는 드리프트 영역의 일부가 노출되도록 마스킹한 후, n형의 불순물을 주입하여 수행될 수 있다.In the step of forming the emitter region (S40), a portion of the body region and a portion of a drift region located between the first trench and the body region are masked so that an n-type impurity is implanted .

즉, 상기 제4 반도체 영역을 형성하는 단계는 필요에 따라 별도의 추가 공정 없이 형성될 수 있다.
That is, the step of forming the fourth semiconductor region may be formed without any additional process if necessary.

다음으로 상기 바디 영역의 상부에 게이트를 형성하는 단계(S50)가 수행될 수 있다.Next, forming a gate on the body region (S50) may be performed.

상기 게이트를 형성하는 단계(S50)는 상기 바디 영역의 상부에 절연막을 형성하고, 상기 절연막의 상부에 게이트 전극을 형성하는 단계를 포함하여 수행될 수 있다.The step of forming the gate (S50) may include forming an insulating film on the body region, and forming a gate electrode on the insulating film.

상기 바디 영역의 상부에 절연막을 형성하는 단계에서 상기 제1 트랜치의 상부를 노출시켜, 상기 제1 트랜치의 도전성 물질과 상기 게이트 전극이 전기적으로 연결되도록 할 수 있다.
The upper portion of the first trench may be exposed in the step of forming the insulating layer on the body region so that the conductive material of the first trench and the gate electrode are electrically connected to each other.

그 후, 상기 에미터 영역과 바디 영역의 상부에 에미터 금속층을 형성하는 단계 및 상기 드리프트 영역의 하부에 콜랙터 영역 및 콜랙터 금속층을 형성하는 단계가 수행될 수 있다.Thereafter, a step of forming an emitter metal layer on the emitter region and the body region, and a step of forming a collector region and a collector metal layer in the lower portion of the drift region may be performed.

상기 에미터 금속층을 형성하는 단계는 제2 트랜치가 형성되어 있는 경우, 상기 제2 트랜치의 상부와 상기 제2 에미터 금속층이 전기적으로 연결될 수 있도록 수행될 수 있다.
The step of forming the emitter metal layer may be performed such that, when the second trench is formed, the upper portion of the second trench and the second emitter metal layer may be electrically connected.

이상에서 설명한 실시예들은 각 실시예가 독립적인 것이 아니며, 각 실시예를 병합하여 실시할 수 있다.The embodiments described above are not independent from each other, and the embodiments can be combined.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 후술하는 특허청구범위에 의해 결정되며, 본 발명의 구성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그 구성을 다양하게 변경 및 개조할 수 있다는 것을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 쉽게 알 수 있다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken as a limitation upon the scope of the invention. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

100, 200, 300, 400, 500: 전력 반도체 소자
110, 210, 310, 410, 510: 드리프트 영역
120, 220, 320, 420, 520: 바디 영역
130, 230, 330, 430, 530: 에미터 영역
140, 240, 340, 440, 540: 게이트
150, 250, 350, 450, 550: 콜랙터 영역
160, 260, 360, 460, 560: 제1 트랜치
212, 412: 제4 반도체 영역
370, 470, 570: 제2 트랜치100, 200, 300, 400, 500: Power semiconductor device
110, 210, 310, 410, 510: drift region
120, 220, 320, 420, 520: body region
130, 230, 330, 430, 530: Emitter area
140, 240, 340, 440, 540:
150, 250, 350, 450, 550: Colacator area
160, 260, 360, 460, 560:
212, 412: a fourth semiconductor region
370, 470, 570: a second trench

Claims (11)

제1 도전형의 제1 반도체 영역;
상기 제1 반도체 영역의 상부 내측에 형성되는 제2 도전형의 복수의 제2 반도체 영역;
상기 제2 반도체 영역의 상부 내측에 형성되는 제1 도전형의 제3 반도체 영역;
상기 복수의 제2 반도체 영역의 사이 중 적어도 일부에 형성되고, 상기 제1 반도체 영역의 일부까지 관입하여 형성되며, 표면에 형성되는 절연막과 내부에 충전되는 도전성 물질을 포함하는 제1 트랜치;
상기 제2 반도체 영역의 상부에 형성되는 게이트;를 포함하고,
상기 게이트와 상기 제1 트랜치는 전기적으로 연결되는 전력 반도체 소자.
A first semiconductor region of a first conductivity type;
A plurality of second semiconductor regions of a second conductivity type formed inside the upper portion of the first semiconductor region;
A third semiconductor region of a first conductivity type formed inside the upper portion of the second semiconductor region;
A first trench formed in at least a portion of the plurality of second semiconductor regions and penetrating to a portion of the first semiconductor region and including an insulating film formed on the surface and a conductive material filled in the insulating film;
And a gate formed on the second semiconductor region,
Wherein the gate and the first trench are electrically connected.
제1항에 있어서,
상기 제1 반도체 영역의 상부 내측에 형성되고, 상기 제1 트랜치와 상기 제2 반도체 영역의 사이에 형성되며, 상기 제1 반도체 영역의 불순물 농도보다 높은 불순물 농도를 갖는 제1 도전형의 제4 반도체 영역;을 더 포함하는 전력 반도체 소자.
The method according to claim 1,
A fourth semiconductor of the first conductivity type formed in the upper portion of the first semiconductor region and formed between the first trench and the second semiconductor region and having an impurity concentration higher than the impurity concentration of the first semiconductor region, Further comprising: a region;
제1항에 있어서,
상기 도전성 물질은 제1 도전형의 불순물이 도핑되어 형성된 전력 반도체 소자.
The method according to claim 1,
Wherein the conductive material is doped with an impurity of a first conductivity type.
제1항에 있어서,
상기 제1 반도체 영역의 일부까지 관입하여 형성되며, 측면에 형성되는 절연막과 내부에 충전되는 제2 도전형의 제5 반도체 영역을 포함하는 제2 트랜치;를 더 포함하는 전력 반도체 소자.
The method according to claim 1,
And a second trench including a fifth semiconductor region of a second conductivity type filled in the insulating film formed on a side surface of the first semiconductor region and penetrating the first semiconductor region.
제4항에 있어서,
상기 제3 반도체 영역의 상부에 형성되는 에미터 금속층을 더 포함하고,
상기 에미터 금속층은 상기 제2 트랜치와 전기적으로 연결되는 전력 반도체 소자.
5. The method of claim 4,
Further comprising an emitter metal layer formed on the third semiconductor region,
Wherein the emitter metal layer is electrically connected to the second trench.
제1 도전형의 제1 반도체 영역;
상기 제1 반도체 영역의 상부 내측에 형성되는 제2 도전형의 복수의 제2 반도체 영역;
상기 제2 반도체 영역의 상부 내측에 형성되는 제1 도전형의 제3 반도체 영역;
상기 제1 반도체 영역의 일부까지 관입하여 형성되며, 측면에 형성되는 절연막과 내부에 충전되는 제2 도전형의 제5 반도체 영역을 포함하는 제2 트랜치; 및
상기 제2 반도체 영역의 상부에 형성되는 게이트;를 포함하는 전력 반도체 소자.
A first semiconductor region of a first conductivity type;
A plurality of second semiconductor regions of a second conductivity type formed inside the upper portion of the first semiconductor region;
A third semiconductor region of a first conductivity type formed inside the upper portion of the second semiconductor region;
A second trench formed in the first semiconductor region to penetrate the first semiconductor region and including an insulating film formed on a side surface and a fifth semiconductor region of a second conductivity type filled in the first trench; And
And a gate formed on the second semiconductor region.
제1 도전형의 제1 반도체 영역을 마련하는 단계;
상기 제1 반도체 영역의 상부를 식각하고, 식각한 표면에 절연막을 형성하고, 내부에 도전성 물질을 충전하여 제1 트랜치를 형성하는 단계;
상기 제1 반도체 영역의 상부에 제2 도전형의 불순물을 주입하여 복수의 제2 반도체 영역을 형성하는 단계;
상기 제2 반도체 영역의 상부에 제1 도전형의 불순물을 주입하여 제3 반도체 영역을 형성하는 단계; 및
상기 제2 반도체 영역의 상부에 절연막을 형성하고, 상기 절연막의 상부에 게이트 전극을 형성하여 게이트를 형성하는 단계;를 포함하고,
상기 게이트와 상기 제1 트랜치는 전기적으로 연결되는 전력 반도체 소자의 제조 방법.
Providing a first semiconductor region of a first conductivity type;
Etching an upper portion of the first semiconductor region, forming an insulating layer on the etched surface, and filling a conductive material therein to form a first trench;
Forming a plurality of second semiconductor regions by implanting an impurity of a second conductivity type into the upper portion of the first semiconductor region;
Forming a third semiconductor region by implanting an impurity of a first conductivity type into the upper portion of the second semiconductor region; And
Forming an insulating film over the second semiconductor region and forming a gate by forming a gate electrode on the insulating film,
Wherein the gate and the first trench are electrically connected.
제7항에 있어서,
상기 제3 반도체 영역을 형성하는 단계는,
상기 제1 트랜치와 상기 제2 반도체 영역의 사이의 상기 제1 반도체 영역의 상부에 제1 도전형의 불순물을 주입하여 제4 반도체 영역을 형성하는 단계를 포함하여 수행되는 전력 반도체 소자의 제조 방법.
8. The method of claim 7,
Wherein forming the third semiconductor region comprises:
And forming a fourth semiconductor region by implanting an impurity of a first conductivity type in an upper portion of the first semiconductor region between the first trench and the second semiconductor region.
제7항에 있어서,
상기 도전성 물질은 제1 도전형의 불순물이 도핑되어 형성되는 전력 반도체 소자의 제조 방법.
8. The method of claim 7,
Wherein the conductive material is doped with an impurity of a first conductivity type.
제7항에 있어서,
상기 제1 트랜치를 형성하는 단계는,
상기 제1 반도체 영역의 상부를 식각하고, 식각한 측면에 절연막을 형성하고 내부에 제2 도전형의 제5 반도체 영역을 충전하여 제2 트랜치를 형성하는 단계를 포함하여 수행되는 전력 반도체 소자의 제조 방법.
8. The method of claim 7,
Wherein forming the first trench comprises:
Forming an insulating film on an etched side surface of the first semiconductor region, and filling a fifth semiconductor region of a second conductivity type in the insulating film to form a second trench; Way.
제10항에 있어서,
상기 제3 반도체 영역의 상부에 에미터 금속층을 형성하는 단계;를 더 포함하고,
상기 에미터 금속층은 상기 제2 트랜치와 전기적으로 연결되는 전력 반도체 소자의 제조 방법.
11. The method of claim 10,
And forming an emitter metal layer on the third semiconductor region,
Wherein the emitter metal layer is electrically connected to the second trench.
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