KR20160001623A - 범용 gf(256) simd 암호용 산술 기능성을 제공하는 명령어 및 로직 - Google Patents
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- 239000013598 vector Substances 0.000 claims abstract description 86
- PXFBZOLANLWPMH-UHFFFAOYSA-N 16-Epiaffinine Natural products C1C(C2=CC=CC=C2N2)=C2C(=O)CC2C(=CC)CN(C)C1C2CO PXFBZOLANLWPMH-UHFFFAOYSA-N 0.000 claims abstract description 78
- 239000011159 matrix material Substances 0.000 claims abstract description 50
- 230000009466 transformation Effects 0.000 claims abstract description 50
- 238000013519 translation Methods 0.000 claims abstract description 4
- 238000012545 processing Methods 0.000 claims description 183
- 238000000034 method Methods 0.000 claims description 130
- 230000015654 memory Effects 0.000 claims description 85
- 230000033001 locomotion Effects 0.000 claims description 31
- 230000004044 response Effects 0.000 claims description 17
- 238000006243 chemical reaction Methods 0.000 claims description 12
- 238000004422 calculation algorithm Methods 0.000 claims description 9
- 238000007792 addition Methods 0.000 claims description 8
- 230000001343 mnemonic effect Effects 0.000 claims 8
- 239000000463 material Substances 0.000 claims 3
- 230000008569 process Effects 0.000 description 62
- 230000009467 reduction Effects 0.000 description 55
- 238000010586 diagram Methods 0.000 description 38
- 238000003860 storage Methods 0.000 description 32
- 238000007667 floating Methods 0.000 description 24
- 230000014509 gene expression Effects 0.000 description 18
- 230000006870 function Effects 0.000 description 13
- 238000013461 design Methods 0.000 description 11
- 238000005516 engineering process Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 11
- 238000004891 communication Methods 0.000 description 10
- 230000007246 mechanism Effects 0.000 description 9
- 238000004364 calculation method Methods 0.000 description 7
- 238000013500 data storage Methods 0.000 description 7
- 230000003287 optical effect Effects 0.000 description 7
- 239000003795 chemical substances by application Substances 0.000 description 6
- 230000001419 dependent effect Effects 0.000 description 6
- VOXZDWNPVJITMN-ZBRFXRBCSA-N 17β-estradiol Chemical compound OC1=CC=C2[C@H]3CC[C@](C)([C@H](CC4)O)[C@@H]4[C@@H]3CCC2=C1 VOXZDWNPVJITMN-ZBRFXRBCSA-N 0.000 description 5
- 239000000872 buffer Substances 0.000 description 5
- 239000002131 composite material Substances 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000003068 static effect Effects 0.000 description 5
- 230000006835 compression Effects 0.000 description 4
- 238000007906 compression Methods 0.000 description 4
- 238000006073 displacement reaction Methods 0.000 description 4
- 230000010076 replication Effects 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000004590 computer program Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000012795 verification Methods 0.000 description 3
- 101100285899 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SSE2 gene Proteins 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 230000006837 decompression Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 229910052754 neon Inorganic materials 0.000 description 2
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 101000912503 Homo sapiens Tyrosine-protein kinase Fgr Proteins 0.000 description 1
- 102000001332 SRC Human genes 0.000 description 1
- 108060006706 SRC Proteins 0.000 description 1
- 102100026150 Tyrosine-protein kinase Fgr Human genes 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 235000019800 disodium phosphate Nutrition 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000003607 modifier Substances 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000012163 sequencing technique Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000000844 transformation Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
- G06F9/30149—Instruction analysis, e.g. decoding, instruction word fields of variable length instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/60—Protecting data
- G06F21/602—Providing cryptographic facilities or services
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/30105—Register structure
- G06F9/30112—Register structure comprising data of variable length
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Health & Medical Sciences (AREA)
- Bioethics (AREA)
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- Executing Machine-Instructions (AREA)
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Abstract
명령어들 및 로직은 범용 GF(28) SIMD 암호용 산술 기능성을 제공한다. 실시예들은 소스 데이터 피연산자 세트, 변환 행렬 피연산자, 및 이동 벡터를 특정하는 SIMD 어파인 변환용 명령어를 디코딩하는 프로세서를 포함한다. 변환 행렬은 소스 데이터 피연산자의 각각의 성분에 적용되고, 이동 벡터는 변환된 성분들 각각에 적용된다. 이 명령어의 결과는 SIMD 데스티네이션 레지스터에 저장된다. 어떤 실시예들은 또한 SIMD 바이너리 유한체 곱의 역원에 대한 명령어를 디코딩하여, 소스 데이터 피연산자의 각각의 성분에 대해 바이너리 유한체 역원 모듈로 기약 다항식을 계산한다. 어떤 실시예들은 또한 제1 및 제2 소스 데이터 피연산자를 지정하는 SIMD 바이너리 유한체 곱셈에 대한 명령어를 디코딩하여 제1 및 제2 소스 데이터 피연산자의 성분들의 각각의 대응하는 쌍의 곱셈 모듈로 기약 다항식을 계산한다.
Description
본 개시는 프로세싱 로직, 마이크로프로세서들, 및 프로세서 또는 기타 프로세싱 로직에 의해 실행될 때 논리적, 수학적, 또는 기타 함수 연산(functional operation)들을 수행하는 연관된 명령어 세트 아키텍처 분야에 관한 것이다. 특히, 본 개시는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들 및 로직에 관한 것이다.
암호 작성술은 정보를 보호하기 위해 알고리즘 및 키에 의존하는 툴이다. 알고리즘은 복잡한 수학적 알고리즘이며, 키는 비트열이다. 두 개의 기본적인 유형들의 암호 작성 시스템들이 있다: 비밀 키 시스템 및 공개 키 시스템. 대칭 시스템이라고도 지칭되는 비밀 키 시스템은 둘 이상의 상대방에 의해 공유되는 단일 키("비밀 키")는 갖는다. 단일 키는 정보의 암호화 및 암호해독 둘 다를 위해 사용된다.
예를 들어, Rijndael이라고도 알려진 고급 암호화 표준(AES)은 벨기에의 두 암호 작성자들 Joan Daemen과 Vincent Rijmen에 의해 개발된 블럭 암호이며, 미국 정부에 의해 암호화 표준으로서 채택되었다. AES는 2001년 11월 26일자로 U.S. FIPS PUB 197 (FIPS 197)로서 미국 국립 표준 기술 연구소(NIST)에 의해 공지되었다.
AES는 128 비트의 고정된 블록 크기 및 128, 192, 또는 256 비트의 키 크기를 갖는다. Rijndael의 키 스케쥴을 이용하는 키 확장은 128, 192, 또는 256 비트를 10 개, 12 개, 또는 14 개의 128 비트 라운드 키들로 변환한다. 라운드 키들은 라운드들에서 일반텍스트 데이터를 128 비트 블럭들(바이트들의 4x4 어레이로 봄)로서 처리하고 그들을 암호텍스트 블록들로 변환하기 위해 이용된다. 일반적으로, 라운드에 대한 128 비트 입력(16 바이트들)에 대해, 각각의 바이트는 S-박스라고 불리는 룩업 테이블에 따라 다른 바이트에 의해 대체된다. 블록 암호의 이 부분은 서브바이트들(SubBytes)이라고 불린다. 그 다음에 바이트들의 행들(4x4 어레이로 간주)이 특정 오프셋(즉, 행 0은 0 바이트 만큼, 행 1은 1 바이트 만큼, 행 2는 2 바이트 만큼, 행 3은 3 바이트 만큼) 왼쪽으로 순환적으로 시프트되거나 또는 회전된다. 블록 암호의 이 부분은 시프트행들(ShiftRows)이라고 불린다. 그 후 바이트들의 각각의 열들은 유한체 GF(256)(또한 갈루아 체 28이라고 불림)에서의 다항식의 4 개의 계수라고 보고, 가역 선형 변환에 의해 승산된다. 블록 암호의 이 이 부분은 혼합열들(MixColumns)이라고 불린다. 마지막으로, 128 비트 블록은 라운드 키와 XOR되어, 가산라운드키(AddRoundKey)라고 불리는 16 바이트들의 암호문 블록을 생성한다.
32 비트 또는 더 큰 워드들을 갖는 시스템들에서, 서브바이트들, 시프트행들, 및 혼합열들의 변환들을, 메모리의 4096 바이트들을 이용하는, 네 개의 256-엔트리 32-비트 테이블들로 변환시킴으로써 AES 암호를 구현하는 것이 가능하다. 소프트웨어 구현에 있어서의 하나의 결점은 성능이다. 소프트웨어는 전용 하드웨어보다 십의 몇 승배로 더 느려서 하드웨어/펌웨어 구현의 추가된 성능을 갖는 것이 바람직하다.
검색 메모리들, 진리값 테이블들, 바이너리 결정 다이어그램들, 또는 256 입력 멀티플렉서들을 이용하는 전형적인 간단한 하드웨어 구현들은 회로 면적의 관점에서 비용이 많이 든다. GF(256)에 동형인 유한체들을 이용하는 대안적 접근법들은 면적에서 효율적이지만, 역시 간단한 하드웨어 구현들보다 더 느릴 수 있다.
현대의 프로세서들은 종종 계산 집약적인 연산들을 제공하는 명령어들을 포함하지만, 예를 들어 단일 명령어 다중 데이터(single instruction multiple data: SIMD) 벡터 레지스터들과 같은 다양한 데이터 저장 디바이스들을 이용한 효율적인 구현을 통해 활용될 수 있는 고수준의 데이터 병렬성을 제공한다. 그러면 중앙 처리 유닛(CPU)은 처리 벡터들을 지원하는 병렬 하드웨어를 제공할 수 있다. 벡터는 다수의 연속적 데이터 성분들을 보유하는 데이터 구조이다. 사이즈 M(M은 2k임, 예를 들어 256, 128, 64, 32, ... 4 또는 2)의 벡터 레지스터는 N 개의 사이즈 O의 벡터 성분들을 포함할 수 있으며, 여기서 N=M/O이다. 예를 들면, 64 바이트 벡터 레지스터는 (a) 64개의 벡터 성분 - 각각의 성분은 1 바이트를 차지하는 데이터 아이템을 보유함 -, (b) 각각이 2 바이트(또는 하나의 "워드")를 차지하는 데이터 아이템들을 보유하는 32개의 벡터 성분, (c) 각각이 4 바이트(또는 하나의 "더블워드")를 차지하는 데이터 아이템들을 보유하는 16개의 벡터 성분, 또는 (d) 각각이 8 바이트(또는 하나의 "쿼드워드")를 차지하는 데이터 아이템들을 보유하는 8개의 벡터 성분으로 구획될 수 있다. SIMD 벡터 레지스터들의 병렬성의 성질은 안전한 해싱 알고리즘들의 핸들링에 아주 적합할 수 있었다.
다른 비슷한 암호화 알고리즘들도 관심의 대상일 수 있다. 예를 들어, Rijndael 규격 자체는 32 비트의 어떤 배수들일 수 있고, 둘 다 최소 128 비트이고 최대 256 비트인, 다양한 블록 및 키 크기들로 특정된다. 다른 예는 무선 LAN WAPI(Wired Authentication and Privacy Infrastructure)용 중국 국립 표준에 사용된 블록 암호화인 SMS4이다. 이것은 또한 라운드들에서 평문 데이터(즉, 32)를 GF(256)에서 128 비트 블럭들로서 처리하지만, 리덕션들 모듈로 상이한 다항식을 수행한다.
현재까지, 그와 같은 복잡도들, 문제들을 제한하는 성능, 및 다른 병목 상태들에 대한 효율적인 시공 설계 절충들 및 잠재적 해결책들을 제공하는 옵션들이 완전히 연구되지 않았다.
본 발명은 첨부 도면들의 도들에 예시적으로 도시되고 한정되는 것은 아니다.
도 1a는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들을 실행하는 시스템의 일 실시예의 블록도이다.
도 1b는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들을 실행하는 시스템의 다른 실시예의 블록도이다.
도 1c는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들을 실행하는 시스템의 다른 실시예의 블록도이다.
도 2는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들을 실행하는 프로세서의 일 실시예의 블록도이다.
도 3a는 일 실시예에 따른 패킹된 데이터 유형들을 도시한다.
도 3b는 일 실시예에 따른 패킹된 데이터 유형들을 도시한다.
도 3c는 일 실시예에 따른 패킹된 데이터 유형들을 도시한다.
도 3d는 일 실시예에 따른 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어 코드화를 도시한다.
도 3e는 다른 실시예에 따른 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어 코드화를 도시한다.
도 3f는 다른 실시예에 따른 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어 코드화를 도시한다.
도 3g는 다른 실시예에 따른 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어 코드화를 도시한다.
도 3h는 다른 실시예에 따른 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어 코드화를 도시한다.
도 4a는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들을 실행하기 위한 프로세서 마이크로아키텍처의 일 실시예의 요소들을 설명한다.
도 4b는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들을 실행하기 위한 프로세서 마이크로아키텍처의 다른 실시예의 요소들을 설명한다.
도 5는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들을 실행하기 위한 프로세서의 일 실시예의 블록도이다.
도 6은 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들을 실행하기 위한 컴퓨터 시스템의 일 실시예의 블록도이다.
도 7은 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들을 실행하기 위한 컴퓨터 시스템의 다른 실시예의 블록도이다.
도 8은 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들을 실행하기 위한 컴퓨터 시스템의 다른 실시예의 블록도이다.
도 9는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들을 실행하기 위한 시스템-온-칩의 일 실시예의 블록도이다.
도 10은 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들을 실행하기 위한 프로세서의 실시예의 블록도이다.
도 11은 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 IP 코어 개발 시스템의 일 실시예의 블록도이다.
도 12는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 아키텍처 에뮬레이션 시스템의 일 실시예를 도시한다.
도 13은 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들을 해석하기 위한 시스템의 일 실시예를 도시한다.
도 14는 고급 암호화 표준(AES) 암호화/암호해독 표준을 효율적으로 구현하기 위한 프로세스의 일 실시예의 흐름도를 도시한다.
도 15는 AES S-박스의 곱의 역원을 효율적으로 구현하기 위한 프로세스의 일 실시예의 흐름도를 도시한다.
도 16a는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 어파인 맵 명령어의 실행을 위한 장치의 일 실시예의 도해를 예시한다.
도 16b는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 어파인 역 명령어의 실행을 위한 장치의 일 실시예의 도해를 예시한다.
도 17a는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 유한체 곱의 역원 명령어의 실행을 위한 장치의 일 실시예의 도해를 예시한다.
도 17b는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 유한체 곱의 역원 명령어의 실행을 위한 장치의 대안 실시예의 도해를 예시한다.
도 17c는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 유한체 곱의 역원 명령어의 실행을 위한 장치의 다른 대안 실시예의 도해를 예시한다.
도 18a는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 특정 모듈러스 리덕션 명령어의 실행을 위한 장치의 일 실시예의 도해를 예시한다.
도 18b는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 특정 모듈러스 리덕션 명령어의 실행을 위한 장치의 대안 실시예의 도해를 예시한다.
도 18c는 GF(2128) SIMD 암호용 산술 기능성을 제공하기 위한 특전 AES 갈루아 카운터 모드(GCM) 모듈러스 리덕션 명령어의 실행을 위한 장치의 다른 대안 실시예의 도해를 예시한다.
도 18d는 범용 GF(2t) SIMD 암호용 산술 기능성을 제공하기 위한 모듈러스 리덕션 명령어의 실행을 위한 장치의 일 실시예의 도해를 예시한다.
도 19a는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 바이너리 유한체 곱셈 명령어의 실행을 위한 장치의 일 실시예의 도해를 예시한다.
도 19b는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 바이너리 유한체 곱셈 명령어의 실행을 위한 장치의 대안 실시예의 도해를 예시한다.
도 20a는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 어파인 맵 명령어의 실행을 위한 프로세스의 일 실시예의 흐름도를 도시한다.
도 20b는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 유한체 곱의 역원 명령어의 실행을 위한 프로세스의 일 실시예의 흐름도를 도시한다.
도 20c는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 어파인 역원 명령어의 실행을 위한 프로세스의 일 실시예의 흐름도를 도시한다.
도 20d는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 바이너리 유한체 곱셈 명령어의 실행을 위한 프로세스의 일 실시예의 흐름도를 도시한다.
도 1a는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들을 실행하는 시스템의 일 실시예의 블록도이다.
도 1b는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들을 실행하는 시스템의 다른 실시예의 블록도이다.
도 1c는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들을 실행하는 시스템의 다른 실시예의 블록도이다.
도 2는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들을 실행하는 프로세서의 일 실시예의 블록도이다.
도 3a는 일 실시예에 따른 패킹된 데이터 유형들을 도시한다.
도 3b는 일 실시예에 따른 패킹된 데이터 유형들을 도시한다.
도 3c는 일 실시예에 따른 패킹된 데이터 유형들을 도시한다.
도 3d는 일 실시예에 따른 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어 코드화를 도시한다.
도 3e는 다른 실시예에 따른 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어 코드화를 도시한다.
도 3f는 다른 실시예에 따른 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어 코드화를 도시한다.
도 3g는 다른 실시예에 따른 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어 코드화를 도시한다.
도 3h는 다른 실시예에 따른 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어 코드화를 도시한다.
도 4a는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들을 실행하기 위한 프로세서 마이크로아키텍처의 일 실시예의 요소들을 설명한다.
도 4b는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들을 실행하기 위한 프로세서 마이크로아키텍처의 다른 실시예의 요소들을 설명한다.
도 5는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들을 실행하기 위한 프로세서의 일 실시예의 블록도이다.
도 6은 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들을 실행하기 위한 컴퓨터 시스템의 일 실시예의 블록도이다.
도 7은 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들을 실행하기 위한 컴퓨터 시스템의 다른 실시예의 블록도이다.
도 8은 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들을 실행하기 위한 컴퓨터 시스템의 다른 실시예의 블록도이다.
도 9는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들을 실행하기 위한 시스템-온-칩의 일 실시예의 블록도이다.
도 10은 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들을 실행하기 위한 프로세서의 실시예의 블록도이다.
도 11은 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 IP 코어 개발 시스템의 일 실시예의 블록도이다.
도 12는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 아키텍처 에뮬레이션 시스템의 일 실시예를 도시한다.
도 13은 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들을 해석하기 위한 시스템의 일 실시예를 도시한다.
도 14는 고급 암호화 표준(AES) 암호화/암호해독 표준을 효율적으로 구현하기 위한 프로세스의 일 실시예의 흐름도를 도시한다.
도 15는 AES S-박스의 곱의 역원을 효율적으로 구현하기 위한 프로세스의 일 실시예의 흐름도를 도시한다.
도 16a는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 어파인 맵 명령어의 실행을 위한 장치의 일 실시예의 도해를 예시한다.
도 16b는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 어파인 역 명령어의 실행을 위한 장치의 일 실시예의 도해를 예시한다.
도 17a는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 유한체 곱의 역원 명령어의 실행을 위한 장치의 일 실시예의 도해를 예시한다.
도 17b는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 유한체 곱의 역원 명령어의 실행을 위한 장치의 대안 실시예의 도해를 예시한다.
도 17c는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 유한체 곱의 역원 명령어의 실행을 위한 장치의 다른 대안 실시예의 도해를 예시한다.
도 18a는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 특정 모듈러스 리덕션 명령어의 실행을 위한 장치의 일 실시예의 도해를 예시한다.
도 18b는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 특정 모듈러스 리덕션 명령어의 실행을 위한 장치의 대안 실시예의 도해를 예시한다.
도 18c는 GF(2128) SIMD 암호용 산술 기능성을 제공하기 위한 특전 AES 갈루아 카운터 모드(GCM) 모듈러스 리덕션 명령어의 실행을 위한 장치의 다른 대안 실시예의 도해를 예시한다.
도 18d는 범용 GF(2t) SIMD 암호용 산술 기능성을 제공하기 위한 모듈러스 리덕션 명령어의 실행을 위한 장치의 일 실시예의 도해를 예시한다.
도 19a는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 바이너리 유한체 곱셈 명령어의 실행을 위한 장치의 일 실시예의 도해를 예시한다.
도 19b는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 바이너리 유한체 곱셈 명령어의 실행을 위한 장치의 대안 실시예의 도해를 예시한다.
도 20a는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 어파인 맵 명령어의 실행을 위한 프로세스의 일 실시예의 흐름도를 도시한다.
도 20b는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 유한체 곱의 역원 명령어의 실행을 위한 프로세스의 일 실시예의 흐름도를 도시한다.
도 20c는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 어파인 역원 명령어의 실행을 위한 프로세스의 일 실시예의 흐름도를 도시한다.
도 20d는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 바이너리 유한체 곱셈 명령어의 실행을 위한 프로세스의 일 실시예의 흐름도를 도시한다.
하기 기술은 범용 GF(2n) SIMD 암호용 산술 기능성을 제공하기 위한 명령어들과 처리 로직을 개시하며, 특히 여기서 n은 2m과 같을 수 있다(예를 들어, GF(28), GF(216), GF(232)...,GF(2128), 기타 등등). 실시예들은 소스 데이터 피연산자, 변환 행렬 피연산자, 및 이동 벡터를 특정하는 SIMD 어파인 변환에 대한 명령어를 디코딩하는 프로세서를 포함한다. 변환 행렬은 소스 데이터 피연산자의 각각의 성분에 적용되고, 이동 벡터는 변환된 성분들 각각에 적용된다. 이 명령어의 결과는 SIMD 데스티네이션 레지스터에 저장된다. 어떤 실시예들은 또한 SIMD 바이너리 유한체 곱의 역원에 대한 명령어를 디코딩하여, 소스 데이터 피연산자의 각각의 성분에 대해 바이너리 유한체에서의 역원 모듈로 기약 다항식을 계산한다. 어떤 실시예들은 또한 SIMD 어파인 변환 및 곱의 역원(또는 곱의 역원 및 어파인 변환)에 대한 명령어를 디코딩하고, 여기서 곱의 역원 연산 전 또는 후에, 변환 행렬이 소스 데이터 피연산자의 각각의 성분에 적용되고, 이동 벡터가 각각의 변환된 성분들에 적용된다. 어떤 실시예들은 또한 명령어(또는 마이크로-명령어)에 의해 모듈러스 리덕션이 제공되는 바이너리 유한체에서의 다항식들로부터 선택된 특정 모듈러스 다항식 ps에 의해 리덕션 모듈로를 계산하기 위한 SIMD 모듈러스 리덕션에 대한 명령어를 디코딩한다. 어떤 실시예들은 또한 제1 및 제2 소스 데이터 피연산자를 지정하는 SIMD 바이너리 유한체 곱셈에 대한 명령어를 디코딩하여 제1 및 제2 소스 데이터 피연산자의 성분들의 각각의 대응하는 쌍을 곱하고 기약 다항식과 모듈로 연산한다.
범용 GF(2n) SIMD 암호용 산술 명령어들이, 본 명세서에 기술된 실시예들에서, 데이터 완전성, 아이덴티티 검증, 금융 거래들을 위한 메시지 내용 인증과 메시지 출처 인증, 전자 상거래, 이메일, 소프트웨어 배포, 데이터 저장, 기타 등등을 보장하기 위해 암호용 프로토콜들 및 인터넷 통신과 같은, 응용들에서 암호용 산술 기능성을 제공하기 위해 이용될 수 있다는 것을 이해할 것이다.
그러므로, 적어도: (1) 소스 데이터 피연산자, 변환 행렬 피연산자, 및 이동 벡터를 특정하는 SIMD 어파인 변환, 여기서 변환 행렬은 소스 데이터 피연산자의 각각의 성분에 적용되고, 이동 벡터는 각각의 변환된 성분들에 적용됨; (2) 소스 데이터 피연산자의 각각의 성분에 대한 바이너리 유한체에서의 역원 모듈로 기약 다항식을 계산하기 위한 SIMD 바이너리 유한체 곱의 역원; (3) 소스 데이터 피연산자, 변환 행렬 피연산자, 및 이동 벡터를 특정하는 SIMD 어파인 변환 및 곱의 역원(또는 곱의 역원 및 어파인 변환), 여기서 곱의 역원 연산 전 또는 후에, 변환 행렬이 소스 데이터 피연산자의 각각의 성분에 적용되고, 이동 벡터가 각각의 변환된 성분들에 적용됨; (4) 명령어(또는 마이크로-명령어)에 의해 모듈러스 리덕션이 제공되는 바이너리 유한체에서의 다항식들로부터 선택된 특정 모듈러스 다항식 ps에 의해 리덕션 모듈로를 계산하기 위한 모듈러스 리덕션; (5) 제1 및 제2 소스 데이터 피연산자를 특정하고, 제1 및 제2 소스 데이터 피연산자의 성분들의 각각의 대응하는 쌍을 곱하고 기약 다항식과 모듈로 연산하기 위한 SIMD 바이너리 유한체 곱셈; 여기서 명령어들의 결과들은 SIMD 데스티네이션 레지스터들에 저장됨; 상기의 명령어들의 실행을 제공함으로써, 추가적 회로, 면적, 또는 전력을 요구하는 지나치거나 과도한 기능 유닛들 없이, 여러 중요한 성능 결정적 애플리케이션들을 위한 상당한 성능 개선들을 지원하기 위해 하드웨어 및/또는 마이크로코드 시퀀스들에서 범용 GF(256) 및/또는 다른 대안적 바이너리 유한체 SIMD 암호용 산술 기능성을 제공할 수 있다는 것을 또한 이해할 것이다.
이하의 설명에서, 본 발명의 실시예들에 대한 보다 철저한 이해를 도모하기 위해, 처리 논리, 프로세서 유형들, 마이크로 아키텍처 조건들, 이벤트들, 실현 메커니즘들, 및 그와 유사한 것과 같은 수많은 특정 상세 사항들이 제시된다. 그러나, 본 기술 분야에 숙련된 자는 본 발명이 그러한 특정한 상세들 없이 실시될 수 있는 것을 알 수 있을 것이다. 또한, 본 발명의 실시예를 불필요하게 모호하게 하는 것을 피하기 위해 일부 공지된 구조, 회로 등은 상세히 설명되어 있지 않다.
다음의 실시예들은 프로세서에 관련하여 설명되지만, 기타 실시예들은 다른 유형의 집적 회로들 및 논리 장치들에 적용 가능하다. 본 발명의 실시예의 유사한 기술 및 교시는 더 높은 파이프라인 처리량 및 향상된 성능으로부터 혜택을 입을 수 있는 다른 유형의 회로 또는 반도체 장치에 적용될 수 있다. 본 발명의 실시예들의 교시는 데이터 조작(data manipulation)을 수행하는 임의의 프로세서나 기계에 적용 가능하다. 그러나, 본 발명은 512 비트, 256 비트, 128 비트, 64 비트, 32 비트, 또는 16 비트 데이터 연산을 수행하는 프로세서나 머신으로 제한되지 않고, 데이터의 조작 또는 관리가 수행되는 임의의 프로세서 및 머신에 적용될 수 있다. 또한, 다음의 설명은 예시들을 제공하고, 첨부 도면들은 설명에 대해 다양한 예시들을 보여준다. 그러나, 이들 예들은 본 발명의 실시예들의 모든 가능한 구현의 빠짐없는 목록을 제공하기 보다는 단지 본 발명의 실시예들의 예들을 제공하기 위한 것일 뿐이므로 제한적 의미로 해석해서는 안 된다.
하기 예들이 실행 유닛들 및 논리 회로들의 맥락에서 명령어 취급 및 배포를 기술하고 있지만, 본 발명의 기타 실시예들은, 기계에 의해 수행될 때, 기계로 하여금 본 발명의 적어도 일 실시예에 부합하는 기능들을 수행하도록 야기하는, 기계 판독 가능 유형(tangible) 매체상에 저장되는 데이터 및/또는 명령어에 의해 달성될 수 있다. 일 실시예에서, 본 발명의 실시예와 연관되는 기능들은 기계 실행 가능 명령어들로 구체화된다. 그 명령들은 그 명령들로 프로그램되어 있는 범용 또는 특수 목적 프로세서로 하여금 본 발명의 단계들을 수행하게 하기 위해 이용될 수 있다. 본 발명의 실시예들은 본 발명의 실시예들에 따라 하나 이상의 연산들을 실행하도록 컴퓨터(또는 기타 전자 장치)를 프로그래밍하는데 이용될 수 있는 명령어들을 그 상에 저장하는 기계 또는 컴퓨터 판독가능 매체를 포함할 수 있는 컴퓨터 프로그램 제품 또는 소프트웨어로서 제공될 수 있다. 다른 대안으로서, 본 발명의 실시예들의 단계들은 단계들을 수행하는 고정 기능 논리를 포함하는 특정의 하드웨어 구성요소에 의해, 또는 프로그램된 컴퓨터 구성요소와 고정 기능 하드웨어 구성요소의 임의의 조합에 의해 수행될 수 있다.
본 발명의 실시예들을 실행하는 논리를 프로그래밍하는데 이용되는 명령어들은 DRAM, 캐시, 플래시 메모리, 또는 기타 저장 디바이스와 같은 시스템 내의 메모리에 저장될 수 있다. 더욱이, 명령어들은 네트워크를 통해 또는 기타 컴퓨터 판독 가능 매체에 의해 배포될 수 있다. 따라서, 기계 판독 가능 매체는 플로피 디스켓, 광학 디스크, CD-ROM, 및 광자기 디스크, ROM, RAM, EPROM, EEPROM, 자기 또는 광학 카드, 플래시 메모리, 또는 전기적, 광학적, 음향적 또는 기타 형태의 전파되는 신호들(예를 들어, 반송파, 적외선 신호, 디지털 신호 등)을 통한 인터넷상에서의 정보의 전송에 이용되는 유형의 기계 판독 가능 저장 디바이스를 포함하지만 이것들에만 제한되지는 않는, 기계(예를 들어, 컴퓨터)에 의해 판독 가능한 형태로 정보를 저장 또는 전송하기 위한 임의의 메커니즘을 포함할 수 있다. 그에 따라, 컴퓨터 판독 가능 매체는, 기계(예를 들어, 컴퓨터)에 의해 판독 가능한 형태로 전자적 명령어들 또는 정보를 저장 또는 전송하기 위한 임의 유형의 유형(tangible) 기계 판독가능 매체를 포함한다.
디자인은 작성으로부터 시뮬레이션을 거쳐 제조에 이르기까지 다양한 단계들을 거칠 수 있다. 설계를 나타내는 데이터는 복수의 방식으로 설계를 나타낼 수 있다. 첫 번째로, 시뮬레이션들에서 유용한 바와 같이, 하드웨어는 하드웨어 기술 언어(hardware description language) 또는 또 다른 기능적 기술 언어를 사용하여 나타내어질 수 있다. 또한, 논리 및/또는 트랜지스터 게이트들을 갖는 회로 레벨 모델이 디자인 프로세스의 일부 단계들에서 생성될 수 있다. 더욱이, 대부분의 디자인들은, 일부 단계에서, 하드웨어 모델 내의 다양한 장치들의 물리적 배치를 표현하는 데이터의 레벨에 도달한다. 종래의 반도체 제조 기법들이 이용되는 경우, 하드웨어 모델을 표현하는 데이터는 집적 회로를 생성하기 위해 사용되는 마스크들에 대한 상이한 마스크 층들 상의 다양한 특징들의 유무를 지정하는 데이터일 수 있다. 디자인의 임의의 표현에서, 데이터는 임의의 형태의 머신 판독가능한 매체에 저장될 수 있다. 메모리 또는 디스크와 같은 자기 또는 광학 저장 디바이스는, 이러한 정보를 전송하도록 변조되거나 다른 식으로 발생되는 광학적 또는 전기적 파를 통해 전송되는 정보를 저장하는 기계 판독 가능 매체일 수 있다. 코드 또는 설계를 표시하거나 전달하는 전기 반송파가 전송될 때, 전기 신호의 복사, 버퍼링 또는 재전송이 수행되는 한, 새로운 사본이 만들어진다. 그러므로, 통신 제공자 또는 네트워크 제공자는 유형의 기계 판독 가능 매체상에 적어도 일시적으로 반송파에 인코딩된 정보 등의 제품(article)을 저장하여, 본 발명의 실시예들의 기술들을 구체화할 수 있다.
최신 프로세서들에서는, 각종의 코드 및 명령들을 처리 및 실행하기 위해 복수의 상이한 실행 유닛들이 이용된다. 일부 명령어들은 더 빨리 완료되는 반면 다른 명령어들은 완료하는 데에 복수의 클록 주기를 요구할 수 있기 때문에, 모든 명령어들이 동등하게 생성되는 것은 아니다. 명령들의 처리율이 보다 빠를수록, 프로세스의 전체 성능은 더 낫다. 따라서 같은 수의 명령들을 가능한 한 빨리 실행하는 것이 유리할 것이다. 그러나, 복잡성이 더 크고 실행 시간 및 프로세서 리소스의 점에서 더 많은 것을 요구하는 어떤 명령들이 있다. 예를 들면, 부동 소수점 명령들, 로드/저장 동작들, 데이터 이동 등이 있다.
더 많은 컴퓨터 시스템들이 인터넷, 텍스트와 멀티미디어 애플리케이션들에 사용됨에 따라, 부가적 프로세서 지원이 시간이 지나면서 도입되었다. 일 실시예에서, 명령어 세트는, 데이터 형, 명령어, 레지스터 아키텍처, 어드레싱 모드, 메모리 아키텍처, 인터럽트 및 예외 처리, 외부 입력 및 출력(I/O)을 포함하는 하나 이상의 컴퓨터 아키텍처와 연관될 수 있다.
일 실시예에서, 명령어 세트 아키텍처(instruction set architecture: ISA)는 하나 이상의 명령어 세트를 구현하는데 이용되는 프로세서 논리 및 회로를 포함하는 하나 이상의 마이크로 아키텍처에 의해 구현될 수 있다. 그에 따라, 상이한 마이크로 아키텍처를 갖는 프로세서들은 공통 명령어 세트의 적어도 일부분을 공유할 수 있다. 예를 들어, Intel Pentium 4 프로세서, Intel Core 프로세서, 및 미국 캘리포니아주 서니베일 소재의 Advanced Micro Devices, Inc. 프로세서는 거의 동일한 버전의 x86 명령어 집합을 구현하지만(보다 새로운 버전에서는 어떤 확장이 부가되어 있음), 상이한 내부 설계를 가진다. 유사하게, ARM Holdings, Ltd., MIPS, 또는 이들의 면허 받은 생산자들 또는 채택자들과 같은 기타 프로세서 개발사들에 의해 설계된 프로세서들은, 공통 명령어 세트의 적어도 일부분을 공유할 수 있지만, 상이한 프로세서 설계들을 포함할 수 있다. 예를 들어, ISA의 동일 레지스터 아키텍처는 전용 물리적 레지스터, 레지스터 리네이밍 메커니즘을 이용하는(예를 들어, RAT(Register Alias Table), ROB(Reorder Buffer) 및 라타이어먼트 레지스터 파일(retirement register file)을 이용하는) 하나 이상의 동적으로 할당된 물리적 레지스터들을 포함하는 새로운 또는 공지된 기술을 이용하여 상이한 마이크로 아키텍처들에서 상이한 방식들로 구현될 수 있다. 일 실시예에서, 레지스터들은 소프트웨어 프로그래머에 의해 어드레싱 가능하거나 가능하지 않은 하나 이상의 레지스터들, 레지스터 아키텍처들, 레지스터 파일들, 또는 기타 레지스터 세트들을 포함할 수 있다.
일 실시예에서, 한 명령어는 하나 이상의 명령어 포맷들을 포함할 수 있다. 일 실시예에서, 한 명령어 포맷은, 무엇보다도, 수행될 연산 및 해당 연산이 그에 대해 수행될 피연산자(들)를 지정하는 다양한 필드들(비트들의 수, 비트들의 로케이션 등)을 표시할 수 있다. 몇몇 명령어 포맷들은 명령어 템플릿들(또는 서브포맷들)에 의해 정의되어 더 분해될 수 있다. 예를 들어, 한 주어진 명령어 포맷의 명령어 템플릿들은 명령어 포맷의 필드들의 상이한 서브세트들을 갖도록 정의되거나 및/또는 한 주어진 필드가 상이하게 해석되게끔 정의될 수 있다. 일 실시예에서, 한 명령어는 명령어 포맷을 이용하여(및 만일 정의되어 있다면, 해당 명령어 포맷의 명령어 템플릿들 중 한 주어진 것으로) 표현되고 또한 연산 및 이 연산이 그에 대해 연산할 피연산자들을 지정하거나 표시한다.
과학, 금융, 자동 벡터화된 범용, RMS(recognition, mining and synthesis), 및 시각적 및 멀티미디어 애플리케이션들(예를 들어, 2D/3D 그래픽, 이미지 프로세싱, 비디오 압축/압축 해제, 음성 인식 알고리즘들 및 오디오 조작)은 동일 연산이 대단히 많은 수의 데이터 아이템에 대해 수행될 것을 요구할 수 있다. 일 실시예에서, SIMD는 프로세서로 하여금 다중 데이터 성분에 대한 한 연산을 수행하도록 야기하는 명령어 유형을 지칭한다. SIMD 기술은 레지스터 내의 비트들을 각각이 별개의 값을 표현하는 복수의 고정 크기 또는 가변 크기 데이터 성분으로 논리적으로 분할할 수 있는 프로세서들에서 이용될 수 있다. 예를 들어, 일 실시예에서, 64 비트 레지스터 내의 비트들은 각각이 별개의 16 비트 값을 표현하는 4개의 별개의 16 비트 데이터 성분을 포함하는 소스 피연산자로서 조직될 수 있다. 데이터의 이러한 유형은 '패킹된' 데이터 유형 또는 '벡터' 데이터 유형으로서 지칭될 수 있고, 이러한 데이터 유형의 피연산자들은 패킹된 데이터 피연산자들 또는 벡터 피연산자들로서 지칭된다. 일 실시예에서, 패킹된 데이터 항목 또는 벡터는 단일 레지스터 내에 저장된 패킹된 데이터 성분들의 시퀀스일 수 있고, 패킹된 데이터 피연산자 또는 벡터 피연산자는 SIMD 명령어(또는 '패킹된 데이터 명령어' 또는 '벡터 명령어')의 소스 또는 데스티네이션 피연산자일 수 있다. 일 실시예에서, SIMD 명령어는 동일하거나 상이한 사이즈의, 동일하거나 상이한 개수의 데이터 성분을 갖는, 그리고 동일하거나 상이한 데이터 성분 순서의 데스티네이션 벡터 피연산자(또한 결과 벡터 피연산자라고 지칭됨)를 생성하기 위해 두 개의 소스 벡터 피연산자에 대해 실행될 단일 벡터 연산을 특정한다.
x86, MMX™ SSE(Streaming SIMD Extensions), SSE2, SSE3, SSE4.1, 및 SSE4.2 명령어들을 포함하는 명령어 세트를 가지는 Intel® Core™ 프로세서, VFP(Vector Floating Point) 및/또는 NEON 명령어들을 포함하는 명령어 세트를 가지는 ARM Cortex® 계열의 프로세서 등의 ARM 프로세서, 및 중국 과학원(Chinese Academy of Sciences)의 ICT(Institute of Computing Technology)에 의해 개발된 Loongson 계열의 프로세서 등의 MIPS 프로세서에 의해 채택되는 것과 같은, SIMD 기술은 애플리케이션 성능의 상당한 향상을 가능하게 해주었다(Core™ 및 MMX™은 미국 캘리포니아주 산타 클라라 소재의 Intel Corporation의 등록 상표 또는 상표임).
일 실시예에서, 데스티네이션 및 소스 레지스터들/데이터는 대응하는 데이터 또는 연산의 소스 및 데스티네이션을 표현하는 총칭적 용어들이다. 몇몇 실시예들에서, 그것들은 도시된 것들과는 다른 이름 또는 기능을 갖는 레지스터들, 메모리, 또는 다른 저장 영역들에 의해 구현될 수 있다. 예를 들어, 일 실시예에서, "DEST1"은 임시 저장 레지스터 또는 기타 저장 지역인 반면, "SRC1" 및 "SRC2"는 제1 및 제2 소스 저장 레지스터 또는 기타 저장 지역일 수 있고, 계속 그런 식으로 될 수 있다. 기타 실시예에서, SRC 및 DEST 저장 영역들 중 2개 이상은 동일한 저장 영역(예컨대, SIMD 레지스터) 내의 상이한 데이터 저장 요소에 대응할 수 있다. 일 실시예에서, 예를 들어 제1 및 제2 소스 데이터에 대해 수행되는 연산의 결과를 데스티네이션 레지스터들로서 역할하는 2개의 소스 레지스터 중 하나에 라이트백(write back)함으로써, 소스 레지스터들 중 하나는 데스티네이션 레지스터로서 또한 행동할 수 있다.
도 1a는 본 발명의 일 실시예에 따라 명령어를 실행하기 위한 실행 유닛들을 포함하는 프로세서로 형성된 예시적 컴퓨터 시스템의 블록도이다. 시스템(100)은, 본 명세서에 기술된 실시예에서와 같이 본 발명에 따른, 프로세스 데이터에 대한 알고리즘을 수행하는 논리를 포함하는 실행 유닛을 이용하는 프로세서(102)와 같은 구성요소를 포함한다. 시스템(100)은 미국 캘리포니아주 산타클라라 소재의(Intel Corporation)으로부터 입수가능한 PENTIUM® III, PENTIUM® 4, Xeon™, Itanium®, XScale™, 및/또는 StrongARM™ 마이크로프로세서에 기초한 처리 시스템을 나타내지만,(다른 마이크로프로세서, 엔지니어링 워크스테이션, 셋톱 박스 등을 가지는PC를 포함하는) 다른 시스템도 역시 사용될 수 있다. 일 실시예에서, 샘플 시스템(100)은 미국 워싱턴주 레드몬드 소재의(Microsoft Corporation)으로부터 입수가능한 WINDOW™ 운영 체제의 한 버전을 실행할 수 있지만, 다른 운영 체제(예를 들어, UNIX 및 Linux), 임베디드 소프트웨어, 및/또는 그래픽 사용자 인터페이스도 역시 사용될 수 있다. 따라서, 본 발명의 실시예들은 하드웨어 회로 및 소프트웨어의 임의의 특정한 조합에만 제한되지는 않는다.
실시예들은 컴퓨터 시스템에 제한되지 않는다. 본 발명의 대안의 실시예들은 핸드헬드 장치 및 임베디드 애플리케이션과 같은 다른 장치들에서 이용될 수 있다. 핸드헬드 장치의 일부 예는 휴대폰, 인터넷 프로토콜 장치, 디지털 카메라, PDA(personal digital assistant), 및 핸드헬드 PC를 포함한다. 임베디드 응용 분야들은 적어도 일 실시예에 따른, 하나 이상의 명령어들을 수행할 수 있는 마이크로컨트롤러, DSP(digital signal processor), 시스템 온 칩, 네트워크 컴퓨터(NetPC), 셋톱 박스, 네트워크 허브, WAN(wide area network) 스위치, 또는 임의의 다른 시스템을 포함할 수 있다.
도 1a는 본 발명의 일 실시예에 따라 적어도 하나의 명령어를 수행하기 위한 알고리즘을 수행하기 위한 하나 이상의 실행 유닛(108)을 포함하는 프로세서(102)로 형성된 컴퓨터 시스템(100)의 블록도이다. 일 실시예는 단일 프로세서 데스크톱 또는 서버 시스템의 정황에서 기술될 수 있지만, 대안 실시예들은 멀티프로세서 시스템에 포함될 수 있다. 시스템(100)은 '허브' 시스템 아키텍처의 예이다. 컴퓨터 시스템(100)은 데이터 신호들을 처리하기 위한 프로세서(102)를 포함한다. 프로세서(102)는 CISC(Complex Instruction Set Computer)(CISC) 마이크로프로세서, 감소된 명령어 세트 컴퓨팅(RISC) 마이크로프로세서, 매우 긴 명령 워드(VLIW) 마이크로프로세서, 명령어 세트들의 조합을 구현하는 프로세서, 또는 예를 들어 디지털신호처리기 등과 같은 임의의 다른 프로세서 디바이스일 수 있다. 프로세서(102)는 시스템(100)에서 프로세서(102)와 다른 성분들 사이에 데이터 신호들을 전송할 수 있는 프로세서 버스(110)에 결합된다. 시스템(100)의 요소들은 본 기술 분야의 통상의 기술자에게 잘 알려진 그들의 종래의 기능들을 수행한다.
일 실시예에서, 프로세서(102)는 L1(Level 1) 내부 캐시 메모리(104)를 포함한다. 아키텍처에 따라서, 프로세서(102)는 단일 내부 캐시 또는 다중 레벨의 내부 캐시를 가질 수 있다. 대안적으로, 다른 실시예에서는, 캐시 메모리가 프로세서(102)의 외부에 상주할 수 있다. 기타 실시예들은 또한 특정 구현 및 필요에 따라 내부 및 외부 캐시들 둘 다의 조합을 포함할 수 있다. 레지스터 파일(106)은 정수 레지스터, 부동 소수점 레지스터, 상태 레지스터, 및 명령 포인터 레지스터를 포함하는 다양한 레지스터들에 상이한 유형의 데이터를 저장할 수 있다.
정수 및 부동 소수점 연산을 수행하는 논리를 포함하는 실행 유닛(108)도 프로세서(102) 내에 존재한다. 프로세서(102)는 또한 특정의 마이크로명령어(macroinstruction)에 대한 마이크로코드를 저장하는 마이크로코드(ucode) ROM도 포함한다. 일 실시예에서, 실행 유닛(108)은 패킹된 명령어 세트(109)를 취급하는 논리를 포함한다. 명령어들을 실행하는 관련 회로와 함께, 범용 프로세서(102)의 명령어 세트에 패킹된 명령어 세트(109)를 포함함으로써, 복수의 멀티미디어 애플리케이션에 의해 이용되는 연산들은 범용 프로세서(102)에서 패킹된 데이터를 이용하여 수행될 수 있다. 따라서, 복수의 멀티미디어 애플리케이션들은 패킹된 데이터에 대한 연산들을 수행하기 위해 프로세서의 데이터 버스의 전폭을 이용함으로써 가속될 수 있고 보다 효율적으로 실행될 수 있다. 이에 의해 한번에 하나씩 데이터 성분을 하나 이상의 연산을 수행하기 위해 프로세서의 데이터 버스를 가로질러 보다 작은 단위의 데이터를 전송할 필요가 제거될 수 있다.
실행 유닛(108)의 대안 실시예들이 또한 마이크로 컨트롤러들, 내장된 프로세서들, 그래픽 장치들, DSP들 및 기타 유형의 논리 회로에 사용될 수 있다. 시스템(100)은 메모리(120)를 포함한다. 메모리(120)는 DRAM(dynamic random access memory) 장치, SRAM(static random access memory) 장치, 플래시 메모리 장치, 또는 기타 메모리 장치일 수 있다. 메모리(120)는 프로세서(102)에 의해 실행될 수 있는 데이터 신호들에 의해 표현되는 명령어들 및/또는 데이터를 저장할 수 있다.
시스템 논리 칩(116)은 프로세서 버스(110) 및 메모리(120)에 연결된다. 예시된 실시예에서의 시스템 논리 칩(116)은 메모리 컨트롤러 허브(memory controller hub, MCH)이다. 프로세서(102)는 프로세서 버스(110)를 통하여 MCH(116)로 통신할 수 있다. MCH(116)는 명령 및 데이터 저장에 대해 및 그래픽 커맨드, 데이터 및 텍스처의 저장에 대해 메모리(120)에 고대역폭 메모리 경로(118)를 제공한다. MCH(116)는 프로세서(102), 메모리(120), 및 시스템(100) 내의 다른 컴포넌트들 사이에 데이터 신호들을 디렉트하고 프로세서 버스(110), 메모리(120), 및 시스템 I/O(122) 사이에 그 데이터 신호들을 브리지하기 위한 것이다. 몇몇 실시예들에서, 시스템 논리 칩(116)은 그래픽 컨트롤러(112)에 연결하기 위한 그래픽 포트를 제공할 수 있다. MCH(116)는 메모리 인터페이스(118)를 통하여 메모리(120)에 연결된다. 그래픽 카드(112)는 AGP(Accelerated Graphics Port) 상호연결부(114)를 통해 MCH(116)에 결합된다.
시스템(100)은 MCH(116)를 I/O 제어기 허브(ICH)(130)에 결합시키기 위해 독점 허브 인터페이스 버스(122)를 사용한다. ICH(130)는 로컬 I/O 버스를 통하여 일부 I/O 장치들에의 직접 접속을 제공한다. 로컬 I/O 버스는 주변장치들을 메모리(120), 칩셋, 및 프로세서(102)에 접속하기 위한 고속 I/O 버스이다. 일부 예는 오디오 제어기, 펌웨어 허브(플래시 BIOS)(128), 무선 송수신기(126), 데이터 저장 디바이스(124), 사용자 입력 및 키보드 인터페이스를 포함하는 레거시 I/O 제어기, USB(Universal Serial Bus)와 같은 직렬 확장 포트, 및 네트워크 제어기(134)이다. 데이터 저장 디바이스(124)는 하드 디스크 드라이브, 플로피 디스크 드라이브, CD-ROM 장치, 플래시 메모리 장치, 또는 다른 대용량 저장 디바이스를 포함할 수 있다.
시스템의 다른 실시예에 있어서, 일 실시예에 따른 명령어는 시스템 온 칩(system on a chip)에 의해 사용될 수 있다. 시스템 온 칩의 일 실시예는 프로세서 및 메모리로 구성된다. 하나의 그러한 시스템을 위한 메모리는 플래시 메모리이다. 플래시 메모리는 프로세서와 다른 시스템 구성 요소들과 동일한 다이에 위치할 수 있다. 또한, 메모리 컨트롤러 또는 그래픽 컨트롤러와 같은 다른 로직 블록들도 시스템 온 칩상에 위치할 수 있다.
도 1b는 본 발명의 일 실시예의 원리를 구현하는 데이터 처리시스템(140)을 도시한다. 통상의 기술자라면 본 명세서에 기술되는 실시예들이 본 발명의 실시예들의 범위를 벗어나지 않고서 대안 프로세싱 시스템들에서 사용될 수 있다는 것을 쉽게 알 수 있을 것이다.
컴퓨터 시스템(140)은 일 실시예에 따라 적어도 하나의 명령어를 수행할 수 있는 프로세싱 코어(159)를 포함한다. 일 실시예에 있어서, 프로세싱 코어(159)는, CISC, RISC 또는 VLIW 유형 아키텍처를 포함하지만, 이들에 제한되지 않는, 임의의 유형의 아키텍처의 프로세싱 유닛을 나타낸다. 프로세싱 코어(159)는 또한 하나 이상의 프로세스 기술에서 제조하기에 적합할 수 있고 머신 판독가능한 매체 상에서 충분히 상세히 표현됨으로써, 상기 제조를 용이하게 하기에 적합할 수 있다.
프로세싱 코어(159)는 실행 유닛(142), 일련의 레지스터 파일(들)(145), 및 디코더(144)를 포함한다. 프로세싱 코어(159)는 또한 본 발명의 실시예들의 이해에 필요하지 않은 추가적 회로(도시 생략)를 포함한다. 실행 유닛(142)은 프로세싱 코어(159)에 의해 수신된 명령들을 실행하는 데 이용된다. 통상적인 프로세서 명령어들을 수행하는 것에 부가하여, 실행 유닛(142)은 패킹된 데이터 포맷들에 대한 연산들을 수행하기 위해 패킹된 명령어 세트(143) 내의 명령어들을 수행할 수 있다. 패킹된 명령어 세트(143)는 본 발명의 실시예들을 수행하기 위한 명령어들 및 기타 패킹된 명령어들을 포함한다. 실행 유닛(142)은 내부 버스에 의해 레지스터 파일(145)에 연결된다. 레지스터 파일(145)은 데이터를 포함하는 정보를 저장하기 위한 프로세싱 코어(159) 상의 저장 영역을 나타낸다. 전술한 바와 같이, 패킹된 데이터를 저장하는 데 이용되는 저장 영역은 중요하지 않는다는 것을 이해할 것이다. 실행 유닛(142)은 디코더(144)에 연결된다. 디코더(144)는 프로세싱 코어(159)에 의해 수신된 명령들을 제어 신호들 및/또는 마이크로코드 엔트리 포인트들로 디코딩하는 데 이용된다. 이들 제어 신호 및/또는 마이크로코드 엔트리 포인트에 응답하여, 실행 유닛(142)은 적절한 연산을 수행한다. 일 실시예에서, 디코더는 어느 연산이 명령어 내에 표시되는 대응 데이터에 대해 수행되어야만 하는지를 표시하는 명령어의 연산 부호(오피코드)를 인터프리팅하는 데 사용된다.
프로세싱 코어(159)는, 예를 들어 SDRAM(synchronous dynamic random access memory) 제어(146), SRAM(static random access memory) 제어(147), 버스트 플래시 메모리 인터페이스(148), PCMCIA/CF(personal computer memory card international association/compact flash) 카드 제어(149), LCD(liquid crystal display) 제어(150), DMA(direct memory access) 제어기(151), 및 대안의 버스 마스터 인터페이스(152)를 포함할 수 있지만 이들로 제한되지 않는 다양한 다른 시스템 장치와 통신하기 위해 버스(141)와 결합된다. 일 실시예에서, 데이터 프로세싱 시스템(140)은 또한 I/O 버스(153)를 통하여 다양한 I/O 장치들과 통신하기 위한 I/O 브리지(154)를 포함할 수도 있다. 이러한 I/O 장치는, 예를 들어 UART(universal asynchronous receiver/transmitter)(155), USB(universal serial bus)(156), 블루투스 무선 UART(157), 및 I/O 확장 인터페이스(158)를 포함할 수 있지만 이들로 제한되지 않는다.
데이터 프로세싱 시스템(140)의 일 실시예는 텍스트 스트링 비교 연산을 포함하는 SIMD 연산들을 수행할 수 있는 모바일, 네트워크 및/또는 무선 통신 및 프로세싱 코어(159)를 제공한다. 프로세싱 코어(159)는 Walsh-Hadamard 변환, FFT(fast Fourier transform), DCT(discrete cosine transform) 및 그 각자의 역변환과 같은 이산 변환; 색 공간 변환, 비디오 인코드 움직임 추정 또는 비디오 디코드 움직임 보상과 같은 압축/압축 해제 기법; 및 PCM(pulse coded modulation)과 같은 변조/복조(모뎀) 기능을 비롯한 다양한 오디오, 비디오, 영상 및 통신 알고리즘으로 프로그램될 수 있다.
도 1c는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위해 명령어들을 실행할 수 있는 데이터 처리 시스템의 다른 대안 실시예들을 도시한다. 하나의 대안의 실시예에 따라, 데이터 프로세싱 시스템(160)은 주 프로세서(166), SIMD 보조프로세서(161), 캐시 메모리(167), 및 입/출력 시스템(168)을 포함할 수 있다. 입/출력 시스템(168)은 옵션으로 무선 인터페이스(169)에 연결될 수 있다. SIMD 보조 프로세서(161)는 일 실시예에 따라 명령어들을 포함하는 연산들을 수행할 수 있다. 프로세싱 코어(170)는 하나 이상의 프로세스 기술에서 제조하기에 적합할 수 있고 머신 판독가능한 매체 상에서 충분히 상세히 표현됨으로써, 프로세싱 코어(170)를 포함하는 데이터 프로세싱 시스템(160)의 전부 또는 일부의 제조를 용이하게 하기에 적합할 수 있다.
일 실시예에서, SIMD 보조프로세서(161)는 실행 유닛(162) 및 일련의 레지스터 파일(들)(164)을 포함한다. 주 프로세서(166)의 일 실시예는 실행 유닛(162)에 의한 실행을 위한 일 실시예에 따라 명령어들을 포함하는 명령어 세트(163)의 명령어들을 인식하는 디코더(165)를 포함한다. 대안의 실시예들에 있어서, SIMD 보조프로세서(161)는 또한 명령어 세트(163)의 명령어들을 디코딩하는 디코더(165B)의 적어도 일부를 포함한다. 프로세싱 코어(170)는 또한 본 발명의 실시예들의 이해에 필요하지 않은 추가적 회로(도시 생략)를 포함한다.
동작 시에, 주 프로세서(166)는 캐시 메모리(167), 및/또는 입/출력 시스템(168)과의 상호작용을 포함하는 일반적인 유형의 데이터 프로세싱 동작들을 제어하는 데이터 프로세싱 명령들의 스트림을 실행한다. 데이터 프로세싱 명령들의 스트림 내에는 SIMD 보조프로세서 명령들이 삽입된다. 주 프로세서(166)의 디코더(165)는 이들 SIMD 보조프로세서 명령들을, 부착된 SIMD 보조프로세서(161)에 의해 실행되어야 하는 유형인 것으로 인지한다. 그에 따라, 주 프로세서(166)는 보조 프로세서 버스(171)상에 이들 SIMD 보조 프로세서 명령어들(또는 SIMD 보조 프로세서 명령어들을 나타내는 제어 신호들)을 발행하는데, 이 명령어들은 보조 프로세서 버스로부터 임의의 소속된 SIMD 보조 프로세서들에 의해 수신된다. 이 경우, SIMD 보조프로세서(161)는 그것에 의도된 임의의 수신된 SIMD 보조프로세서 명령들을 수락하여 실행할 것이다.
SIMD 보조프로세서 명령어들에 의한 처리를 위해 무선 인터페이스(169)를 통하여 데이터가 수신될 수 있다. 일례로, 음성 통신이 디지털 신호의 형태로 수신될 수 있고, 이것은 음성 통신을 나타내는 디지털 오디오 샘플들을 재생하도록 SIMD 보조프로세서 명령들에 의해 처리될 수 있다. 다른 예로, 압축된 오디오 및/또는 비디오가 디지털 비트 스트림의 형태로 수신될 수 있고, 이것은 디지털 오디오 샘플들 및/또는 모션 비디오 프레임들을 재생하도록 SIMD 보조프로세서에 의해 처리될 수 있다. 프로세싱 코어(170)의 일 실시예에서, 주 프로세서(166) 및 SIMD 보조 프로세서(161)는 실행 유닛(162), 레지스터 파일(들)의 세트(164), 및 일 실시예에 따라 명령어들을 포함하는 명령어 세트(163)의 명령어들을 인식하는 디코더(165)를 포함하는 단일 프로세싱 코어(170) 내에 통합된다.
도 2는 본 발명의 일 실시예에 따라 명령어들을 수행하기 위한 로직 회로들을 포함하는 프로세서(200)에 대한 마이크로아키텍처의 블록도이다. 어떤 실시예들에서, 일 실시예에 따른 명령어는 바이트, 워드, 더블워드, 쿼드워드 등의 사이즈뿐만 아니라, 단정도 및 배정도 정수 및 부동 소수점 데이터 형들과 같은 데이터 형들을 갖는 데이터 성분들에 대해 연산하도록 구현될 수 있다. 일 실시예에서, 순차적(in-order) 프론트 엔드(201)는 실행될 명령어들을 페치하고 이들이 프로세서 파이프라인에서 추후에 이용되도록 준비하는 프로세서(200)의 일부분이다. 프런트 엔드(201)는 몇 개의 유닛들을 포함할 수 있다. 일 실시예에서, 명령어 프리페처(prefetcher)(226)는 메모리로부터 명령어들을 페치하고 이들을 명령어 디코더(228)에게 공급하고, 명령어 디코더는 다음 차례로 이들을 디코딩하거나 인터프리팅한다. 예를 들어, 일 실시예에서, 디코더는 수신된 명령어를, 기계가 실행할 수 있는 "마이크로 명령어들" 또는 "마이크로 연산들"(마이크로(op) 또는 uops라고도 함)이라고 불리는 하나 이상의 연산들이 되도록 디코딩한다. 기타 실시예들에서, 디코더는 명령어를, 일 실시예에 따른 연산들을 수행하기 위해 마이크로 아키텍처에 의해 이용되는 연산 부호 및 대응 데이터 및 제어 필드들이 되도록 파싱한다. 일 실시예에서, 추적 캐시(230)는 디코딩된 uop들을 취하고 실행에 대해 그것들을 uop 큐(234) 내에 프로그램 순서 시퀀스들 및 트레이스들로 어셈블한다. 트레이스 캐시(230)가 복합 명령어를 만날 때, 마이크로코드 ROM(232)은 연산을 완료하는데 필요한 uops를 제공한다.
일부 명령어들은 단일 마이크로 op가 되도록 변환되는 반면, 다른 명령어들은 전체 연산을 완료하기 위해 몇 개의 마이크로 op들을 필요로 한다. 일 실시예에서, 명령어를 완료하는 데에 4개를 넘는 마이크로 op가 필요한 경우, 디코더(228)는 명령어를 행하기 위해 마이크로코드 ROM(232)에 액세스한다. 일 실시예에서, 명령어는 명령어 디코더(228)에서의 처리를 위해 작은 개수의 마이크로 op들이 되도록 디코딩될 수 있다. 또 다른 실시예에서, 명령어는 복수의 마이크로 op들이 연산을 달성하는데 필요하다면 마이크로코드 ROM(232) 내에 저장될 수 있다. 트레이스 캐시(230)는 마이크로 코드 ROM(232)으로부터 일 실시예에 따라 하나 이상의 명령어들을 완료하기 위한 마이크로 코드 시퀀스들을 판독하도록 정확한 마이크로 명령어 포인터를 결정하기 위해 엔트리 포인트 PLA(programmable logic array)를 참조한다. 마이크로코드 ROM(232)이 명령어에 대해 마이크로 op들을 시퀀싱하는 것을 마친 후에, 기계의 프론트 엔드(201)는 트레이스 캐시(230)로부터 마이크로 op들을 페치하는 것을 재개한다.
비순차적(out-of-order) 실행 엔진(203)에서는 명령어들이 실행에 대해 준비된다. 비순차적 실행 논리는 명령어들이 파이프라인을 따라 나아가고 실행에 대해 스케줄링됨에 따라 성능을 최적화하기 위해 명령어들의 흐름을 매끄럽게 하고 재정렬하기 위한 복수의 버퍼를 가진다. 할당기 논리는 각각의 uop가 실행하기 위해 필요로 하는 머신 버퍼들 및 리소스들을 할당한다. 레지스터 이름 변경 논리는 논리 레지스터들을 레지스터 파일 내의 항목들로 이름 변경한다. 할당기는 또한 명령어 스케줄러들 즉, 메모리 스케줄러, 고속 스케줄러(202), 저속/일반 부동 소수점 스케줄러(204), 및 단순한 부동 소수점 스케줄러(206) 앞에서, 2 개의 uop 큐 중 하나, 메모리 동작들을 위한 하나, 및 비-메모리 동작들을 위한 하나에 각각의 uop에 대한 엔트리를 할당한다. uop 스케줄러들(202, 204, 206)은 그들의 종속 입력 레지스터 피연산자 소스들의 준비성 및 uop들이 그들의 연산을 완료하기 위해 필요로 하는 실행 리소스들의 가용성에 기초하여 uop가 실행할 준비가 되어 있는 때를 결정한다. 일 실시예의 고속 스케줄러(202)는 주 클록 주기의 각각의 절반에 스케줄링될 수 있는 반면, 기타 스케줄러들은 주 프로세서 클록 주기당 한번 스케줄링될 수 있을 뿐이다. 스케줄러들은 디스패치 포트들에 대하여 중재하여 실행을 위한 uop들을 스케줄링한다.
레지스터 파일들(208, 210)은 실행 블록(211) 내에서 스케줄러들(202, 204, 206)과, 실행 유닛들(212, 214, 216, 218, 220, 222, 224) 사이에 위치한다. 정수 및 소수점 동작들에 대하여 각각 개별 레지스터 파일(208, 210)이 존재한다. 일 실시예의 각각의 레지스터 파일(208, 210)은 또한 레지스터 파일에 아직 기입되지 않은 방금 완료된 결과들을 새로운 종속 uops에게 바이패스하거나 포워딩할 수 있는 바이패스 네트워크를 포함한다. 정수 레지스터 파일(208) 및 부동 소수점 레지스터 파일(210)은 또한 서로 데이터를 통신할 수 있다. 일 실시예에 있어서, 정수 레지스터 파일(208)은 2개의 개별 레지스터 파일들, 즉 데이터의 하위 32 비트에 대한 하나의 레지스터 파일과 데이터의 상위 32 비트에 대한 제2 레지스터 파일로 분할된다. 일 실시예의 부동 소수점 레지스터 파일(210)은 128 비트 폭 엔트리들을 갖는데, 왜냐하면 부동 소수점 명령들은 통상적으로 폭이 64 내지 128 비트인 피연산자를 갖기 때문이다.
실행 블록(211)은, 명령들이 실제로 실행되는, 실행 유닛들(212, 214, 216, 218, 220, 222, 224)을 포함한다. 이 섹션은 마이크로명령들이 실행할 필요가 있는 정수 및 부동 소수점 데이터 피연산자 값들을 저장하는 레지스터 파일들(208, 210)을 포함한다. 일 실시예의 프로세서(200)는 다수의 실행 유닛들 즉, 주소 생성 유닛(AGU)(212), AGU(214), 고속 ALU(216), 고속 ALU(218), 저속 ALU(220), 부동 소수점 ALU(222), 부동 소수점 이동 유닛(224)으로 구성된다. 일 실시예에서, 부동 소수점 실행 블록들(222, 224)은 부동 소수점, MMX, SIMD, 및(SSE,) 또는 기타 연산들을 실행한다. 일 실시예의 부동 소수점 ALU(222)는 나눗셈, 제곱근, 및 나머지 마이크로 op들을 실행하는 64 비트 x 64 비트 부동 소수점 나눗셈기를 포함한다. 본 발명의 실시예에 대해, 부동 소수점 값을 수반하는 명령어들은 부동 소수점 하드웨어에 의해 취급될 수 있다. 일 실시예에서, ALU 연산들은 고속 ALU 실행 유닛들(216, 218)에게 주어진다. 일 실시예의 고속 ALU들(216, 218)은 절반 클록 주기의 실효 대기 시간(latency)으로 고속 연산들을 실행할 수 있다. 일 실시예에 있어서, 가장 복잡한 정수 연산들은 저속 ALU(220)로 가는데, 왜냐하면 이는 저속 ALU(220)가 승산기, 시프트, 플래그 논리, 및 분기 프로세싱과 같은 긴 대기 시간 유형의 연산들에 대한 정수 실행 하드웨어를 포함하기 때문이다. 메모리 로드/저장 동작들은 AGU들(212, 214)에 의해 실행된다. 일 실시예에서, 정수 ALU들(216, 218, 220)은 64 비트 데이터 피연산자들에 대해 정수 연산들을 수행하는 정황에서 기술된다. 대안 실시예들에서, ALU들(216, 218, 220)은 16, 32, 128, 256 등을 포함한, 다양한 데이터비트들을 지원하기 위해 구현될 수 있다. 마찬가지로, 부동 소수점 유닛들(222, 224)은 다양한 폭들의 비트들을 가지고 있는 피연산자들의 범위를 지원하도록 구현될 수 있다. 일 실시예에 있어서, 부동 소수점 유닛들(222, 224)은 SIMD 및 멀티미디어 명령들과 함께 128 비트 폭의 패킹된 데이터 피연산자들에 작용할 수 있다.
일 실시예에서, uops 스케줄러들(202, 204, 206)은, 부모 로드(parent load)가 실행을 마치기 전에, 종속 연산들을 디스패치한다. uop들은 프로세서(200)에서 추론적으로 스케줄링되고 실행되므로, 프로세서(200)는 또한 메모리 미스들을 처리하는 논리를 포함한다. 만일 데이터 로드가 데이터 캐시에서 미스하면, 일시적으로 부정확한 데이터를 가지고 스케줄러를 떠난 종속 연산들이 파이프라인 내에서 이동중일 수 있다. 리플레이 메커니즘은 부정확한 데이터를 이용하는 명령들을 추적하고 재실행한다. 종속 연산들만이 리플레이될 필요가 있고 비종속 연산들은 완료하도록 허용된다. 프로세서의 일 실시예의 스케줄러들과 재생 메커니즘은 또한 범용 GF(256) SIMD 암호용 산술 기능성을 제공하는 명령어들을 캡처하도록 설계된다.
용어 "레지스터들"이란 피연산자들을 식별하기 위한 명령어들의 일환으로서 이용되는 온 보드 프로세서 저장 디바이스 로케이션들을 지칭할 수 있다. 다시 말하면, 레지스터들은(프로그래머의 관점에서 볼 때) 프로세서의 외부로부터 이용 가능한 것들일 수 있다. 그러나, 실시예의 레지스터들은 특정 유형의 회로에 의미가 제한되어서는 안 된다. 오히려, 실시예의 레지스터는 데이터를 저장 및 제공하고, 본 명세서에 기술되는 기능들을 수행할 수 있다. 본 명세서에서 기술되는 레지스터들은 전용 물리적 레지스터들, 레지스터 개명을 이용하여 동적으로 할당되는 물리적 레지스터들, 전용 및 동적으로 할당되는 물리적 레지스터들의 조합 등과 같은 임의의 수의 상이한 기법들을 이용하여 프로세서 내의 회로에 의해 구현될 수 있다. 일 실시예에서 정수 레지스터들은 32 비트 정수 데이터를 저장한다. 일 실시예의 레지스터 파일은 또한 패킹된 데이터에 대하여 8개의 멀티미디어 SIMD 레지스터들을 포함한다. 토론들 하기를 위해, 레지스터들은 캘리포니아, 산타 클라라의 인텔사로부터 MMX 기술에 의해서 가능케 된 마이크로프로세서들에서 64개 비트들 넓은 MMXtm 레지스터들과 같은, 패킹된 데이터를 잡기 위해(또한 일부 인스턴스들에서 'mm' 레지스터들로서 언급된다) 설계된 데이터 레지스터들이라고 해석한다. 정수와 부동 소수점 형태들의 양쪽 모두에 이용할 수 있는, 이러한 MMX 레지스터들은 SIMD와 SSE 명령어를 수반하는 패킹된 데이터 성분들로 작동할 수 있다. 유사하게, SSE2, SSE3, SSE4, 또는 그 초과의 (일반적으로 "SSEx"라고 지칭됨) 기술과 관련된 128 비트 폭의 XMM 레지스터들이 또한 그와 같은 패킹된 데이터 피연산자들을 보유하기 위해 사용될 수 있다. 일 실시예에서, 패킹된 데이터와 정수 데이터를 저장함에 있어서, 레지스터들은 2 개의 데이터 유형들을 분간할 필요가 없다. 일 실시예에서, 정수 및 부동 소수점은 동일 레지스터 파일 또는 상이한 레지스터 파일들에 포함된다. 또한, 일 실시예에서, 부동 소수점과 정수 데이터는 상이한 레지스터들 또는 동일한 레지스터들에 저장될 수 있다.
다음의 도면들의 예시들에서는, 복수의 데이터 피연산자들이 설명된다. 도 3a는 본 발명의 일 실시예에 따른, 멀티미디어 레지스터 내의 다양한 패킹된 데이터 유형(packed data type) 표현을 나타낸 것이다. 도 3a는 128 비트 폭의 피연산자의 패킹된 바이트(310), 패킹된 워드(320) 및 패킹된 더블워드(dword)(330)에 대한 데이터 유형을 나타낸 것이다. 이 예시의 패킹된 바이트 포맷(310)은 128 비트 길이이고 16개의 패킹된 바이트 데이터 성분들을 포함한다. 바이트는 여기서 8 비트의 데이터로서 정의된다. 각 바이트 데이터 성분에 대한 정보는 바이트 0의 경우 비트 7 내지 비트 0에, 바이트 1의 경우 비트 15 내지 비트 8에, 바이트 2의 경우 비트 23 내지 비트 16에, 및 마지막으로 바이트 15의 경우 비트 120 내지 비트 127에 저장된다. 따라서 모든 가용 비트들이 레지스터에서 사용된다. 이 저장 구성에 의해 프로세서의 저장 효율이 증가한다. 마찬가지로, 16개의 데이터 성분이 접근됨에 따라, 이제 하나의 연산이 16개의 데이터 성분에 대해 병렬로 수행될 수 있다.
일반적으로, 데이터 성분은 동일한 길이의 다른 데이터 성분들과 함께 단일 레지스터 또는 메모리 위치에 저장되는 개개의 데이터이다. SSEx 기술에 관한 패킹된 데이터 시퀀스들에서, XMM 레지스터에 저장되는 데이터 성분들의 수는128 비트를 개개의 데이터 성분의 비트 길이로 나눈 것이다. 유사하게, MMX 및 SSE 기술에 관한 패킹된 데이터 시퀀스들에서, MMX 레지스터에 저장되는 데이터 성분들의 수는 64 비트를 개개의 데이터 성분의 비트 길이로 나눈 것이다. 도 3a에 예시되어 있는 데이터 형들이 128 비트 길이이지만, 본 발명의 실시예들은 64 비트 폭, 256 비트 폭, 512 비트 폭, 또는 기타 사이즈의 피연산자들로도 연산할 수 있다. 이 예시의 패킹된 워드 포맷(320)은 128 비트 길이이고 8개의 패킹된 워드 데이터 성분들을 포함한다. 각 패킹된 워드는 16 비트의 정보를 포함한다. 도 3a의 패킹된 더블워드 형식(packed doubleword format)(330)은 128 비트 길이이고, 4개의 패킹된 더블워드 데이터 성분을 포함한다. 각 패킹된 더블워드 데이터 성분은 32 비트의 정보를 포함한다. 패킹된 쿼드워드는 128 비트 길이이고 2개의 패킹된 쿼드워드 데이터 성분을 포함한다.
도 3b는 대안적 레지스터 내(in-register) 데이터 저장 포맷들을 예시한다. 각각 패킹된 데이터는 하나 초과의 독립적 데이터 성분을 포함할 수 있다. 3개의 패킹된 데이터 포맷들이 도시되어 있다; 패킹된 하프(341), 패킹된 싱글(342), 및 패킹된 더블(343). 패킹된 하프(341), 패킹된 싱글(342), 및 패킹된 더블(343)의 일 실시예는 고정 소수점 데이터 성분들을 포함한다. 대안의 실시예에 있어서 패킹된 하프(341), 패킹된 싱글(342), 및 패킹된 더블(343) 중 하나 이상은 부동 소수점 데이터 성분들을 포함할 수 있다. 패킹된 하프(341)의 하나의 대안의 실시예는 128 비트 길이로서 8개의 16 비트 데이터 성분을 포함한다. 패킹된 싱글(342)의 일 실시예는 128 비트 길이이고 4개의 32 비트 데이터 성분들을 포함한다. 패킹된 더블(343)의 일 실시예는 128 비트 길이이고 2개의 64 비트 데이터 성분들을 포함한다. 그와 같은 패킹된 데이터 포맷들은 예를 들어 96 비트, 160 비트, 192 비트, 224 비트, 256 비트, 512 비트 또는 그 이상인 기타 레지스터 길이들로 추가로 확장될 수 있다.
도 3c는 본 발명의 일 실시예에 따른 멀티미디어 레지스터들 내의 다양한 부호 있는 및 부호 없는 패킹된 데이터 유형 표현들을 도시한다. 부호 없는 패킹된 바이트 표현(344)은 SIMD 레지스터 내의 부호 없는 패킹된 바이트의 저장을 도시한다. 각 바이트 데이터 성분에 대한 정보는 바이트 0의 경우 비트 7 내지 비트 0에, 바이트 1의 경우 비트 15 내지 비트 8에, 바이트 2의 경우 비트 23 내지 비트 16에, 및 마지막으로 바이트 15의 경우 비트 120 내지 비트 127에 저장된다. 따라서 모든 가용 비트는 레지스터에서 사용된다. 이 저장 구성에 의해 프로세서의 저장 효율이 증가한다. 게다가, 16개의 데이터 성분들이 액세스될 경우, 이제는 하나의 연산이 16개의 데이터 성분들에 대해 병렬 방식으로 수행될 수 있다. 부호 있는 패킹된 바이트 표현(345)은 부호 있는 패킹된 바이트의 저장을 도시한다. 각 바이트 데이터 성분마다의 8번째 비트는 부호 지시자임을 유의한다. 부호 없는 패킹된 워드 표현(346)은 SIMD 레지스터에서 워드 7 내지 워드 0이 어떻게 저장되는지를 도시한다. 부호 있는 패킹된 워드 표현(347)은 부호 없는 패킹된 워드의 레지스터 내 표현(346)과 유사하다. 각 워드 데이터 성분의 16번째 비트는 부호 지시자임을 유의한다. 부호 없는 패킹된 더블워드 표현(348)은 더블워드 데이터 성분들이 어떻게 저장되는지를 나타낸다. 부호 있는 패킹된 더블워드 표현(349)은 부호 없는 패킹된 더블워드의 레지스터 내 표현(348)과 유사하다. 필요한 부호 비트는 각 더블워드 데이터 성분의 32번째 비트이다.
도 3d는 월드-와이드-웹(www)의 intel.com/products/processor/manuals/에서 캘리포니아주 산타클라라 소재의 Intel사로부터 입수할 수 있는, "Intel® 64 and IA-32 Intel Architecture Software Developer's Manual Combined Volumes 2A and 2B: Instruction Set Reference A-Z"에 기술된 오피코드의 유형에 대응하는 레지스터/메모리 피연산자 어드레싱 모드들, 및 32 개 이상의 비트를 갖는 연산 부호화(오피코드) 포맷(360)의 일 실시예의 도해이다. 일 실시예에서, 명령어는 필드들(361, 362) 중 하나 이상에 의해 부호화될 수 있다. 2개까지의 소스 피연산자 식별자들(364, 365)을 포함하는, 명령마다 2개까지의 피연산자 위치들이 식별될 수 있다. 일 실시예에서, 데스티네이션 피연산자 식별자(366)는 소스 피연산자 식별자(364)와 동일한 반면, 다른 실시예들에서 이들은 상이하다. 대안의 실시예에 있어서, 데스티네이션 피연산자 식별자(366)는 소스 피연산자 식별자(365)와 동일한 반면, 기타 실시예들에서 그것들은 상이하다. 일 실시예에서, 소스 피연산자 식별자들(364, 365)에 의해 식별되는 소스 피연산자들 중 하나는 명령어의 결과들에 의해 오버라이트되는 반면, 기타 실시예들에서는 식별자(364)는 소스 레지스터 요소에 대응하고 식별자(365)는 데스티네이션 레지스터 요소에 대응한다. 일 실시예에서, 피연산자 식별자들(364, 365)은 32 비트 또는 64 비트 소스 및 데스티네이션 피연산자들을 식별하는 데 사용될 수 있다.
도 3e는 40 개 이상의 비트를 갖는 다른 대안의 연산 부호화(오피코드) 포맷(370)을 도해이다. 오피코드 포맷(370)은 오피코드 포맷(360)과 대응하고 옵션인 프리픽스 바이트(378)를 포함한다. 일 실시예에 따른 명령어는 필드들(378, 371, 372) 중 하나 이상에 의해 부호화될 수 있다. 명령마다 2개까지의 피연산자 위치들이 소스 피연산자 식별자들(374, 375)에 의해 그리고 프리픽스 바이트(378)에 의해 식별될 수 있다. 일 실시예에서, 프리픽스 바이트(378)는 32 비트 또는 64 비트 소스 및 데스티네이션 피연산자들을 식별하는 데 사용될 수 있다. 일 실시예에서, 데스티네이션 피연산자 식별자(376)는 소스 피연산자 식별자(374)와 동일한 반면, 기타 실시예들에서는 이들이 상이하다. 대안의 실시예에 있어서, 데스티네이션 피연산자 식별자(376)는 소스 피연산자 식별자(375)와 동일한 반면, 기타 실시예들에서 그것들은 상이하다. 일 실시예에서, 명령어는 피연산자 식별자들(374, 375)에 의해 식별되는 피연산자들 중 하나 이상에 대해 연산하고, 피연산자 식별자들(374, 375)에 의해 식별되는 하나 이상의 피연산자들은 명령어의 결과들에 의해 오버라이트되는 반면, 기타 실시예들에서는 식별자들(374, 375)에 의해 식별되는 피연산자들은 또 다른 레지스터 내의 또 다른 데이터 성분에 기입된다. 오피코드 포맷들(360, 370)은 MOD 필드들(363, 373)에 의해 그리고 옵션인 스케일 인덱스 베이스 및 변위 바이트들에 의해 부분적으로 지정되는 레지스터 투 레지스터, 메모리 투 레지스터, 레지스터 바이 메모리, 레지스터 바이 레지스터, 레지스터 바이 이미디엇, 레지스터 투 메모리 어드레싱을 허용한다.
그 다음에 도 3f를 참조하면, 몇몇 대안 실시예들에서, 64 비트(또는 128 비트, 또는 256 비트, 또는 512 비트 또는 그 이상의) SIMD 산술 연산들이 CDP(coprocessor data processing) 명령어를 통해 수행될 수 있다. 연산 부호화(연산 코드) 포맷(380)은 CDP 연산코드 필드(382, 389)를 갖는 하나의 이러한 CDP 명령어를 나타낸다. 이 유형의 CDP 명령어는, 대안 실시예들에 대해, 필드들(383, 384, 387, 388) 중 하나 이상에 의해 부호화될 수 있다. 2개까지의 소스 피연산자 식별자들(385, 390) 및 하나의 데스티네이션 피연산자 식별자(386)를 포함하는, 명령마다 3개까지의 피연산자 위치들이 식별될 수 있다. 보조프로세서의 일 실시예는 8, 16, 32, 및 64 비트 값들에 작용할 수 있다. 일 실시예에서, 명령어는 정수 데이터 성분들에 대해 수행된다. 몇몇 실시예들에서, 명령어는 조건 필드(381)를 이용하여, 조건부로 실행될 수 있다. 몇몇 실시예들에서, 소스 데이터 사이즈들은 필드(383)에 의해 부호화될 수 있다. 몇몇 실시예들에서, 제로(Z), 부정(N), 캐리(C), 및 오버플로(V) 검출이 SIMD 필드들에 대해 이뤄질 수 있다. 어떤 명령어들을 위해, 포화의 유형이 필드(384)에 의해 부호화될 수 있다.
다음으로 도 3g를 참조하면, 다른 실시예에 따른 범용 GF(256) SIMD 암호화 산술용 기능성을 제공하기 위한 다른 대안의 연산 부호화(오피코드) 포맷(397)이 도시되어 있으며, 월드-와이드-웹(www)의 intel.com/products/processor/manuals/에서 캘리포니아주 산타클라라 소재의 Intel사로부터 입수할 수 있는, "Intel® Advanced Vector Extensions Programming Reference"에 기술된 오피코드 포맷의 유형과 대응한다.
최초 x86 명령어 세트는 부가의 바이트들 - 이들의 존재는 제1"오피코드" 바이트로부터 알려졌음 - 에 포함되는 다양한 포맷의 주소 음절(address syllable) 및 즉시 피연산자(immediate operand)를 갖는 1 바이트오피코드를 제공하였다. 또한, 오피코드에 대한 변경자들(modifiers)[이들은 명령어 이전에 위치되어야만 하기 때문에 프리픽스(prefix)들이라고 함]로서 예비(reserve)되어 있는 특정 바이트 값들이 있었다. 256 오피코드 바이트(이들 특수 프리픽스 값을 포함함)의 최초 팔레트(palette)가 소진되었을 때, 단일 바이트가 새로운 세트의256 오피코드로의 이스케이프(escape)로서 전용되었다. 벡터 명령어(예컨대, SIMD)가 부가되었기 때문에, 보다 많은 연산 코드에 대한 필요성이 발생되었고, "2 바이트" 연산 코드 맵이 또한 불충분하였으며, 프리픽스의 사용을 통해 확장될 때에도 그렇다. 이를 위해, 2 바이트에 식별자로서의 옵션 사항인 프리픽스를 더한 것을 이용하는 새로운 명령어들이 부가적 맵들에 부가되었다.
또한, 64 비트 모드에서 부가의 레지스터들을 용이하게 하기 위해, 프리픽스들과 오피코드(및오피코드를 결정하기 위해 필요한 임의의 이스케이프 바이트들) 사이 내에 부가의 프리픽스("REX"라고 함)가 사용될 수 있다. 일 실시예에서, REX는64 비트 모드에서의 부가의 레지스터들의 사용을 표시하기 위해 4"페이로드" 비트를 가질 수 있다. 기타 실시예들에서, 이는 4 보다 적거나 그보다 많은 비트를 가질 수 있다. 적어도 하나의 명령어 세트의 일반 포맷[일반적으로 포맷(360) 및/또는 포맷(370)에 대응함]은 일반적으로 다음과 같이 예시된다:
[프리픽스들] [rex] 이스케이프 [이스케이프2] 오피코드 modrm(기타)
오피코드 포맷(397)은 오피코드 포맷(370)에 대응하고, 대부분의 기타 흔히 사용되는 레거시 명령어 프리픽스 바이트들 및 이스케이프 코드들을 대안의하기 위한 옵션 사항인 VEX 프리픽스 바이트들(391)(일 실시예에서, C4 hex로 시작함)을 포함한다. 예를 들어, 이하에서는 명령어를 부호화하기 위해 2개의 필드를 이용하는 실시예를 예시하는데, 이는 제2 이스케이프 코드가 최초 명령어에 존재할 때, 또는 REX 필드에서의 여분의 비트들(예컨대, XB 및 W 필드들)이 이용될 필요가 있을 때 이용될 수 있다. 이하에 예시되어 있는 실시예에서, 레거시 이스케이프는 새로운 이스케이프 값으로 표현되고, 레거시 프리픽스들은 "페이로드" 바이트의 일부로서 완전히 압축되며, 레거시 프리픽스들은 복구(reclaim)되어 장래의 확장에 대해 이용가능하고, 제2 이스케이프 코드는 장래의 맵 또는 피처 공간이 이용 가능함에 따라 "맵" 필드에 압축되며, 새로운 피처들(예컨대, 증가된 벡터 길이 및 부가적 소스 레지스터 지정자)이 부가된다.
일 실시예에 따른 명령어는 필드들(391, 392)의 하나 이상에 의해 부호화될 수 있다. 명령어당 4개까지의 피연산자 로케이션이 소스 피연산자 식별자들(374 375)과 조합되는 및 옵션 사항인 SIB(scale-index-base) 식별자(393), 옵션 사항인 변위 식별자(394), 및 옵션 사항인 즉시 바이트(395)와 조합되는 필드(391)에 의해 식별될 수 있다. 일 실시예에서, VEX 프리픽스 바이트들(391)은32 비트 또는 64 비트 소스 및 데스티네이션 피연산자들 및/또는 128 비트 또는 256 비트 SIMD 레지스터 또는 메모리 피연산자들을 식별하는 데 사용될 수 있다. 일 실시예에서, 오피코드 포맷(397)에 의해 제공되는 기능성은 오피코드 포맷(370)과 중복될 수 있는 반면, 기타 실시예들에서 이들은 상이하다. 오피코드 포맷들(370, 397)은 MOD 필드(373)에 의해 그리고 옵션 사항인(SIB) 식별자(393), 옵션 사항인 변위 식별자(394), 및 옵션 사항인 즉시 바이트(395)에 의해 부분적으로 지정되는, 레지스터 투 레지스터, 메모리 투 레지스터, 레지스터 바이 메모리, 레지스터 바이 레지스터, 레지스터 바이 즉시, 레지스터 투 메모리 어드레싱을 허용한다.
다음에, 도 3h를 참조하면, 다른 실시예에 따른 범용 GF(256) SIMD 암호작성용 산술 기능성을 제공하는 다른 대안의 연산 부호화(오피코드) 포맷(398)이 도시되어 있다. 오피코드 포맷(398)은 오피코드 포맷들(370, 397)에 대응하고, 대부분의 기타 흔히 사용되는 레거시 명령어 프리픽스 바이트들 및 이스케이프 코드들을 대안의하고 부가적 기능성을 제공하는 옵션 사항인 EVEX 프리픽스 바이트들(396)(일 실시예에서, 62 hex로 시작함)을 포함한다. 일 실시예에 따른 명령어는 필드들(396, 392)의 하나 이상에 의해 부호화될 수 있다. 명령어당 최대 4개의 피연산자 장소 및 마스크가 소스 피연산자 식별자(374 375)와 함께 및 선택적인 SIB(scale-index-base) 식별자(393), 선택적인 변위 식별자(394) 및 선택적인 즉시 바이트(395)와 함께 필드(396)에 의해 식별될 수 있다. 일 실시예에서, EVEX 프리픽스 바이트(396)는32 비트 또는 64 비트 소스 및 데스티네이션 피연산자 및/또는 128 비트, 256 비트 또는 512 비트 SIMD 레지스터 또는 메모리 피연산자를 식별하는 데 사용될 수 있다. 일 실시예에서, 오피코드 포맷(398)에 의해 제공되는 기능성은 오피코드 포맷(370 또는 397)과 중복될 수 있는 반면, 기타 실시예들에서 이들은 상이하다. 오피코드 포맷(398)은 MOD 필드(373)에 의해 그리고 옵션 사항인(SIB) 식별자(393), 옵션 사항인 변위 식별자(394), 및 옵션 사항인 즉시 바이트(395)에 의해 부분적으로 지정되는, 마스크들을 가진, 레지스터 투 레지스터, 메모리 투 레지스터, 레지스터 바이 메모리, 레지스터 바이 레지스터, 레지스터 바이 즉시, 레지스터 투 메모리 어드레싱을 허용한다. 적어도 하나의 명령어 세트의 일반 포맷[일반적으로 포맷(360) 및/또는 포맷(370)에 대응함]은 일반적으로 다음과 같이 예시된다:
evex1 RXBmmmmm WvvvLpp evex4 오피코드 modrm [sib] [disp] [imm]
일 실시예의 경우, EVEX 포맷(398)에 따라 부호화된 명령어는, 예를 들어 사용자 구성 가능한 마스크 레지스터, 또는 추가의 피연산자, 또는 128 비트, 256 비트, 또는 512 비트 벡터 레지스터 중에서의 선택, 또는 선택대상이 되는 더 많은 레지스터 등과 같은, 추가적인 새로운 피쳐들과 함께, 범용 GF(256) SIMD 암호작성용 산술 기능성을 제공하기 위해 사용될 수 있는 추가의 "페이로드" 비트들을 가질 수 있다.
예를 들어, VEX 포맷(397)이 범용 GF(256) SIMD 암호용 산술 기능성에 묵시적 마스크를 제공하기 위해 사용될 수 있는 경우에, EVEX 포맷(398)은 범용 GF(256) SIMD 암호용 산술 기능성에 명시적 사용자 구성 가능한 마스크를 제공하기 위해 사용될 수 있다. 또한, VEX 포맷(397)이 128 비트 또는 256 비트 벡터 레지스터에 대해 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위해 사용될 수 있는 경우에, EVEX 포맷(398)은 128 비트, 256 비트, 512 비트 또는 그 이상(또는 그 이하)의 벡터 레지스터에 대해 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위해 사용될 수 있다.
범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 예시적인 명령어는 하기 예들에 의해 설명된다:
범용 GF(2n) SIMD 암호용 산술 명령어들이, 본 명세서에 기술된 실시예들에서, 데이터 완전성, 아이덴티티 검증, 금융 거래들을 위한 메시지 내용 인증과 메시지 출처 인증, 전자 상거래, 이메일, 소프트웨어 배포, 데이터 저장, 기타 등등을 보장하기 위해 암호용 프로토콜들 및 인터넷 통신과 같은, 응용들에서 암호용 산술 기능성을 제공하기 위해 이용될 수 있다는 것을 이해할 것이다.
그러므로, 적어도: (1) 소스 데이터 피연산자, 변환 행렬 피연산자, 및 이동 벡터를 특정하는 SIMD 어파인 변환, 여기서 변환 행렬은 소스 데이터 피연산자의 각각의 성분에 적용되고, 이동 벡터는 각각의 변환된 성분들에 적용됨; (2) 소스 데이터 피연산자의 각각의 성분에 대한 바이너리 유한체에서의 역원 모듈로 기약 다항식을 계산하기 위한 SIMD 바이너리 유한체 곱의 역원; (3) 소스 데이터 피연산자, 변환 행렬 피연산자, 및 이동 벡터를 특정하는 SIMD 어파인 변환 및 곱의 역원(또는 곱의 역원과 어파인 변환), 여기서 곱의 역원 연산 전 또는 후에, 변환 행렬이 소스 데이터 피연산자의 각각의 성분에 적용되고, 이동 벡터가 각각의 변환된 성분들에 적용됨; (4) 명령어(또는 마이크로-명령어)에 의해 모듈러스 리덕션이 제공되는 바이너리 유한체에서의 다항식들로부터 선택된 특정 모듈러스 다항식 ps에 의해 리덕션 모듈로를 계산하기 위한 모듈러스 리덕션; (5) 제1 및 제2 소스 데이터 피연산자를 특정하고, 제1 및 제2 소스 데이터 피연산자의 성분들의 각각의 대응하는 쌍을 곱하고 기약 다항식으로 모듈로 연산하기 위한 SIMD 바이너리 유한체 곱셈; 여기서 명령어들의 결과들은 SIMD 데스티네이션 레지스터들에 저장됨; 상기의 명령어들의 실행을 제공함으로써, 추가적 회로, 면적, 또는 전력을 요구하는 지나치거나 과도한 기능 유닛들 없이, 여러 중요한 성능 결정적 애플리케이션들을 위한 상당한 성능 개선들을 지원하기 위해 하드웨어 및/또는 마이크로코드 시퀀스들에서 범용 GF(256) 및/또는 다른 대안적 바이너리 유한체 SIMD 암호용 산술 기능성을 제공할 수 있다는 것을 또한 이해할 것이다.
도 4a는 본 발명의 적어도 일 실시예에 따른 순차적 파이프라인(in-order pipeline) 및 레지스터 리네이밍 단(register renaming stage), 비순차 발행/실행 파이프라인을 예시하는 블록도이다. 도 4b는 본 발명의 적어도 일 실시예에 따라 프로세서에 포함될 순차적 아키텍처 코어(in-order architecture core) 및 레지스터 리네이밍 논리, 비순차적 발행/실행 논리를 예시하는 블록도이다. 도 4a에서 실선 박스는 순차 파이프라인을 나타내는 반면, 점선 박스는 레지스터 개명, 비순차 발행/실행 파이프라인을 나타낸다. 마찬가지로, 도 4b에서 실선 박스는 순차 아키텍처 로직을 나타내는 반면, 점선 박스는 레지스터 개명 로직 및 비순차 발행/실행 로직을 나타낸다.
도 4a에서, 프로세서 파이프라인(400)은 페치 스테이지(402), 길이 디코드 스테이지(404), 디코드 스테이지(406), 할당 스테이지(408), 리네이밍 스테이지(410), 스케줄링(디스패치(dispatch) 또는 발행이라고도 함) 스테이지(412), 레지스터 판독/메모리 판독 스테이지(414), 실행 스테이지(416), 라이트백(write back)/메모리 기입 스테이지(418), 예외 처리 스테이지(422), 및 커밋(commit) 스테이지(424)를 포함한다.
도 4b에서, 화살표들은 2개 이상의 유닛들 간의 결합을 나타내고, 화살표의 방향은 그 유닛들 간의 데이터 플로우의 방향을 나타낸다. 도(4b)는 실행 엔진 유닛(450)에게 결합되는 프론트 엔드 유닛(front end unit)(430)을 포함하는 프로세서 코어(490)를 보여주는데, 실행 엔진 유닛과 프론트 엔드 유닛은 메모리 유닛(470)에게 결합된다.
코어(490)는 RISC(reduced instruction set computing) 코어, CISC(complex instruction set computing) 코어, VLIW(very long instruction word) 코어, 또는 하이브리드 또는 대안 코어 유형일 수 있다. 또 다른 옵션으로서, 코어(490)는, 예를 들어 네트워크 또는 통신 코어, 압축 엔진, 그래픽 코어 등의 특수 목적 코어일 수 있다.
프론트 엔드 유닛(430)은 명령어 캐시 유닛(434)에 결합되는 브랜치 예측 유닛(432)을 포함하고, 명령어 캐시 유닛은 명령어 TLB(translation lookaside buffer)(436)에 결합되고, 명령어 TLB는 명령어 페치 유닛(438)에 결합되고, 명령어 페치 유닛은 디코드 유닛(440)에 결합된다. 디코드 유닛 또는 디코더는 명령어들을 디코딩하고, 출력으로서 하나 이상의 마이크로연산들, 마이크로코드 엔트리 포인트들, 마이크로명령어들, 기타 명령어들, 또는 최초 명령어들로부터 디코딩되거나 다른 식으로 최초 명령어들을 반영하거나 최초 명령어들로부터 도출되는 기타 제어 신호들을 발생한다. 디코더는 다양하게 상이한 메커니즘들을 이용하여 구현될 수 있다. 적절한 메커니즘들의 예들은 룩업 테이블들, 하드웨어 구현들, 프로그램 가능한 로직 어레이(PLA)들, 마이크로코드 판독 전용 메모리(ROM)들 등을 포함하지만 이들로 한정되지 않는다. 명령어 캐시 유닛(434)은 메모리 유닛(470)에서 레벨 2(L2) 캐시 유닛(476)에 또한 결합된다. 디코드 유닛(440)은 실행 엔진 유닛(450) 내의 리네이밍/할당기 유닛(452)에 결합된다.
실행 엔진 유닛(450)은 리타이어먼트(retirement) 유닛(454) 및 하나 이상의 스케줄러 유닛(들)(456)의 세트에 결합되는 리네이밍/할당기 유닛(452)을 포함한다. 스케줄러 유닛(들)(456)은 예약 스테이션들, 중앙 명령어 윈도우 등을 포함한, 임의 개수의 상이한 스케줄러들을 나타낸다. 스케줄러 유닛(들)(456)은 물리적 레지스터 파일 유닛(들)(458)에 결합된다. 각각의 물리적 레지스터 파일(들) 유닛들(458)은 하나 이상의 물리적 등록 파일들을 나타내고, 그것의 상이한 것들이 스칼라 정수, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점, 등과 같은 하나 이상의 상이한 데이터 유형들, 상태(예를 들어, 실행될 다음 명령어의 어드레스인 명령어 포인터) 등을 저장한다. 일반적으로, 물리적 레지스터 파일 유닛(들)(458)은 (예를 들어, 재순서화 버퍼(들) 및 리타이어먼트 레지스터 파일(들)을 이용하여, 미래 파일(들), 이력 버퍼(들), 및 리타이어먼트 레지스터 파일(들)을 이용하여, 레지스터 맵들과 레지스터들의 풀을 이용하여, 등등) 레지스터 리네이밍 및 비순차적 실행이 구현될 수 있는 다양한 방법들을 예시하기 위해 리타이어먼트 유닛(454)에 의해 중첩된다. 일반적으로, 아키텍처 레지스터들은 프로세서의 외부로부터 또는 프로그래머의 조망으로부터 볼 수 있다. 레지스터들은 임의의 알려진 특정 유형의 회로로 제한되지 않는다. 레지스터들의 다양하고 상이한 유형들이, 그들이 본 명세서에서 기술된 바와 같이 데이터를 저장하고 제공할 수 있는 한 적절하다. 적절한 레지스터들의 예들은 전용 물리 레지스터들, 레지스터 리네이밍을 사용하는 동적으로 할당된 물리적 레지스터들, 전용 및 동적으로 할당된 물리적 레지스터들의 조합 등을 포함하지만, 이것들로 한정되지 않는다. 리타이어먼트 유닛(454) 및 물리적 레지스터 파일(들) 유닛(들)(458)이 인 실행 클러스터(들)(460)에 결합된다. 실행 클러스터(들)(460)는 하나 이상의 실행 유닛들(462)의 세트 및 하나 이상의 메모리 액세스 유닛들(464)의 세트를 포함한다. 실행 유닛(462)은 다양한 유형의 데이터(예를 들어, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점)에 대하여 다양한 연산들(예를 들어, 시프트, 가산, 감산, 승산)을 수행할 수 있다. 몇몇 실시예들은 특정 펑션들이나 펑션들의 세트들에 전용인 복수의 실행 유닛들을 포함할 수 있지만, 기타 실시예들은 단 하나의 실행 유닛, 또는 모두가 모든 펑션들을 수행하는 복수의 실행 유닛을 포함할 수 있다. 미리 정해진 실시예들이 데이터/연산들의 미리 정해진 유형들에 대한 별개의 파이프라인들(예를 들어, 스칼라 정수 파이프라인, 스칼라 부동 소수점/패킹된 정수/패킹된 부동 소수점/벡터 정수/벡터 부동 소수점 파이프라인, 및/또는 각각이 그들 자신의 스케줄러 유닛, 물리적 레지스터 파일(들) 유닛, 및/또는 실행 클러스터를 갖는 메모리 액세스 파이프라인, 및 개별 메모리 액세스 파이프라인의 경우에 이 파이프라인의 실행 클러스터가 메모리 액세스 유닛(들)(464)을 갖는 미리 정해진 실시예들이 구현됨)을 생성하기 때문에, 스케줄러 유닛(들)(456), 물리적 레지스터 파일(들) 유닛(들)(458), 및 실행 클러스터(들)(460)는 가능하게는 복수인 것으로 도시된다. 개별 파이프라인들이 사용되는 경우, 이들 파이프라인들 중 하나 이상은 비순차적 발행/실행일 수 있고 나머지는 순차적일 수 있다는 점도 이해해야 한다.
메모리 액세스 유닛(464)의 세트는 메모리 유닛(470)에 결합되고, 메모리 유닛은 레벨 2(L2) 캐시 유닛(476)에 결합되는 데이터 캐시 유닛(474)에 결합되는 데이터 TLB 유닛(472)을 포함한다. 하나의 예시적 실시예에서, 메모리 액세스 유닛(464)은 로드 유닛, 저장 주소 유닛, 및 저장 데이터 유닛을 포함할 수 있고, 이들 각각은 메모리 유닛(470) 내의 데이터 TLB 유닛(472)에 결합된다. L2 캐시 유닛(476)은 하나 이상의 다른 레벨들의 캐시에 및 결국에는 메인 메모리에 결합된다.
예시로서, 예시적 레지스터 리네이밍, 비순차적 발행/실행 코어 아키텍처는 다음과 같이 파이프라인(400)을 구현할 수 있다: 1) 명령어 페치(438)가 페치 및 길이 디코딩 스테이지들(402, 404)을 수행하고; 2) 디코드 유닛(440)은 디코드 스테이지(406)를 수행하고; 3) 리네이밍/할당기 유닛(452)은 할당 스테이지(408) 및 리네이밍 스테이지(410)를 수행하고; 4) 스케줄러 유닛(들)(456)은 스케줄링 스테이지(412)를 수행하고; 5) 물리적 레지스터 파일(들) 유닛(들)(458) 및 메모리 유닛(470)은 레지스터 판독/메모리 판독 스테이지(414)를 수행하고; 실행 클러스터(460)는 실행 스테이지(416)를 수행하고; 6) 메모리 유닛(470) 및 물리적 레지스터 파일(들) 유닛(들)(458)은 라이트 백/메모리 기입 스테이지(418)를 수행하고; 7) 다양한 유닛들은 예외 처리 스테이지(422)에 수반될 수 있고; 그리고 8) 리타이어먼트 유닛(454) 및 물리적 레지스터 파일(들) 유닛(들)(458)은 커밋 스테이지(424)를 수행한다.
코어(490)는 하나 이상의 명령어 세트들((예를 들어, 새로운 버전들에서 부가된 몇몇 확장을 갖는) x86 명령어 세트; 캘리포니아 서니베일의 MIPS 테크놀로지스의 MIPS 명령어 세트; 캘리포니아 서니베일의 ARM 홀딩스의 (NEON 등의 옵션적인 추가의 확장을 갖는) ARM 명령어 세트)을 지원할 수 있다.
코어는 (2 이상의 병렬 세트들의 연산이나 쓰레드들을 실행하는) 멀티스레딩을 지원할 수 있고, 시분할 멀티스레딩(time sliced multithreading), (단일의 물리적 코어가, 물리적 코어가 동시에 멀티스레딩할 수 있는 쓰레드들 각각에 대해 논리적 코어를 제공하는) 동시 멀티스레딩, 또는 이들의 조합(예를 들어, Intel® 하이퍼스레딩 기술에서와 같은 시분할 페칭 및 디코딩과 그 이후의 동시 멀티스레딩)을 포함하는 다양한 방식으로 멀티스레딩을 지원할 수 있다는 점을 이해해야 한다.
레지스터 리네이밍이 비순차적 실행의 정황에서 기술되지만, 레지스터 리네이밍이 순차적 아키텍처에 사용될 수 있다는 것을 이해해야 한다. 프로세서의 예시된 실시예는 또한 개별 명령 및 데이터 캐시 유닛(434/474) 및 공유 L2 캐시 유닛(476)을 포함하지만, 대안의 실시예는 예를 들어 레벨 1(L1) 내부 캐시 또는 다중 레벨들의 내부 캐시 등의 명령 및 데이터에 대한 단일 내부 캐시를 가질 수 있다. 몇몇 실시예들에서, 시스템은 코어 및/또는 프로세서의 외부에 있는 오부 캐시와, 내부 캐시의 조합을 포함할 수 있다. 대안적으로, 모든 캐시는 코어 및/또는 프로세서 외부의 있을 수 있다.
도 5는 본 발명의 실시예들에 따른 통합 메모리 컨트롤러 및 그래픽을 갖는 단일 코어 프로세서 및 멀티코어 프로세서(500)의 블록도이다. 도 5에서의 실선 박스들은 단일의 코어(502A), 시스템 에이전트(510), 및 하나 이상의 버스 컨트롤러 유닛들(516)의 세트를 갖는 프로세서(500)를 예시한 것인 반면, 옵션적 부가인 점선 박스들은 다중 코어(502A-N), 시스템 에이전트 유닛(510) 내의 하나 이상의 통합 메모리 컨트롤러 유닛(들)(514)의 세트, 및 통합 그래픽 논리(508)를 갖는 대안 프로세서(500)를 예시한 것이다.
메모리 계층 구조는 코어들 내의 하나 이상의 레벨들의 캐시, 하나 이상의 공유 캐시 유닛들(506)의 세트, 및 통합 메모리 컨트롤러 유닛들(514)의 세트에 결합되는 외부 메모리(도시 생략)를 포함한다. 공유 캐시 유닛들(506)의 세트는 레벨 2(L 2), 레벨 3(L 3), 레벨 4(L 4), 또는 기타 레벨들의 캐시와 같은 하나 이상의 중간 레벨 캐시들, 최종 레벨 캐시(last level cache: LLC), 및/또는 이들의 조합들을 포함할 수 있다. 일 실시예에서 링 기반 상호 접속 유닛(ring based interconnect unit)(512)이 통합 그래픽 논리(508), 공유 캐시 유닛들(506)의 세트, 및 시스템 에이전트 유닛(510)을 상호 접속시키는 한편, 대안 실시예들은 이러한 유닛들을 상호 접속시키기 위한 임의 수의 공지된 기법들을 이용할 수 있다.
몇몇 실시예들에서, 코어들(502A-N) 중 하나 이상은 멀티스레딩이 가능하다. 시스템 에이전트(510)는 코어들(502A-N)을 조정하고 작동시키는 그런 컴포넌트들을 포함한다. 시스템 에이전트 유닛(510)은, 예를 들어 PCU(power control unit) 및 디스플레이 유닛을 포함할 수 있다. PCU는 코어들(502A-N) 및 통합 그래픽 논리(508)의 전력 상태를 조절하는 데 필요한 논리 및 컴포넌트거나 이것을 포함할 수 있다. 디스플레이 유닛은 하나 이상의 외부 접속되는 디스플레이들을 구동하기 위한 것이다.
코어들(502A-N)은 아키텍처 및/또는 명령어 세트 면에서 동종이거나 이종일 수 있다. 예를 들어, 코어들(502A-N)의 일부는 순차적일 수 있는 반면, 다른 것들은 비순차적이다. 다른 예로서, 코어들(502A-N) 중 2개 이상은 동일 명령어 세트를 실행할 수 있는 반면, 다른 것들은 해당 명령어 세트의 서브세트만 또는 상이한 명령어 세트를 실행할 수 있다.
프로세서는 범용 프로세서, 예컨대 Core™ i3, i5, i7, 2 듀오 및 쿼드, Xeon™, Itanium™, XScale™, 또는 StrongARM™ 프로세서 등일 수 있고, 이들은 캘리포니아, 산타클라라 소재의 인텔사로부터 입수 가능하다. 대안적으로, 프로세서는 다른 회사 예컨대 ARM Holdings, Ltd, MIPS, 등의 것일 수 있다. 프로세서는, 예를 들어 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, 보조 프로세서, 내장된 프로세서, 또는 그와 유사한 것과 같은 특수 목적 프로세서일 수도 있다. 프로세서는 하나 이상의 칩 상에 구현될 수 있다. 프로세서(500)는, 예를 들어 BiCMOS, CMOS, 또는 NMOS 등의 복수의 프로세스 기술들 중 임의의 것을 사용하여 하나 이상의 기판들의 일부가 될 수 있고/또는 이들 기판 상에 구현될 수 있다.
도 6 내지 도 8은 프로세서(500)를 포함하기에 적합한 예시적인 시스템들인 한편, 도 9는 코어들(502) 중 하나 이상을 포함할 수 있는 예시적 시스템 온 칩(system on a chip: SoC)이다. 랩톱들, 데스크톱들, 핸드헬드 PC들, 퍼스널 디지털 어시스턴트들, 엔지니어링 워크스테이션들, 서버들, 네트워크 장치들, 네트워크 허브들, 스위치들, 임베디드 프로세서들, 디지털 신호 프로세서(DSP)들, 그래픽 장치들, 비디오 게임 장치들, 셋톱박스들, 마이크로 컨트롤러들, 휴대 전화들, 휴대용 미디어 플레이어들, 핸드헬드 장치들, 및 다양한 다른 전자 장치들에 대해 이 기술 분야에 알려진 다른 시스템 설계들 및 구성들도 적합하다. 일반적으로, 본원에 개시된 바와 같은 프로세서 및/또는 다른 실행 로직을 통합할 수 있는 매우 다양한 시스템들 또는 전자 장치들이 일반적으로 적합하다.
이제 도 6을 참조하면, 본 발명의 일 실시예에 따른 시스템(600)의 블록도가 도시되어 있다. 시스템(600)은 그래픽 메모리 컨트롤러 허브(graphics memory controller hub: GMCH)(620)에 결합되는 하나 이상의 프로세서들(610, 615)을 포함할 수 있다. 부가적 프로세서들(615)의 옵션적 속성이 도 6에서 파선들로 표기된다.
각각의 프로세서(610, 615)는 프로세서(500)의 어떤 버전일 수 있다. 그렇지만, 유의할 점은 통합 그래픽 논리 및 통합 메모리 제어 유닛들이 프로세서들(610, 615)에 존재하지 않을 가능성도 있다는 것이다. 도 6은 GMCH(620)가, 예를 들어 DRAM(dynamic random access memory)일 수 있는 메모리(640)에 결합될 수 있다는 것을 예시한다. DRAM은 적어도 일 실시예에서 비휘발성 캐시와 연관될 수 있다.
GMCH(620)는 칩셋, 또는 칩셋의 일부분일 수 있다. GMCH(620)는 프로세서(들)(610, 615)와 통신하고 또한 프로세서(들)(610, 615)와 메모리(640) 간의 상호 작용을 제어할 수 있다. GMCH(620)는 또한 프로세서(들)(610, 615)와 시스템(600)의 기타 요소들 간의 가속 버스 인터페이스(accelerated bus interface)로서 기능할 수 있다. 적어도 일 실시예에서, GMCH(620)는 FSB(frontside bus)(695)와 같은 멀티 드롭 버스(multi-drop bus)를 통해 프로세서(들)(610, 615)와 통신한다.
더욱이, GMCH(620)는(평판 디스플레이와 같은) 디스플레이(645)에 결합된다. GMCH(620)는 통합 그래픽 가속기를 포함할 수 있다. GMCH(620)는 다양한 주변 장치들을 시스템(600)에 결합시키는 데 사용될 수 있는 입력/출력(I/O) 컨트롤러 허브(ICH)(650)에 결합된다. 다른 주변 장치(670)와 함께, ICH(650)에 결합되는 개별 그래픽 장치일 수 있는 외부 그래픽 장치(660)가, 예를 들어 도 6의 실시예에 도시되어 있다.
대안적으로서, 부가의 또는 상이한 프로세서들이 또한 시스템(600)에 존재할 수 있다. 예를 들어, 부가적 프로세서(들)(615)는 프로세서(610)와 동일한 부가적 프로세서(들), 프로세서(610)에 대해 이종이거나 비대칭인 부가적 프로세서(들), 가속기[예컨대, 그래픽 가속기 또는 DSP(digital signal processing) 유닛 등], FPGA(field programmable gate array)들, 또는 임의의 기타 프로세서를 포함할 수 있다. 아키텍처, 마이크로 아키텍처, 열적, 전력 소비 특성 등을 비롯한 장점 양태(metric of merit)의 범위 면에서 물리 리소스들(610, 615) 간에 다양한 차이점이 있을 수 있다. 이들 차이점은 사실상 프로세서들(610, 615) 중의 비대칭 및 이종성(heterogeneity)으로서 자신들을 내보일 수 있다. 적어도 일 실시예에서, 다양한 프로세서들(610, 615)이 동일한 다이 패키지에 상주할 수 있다.
이제 도 7을 참조하면, 본 발명의 일 실시예에 따른 제2 시스템(700)의 블록도가 도시되어 있다. 도 7에 도시된 바와 같이, 멀티프로세서 시스템(700)은 점대점(point-to-point) 인터커넥트 시스템이고, 점대점 인터커넥트(750)를 통해 연결된 제1 프로세서(770) 및 제2 프로세서(780)를 포함한다. 각각의 프로세서들(770, 780)은 프로세서들(610, 615) 중 하나 이상으로서의 프로세서(500)의 어떤 버전일 수 있다.
단지 2개의 프로세서(770 780)를 갖는 것으로 도시되지만, 본 발명의 범위는 이것에만 한정되지는 않는다는 것을 이해해야 한다. 기타 실시예들에서, 하나 이상의 부가적 프로세서들이 주어진 프로세서에 존재할 수 있다.
프로세서들(770, 780)은 제각기 통합 메모리 컨트롤러 유닛들(772, 782)을 포함하는 것으로 도시된다. 프로세서(770)는 또한 그 버스 컨트롤러 유닛들의 일부로서 포인트 투 포인트(P-P) 인터페이스들(776, 778)을 포함하고; 마찬가지로, 제2 프로세서(780)는 P-P 인터페이스들(786, 788)을 포함한다. 프로세서들(770, 780)은 P-P 인터페이스 회로들(778, 788)을 이용하여 포인트 투 포인트(P-P) 인터페이스(750)를 통해 정보를 교환할 수 있다. 도 7에 도시된 것처럼, IMC들(772, 782)은 프로세서들을 제각기 메모리들, 즉 메모리(732)와 메모리(734)에 결합하는데, 이 메모리들은 제각기 프로세서들에 지역적으로 소속되는 메인 메모리의 일부분들일 수 있다.
프로세서들(770, 780)은 각각 포인트 투 포인트 인터페이스 회로들(776, 794, 786, 798)을 이용하여 개개의 P-P 인터페이스들(752, 754)을 통해 칩셋(790)과 정보를 교환할 수 있다. 칩셋(790)은 또한 고성능 그래픽 인터페이스(739)를 통해 고성능 그래픽 회로(738)와 정보를 교환할 수 있다.
공유된 캐시(도시되지 않음)는 어느 한 프로세서에 포함되거나, 양자 모두의 프로세서의 외부에 있지만, 여전히 P-P 상호접속을 통해 프로세서들과 접속될 수 있어서, 프로세서가 저 전력 모드에 놓이는 경우 어느 한쪽 또는 양자 모두의 프로세서의 로컬 캐시 정보가 공유된 캐시에 저장될 수 있다.
칩셋(790)은 인터페이스(796)를 통해 제1 버스(716)에 결합될 수 있다. 일 실시예에서, 제1 버스(716)는 PCI(peripheral component interconnect) 버스, 또는 PCI 익스프레스 버스 또는 또 다른 3세대 I/O 상호 접속 버스와 같은 버스일 수 있지만, 본 발명의 범위는 이것에만 한정되지는 않는다.
도 7에 도시된 바와 같이, 각종 I/O 장치들(714)은, 제1 버스(716)를 제2 버스(720)에 연결하는 버스 브리지(718)와 함께, 제1 버스(716)에 연결될 수 있다. 일 실시예에서, 제2 버스(720)는 LPC(low pin count) 버스일 수 있다. 일 실시예에서, 예를 들어 키보드 및/또는 마우스(722), 통신 장치들(727) 및 명령어들/코드 및 데이터(730)를 포함할 수 있는 디스크 드라이브 또는 다른 대용량 저장 디바이스와 같은 저장 디바이스 유닛(728)을 포함하는 다양한 장치들이 제2 버스(720)에 결합될 수 있다. 또한, 오디오 I/O(724)가 제2 버스(720)에 연결될 수 있다. 다른 구조들도 가능하다는 점에 유의한다. 예를 들어, 도 7의 점대점 구조 대신에, 시스템은 멀티 드롭 버스 또는 다른 그러한 구조를 구현할 수 있다.
이제 도 8을 참조하면, 본 발명의 일 실시예에 따른 제3 시스템(800)의 블록도가 도시되어 있다. 도 7과 도 8의 동일 요소는 동일한 참조 부호를 유지하고, 도 7의 특정 양태들은 도 8의 다른 면들을 모호하게 하는 것을 회피하기 위해 도 8에서 생략되었다.
도 8은 프로세서(870, 880)가, 제각기, 통합 메모리 및 I/O 제어 논리("CL")(872, 882)를 포함할 수 있다는 것을 예시한다. 적어도 일 실시예에서, CL(872, 882)은 도 5 및 도 7과 관련하여 상기에서 기술된 것과 같은 통합된 메모리 컨트롤러 유닛들을 포함할 수 있다. 또한, CL(872, 882)은 또한 I/O 제어 로직을 포함할 수 있다. 도 8은 메모리들(832, 834)이 CL(872, 882)에 결합되어 있을 뿐만 아니라 I/O 장치(814)가 또한 제어 논리(872, 882)에 결합되어 있는 것을 예시한다. 레거시 I/O 장치들(815)은 칩셋(890)에 결합되어 있다.
이제 도 9를 참조하면, 본 발명의 실시예에 따른 SoC(900)의 블록도가 도시되어 있다. 도 5에 있는 유사한 요소들은 동일한 참조 부호를 갖는다. 또한, 점선 박스는 더욱 진보된 SoC들에 관한 옵션적 특징들이다. 도 9에서, 상호접속부 유닛(들)(902)은: 하나 이상의 코어들(502A-N)의 세트 및 공유 캐시 유닛(들)(506)을 포함하는 애플리케이션프로세서(910); 시스템 에이전트 유닛(510); 버스 컨트롤러 유닛(들)(516); 통합 메모리 컨트롤러 유닛(들)(514); 통합 그래픽 로직(508), 스틸 및/또는 비디오 카메라 기능성을 제공하기 위한 이미지 프로세서(924), 하드웨어 오디오 가속을 제공하기 위한 오디오 프로세서(926), 및 비디오 인코드/디코드 가속을 제공하기 위한 비디오 프로세서(928)를 포함할 수 있는 하나 이상의 미디어 프로세서들(920)의 세트; SRAM(static random access memory) 유닛(930); DMA(direct memory access) 유닛(932); 및 하나 이상의 외부 디스플레이들에 결합하기 위한 디스플레이 유닛(940)에 결합되어 있다.
도 10은 일 실시예에 따라 적어도 하나의 명령어를 수행할 수 있는, 중앙 프로세싱 유닛(CPU) 및 그래픽 프로세싱 유닛(GPU)을 포함하는 프로세서를 예시한다. 일 실시예에서, 적어도 일 실시예에 따른 연산들을 수행하기 위한 명령어는 CPU에 의해 수행될 수 있다. 다른 실시예에서, 명령어는 GPU에 의해 수행될 수 있다. 또 다른 실시예에서, 명령어는 GPU 및 CPU에 의해 수행되는 연산들의 조합을 통해 수행될 수 있다. 일 실시예에서, 예를 들어, 일 실시예에 따른 명령어는 GPU상의 실행을 위해 수신 및 디코딩될 수 있다. 그러나, 디코딩된 명령어 내의 하나 이상의 연산들은 CPU에 의해 수행될 수 있고, 그 결과는 명령어의 최종 리타이어먼트를 위해 GPU에 반환될 수 있다. 역으로, 몇몇 실시예들에서, CPU가 1차 프로세서로서 작용할 수 있고 GPU가 보조 프로세서로서 작용할 수 있다.
몇몇 실시예들에서, 고도의 병렬 스루풋 프로세서들로부터 혜택을 받는 명령어들은 GPU에 의해 수행될 수 있는 반면, 더 다단으로 파이프라인화된 아키텍처로부터 혜택을 받는 프로세서들의 성능으로부터 혜택을 받는 명령어는 CPU에 의해 수행될 수 있다. 예를 들어, 그래픽, 과학 애플리케이션, 재무 애플리케이션, 및 기타의 병렬 작업부하들은 GPU의 성능으로부터 혜택을 받을 수 있고, 그에 따라 실행될 수 있는 반면, 운영 체제 커널 또는 애플리케이션 코드와 같은 더 순차적인 애플리케이션들은 CPU에 더 적합할 수 있다.
도 10에서, 프로세서(1000)는 CPU(1005), GPU(1010), 영상 프로세서(1015), 비디오 프로세서(1020), USB 제어기(1025), UART 제어기(1030), SPI/SDIO 제어기(1035), 디스플레이 장치(1040), HDMI(High-Definition Multimedia Interface) 제어기(1045), MIPI 제어기(1050), 플래시 메모리 컨트롤러(1055), DDR(dual data rate) 제어기(1060), 보안 엔진(1065), 및 I2S/I2C(Integrated Interchip Sound/Inter-Integrated Circuit) 인터페이스(1070)를 포함한다. 더 많은(CPU 또는 GPU)와 기타의 주변장치 인터페이스 컨트롤러들을 포함한, 기타의 로직 및 회로들이 도 10의 프로세서에 포함될 수 있다.
적어도 일 실시예의 하나 이상의 양태는 기계에 의해 판독될 때 기계가 여기에 설명되는 기술들을 수행하기 위한 논리를 형성하게 하는, 프로세서 내의 다양한 논리를 나타내는 기계 판독 가능 매체 상에 저장된 표현 데이터에 의해 구현될 수 있다. "IP 코어들"이라고 알려진 이러한 대표들은, 유형의 기계 판독 가능 매체("테이프")상에 저장될 수 있으며, 논리 또는 프로세서를 실제로 만드는 제조 기계 내에 로딩하기 위해 다양한 고객이나 제조 설비에 공급될 수 있다. 예를 들어, ARM Holdings, Ltd.에 의해 개발된 Cortex™ 계열의 프로세서들 및 중국 과학원의 ICT(Institute of Computing Technology)에 의해 개발된 Loongson IP 코어들과 같은 IP 코어들이 텍사스 인스트루먼트, 퀄컴, 애플, 또는 삼성 등의 다양한 고객 또는 실시권자에게 사용 허가되거나 판매될 수 있고, 이들 고객 또는 실시권자에 의해 생산되는 프로세서들에 구현될 수 있다.
도 11은 일 실시예에 따른 IP 코어들의 개발을 예시하는 블록도를 도시한 것이다. 저장 디바이스(1130)는 시뮬레이션 소프트웨어(1120) 및/또는 하드웨어 또는 소프트웨어 모델(1110)을 포함한다. 일 실시예에서, IP 코어 설계를 나타내는 데이터가 메모리(1140)(예컨대, 하드 디스크), 유선 연결(예컨대, 인터넷)(1150) 또는 무선 연결(1160)을 통해 저장 디바이스(1130)에게 제공될 수 있다. 시뮬레이션 도구 및 모델에 의해 발생되는 IP 코어 정보는 이후 IP 코어가 적어도 일 실시예에 따라 적어도 하나의 명령어를 수행하기 위해 제3 자에 의해 제조될 수 있는 제조 시설에게 전송될 수 있다.
몇몇 실시예들에서, 하나 이상의 명령어들은 제1 유형 또는 아키텍처(예컨대, x86)에 대응할 수 있고 또한 상이한 유형 또는 아키텍처(예컨대, ARM)의 프로세서상에서 변역되거나 에뮬레이팅될 수 있다. 일 실시예에 따른 명령어는, 따라서, ARM, x86, MIPS, GPU, 또는 기타 프로세서 유형 또는 아키텍처를 포함하는 임의의 프로세서 또는 프로세서 유형상에서 수행될 수 있다.
도 12는 일 실시예에 따라, 제1 유형의 명령어가 상이한 유형의 프로세서에 의해 에뮬레이트되는 방법을 예시한다. 도 12에서, 프로그램(1205)은 일 실시예에 따른 명령어와 동일한 또는 실질적으로 동일한 기능을 수행할 수 있는 어떤 명령어들을 포함한다. 그러나, 프로그램(1205)의 명령어들은 프로세서(1215)와 상이하거나 호환되지 않는 유형 및/또는 포맷을 가질 수 있고, 이는 프로그램(1205)에서의 이 유형의 명령어들이 프로세서(1215)에 의해 선천적으로 실행되지 않을 수도 있다는 것을 의미한다. 그렇지만, 에뮬레이션 논리(1210)의 도움으로, 프로그램(1205)의 명령어들은 프로세서(1215)에 의해 선천적으로 실행될 수 있는 명령어들로 번역된다. 일 실시예에서, 에뮬레이션 논리는 하드웨어로 구현된다. 또 다른 실시예에서, 에뮬레이션 논리는 프로그램(1205)에서의 이 유형의 명령어들을 프로세서(1215)에 의해 선천적으로 실행 가능한 유형으로 번역하는 소프트웨어를 포함하는 유형의(tangible) 기계 판독 가능 매체에 구현된다. 또 다른 실시예들에서, 에뮬레이션 논리는 고정 기능 또는 프로그램가능 하드웨어 및 유형의(tangible) 기계 판독 가능 매체상에 저장되는 프로그램의 조합이다. 일 실시예에서, 프로세서는 에뮬레이션 논리를 포함하는 반면, 기타 실시예들에서 에뮬레이션 논리는 프로세서의 외부에 존재하고 제3자에 의해 제공된다. 일 실시예에서, 프로세서는 프로세서에 포함되거나 그와 연관되는 마이크로코드 또는 펌웨어를 실행함으로써 소프트웨어를 포함하는 유형의(tangible) 기계 판독 가능 매체에 구현되는 에뮬레이션 논리를 로딩할 수 있다.
도 13은 본 발명의 실시예들에 따라 소스 명령어 세트에서의 이진 명령어들을 타깃 명령어 세트에서의 이진 명령어들로 변환하기 위해 소프트웨어 명령어 변환기를 사용하는 것을 대비하는 블록도이다. 도시된 실시예에서, 명령어 변환기는 소프트웨어 명령어 변환기이지만, 대안적으로 명령어 변환기가 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 다양한 조합들로 구현될 수 있다. 도 13은 적어도 하나의 x86 명령어 세트 코어를 구비한 프로세서(1316)에 의해 선천적으로 실행될 수 있는 x86 바이너리 코드(1306)를 발생하기 위해 고급언어(1302)로 된 프로그램이 x86 컴파일러(1304)를 사용하여 컴파일링될 수 있다는 것을 보여준다. 적어도 하나의 x86 명령어 세트 코어를 구비한 프로세서(1316)는, 적어도 하나의 x86 명령어 세트 코어를 구비한 Intel 프로세서와 실질적으로 동일한 결과를 달성하기 위해, (1) Intel x86 명령어 세트 코어의 명령어 세트의 상당 부분 또는 (2) 적어도 하나의 x86 명령어 세트 코어를 구비한 Intel 프로세서상에서 실행하는 것을 목표로 하는 애플리케이션 또는 기타 소프트웨어의 오브젝트 코드 버전들을 호환 가능하게 실행하거나 다른 방식으로 처리함으로써, 적어도 하나의 x86 명령어 세트 코어를 구비한 Intel 프로세서와 실질적으로 동일한 기능을 수행할 수 있는 임의의 프로세서를 나타낸다. x86 컴파일러(1304)는, 부가적 연계(linkage) 처리에 의해 또는 부가적 연계 처리 없이, 적어도 하나의 x86 명령어 세트 코어(1316)를 구비한 프로세서상에서 실행될 수 있는 x86 이진 코드(1306)(예컨대, 오브젝트 코드)를 발생한도록 동작 가능한 컴파일러를 나타낸다. 유사하게, 도 13은 적어도 하나의 x86 명령어 세트 코어를 구비하지 않은 프로세서(1314)(예컨대, 캘리포니아주 서니베일 소재의(MIPS Technologies)의 MIPS 명령어 세트를 실행하는 및/또는 캘리포니아주 서니베일 소재의(ARM Holdings)의 ARM 명령어 세트를 실행하는 코어들을 구비한 프로세서)에 의해 선천적으로 실행될 수 있는 대안 명령어 세트 이진 코드(1310)를 발생하기 위해 고급 언어(1302)로 된 프로그램이 대안 명령어 세트 컴파일러(1308)를 사용하여 컴파일링될 수 있다는 것을 보여준다. 명령어 변환기(1312)는 x86 이진 코드(1306)를 x86 명령어 세트 코어를 구비하지 않은 프로세서(1314)에 의해 선천적으로 실행될 수 있는 코드로 변환하는 데 사용된다. 이 변환된 코드가 대안 명령어 세트 이진 코드(1310)와 동일할 것 같지는 않은데, 그 이유는 이것을 할 수 있는 명령어 변환기는 만들기에 어렵기 때문이다; 그러나 변환된 코드는 일반적 연산을 달성할 것이고 대안 명령어 세트로부터의 명령어들로 구성될 것이다. 이와 같이, 명령어 변환기(1312)는, 에뮬레이션, 시뮬레이션 또는 임의의 다른 프로세스를 통해, x86 명령어 세트 프로세서 또는 코어를 구비하지 않은 프로세서 또는 기타 전자 장치가 x86 이진 코드(1306)를 실행하도록 허용하는 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 조합을 나타낸다.
도 14는 고급 암호화 표준(AES) 암호화/암호해독 표준을 효율적으로 구현하기 위한 프로세스(1401)의 일 실시예의 흐름도를 도시한다. 프로세스(1401) 및 본 명세서에 개시된 다른 프로세스들은 전용 하드웨어, 또는 범용 머신에 의해 또는 특수 목적 머신에 의해 또는 이들의 조합에 의해 실행 가능한 소프트웨어 또는 펌웨어 연산 코드들을 포함할 수 있는 처리 블럭들에 의해 수행된다. 일 실시예에서 복합체 GF((24)2)가 AES 역-열들-혼합 변환을 위해, 기약 다항식 x4 + x2 + x + 1 및 x2 + 2x + 0xE와 함께 사용될 수 있다.
처리 블럭(1411)에서, 16개 바이트 값들을 포함하는 128 비트 입력 블럭이 라운드 키와 논리적으로 배타적 논리합 연산된다(XORed). 처리 블럭(1412)에서, 프로세스가 암호화 중인지 - 이 경우 처리가 포인트(1418)로부터 계속함 -, 또는 프로세스가 암호해독 중인지 - 이 경우 처리가 처리 블럭(1413)에서 재개함 -가 판정된다.
처리 블럭(1413)에서, 체 변환 회로는 각각의 16 바이트 값들 각각을 GF(256)의 대응하는 다항식 표현으로부터 복합체 GF((24)2)의 다른 대응하는 다항식 표현으로 각각 변환하기 위해 사용된다. 처리 블럭(1413)의 일 실시예에서, GF(256)의 다항식 표현 [a7, a6, a5, a4, a3, a2, a1, a0]은 각각의 바이트 값을 다음과 같이 일련의 XOR들에 의해 구현될 수 있는 8 비트 x 8 비트 변환 행렬과 곱함으로써 복합체 GF((24)2)의 대응하는 다항식 표현 [b7, b6, b5, b4, b3, b2, b1, b0]로 변환될 수 있다.
이 시점에서 16 바이트들은 4 행을 갖고 4 열을 갖는 바이트들의 4x4 블럭으로 볼 수 있다. 처리 블럭(1414)에서 현재 라운드가 마지막/특수 라운드인지 판정되고, 이 경우에 역 열 혼합은 수행되지 않으며, 또는 그렇지 않다면 처리 블럭(1415)에서 대응하는 GF((24)2)에서의 변환된 다항식 표현을 얻기 위해 16 바이트 값들의 GF((24)2)에서의 역-열들-혼합 변환을 계산하기 위해 역-열들-혼합 회로가 사용된다. 일 실시예에서, 16 바이트 입력값들의 GF((24)2)에서의 역-열들-혼합 변환은 다음과 같이 수행될 수 있다:
제1 스테이지에서, 각각의 결과에 대한 표현에서 행렬 상수들과의 곱셈들을 수행하기 위해 필요한 고유 항들을 계산하고, 각각의 결과를 생성하기 위해 고유 항들을 합산함으로써 GF((24)2)의 [a3, a2, a1, a0, b3, b2, b1, b0]에 행렬 곱셈이 수행될 수 있다는 것을 이해할 것이다. 예를 들어, 상기의 행렬 곱셈을 계산하기 위해 필요한 고유항들은, 니블 [a3, a2, a1, a0]로부터,
이다.
상기의 행렬 곱셈을 계산하기 위해 필요한 고유항들은, 니블 [b3, b2, b1, b0]로부터,
이다.
처리 블럭(1414)에서 판정된 것의 임의의 경우에, 처리 블럭(1416)에서 행들의 하드-와이어드 치환(permutation)이 역 행 혼합 변환에 대응하는 16 바이트 값들에 수행된다. 처리 블럭(1417)에서, 제2 체 변환 회로는 GF((24)2)에서의 각각의 대응하는 변환된 다항식 표현을 변환하기 위해, 그리고 GF((24)2)와는 다른 유한체에서의 제3의 대응하는 다항식 표현을 각각 생성하도록 역 아파인 변환을 적용하기 위해 이용된다. 프로세스(1401)의 일 실시예에서 GF((24)2)와는 다른 그 새로운 유한체는 복합체 GF((22)4)이다. 이 실시예는 도 2와 관련하여 하기에서 더 상세히 기술된다. 프로세스(1401)의 대안 실시예에서 그 새로운 유한체는 원래체(256)이다. 이러한 실시예들은 도 3a 및 도 3b와 관련하여 하기에서 더 상세히 기술된다.
포인트(1418)로부터 계속해서, 16 바이트 값들의 각각의 제3 대응하는 다항식 표현들 각각에 대해, GF((24)2)와는 다른 그 새로운 유한체에서의 대응하는 곱의 역원 다항식 표현을 계산하기 위해, 곱의 역원 회로가 처리 블럭(120)에서 사용된다. 처리 블럭(1421)에서 프로세스가 암호해독 중인지 판정되는데, 이 경우에는 라운드 처리가 완료되고 처리 블럭(1426)에서 결과를 출력하거나, 또는 프로세스가 암호화 중이면, 이 경우에는 처리 블럭(1422)에서 처리가 재개한다.
처리 블럭(1422)에서, GF((24)2)와는 다른 그 새로운 유한체에서의 변환된 대응하는 다항식 표현을 각각 생성하기 위해, 16개 바이트 값들의 각각의 대응하는 곱의 역원 다항식 표현에 어파인 변환을 적용하기 위한 회로가 사용된다. 그 새로운 유한체가 원래체 GF(256)가 아니면, 각각의 대응하는 변환된 다항식 표현을 원래체 GF(256)로 다시 변환하기 위해, 블럭(1422)에서 다른 체 변환이 회로와 결합될 수 있다. 그러므로, 프로세스(1401)의 나머지에 대한 다항식 표현이 원래체 GF(256)에 있게 된다고 가정될 수 있다.
처리 블럭(1423)에서 행들의 하드-와이어드 치환은 순방향 행 혼합 변환에 대응하는 16 바이트 값들에 대해 수행된다. 처리 블럭(1424)에서, 현재 라운드가 마지막/특수 라운드인지 판정되고, 이 경우에는 열 혼합이 수행되지 않으며, 또는 그렇지 않다면 처리 블럭(1425)에서 GF(256)에서의 대응하는 변환된 다항식 표현들을 구하기 위해 16 바이트 값들의 GF(256)에서의 순방향-열들-혼합 변환을 계산하기 위해 순방향-열들-혼합 회로가 사용된다. GF(256)에서의 순방향-열들-혼합 변환에서 계수들이 비교적 작기 때문에, 처리 블럭(1425)에서 대안적인 체 표현이 사용된다는 것을 이해할 것이다. 마침내, 프로세스(1401)의 라운드 처리가 완료되고, 처리 블럭(1426)에서 16 바이트 결과가 출력된다.
도 15는 AES S-박스의 곱의 역원을 효율적으로 구현하기 위해 프로세스(1501)의 일 실시예의 흐름도를 도시한다. 하기에 예시된 일 실시예에서, 복합체 GF((22)4)는 S-박스 변환을 위해 기약 다항식 x4 + x3 + x2 + 2와 함께 사용될 수 있다.
프로세스(1401)의 포인트(1418)로부터 계속하여, 처리 블럭(1518)에서, 프로세스가 암호화 중인지 판정되며, 이 경우에는 처리가 처리 블럭(1519)에서 계속한다. 그렇지 않고 프로세스가 암호해독 중이라면, 체 변환은 이미 처리 블럭(1417)에서 수행되었고, 16 바이트 값들의 제3의 대응하는 다항식 표현들이 복합체 GF((22)4)에 있게 된다. 처리 블럭(1417)의 일 실시예에서, 역 어파인 변환이 적용될 수 있고, 복합체 GF((24)2)에서의 다항식 표현 [a7, a6, a5, a4, a3, a2, a1, a0]은, 각각의 바이트 값과 8 비트 x 8 비트 변환 행렬의 곱셈, 및 어떤 상수들의 XOR들(즉, 비트 방식으로 반전들)에 의해, 복합체 GF((22)4)에서의 대응하는 다항식 표현 [b7, b6, b5, b4, b3, b2, b1, b0]로 변환될 수 있고, 이것은 다음과 같은 일련의 XOR들에 의해 구현될 수 있다.
처리 블럭(1519)에서, 체 변환은 암호화 프로세스를 위해 필요하고, 16 바이트 값들 각각을 GF(256)에서의 대응하는 다항식 표현으로부터 복합체 GF((22)4)에서의 대응하는 다항식 표현으로 각각 변환하기 위해 체 변환 회로가 사용된다. 처리 블럭(1519)의 일 실시예에서, GF(256)에서의 다항식 표현 [a7, a6, a5, a4, a3, a2, a1, a0]은, 각각의 바이트 값과 8 비트 x 8 비트 변환 행렬의 곱셈에 의해, 복합체 GF((22)4)에서의 대응하는 다항식 표현 [b7, b6, b5, b4, b3, b2, b1, b0]로 변환될 수 있으며, 이는 다음과 같은 일련의 XOR들에 의해 구현될 수 있다.
처리 블럭(1520)에서, 반전 회로는 16 바이트 값들의 GF((22)4)에서의 다항식 표현들 각각에 대해, GF((22)4)에서의 곱의 역원 다항식 표현들 각각 계산하기 위해 사용된다. 일 실시예에서, 복합체 GF((22)4)에서의 다항식 표현에 대응하는 입력 [a, b, c, d]와, 곱의 역원 [A, B, C, D]는 다음과 같이 관련된다:
여기서 
과 'ㆍ'는 GF(22) 덧셈들 및 곱셈들을 각각 의미한다.
해는 다음과 같다: 
이고, 행렬식(determinant) Δ는 다음에 의해 주어지고:
그리고 행렬식들 Δa, Δb, Δc, 및 Δd는 Δ의 제1, 제2, 제3, 및 제4 열들을 {0, 0, 0, 1}로 각각 대체함으로써 Δ로부터 유래한다. 다시, 그러한 계산들은 GF(22)에서, 행렬식 계산을 확장하고, 하드웨어로 고유 항들을 계산하고, - 예컨대 a2, b2, a3, 3ㆍb2 등 및 필요한 항들의 고유 합들 -, 그 후 필요한 결과들을 생성하기 위해 특정 항 조합들을 합산함으로써, 실시될 수 있다는 것을 이해할 것이다.
처리 블럭(1521)에서, 프로세스가 암호해독 중인지 판정되고, 이 경우에 처리는 처리 블럭(1522)에서 계속한다. 처리 블럭(1522)에서, 다른 체 변환 회로가 16 바이트 값들 각각을 복합체 GF((22)4)에서의 대응하는 다항식 표현으로부터 GF(256)에서의 대응하는 다항식 표현으로 각각 변환하기 위해 사용된다. 처리 블럭(1522)의 일 실시예에서, 복합체 GF((22)4)에서의 다항식 표현 [a7, a6, a5, a4, a3, a2, a1, a0]은, 각각의 바이트 값과 8 비트 x 8 비트 변환 행렬의 곱셈에 의해, 복합체 GF(256)에서의 대응하는 다항식 표현 [b7, b6, b5, b4, b3, b2, b1, b0]으로 변환될 수 있으며, 이는 다음과 같은 일련의 XOR들에 의해 구현될 수 있다.
그렇지 않고 프로세스가 암호화 중이라면, 처리는 프로세스(1401)의 처리 블럭(1421)으로 진행한다. 프로세스(1401)의 처리 블럭(1422)에 관해 설명된 바와 같이, 처리 블럭(1422)에서 16 바이트들에 어파인 변환을 적용하기 위해 사용된 회로는, 16 바이트 값들을 GF((22)4)에서의 다항식 표현들로부터 GF(256)에서의 대응하는 다항식 표현들로 변환하기 위한 이 실시예의 체 변환 회로와 결합될 수 있다. 처리 블럭(1422)의 일 실시예에서, 어파인 변환이 적용될 수 있고, 복합체 GF((22)4)에서의 다항식 표현 [a7, a6, a5, a4, a3, a2, a1, a0]은, 각각의 바이트 값과 8 비트 x 8 비트 변환 행렬의 곱셈, 및 어떤 상수들과의 XOR들(즉, 비트 방식으로 반전들)에 의해, GF(256)에서의 대응하는 다항식 표현 [b7, b6, b5, b4, b3, b2, b1, b0]으로 변환될 수 있으며, 이는 다음과 같은 일련의 XOR들에 의해 구현될 수 있다.
도 16a는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위해 어파인 변환에 대한 어파인 맵 명령어의 실행을 위한 장치(1601)의 일 실시예의 도해를 나타낸다. 어떤 실시예들에서, 장치(1601)는 16회 복제될 수 있고, 각각의 장치(1601)는 16 바이트 값들을 포함하는 128 비트 블럭에 어파인 변환을 효율적으로 구현하는 하드웨어 처리 블럭들을 포함하며, 각각의 바이트는 GF(256)에서의 다항식 표현을 갖는다. 어파인 맵 명령어(또는 마이크로-명령어)의 다른 실시예들에서, 요소 크기가 또한 특정될 수 있으며, 그리고/또는 128 비트 블럭 또는 256 비트 블럭 또는 512 비트 블럭 등에 어파인 변환을 구현하기 위해 장치(1601)의 복제 횟수가 선택될 수 있다. 장치(1601)의 실시예들은 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위해 어파인 맵 명령어의 실행을 위한 파이프라인(400)(예를 들어, 실행 스테이지(416))의 일부 또는 코어(490)(예를 들어, 실행 유닛(들)(462))의 일부일 수 있다. 장치(1601)의 실시예들은 GF(256)에서의 어파인 변환에 대한 명령어를 디코딩하기 위해 디코드 스테이지(예를 들어, 디코드(406)) 또는 디코더(예를 들어, 디코드 유닛(440))와 결합될 수 있다. 어떤 실시예들에서, 어파인 맵 명령어는 마이크로-명령어들(또는 마이크로 연산들, 마이크로 op들 또는 uop들)에 의해 구현될 수 있다 -- 예를 들어, 유한체 벡터 덧셈(XOR) 마이크로-명령어가 뒤따르는 유한체 행렬-벡터 곱셈 마이크로-명령어들.
예를 들어, 장치(1601)의 실시예들은 가변적 복수의 m 가변 크기의 데이터 성분들의 값들을 저장하기 위해 가변적 복수의 m 가변 크기의 데이터 필드들을 포함하는 SIMD 벡터 레지스터들(예를 들어, 물리적 레지스터 파일들 유닛(들)(458))과 결합될 수 있다. 범용 GF(256) SIMD 어파인 변환 기능성을 제공하기 위해 어파인 맵 명령어의 어떤 실시예들은 요소들(1612)의 소스 데이터 피연산자 세트, 변환 행렬(1610) 피연산자, 및 변환 벡터(1614) 피연산자를 특정한다. 디코딩된 어파인 맵 명령어에 응답하여, 하나 이상의 실행 유닛들(예를 들어, 실행 유닛(들)(462))은 처리 블럭(1602)의 GF(256) 바이트 곱셈기 어레이의 여덟 개의 비트방식 AND들(1627-1620)을 통해 (예를 들어, 16 바이트 요소들의 128 비트 블럭에서) 소스 데이터 피연산자 세트의 각각의 요소(1612)에 변환 행렬(1610) 피연산자를 적용하고, 변환 벡터(1614) 피연산자를 처리 블럭(1603)의 GF(256) 비트 덧셈기 어레이의 여덟 개의 9-입력 XOR들(1637-1630)을 통해 소스 데이터 피연산자 세트의 각각의 변환된 요소에 적용함으로써, SIMD 어파인 변환을 수행한다. 어파인 맵 명령어의 소스 데이터 피연산자 세트의 각각의 요소(예를 들어, 1612)에 대한 어파인 변환된 결과 요소(1618)는 SIMD 데스티네이션 레지스터에 (예를 들어, 물리적 레지스터 파일들 유닛(들)(458)에) 저장된다.
도 16b는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위해 결과의 곱의 역원 계산이 뒤따르는 어파인 변환에 대한 어파인 역 명령어의 실행을 위한 장치(1605)의 일 실시예의 도해를 나타낸다. 장치(1605)의 실시예들은 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위해 어파인 역 명령어의 실행을 위한 파이프라인(400)(예를 들어, 실행 스테이지(416))의 일부 또는 코어(490)(예를 들어, 실행 유닛(들)(462))의 일부일 수 있다. 장치(1605)의 실시예들은 GF(256)에서의 어파인 변환 및 역에 대한 명령어를 디코딩하기 위해 디코드 스테이지(예를 들어, 디코드(406)) 또는 디코더(예를 들어, 디코드 유닛(440))와 결합될 수 있다. 어떤 실시예들에서, 어파인 역 명령어는 마이크로-명령어들(또는 마이크로 연산들, 마이크로 op들 또는 uop들)에 의해 구현될 수 있다 -- 예를 들어, 유한체 곱의 역원 마이크로-명령어(1604)가 뒤따르는, 어파인 맵(1601) 마이크로-명령어. 대안적인 실시예들에서, 어파인 역 명령어는 상이한 마이크로-명령어들에 의해 구현될 수 있다 -- 예를 들어, 바이트 브로드캐스트 마이크로-명령어, 유한체 벡터 덧셈(XOR) 마이크로-명령어, 및 유한체 곱의 역원 마이크로-명령어가 뒤따르는 유한체 행렬 벡터 곱셈 마이크로-명령어.
장치(1605)의 실시예들은 가변적 복수의 m 가변 크기의 데이터 성분들의 값들을 저장하기 위해 가변적 복수의 m 가변 크기의 데이터 필드들을 포함하는 SIMD 벡터 레지스터들(예를 들어, 물리적 레지스터 파일들 유닛(들)(458))과 결합될 수 있다. 결과의 곱의 역원 계산이 뒤따르는 범용 GF(256) SIMD 어파인 변환 기능성을 제공하기 위해 어파인 역 명령어의 어떤 실시예들은 요소들(1612)의 소스 데이터 피연산자 세트, 변환 행렬(1610) 피연산자, 변환 벡터(1614) 피연산자, 및 옵션의 모닉 기약 다항식을 특정한다. 디코딩된 어파인 역 명령어에 응답하여, 하나 이상의 실행 유닛들(예를 들어, 실행 유닛(들)(462))은 처리 블럭(1602)의 GF(256) 바이트 곱셈기 어레이의 여덟 개의 비트방식 AND들(1627-1620)을 통해 (예를 들어, 16 바이트 요소들의 128 비트 블럭에서) 소스 데이터 피연산자 세트의 각각의 요소(1612)에 변환 행렬(1610) 피연산자를 적용하고, 변환 벡터(1614) 피연산자를 처리 블럭(1603)의 GF(256) 비트 덧셈기 어레이의 여덟 개의 9-입력 XOR들(1637-1630)을 통해 소스 데이터 피연산자 세트의 각각의 변환된 요소에 적용함으로써, SIMD 어파인 변환을 수행한다. 계산의 이 포인트는 프로세스(1403)의 포인트(1418)에 대응할 수 있다는 것을 이해할 것이다. 유한체 곱의 역원 요소(1648) 모듈로 기약 다항식이 소스 데이터 피연산자 세트의 각각의 요소(1612)에 대한 어파인 변환된 결과 요소(1618)로부터 곱의 역원 유닛(1640)을 통해 계산된다. 어파인 역 명령어의 각각의 어파인 변환된 결과 요소(1618)에 대한 곱의 역원 결과 요소들(1648)은 SIMD 데스티네이션 레지스터에 (예를 들어, 물리적 레지스터 파일들 유닛(들)(458)에) 저장된다.
어파인 역 명령어의 어떤 실시예들이 프로세스(1403)와 같은 프로세스를 수행하기에 유용할 수 있다는 것을 이해할 것이다. 따른 실시예들은 프로세스(1402)와 같은 프로세스를 수행하기에 유용할 수 있다.
도 16c는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위해 결과의 어파인 변환이 뒤따르는 곱의 역원 계산을 행하기 위한 역 어파인 명령어의 실행을 위한 장치(1606)의 대안 실시예의 도해를 나타낸다. 장치(1606)의 실시예들은 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위해 역 어파인 명령어의 실행을 위한 파이프라인(400)(예를 들어, 실행 스테이지(416))의 일부 또는 코어(490)(예를 들어, 실행 유닛(들)(462))의 일부일 수 있다. 장치(1606)의 실시예들은 GF(256)에서의 역 및 어파인 변환에 대한 명령어를 디코딩하기 위해 디코드 스테이지(예를 들어, 디코드(406)) 또는 디코더(예를 들어, 디코드 유닛(440))와 결합될 수 있다. 어떤 실시예들에서, 역 어파인 명령어는 마이크로-명령어들(또는 마이크로 연산들, 마이크로 op들 또는 uop들)에 의해 구현될 수 있다 -- 예를 들어, 어파인 맵(1601) 마이크로-명령어가 뒤따르는 유한체 곱의 역원 마이크로-명령어(1604). 대안 실시예들에서, 역 어파인 명령어는 상이한 마이크로-명령어들에 의해 구현될 수 있다 -- 예를 들어, 유한체 행렬-벡터 곱셈 마이크로-명령어 및 유한체 벡터 스칼라 변환(예를 들어, 브로드캐스트 및 XOR) 마이크로-명령어가 뒤따르는, 유한체 곱의 역원 마이크로-명령어.
장치(1606)의 실시예들은 가변적 복수의 m 가변 크기의 데이터 성분들의 값들을 저장하기 위해 가변적 복수의 m 가변 크기의 데이터 필드들을 포함하는 SIMD 벡터 레지스터들(예를 들어, 물리적 레지스터 파일들 유닛(들)(458))과 결합될 수 있다. 어파인 변환 기능성이 뒤따르는 곱의 역원의 계산을 행하는 범용 GF(256) SIMD를 제공하기 위해 역 어파인 명령어의 어떤 실시예들은 요소들(1612)의 소스 데이터 피연산자 세트, 변환 행렬(1610) 피연산자, 변환 벡터(1614) 피연산자, 및 옵션의 모닉 기약 다항식을 특정한다. 처리 블럭(1604)에서, 디코딩된 역 어파인 명령어에 응답하여, 하나 이상의 실행 유닛들(예를 들어, 실행 유닛(들)(462))은 소스 데이터 피연산자 세트의 각각의 요소(1612)에 대해 곱의 역원 유닛(1640)을 통해 SIMD 바이너리 유한체 곱의 역원 요소(1616) 모듈로 기약 다항식을 계산한다. 그 후 상기 하나 이상의 실행 유닛은 처리 블럭(1602)의 GF(256) 바이트 곱셈기 어레이의 여덟 개의 비트방식 AND들(1627-1620)을 통해 (예를 들어, 16 바이트 요소들의 128 비트 블럭에서) 소스 데이터 피연산자 세트의 요소(1612)의 각각의 곱의 역원 요소(1616)에 변환 행렬(1610) 피연산자를 적용하고, 변환 벡터(1614) 피연산자를 처리 블럭(1603)의 GF(256) 비트 덧셈기 어레이의 여덟 개의 9-입력 XOR들(1637-1630)을 통해 소스 데이터 피연산자 세트의 각각의 변환된 역원 요소에 적용함으로써, SIMD 어파인 변환을 수행한다. 역 어파인 명령어의 소스 데이터 피연산자 세트의 요소(1612)의 각각의 곱의 역원 요소(1616)에 대한 어파인 변환된 결과 요소들(1638)이 SIMD 데스티네이션 레지스터에 (예를 들어, 물리적 레지스터 파일들 유닛(들)(458)에) 저장된다.
도 17a는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위해 유한체 곱의 역원 명령어의 실행을 위한 장치(1701)의 일 실시예의 도해를 나타낸다. 어떤 실시예들에서, 장치(1701)는 16회 복제될 수 있고, 각각의 장치(1701)는 16 바이트 값들을 포함하는 128 비트 블럭에 AES S-박스의 곱의 역원을 효율적으로 구현하는 하드웨어 처리 블럭들을 포함하며, 각각의 바이트는 GF(256)에서의 다항식 표현을 갖는다. 유한체 곱의 역원 명령어(또는 마이크로-명령어)의 다른 실시예들에서, 요소 크기가 또한 특정될 수 있으며, 그리고/또는 128 비트 블럭 또는 256 비트 블럭 또는 512 비트 블럭 등에 유한체 곱의 역원을 구현하기 위해 장치(1701)의 복제 횟수가 선택될 수 있다. 장치(1701)의 실시예들은 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위해 유한체 곱의 역원 명령어의 실행을 위한 파이프라인(400)(예를 들어, 실행 스테이지(416))의 일부 또는 코어(490)(예를 들어, 실행 유닛(들)(462))의 일부일 수 있다. 장치(1701)의 실시예들은 GF(256)에서의 유한체 곱의 역원에 대한 명령어를 디코딩하기 위해 디코드 스테이지(예를 들어, 디코드(406)) 또는 디코더(예를 들어, 디코드 유닛(440))와 결합될 수 있다. 장치(1701)에서, 우리는 프로세스(1401)의 포인트(1418)로부터 입력되는 각각의 바이트 x를 다시 고려하고, 그러므로 장치(1701)는 x를 포함하는 소스 데이터 피연산자 세트에 액세스하는 것으로 시작된다. 처리 블럭들(1711-1717)은 16 바이트 값들 각각에 대해, 그들 각각의 바이트 값 x의 다항식 표현의 급수들 x2, x4, x8, x16, x32, x64, 및 x128에 대응하는 GF(256)에서의 다항식 표현들을 갖는 바이트 값들을 각각 계산하기 위한 다항식-급수들 생성 회로의 바이트 슬라이스를 포함한다. 처리 블럭들(1718-1720 및 1728-1730)은 그들 각각의 바이트 값 x의, 곱의 역원 x-1 = x254에 대응하는 GF(256)에서의 다항식 표현을 각각 갖는 16 바이트 값들을 생성하기 위해, 16 바이트 값들 각각에 대한 다항식 표현들의 급수들에 대응하는 바이트 값들을 각각 GF(256)에서 함께 곱하는 곱셈기 회로의 바이트 슬라이스를 포함한다. 그 후 이러한 16 개의 곱의 역원 바이트 값들은 (예를 들어, 물리적 레지스터 파일들 유닛(들)(458)에) 저장되거나, 또는 프로세스(1401)의 처리 블럭(1421)에 출력되며, 이 블럭에서는 프로세스(1401)가 암호화 또는 복호화를 수행 중인지에 의존하여 어파인 변환을 적용하기 위해 처리 블럭(122)에서 어파인 변환 회로(예를 들어, 1601)가 옵션으로 사용된다.
도 17b는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위해 유한체 곱의 역원 명령어의 실행을 위한 장치(1702)의 대안 실시예의 도해를 나타낸다. 어떤 실시예들에서, 장치(1702)는 16회 복제될 수 있고, 각각의 장치(1702)는 16 바이트 값들을 포함하는 128 비트 블럭에 AES S-박스의 곱의 역원을 효율적으로 구현하는 하드웨어 처리 블럭들을 포함하며, 각각의 바이트는 GF(256)에서의 다항식 표현을 갖는다. 유한체 곱의 역원 명령어(또는 마이크로-명령어)의 다른 실시예들에서, 요소 크기가 또한 특정될 수 있으며, 그리고/또는 128 비트 블럭 또는 256 비트 블럭 또는 512 비트 블럭 등에 유한체 곱의 역원을 구현하기 위해 장치(1702)의 복제 횟수가 선택될 수 있다. 장치(1702)의 실시예들은 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위해 유한체 곱의 역원 명령어의 실행을 위한 파이프라인(400)(예를 들어, 실행 스테이지(416))의 일부 또는 코어(490)(예를 들어, 실행 유닛(들)(462))의 일부일 수 있다. 장치(1702)의 실시예들은 GF(256)에서의 곱의 역원에 대한 명령어를 디코딩하기 위해 디코드 스테이지(예를 들어, 디코드(406)) 또는 디코더(예를 들어, 디코드 유닛(440))와 결합될 수 있다. 장치(1702)에서, 우리는 프로세스(1401)의 포인트(1418)로부터 입력되는 각각의 바이트 x를 다시 고려하고, 그러므로 장치(1702)는 x를 포함하는 소스 데이터 피연산자 세트에 액세스하는 것으로 시작된다. 프로세스(1401)의 포인트(1418)는 처리 블럭(1417)에서 어파인 변환 회로(예를 들어, 1601) 또는 어파인 맵 명령어의 출력을 표현할 수 있다는 것을 이해할 것이다. 처리 블럭들(1721-1727)은 16 바이트 값들 각각에 대해, 그들 각각의 바이트 값 x의 다항식 표현의 급수들 x6, x24, x96, 및 x128에 대응하는 GF(256)에서의 다항식 표현들을 갖는 바이트 값들을 각각 계산하기 위한 다항식-급수들 생성 회로의 바이트 슬라이스를 포함한다. 처리 블럭들(1728-1730)은 그들 각각의 바이트 값 x의, 곱의 역원 x-1 = x254에 대응하는 GF(256)에서의 다항식 표현을 각각 갖는 16 바이트 값들을 생성하기 위해, 16 바이트 값들 각각에 대한 다항식 표현들의 급수들에 대응하는 바이트 값들을 각각 GF(256)에서 함께 곱하는 곱셈기 회로의 바이트 슬라이스를 포함한다. 16 개의 곱의 역원 바이트 값들은 (예를 들어, 물리적 레지스터 파일들 유닛(들)(458)에) 저장되거나, 또는 프로세스(1401)의 처리 블럭(1421)에 출력되며, 이 블럭에서는 프로세스(1401)가 암호화 또는 복호화를 수행 중인지에 의존하여 어파인 변환을 적용하기 위해 처리 블럭(1422)에서 어파인 변환 회로(예를 들어, 1601)가 옵션으로 사용된다.
도 17c는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위해 유한체 곱의 역원 명령어의 실행을 위한 장치(1703)의 다른 대안 실시예의 도해를 나타낸다. 어떤 실시예들에서, 장치(1703)는 16회 복제될 수 있고, 각각의 장치(1703)는 16 바이트 값들을 포함하는 128 비트 블럭에 유한체 곱의 역원을 효율적으로 구현하는 하드웨어 처리 블럭들을 포함하며, 각각의 바이트는 GF(256)에서의 다항식 표현을 갖는다. 유한체 곱의 역원 명령어(또는 마이크로-명령어)의 다른 실시예들에서, 요소 크기가 또한 특정될 수 있으며, 그리고/또는 128 비트 블럭 또는 256 비트 블럭 또는 512 비트 블럭 등에 유한체 곱의 역원을 구현하기 위해 장치(1703)의 복제 횟수가 선택될 수 있다. 장치(1703)의 실시예들은 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위해 유한체 곱의 역원 명령어의 실행을 위한 파이프라인(400)(예를 들어, 실행 스테이지(416))의 일부 또는 코어(490)(예를 들어, 실행 유닛(들)(462))의 일부일 수 있다. 장치(1703)의 실시예들은 GF(256)에서의 곱의 역원에 대한 명령어를 디코딩하기 위해 디코드 스테이지(예를 들어, 디코드(406)) 또는 디코더(예를 들어, 디코드 유닛(440))와 결합될 수 있다.
장치(1703)의 실시예들은 가변적 복수의 m 가변 크기의 데이터 성분들의 값들을 저장하기 위해 가변적 복수의 m 가변 크기의 데이터 필드들을 포함하는 SIMD 벡터 레지스터들(예를 들어, 물리적 레지스터 파일들 유닛(들)(458))과 결합될 수 있다. 범용 GF(256) SIMD 곱의 역원 기능성을 제공하기 위해 유한체 곱의 역원 명령어의 어떤 실시예들은 요소들(1710)의 소스 데이터 피연산자 세트, 및 모닉 기약 다항식(1740)을 특정한다. 디코딩된 유한체 곱의 역원 명령어에 응답하여, 하나 이상의 실행 유닛들(예를 들어, 실행 유닛(들)(462))은 소스 데이터 피연산자 세트의 각각의 요소(1710)에 대해 SIMD 바이너리 유한체 곱의 역원 모듈로 기약 다항식을 계산한다. 장치(1703)의 어떤 실시예들은 복합체 GF((24)2)에서 유한체 곱의 역원 연산을 수행한다. 처리 블럭(1734)에서 소스 데이터 피연산자 세트의 각각의 요소(1710)는 복합체 GF((24)2)에 매핑되고, 이 처리 블럭은 4 비트 체 요소들 zH(1735)와 zL(1736)을 출력한다. 일 실시예에서, 역원 체 성분 zL -1(1746)은 다음과 같이 계산된다: (1) 체 성분들 zH(1735)와 zL(1736)은 복합체에서 더해진다(비트별(bitwise) XOR(1737)); (2) 처리 블럭(1739)에서 체 성분들 zH(1735)와 비트별 XOR(1737)의 출력은 곱해지고 기약 다항식 p로 모듈로 연산된다. 일 실시예에서, 다항식 p = z4 + z3 + 1이지만, 대안 실시예들에서는 다른 4차 기약 다항식들이 이용될 수 있다. 이어서 역원 체 성분 zL -1(1746)의 계산을 계속한다; (3) 처리 블럭(1738)에서 체 성분 zH(1735)는 제곱되고 모듈로 p, 16진수 값 8에 의해 곱해지고, 그 결과는 복합체에서 처리 블럭(1739)의 출력과 (비트별 XOR(1741)) 더해진다; (4) 처리 블럭(1742)에서 비트별 XOR(1741)의 출력의 역이 계산되고; (5) 역 체 성분 zL -1(1746)을 생성하기 위해 처리 블럭(1744)에서 체 성분들 zL(1736)과 모듈로 p 곱해진다. 일 실시예에서, 역 체 성분 zH -1(1745)은 다음과 같이 계산된다: 전술한 바와 같이 단계들 (1) 내지 (4)를 거친다; 그리고 (5) 역 체 성분 zH -1(1745)을 생성하기 위해 처리 블럭(1743)에서 처리 블럭(1742)의 출력은 체 성분 zH(1735)와 모듈로 p 곱해진다. 그 후 4 비트 체 성분들 zH - 1(1745)와 zL -1(1746)의 각 쌍은 GF(256)에서 곱의 역원 결과 성분(1750)을 생성하기 위해 처리 블럭(1747)에서 복합체 GF((24)2)로부터 역 매핑된다. 유한체 곱의 역원 명령어의 소스 데이터 피연산자 세트의 각각의 요소(1710)에 대한 곱의 역원 결과 요소(1750)는 마침내 SIMD 데스티네이션 레지스터에 (예를 들어, 물리적 레지스터 파일들 유닛(들)(458)에) 저장된다.
도 18a는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위해 특정 모듈러스 리덕션 명령어의 실행을 위한 장치(1801)의 일 실시예의 도해를 나타낸다. 현재 예시된 예에서, 특정 모듈러스 다항식(1811B)은 GF(256)에서 p = x8 + x4 + x3 + x + 1이다. 어떤 실시예들에서, 장치(1801)는 16회 복제될 수 있고, 각각의 장치(1801)는 16 바이트 값들을 포함하는 128 비트 블럭을 생성하기 위해, 16 개의 2-바이트 값을 포함하는 2개의 128 비트 블럭(또는 하나의 256 비트 블럭)에 특정 모듈러스 리덕션을 효율적으로 구현하는 하드웨어 처리 블럭들을 포함하며, 결과의 16 바이트 값들 각각은 GF(256)에서의 다항식 표현을 갖는다. 장치(1801)의 실시예들은 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위해 특정 모듈러스 리덕션 명령어의 실행을 위한 파이프라인(400)(예를 들어, 실행 스테이지(416))의 일부 또는 코어(490)(예를 들어, 실행 유닛(들)(462))의 일부일 수 있다. 장치(1801)의 실시예들은 GF(256)에서의 특정 모듈러스 리덕션에 대한 명령어를 디코딩하기 위해 디코드 스테이지(예를 들어, 디코드(406)) 또는 디코더(예를 들어, 디코드 유닛(440))와 결합될 수 있다.
장치(1801)의 실시예들은 가변적 복수의 m 가변 크기의 데이터 성분들의 값들을 저장하기 위해 가변적 복수의 m 가변 크기의 데이터 필드들을 포함하는 SIMD 벡터 레지스터들(예를 들어, 물리적 레지스터 파일들 유닛(들)(458))과 결합될 수 있다. 범용 GF(256) SIMD 모듈러스 리덕션 기능성을 제공하기 위한 특정 모듈러스 리덕션 명령어의 어떤 실시예들은 요소들(1810)의 소스 데이터 피연산자 세트, 및 모닉 기약 다항식(1811B)을 특정한다. 디코딩된 모듈러스 리덕션 명령어에 응답하여, 하나 이상의 실행 유닛들(예를 들어, 실행 유닛(들)(462))은 소스 데이터 피연산자 세트의 각각의 요소(1810)에 대해 SIMD 바이너리 유한체 리덕션 모듈로 기약 다항식을 계산한다. 2 바이트 값을 갖는 소스 데이터 피연산자 세트의 요소(1810)는 qH(1828)와 qL(1820)로서 처리 블럭(1821)에 입력된다. 장치(1801)의 어떤 실시예들은, 처리 블럭(1821)에서, 처리 블럭(1825)의 12 비트 연산을 수행하고, 이는 다음과 등가이다:
부분적으로 리덕션된 12 비트 값을 갖는 처리 블럭(1825)의 결과 요소 T는 TH(1838)와 TL(1830)로서 처리 블럭(1831)에 입력된다. 처리 블럭(1831)에서, 장치(1801)의 어떤 실시예들은 처리 블럭(1835)의 8 비트 연산을 수행하고, 이는 다음과 등가이다:
XOR 연산들에서, 제로(0) 입력들이 제거될 수 있으므로, 이에 의해 장치(1801)의 논리적 복잡도를 더 감소시킨다는 것을 이해할 것이다. 특정 모듈러스 리덕션 명령어의 소스 데이터 피연산자 세트의 각각의 요소(1810)에 대한 특정 모듈러스 리덕션 결과 요소(1850)가 SIMD 데스티네이션 레지스터(예를 들면, 물리적 레지스터 파일들 유닛(들)(458))에 저장된다.
도 18b는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 특정 모듈러스 리덕션 명령어의 실행을 위한 장치(1802)의 대안 실시예의 도해를 나타낸다. 현재 예시된 예에서, 특정 모듈러스 다항식(1811B)은 또한 GF(256)에서 p = x8 + x4 + x3 + x + 1이다. 무선 LAN WAPI(Wired Authentication and Privacy Infrastructure)에 대한 중국 국가 표준의 블럭 암호화 SMS4에 사용된 바와 같이, GF(256)에서 다른 모듈러스 다항식 예를 들어, f5 = x8 + x7 + x6 + x5 + x4 + x2 + 1에 대해 상이한 특정 모듈러스 리덕션 명령어(또는 마이크로-명령어)를 구현하기 위해 유사한 기법들이 또한 적용될 수 있다는 것을 이해할 것이다. 어떤 실시예들에서, 장치(1802)는 16회 복제될 수 있고, 각각의 장치(1802)는 16 바이트 값들을 포함하는 128 비트 블럭을 생성하기 위해, 16 개의 2-바이트 값을 포함하는 2개의 128 비트 블럭(또는 하나의 256 비트 블럭)에 특정 모듈러스 리덕션을 효율적으로 구현하는 하드웨어 처리 블럭들을 포함하며, 결과의 16 바이트 값들 각각은 GF(256)에서의 다항식 표현을 갖는다. 장치(1802)의 실시예들은 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위해 특정 모듈러스 리덕션 명령어의 실행을 위한 파이프라인(400)(예를 들어, 실행 스테이지(416))의 일부 또는 코어(490)(예를 들어, 실행 유닛(들)(462))의 일부일 수 있다. 장치(1802)의 실시예들은 GF(256)에서의 특정 모듈러스 리덕션에 대한 명령어를 디코딩하기 위해 디코드 스테이지(예를 들어, 디코드(406)) 또는 디코더(예를 들어, 디코드 유닛(440))와 결합될 수 있다.
장치(1802)의 실시예들은 가변적 복수의 m 가변 크기의 데이터 성분들의 값들을 저장하기 위해 가변적 복수의 m 가변 크기의 데이터 필드들을 포함하는 SIMD 벡터 레지스터들(예를 들어, 물리적 레지스터 파일들 유닛(들)(458))과 결합될 수 있다. 범용 GF(256) SIMD 모듈러스 리덕션 기능성을 제공하기 위한 특정 모듈러스 리덕션 명령어의 어떤 실시예들은 요소들(1810)의 소스 데이터 피연산자 세트, 및 모닉 기약 다항식(1811B)을 특정한다. 디코딩된 모듈러스 리덕션 명령어에 응답하여, 하나 이상의 실행 유닛들(예를 들어, 실행 유닛(들)(462))은 소스 데이터 피연산자 세트의 각각의 요소(1810)에 대해 SIMD 바이너리 유한체 리덕션 모듈로 기약 다항식을 계산한다. 2 바이트 값을 갖는 소스 데이터 피연산자 세트의 요소(1810)는 q[15:8](1828)과 q[7:0](1820)으로서 처리 블럭(1861)에 입력된다. 장치(1802)의 어떤 실시예들은, 처리 블럭(1861)에서, XOR 로직 게이트들(1867-1860)의 논리 연산을 수행하고, 이는 다음과 등가이다:
특정 모듈러스 리덕션 명령어의 소스 데이터 피연산자 세트의 각각의 요소(1810)에 대한 특정 모듈러스 리덕션 결과 요소(q mod p)(1850)는 SIMD 데스티네이션 레지스터에 (예를 들어, 물리적 레지스터 파일들 유닛(들)(458)에) 저장된다.
도 18c는 GF(2128) SIMD 암호용 산술 기능성을 제공하기 위해 특정 AES 갈루아(Galois) 카운터 모드(GCM) 모듈러스 리덕션 명령어의 실행을 위한 장치(1803)의 다른 대안 실시예의 도해를 나타낸다. 현재 예시된 예에서, 특정 모듈러스 다항식(1887)은 GF(256)에서 p = x128 + x7 + x2 + x + 1이다. 장치(1803)의 실시예들은 GF(2128) SIMD 암호용 산술 기능성을 제공하기 위해 특정 모듈러스 리덕션 명령어의 실행을 위한 파이프라인(400)(예를 들어, 실행 스테이지(416))의 일부 또는 코어(490)(예를 들어, 실행 유닛(들)(462))의 일부일 수 있다. 장치(1803)의 실시예들은 GF(2128)에서의 특정 모듈러스 리덕션에 대한 명령어를 디코딩하기 위해 디코드 스테이지(예를 들어, 디코드(406)) 또는 디코더(예를 들어, 디코드 유닛(440))와 결합될 수 있다.
장치(1803)의 실시예들은 가변적 복수의 m 가변 크기의 데이터 성분들의 값들을 저장하기 위해 가변적 복수의 m 가변 크기의 데이터 필드들을 포함하는 SIMD 벡터 레지스터들(예를 들어, 물리적 레지스터 파일들 유닛(들)(458))과 결합될 수 있다. GF(2128)에서 AES GCM 모듈러스 리덕션 기능성을 제공하기 위한 특정 명령어의 어떤 실시예들은 요소들(1813)의 소스 데이터 피연산자 세트, 및 모닉 기약 다항식(1817)을 특정한다. 디코딩된 유한체 모듈러스 리덕션 명령어에 응답하여, 하나 이상의 실행 유닛들(예를 들어, 실행 유닛(들)(462))은 소스 데이터 피연산자 세트의 각각의 요소(1813)에 대해 SIMD 유한체 리덕션 모듈로 기약 다항식을 계산한다.
32 바이트 값을 갖는 소스 데이터 피연산자 세트의 요소(1813)는 처리 블럭(1871)에 입력된다. 장치(1803)의 어떤 실시예들은, 처리 블럭(1871)에서, 비-비트-반영 기약 다항식에 관한 비-비트-반영 연산을 수행하고, 이는 다음과 같은 비트 반영 생성결과의 비트-반영 모듈러스 리덕션과 등가이다:
따라서, 수학식 (i)는 [X3, X2, X1, X0](1872)을 생성하기 위해 요소(1813)로부터 시프터(1870)에 의해 달성된다. 수학식들 (ii)는 시프터들(1873-1875)에 의해 달성된다. 수학식 (iii)는 처리 블럭(1876)에 의해 달성된다.. 수학식들 (iv)는 시프터들(1877-1879)에 의해 달성된다. 수학식 (v)는 처리 블럭(1885)에 의해 달성되고, 수학식 (vi)는 처리 블럭(1880)에 의해 달성된다. 특정 모듈러스 리덕션 명령어의 소스 데이터 피연산자 세트의 각각의 요소(1813)에 대한 특정 모듈러스 리덕션 결과 요소(q mod p)(1853)는 SIMD 데스티네이션 레지스터에 (예를 들어, 물리적 레지스터 파일들 유닛(들)(458)에) 저장된다.
도 18d는 범용 바이너리 유한체 GF(2t) SIMD 암호용 산술 기능성을 제공하기 위해 모듈러스 리덕션 명령어의 실행을 위한 장치(1804)의 일 실시예의 도해를 나타낸다. 현재 예시된 예에서, 특정 모듈러스 다항식 ps는, 모듈러스 리덕션이 명령어(또는 마이크로-명령어)에 의해 제공되는 특정 모듈러스 다항식들 예를 들어, p0, p1, ...pn으로부터 선택될 수 있다. t=8인 어떤 실시예들에서, 장치(1804)는 16회 복제될 수 있고, 각각의 장치(1804)는 16 바이트 값들을 포함하는 128 비트 블럭을 생성하기 위해, 16 개의 2-바이트 값을 포함하는 2개의 128 비트 블럭(또는 하나의 256 비트 블럭)에 특정 모듈러스 리덕션을 효율적으로 구현하는 하드웨어 처리 블럭들을 포함하며, 결과의 16 바이트 값들 각각은 GF(256)에서의 또는 대안적으로 어떤 복합체 예를 들어, GF((24)2) 또는 GF((22)4) 등에서의 다항식 표현을 갖는다. 모듈러스 리덕션 명령어(또는 마이크로-명령어)의 다른 실시예들에서, 크기 t가 또한 특정될 수 있으며, 그리고/또는 128 비트 블럭 또는 256 비트 블럭 또는 512 비트 블럭 등을 생성하기 위해 장치(1804)의 복제 횟수가 선택될 수 있다. 장치(1804)의 실시예들은 범용 바이너리 유한체 GF(2t) SIMD 암호용 산술 기능성을 제공하기 위해 모듈러스 리덕션 명령어의 실행을 위한 파이프라인(400)(예를 들어, 실행 스테이지(416))의 일부 또는 코어(490)(예를 들어, 실행 유닛(들)(462))의 일부일 수 있다. 장치(1804)의 실시예들은 바이너리 유한체 GF(2t)에서 또는 대안적으로 어떤 복합체 예를 들어, GF((2u)v)에서 - 여기서 t = u + v임 - 모듈러스 리덕션에 대한 명령어를 디코딩하기 위해 디코드 스테이지(예를 들어, 디코드(406)) 또는 디코더(예를 들어, 디코드 유닛(440))와 결합될 수 있다.
도 19a는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 바이너리 유한체 곱셈 명령어의 실행을 위한 장치(1901)의 일 실시예를 위한 도해를 나타낸다. 어떤 실시예들에서, 장치(1901)는 16회 복제될 수 있고, 각각의 장치(1901)는 16 바이트 값들을 각각 포함하는 두 개의 128 비트 블럭에 바이너리 유한체 곱셈을 효율적으로 구현하는 하드웨어 처리 블럭들을 포함하며, 각각의 바이트는 GF(256)에서의 다항식 표현을 갖는다. 바이너리 유한체 곱셈 명령어(또는 마이크로-명령어)의 다른 실시예들에서, 요소 크기가 또한 특정될 수 있으며, 그리고/또는 두 개의 128 비트 블럭 또는 두 개의 256 비트 블럭 또는 두 개의 512 비트 블럭 등에 바이너리 유한체 곱셈을 효율적으로 구현하기 위해 장치(1901)의 복제 횟수가 선택될 수 있다. 장치(1901)의 실시예들은 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위해 바이너리 유한체 곱셈 명령어의 실행을 위한 파이프라인(400)(예를 들어, 실행 스테이지(416))의 일부 또는 코어(490)(예를 들어, 실행 유닛(들)(462))의 일부일 수 있다. 장치(1901)의 실시예들은 GF(256)에서의 유한체 곱셈에 대한 명령어를 디코딩하기 위해 디코드 스테이지(예를 들어, 디코드(406)) 또는 디코더(예를 들어, 디코드 유닛(440))와 결합될 수 있다.
장치(1901)의 실시예들은 가변적 복수의 m 가변 크기의 데이터 성분들의 값들을 저장하기 위해 가변적 복수의 m 가변 크기의 데이터 필드들을 포함하는 SIMD 벡터 레지스터들(예를 들어, 물리적 레지스터 파일들 유닛(들)(458))과 결합될 수 있다. 바이너리 유한체 곱셈 기능성의 범용 GF(256) SIMD 계산을 제공하기 위한 바이너리 유한체 곱셈 명령어의 어떤 실시예들은 요소들(1910, 1912)의 두 개의 소스 데이터 피연산자 세트, 및 모닉 기약 다항식을 특정한다. 처리 블럭(1902)에서, 디코딩된 바이너리 유한체 곱셈 명령어에 응답하여, 하나 이상의 실행 유닛들(예를 들어, 실행 유닛(들)(462))은 소스 데이터 피연산자 세트들의 요소들(1910, 1912)의 각각의 쌍에 대해, 15 비트 곱 요소(1915)를 생성하기 위해 SIMD 캐리-레스(carry-less) 8x8 곱셈을 계산하고, 모듈러스 리덕션 유닛(1917)을 통해 리덕션된 프로덕트(1918) 모듈로 (예들 들어, 선택기(1916)를 통해) 선택된 기약 다항식을 계산한다. 소스 데이터 피연산자 세트들의 요소들(1910, 1912)의 쌍의 각각의 바이너리 유한체 곱셈의 리덕션된 프로덕트(1918) 결과는 SIMD 데스티네이션 레지스터에 (예를 들어, 물리적 레지스터 파일들 유닛(들)(458)에) 저장된다.
도 19b는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 바이너리 유한체 곱셈 명령어의 실행을 위한 장치(1903)의 대안 실시예를 위한 도해를 나타낸다. 어떤 실시예들에서, 장치(1903)는 2회 복제될 수 있고, 각각의 장치(1903)는 16 바이트 값들을 각각 포함하는 두 개의 128 비트 블럭에 바이너리 유한체 곱셈을 효율적으로 구현하는 하드웨어 처리 블럭들을 포함하며, 각각의 바이트는 GF(256)에서의 다항식 표현을 갖는다. 바이너리 유한체 곱셈 명령어(또는 마이크로-명령어)의 다른 실시예들에서, 요소 크기가 또한 특정될 수 있으며, 그리고/또는 두 개의 128 비트 블럭 또는 두 개의 256 비트 블럭 또는 두 개의 512 비트 블럭 등에 바이너리 유한체 곱셈을 구현하기 위해 장치(1903)의 복제 횟수가 선택될 수 있다. 장치(1903)의 실시예들은 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위해 바이너리 유한체 곱셈 명령어의 실행을 위한 파이프라인(400)(예를 들어, 실행 스테이지(416))의 일부 또는 코어(490)(예를 들어, 실행 유닛(들)(462))의 일부일 수 있다. 장치(1903)의 실시예들은 GF(256)에서의 유한체 곱셈에 대한 명령어를 디코딩하기 위해 디코드 스테이지(예를 들어, 디코드(406)) 또는 디코더(예를 들어, 디코드 유닛(440))와 결합될 수 있다.
장치(1903)의 실시예들은 가변적 복수의 m 가변 크기의 데이터 성분들의 값들을 저장하기 위해 가변적 복수의 m 가변 크기의 데이터 필드들을 포함하는 SIMD 벡터 레지스터들(예를 들어, 물리적 레지스터 파일들 유닛(들)(458))과 결합될 수 있다. 바이너리 유한체 곱셈 기능성의 범용 GF(256) SIMD 계산을 제공하기 위한 바이너리 유한체 곱셈 명령어의 어떤 실시예들은 두 개의 소스 데이터 피연산자 세트(예를 들어, 1920, 1922) 및 모닉 기약 다항식 p를 특정한다. 어레이(1925)의 각각의 처리 블럭(1902)에서, 디코딩된 바이너리 유한체 곱셈 명령어에 응답하여, 하나 이상의 실행 유닛들(예를 들어, 실행 유닛(들)(462))은 소스 데이터 피연산자 세트들(1920, 1922)의 요소들의 각각의 쌍에 대해, 곱 요소(1915)를 생성하기 위해 SIMD 캐리-레스 8x8 곱셈을 계산하고, 모듈러스 리덕션 유닛(1917)을 통해 리덕션된 곱(1918) 모듈로 (예들 들어, 선택기(1916)를 통해) 선택된 기약 다항식을 계산한다. 소스 데이터 피연산자 세트들(1920, 1922)의 SIMD 바이너리 유한체 곱셈의 리덕션된 곱(1928) 결과는 SIMD 데스티네이션 레지스터에 (예를 들어, 물리적 레지스터 파일들 유닛(들)(458)에) 저장된다.
도 20a는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 어파인 맵 명령어의 실행을 위한 프로세스(2001)의 일 실시예의 흐름도를 도시한다. 본 명세서에 개시되는 프로세스(2001)와 다른 프로세스들은 전용 하드웨어, 또는 범용 머신들에 의해, 특수 목적 머신들에 의해, 또는 이 둘의 조합에 의해 실행 가능한 소프트웨어 또는 펌웨어 연산 코드를 포함할 수 있는 처리 블럭들에 의해 수행된다.
처리 블럭(2011)에서, 유한체에서의 SIMD 어파인 변환에 대한 프로세서 어파인 맵 명령어가 디코딩된다. 처리 블럭(2016)에서, 어파인 맵 명령어의 디코딩은 옵션으로 마이크로-명령어들 예를 들어, 유한체 행렬-벡터 곱셈(1602)을 위한 제1 마이크로-명령어와, 유한체 벡터 덧셈(또는 XOR)(1603)을 위한 제2 마이크로-명령어를 생성한다. 처리 블럭(2021)에서, 요소들의 소스 데이터 피연산자 세트가 액세스된다. 처리 블럭(2031)에서 변환 행렬 피연산자가 액세스된다. 처리 블럭(2041)에서 이동 벡터 피연산자가 액세스된다. 처리 블럭(2051)에서 변환 행렬 피연산자가 소스 데이터 피연산자 세트의 각각의 요소에 적용된다. 처리 블럭(2061)에서 이동 벡터 피연산자는 소스 데이터 피연산자 세트의 각각의 변환된 요소에 적용된다. 처리 블럭(2081)에서 소스 데이터 피연산자 세트의 각각의 요소의 처리가 완료했는지 여부의 판정이 행해진다. 완료하지 않았다면, SIMD 어파인 변환의 처리는 처리 블럭(2051)에서 시작하여 반복한다. 그렇지 않다면, 처리 블럭(2091)에서, SIMD 어파인 변환의 결과가 SIMD 데스티네이션 레지스터에 저장된다.
도 20b는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위해 유한체 곱의 역원 명령어의 실행을 위한 프로세스(2002)의 일 실시예의 흐름도를 도시한다. 처리 블럭(2012)에서, 유한체에서의 SIMD 곱의 역원에 대한 프로세서의 곱의 역원 명령어가 디코딩된다. 처리 블럭(2016)에서, 곱의 역원 명령어의 디코딩은 옵션으로 마이크로-명령어들 예를 들어, 곱의 역원에 대한 제1 마이크로-명령어, 및 1801-1804 중 하나와 같은 모듈러스 리덕션에 대한 제2 마이크로-명령어를 생성한다. 처리 블럭(2022)에서 요소들의 소스 데이터 피연산자 세트가 액세스된다. 처리 블럭(2032)에서 기약 다항식이 옵션으로 명시적으로 식별된다. 일 실시예에서 기약 다항식은 예를 들어, 갈루아 체 GF(256)에서의 다항식 x8 + x4 + x3 + x + 1을 지시하기 위해 16진법 제어값 1B로서 예를 들어, 명령어의 즉시 피연산자에 특정될 수 있다. 다른 실시예에서, 기약 다항식은 예를 들어, GF(256)에서의 다항식 x8 + x7 + x6 + x5 + x4 + x2 + 1을 지시하기 위해, 또는 대안으로 다른 다항식을 지시하기 위해 16진법 제어값 FA로서 예를 들어, 명령어의 즉시 피연산자에 특정될 수 있다. 다른 대안 실시예에서, 기약 다항식은 명령어 연상 기호에서 명시적으로 식별 및/또는 특정될 수 있다. 처리 블럭(2042)에서, 소스 데이터 피연산자 세트의 각각의 요소에 대해 바이너리 유한체 곱의 역원이 계산되고, 처리 블럭(2052)에서 소스 데이터 피연산자 세트의 각각의 요소에 대한 역이 옵션으로 모듈로 기약 다항식으로 리덕션된다. 처리 블럭(2082)에서, 소스 데이터 피연산자 세트의 각각의 요소의 처리가 완료했는지 여부의 판정이 행해진다. 완료하지 않았다면, SIMD 유한체 곱의 역원의 처리가 처리 블럭(2042)에서 시작하여 반복한다. 그렇지 않다면, 처리 블럭(2092)에서, SIMD 어파인 변환의 결과가 SIMD 데스티네이션 레지스터에 저장된다.
도 20c는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위한 어파인 역 명령어의 실행을 위한 프로세스(2003)의 일 실시예의 흐름도를 도시한다. 처리 블럭(2013)에서, 유한체에서의 SIMD 어파인 변환 및 역에 대한 프로세서 어파인 역 명령어가 디코딩된다. 처리 블럭(2016)에서, 어파인 역 명령어의 디코딩은 옵션으로 마이크로-명령어들 예를 들어, 유한체 어파인 맵(1601)에 대한 제1 마이크로-명령어, 및 유한체 곱의 역원(1604)에 대한 제2 마이크로-명령어; 또는 대안으로 유한체 행렬-벡터 곱셈(1601)에 대한 제1 마이크로-명령어, 및 그를 뒤따르는 바이트-브로드캐스트에 대한 제2 마이크로-명령어, 유한체 벡터 덧셈(XOR)(1602)에 대한 제3 마이크로-명령어, 및 유한체 곱의 역원(1604)에 대한 제4 마이크로-명령어를 생성한다. 처리 블럭(2023)에서 요소들의 소스 데이터 피연산자 세트가 액세스된다. 처리 블럭(2033)에서 변환 행렬 피연산자 세트가 액세스된다. 처리 블럭(2043)에서 이동 벡터 피연산자가 액세스된다. 처리 블럭(2053)에서, 변환 행렬 피연산자가 소스 데이터 피연산자 세트의 각각의 요소에 적용된다. 처리 블럭(2063)에서 이동 벡터 피연산자가 소스 데이터 피연산자 세트의 각각의 변환된 요소에 적용된다. 처리 블럭(2073)에서 소스 데이터 피연산자 세트의 각각의 어파인 변환된 요소에 대해 바이너리 유한체 곱의 역원이 계산된다. 처리 블럭(2083)에서 소스 데이터 피연산자 세트의 각각의 요소의 처리가 완료했는지 여부의 판정이 행해진다. 완료하지 않았다면, SIMD 어파인 변환 및 역의 처리는 처리 블럭(2053)에서 시작하여 반복한다. 그렇지 않다면, 처리 블럭(2093)에서, SIMD 어파인 변환 및 곱의 역원의 결과가 SIMD 데스티네이션 레지스터에 저장된다.
도 20d는 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위해 바이너리 유한체 곱셈 명령어의 실행을 위한 프로세스(2004)의 일 실시예의 흐름도를 도시한다. 처리 블럭(2014)에서, 유한체에서의 SIMD 곱셈에 대한 프로세서 곱셈 명령어가 디코딩된다. 처리 블럭(2016)에서, 어파인 역 명령어의 디코딩은 옵션으로 마이크로-명령어들 예를 들어, 유한체 캐리-레스 곱셈(1913)에 대한 제1 마이크로-명령어, 및 1801-1804 중 하나와 같은 유한체 모듈러스 리덕션(1917)에 대한 제2 마이크로-명령어를 생성한다. 처리 블럭(2024)에서 요소들의 제1 소스 데이터 피연산자 세트가 액세스된다. 처리 블럭(2034)에서 요소들의 제2 소스 데이터 피연산자 세트가 액세스된다. 처리 블럭(2044)에서 기약 다항식이 옵션으로 명시적으로 식별된다. 일 실시예에서 기약 다항식은 예를 들어, 갈루아 체 GF(256)에서의 다항식 x8 + x4 + x3 + x + 1을 지시하기 위해 16진법 제어값 1B로서 명령어의 예를 들어, 즉시 피연산자에 특정될 수 있다. 다른 실시예에서, 기약 다항식은 예를 들어, GF(256)에서의 다항식 x8 + x7 + x6 + x5 + x4 + x2 + 1을 지시하기 위해 16진법 제어값 FA로서 예를 들어, 명령어의 즉시 피연산자에 특정될 수 있다. 다른 대안 실시예에서, 기약 다항식은 명령어 연상 기호에서 명시적으로 식별 및/또는 특정될 수 있다. 처리 블럭(2054)에서, 제1 및 제2 소스 데이터 피연산자 세트의 대응하는 요소들 각각에 대해 대응하는 요소들의 쌍의 곱이 계산되고, 처리 블럭(2064)에서 제1 및 제2 소스 데이터 피연산자 세트의 대응하는 요소들 각각에 대해 대응하는 요소들의 쌍의 곱이 옵션으로 모듈로 기약 다항식으로 리덕션된다. 처리 블럭(2084)에서, 제1 및 제2 소스 데이터 피연산자 세트의 대응하는 요소들 각각의 처리가 완료했는지 여부의 판정이 행해진다. 완료하지 않았다면, SIMD 유한체 곱셈의 처리가 처리 블럭(2054)에서 시작하여 반복한다. 그렇지 않다면, 처리 블럭(2094)에서, SIMD 유한체 곱셈의 결과가 SIMD 데스티네이션 레지스터에 저장된다.
범용 SIMD 암호용 산술 기능성을 제공하기 위한 명령어들의 실행에 대한 프로세스들이 상기에서 반복적인 것으로서 예시될 수 있지만, 하나 이상의 예시들의 다양한 처리 블럭들은 실행 성능 및 처리량을 증가시키기 위해 가능하다면 언제나 동시적으로 그리고/또는 병렬적으로 실행될 수 있고, 바람직하게 실행된다는 것을 이해할 것이다.
범용 GF(256) SIMD 암호용 산술 명령어들이 데이터 완전성, 아이덴티티 검증, 금융 거래들을 위한 메시지 내용 인증과 메시지 출처 인증, 전자 상거래, 이메일, 소프트웨어 배포, 데이터 저장, 기타 등등을 보장하기 위해 암호용 프로토콜들 및 인터넷 통신과 같은, 애플리케이션들에서 범용 GF(256) SIMD 암호용 산술 기능성을 제공하기 위해 이용될 수 있다는 것을 이해할 것이다.
그러므로, 적어도: (1) 소스 데이터 피연산자, 변환 행렬 피연산자, 및 이동 벡터를 특정하는 SIMD 어파인 변환, 여기서 변환 행렬은 소스 데이터 피연산자의 각각의 성분에 적용되고, 이동 벡터는 각각의 변환된 성분들에 적용됨; (2) 소스 데이터 피연산자의 각각의 성분에 대한 바이너리 유한체에서의 역원 모듈로 기약 다항식을 계산하기 위한 SIMD 바이너리 유한체 곱의 역원; (3) 소스 데이터 피연산자, 변환 행렬 피연산자, 및 이동 벡터를 특정하는 SIMD 어파인 변환 및 곱의 역원(또는 곱의 역원과 어파인 변환), 여기서 곱의 역원 연산 전 또는 후에, 변환 행렬이 소스 데이터 피연산자의 각각의 성분에 적용되고, 이동 벡터가 각각의 변환된 성분들에 적용됨; (4) 명령어(또는 마이크로-명령어)에 의해 모듈러스 리덕션이 제공되는 바이너리 유한체에서의 다항식들로부터 선택된 특정 모듈러스 다항식 ps에 의해 리덕션 모듈로를 계산하기 위한 모듈러스 리덕션; (5) 제1 및 제2 소스 데이터 피연산자를 특정하고, 제1 및 제2 소스 데이터 피연산자의 성분들의 각각의 대응하는 쌍을 곱하고 기약 다항식으로 모듈로 연산하기 위한 SIMD 바이너리 유한체 곱셈; 여기서 명령어들의 결과들은 SIMD 데스티네이션 레지스터들에 저장됨; 상기의 명령어들의 실행을 제공함으로써, 추가적 회로, 면적, 또는 전력을 요구하는 지나치거나 과도한 기능 유닛들 없이, 여러 중요한 성능 결정적 애플리케이션들을 위한 상당한 성능 개선들을 지원하기 위해 하드웨어 및/또는 마이크로코드 시퀀스들에서 범용 GF(256) 및/또는 다른 대안적 바이너리 유한체 SIMD 암호용 산술 기능성을 제공할 수 있다.
본 명세서에 개시된 메커니즘들의 실시예들은 하드웨어, 소프트웨어, 펌웨어, 또는 이러한 구현 접근법들의 조합으로 구현될 수 있다. 본 발명의 실시예들은 적어도 하나의 프로세서, 저장 시스템(휘발성 및 불휘발성 메모리 및/또는 저장 요소들을 포함함), 적어도 하나의 입력 디바이스, 및 적어도 하나의 출력 디바이스를 포함하는 프로그램 가능한 시스템들에서 실행하는 컴퓨터 프로그램들 또는 프로그램 코드로서 구현될 수 있다.
프로그램 코드는 본 명세서에서 기술된 기능들을 수행하고 출력 정보를 생성하기 위해 명령어를 입력하도록 적용될 수 있다. 출력 정보는 공지된 방식으로 하나 이상의 출력 디바이스에 적용될 수 있다. 본 출원의 목적상, 처리 시스템은 예를 들어, 디지털 신호 프로세서(DSP), 마이크로컨트롤러, 주문형 집적 회로(ASIC), 또는 마이크로프로세서와 같은 프로세서를 갖는 임의의 시스템을 포함한다.
프로그램 코드는 프로세싱 시스템과 통신하기 위해 고레벨 절차적 또는 객체 지향적 프로그래밍 언어로 구현될 수 있다. 프로그램 코드는 또한 바람직하다면, 어셈블리 또는 머신 언어로 구현될 수 있다. 사실상, 본 명세서에 설명된 메커니즘들은 임의의 특정 프로그래밍 언어로 범위가 한정되지 않는다. 어느 경우에나, 언어는 컴파일되거나 해석되는 언어일 수 있다.
적어도 일 실시예의 하나 이상의 양태는 머신에 의해 판독될 때 머신으로 하여금 본 명세서에서 설명되는 기술들을 수행하기 위한 로직을 제조하게 하는, 프로세서 내의 다양한 로직을 표현하는, 머신 판독 가능 매체상에 저장된 전형적인 명령어들에 의해 구현될 수 있다. "IP 코어들"로서 알려진 그러한 표현들은 실체적인, 머신 판독 가능 매체상에 저장될 수 있으며, 다양한 고객들 또는 제조 설비들에 제공되어, 로직 또는 프로세서를 실제로 제조하는 제조 기계들 내에 로딩될 수 있다.
이러한 머신 판독 가능 저장 매체들은 하드 디스크, 플로피 디스크, 광 디스크, 컴팩트 디스크 판독 전용 메모리(CD-ROM), 재기입 가능 컴팩트 디스크(CD-RW), 및 광자기 디스크를 포함하는 임의의 다른 유형의 디스크, 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리(RAM), 소거 가능하고 프로그래밍 가능한 판독 전용 메모리(EPROM), 플래시 메모리, 전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리(EEPROM)와 같은 반도체 디바이스들, 자기 또는 광학 카드, 또는 전자 명령어들을 저장하기에 적합한 임의의 다른 유형의 매체와 같은 저장 매체를 포함하는 머신 또는 디바이스에 의해 제조되거나 형성된 제품들의 비일시적이고 실체적인 구성들을 포함할 수 있지만, 이에 한정되지 않는다.
따라서, 본 발명의 실시예들은 또한, 명령어들을 포함하거나, 또는 본 명세서에 개시되는 구조들, 회로들, 장치들, 프로세서들 및/또는 시스템 특징들을 정의하는, 하드웨어 기술 언어(Hardware Description Language: HDL)와 같은 설계 데이터를 포함하는 비-일시적이고 실체적인 머신 판독 가능 매체를 포함한다. 이러한 실시예들은 또한 프로그램 제품들로 지칭될 수 있다.
어떤 경우들에는, 명령어 변환기가 소스 명령어 세트로부터 타깃 명령어 세트로 명령어를 변환하기 위해 사용될 수 있다. 예를 들어, 명령어 변환기는 명령어를 코어에 의해 처리될 하나 이상의 다른 명령어들로 (예를 들어, 정적 바이너리 해석, 동적 컴파일을 포함하는 동적 바이너리 해석을 이용하여) 해석하거나, 모프하거나, 에뮬레이트하거나, 또는 다른 방식으로 변환할 수 있다. 명령어 변환기는 소프트웨어, 하드웨어, 펌웨어, 또는 그의 조합으로 구현될 수 있다. 명령어 변환기는 프로세서상에(on processor), 프로세서 밖에(off processor), 또는 일부는 프로세서상에 일부는 프로세서 밖에 있을 수 있다.
그러므로, 적어도 일 실시예에 따른 하나 이상의 명령어를 수행하기 위한 기법들이 기술된다. 특정 예시적 실시예들이 설명되었고 첨부 도면들에 도시되었지만, 그러한 실시예들은 단지 설명에 도움이 되는 것일 뿐이고 광범위한 본 발명을 제한하는 것이 아니며, 이 명세서를 숙독한 이 기술 분야의 통상의 기술을 가진 자라면 다양한 다른 변형들을 생각해낼 수 있으므로, 이 발명은 도시되고 설명된 그 특정 구성들 및 배열들에 제한되지 않는다는 것을 이해해야 한다. 빠르게 성장하고 더 이상의 진보가 용이하게 예견되지 않는 이와 같은 기술 영역에서, 개시된 실시예들은, 기술적 진보를 가능하게 함으로써 조장되어, 본 개시의 원리들 또는 첨부된 청구범위를 벗어나지 않고 구성 및 상세에 있어서 용이하게 수정 가능할 수 있다.
Claims (57)
- 프로세서로서,
단일 명령어 다중 데이터(SIMD) 어파인 변환에 대한 제1 명령어를 디코딩하는 디코드 스테이지 - 상기 제1 명령어는 소스 데이터 피연산자 세트, 변환 행렬 피연산자, 및 이동 벡터(translation vector) 피연산자를 특정함 -; 및
하나 이상의 실행 유닛을 포함하고,
상기 하나 이상의 실행 유닛은 디코딩된 상기 제1 명령어에 응답하여,
상기 변환 행렬 피연산자를 상기 소스 데이터 피연산자 세트의 각각의 성분에 적용하고, 상기 이동 벡터 피연산자를 상기 소스 데이터 피연산자 세트의 각각의 변환된 성분에 적용함으로써 SIMD 어파인 변환을 수행하고;
상기 제1 명령어의 결과를 SIMD 데스티네이션 레지스터에 저장하는, 프로세서. - 제1항에 있어서,
상기 하나 이상의 실행 유닛은 디코딩된 상기 제1 명령어에 응답하여,
상기 소스 데이터 피연산자 세트의 각각의 어파인 변환된 성분에 대해 SIMD 바이너리 유한체 곱의 역원(binary finite-field multiplicative inverse) 모듈로(modulo) 특정 기약(irreducible) 다항식을 계산하는, 프로세서. - 제2항에 있어서,
상기 특정 기약 다항식은 갈루아 체(Galois field) GF(28)에서의 x8 + x4 + x3 + x + 1을 지시하기 위해 상기 제1 명령어의 즉시 피연산자에 16진법의 제어 값 1B로서 특정되는, 프로세서. - 제1항에 있어서,
상기 제1 명령어는 상기 SIMD 데스티네이션 레지스터를 데스티네이션 피연산자로서 특정하는, 프로세서. - 제1항에 있어서,
상기 제1 명령어는 상기 소스 데이터 피연산자 세트로서 16 바이트 성분들을 보유하는 SIMD 레지스터를 특정하는, 프로세서. - 제1항에 있어서,
상기 제1 명령어는 상기 소스 데이터 피연산자 세트로서 32 바이트 성분들을 보유하는 SIMD 레지스터를 특정하는, 프로세서. - 제1항에 있어서,
상기 제1 명령어는 상기 소스 데이터 피연산자 세트로서 64 바이트 성분들을 보유하는 SIMD 레지스터를 특정하는, 프로세서. - 제1항에 있어서,
상기 제1 명령어는 상기 변환 행렬 피연산자로서 적어도 64 개의 1 비트 성분을 보유하는 SIMD 레지스터를 특정하는, 프로세서. - 제1항에 있어서,
상기 제1 명령어는 상기 이동 벡터 피연산자를 즉시 피연산자의 8 비트 벡터로서 특정하는, 프로세서. - 제1항에 있어서,
상기 변환 행렬 피연산자를 상기 소스 데이터 피연산자 세트의 각각의 성분에 적용하는 것은 갈루아 체 GF(28)에서 행렬 곱셈들로서 수행되는, 프로세서. - 제1항에 있어서,
상기 이동 벡터 피연산자를 상기 소스 데이터 피연산자 세트의 각각의 변환된 성분에 적용하는 것은 갈루아 체 GF(28)에서 벡터 덧셈들로서 수행되는, 프로세서. - 프로세서로서,
단일 명령어 다중 데이터(SIMD) 바이너리 유한체 곱의 역원에 대한 제1 명령어를 디코딩하여 제1 마이크로 명령어 및 제2 마이크로 명령어를 생성하는 디코드 스테이지 - 상기 제1 명령어는 소스 데이터 피연산자 세트, 및 모닉(monic) 기약 다항식을 특정함 -; 및
하나 이상의 실행 유닛을 포함하고,
상기 하나 이상의 실행 유닛은 디코딩된 상기 제1 명령어에 응답하여,
상기 제1 마이크로 명령어에 따라 상기 소스 데이터 피연산자 세트의 각각의 성분에 대해 바이너리 유한체 곱의 역원을 계산하고,
상기 제2 마이크로 명령어에 따라 상기 소스 데이터 피연산자 세트의 각각의 성분의 상기 바이너리 유한체 곱의 역원 성분 모듈로 상기 기약 다항식을 리덕션(reduce)하고,
상기 제1 명령어의 결과를 SIMD 데스티네이션 레지스터에 저장하는, 프로세서. - 제12항에 있어서,
상기 제1 명령어는 상기 SIMD 데스티네이션 레지스터를 데스티네이션 피연산자로서 특정하는, 프로세서. - 제12항에 있어서,
상기 제1 명령어는 상기 소스 데이터 피연산자 세트로서 16 바이트 성분들을 보유하는 SIMD 레지스터를 특정하는, 프로세서. - 제12항에 있어서,
상기 제1 명령어는 상기 소스 데이터 피연산자 세트로서 32 바이트 성분들을 보유하는 SIMD 레지스터를 특정하는, 프로세서. - 제12항에 있어서,
상기 제1 명령어는 상기 소스 데이터 피연산자 세트로서 64 바이트 성분들을 보유하는 SIMD 레지스터를 특정하는, 프로세서. - 제12항에 있어서,
상기 SIMD 바이너리 유한체 곱의 역원을 계산하는 것은 상기 소스 데이터 피연산자 세트의 각각의 성분을 254 누승(power)한 것 모듈로 갈루아 체 GF(28)에서의 상기 기약 다항식에 의해 수행되는, 프로세서. - 제12항에 있어서,
상기 기약 다항식은 갈루아 체 GF(28)에서의 x8 + x4 + x3 + x + 1을 지시하기 위해 상기 제1 명령어의 연상 기호(mnemonic)에 1B로서 특정되는, 프로세서. - 제12항에 있어서,
상기 기약 다항식은 갈루아 체 GF(28)에서의 x8 + x4 + x3 + x + 1을 지시하기 위해 상기 제1 명령어의 즉시 피연산자에 16진법의 제어 값 1B로서 특정되는, 프로세서. - 제12항에 있어서,
상기 기약 다항식은 갈루아 체 GF(28)에서의 x8 + x7 + x6 + x5 + x4 + x2 + 1을 지시하기 위해 상기 제1 명령어의 즉시 피연산자에 16진법의 제어 값 F5로서 특정되는, 프로세서. - 프로세서로서,
단일 명령어 다중 데이터(SIMD) 바이너리 유한체 곱셈에 대한 제1 명령어를 디코딩하는 디코드 스테이지 - 상기 제1 명령어는 제1 소스 데이터 피연산자 세트, 제2 소스 데이터 피연산자 세트, 및 모닉 기약 다항식을 특정함 -; 및
하나 이상의 실행 유닛을 포함하고,
상기 하나 이상의 실행 유닛은 디코딩된 상기 제1 명령어에 응답하여,
상기 제1 및 제2 소스 데이터 피연산자 세트의 성분들의 각각의 대응하는 쌍에 대해 SIMD 바이너리 유한체 곱셈 모듈로 상기 기약 다항식을 계산하고,
상기 제1 명령어의 결과를 SIMD 데스티네이션 레지스터에 저장하는, 프로세서. - 제21항에 있어서,
상기 제1 명령어는 상기 SIMD 데스티네이션 레지스터를 데스티네이션 피연산자로서 특정하는, 프로세서. - 제21항에 있어서,
상기 제1 명령어는 상기 제1 및 제2 소스 데이터 피연산자 세트로서 16 바이트 성분들을 보유하는 SIMD 레지스터들을 특정하는, 프로세서. - 제21항에 있어서,
상기 제1 명령어는 상기 제1 및 제2 소스 데이터 피연산자 세트로서 32 바이트 성분들을 보유하는 SIMD 레지스터들을 특정하는, 프로세서. - 제21항에 있어서,
상기 제1 명령어는 상기 제1 및 제2 소스 데이터 피연산자 세트로서 64 바이트 성분들을 보유하는 SIMD 레지스터들을 특정하는, 프로세서. - 제21항에 있어서,
상기 기약 다항식은 갈루아 체 GF(28)에서의 x8 + x4 + x3 + x + 1을 지시하기 위해 상기 제1 명령어의 연상 기호에 1B로서 특정되는, 프로세서. - 제21항에 있어서,
상기 기약 다항식은 갈루아 체 GF(28)에서의 x8 + x4 + x3 + x + 1을 지시하기 위해 상기 제1 명령어의 즉시 피연산자에 16진법의 제어 값 1B로서 특정되는, 프로세서. - 제21항에 있어서,
상기 제1 명령어는 상기 제1 및 제2 소스 데이터 피연산자 세트 각각으로서 하나의 16 바이트 성분을 보유하는 두 개의 SIMD 레지스터를 특정하는, 프로세서. - 제21항에 있어서,
상기 제1 명령어는 상기 제1 및 제2 소스 데이터 피연산자 세트 각각으로서 두 개의 16 바이트 성분을 보유하는 두 개의 SIMD 레지스터를 특정하는, 프로세서. - 제21항에 있어서,
상기 제1 명령어는 상기 제1 및 제2 소스 데이터 피연산자 세트 각각으로서 네 개의 16 바이트 성분을 보유하는 두 개의 SIMD 레지스터를 특정하는, 프로세서. - 제21항에 있어서,
상기 기약 다항식은 갈루아 체 GF(2128)에서의 x128 + x7 + x2 + x + 1을 지시하기 위해 상기 제1 명령어의 즉시 피연산자에 16진법의 제어 값 87로서 특정되는, 프로세서. - 하나 이상의 실행 가능한 명령어를 포함하는 기능 기술 자료(functional descriptive material)를 기록한 머신 판독 가능 매체로서, 상기 하나 이상의 실행 가능한 명령어는 실행되면 머신의 스레드를 대리하여 상기 머신으로 하여금,
소스 데이터 피연산자 세트의 성분들, 변환 행렬 피연산자, 및 이동 벡터 피연산자에 액세스하고;
상기 변환 행렬 피연산자를 상기 소스 데이터 피연산자 세트의 각각의 성분에 적용하고, 상기 이동 벡터 피연산자를 상기 소스 데이터 피연산자 세트의 각각의 변환된 성분에 적용함으로써 단일 명령어 다중 데이터(SIMD) 어파인 변환을 수행하고;
상기 SIMD 어파인 변환의 결과를 SIMD 데스티네이션 레지스터에 저장하도록 하는, 머신 판독 가능 매체. - 제32항에 있어서,
실행되면 머신의 스레드를 대리하여 상기 머신으로 하여금 또한,
상기 소스 데이터 피연산자 세트의 각각의 어파인 변환된 성분에 대해 SIMD 바이너리 유한체 곱의 역원 모듈로 특정 기약 다항식을 계산하도록 하는 하나 이상의 실행 가능한 명령어를 포함하는, 머신 판독 가능 매체. - 제32항에 있어서,
상기 변환 행렬 피연산자를 상기 소스 데이터 피연산자 세트의 각각의 성분에 적용하는 것은 갈루아 체 GF(28)에서 행렬 곱셈들로서 수행되는, 머신 판독 가능 매체. - 제32항에 있어서,
상기 이동 벡터 피연산자를 상기 소스 데이터 피연산자 세트의 각각의 변환된 성분에 적용하는 것은 갈루아 체 GF(28)에서 벡터 덧셈들로서 수행되는, 머신 판독 가능 매체. - 하나 이상의 실행 가능한 명령어를 포함하는 기능 기술 자료(functional descriptive material)를 기록한 머신 판독 가능 매체로서, 상기 하나 이상의 실행 가능한 명령어는 실행되면 머신의 스레드를 대리하여 상기 머신으로 하여금,
제1 마이크로 명령어 및 제2 마이크로 명령어를 생성하고;
소스 데이터 피연산자 세트의 성분들, 및 모닉 기약 다항식을 액세스하고;
상기 제1 마이크로 명령어에 따라 상기 소스 데이터 피연산자 세트의 각각의 성분에 대해 단일 명령어 다중 데이터(SIMD) 바이너리 유한체 곱의 역원 성분을 계산하고,
상기 제2 마이크로 명령어에 따라 상기 소스 데이터 피연산자 세트의 각각의 성분의 상기 바이너리 유한체 곱의 역원 성분 모듈로 상기 기약 다항식을 리덕션하고,
상기 SIMD 바이너리 유한체 곱의 역원 모듈로 상기 기약 다항식의 결과를 SIMD 데스티네이션 레지스터에 저장하도록 하는, 머신 판독 가능 매체. - 제36항에 있어서,
상기 기약 다항식은 갈루아 체 GF(28)에서의 x8 + x4 + x3 + x + 1을 지시하기 위해 제1 명령어의 즉시 피연산자에 16진법의 제어 값 1B로서 특정되는, 머신 판독 가능 매체. - 제36항에 있어서,
상기 기약 다항식은 갈루아 체 GF(28)에서의 x8 + x4 + x3 + x + 1을 지시하기 위해 제1 명령어의 연상 기호에 1B로서 특정되는, 머신 판독 가능 매체. - 하나 이상의 실행 가능한 명령어를 포함하는 기능 기술 자료(functional descriptive material)를 기록한 머신 판독 가능 매체로서, 상기 하나 이상의 실행 가능한 명령어는 실행되면 머신의 스레드를 대리하여 상기 머신으로 하여금,
제1 소스 데이터 피연산자 세트의 성분들, 제2 소스 데이터 피연산자 세트의 성분들, 및 모닉 기약 다항식에 액세스하고,
상기 제1 및 제2 소스 데이터 피연산자 세트의 성분들의 각각의 대응하는 쌍에 대해 단일 명령어 다중 데이터(SIMD) 바이너리 유한체 곱셈 모듈로 상기 기약 다항식을 계산하고,
상기 SIMD 바이너리 유한체 곱셈 모듈로 상기 기약 다항식의 결과를 SIMD 데스티네이션 레지스터에 저장하도록 하는, 머신 판독 가능 매체. - 제39항에 있어서,
상기 기약 다항식은 갈루아 체 GF(28)에서의 x8 + x4 + x3 + x + 1을 지시하기 위해 제1 명령어의 즉시 피연산자에 16진법의 제어 값 1B로서 특정되는, 머신 판독 가능 매체. - 제39항에 있어서,
상기 기약 다항식은 갈루아 체 GF(28)에서의 x8 + x4 + x3 + x + 1을 지시하기 위해 제1 명령어의 연상 기호에 1B로서 특정되는, 머신 판독 가능 매체. - 방법으로서,
단일 명령어 다중 데이터(SIMD) 어파인 변환에 대한 제1 명령어를 디코딩하는 단계 - 상기 제1 명령어는 소스 데이터 피연산자 세트, 변환 행렬 피연산자, 및 이동 벡터 피연산자를 특정함 -; 및
디코딩된 상기 제1 명령어에 응답하여, 상기 변환 행렬 피연산자를 상기 소스 데이터 피연산자 세트의 각각의 성분에 적용하고, 상기 이동 벡터 피연산자를 상기 소스 데이터 피연산자 세트의 각각의 변환된 성분에 적용함으로써 SIMD 어파인 변환을 수행하는 단계; 및
상기 제1 명령어의 결과를 SIMD 데스티네이션 레지스터에 저장하는 단계를 포함하는, 방법. - 제42항에 있어서,
상기 소스 데이터 피연산자 세트의 각각의 어파인 변환된 성분에 대해 SIMD 바이너리 유한체 곱의 역원 모듈로 특정 기약 다항식을 계산하는 단계를 더 포함하는, 방법. - 제42항에 있어서,
상기 변환 행렬 피연산자를 상기 소스 데이터 피연산자 세트의 각각의 성분에 적용하는 것은 갈루아 체 GF(28)에서 행렬 곱셈들로서 수행되는, 방법. - 제42항에 있어서,
상기 이동 벡터 피연산자를 상기 소스 데이터 피연산자 세트의 각각의 변환된 성분에 적용하는 것은 갈루아 체 GF(28)에서 벡터 덧셈들로서 수행되는, 방법. - 방법으로서,
단일 명령어 다중 데이터(SIMD) 바이너리 유한체 곱의 역원에 대한 제1 명령어를 디코딩하여 제1 마이크로 명령어 및 제2 마이크로 명령어를 생성하는 단계 - 상기 제1 명령어는 소스 데이터 피연산자 세트, 및 모닉 기약 다항식을 특정함 -;
상기 제1 마이크로 명령어에 따라 상기 소스 데이터 피연산자 세트의 각각의 성분에 대해 바이너리 유한체 곱의 역원 성분을 계산하는 단계;
상기 제2 마이크로 명령어에 따라 상기 소스 데이터 피연산자 세트의 각각의 성분의 상기 바이너리 유한체 곱의 역원 성분 모듈로 상기 기약 다항식을 리덕션하는 단계; 및
상기 제1 명령어의 결과를 SIMD 데스티네이션 레지스터에 저장하는 단계를 포함하는, 방법. - 제46항에 있어서,
상기 모닉 기약 다항식은 갈루아 체 GF(28)에서의 x8 + x4 + x3 + x + 1을 지시하기 위해 상기 제1 명령어의 즉시 피연산자에 16진법의 제어 값 1B로서 특정되는, 방법. - 제46항에 있어서,
상기 기약 다항식은 갈루아 체 GF(28)에서의 x8 + x4 + x3 + x + 1을 지시하기 위해 상기 제1 명령어의 연상 기호에 1B로서 특정되는, 방법. - 방법으로서,
단일 명령어 다중 데이터(SIMD) 바이너리 유한체 곱셈에 대한 제1 명령어를 디코딩하는 단계 - 상기 제1 명령어는 제1 소스 데이터 피연산자 세트, 제2 소스 데이터 피연산자 세트, 및 모닉 기약 다항식을 특정함 -;
디코딩된 상기 제1 명령어에 응답하여 상기 제1 및 제2 소스 데이터 피연산자 세트의 성분들의 각각의 대응하는 쌍에 대해 SIMD 바이너리 유한체 곱셈 모듈로 상기 기약 다항식을 계산하는 단계; 및
상기 제1 명령어의 결과를 SIMD 데스티네이션 레지스터에 저장하는 단계를 포함하는, 방법. - 제49항에 있어서,
상기 모닉 기약 다항식은 갈루아 체 GF(28)에서의 x8 + x4 + x3 + x + 1을 지시하기 위해 상기 제1 명령어의 즉시 피연산자에 16진법의 제어 값 1B로서 특정되는, 방법. - 제49항에 있어서,
상기 기약 다항식은 갈루아 체 GF(28)에서의 x8 + x4 + x3 + x + 1을 지시하기 위해 상기 제1 명령어의 연상 기호에 1B로서 특정되는, 방법. - 처리 시스템으로서,
SIMD 보안 해싱 알고리즘 라운드 슬라이스에 대한 제1 명령어를 저장하는 메모리; 및
프로세서를 포함하고, 상기 프로세서는:
상기 제1 명령어를 페치하는 명령어 페치 스테이지;
단일 명령어 다중 데이터(SIMD) 어파인 변환에 대한 제1 명령어를 디코딩하는 디코드 스테이지 - 상기 제1 명령어는 소스 데이터 피연산자 세트, 변환 행렬 피연산자, 및 이동 벡터 피연산자를 특정함 -; 및
하나 이상의 실행 유닛들을 포함하고,
상기 하나 이상의 실행 유닛들은 디코딩된 상기 제1 명령어에 응답하여:
상기 변환 행렬 피연산자를 상기 소스 데이터 피연산자 세트의 각각의 성분에 적용하고, 상기 이동 벡터 피연산자를 상기 소스 데이터 피연산자 세트의 각각의 변환된 성분에 적용함으로써 SIMD 어파인 변환을 수행하고;
상기 제1 명령어의 결과를 SIMD 데스티네이션 레지스터에 저장하는, 처리 시스템. - 제52항에 있어서,
상기 하나 이상의 실행 유닛들은 코딩된 상기 제1 명령어에 응답하여 또한:
상기 소스 데이터 피연산자 세트의 각각의 어파인 변환된 성분에 대해 SIMD 바이너리 유한체 곱의 역원 모듈로 특정 기약 다항식을 계산하는, 처리 시스템. - 제52항에 있어서,
상기 디코드 스테이지는 SIMD 바이너리 유한체 곱의 역원에 대한 제2 명령어를 디코딩하여 제1 마이크로 명령어 및 제2 마이크로 명령어를 생성하고 - 상기 제2 명령어는 제2 소스 데이터 피연산자 세트, 및 모닉 기약 다항식을 특정함 -;
상기 하나 이상의 실행 유닛은 디코딩된 상기 제2 명령어에 응답하여:
상기 제1 마이크로 명령어에 따라 상기 소스 데이터 피연산자 세트의 각각의 성분에 대해 바이너리 유한체 곱의 역원 성분을 계산하고,
상기 제2 마이크로 명령어에 따라 상기 소스 데이터 피연산자 세트의 각각의 성분의 상기 바이너리 유한체 곱의 역원 성분 모듈로 상기 기약 다항식을 리덕션하고,
상기 제2 명령어의 결과를 제2 SIMD 데스티네이션 레지스터에 저장하는, 처리 시스템. - 제54항에 있어서,
상기 기약 다항식은 갈루아 체 GF(28)에서의 x8 + x4 + x3 + x + 1을 지시하기 위해 상기 제2 명령어의 연상 기호에 1B로서 특정되는, 처리 시스템. - 제52항에 있어서,
상기 디코드 스테이지는 SIMD 바이너리 유한체 곱셈에 대한 제2 명령어를 디코딩하고 - 상기 제2 명령어는 제2 소스 데이터 피연산자 세트, 제3 소스 데이터 피연산자 세트, 및 모닉 기약 다항식을 특정함 -; 및
상기 하나 이상의 실행 유닛은 디코딩된 상기 제2 명령어에 응답하여,
상기 제2 및 제3 소스 데이터 피연산자 세트의 성분들의 각각의 대응하는 쌍에 대해 SIMD 바이너리 유한체 곱셈 모듈로 상기 기약 다항식을 계산하고,
상기 제2 명령어의 결과를 제2 SIMD 데스티네이션 레지스터에 저장하는, 처리 시스템. - 제56항에 있어서,
상기 기약 다항식은 갈루아 체 GF(28)에서의 x8 + x4 + x3 + x + 1을 지시하기 위해 상기 제2 명령어의 즉시 피연산자에 16진법의 제어 값 1B로서 특정되는, 처리 시스템.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/316,624 | 2014-06-26 | ||
| US14/316,624 US9960907B2 (en) | 2007-12-28 | 2014-06-26 | Instruction for Performing SIMD affine transformation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160001623A true KR20160001623A (ko) | 2016-01-06 |
| KR101753467B1 KR101753467B1 (ko) | 2017-07-03 |
Family
ID=55169499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150073217A KR101753467B1 (ko) | 2014-06-26 | 2015-05-26 | 범용 gf(256) simd 암호용 산술 기능성을 제공하는 명령어 및 로직 |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR101753467B1 (ko) |
| CN (1) | CN105302522B (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111857820B (zh) * | 2016-04-26 | 2024-05-07 | 中科寒武纪科技股份有限公司 | 一种用于执行矩阵加/减运算的装置和方法 |
| US20180088946A1 (en) * | 2016-09-27 | 2018-03-29 | Intel Corporation | Apparatuses, methods, and systems for mixing vector operations |
| US11263008B2 (en) * | 2017-03-20 | 2022-03-01 | Intel Corporation | Systems, methods, and apparatuses for tile broadcast |
| US10534838B2 (en) * | 2017-09-29 | 2020-01-14 | Intel Corporation | Bit matrix multiplication |
| FR3076925B1 (fr) * | 2018-01-16 | 2020-01-24 | Proton World International N.V. | Fonction cryptographique |
| CN110278070B (zh) * | 2018-03-13 | 2022-07-15 | 中国科学技术大学 | 一种sm4算法中s盒的实现方法及装置 |
| CN111384971B (zh) * | 2018-12-29 | 2023-09-01 | 泰斗微电子科技有限公司 | 有限域中的数据处理方法、装置和解码器 |
| JP7444287B2 (ja) * | 2020-11-19 | 2024-03-06 | 日本電信電話株式会社 | 推定装置、推定方法、および、推定プログラム |
| CN113642056B (zh) * | 2021-07-08 | 2024-03-26 | 安徽省水利水电勘测设计研究总院股份有限公司 | 用于MicroStation平台的参数化构件生成、修改方法和装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6766344B2 (en) * | 2001-05-08 | 2004-07-20 | International Business Machines Corporation | Processing Galois Field arithmetic |
| US7343389B2 (en) * | 2002-05-02 | 2008-03-11 | Intel Corporation | Apparatus and method for SIMD modular multiplication |
| US7254679B2 (en) | 2004-08-04 | 2007-08-07 | Infineon Technologies Ag | Computer system for data processing and method for the transfer of an array segment of an affine-indexed multi-dimensional array referenced in a loop nest from a first memory to a second memory |
| US8923510B2 (en) | 2007-12-28 | 2014-12-30 | Intel Corporation | Method and apparatus for efficiently implementing the advanced encryption standard |
| CN102081514B (zh) * | 2011-01-24 | 2014-07-23 | 山东大学 | AES加密算法中Sbox生成指令优化方法及其指令集处理器 |
-
2015
- 2015-05-26 CN CN201510272957.6A patent/CN105302522B/zh active Active
- 2015-05-26 KR KR1020150073217A patent/KR101753467B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR101753467B1 (ko) | 2017-07-03 |
| CN105302522A (zh) | 2016-02-03 |
| CN105302522B (zh) | 2019-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| GRNT | Written decision to grant |