KR20150144196A - Apparatus and method for offset cancellation in analog-to-digital converter and analog-to-digital converter using the same - Google Patents

Apparatus and method for offset cancellation in analog-to-digital converter and analog-to-digital converter using the same Download PDF

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KR20150144196A
KR20150144196A KR1020140073032A KR20140073032A KR20150144196A KR 20150144196 A KR20150144196 A KR 20150144196A KR 1020140073032 A KR1020140073032 A KR 1020140073032A KR 20140073032 A KR20140073032 A KR 20140073032A KR 20150144196 A KR20150144196 A KR 20150144196A
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Abstract

An embodiment of the present invention relates to an offset cancellation device, an analog-digital converter using the same, and an offset cancellation method for an analog-digital converter. The offset cancellation device comprises: an input unit for receiving a reference voltage; a digital-analog conversion unit for receiving a digital value of the reference voltage, and converting the digital value into an analog value; a comparison unit for comparing a voltage outputted from the input unit to an analog value outputted from the digital-analog conversion unit; and an offset cancellation unit for determining a cancellation voltage to be fed back to the input unit based on a compared result from the comparison unit. The input unit outputs a voltage obtained by subtracting a cancellation voltage from a reference voltage.

Description

오프셋 상쇄 장치, 그를 이용한 아날로그-디지털 변환기 및 아날로그-디지털 변환기의 오프셋 상쇄 방법{Apparatus and method for offset cancellation in analog-to-digital converter and analog-to-digital converter using the same}[0001] The present invention relates to an offset canceling apparatus, an analog-to-digital converter using the offset canceling apparatus, and an offset cancellation method of an analog-to-

본 발명은 오프셋 상쇄 장치, 그를 이용한 아날로그-디지털 변환기 및 아날로그-디지털 변환기의 오프셋 상쇄 방법에 관한 것이다.
The present invention relates to an offset cancellation device, an analog-to-digital converter using the same, and a method for offset cancellation of an analog-to-digital converter.

아날로그-디지털 변환기(Analog-to-Digital Converter)에서 오프셋(Offset)은 필연적으로 발생된다.Offset inevitably occurs in an analog-to-digital converter.

상기 오프셋이 발생되는 원인으로는 공정에서 부정합 및 비대칭적인 레이아웃, 아날로그-디지털 변환기 자체의 시스템적인 한계 등이 있다. 특히 상기 오프셋은 상기 아날로그-디지털 변환기를 구성하는 증폭기에서 많이 발생될 수 있다.Causes for the offset to occur include mismatches and asymmetrical layouts in the process, and system limitations of the analog-to-digital converter itself. In particular, the offset may be generated in an amplifier constituting the analog-to-digital converter.

상기 오프셋의 영향으로 상기 아날로그-디지털 변환기의 입력 전압의 범위가 줄어들고, 이에 따라 디지털 출력의 범위도 줄어들 수 있다. 또한, 상기 오프셋의 값을 알지 못하는 상태에서 상기 입력 전압에 따라 출력되는 디지털 출력의 오차를 보정할 수 없어, 상기 디지털 출력을 이용하는 장치들에 치명적일 수 있다는 문제점이 있다. 따라서, 상기 오프셋을 상쇄하는 기능이 추가된 아날로그-디지털 변환기가 필요하다.Due to the offset, the range of the input voltage of the analog-to-digital converter can be reduced, and the range of the digital output can be reduced accordingly. In addition, in the state where the offset value is not known, the error of the digital output that is output according to the input voltage can not be corrected, which can be fatal to devices using the digital output. Therefore, there is a need for an analog-to-digital converter added with the function of offsetting the offset.

한편, 상기 기능을 추가하기 위해 복잡한 구성들을 추가한다면, 상기 아날로그-디지털 변환기의 단가 및 전력 소모 증가의 문제점이 있다. 따라서, 간단한 구성의 추가로도 상기 오프셋을 상쇄하는 기능이 추가될 수 있는 아날로그-디지털 변환기가 필요하다.
On the other hand, if complicated configurations are added to add the above function, there is a problem of increasing the unit price and power consumption of the analog-to-digital converter. Therefore, there is a need for an analog-to-digital converter in which the function of offsetting the offset can be added in addition to the simple configuration.

하기의 특허문헌 1은 디지털-아날로그 변환기에 있어 오프셋 보정을 위한 방법 및 장치에 관한 것으로서, 아날로그-디지털 변환기의 구성 회로를 이용하여, 오프셋을 입력 전압에서 한번에 상쇄하는 내용을 개시하고 있지 못하고 있다.
The following Patent Document 1 discloses a method and apparatus for offset correction in a digital-to-analog converter, and does not disclose a method of offsetting an offset at an input voltage at a time using a configuration circuit of an analog-to-digital converter.

일본 공개특허공보 특개2010-045792호Japanese Unexamined Patent Application Publication No. 2010-045792

상기한 문제점을 해결하기 위해서, 본 발명의 일 실시예는, 아날로그-디지털 변환기의 구성 회로를 이용하여, 오프셋을 입력 전압에서 한번에 상쇄하는 아날로그-디지털 변환기 및 아날로그-디지털 변환기의 오프셋을 입력 전압에서 한번에 상쇄하는 장치 및 방법을 제공한다
In order to solve the above problems, an embodiment of the present invention uses an analog-to-digital converter configuration circuit to convert an offset of an analog-to-digital converter and an analog-to- And provides an apparatus and method for canceling at one time

본 발명의 하나의 기술적인 측면에 따른 오프셋 상쇄 장치는, 기준 전압(Reference Voltage) 및 상기 기준 전압의 디지털 값을 입력 받을 수 있다. 여기서, 상기 디지털 값을 아날로그 값으로 변환하고, 상기 기준 전압과 상기 아날로그 전압을 비교할 수 있다. 여기서, 상기 비교에 의한 결과를 기초로 상쇄 전압(Cancellation Voltage)을 결정하고, 상기 상쇄 전압을 상기 기준 전압에 피드백할 수 있다.The offset cancellation device according to one technical aspect of the present invention may receive a reference voltage and a digital value of the reference voltage. Here, the digital value may be converted into an analog value, and the reference voltage and the analog voltage may be compared. Here, the cancellation voltage may be determined based on the result of the comparison, and the offset voltage may be fed back to the reference voltage.

본 발명의 하나의 기술적인 측면에 따른 아날로그-디지털 변환기는, 상기 오프셋 보정 장치, 샘플-홀드(Sample-Hold) 회로 및 연속 근사 레지스터(Successive Approximation Register)를 포함하고, 오프셋 상쇄 기능과 함께 입력 전압을 디지털 출력으로 변환할 수 있다.An analog-to-digital converter according to one technical aspect of the present invention includes the offset correction device, a sample-hold circuit, and a successive approximation register, To a digital output.

본 발명의 하나의 기술적인 측면에 따른 아날로그-디지털 변환기의 오프셋 상쇄 방법은, 오프셋을 상쇄하기 위한 상쇄 전압을 결정하는 동작을 수행할 수 있다. 즉, 상쇄 전압 결정 동작의 제1 실시형태 또는 제2 실시형태를 이용하여 최종 상쇄 전압을 결정할 수 있다.
An offset cancellation method of an analog-to-digital converter according to one technical aspect of the present invention can perform an operation of determining an offset voltage to offset an offset. That is, the final offset voltage can be determined using the first embodiment or the second embodiment of the offset voltage determination operation.

아날로그-디지털 변환기의 입력 전압에서 오프셋을 상쇄함으로써, 입력 전압의 범위와 디지털 출력의 범위가 증가되며, 해상도를 추가로 증가시킬 필요가 없다.By offsetting the offset in the input voltage of the analog-to-digital converter, the range of the input voltage and the range of the digital output is increased and there is no need to increase the resolution further.

또한, 상기 아날로그-디지털 변환기의 외부에서 오프셋을 상쇄함으로써, 회로의 구성이 간단해지고 전류 소모가 줄어들며, 입력 주파수의 2배 이상의 주파수로 동작시킬 필요가 없게 된다.By offsetting the offset from the outside of the analog-to-digital converter, the configuration of the circuit is simplified, the current consumption is reduced, and it is not necessary to operate at a frequency two times higher than the input frequency.

또한, 상기 아날로그-디지털 변환기에 오프셋 상쇄 기능이 추가되는 측면에서 볼 때, 아날로그-디지털 변환기의 구성 회로를 이용하므로, 복잡한 구성들을 추가할 필요가 없어질 수 있다.
In addition, since the offset cancellation function is added to the analog-to-digital converter, the configuration circuit of the analog-to-digital converter is used, so that it becomes unnecessary to add complicated configurations.

도 1은 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기에서 오프셋을 상쇄하는 위치를 나타낸 개념도이다.
도 2는 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기를 나타낸 도면이다.
도 3은 본 발명의 일 실시 예에 따른 오프셋 상쇄 장치와 그 동작을 나타낸 도면이다.
도 4는 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기가 입력 전압을 디지털 출력으로 변환하는 동작을 나타낸 도면이다.
도 5는 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 입력부를 나타낸 도면이다.
도 6은 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 오프셋 상쇄 동작에 따른 입력 범위 및 출력 범위의 변화를 나타내는 그래프이다.
도 7은 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 오프셋 상쇄 방법을 나타낸 순서도이다.1 is a conceptual diagram illustrating a position offsetting an offset in an analog-to-digital converter according to an embodiment of the present invention.
2 is a diagram illustrating an analog-to-digital converter according to an embodiment of the present invention.
3 is a diagram illustrating an offset cancellation apparatus and its operation according to an embodiment of the present invention.
4 is a diagram illustrating an operation of an analog-to-digital converter according to an embodiment of the present invention to convert an input voltage to a digital output.
5 illustrates an input of an analog-to-digital converter according to an embodiment of the present invention.
6 is a graph illustrating changes in an input range and an output range according to an offset canceling operation of an analog-to-digital converter according to an exemplary embodiment of the present invention.
7 is a flowchart illustrating an offset cancellation method of an analog-to-digital converter according to an embodiment of the present invention.

후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.The following detailed description of the invention refers to the accompanying drawings, which illustrate, by way of illustration, specific embodiments in which the invention may be practiced. It should be understood that the various embodiments of the present invention are different, but need not be mutually exclusive. For example, certain features, structures, and characteristics described herein may be implemented in other embodiments without departing from the spirit and scope of the invention in connection with an embodiment. It is also to be understood that the position or arrangement of the individual components within each disclosed embodiment may be varied without departing from the spirit and scope of the invention. The following detailed description is, therefore, not to be taken in a limiting sense, and the scope of the present invention is to be limited only by the appended claims, along with the full scope of equivalents to which such claims are entitled, if properly explained. In the drawings, like reference numerals refer to the same or similar functions throughout the several views.

이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 실시 예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings in order that those skilled in the art can easily carry out the present invention.

도 1은 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기에서 오프셋을 상쇄하는 위치를 나타낸 개념도이다.
1 is a conceptual diagram illustrating a position offsetting an offset in an analog-to-digital converter according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기는, 아날로그-디지털 변환부(1)와 오프셋 상쇄부(2)로 개념적으로 나눌 수 있다. 상기 오프셋 상쇄부(2)는 입력 전압을 디지털 출력으로 변환하는 동작을 하기 전에 오프셋 상쇄 동작을 수행할 수 있다. 상기 오프셋 상쇄 동작에 대한 구체적인 설명을 아래 도 3을 참조하여 후술한다. 또한, 입력 전압을 디지털 출력으로 변환하는 동작에 대한 구체적인 설명을 아래 도 4를 참조하여 후술한다.
Referring to FIG. 1, an analog-to-digital converter according to an embodiment of the present invention can be conceptually divided into an analog-digital converter 1 and an offset canceller 2. FIG. The offset canceling unit 2 may perform an offset canceling operation before performing an operation of converting an input voltage to a digital output. A detailed description of the offset canceling operation will be described later with reference to FIG. A detailed description of the operation of converting the input voltage to the digital output will be described below with reference to FIG.

도 1을 참조하면, 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기는 오프셋을 입력 전압에서 상쇄하는 구조일 수 있다.Referring to FIG. 1, an analog-to-digital converter according to an exemplary embodiment of the present invention may be configured to offset an offset at an input voltage.

아날로그-디지털 변환기의 오프셋을 상쇄하는 구조 중 하나로서, 상기 아날로그-디지털 변환기의 디지털 출력에서 오프셋을 상쇄하는 구조가 있을 수 있다. 상기 구조는 디지털 출력 자체에서 오프셋에 의해 입력 전압의 범위가 줄어들게 하여, 오프셋 상쇄의 효과를 반감시킬 수 있다. 또한, 상기 디지털 출력에 포함된 오프셋을 디지털 값으로 상쇄해야 하므로, 상기 디지털 값의 해상도를 증가시켜야 할 수 있다. 따라서, 상기 구조와 달리, 오프셋을 입력 전압에서 상쇄하는 구조는 입력 전압의 범위가 증가되며, 해상도를 추가로 증가시킬 필요가 없다.As one of the structures that offset the offset of the analog-to-digital converter, there may be a structure that offsets off the digital output of the analog-to-digital converter. This structure reduces the range of the input voltage by offset in the digital output itself, thereby reducing the effect of offset cancellation. In addition, since the offset included in the digital output must be canceled with a digital value, the resolution of the digital value may need to be increased. Thus, unlike the above structure, the structure that offsets the offset at the input voltage increases the range of the input voltage and does not need to increase the resolution further.

아날로그-디지털 변환기의 오프셋을 상쇄하는 구조 중 또 다른 하나로서, 상기 아날로그-디지털 변환기의 내부에서 오프셋을 상쇄하는 구조가 있을 수 있다. 상기 구조는 오프셋이 발생할 수 있는 모든 구성요소들에서 상기 오프셋을 상쇄하게 하여, 회로 복잡성 및 전류 소모가 증가시킨다. 게다가, 나이퀴스트 샘플링 이론에 의해 입력 주파수의 2배 이상의 주파수로 오프셋 상쇄 동작이 수행되어야 할 수 있다. 따라서, 상기 구조와 달리, 오프셋을 입력 전압에서 상쇄하는 구조는 상기 아날로그-디지털 변환기와 분리 되는 구조이므로, 회로의 구성이 간단해지고 전류 소모가 줄어들며, 입력 주파수의 2배 이상의 주파수로 동작시킬 필요가 없게 된다.
As another of the structures that offset the offset of the analog-to-digital converter, there may be a structure that offsets offsets within the analog-to-digital converter. The structure causes the offset to be offset in all components where an offset can occur, thereby increasing circuit complexity and current consumption. In addition, the Nyquist sampling theory may require the offset canceling operation to be performed at a frequency that is at least twice the input frequency. Therefore, unlike the above structure, since the structure for offsetting the offset from the input voltage is separated from the analog-to-digital converter, the circuit configuration is simplified, current consumption is reduced, and it is necessary to operate at a frequency two times higher than the input frequency I will not.

도 2는 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기를 나타낸 도면이다.
2 is a diagram illustrating an analog-to-digital converter according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기는, 입력부(10), 디지털-아날로그 변환부(20), 비교부(30), 오프셋 상쇄부(40), 샘플-홀드 회로(50) 및 연속 근사 레지스터(60)를 포함할 수 있다.
2, an analog-to-digital converter according to an embodiment of the present invention includes an input unit 10, a digital-analog converter unit 20, a comparison unit 30, an offset cancel unit 40, a sample- Circuit 50 and a successive approximation register 60. [

상기 입력부(10)는, 기준 전압(Reference Voltage) 또는 입력 전압(Input Voltage)을 입력 받을 수 있다. 여기서, 상기 기준 전압은 상기 비교부(30)에 입력되는 값들의 비교를 위한 기준 값일 수 있다. 또한, 상기 입력 전압은 아날로그-디지털 변환기가 디지털 값으로 변환시키려는 대상 값일 수 있다. 따라서, 상기 아날로그-디지털 변환기가 오프셋 상쇄 동작을 수행할 때는, 상기 입력부(10)는 상기 기준 전압을 입력 받을 수 있다. 그리고, 상기 아날로그-디지털 변환기가 입력 전압을 디지털 출력으로 변환할 때는, 상기 입력부(10)는 상기 입력 전압을 입력 받을 수 있다.
The input unit 10 may receive a reference voltage or an input voltage. Here, the reference voltage may be a reference value for comparing the values input to the comparator 30. Also, the input voltage may be a target value to be converted by the analog-to-digital converter into a digital value. Therefore, when the analog-to-digital converter performs the offset canceling operation, the input unit 10 can receive the reference voltage. When the analog-to-digital converter converts an input voltage to a digital output, the input unit 10 can receive the input voltage.

상기 디지털-아날로그 변환부(20)는, 기준 전압의 디지털 값을 입력 받고 상기 디지털 값을 아날로그 값으로 변환시킬 수 있다. 아날로그-디지털 변환기가 오프셋 상쇄 동작을 수행할 때는, 오프셋 상쇄의 기준이 되는 값을 입력 받을 수 있다. 그리고, 상기 아날로그-디지털 변환기가 입력 전압을 디지털 출력으로 변환할 때는, 상기 연속 근사 레지스터(60)의 기준 값을 입력 받을 수 있다.
The digital-analog converter 20 may receive a digital value of a reference voltage and convert the digital value to an analog value. When the analog-to-digital converter performs the offset canceling operation, a value serving as a reference for offset offsetting can be input. When the analog-to-digital converter converts the input voltage to a digital output, the reference value of the successive approximation register 60 may be input.

상기 비교부(30)는, 입력부(10)에서 입력 받은 전압과 디지털-아날로그 변환부(20)에서 출력되는 아날로그 값을 비교할 수 있다. 여기서, 상기 비교부(30)는 연산 증폭기(Op-Amp)를 포함할 수 있어, 비교 결과에 따라 극성(Polarity)이 양인 값 또는 극성이 음인 값 중에서 하나를 출력할 수 있다. 예를 들어, 상기 입력부(10)의 출력 전압을 상기 연산 증폭기의 양의 입력단으로 입력 받고, 상기 디지털-아날로그 변환부(20)의 출력 전압을 상기 연산 증폭기의 음의 입력단으로 입력 받으면, 전자가 후자보다 더 클 경우 극성이 양인 값을 출력하고, 전자가 후자보다 더 작을 경우 극성이 음인 값을 출력한다. 상기 연산 증폭기의 양의 입력단과 음의 입력단에 각각 어떤 값을 입력하느냐에 따라 출력하는 값의 극성의 설정이 달라지는 것은 물론이다.
The comparator 30 may compare the voltage input from the input unit 10 and the analog value output from the digital-analog converter 20. Here, the comparator 30 may include an operational amplifier (Op-Amp), and may output one of a positive polarity value and a negative polarity value depending on the comparison result. For example, when the output voltage of the input section 10 is input to the positive input terminal of the operational amplifier and the output voltage of the digital-analog converter section 20 is input to the negative input terminal of the operational amplifier, If the polarity is larger than the latter, the polarity is positive. If the former is smaller than the latter, the polarity is negative. It goes without saying that the setting of the polarity of the output value varies according to which value is input to both the positive input terminal and the negative input terminal of the operational amplifier.

상기 오프셋 상쇄부(40)는, 비교부(30)의 비교 결과를 기초로 상쇄 전압(Cancellation Voltage)을 결정하고, 상기 상쇄 전압을 입력부(10)에 피드백(Feedback)할 수 있다. 여기서, 상기 상쇄 전압은 오프셋을 상쇄시키기 위해 상기 입력부(10)에 피드백되는 전압일 수 있다. 또한, 피드백은 상기 입력부(10)에 입력되는 기준 전압 또는 입력 전압에 특정 값(예를 들어, 상쇄 전압)을 감산시키는 동작일 수 있다.
The offset cancellation unit 40 may determine a cancellation voltage based on a comparison result of the comparison unit 30 and may feedback the offset voltage to the input unit 10. Here, the offset voltage may be a voltage fed back to the input unit 10 to offset the offset. In addition, the feedback may be an operation of subtracting a specific value (e.g., offset voltage) from the reference voltage or the input voltage input to the input unit 10.

상기 샘플-홀드 회로(50)는, 입력부(10)의 출력 전압을 입력 받고, 아날로그-디지털 변환기가 상기 출력 전압을 디지털 출력으로 변환할 때까지 지속적으로 출력할 수 있다. 즉, 상기 샘플-홀드 회로(Sample-Hold Circuit)는 상기 아날로그-디지털 변환기가 1개의 입력 값을 샘플(sample)하고, 상기 출력 전압을 디지털 출력으로 변환하는 동안 홀드(hold)할 수 있다.
The sample-and-hold circuit 50 receives the output voltage of the input section 10 and can continuously output the output voltage until the analog-to-digital converter converts the output voltage into a digital output. That is, the sample-and-hold circuit samples the input value of the analog-to-digital converter and holds the output voltage while converting the output voltage into a digital output.

상기 연속 근사 레지스터(60)는, 비교부(30)에서 출력되는 값을 기초로 입력 전압을 디지털 출력으로 변환할 수 있다. 여기서, 연속 근사(Successive Approximation)는 디지털 값의 최상위 비트(Most Significant Bit)에 해당되는 값부터 연속 근사하여 최하위 비트(Least Significant Bit)에 해당되는 값까지 변환하는 의미일 수 있다. 상기 연속 근사 레지스터(60)가 입력 전압을 디지털 출력으로 변환하는 동작에 대한 구체적인 설명을 아래 도 4를 참조하여 후술한다.
The successive approximation register 60 can convert an input voltage into a digital output based on a value output from the comparator 30. [ Here, the successive approximation may be a conversion from a value corresponding to the most significant bit of the digital value to a value corresponding to the least significant bit. A detailed description of an operation of the successive approximation register 60 for converting an input voltage to a digital output will be described below with reference to FIG.

도 3은 본 발명의 일 실시 예에 따른 오프셋 상쇄 장치 및 동작을 나타낸 도면이다.
3 is a diagram illustrating an offset cancellation apparatus and operation according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 일 실시 예에 따른 오프셋 상쇄 장치는, 입력부(10), 디지털-아날로그 변환부(20), 비교부(30), 오프셋 상쇄부(40) 및 샘플-홀드 회로(50)를 포함할 수 있다.
3, an offset cancellation apparatus according to an embodiment of the present invention includes an input unit 10, a digital-analog converter unit 20, a comparison unit 30, an offset cancel unit 40, and a sample- (50).

도 3을 참조하여, 본 발명의 일 실시 예에 따른 오프셋 상쇄 동작을 설명한다. 입력부(10), 디지털-아날로그 변환부(20) 및 샘플-홀드 회로(50)에서 각각 오프셋1, 2, 3이 발생될 수 있으며, 비교부(30)의 입력단에 상기 오프셋1, 2, 3이 모두 포함되어 입력된다. 상기 비교부(30)는 상기 오프셋1, 2, 3이 모두 포함된 입력 값들의 비교를 통해 상기 오프셋1, 2, 3이 한번에 합산된 값을 출력하여 오프셋 상쇄부(40)에 입력한다. 상기 오프셋 상쇄부(40)는 상기 비교부(30)의 출력 값을 기초로 한 피드백 동작을 통해 상기 오프셋1, 2, 3을 한번에 상쇄할 수 있다.
Referring to FIG. 3, the offset canceling operation according to an embodiment of the present invention will be described. 2, and 3 can be generated in the input unit 10, the digital-analog converter 20, and the sample-and-hold circuit 50, respectively. The outputs of the comparators 30, Are all included. The comparator 30 outputs the sum of the offsets 1, 2, and 3 at a time through the comparison of the input values including the offsets 1, 2, and 3, and inputs the sum to the offset canceller 40. The offset canceling unit 40 can cancel the offsets 1, 2 and 3 at a time through a feedback operation based on the output value of the comparing unit 30. [

이하 상기 오프셋1, 2, 3이 한번에 합산되는 내용을 보다 구체적으로 설명한다. 상기 입력부(10)의 출력에 포함되는 오프셋1과 상기 샘플-홀드 회로(50)의 출력에 포함되는 오프셋2는 모두 상기 비교부(30)의 양의 입력단에 기준 전압과 함께 입력될 수 있다. 마찬가지로, 상기 디지털-아날로그 변환부(20)의 출력에 포함되는 오프셋2는 상기 비교부(30)의 음의 입력단에 입력될 수 있다.Hereinafter, the contents of the additions of the offsets 1, 2 and 3 will be described in more detail. Both the offset 1 included in the output of the input unit 10 and the offset 2 included in the output of the sample-and-hold circuit 50 can be input together with the reference voltage to the positive input of the comparator 30. Likewise, the offset 2 included in the output of the digital-analog converter 20 may be input to the negative input of the comparator 30.

이에 따라, 상기 비교부(30)는 양의 입력단에 입력되는 전압과 음의 입력단에 입력되는 전압의 차이인 {(기준 전압+오프셋1+오프셋3)-(기준 전압+오프셋2)}이 0보다 큰지 작은지에 따라, 극성이 양인 값이나 음인 값을 출력할 수 있다.
Thus, the comparator 30 compares the difference between the voltage input to the positive input terminal and the voltage input to the negative input terminal ({reference voltage + offset 1 + offset 3) - (reference voltage + offset 2} It is possible to output a positive value or a negative value depending on whether it is larger or smaller.

여기서, 상기 비교부(30)가 상기 전압의 차이를 상쇄하면, 오프셋1, 2, 3을 한번에 상쇄할 수 있다. 따라서, 상기 오프셋 상쇄부(40)는 상기 전압의 차이에 해당되는 상쇄 전압을 상기 입력부(10)에 피드백하여 상기 오프셋1, 2, 3을 한번에 상쇄할 수 있다. 여기서, 상기 상쇄 전압이 상기 전압의 차이와 같아지도록 상쇄 전압 결정 동작을 수행할 수 있다.
Here, when the comparator 30 cancels the difference of the voltages, the offsets 1, 2 and 3 can be canceled at a time. Therefore, the offset canceling unit 40 can offset the offset 1, 2, and 3 at a time by feeding back the offset voltage corresponding to the voltage difference to the input unit 10. Here, the offset voltage determination operation may be performed such that the offset voltage becomes equal to the difference between the voltages.

이하 오프셋 상쇄부(40)에서 상쇄 전압 결정 동작의 제1 실시형태를 보다 구체적으로 설명한다.Hereinafter, the first embodiment of the offset voltage determining operation in the offset canceling unit 40 will be described in more detail.

오프셋 상쇄부(40)는 상기 비교부(30)에서 출력되는 값의 극성(Polarity)이 양인 경우, 이전에 피드백한 상쇄 전압보다 높은 상쇄 전압을 피드백할 수 있다. 그리고, 상기 비교부(30)에서 출력되는 값의 극성이 음인 경우, 이전에 피드백한 상쇄 전압보다 낮은 상쇄 전압을 피드백할 수 있다. 예를 들어, 초기 상쇄 전압을 0V로 설정하고, 상기 비교부(30)에서 출력되는 값의 극성이 양인 경우, 상기 오프셋 상쇄부(40)에서 출력되는 상쇄 전압은 0V보다 높은 상쇄 전압일 수 있다.The offset canceling unit 40 may feed back the offset voltage higher than the previously canceled offset voltage when the polarity of the value output from the comparator 30 is positive. When the polarity of the value output from the comparator 30 is negative, the offset voltage lower than the offset voltage previously fed back can be fed back. For example, if the initial offset voltage is set to 0 V and the polarity of the value output from the comparator 30 is positive, the offset voltage output from the offset canceller 40 may be an offset voltage higher than 0 V .

일련의 과정들을 통해 출력되는 상쇄 전압을 입력부(10)에 피드백 함으로써, 아날로그-디지털 변환기는 오프셋 상쇄 동작을 종료하고 입력 전압을 디지털 출력으로 변환하는 동작을 시작할 수 있다. 또는, 일련의 과정들을 통해 출력되는 상쇄 전압을 입력부(10)에 피드백한 후, 다시 상기 일련의 과정들을 반복하여 상기 상쇄 전압을 더욱 정밀하게 찾을 수 있다.
By feeding back the offset voltage output through the series of processes to the input section 10, the analog-to-digital converter can start the operation of terminating the offset canceling operation and converting the input voltage to a digital output. Alternatively, the offset voltage output through a series of processes may be fed back to the input unit 10, and then the series of processes may be repeated to find the offset voltage more precisely.

이에 따라, 상기 오프셋 상쇄부(40)가 피드백할 상쇄 전압의 변화량은 이전에 피드백한 상쇄 전압의 변화량보다 작을 수 있다. 예를 들어, 초기 상쇄 전압이 0V이고, 둘째 상쇄 전압이 0.1V이면, 상기 상쇄 전압의 변화량은 0.1V이다. 여기서, 셋째 상쇄 전압은 상기 둘째 상쇄 전압과 상기 둘째 상쇄 전압의 변화량에 기초하여 결정될 수 있다. 예를 들면, 상기 셋째 상쇄 전압은 상기 비교부(30)의 출력에 따라 0.05V이거나 0.15V일 수 있다. 따라서, 상기 상쇄 전압의 변화량은 상기 상쇄 전압을 찾는 과정을 반복할수록 작아지며, 아날로그-디지털 변환기의 오프셋 크기는 점점 줄어들 수 있다.
Accordingly, the amount of change of the offset voltage to be fed back by the offset canceling unit 40 may be smaller than the amount of change of the offset voltage previously fed back. For example, when the initial offset voltage is 0V and the second offset voltage is 0.1V, the variation amount of the offset voltage is 0.1V. Here, the third offset voltage may be determined based on the amount of change of the second offset voltage and the second offset voltage. For example, the third offset voltage may be 0.05 V or 0.15 V, depending on the output of the comparator 30. Therefore, the amount of change of the offset voltage becomes smaller as the process of finding the offset voltage is repeated, and the offset size of the analog-to-digital converter may gradually decrease.

또한, 상기 오프셋 상쇄부(40)는, 상쇄 전압의 변화량이 설정된 값 중에서 최소값이 되었을 때, 피드백하는 상쇄 전압을 최종 상쇄 전압이라고 판단하고 저장할 수 있다. 상기 상쇄 전압을 찾는 과정을 반복할수록 상기 오프셋 크기는 줄어들지만, 상기 과정을 너무 많이 수행할 경우 전력 및 동작 시간의 소모가 클 수 있다. 따라서, 상기 상쇄 전압의 변화량의 최소값을 설정하여 상기 상쇄 전압을 찾는 과정의 횟수를 조절할 수 있다. 예를 들면, 상기 상쇄 전압의 변화량의 최소값이 아날로그-디지털 변환기의 디지털 출력의 최하위 비트(LSB)에 해당되는 아날로그 값보다 작게 설정된다면, 상기 아날로그-디지털 변환기의 입력 전압 범위를 최대한 증가시키면서 오프셋 상쇄 동작에 의한 전력 및 동작 시간의 소모를 줄일 수 있다.
The offset canceling unit 40 may determine and store the offset voltage to be fed back as the final offset voltage when the variation amount of the offset voltage becomes the minimum value among the set values. The offset size decreases as the offset voltage is found repeatedly. However, if the offset voltage is excessively increased, the power and operation time may be consumed. Therefore, it is possible to adjust the number of times of finding the offset voltage by setting a minimum value of the offset voltage variation amount. For example, if the minimum value of the change amount of the offset voltage is set to be smaller than the analog value corresponding to the least significant bit (LSB) of the digital output of the analog-to-digital converter, Consumption of power and operation time by the operation can be reduced.

이하 오프셋 상쇄부(40)에서 상쇄 전압 결정 동작의 제2 실시형태를 보다 구체적으로 설명한다.Hereinafter, the second embodiment of the offset voltage determining operation in the offset canceling unit 40 will be described in more detail.

오프셋 상쇄부(40)는 상기 비교부(30)에서 출력되는 값의 극성(Polarity)이 양인 경우, 이전에 피드백한 상쇄 전압보다 높은 상쇄 전압을 출력할 수 있다. 그리고, 상기 비교부(30)에서 출력되는 값의 극성이 음인 경우, 이전에 피드백한 상쇄 전압보다 낮은 상쇄 전압을 피드백할 수 있다. 예를 들어, 초기 상쇄 전압이 0V로 설정되고 상기 비교부(30)에서 출력되는 값의 극성이 음인 경우, 상기 오프셋 상쇄부(40)에서 출력되는 상쇄 전압은 0V보다 낮은 상쇄 전압일 수 있다.When the polarity of the value output from the comparator 30 is positive, the offset canceling unit 40 can output the offset voltage higher than the offset voltage previously fed back. When the polarity of the value output from the comparator 30 is negative, the offset voltage lower than the offset voltage previously fed back can be fed back. For example, when the initial offset voltage is set to 0V and the polarity of the value output from the comparator 30 is negative, the offset voltage output from the offset offset unit 40 may be an offset voltage lower than 0V.

일련의 과정들을 통해 출력되는 상쇄 전압을 입력부(10)에 피드백 함으로써, 아날로그-디지털 변환기는 오프셋 상쇄 동작을 종료하고 입력 전압을 디지털 출력으로 변환하는 동작을 시작할 수 있다. 또는, 일련의 과정들을 통해 출력되는 상쇄 전압을 입력부(10)에 피드백한 후, 다시 상기 일련의 과정들을 반복하여 상기 상쇄 전압을 더욱 정밀하게 찾을 수 있다.
By feeding back the offset voltage output through the series of processes to the input section 10, the analog-to-digital converter can start the operation of terminating the offset canceling operation and converting the input voltage to a digital output. Alternatively, the offset voltage output through a series of processes may be fed back to the input unit 10, and then the series of processes may be repeated to find the offset voltage more precisely.

상기 오프셋 상쇄부(40)가 피드백할 상쇄 전압의 변화량은 이전에 피드백한 상쇄 전압의 변화량과 같을 수 있다. 예를 들어, 초기 상쇄 전압이 0V이고 둘째 상쇄 전압이 0.01V이면, 상기 상쇄 전압의 변화량은 0.01V이다. 여기서, 셋째 상쇄 전압은 상기 둘째 상쇄 전압에 기초하여 결정될 수 있다. 예를 들면, 상기 셋째 상쇄 전압은 상기 비교부(30)의 출력에 따라 0V이거나 0.02V일 수 있다. 따라서, 상기 상쇄 전압을 찾는 과정을 반복할수록 상기 상쇄 전압은 최적의 상쇄 전압에 가까워지며, 아날로그-디지털 변환기의 오프셋 크기는 점점 줄어들 수 있다.The amount of change of the offset voltage to be fed back by the offset canceling unit 40 may be equal to the amount of change of the offset voltage previously fed back. For example, if the initial offset voltage is 0V and the second offset voltage is 0.01V, the change amount of the offset voltage is 0.01V. Here, the third offset voltage may be determined based on the second offset voltage. For example, the third offset voltage may be 0 V or 0.02 V depending on the output of the comparator 30. Therefore, as the process of finding the offset voltage is repeated, the offset voltage approaches the optimal offset voltage, and the offset size of the analog-to-digital converter may gradually decrease.

상기 상쇄 전압의 변화량을 줄일수록 상기 상쇄 전압을 더욱 정밀하게 찾을 수 있지만, 상기 상쇄 전압을 찾는 과정의 반복 횟수가 많아질 수 있다. 따라서, 상기 상쇄 전압의 변화량이 아날로그-디지털 변환기의 디지털 출력의 최하위 비트(LSB)에 해당되는 아날로그 값보다 작게 설정된다면, 상기 아날로그-디지털 변환기의 입력 전압 범위를 최대한 증가시키면서 상기 상쇄 전압을 찾는 과정의 반복 횟수를 줄일 수 있다.
The offset voltage can be detected more precisely as the amount of change of the offset voltage is reduced. However, the number of iterations of finding the offset voltage can be increased. Therefore, if the amount of change of the offset voltage is set to be smaller than the analog value corresponding to the least significant bit (LSB) of the digital output of the analog-to-digital converter, the process of finding the offset voltage while maximally increasing the input voltage range of the analog- Can be reduced.

또한, 상기 오프셋 상쇄부(40)는 상기 비교부(30)에서 출력되는 값의 극성이 적어도 2번 변화할 때, 상기 상쇄 전압을 최종 상쇄 전압이라고 판단하고 저장할 수 있다. 상기 상쇄 전압을 찾는 과정을 반복하면서 상쇄 전압의 크기가 점점 커지다가 최적의 상쇄 전압을 초과할 수 있다. 이 경우 상기 비교부(30)에서 출력되는 값의 극성이 변화될 수 있다. 값의 극성이 변화된 후 커지던 상쇄 전압은 다시 줄어드는데, 상기 상쇄 전압의 변화에 의해 상기 비교부(30)에서 출력되는 값의 극성이 한번 더 변화될 수 있다. 따라서, 상기 비교부(30)에서 출력되는 값의 극성이 2번 변화될 경우, 상기 오프셋 상쇄부(40)는 상기 상쇄 전압이 최적의 상쇄 전압에 근접하였다고 판단할 수 있다.The offset canceling unit 40 may determine and store the offset voltage as the final offset voltage when the polarity of the value output from the comparator 30 changes at least twice. The magnitude of the offset voltage gradually increases while exceeding the optimal offset voltage while repeating the process of finding the offset voltage. In this case, the polarity of the value output from the comparator 30 may be changed. The polarity of the value output from the comparator 30 may be changed by the change of the offset voltage once again. Therefore, when the polarity of the value output from the comparator 30 is changed twice, the offset canceling unit 40 can determine that the offset voltage is close to the optimal offset voltage.

상기 비교부(30)에서 출력되는 값의 극성은 잡음 등에 의해서도 순간적으로 변화될 수 있다. 따라서, 최종 상쇄 전압이라고 판단하는 기초가 되는 극성의 변화 횟수는 2번보다 많게 하여 설정될 수 있다. 이 경우, 상기 오프셋 상쇄부(40)는 더 안정적으로 상기 상쇄 전압을 찾을 수 있다.
The polarity of the value output from the comparator 30 may be instantaneously changed by noise or the like. Therefore, the number of times of the polarity change that is the basis for determining the final offset voltage can be set to be larger than two. In this case, the offset canceling unit 40 can find the offset voltage more stably.

도 4는 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기가 입력 전압을 디지털 출력으로 변환하는 동작을 나타낸 도면이다.
4 is a diagram illustrating an operation of an analog-to-digital converter according to an embodiment of the present invention to convert an input voltage to a digital output.

이하 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기가 입력 전압을 디지털 출력으로 변환하는 동작을 도 4를 참조하여 보다 구체적으로 설명한다. 상기 아날로그-디지털 변환기가 SAR(Successive Approximation Register)방식일 경우를 일 실시예로 들어 설명한다. 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 변환 방식은 SAR에 한정되지 않는다. 즉, 디지털-아날로그 변환부를 이용하여, 입력 전압을 디지털 출력으로 변환하는 모든 방식의 아날로그-디지털 변환기일 수 있다.
The operation of the analog-to-digital converter according to an embodiment of the present invention to convert an input voltage to a digital output will be described in more detail with reference to FIG. The case where the analog-to-digital converter is a Successive Approximation Register (SAR) method will be described as an embodiment. The conversion scheme of the analog-to-digital converter according to an embodiment of the present invention is not limited to the SAR. That is, it may be an all-analog-to-digital converter for converting an input voltage to a digital output using a digital-analog converter.

오프셋 상쇄부(40)는 이전에 수행된 오프셋 상쇄 동작에 의해 저장한 상쇄 전압(Cancellation Voltage)을 출력하고, 상기 상쇄 전압을 입력부(10)에 피드백(Feedback)할 수 있다.The offset canceling unit 40 outputs the canceling voltage stored in the offset canceling operation performed previously and feedbacks the offset voltage to the input unit 10. [

입력부(10)가 입력 전압을 입력 받고 상기 상쇄 전압을 감산한 후, 샘플-홀드 회로(50)는 상기 입력부(10)에서 출력되는 값을 샘플-홀드 하여 비교부(30)의 입력단에 입력시킬 수 있다. 디지털-아날로그 변환부(20)는 기준 전압의 디지털 값으로 최상위 비트(MSB)만 1인 디지털 값을 입력 받고, 상기 디지털 값을 아날로그 값으로 변환하여 상기 비교부(30)의 다른 입력단에 입력시킬 수 있다.After the input section 10 receives the input voltage and subtracts the offset voltage, the sample-and-hold circuit 50 samples and holds the value output from the input section 10 and inputs it to the input terminal of the comparison section 30 . The digital-to-analog converter 20 receives a digital value having a MSB of 1 as a digital value of a reference voltage, converts the digital value to an analog value, and inputs the analog value to another input terminal of the comparator 30 .

상기 비교부(30)는 상기 입력 전압과 상기 기준 전압의 디지털 값의 비교에 의한 출력 값을 연속 근사 레지스터(60)의 입력단에 입력시킬 수 있다. 상기 입력 전압이 상기 기준 전압의 디지털 값보다 클 경우, 상기 연속 근사 레지스터(60)의 최상위 비트(MSB)는 1이 등록(Regist)될 수 있다. 그리고, 상기 입력 전압이 상기 기준 전압의 디지털 값보다 작을 경우, 상기 연속 근사 레지스터(60)의 최상위 비트(MSB)는 0이 등록될 수 있다.The comparator 30 may input the output value obtained by comparing the digital value of the input voltage and the digital value of the reference voltage to the input terminal of the successive approximation register 60. If the input voltage is greater than the digital value of the reference voltage, the most significant bit (MSB) of the successive approximation register 60 may be regis- tered by one. If the input voltage is smaller than the digital value of the reference voltage, the most significant bit (MSB) of the successive approximation register 60 may be registered as zero.

상기 연속 근사 레지스터(60)는 상기 비교부(30)에서의 출력 값을 입력 받으면, 특정 비트의 디지털 값을 등록하고 상기 디지털-아날로그 변환부(20)의 입력단에 새로운 기준 전압의 디지털 값을 입력시킬 수 있다. 여기서, 상기 연속 근사 레지스터(60)에서 등록되는 값에 따라, 상기 디지털-아날로그 변환부(20)에 입력되는 기준 전압의 디지털 값은 달라진다. 예를 들어, 상기 연속 근사 레지스터(60)의 최상위 비트(MSB)에 1이 등록되면, 상기 기준 전압의 디지털 값은 최상위 비트(MSB)와 상기 최상위 비트보다 1자리 아래의 비트가 1이 될 수 있다. 그리고, 상기 연속 근사 레지스터(60)의 최상위 비트(MSB)에 0이 등록되면, 상기 기준 전압의 디지털 값은 최상위 비트보다 1자리 아래의 비트가 1이 될 수 있다.When receiving the output value from the comparator 30, the successive approximation register 60 registers a digital value of a specific bit and inputs a digital value of a new reference voltage to the input terminal of the digital-analog converter 20 . Here, the digital value of the reference voltage input to the digital-analog converter 20 varies depending on the value registered in the successive approximation register 60. [ For example, if 1 is registered in the most significant bit (MSB) of the successive approximation register 60, the digital value of the reference voltage may be 1 (MSB) and 1 have. If 0 is registered in the most significant bit (MSB) of the successive approximation register 60, the digital value of the reference voltage may be 1, which is one digit lower than the most significant bit.

이렇게, 상기 기준 전압의 디지털 값이 달라지면, 상기 비교부(30)는 다시 입력 값들을 비교할 수 있다. 상기 연속 근사 레지스터(60)는 상기 최상위 비트보다 1자리 아래의 비트의 값을 등록하고, 새로운 기준 전압의 디지털 값을 상기 디지털-아날로그 변환부(20)에 입력하는 일련의 과정들을 반복할 수 있다. 상기의 과정들을 출력하는 디지털 값의 비트 수만큼 반복할 수 있다.
When the digital value of the reference voltage is changed, the comparing unit 30 may compare the input values again. The successive approximation register 60 may repeat a series of steps of registering a value of one digit below the most significant bit and inputting a digital value of a new reference voltage to the digital-analog converter 20 . The above processes can be repeated as many as the number of bits of the digital value to be outputted.

여기서, 상기 입력부(10), 상기 디지털-아날로그 변환부(20), 상기 비교부(30) 및 샘플-홀드 회로(50)는, 아날로그-디지털 변환기가 오프셋 상쇄 동작을 수행할 때와 입력 전압을 디지털 출력으로 변환할 때에 모두 사용될 수 있다. 특히, 상기 비교부(30)에서의 동작은 상기 오프셋 상쇄 동작과 상기 변환 동작 모두에서 큰 차이가 없을 수 있다. 즉, 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기는 오프셋 상쇄 기능을 수행하기 위해 상기 아날로그-디지털 변환기의 구성 회로를 재사용하여, 복잡한 구성들을 추가할 필요가 없어질 수 있다.
Here, the input unit 10, the digital-analog converter 20, the comparator 30, and the sample-and-hold circuit 50 may be configured such that when the analog-to-digital converter performs an offset cancellation operation, It can be used both when converting to digital output. In particular, the operation in the comparator 30 may not be significantly different in both the offset canceling operation and the converting operation. That is, the analog-to-digital converter according to an embodiment of the present invention can reuse the constituent circuits of the analog-to-digital converter to perform the offset cancellation function, thereby eliminating the need to add complicated configurations.

도 5는 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 입력부를 나타낸 도면이다.
5 illustrates an input of an analog-to-digital converter according to an embodiment of the present invention.

상기 입력부(10)는 기준 전압과 상쇄 전압의 차이 전압을 출력하는 감산기(Subtractor) 회로를 포함할 수 있다. 즉, 상기 기준 전압에 상기 상쇄 전압을 피드백하는 동작은 상기 감산기 회로를 통해 구현될 수 있다.The input unit 10 may include a subtractor circuit that outputs a difference voltage between a reference voltage and an offset voltage. That is, the operation of feeding back the offset voltage to the reference voltage may be implemented through the subtracter circuit.

여기서, 상기 감산기 회로의 양의 입력단은 상기 기준 전압을 입력 받고 음의 입력단은 상기 상쇄 전압을 입력 받으면, 출력단으로 상기 기준 전압에서 상기 상쇄 전압을 뺀 값을 출력할 수 있다. 상기 감산기 회로는 연산 증폭기(11)와 복수의 저항들을 포함할 수 있다. 상기 연산 증폭기(11)의 증폭률은 매우 크고 상기 복수의 저항들의 값이 모두 같을 경우, 상기 감산기 회로는 감산 기능을 수행할 수 있다.
Here, the positive input terminal of the subtractor circuit receives the reference voltage, and the negative input terminal receives the offset voltage, and can output a value obtained by subtracting the offset voltage from the reference voltage to the output terminal. The subtracter circuit may include an operational amplifier 11 and a plurality of resistors. If the amplification factor of the operational amplifier 11 is very large and the values of the plurality of resistors are all the same, the subtractor circuit can perform a subtraction function.

도 6은 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 오프셋 상쇄 동작에 따른 입력 범위 및 출력 범위의 변화를 나타내는 그래프이다.
6 is a graph illustrating changes in an input range and an output range according to an offset canceling operation of an analog-to-digital converter according to an exemplary embodiment of the present invention.

아날로그-디지털 변환기가 오프셋을 상쇄하지 않는다면, 도 6의 왼쪽 곡선과 같이 실제 입력 전압의 범위는 줄어들고 이에 따라 디지털 출력의 범위도 줄어들 수 있다. 예를 들어, 디지털 출력이 3개 비트인데 상기 디지털 출력이 110인 값에 해당되는 입력 전압을 입력할 때, 오프셋의 영향으로 111의 디지털 출력이 출력될 수 있다. 이 경우, 상기 디지털 출력이 111인 값에 해당되는 입력 전압을 입력하더라도 111의 디지털 출력이 출력된다. 또한, 상기 디지털 출력이 000인 값에 해당되는 입력 전압을 입력할 때, 오프셋의 영향으로 001의 디지털 출력이 출력될 수 있다. 전술한 예를 종합하면, 실제 입력 전압의 범위는 000에서 110이며, 디지털 출력의 범위는 001에서 111이다. 즉, 상기 오프셋의 영향으로 실제 입력 전압의 범위와 디지털 출력의 범위는 모두 줄어든다.If the analog-to-digital converter does not offset the offset, the range of the actual input voltage is reduced as shown in the left curve of FIG. 6 and thus the range of the digital output can be reduced. For example, when a digital output has three bits and an input voltage corresponding to the digital output of 110 is input, a digital output of 111 may be output due to the offset. In this case, even if an input voltage corresponding to the digital output of 111 is input, the digital output of 111 is output. Further, when inputting the input voltage corresponding to the value of the digital output of 000, the digital output of 001 can be output due to the influence of the offset. Taking the above example as an example, the actual input voltage range is from 000 to 110, and the range of the digital output is from 001 to 111. That is, both the range of the actual input voltage and the range of the digital output are reduced due to the influence of the offset.

본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 오프셋 상쇄 동작을 수행한 후, 도 6의 오른쪽 곡선과 같이 입력 전압의 범위가 증가되고, 이에 따라 디지털 출력의 범위도 증가되는 효과가 있다. 상기의 효과는 상기 아날로그-디지털 변환기의 오프셋 상쇄 위치가 입력 전압임에 기인한 효과일 수 있다.
After performing the offset canceling operation of the analog-to-digital converter according to the embodiment of the present invention, the range of the input voltage is increased and the range of the digital output is increased as shown in the right curve of FIG. The above effect may be an effect due to the offset canceling position of the analog-to-digital converter being the input voltage.

도 7은 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 오프셋 상쇄 방법을 나타낸 순서도이다.
7 is a flowchart illustrating an offset cancellation method of an analog-to-digital converter according to an embodiment of the present invention.

도 7을 참조하면, 본 발명의 일 실시 예에 따른 아날로그-디지털 변환기의 오프셋 상쇄 방법은, (a) 기준 전압을 입력하는 단계(S10), (b) 기준 전압의 디지털 값을 입력하는 단계(S20), (c) 아날로그 값으로 변환하는 단계(S30), (d) 기준 전압과 아날로그 값을 비교하는 단계(S40), (e) 상쇄 전압을 출력하는 단계(S50), (f) 상쇄 전압을 저장하는 단계(S60), (g) 최종 상쇄 전압인지 판단하는 단계(S70) 및 (h) 상쇄 전압을 기준 전압에 피드백하는 단계(S80)를 포함할 수 있다.
Referring to FIG. 7, an offset canceling method of an analog-to-digital converter according to an embodiment of the present invention includes: (a) inputting a reference voltage (S10); (b) inputting a digital value of a reference voltage (D) comparing the reference voltage with an analog value in step S40, (e) outputting an offset voltage in step S50, (f) (G) determining whether the voltage is a final offset voltage (S70), and (h) feeding back the offset voltage to the reference voltage (S80).

상기 (a) 단계(S10)에서는, 상기 아날로그-디지털 변환기가, 기준 전압(Reference Voltage)을 입력할 수 있다. 여기서, 상기 기준 전압은 상기 (d) 단계(S40)에 입력되는 값들의 비교를 위한 기준 값일 수 있다.In step (a), the analog-to-digital converter may input a reference voltage. Here, the reference voltage may be a reference value for comparing the values input in step (d) (S40).

상기 (b) 단계(S20)에서는, 상기 아날로그-디지털 변환기가, 기준 전압의 디지털 값을 입력할 수 있다.In step (b) (S20), the analog-to-digital converter may input a digital value of a reference voltage.

상기 (c) 단계(S30)에서는, 상기 아날로그-디지털 변환기가, 상기 기준 전압의 디지털 값을 그에 대응되는 아날로그 값으로 변환하여 출력할 수 있다.In step (c) (S30), the analog-to-digital converter may convert the digital value of the reference voltage into an analog value corresponding to the digital value and output the analog value.

상기 (d) 단계(S40)에서는, 상기 아날로그-디지털 변환기가, 상기 (a) 단계(S10)에서 입력한 기준 전압과 상기 (c) 단계(S30)에서 출력한 아날로그 값을 비교할 수 있다. 여기서, 비교 결과에 따라 극성(Polarity)이 양인 값 또는 극성이 음인 값 중에서 하나를 출력할 수 있다.In step (d), the analog-to-digital converter may compare the reference voltage input in step (a) with the analog value output in step (c) (S30). Here, depending on the comparison result, one of the polarity positive value and the polarity negative value may be output.

상기 (e) 단계(S50)에서는, 상기 아날로그-디지털 변환기가, 상기 (d) 단계(S40)의 비교 결과를 기초로 상쇄 전압(Cancellation Voltage)을 결정할 수 있다. 여기서, 상기 상쇄 전압은 오프셋을 상쇄시키기 위해 상기 (h) 단계(S80)에서 피드백되는 전압일 수 있다.In step (e) (S50), the analog-to-digital converter may determine a cancellation voltage based on the comparison result of step (d) (S40). Here, the offset voltage may be a voltage fed back in step (h) (S80) to offset the offset.

상기 (f) 단계(S60)에서는, 상기 아날로그-디지털 변환기가, 상기 상쇄 전압을 저장할 수 있다.In step (f) (S60), the analog-to-digital converter may store the offset voltage.

상기 (g) 단계(S70)에서는, 상기 아날로그-디지털 변환기가, 상기 (e) 단계(S50)에서 출력되는 상쇄 전압이 최종 상쇄 전압인지 판단할 수 있다. 즉, 상기 상쇄 전압이 최종 상쇄 전압이라면, 아날로그-디지털 변환기의 오프셋 상쇄는 종료될 수 있다. 그리고, 상기 상쇄 전압이 최종 상쇄 전압이 아니라면, 상기 (a) 단계(S10)를 다시 수행할 수 있다. In step (g) (S70), the analog-to-digital converter may determine whether the offset voltage output in step (e) is the final offset voltage. That is, if the offset voltage is the final offset voltage, the offset offset of the analog-to-digital converter can be terminated. If the offset voltage is not the final offset voltage, step (a) may be performed again.

상기 (h) 단계(S80)에서는, 상기 아날로그-디지털 변환기가, 상기 상쇄 전압을 상기 기준 전압에 피드백(Feedback)할 수 있다. 여기서, 피드백은 상기 기준 전압에 특정 값(예를 들어, 상쇄 전압)을 감산시키는 동작일 수 있다.
In step (h) (S80), the analog-to-digital converter may feedback the offset voltage to the reference voltage. Here, the feedback may be an operation of subtracting a specific value (e.g., offset voltage) from the reference voltage.

이하 상기 (e) 단계(S50)에서 상기 (h) 단계(S80)까지의 제1 실시형태를 보다 구체적으로 설명한다.Hereinafter, the first embodiment from step (e) (S50) to step (h) (S80) will be described in more detail.

상기 (e) 단계(S50)에서는, 상기 아날로그-디지털 변환기가, 상기 (d) 단계(S40)에서 출력되는 값의 극성(Polarity)이 양인 경우, 이전에 결정한 상쇄 전압보다 높은 전압을 상쇄 전압으로 결정할 수 있다. 그리고, 상기 (d) 단계(S40)에서 출력되는 값의 극성이 음인 경우, 이전에 결정한 상쇄 전압보다 낮은 전압을 상쇄 전압으로 결정할 수 있다. 예를 들어, 초기 상쇄 전압이 0V로 설정되고 상기 (d) 단계(S40)에서 출력되는 값의 극성이 양인 경우, 상기 (e) 단계(S50)에서 결정하는 상쇄 전압은 0V보다 높은 상쇄 전압일 수 있다.In step (e), when the polarity of the value output in step (d) is positive, the analog-to-digital converter converts the voltage higher than the previously determined offset voltage to the offset voltage You can decide. If the polarity of the value output in step (d) is negative, a voltage lower than the previously determined offset voltage may be determined as the offset voltage. For example, if the initial offset voltage is set to 0V and the polarity of the value output in step (d) is positive, the offset voltage determined in step (e) (S50) .

또한, 상기 (e) 단계(S50)에서 결정할 상쇄 전압의 변화량은 이전에 결정한 상쇄 전압의 변화량보다 작을 수 있다. 예를 들어, 초기 상쇄 전압이 0V이고 둘째 상쇄 전압이 0.1V이면, 상기 상쇄 전압의 변화량은 0.1V이다. 여기서, 셋째 상쇄 전압은 상기 둘째 상쇄 전압과 상기 둘째 상쇄 전압의 변화량에 기초하여 결정될 수 있다. 예를 들면, 상기 셋째 상쇄 전압은 상기 (d) 단계(S40)의 출력에 따라 0.05V이거나 0.15V일 수 있다. 따라서, 상기 상쇄 전압의 변화량은 상기 상쇄 전압을 찾는 과정을 반복할수록 작아지며, 아날로그-디지털 변환기의 오프셋 크기는 점점 줄어들 수 있다.In addition, the variation amount of the offset voltage to be determined in the step (e) (S50) may be smaller than the variation amount of the offset voltage previously determined. For example, when the initial offset voltage is 0V and the second offset voltage is 0.1V, the variation amount of the offset voltage is 0.1V. Here, the third offset voltage may be determined based on the amount of change of the second offset voltage and the second offset voltage. For example, the third offset voltage may be 0.05V or 0.15V according to the output of step (d) (S40). Therefore, the amount of change of the offset voltage becomes smaller as the process of finding the offset voltage is repeated, and the offset size of the analog-to-digital converter may gradually decrease.

상기 (f) 단계(S60)에서는, 상기 아날로그-디지털 변환기가, 상기 (e) 단계(S50)에서 출력되는 상쇄 전압의 결정에 이용될 수 있도록 상기 상쇄 전압을 저장할 수 있다.In step (f), the analog-to-digital converter may store the offset voltage so that the analog-digital converter can be used to determine the offset voltage output in step (e) (S50).

또한, 상기 (g) 단계(S70)에서는, 상기 아날로그-디지털 변환기가, 상기 상쇄 전압의 변화량이 설정된 값 중에서 최소값이 되었을 때, 상기 상쇄 전압을 최종 상쇄 전압이라고 판단할 수 있다. 이에 따라, 상기 (f) 단계(S60)에서는 상기 최종 상쇄 전압을 저장할 수 있다. 상기 상쇄 전압을 찾는 과정을 반복할수록 상기 오프셋 크기는 줄어들지만, 상기 과정을 너무 많이 수행할 경우 전력 및 동작 시간의 소모가 클 수 있다. 따라서, 상기 상쇄 전압의 변화량의 최소값을 설정하여 상기 상쇄 전압을 찾는 과정의 횟수를 조절할 수 있다. 예를 들면, 상기 상쇄 전압의 변화량의 최소값을 아날로그-디지털 변환기의 디지털 출력의 최하위 비트(LSB)에 해당되는 아날로그 값보다 작게 설정한다면, 상기 아날로그-디지털 변환기의 입력 전압 범위를 최대한 증가시키면서 오프셋 상쇄 동작에 의한 전력 및 동작 시간의 소모를 줄일 수 있다.In the step (g), the analog-to-digital converter can determine the offset voltage as the final offset voltage when the variation amount of the offset voltage becomes the minimum value among the set values. Accordingly, in the step (f) (S60), the final offset voltage may be stored. The offset size decreases as the offset voltage is found repeatedly. However, if the offset voltage is excessively increased, the power and operation time may be consumed. Therefore, it is possible to adjust the number of times of finding the offset voltage by setting a minimum value of the offset voltage variation amount. For example, if the minimum value of the change amount of the offset voltage is set to be smaller than the analog value corresponding to the least significant bit (LSB) of the digital output of the analog-to-digital converter, the input voltage range of the analog- Consumption of power and operation time by the operation can be reduced.

또한, 상기 (h) 단계(S80)에서는, 상기 아날로그-디지털 변환기가, 기준 전압에서 상기 상쇄 전압을 순차적으로 감산할 수 있다. 즉, 상기 (g) 단계(S70)의 판단에 의하여 상기 (a) 단계(S10)를 다시 수행할 경우, 상기 (h) 단계(S80)에서는 기준 전압에서 새로운 상쇄 전압을 감산할 수 있다. 상기의 과정들을 반복함으로써, 상기 상쇄 전압을 순차적으로 감산할 수 있다.
Also, in step (h) (S80), the analog-to-digital converter may sequentially subtract the offset voltage from the reference voltage. That is, if the step (a) is performed again in step (g) (S70), the new offset voltage may be subtracted from the reference voltage in step (h) (S80). By repeating the above-described processes, the offset voltage can be sequentially subtracted.

이하 상기 (e) 단계(S50)에서 상기 (h) 단계(S80)까지의 제2 실시형태를 보다 구체적으로 설명한다.Hereinafter, the second embodiment from step (e) (S50) to step (h) (S80) will be described in more detail.

상기 (e) 단계(S50)에서는, 상기 아날로그-디지털 변환기가, 상기 (d) 단계(S40)에서 출력되는 값의 극성(Polarity)이 양인 경우, 이전에 결정한 상쇄 전압보다 높은 전압을 상쇄 전압으로 결정할 수 있다. 그리고, 상기 (d) 단계(S40)에서 출력되는 값의 극성이 음인 경우, 이전에 결정한 상쇄 전압보다 낮은 전압을 상쇄 전압으로 결정할 수 있다. 예를 들어, 초기 상쇄 전압을 0V로 설정하고, 상기 (d) 단계(S40)에서 출력되는 값의 극성이 음인 경우, 상기 (e) 단계(S50)에서 결정하는 상쇄 전압은 0V보다 낮은 상쇄 전압일 수 있다.In step (e), when the polarity of the value output in step (d) is positive, the analog-to-digital converter converts the voltage higher than the previously determined offset voltage to the offset voltage You can decide. If the polarity of the value output in step (d) is negative, a voltage lower than the previously determined offset voltage may be determined as the offset voltage. For example, if the initial offset voltage is set to 0V and the polarity of the value output in step (d) is negative, the offset voltage determined in step (e) (S50) is an offset voltage Lt; / RTI >

또한, 상기 (e) 단계(S50)에서 결정할 상쇄 전압의 변화량은 이전에 결정한 상쇄 전압의 변화량과 같을 수 있다. 예를 들어, 초기 상쇄 전압이 0V이고 둘째 상쇄 전압이 0.01V이면, 상기 상쇄 전압의 변화량은 0.01V이다. 여기서, 셋째 상쇄 전압은 상기 둘째 상쇄 전압에 기초하여 결정될 수 있다. 예를 들면, 상기 셋째 상쇄 전압은 상기 (d) 단계(S40)에서의 출력에 따라 0V이거나 0.02V일 수 있다. 따라서, 상기 상쇄 전압을 찾는 과정을 반복할수록 상기 상쇄 전압은 최적의 상쇄 전압에 가까워지며, 아날로그-디지털 변환기의 오프셋 크기는 점점 줄어들 수 있다.In addition, the amount of change in the offset voltage to be determined in step (e) (S50) may be the same as the amount of change in the offset voltage previously determined. For example, if the initial offset voltage is 0V and the second offset voltage is 0.01V, the change amount of the offset voltage is 0.01V. Here, the third offset voltage may be determined based on the second offset voltage. For example, the third offset voltage may be 0V or 0.02V depending on the output of step (d) (S40). Therefore, as the process of finding the offset voltage is repeated, the offset voltage approaches the optimal offset voltage, and the offset size of the analog-to-digital converter may gradually decrease.

상기 상쇄 전압의 변화량을 줄일수록 상기 상쇄 전압을 더욱 정밀하게 찾을 수 있지만, 상기 상쇄 전압을 찾는 과정의 반복 횟수가 많아질 수 있다. 따라서, 상기 상쇄 전압의 변화량을 아날로그-디지털 변환기의 디지털 출력의 최하위 비트(LSB)에 해당되는 아날로그 값보다 작게 설정한다면, 상기 아날로그-디지털 변환기의 입력 전압 범위를 최대한 증가시키면서 상기 상쇄 전압을 찾는 과정의 반복 횟수를 줄일 수 있다.The offset voltage can be detected more precisely as the amount of change of the offset voltage is reduced. However, the number of iterations of finding the offset voltage can be increased. Therefore, if the change amount of the offset voltage is set to be smaller than the analog value corresponding to the least significant bit (LSB) of the digital output of the analog-to-digital converter, the process of finding the offset voltage while maximally increasing the input voltage range of the analog- Can be reduced.

상기 (f) 단계(S60)에서는, 상기 아날로그-디지털 변환기가, 상기 (e) 단계(S50)에서 출력되는 상쇄 전압의 결정에 이용될 수 있도록 상기 상쇄 전압을 저장할 수 있다.In step (f), the analog-to-digital converter may store the offset voltage so that the analog-digital converter can be used to determine the offset voltage output in step (e) (S50).

또한, 상기 (g) 단계(S70)에서는, 상기 아날로그-디지털 변환기가, 상기 (d) 단계(S40)에서 출력되는 값의 극성이 적어도 2번 변화할 때, 상기 상쇄 전압을 최종 상쇄 전압이라고 판단할 수 있다. 이에 따라, 상기 (f) 단계(S60)에서는 상기 최종 상쇄 전압을 저장할 수 있다. 상기 상쇄 전압을 찾는 과정을 반복하면서 상쇄 전압의 크기가 점점 커지다가 최적의 상쇄 전압을 초과할 수 있다. 이 경우 상기 (d) 단계(S40)에서 출력되는 값의 극성이 변화할 수 있다. 값의 극성이 변화한 후, 커지던 상쇄 전압은 다시 줄어드는데, 상기 상쇄 전압의 변화에 의해 상기 (d) 단계(S40)에서 출력되는 값의 극성이 한번 더 변화할 수 있다. 따라서, 상기 (e) 단계(S50)에서는 상기 (d) 단계(S40)에서 출력되는 값의 극성이 2번 변화할 경우, 상기 상쇄 전압이 최적의 상쇄 전압에 근접하였다고 판단할 수 있다.In step (g), the analog-to-digital converter determines that the offset voltage is a final offset voltage when the polarity of the value output in step (d) changes at least twice can do. Accordingly, in the step (f) (S60), the final offset voltage may be stored. The magnitude of the offset voltage gradually increases while exceeding the optimal offset voltage while repeating the process of finding the offset voltage. In this case, the polarity of the value output in step (d) may change. After the polarity of the value changes, the large offset voltage decreases again, and the polarity of the value output in step (d) may be changed once again by the change of the offset voltage. Therefore, in step (e) (S50), when the polarity of the value output in step (d) is changed twice, it can be determined that the offset voltage is close to the optimal offset voltage.

상기 (d) 단계(S40)에서 출력되는 값의 극성은 잡음 등에 의해서도 극성이 순간적으로 변할 수 있다. 따라서, 상기 극성의 변화를 2번보다 많게 하여 설정할 수 있다. 이 경우, 더 안정적으로 상기 상쇄 전압을 찾을 수 있다.The polarity of the value output in the step (d) (S40) may change instantaneously by noise or the like. Therefore, the change of the polarity can be set more than two times. In this case, the offset voltage can be found more stably.

또한, 상기 (h) 단계(S80)에서는, 상기 아날로그-디지털 변환기가, 기준 전압에서 상기 상쇄 전압을 순차적으로 감산할 수 있다. 즉, 상기 (g) 단계(S70)의 판단에 의하여 상기 (a) 단계(S10)를 다시 수행할 경우, 상기 (h) 단계(S80)에서는 기준 전압에서 새로운 상쇄 전압을 감산할 수 있다. 상기의 과정들을 반복함으로써, 상기 상쇄 전압을 순차적으로 감산할 수 있다.
Also, in step (h) (S80), the analog-to-digital converter may sequentially subtract the offset voltage from the reference voltage. That is, if the step (a) is performed again in step (g) (S70), the new offset voltage may be subtracted from the reference voltage in step (h) (S80). By repeating the above-described processes, the offset voltage can be sequentially subtracted.

이상에서는 본 발명을 실시 예로써 설명하였으나, 본 발명은 상기한 실시 예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형이 가능할 것이다.
While the present invention has been described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Anyone can make various variations.

1: 아날로그-디지털 변환부
2: 오프셋 상쇄부
10: 입력부
11: 연산 증폭기
20: 디지털-아날로그 변환부
30: 비교부
40: 오프셋 상쇄부
50: 샘플-홀드 회로
60: 연속 근사 레지스터1: Analog-to-digital conversion section
2: offset canceling unit
10: Input unit
11: Operational amplifier
20: Digital-analog conversion section
30:
40: offset canceling unit
50: Sample-hold circuit
60: successive approximation register

Claims (17)

기준 전압(Reference Voltage)을 입력 받는 입력부;
상기 기준 전압의 디지털 값을 입력 받고 상기 디지털 값을 아날로그 값으로 변환하는 디지털-아날로그 변환부;
상기 입력부에서 출력되는 전압과 상기 디지털-아날로그 변환부에서 출력되는 아날로그 값을 비교하는 비교부; 및
상기 비교부의 비교 결과를 기초로 상기 입력부에 피드백할 상쇄 전압(Cancellation Voltage)을 결정하는 오프셋 상쇄부; 를 포함하고,
상기 입력부는 상기 기준 전압에서 상기 상쇄 전압을 감산한 전압을 출력하는 오프셋 상쇄 장치.
An input unit for receiving a reference voltage;
A digital-analog converter for receiving the digital value of the reference voltage and converting the digital value to an analog value;
A comparator for comparing a voltage output from the input unit and an analog value output from the digital-analog converter; And
An offset canceling unit for determining a canceling voltage to be fed back to the input unit based on a comparison result of the comparing unit; Lt; / RTI >
Wherein the input unit outputs a voltage obtained by subtracting the offset voltage from the reference voltage.
제1항에 있어서,
상기 입력부의 출력단과 상기 비교부의 입력단 사이에 연결되어, 상기 입력부에서 출력되는 전압을 상기 비교부에 제공하는 샘플-홀드 회로(Sample-Hold Circuit)를 더 포함하는 오프셋 상쇄 장치.
The method according to claim 1,
And a sample-and-hold circuit connected between an output terminal of the input unit and an input terminal of the comparator unit and providing a voltage output from the input unit to the comparator unit.
제1항에 있어서,
상기 입력부는 상기 기준 전압과 상기 상쇄 전압의 차이 전압을 출력하는 감산기(Subtractor) 회로를 포함하는 오프셋 상쇄 장치.
The method according to claim 1,
Wherein the input unit includes a subtractor circuit that outputs a difference voltage between the reference voltage and the offset voltage.
제1항에 있어서,
상기 오프셋 상쇄부는 상기 비교부에서 출력되는 값의 극성(Polarity)이 양인 경우, 이전에 피드백한 상쇄 전압보다 높은 상쇄 전압을 피드백하고,
상기 비교부에서 출력되는 값의 극성이 음인 경우, 이전에 피드백한 상쇄 전압보다 낮은 상쇄 전압을 피드백하는 오프셋 상쇄 장치.
The method according to claim 1,
Wherein the offset canceling unit feeds back the offset voltage higher than the previously compensated offset voltage when the polarity of the value output from the comparator is positive,
And an offset canceling unit that feeds back the offset voltage lower than the previously compensated offset voltage when the polarity of the value output from the comparator is negative.
제4항에 있어서,
상기 오프셋 상쇄부가 피드백할 상쇄 전압의 변화량은 이전에 출력한 상쇄 전압의 변화량보다 작거나 같은 오프셋 상쇄 장치.
5. The method of claim 4,
Wherein the amount of change of the offset voltage to be fed back by the offset canceling unit is less than or equal to the amount of change of the offset voltage that was previously output.
제5항에 있어서,
상기 오프셋 상쇄부는 상기 상쇄 전압의 변화량이 설정된 값 중에서 최소값이 되었을 때, 상기 상쇄 전압을 최종 상쇄 전압으로 설정하는 오프셋 상쇄 장치.
6. The method of claim 5,
Wherein the offset canceling unit sets the offset voltage to a final offset voltage when the change amount of the offset voltage becomes a minimum value among the set values.
제4항에 있어서,
상기 오프셋 상쇄부는 상기 비교부에서 출력되는 값의 극성이 적어도 2번 변화할 때, 상기 상쇄 전압을 최종 상쇄 전압으로 설정하는 오프셋 상쇄 장치.
5. The method of claim 4,
Wherein the offset canceling unit sets the offset voltage to a final offset voltage when the polarity of the value output from the comparator changes at least twice.
입력 전압을 입력 받는 입력부;
기준 전압의 디지털 값을 입력하고 상기 디지털 값에 대응되는 아날로그 값을 출력하는 디지털-아날로그 변환부;
상기 입력부에서 출력되는 전압과 상기 디지털-아날로그 변환부에서 출력되는 아날로그 값을 비교하는 비교부;
기 수행된 상쇄 전압 결정 동작에 의해 결정된 상쇄 전압을 상기 입력부에 피드백하는 오프셋 상쇄부;
상기 입력부의 출력단과 상기 비교부의 입력단 사이에 연결되어, 상기 입력부에서 출력되는 전압을 상기 비교부에 제공하는 샘플-홀드 회로; 및
상기 비교부의 출력단과 상기 디지털-아날로그 변환부의 입력단 사이에 연결되어, 상기 입력 전압을 디지털 출력으로 변환하는 연속 근사 레지스터(Successive Approximation Register)를 포함하고,
상기 입력부는 상기 기준 전압에서 상기 상쇄 전압을 감산한 전압을 출력하는 아날로그-디지털 변환기.
An input unit for receiving an input voltage;
A digital-analog converter for inputting a digital value of a reference voltage and outputting an analog value corresponding to the digital value;
A comparator for comparing a voltage output from the input unit and an analog value output from the digital-analog converter;
An offset canceling unit for feeding an offset voltage determined by the previously performed offset voltage determining operation to the input unit;
A sample-and-hold circuit coupled between an output terminal of the input unit and an input terminal of the comparator unit and providing a voltage output from the input unit to the comparator unit; And
And a successive approximation register connected between the output of the comparator and the input of the digital-to-analog converter to convert the input voltage into a digital output,
Wherein the input unit outputs a voltage obtained by subtracting the offset voltage from the reference voltage.
제8항에 있어서,
상기 상쇄 전압 결정 동작을 수행할 때, 입력부는 상기 기준 전압을 입력 받는 아날로그-디지털 변환기.
9. The method of claim 8,
Wherein the input unit receives the reference voltage when performing the offset voltage determination operation.
제8항에 있어서,
상기 입력부는 상기 입력 전압과 상기 상쇄 전압의 차이 전압을 출력하는 감산기(Subtractor) 회로를 포함하는 아날로그-디지털 변환기.
9. The method of claim 8,
Wherein the input section includes a subtractor circuit for outputting a difference voltage between the input voltage and the offset voltage.
아날로그-디지털 변환기에 기준 전압(Reference Voltage)과 상기 기준 전압의 디지털 값을 각각 입력하는 입력 단계;
상기 디지털 값을 아날로그 값으로 변환하는 변환 단계;
상기 기준 전압과 상기 아날로그 값을 비교하는 비교 단계;
상기 비교 단계에서의 비교 결과를 기초로 상쇄 전압(Cancellation Voltage)을 결정하는 상쇄 전압 결정 단계; 및
상기 상쇄 전압을 상기 기준 전압에 피드백(Feedback)하는 오프셋 상쇄 단계; 를 포함하는 아날로그-디지털 변환기 오프셋 상쇄 방법.
An input step of inputting a reference voltage to the analog-to-digital converter and a digital value of the reference voltage, respectively;
A conversion step of converting the digital value into an analog value;
A comparison step of comparing the reference voltage with the analog value;
An offset voltage determination step of determining an offset voltage based on a result of the comparison in the comparison step; And
An offset canceling step of feedbacking the offset voltage to the reference voltage; / RTI > of the analog to digital converter.
제11항에 있어서,
상기 오프셋 상쇄 단계는 상기 기준 전압에서 상기 상쇄 전압을 순차적으로 감산하는 아날로그-디지털 변환기 오프셋 상쇄 방법.
12. The method of claim 11,
Wherein the offset canceling step sequentially subtracts the offset voltage from the reference voltage.
제11항에 있어서,
상기 상쇄 전압 결정 단계는 상기 비교 단계에서 출력되는 값의 극성(Polarity)이 양인 경우, 이전에 결정한 상쇄 전압보다 높은 전압을 상쇄 전압으로 결정하고,
상기 비교 단계에서 출력되는 값의 극성이 음인 경우, 이전에 결정한 상쇄 전압보다 낮은 전압을 상쇄 전압으로 결정하는 아날로그-디지털 변환기 오프셋 상쇄 방법.
12. The method of claim 11,
Wherein the offset voltage determination step determines a voltage higher than a previously determined offset voltage as the offset voltage when the polarity of the value output in the comparison step is positive,
And determining a voltage lower than a previously determined offset voltage as the offset voltage when the polarity of the value output in the comparing step is negative.
제13항에 있어서,
상기 상쇄 전압 결정 단계에서 결정할 상쇄 전압의 변화량은 이전에 결정한 상쇄 전압의 변화량보다 작거나 같은 아날로그-디지털 변환기 오프셋 상쇄 방법.
14. The method of claim 13,
Wherein the change amount of the offset voltage to be determined in the offset voltage determination step is less than or equal to the change amount of the previously determined offset voltage.
제14항에 있어서,
상기 상쇄 전압의 변화량이 설정된 값 중에서 최소값이 되었을 때, 결정하는 상쇄 전압이 최종 상쇄 전압이라고 판단하는 최종 상쇄 전압 판단 단계를 더 포함하는 아날로그-디지털 변환기 오프셋 상쇄 방법.
15. The method of claim 14,
Further comprising a final offset voltage determination step of determining that the offset voltage to be determined is a final offset voltage when the amount of change of the offset voltage becomes a minimum value among the set values.
제13항에 있어서,
상기 비교 단계에서 출력되는 값의 극성이 적어도 2번 변화할 때, 결정하는 상쇄 전압이 최종 상쇄 전압이라고 판단하는 최종 상쇄 전압 판단 단계를 더 포함하는 아날로그-디지털 변환기 오프셋 상쇄 방법.
14. The method of claim 13,
Further comprising a final offset voltage determination step of determining that the offset voltage to be determined is the final offset voltage when the polarity of the value output in the comparison step changes at least twice.
제11항에 있어서,
상기 상쇄 전압 결정 단계에서 상기 상쇄 전압을 결정할 때, 상기 상쇄 전압을 저장하는 상쇄 전압 저장 단계를 더 포함하는 아날로그-디지털 변환기 오프셋 상쇄 방법.
12. The method of claim 11,
Further comprising an offset voltage storage step of storing the offset voltage when determining the offset voltage in the offset voltage determination step.
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