KR20150132051A - Method for fabricating semiconductor package module and semiconductor package module using the same - Google Patents

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Abstract

The present invention relates to a semiconductor package module manufacturing method and a semiconductor package module using the same, capable of miniaturizing the semiconductor package module by manufacturing a first semiconductor package and a second semiconductor package which functions differently as a single module. To achieve the purpose, the semiconductor package module manufacturing method includes a step (A) of preparing at least one first semiconductor package by placing at least one semiconductor die on a substrate; a step (B) of preparing at least one second semiconductor package, formed with a semiconductor die of a wafer level; a step (C) of placing the first semiconductor package on a carrier; a step (D) of placing the second semiconductor package between the first semiconductor package on the carrier; and a step (E) of encapsulating the first and second semiconductor packages with an encapsulant. At the step (B), a bond pad is formed in the second semiconductor package to be exposed to a lower surface of the semiconductor die of the wafer level. The method more includes a step (F3) of removing the carrier, and forming a rewiring layer with a single structure on a lower surface of the first and second semiconductor packages.

Description

반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈{Method for fabricating semiconductor package module and semiconductor package module using the same}TECHNICAL FIELD [0001] The present invention relates to a semiconductor package module manufacturing method and a semiconductor package module using the same,

본 발명은 반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈에 관한 것이다.The present invention relates to a semiconductor package module manufacturing method and a semiconductor package module using the same.

전기전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시 말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.2. Description of the Related Art [0002] As miniaturization of electrical and electronic products is required and high performance is required, various technologies for providing a high-capacity semiconductor module have been researched and developed. As a method for providing a high-capacity semiconductor module, there is a capacity increase of a memory chip, that is, a high integration of a memory chip, and such a high integration is realized by integrating a larger number of cells in a space of a limited semiconductor chip .

그러나 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 반도체 다이를 적층(stack)하는 기술이 제안되었으며, 차세대 패키지로 다수의 반도체 다이가 형성된 웨이퍼 레벨에서 패키지를 제작하는 기술이 제안되었다.However, such a high integration of the memory chip requires high technology and a lot of development time, such as requiring a precise line width. Therefore, as another method for providing a high-capacity semiconductor module, a technique for stacking semiconductor dies has been proposed, and a technique for fabricating a package at a wafer level in which a plurality of semiconductor dies are formed in a next generation package has been proposed.

국내등록특허공보 제10-1153000호(20120529)Korean Patent Registration No. 10-1153000 (20120529)

본 발명은 각각 다른 기능을 담당하는 제1반도체 패키지와 제2반도체 패키지를 단일 모듈로 제조하여, 반도체 패키지 모듈의 소형화가 가능한 반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈을 제공한다.The present invention provides a method for manufacturing a semiconductor package module capable of miniaturizing a semiconductor package module by manufacturing a first semiconductor package and a second semiconductor package each having a different function as a single module and a semiconductor package module using the same.

또한, 본 발명은 제1반도체 패키지와 제2반도체 패키지를 일련의 공정에서 제조하여 단일 모듈로 제조하는 것이 가능한 반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈을 제공한다.The present invention also provides a semiconductor package module manufacturing method and a semiconductor package module using the same, which are capable of manufacturing a first semiconductor package and a second semiconductor package in a series of processes and manufacturing them as a single module.

본 발명의 일 실시예 및 다른 실시예에 따른 반도체 패키지 모듈 제조 방법은 기판상에 적어도 하나의 반도체 다이를 배치하여 적어도 하나의 제1반도체 패키지를 준비하는 단계(A); 웨이퍼 레벨의 반도체 다이로 형성되는 적어도 하나의 제2반도체 패키지를 준비하는 단계(B); 캐리어 상에 상기 적어도 하나의 제1반도체 패키지를 이격되게 배치하는 단계(C); 상기 캐리어 상에서 상기 적어도 하나의 제1반도체 패키지 사이에 상기 적어도 하나의 제2반도체 패키지 각각을 배치하는 단계(D); 및 상기 적어도 하나의 제1반도체 패키지와 적어도 하나의 제2반도체 패키지를 함께 인캡슐란트로 인캡슐레이션하는 단계(E)를 포함하고, 상기 B단계에서, 상기 적어도 하나의 제2반도체 패키지에는 본드 패드가 상기 웨이퍼 레벨의 반도체 다이의 하면으로 노출되도록 형성되고, 상기 캐리어를 제거하고, 상기 적어도 하나의 제1반도체 패키지 및 적어도 하나의 제2반도체 패키지 하면에 재배선층을 단일 구조로 함께 형성하는 단계(F3)를 더 포함할 수 있다.A method of manufacturing a semiconductor package module according to an embodiment of the present invention and another embodiment includes the steps of: (A) arranging at least one semiconductor die on a substrate to prepare at least one first semiconductor package; (B) preparing at least one second semiconductor package formed of a wafer level semiconductor die; Disposing the at least one first semiconductor package on the carrier spaced apart (C); (D) placing each of the at least one second semiconductor package on the carrier between the at least one first semiconductor package; And (E) encapsulating the at least one first semiconductor package and the at least one second semiconductor package together in encapsulant, wherein in step B, the at least one second semiconductor package includes a bond pad Forming a rewiring layer on the lower surface of the at least one first semiconductor package and the at least one second semiconductor package together in a single structure, F3).

여기서, 상기 A단계에서, 상기 기판은 인쇄회로기판(PCB)으로 형성되는 것일 수 있다.Here, in the step A, the substrate may be formed of a printed circuit board (PCB).

그리고 상기 A단계에서, 상기 적어도 하나의 반도체 다이는 상기 기판상에 배치되는 제1반도체 다이 및 상기 제1반도체 다이 상에 배치되는 제2반도체 다이로 형성될 수 있다.And in step A, the at least one semiconductor die may be formed of a first semiconductor die disposed on the substrate and a second semiconductor die disposed on the first semiconductor die.

또한, 상기 A단계에서, 상기 제1반도체 다이는 도전성 범프를 통하여 상기 기판의 배선 패턴에 전기적으로 연결되고, 상기 제2반도체 다이는 도전성 와이어를 통하여 상기 기판의 배선 패턴에 전기적으로 연결될 수 있다.Further, in the step A, the first semiconductor die may be electrically connected to the wiring pattern of the substrate through a conductive bump, and the second semiconductor die may be electrically connected to the wiring pattern of the substrate through the conductive wire.

또한, 상기 F3단계에서, 상기 재배선층은 상기 적어도 하나의 제1반도체 패키지의 기판의 하면으로 노출된 배선 패턴 및 적어도 하나의 제2반도체 패키지의 범프 패드가 노출되도록 형성된 제1패시배이션층, 상기 배선 패턴 및 본드 패드 각각에 전기적으로 연결된 재배선 라인 및 상기 재배선 라인의 일부가 노출되도록 상기 재배선 라인을 덮는 제2패시배이션층을 포함할 수 있다.The re-distribution layer may include a first passivation layer formed to expose a wiring pattern exposed at the lower surface of the substrate of the at least one first semiconductor package and a bump pad of the at least one second semiconductor package, A rewiring line electrically connected to each of the wiring pattern and the bond pad, and a second passivation layer covering the rewiring line to expose a part of the rewiring line.

또한, 상기 재배선층에서 노출된 상기 재배선 라인에 적어도 하나의 솔더볼을 부착하는 단계(F4)를 더 포함할 수 있다.The method may further include the step (F4) of attaching at least one solder ball to the rewiring line exposed in the re-wiring layer.

또한, 상기 B단계에서, 상기 적어도 하나의 제2반도체 패키지의 웨이퍼 레벨의 반도체 다이의 상면 및 측면을 제1 인캡슐란트로 제1인캡슐레이션할 수 있다.Further, in the step B, the upper surface and the side surface of the wafer-level semiconductor die of the at least one second semiconductor package may be first encapsulated with the first encapsulant.

또한, 상기 하나의 제1반도체 패키지와 인접한 하나의 제2반도체 패키지를 하나의 모듈로 형성하기 위해 소잉하는 단계(G)를 더 포함할 수 있다.The method may further include a step (G) of sowing the first semiconductor package and the second semiconductor package adjacent to each other to form a single module.

기판상에 적어도 하나의 반도체 다이를 배치하여 적어도 하나의 제1반도체 패키지를 준비하는 단계(A); 웨이퍼 레벨의 반도체 다이로 형성되는 적어도 하나의 제2반도체 패키지를 준비하는 단계(B); 캐리어 상에 상기 적어도 하나의 제1반도체 패키지를 이격되게 배치하는 단계(C); 상기 캐리어 상에서 상기 적어도 하나의 제1반도체 패키지 사이에 상기 적어도 하나의 제2반도체 패키지 각각을 배치하는 단계(D); 및 상기 적어도 하나의 제1반도체 패키지와 적어도 하나의 제2반도체 패키지를 함께 인캡슐란트로 인캡슐레이션하는 단계(E)를 포함하고, 상기 B단계에서, 상기 적어도 하나의 제2반도체 패키지에는 상기 웨이퍼 레벨의 반도체 다이의 상면에 형성된 본드 패드, 상기 웨이퍼 레벨의 반도체 다이의 하면에 형성되고, 상기 웨이퍼 레벨의 반도체 다이와 전기적으로 차단된 더미 재배선 라인 및 상기 더미 재배선 라인의 일부가 노출되도록 상기 더미 재배선 라인을 덮는 패시배이션층을 포함하는 더미 재배선층이 형성될 수 있다.(A) providing at least one first semiconductor package by disposing at least one semiconductor die on a substrate; (B) preparing at least one second semiconductor package formed of a wafer level semiconductor die; Disposing the at least one first semiconductor package on the carrier spaced apart (C); (D) placing each of the at least one second semiconductor package on the carrier between the at least one first semiconductor package; And (E) encapsulating the at least one first semiconductor package and the at least one second semiconductor package together in encapsulant, wherein in the step B, the at least one second semiconductor package includes a step Level semiconductor die, a dummy rewiring line formed on a lower surface of the wafer-level semiconductor die, the dummy rewiring line electrically disconnected from the semiconductor die at the wafer level, and the dummy rewiring line, A dummy rewiring layer including a passivation layer covering the rewiring line can be formed.

여기서, 상기 D단계에서, 상기 적어도 하나의 제2반도체 패키지의 본드 패드는 도전성 와이어를 통하여 인접한 적어도 하나의 제1반도체 패키지의 기판의 배선 패턴에 전기적으로 연결될 수 있다.Here, in step D, the bond pad of the at least one second semiconductor package may be electrically connected to the wiring pattern of the substrate of the at least one first semiconductor package via the conductive wire.

그리고 상기 D단계에서, 상기 적어도 하나의 제2반도체 패키지의 본드 패드는 도전성 와이어를 통하여 인접한 적어도 하나의 제1반도체 패키지의 기판의 배선 패턴에 전기적으로 연결될 수 있다.And in step D, a bond pad of the at least one second semiconductor package may be electrically connected to a wiring pattern of a substrate of at least one adjacent first semiconductor package through a conductive wire.

또한, 상기 하나의 제1반도체 패키지와 인접한 하나의 제2반도체 패키지를 하나의 모듈로 형성하기 위해 소잉하는 단계(G)를 더 포함할 수 있다.The method may further include a step (G) of sowing the first semiconductor package and the second semiconductor package adjacent to each other to form a single module.

더불어, 본 발명에 따른 반도체 패키지 모듈은 기판상에 적어도 하나의 반도체 다이가 배치된 제1반도체 패키지; 웨이퍼 레벨의 반도체 다이로 형성되며, 상기 제1반도체 패키지에 인접하게 배치된 제2반도체 패키지; 및 상기 제1반도체 패키지와 제2반도체 패키지를 함께 인캡슐레이션하는 인캡슐란트를 포함하고, 상기 제2반도체 패키지에는 상기 웨이퍼 레벨의 반도체 다이의 하면으로 노출되도록 형성된 본드 패드를 포함하고, 상기 제1반도체 패키지 및 제2반도체 패키지 하면에 형성된 재배선층을 더 포함할 수 있다.In addition, a semiconductor package module according to the present invention includes: a first semiconductor package on which at least one semiconductor die is disposed; A second semiconductor package formed of a wafer level semiconductor die and disposed adjacent to the first semiconductor package; And an encapsulant encapsulating the first semiconductor package and the second semiconductor package together, wherein the second semiconductor package includes a bond pad formed to be exposed to the bottom surface of the wafer level semiconductor die, 1 semiconductor package, and a re-wiring layer formed on the bottom surface of the second semiconductor package.

여기서, 상기 기판은 인쇄회로기판(PCB)으로 형성될 수 있다.Here, the substrate may be formed of a printed circuit board (PCB).

그리고 상기 적어도 하나의 반도체 다이는 상기 기판상에 배치되는 제1반도체 다이 및 상기 제1반도체 다이 상에 배치되는 제2반도체 다이로 형성될 수 있다.And the at least one semiconductor die may be formed of a first semiconductor die disposed on the substrate and a second semiconductor die disposed on the first semiconductor die.

또한, 상기 제1반도체 다이는 도전성 범프를 통하여 상기 기판의 배선 패턴에 전기적으로 연결되고, 상기 제2반도체 다이는 도전성 와이어를 통하여 상기 기판의 배선 패턴에 전기적으로 연결될 수 있다.The first semiconductor die may be electrically connected to the wiring pattern of the substrate through a conductive bump, and the second semiconductor die may be electrically connected to the wiring pattern of the substrate through a conductive wire.

또한, 상기 재배선층은 상기 제1반도체 패키지의 기판의 하면으로 노출된 배선 패턴 및 제2반도체 패키지의 범프 패드가 노출되도록 형성된 제1패시배이션층, 상기 본드 패드 각각에 전기적으로 연결된 재배선 라인 및 상기 재배선 라인의 일부가 노출되도록 상기 재배선 라인을 덮는 제2패시배이션층을 포함할 수 있다.The re-distribution layer may include a first passivation layer formed to expose a wiring pattern exposed at a lower surface of the substrate of the first semiconductor package and a bump pad of the second semiconductor package, a re-distribution line electrically connected to each of the bond pads, And a second passivation layer covering the rewiring line so that a part of the rewiring line is exposed.

또한, 상기 재배선층에서 노출된 상기 재배선 라인에 부착된 적어도 하나의 솔더볼을 더 포함할 수 있다.The method may further include at least one solder ball attached to the rewiring line exposed in the redistribution layer.

또한, 상기 제2반도체 패키지는 웨이퍼 레벨의 반도체 다이의 외주면을 제1인캡슐레이션하는 제1인캡슐란트를 더 포함할 수 있다.The second semiconductor package may further include a first encapsulant for first encapsulating an outer circumferential surface of the wafer level semiconductor die.

기판상에 적어도 하나의 반도체 다이가 배치된 제1반도체 패키지; 웨이퍼 레벨의 반도체 다이로 형성되며, 상기 제1반도체 패키지에 인접하게 배치된 제2반도체 패키지; 및 상기 제1반도체 패키지와 제2반도체 패키지를 함께 인캡슐레이션하는 인캡슐란트를 포함하고, 상기 제2반도체 패키지는 상기 웨이퍼 레벨의 반도체 다이의 상면에 형성된 본드 패드, 상기 웨이퍼 레벨의 반도체 다이의 하면에 형성되며, 상기 웨이퍼 레벨의 반도체 다이와 전기적으로 차단된 더미 재배선 라인 및상기 더미 재배선 라인의 일부가 노출되도록 상기 더미 재배선 라인을 덮는 패시배이션층을 포함하는 더미 재배선층을 포함할 수 있다.A first semiconductor package on which at least one semiconductor die is disposed; A second semiconductor package formed of a wafer level semiconductor die and disposed adjacent to the first semiconductor package; And an encapsulant encapsulating the first semiconductor package and the second semiconductor package together, wherein the second semiconductor package comprises a bond pad formed on an upper surface of the wafer level semiconductor die, And a dummy rewiring layer electrically connected to the wafer level semiconductor die and a dummy rewiring layer including a passivation layer covering the dummy rewiring line such that a part of the dummy rewiring line is exposed .

여기서, 상기 제2반도체 패키지의 본드 패드는 도전성 와이어를 통하여 인접한 제1반도체 패키지의 기판의 배선 패턴에 전기적으로 연결될 수 있다.Here, the bond pad of the second semiconductor package may be electrically connected to the wiring pattern of the substrate of the adjacent first semiconductor package through the conductive wire.

그리고 상기 제2반도체 패키지의 본드 패드는 도전성 와이어를 통하여 인접한 제1반도체 패키지의 기판의 배선 패턴에 전기적으로 연결되지 않을 수 있다.And the bond pad of the second semiconductor package may not be electrically connected to the wiring pattern of the substrate of the adjacent first semiconductor package through the conductive wire.

본 발명에 따른 반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈은 각각 다른 기능을 담당하는 제1반도체 패키지와 제2반도체 패키지를 단일 모듈로 제조하여, 반도체 패키지 모듈의 소형화가 가능하다.The method of manufacturing a semiconductor package module according to the present invention and the semiconductor package module using the same can reduce the size of the semiconductor package module by manufacturing the first semiconductor package and the second semiconductor package each having different functions as a single module.

또한, 본 발명에 따른 반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈은 제1반도체 패키지와 제2반도체 패키지를 일련의 공정에서 제조하여 단일 모듈로 제조하는 것이 가능하다.In addition, the semiconductor package module manufacturing method and the semiconductor package module using the same according to the present invention can manufacture the first semiconductor package and the second semiconductor package in a series of processes, and can be manufactured as a single module.

도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 패키지 모듈 제조 방법을 순차적으로 도시한 부분 단면도이다.
도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 반도체 패키지 모듈 제조 방법을 순차적으로 도시한 부분 단면도이다.
도 3a 내지 도 3e는 본 발명의 또 다른 실시예에 따른 반도체 패키지 모듈 제조 방법을 순차적으로 도시한 부분 단면도이다.
도 4a 내지 도 4e는 본 발명의 또 다른 실시예에 따른 반도체 패키지 모듈 제조 방법을 순차적으로 도시한 부분 단면도이다.1A to 1F are partial cross-sectional views sequentially illustrating a method of manufacturing a semiconductor package module according to an embodiment of the present invention.
2A to 2E are partial cross-sectional views sequentially illustrating a method of manufacturing a semiconductor package module according to another embodiment of the present invention.
3A to 3E are partial cross-sectional views sequentially illustrating a method of manufacturing a semiconductor package module according to another embodiment of the present invention.
4A to 4E are partial cross-sectional views sequentially illustrating a method of manufacturing a semiconductor package module according to another embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention.

본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 더불어, 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 더욱이, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 단계, 동작, 부재, 요소, 수치 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 단계, 동작, 부재, 요소, 수치 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.As used herein, the term "and / or" includes any and all combinations of one or more of the listed items. In addition, the terminology used herein is for the purpose of describing particular embodiments only, and is not intended to be limiting of the invention. In addition, as used herein, the singular forms "a," "an," and "the" include plural referents unless the context clearly dictates otherwise. Furthermore, " comprise "and / or" comprising "as used herein specify the presence of stated steps, operations, elements, elements, numerical values and / But does not preclude the presence or addition of other steps, operations, elements, elements, numerical values and / or groups.

다음은 도 1a 내지 도 1f를 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈을 설명한다.Hereinafter, a semiconductor package module manufacturing method and a semiconductor package module using the same according to an embodiment of the present invention will be described with reference to FIGS. 1A to 1F.

도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 패키지 모듈 제조 방법을 순차적으로 도시한 부분 단면도이다.1A to 1F are partial cross-sectional views sequentially illustrating a method of manufacturing a semiconductor package module according to an embodiment of the present invention.

우선, 도 1a에 도시된 바와 같이, 제1반도체 패키지(100)를 준비한다.First, as shown in Fig. 1A, a first semiconductor package 100 is prepared.

상기 제1반도체 패키지(100)는 인쇄회로기판(Printed Circuit Board, PCB)(110) 상에 다수의 제1반도체 다이(121) 및 제2반도체 다이(122)를 매트릭스 형상으로 배치한 후, 이를 각각 낱개로 분리하여, 하나의 반도체 패키지 유닛으로 형성한다.The first semiconductor package 100 includes a plurality of first semiconductor dies 121 and a plurality of second semiconductor dies 122 arranged in a matrix on a printed circuit board (PCB) 110, And are separately formed into a single semiconductor package unit.

상기 기판(110)은 절연층(111), 관통 전극(112), 배선 패턴(113) 및 보호층(114)을 포함한다.The substrate 110 includes an insulating layer 111, a penetrating electrode 112, a wiring pattern 113, and a protective layer 114.

여기서, 상기 절연층(111)은 유리 섬유에 열경화성 수지를 침투시켜 반경화 상태로 만든 수지인 프리프레그(Prepreg) 수지로 형성될 수 있다. 하지만, 상기 절연층(111)이 프리프레그 수지에 한정되지 않고 다른 다양한 수지로 형성될 수 있음은 물론이다. 예컨대, 상기 절연층(111)은 열경화성 에폭시(epoxy) 수지, 열가소성 에폭시 수지, 필러(filler)를 함유한 수지 등으로 형성될 수 있다.Here, the insulating layer 111 may be formed of a prepreg resin that is a resin that is made into a semi-hardened state by infiltrating a thermosetting resin into glass fibers. However, it is needless to say that the insulating layer 111 is not limited to the prepreg resin but may be formed of various resins. For example, the insulating layer 111 may be formed of a thermosetting epoxy resin, a thermoplastic epoxy resin, a resin containing a filler, or the like.

배선 패턴(113)은 절연층(111)의 상면 또는 하면 어느 한쪽 면으로만 형성되는데, 이와 같이 절연층(111)의 어느 한쪽 면으로 형성되는 구조를 단층 배선 패턴(one-layer wire pattern) 구조라고 한다. 반면에, 절연층(111)의 양면으로 배선 패턴이 형성되는 경우에는 2층 배선 패턴(two-layer wire pattern) 구조라고 한다.The wiring pattern 113 is formed on only one side of the upper surface or the lower surface of the insulating layer 111. The wiring pattern 113 may be formed on one surface of the insulating layer 111 in a one- . On the other hand, when a wiring pattern is formed on both surfaces of the insulating layer 111, it is referred to as a two-layer wire pattern structure.

상기 관통 전극(112)은 절연층(111)을 관통하여, 2층 배선 패턴(113)이 전기적으로 연결되도록 한다.The penetrating electrode 112 penetrates the insulating layer 111 to electrically connect the two-layer wiring patterns 113.

상기 보호층(114)은 절연층(111)의 양면에 형성되며, 배선 패턴(113)의 일부가 외부로 노출되도록 한다.The protective layer 114 is formed on both sides of the insulating layer 111 so that a part of the wiring pattern 113 is exposed to the outside.

여기서, 상기 제1반도체 다이(121)는 상기 기판(110)의 상면에 직접 배치되며, 도전성 범프(123)를 통해 관통 전극(112)에 전기적으로 연결된다. 여기서, 상기 도전성 범프(123)는 납/주석(Pb/Sn), 납없는 주석(Leadless Sn) 등의 금속재료 및 그 등가물 중 선택된 어느 하나를 이용하여 형성할 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.The first semiconductor die 121 is directly disposed on the upper surface of the substrate 110 and is electrically connected to the penetrating electrode 112 through the conductive bumps 123. Here, the conductive bump 123 may be formed using any one selected from metal materials such as lead / tin (Pb / Sn) and leadless Sn, and equivalents thereof. In the present invention, But is not limited to.

여기서, 상기 제1반도체 다이(121)와 절연층(111) 상면 사이에는 언더필(124)이 충진 후 경화되는 것이 바람직하다. 상기 언더필(124)은 반도체 패키지 제조 공정상에서 발생되는 기계적 충격 및 부식과 같은 외부의 영향으로부터 범프 접합부를 보호한다. 여기서, 상기 언더필(124)은 에폭시, 열가소성 재료, 열경화성 재료, 폴리이미드, 폴리우레탄, 폴리머릭 재료, 필링된 에폭시, 필링된 열가소성 재료, 필링된 열경화성 재료, 필링된 폴리이미드, 필링된 폴리우레탄, 필링된 폴리머릭 재료, 플럭싱 언더필 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 본 발명에서, 그 재질을 한정하는 것은 아니다.Here, it is preferable that the underfill 124 is filled between the first semiconductor die 121 and the upper surface of the insulating layer 111 and then cured. The underfill 124 protects the bump joint from external influences such as mechanical impact and corrosion that occur on the semiconductor package manufacturing process. Here, the underfill 124 may be formed of a material selected from the group consisting of epoxy, a thermoplastic material, a thermoset material, a polyimide, a polyurethane, a polymeric material, a filled epoxy, a filled thermoplastic material, a filled thermoset material, a filled polyimide, A filled polymeric material, a filled polymeric material, a fluxing underfill, and equivalents thereof, but the material is not limited in the present invention.

또한, 상기 제1반도체 다이(121)와 제2반도체 다이(122) 사이에는 접착층(125)이 개재되며, 상기 접착층(125)은 절연성 물질로 형성되는 것이 바람직하다.An adhesive layer 125 is interposed between the first semiconductor die 121 and the second semiconductor die 122 and the adhesive layer 125 is preferably formed of an insulating material.

이후, 도 1b를 참조하면, 캐리어(10) 상에 다수의 제1반도체 패키지(100)를 이격되게 배치한다. 물론, 캐리어(10) 상에는 접착 필름(미도시)이 미리 형성되는 것이 바람직하다. 여기서, 도 1b에서는 설명의 편의를 위하여 하나의 제1반도체 패키지(100)만을 도시한다.Referring to FIG. 1B, a plurality of first semiconductor packages 100 are disposed on the carrier 10 in a spaced-apart manner. Of course, it is preferable that an adhesive film (not shown) is formed on the carrier 10 in advance. Here, in FIG. 1B, only one first semiconductor package 100 is shown for convenience of explanation.

이후, 도 1c를 참조하면, 제1반도체 패키지(100)에 인접하게 제2반도체 패키지(200)가 배치된다.Referring to FIG. 1C, a second semiconductor package 200 is disposed adjacent to the first semiconductor package 100.

상기 제2반도체 패키지(200)는 웨이퍼 레벨의 반도체 다이(210)로 형성되는 웨이퍼 레벨 패키지(wafer level package, WLP) 또는, 팬 아웃형 WLP(fan-out wafer level package, WLFO)로 이루어진다. The second semiconductor package 200 includes a wafer level package (WLP) or a fan-out wafer level package (WLFO) formed of a wafer level semiconductor die 210.

여기서, 웨이퍼 레벨 패키지란 웨이퍼를 낱개의 칩으로 절단해 각각의 제조 공정을 거쳤던 기존의 칩 레벨 패키지 기술과는 달리 웨이퍼 상태에서 모든 제조공정을 거친 후 낱개의 완성품으로 분리해내는 새로운 패키징 기술을 말한다.The wafer-level package refers to a new packaging technique that cuts a wafer into individual chips and separates them into individual finished products after all manufacturing processes are performed in a wafer state, unlike the existing chip level package technology that has been subjected to each manufacturing process .

또한, 최근에는 다이 사이즈에 한정되어 있던 웨이퍼 레벨 패키지의 단점을 보완하여 다수의 I/O 단자를 수용함과 동시에 외부 충격으로부터 반도체 다이를 보호하는 팬 아웃형 WLP(fan-out wafer level package, WLFO)가 등장하였다.In recent years, a fan-out wafer level package (WLP), which protects a semiconductor die from an external impact while accommodating a large number of I / O terminals and compensates for the disadvantages of a wafer level package, ) Appeared.

WLFO란 WLP를 더 얇고, 더 작은 패키지로 구현하는 기술이다. 이 기술은 다이와 같은 면적만큼 인캡슐레이션을 하였던 기존 팬-인(fan-in) 방식에서 벗어나 다이 보다 넓은 면적만큼 인캡슐레이션을 하여 늘어난 팬아웃 면적(fanout area)만큼 솔더볼을 실장할 수 있기 때문에 패키지 사이즈가 다이 사이즈에 구애를 받지 않는다는 장점이 있다.WLFO is a technology for implementing WLP in a thinner, smaller package. This technology can be used to encapsulate a wider area than the die, leaving the traditional fan-in method of encapsulating the same area as the die, and mounting the solder ball with an increased fanout area There is an advantage that the package size is not adhered to die size.

즉, 상기 제2반도체 패키지(200)가 WLFO로 이루어지면, 반도체 다이(210)의 외주면(상면 및 측면)은 제1인캡슐란트(230)으로 제1인캡슐레이션된다. 여기서, 제1인캡슐란트(230)는 몰드를 통하여 인캡슐레이션을 수행하는 에폭시 컴파운드, 디스펜서를 통하여 인캡슐레이션을 수행하는 액상 봉지재 및 그 등가물 중 선택된 어느 하나일 수 있으나, 본 발명에서 제 1 인캡슐란트(230)의 재질을 한정하는 것은 아니다.That is, when the second semiconductor package 200 is made of WLFO, the outer circumferential surfaces (upper and side surfaces) of the semiconductor die 210 are first encapsulated with the first encapsulant 230. Here, the first encapsulant 230 may be any one selected from an epoxy compound that performs encapsulation through a mold, a liquid encapsulant that performs encapsulation through a dispenser, and equivalents thereof, But does not limit the material of the single encapsulant 230.

또한, 상기 반도체 다이(210)의 하면에는 보드(미도시)에 접속하기 위한 본드 패드(미도시)가 형성된다. 여기서, 상기 본드 패드(미도시)는 재배선층(RDL: Re-Distribution Layer)(220)을 통하여, 접속 경로를 재배열할 수 있다.A bond pad (not shown) for connecting to a board (not shown) is formed on the lower surface of the semiconductor die 210. Here, the bond pads (not shown) may rearrange the connection paths through a re-distribution layer (RDL) 220.

상기 재배선층(220)은 상기 본드 패드(미도시)가 노출되도록 반도체 다이(210)의 하면에 형성된 제1패시배이션층(미도시), 본드 패드에 전기적으로 연결된 재배선 라인(미도시) 및 재배선 라인의 일부가 노출되도록 상기 재배선 라인을 덮는 제2패시배이션층(미도시)으로 구성된다.The redistribution layer 220 includes a first passivation layer (not shown) formed on the bottom surface of the semiconductor die 210 to expose the bond pad (not shown), a rewiring line (not shown) electrically connected to the bond pad, And a second passivation layer (not shown) covering the rewiring line so that a part of the rewiring line is exposed.

여기서, 재배선 라인(미도시)은 구리(Cu), 금(Au), 은(Ag), 니켈(Ni) 또는 그 등가물로 형성될 수 있으며, 제1 및 제2패시베이션 층(미도시)은 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택되는 어느 하나의 절연성 물질로 형성될 수 있다. 또한, 패시베이션 층은 화학적 증착 또는 이에 등가하는 어느 하나의 방법에 의해 형성될 수 있다. 하지만, 이러한 물질 및 방법으로 본 발명을 한정하는 것은 아니다.Here, the rewiring line (not shown) may be formed of copper (Cu), gold (Au), silver (Ag), nickel (Ni), or the like, and the first and second passivation layers An oxide film, a nitride film, and polyimide or an equivalent thereof. The passivation layer may also be formed by any one of chemical vapor deposition or equivalent methods. However, the present invention is not limited to these materials and methods.

이후, 도 1d를 참조하면, 제1반도체 패키지(100)의 제2반도체 다이(122)는 도전성 와이어(130)를 통하여, 기판(110)의 배선패턴(113)에 전기적, 기계적으로 연결된다. 물론, 상기 도전성 와이어(130)는 도 1b에 도시된 공정에서도 형성될 수 있으나, 공정의 순서상 제2반도체 패키지(200)를 배치한 후, 형성되는 것이 바람직하다.1D, the second semiconductor die 122 of the first semiconductor package 100 is electrically and mechanically connected to the wiring pattern 113 of the substrate 110 through the conductive wire 130. [ Of course, the conductive wire 130 may be formed also in the process shown in FIG. 1B, but it is preferable that the conductive wire 130 is formed after the second semiconductor package 200 is disposed in the process order.

이후, 도 1e을 참조하면, 상기 캐리어(10) 상의 모든 제1반도체 패키지(100)와 제2반도체 패키지(200) 모두를 한번에 인캡슐란트(20)로 인캡슐레이션한다. 여기서, 인캡슐란트(20)는 몰드를 통하여 인캡슐레이션을 수행하는 에폭시 컴파운드, 디스펜서를 통하여 인캡슐레이션을 수행하는 액상 봉지재 및 그 등가물 중 선택된 어느 하나일 수 있으나, 본 발명에서 인캡슐란트(20)의 재질을 한정하는 것은 아니다.Referring to FIG. 1E, all of the first semiconductor package 100 and the second semiconductor package 200 on the carrier 10 are encapsulated into the encapsulant 20 at one time. Here, the encapsulant 20 may be any one selected from an epoxy compound that performs encapsulation through a mold, a liquid encapsulant that performs encapsulation through a dispenser, and equivalents thereof. In the present invention, But the material of the base 20 is not limited thereto.

이후, 도 1f를 참조하면, 제1반도체 패키지(100)와 제2반도체 패키지(200)의 하면에 부착된 캐리어(10)가 제거된 후, 제1반도체 패키지(100)와 제2반도체 패키지(200)의 하면 각각에 적어도 하나의 솔더볼(30)이 부착된다.1F, after the carrier 10 attached to the lower surfaces of the first semiconductor package 100 and the second semiconductor package 200 is removed, the first semiconductor package 100 and the second semiconductor package 200 200, at least one solder ball 30 is attached to each of the lower surfaces.

자세히는 제1반도체 패키지(100)에서 상기 솔더볼(30)은 기판(110)의 노출된 배선 패턴(113)에 전기적, 기계적으로 연결되며, 제2반도체 패키지(200)에서 본드 패드(미도시) 혹은 노출된 재배선 라인(미도시)에 전기적, 기계적으로 연결된다. 따라서, 제1반도체 패키지(100)와 제2반도체 패키지(200)는 솔더볼(30)을 통하여, 보드(미도시)에 전기적으로 접속할 수 있다.The solder ball 30 is electrically and mechanically connected to the exposed wiring pattern 113 of the substrate 110 in the first semiconductor package 100 and is electrically connected to the bond pad (not shown) Or electrically and mechanically connected to an exposed rewiring line (not shown). Therefore, the first semiconductor package 100 and the second semiconductor package 200 can be electrically connected to the board (not shown) through the solder ball 30. [

상기 솔더볼(30)은 상기 도전성 범프(123)와 대략 동일한 재질 및 동일한 방법을 통하여 형성될 수 있다. 이때, 솔더볼(30)은 도전성 범프(123)에 비하여 상대적으로 넓은 직경을 갖도록 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.The solder ball 30 may be formed through substantially the same material and the same method as the conductive bump 123. At this time, the solder ball 30 may be formed to have a relatively larger diameter than the conductive bump 123, but the present invention is not limited thereto.

이후, 도시하지는 않았지만, 제1반도체 패키지(100)와 제2반도체 패키지(200)가 하나의 모듈로 분리되도록 소잉하는 것이 바람직하다. 여기서 상기 소잉은 소잉 장비(예를 들면, 블레이드 혹은 레이저 드릴링)를 통해 이루어진다.Although not shown, it is preferable to sow the first semiconductor package 100 and the second semiconductor package 200 so as to be separated into one module. Here, the sowing is performed through sawing equipment (for example, blade or laser drilling).

다음은 도 2a 내지 도 2e를 참조하여, 본 발명의 다른 실시예에 따른 반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈을 설명한다.2A to 2E, a semiconductor package module manufacturing method according to another embodiment of the present invention and a semiconductor package module using the same will be described.

도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 반도체 패키지 모듈 제조 방법을 순차적으로 도시한 부분 단면도이다.2A to 2E are partial cross-sectional views sequentially illustrating a method of manufacturing a semiconductor package module according to another embodiment of the present invention.

우선, 도 2a를 참조하면, 다수의 제1반도체 패키지(100)를 캐리어(10) 상에 배치한다. 즉, 이는 도 1b에 도시된 공정과 동일하므로, 여기서 자세한 설명은 생략한다.First, referring to FIG. 2A, a plurality of first semiconductor packages 100 are disposed on a carrier 10. FIG. That is, this is the same as the process shown in FIG. 1B, and a detailed description thereof will be omitted.

이후, 도 2b를 참조하면, 캐리어(10) 상에서 제1반도체 패키지(100)에 인접하게 제2반도체 패키지(300)가 배치된다. Referring to FIG. 2B, a second semiconductor package 300 is disposed on the carrier 10 adjacent to the first semiconductor package 100.

상기 제2반도체 패키지(300)는 웨이퍼 레벨의 반도체 다이(310)로 형성되는 웨이퍼 레벨 패키지(wafer level package, WLP)로 이루어진다. 여기서 상기 반도체 다이(310)는 베어 다이로 구성될 수 있다.The second semiconductor package 300 comprises a wafer level package (WLP) formed of a wafer level semiconductor die 310. The semiconductor die 310 may be a bare die.

상기 반도체 다이(310)의 상면에는 본드 패드(330)가 형성되어 있으며, 또한, 본드 패드(330)가 외부로 노출되도록 반도체 다이(310)의 상면을 덮는 패시배이션 층(340)이 형성되는 것이 바람직하다.A bond pad 330 is formed on the upper surface of the semiconductor die 310 and a passivation layer 340 covering the upper surface of the semiconductor die 310 is formed so that the bond pad 330 is exposed to the outside .

또한, 상기 반도체 다이(310)의 하면에는 후술할 솔더볼이 용이하게 부착되기 위한 더미 재배선층(320)이 형성될 수 있다. 이는 반도체 다이(310)와 솔더볼 사이의 젖음성(wettability)이 낮아 솔더링 공정이 난해하기 때문이다.A dummy rewiring layer 320 for easily attaching a solder ball to be described later may be formed on the lower surface of the semiconductor die 310. This is because the wettability between the semiconductor die 310 and the solder ball is low, which complicates the soldering process.

상기 더미 재배선층(320)은 반도체 다이(310)의 하면에 형성한 더미 재배선 씨드(미도시)가 노출되도록 반도체 다이(310)의 하면에 형성된 제1패시배이션층(미도시), 더미 재배선 씨드에 전기적으로 연결된 더미 재배선 라인(미도시) 및 더미 재배선 라인의 일부가 노출되도록 상기 더미 재배선 라인을 덮는 제2패시배이션층(미도시)으로 구성된다.The dummy redistribution layer 320 includes a first passivation layer (not shown) formed on the lower surface of the semiconductor die 310 to expose a dummy rewiring seed (not shown) formed on a lower surface of the semiconductor die 310, A dummy rewiring line (not shown) electrically connected to the rewiring seed and a second passivation layer (not shown) covering the dummy rewiring line so that a part of the dummy rewiring line is exposed.

여기서, 상기 더미 재배선 라인은 반도체 다이(310) 내부의 활성화층(미도시)에 전기적으로 연결되지 않아, 신호의 전달 경로를 제공하지 못한다. 즉, 더미 재배선층(320)에 부착되는 솔더볼은 반도체 다이(310)의 신호 전달에 관여하지 않으며, 반도체 다이(310)에서 발생하는 열을 방출하는 역할 만을 수행한다.Here, the dummy redistribution line is not electrically connected to an activation layer (not shown) inside the semiconductor die 310, and thus can not provide a signal transmission path. That is, the solder balls attached to the dummy redistribution layer 320 do not participate in the signal transmission of the semiconductor die 310 but merely play a role of emitting heat generated in the semiconductor die 310.

이후, 도 2c를 참조하면, 제1반도체 패키지(100)의 제2반도체 다이(122)는 도전성 와이어(130)를 통하여, 기판(110)의 배선패턴(113)에 전기적, 기계적으로 연결된다. 물론, 상기 도전성 와이어(130)는 도 2a에 도시된 공정에서도 형성될 수 있으나, 공정의 순서상 제2반도체 패키지(300)를 배치한 후, 형성되는 것이 바람직하다.Referring to FIG. 2C, the second semiconductor die 122 of the first semiconductor package 100 is electrically and mechanically connected to the wiring pattern 113 of the substrate 110 through the conductive wire 130. Of course, the conductive wire 130 may be formed in the process shown in FIG. 2A, but is preferably formed after the second semiconductor package 300 is disposed in the process sequence.

여기서, 상기 제2반도체 패키지(300)의 반도체 다이(310)의 본드 패드(330)는 도전성 와이어(350)를 통하여, 제1반도체 패키지(100)의 기판(110)의 배선패턴(113)에 전기적, 기계적으로 연결된다.The bond pads 330 of the semiconductor die 310 of the second semiconductor package 300 are connected to the wiring patterns 113 of the substrate 110 of the first semiconductor package 100 through the conductive wires 350 Electrically and mechanically.

이후, 도 2d을 참조하면, 상기 캐리어(10) 상의 모든 제1반도체 패키지(100)와 제2반도체 패키지(300) 모두를 한번에 인캡슐란트(20)로 인캡슐레이션한다. 여기서, 인캡슐란트(20)는 몰드를 통하여 인캡슐레이션을 수행하는 에폭시 컴파운드, 디스펜서를 통하여 인캡슐레이션을 수행하는 액상 봉지재 및 그 등가물 중 선택된 어느 하나일 수 있으나, 본 발명에서 인캡슐란트(20)의 재질을 한정하는 것은 아니다.2d, all the first semiconductor package 100 and the second semiconductor package 300 on the carrier 10 are encapsulated into the encapsulant 20 at one time. Here, the encapsulant 20 may be any one selected from an epoxy compound that performs encapsulation through a mold, a liquid encapsulant that performs encapsulation through a dispenser, and equivalents thereof. In the present invention, But the material of the base 20 is not limited thereto.

이후, 도 2e를 참조하면, 제1반도체 패키지(100)와 제2반도체 패키지(300)의 하면에 부착된 캐리어(10)가 제거된 후, 제1반도체 패키지(100)와 제2반도체 패키지(300)의 하면 각각에 적어도 하나의 솔더볼(30)이 부착된다.2E, after the carrier 10 attached to the lower surfaces of the first semiconductor package 100 and the second semiconductor package 300 is removed, the first semiconductor package 100 and the second semiconductor package 300 At least one solder ball 30 is attached to each of the lower surfaces of the first and second substrates 300 and 300.

자세히는 제1반도체 패키지(100)에서 상기 솔더볼(30)은 기판(110)의 노출된 배선 패턴(113)에 전기적, 기계적으로 연결되며, 제2반도체 패키지(300)에서 노출된 더미 재배선 라인(미도시)에 기계적으로 연결된다. 따라서, 제1반도체 패키지(100)와 제2반도체 패키지(300)는 솔더볼(30)을 통하여, 보드(미도시)에 접속할 수 있다.The solder balls 30 are electrically and mechanically connected to the exposed wiring patterns 113 of the substrate 110 in the first semiconductor package 100 and are electrically connected to the exposed dummy wiring lines 113 exposed in the second semiconductor package 300. [ (Not shown). Therefore, the first semiconductor package 100 and the second semiconductor package 300 can be connected to the board (not shown) through the solder ball 30. [

여기서, 상술한 바와 같이, 제1반도체 패키지(100)의 하면에 부착된 솔더볼(30)은 제1반도체 패키지(100)와 제2반도체 패키지(300)의 신호 전달 경로 및 방열 경로를 제공하는 반면, 제2반도체 패키지(300)의 하면에 부착된 솔더볼(30)은 제2반도체 패키지(300)의 방열 경로만을 제공한다.Here, as described above, the solder ball 30 attached to the lower surface of the first semiconductor package 100 provides the signal transmission path and the heat radiation path of the first semiconductor package 100 and the second semiconductor package 300 The solder ball 30 attached to the lower surface of the second semiconductor package 300 provides only the heat radiation path of the second semiconductor package 300.

이후, 도시하지는 않았지만, 제1반도체 패키지(100)와 제2반도체 패키지(300)가 하나의 모듈로 분리되도록 소잉하는 것이 바람직하다. 여기서 상기 소잉은 소잉 장비(예를 들면, 블레이드 혹은 레이저 드릴링)를 통해 이루어진다.Although not shown, it is preferable to sow the first semiconductor package 100 and the second semiconductor package 300 so that they are separated into one module. Here, the sowing is performed through sawing equipment (for example, blade or laser drilling).

다음은 도 3a 내지 도 3e를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈을 설명한다.3A to 3E, a semiconductor package module manufacturing method and a semiconductor package module using the same according to still another embodiment of the present invention will be described.

도 3a 내지 도 3e는 본 발명의 또 다른 실시예에 따른 반도체 패키지 모듈 제조 방법을 순차적으로 도시한 부분 단면도이다.3A to 3E are partial cross-sectional views sequentially illustrating a method of manufacturing a semiconductor package module according to another embodiment of the present invention.

우선, 도 3a를 참조하면, 다수의 제1반도체 패키지(100)를 캐리어(10) 상에 배치한다. 즉, 이는 도 1b에 도시된 공정과 동일하므로, 여기서 자세한 설명은 생략한다.First, referring to FIG. 3A, a plurality of first semiconductor packages 100 are disposed on the carrier 10. FIG. That is, this is the same as the process shown in FIG. 1B, and a detailed description thereof will be omitted.

이후, 도 3b를 참조하면, 캐리어(10) 상에서 제1반도체 패키지(100)에 인접하게 제2반도체 패키지(400)가 배치된다. Referring to FIG. 3B, a second semiconductor package 400 is disposed on the carrier 10 adjacent to the first semiconductor package 100.

상기 제2반도체 패키지(400)는 웨이퍼 레벨의 반도체 다이(410)로 형성되는 웨이퍼 레벨 패키지(wafer level package, WLP)로 이루어진다. 여기서 상기 반도체 다이(410)는 베어 다이로 구성될 수 있다.The second semiconductor package 400 includes a wafer level package (WLP) formed of a wafer level semiconductor die 410. The semiconductor die 410 may be a bare die.

또한, 상기 반도체 다이(410)의 하면에는 보드(미도시)에 접속하기 위한 본드 패드(420)가 형성된다. 여기서, 상기 본드 패드(420)는 일부가 노출되도록 패시배이션층(430)으로 덮일 수 있다.In addition, a bond pad 420 for connecting to a board (not shown) is formed on the lower surface of the semiconductor die 410. Here, the bond pad 420 may be covered with the passivation layer 430 to expose a part of the bond pad 420.

이후, 도 3c를 참조하면, 제1반도체 패키지(100)의 제2반도체 다이(122)는 도전성 와이어(130)를 통하여, 기판(110)의 배선패턴(113)에 전기적, 기계적으로 연결된다. 물론, 상기 도전성 와이어(130)는 도 3a에 도시된 공정에서도 형성될 수 있으나, 공정의 순서상 제2반도체 패키지(400)를 배치한 후, 형성되는 것이 바람직하다.Referring to FIG. 3C, the second semiconductor die 122 of the first semiconductor package 100 is electrically and mechanically connected to the wiring pattern 113 of the substrate 110 through the conductive wire 130. Of course, the conductive wire 130 may be formed also in the process shown in FIG. 3A, but it is preferable that the conductive wire 130 is formed after the second semiconductor package 400 is disposed in the process order.

또한, 도 3c을 참조하면, 상기 캐리어(10) 상의 모든 제1반도체 패키지(100)와 제2반도체 패키지(400) 모두를 한번에 인캡슐란트(20)로 인캡슐레이션한다. 여기서, 인캡슐란트(20)는 몰드를 통하여 인캡슐레이션을 수행하는 에폭시 컴파운드, 디스펜서를 통하여 인캡슐레이션을 수행하는 액상 봉지재 및 그 등가물 중 선택된 어느 하나일 수 있으나, 본 발명에서 인캡슐란트(20)의 재질을 한정하는 것은 아니다.3C, both the first semiconductor package 100 and the second semiconductor package 400 on the carrier 10 are encapsulated into the encapsulant 20 at one time. Here, the encapsulant 20 may be any one selected from an epoxy compound that performs encapsulation through a mold, a liquid encapsulant that performs encapsulation through a dispenser, and equivalents thereof. In the present invention, But the material of the base 20 is not limited thereto.

이후, 도 3d을 참조하면, 제1반도체 패키지(100)와 제2반도체 패키지(400)의 하면에 부착된 캐리어(10)가 제거된 후, 제1반도체 패키지(100)와 제2반도체 패키지(400)의 하면에 재배선층(40)이 형성되어, 접속 경로를 재배열할 수 있다.3D, after the carrier 10 attached to the lower surfaces of the first semiconductor package 100 and the second semiconductor package 400 is removed, the first semiconductor package 100 and the second semiconductor package 400 The re-wiring layer 40 is formed on the lower surface of the semiconductor substrate 400, and the connection path can be rearranged.

즉, 상기 재배선층(40)은 제1반도체 패키지(100) 및 제2반도체 패키지(400)의 하면을 덮으며, 제1반도체 패키지(100)의 노출된 배선 패턴(113)과 제2반도체 패키지(400)의 본드 패드(420)가 노출되도록 형성된 제1패시배이션층(미도시), 상기 배선 패턴(113) 및 본드 패드(420) 각각에 전기적으로 연결된 재배선 라인(미도시) 및 상기 재배선 라인의 일부가 노출되도록 상기 재배선 라인을 덮는 제2패시배이션층(미도시)을 포함한다.That is, the re-distribution layer 40 covers the lower surfaces of the first semiconductor package 100 and the second semiconductor package 400, and the exposed wiring patterns 113 of the first semiconductor package 100 and the second semiconductor package 100, (Not shown) electrically connected to each of the wiring patterns 113 and the bond pads 420, and a second passivation layer (not shown) formed to expose the bond pads 420 of the first passivation layer 400, And a second passivation layer (not shown) covering the rewiring line so that a part of the rewiring line is exposed.

이후, 도 3e를 참조하면, 제1반도체 패키지(100)와 제2반도체 패키지(400)의 하면에 부착된 재배선층(40)의 재배선 라인(미도시) 각각에 적어도 하나의 솔더볼(30)이 부착된다.3E, at least one solder ball 30 is mounted on each of rewiring lines (not shown) of the rewiring layer 40 attached to the lower surface of the first semiconductor package 100 and the second semiconductor package 400, Respectively.

따라서, 제1반도체 패키지(100)와 제2반도체 패키지(400)는 솔더볼(30)을 통하여, 보드(미도시)에 접속할 수 있다.Accordingly, the first semiconductor package 100 and the second semiconductor package 400 can be connected to the board (not shown) through the solder ball 30. [

상기 솔더볼(30)은 상기 도전성 범프(123)와 대략 동일한 재질 및 동일한 방법을 통하여 형성될 수 있다. 이때, 솔더볼(30)은 도전성 범프(123)에 비하여 상대적으로 넓은 직경을 갖도록 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.The solder ball 30 may be formed through substantially the same material and the same method as the conductive bump 123. At this time, the solder ball 30 may be formed to have a relatively larger diameter than the conductive bump 123, but the present invention is not limited thereto.

이후, 도시하지는 않았지만, 제1반도체 패키지(100)와 제2반도체 패키지(400)가 하나의 모듈로 분리되도록 소잉하는 것이 바람직하다. 여기서 상기 소잉은 소잉 장비(예를 들면, 블레이드 혹은 레이저 드릴링)를 통해 이루어진다.Although not shown, it is preferable to sow the first semiconductor package 100 and the second semiconductor package 400 so that they are separated into one module. Here, the sowing is performed through sawing equipment (for example, blade or laser drilling).

다음은 도 4a 내지 도 4e를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈을 설명한다.4A to 4E, a semiconductor package module manufacturing method and a semiconductor package module using the same according to still another embodiment of the present invention will be described.

도 4a 내지 도 4e는 본 발명의 또 다른 실시예에 따른 반도체 패키지 모듈 제조 방법을 순차적으로 도시한 부분 단면도이다.4A to 4E are partial cross-sectional views sequentially illustrating a method of manufacturing a semiconductor package module according to another embodiment of the present invention.

우선, 도 4a를 참조하면, 다수의 제2반도체 패키지(500)를 캐리어(10) 상에 배치한다. 상기 제2반도체 패키지(500)는 웨이퍼 레벨의 반도체 다이(510)로 형성되는 웨이퍼 레벨 패키지(wafer level package, WLP)로 이루어진다. 여기서 상기 반도체 다이(510)는 베어 다이로 구성될 수 있다.First, referring to FIG. 4A, a plurality of second semiconductor packages 500 are disposed on the carrier 10. FIG. The second semiconductor package 500 comprises a wafer level package (WLP) formed of a wafer level semiconductor die 510. The semiconductor die 510 may be a bare die.

또한, 상기 반도체 다이(510)의 하면에는 보드(미도시)에 접속하기 위한 본드 패드(520)가 형성된다. 여기서, 상기 본드 패드(520)는 일부가 노출되도록 패시배이션층(530)으로 덮일 수 있다.A bond pad 520 for connecting to a board (not shown) is formed on the lower surface of the semiconductor die 510. Here, the bond pad 520 may be covered with the passivation layer 530 such that a part of the bond pad 520 is exposed.

이후, 도 4b를 참조하면, 상기 제2반도체 패키지(500) 상에 대응되게 다수의 제1반도체 패키지(100)가 각각 배치된다. 여기서, 제1반도체 패키지(100)는 상술한 제1반도체 패키지(100)와 동일한 구성이므로, 자세한 설명은 생략한다.Referring to FIG. 4B, a plurality of first semiconductor packages 100 are disposed on the second semiconductor package 500, respectively. Here, since the first semiconductor package 100 has the same configuration as the first semiconductor package 100 described above, a detailed description will be omitted.

다만, 제1반도체 패키지(100)는 제2도전성 범프(123a)를 통하여, 상기 캐리어(10) 상에 지지된다. 물론, 제2도전성 범프(123a)를 통하여, 제1반도체 패키지(100)의 배선 패턴(113)은 보드(미도시)에 접속할 수 있다.However, the first semiconductor package 100 is supported on the carrier 10 through the second conductive bump 123a. Of course, the wiring pattern 113 of the first semiconductor package 100 can be connected to the board (not shown) through the second conductive bump 123a.

여기서, 상기 제2도전성 범프(123a)는 도전성 범프(123)와 대략 동일한 재질 및 동일한 방법을 통하여 형성될 수 있다. Here, the second conductive bump 123a may be formed through substantially the same material and the same method as the conductive bump 123. [

또한, 상기 제2도전성 범프(123a)는 상기 제2반도체 패키지(500)의 두께와 동일한 직경을 갖도록 형성될 수 있다. 따라서, 제1반도체 패키지(100)는 제2도전성 범프(123a)에 일측이 지지되며, 제2반도체 패키지(500) 상에 직접적으로 적층될 수 있다.The second conductive bumps 123a may be formed to have the same diameter as the thickness of the second semiconductor package 500. Therefore, the first semiconductor package 100 is supported on one side of the second conductive bump 123a, and can be directly stacked on the second semiconductor package 500. [

물론, 상기 제2도전성 범프(123a)는 상기 제2반도체 패키지(500)의 두께보다 큰 직경을 갖도록 형성될 수 있으며, 본 발명에서 이를 한정하는 것은 아니다.Of course, the second conductive bump 123a may be formed to have a larger diameter than the thickness of the second semiconductor package 500, and the present invention is not limited thereto.

이후, 도 4c를 참조하면, 제1반도체 패키지(100)의 제2반도체 다이(122)는 도전성 와이어(130)를 통하여, 기판(110)의 배선패턴(113)에 전기적, 기계적으로 연결된다.Referring to FIG. 4C, the second semiconductor die 122 of the first semiconductor package 100 is electrically and mechanically connected to the wiring pattern 113 of the substrate 110 through the conductive wire 130.

또한, 도 4c을 참조하면, 상기 캐리어(10) 상의 모든 제1반도체 패키지(100)와 제2반도체 패키지(500) 모두를 한번에 인캡슐란트(20)로 인캡슐레이션한다. 여기서, 인캡슐란트(20)는 몰드를 통하여 인캡슐레이션을 수행하는 에폭시 컴파운드, 디스펜서를 통하여 인캡슐레이션을 수행하는 액상 봉지재 및 그 등가물 중 선택된 어느 하나일 수 있으나, 본 발명에서 인캡슐란트(20)의 재질을 한정하는 것은 아니다.4C, both the first semiconductor package 100 and the second semiconductor package 500 on the carrier 10 are encapsulated into the encapsulant 20 at one time. Here, the encapsulant 20 may be any one selected from an epoxy compound that performs encapsulation through a mold, a liquid encapsulant that performs encapsulation through a dispenser, and equivalents thereof. In the present invention, But the material of the base 20 is not limited thereto.

이후, 도 4d을 참조하면, 제1반도체 패키지(100)와 제2반도체 패키지(500)의 하면에 부착된 캐리어(10)가 제거된 후, 제1반도체 패키지(100)와 제2반도체 패키지(500)의 하부에 재배선층(40)이 형성되어, 접속 경로를 재배열할 수 있다.4D, after the carrier 10 attached to the bottom surfaces of the first semiconductor package 100 and the second semiconductor package 500 is removed, the first semiconductor package 100 and the second semiconductor package 100 500, the re-wiring layer 40 can be arranged so that the connection paths can be rearranged.

즉, 상기 재배선층(40)은 제2반도체 패키지(500)의 하면을 덮으며, 제1반도체 패키지(100)의 제2도전성 범프(123a)와 제2반도체 패키지(400)의 본드 패드(420)가 노출되도록 형성된 제1패시배이션층(미도시), 상기 제2도전성 범프(123a) 및 본드 패드(420) 각각에 전기적으로 연결된 재배선 라인(미도시) 및 상기 재배선 라인의 일부가 노출되도록 상기 재배선 라인을 덮는 제2패시배이션층(미도시)을 포함한다.That is, the re-distribution layer 40 covers the lower surface of the second semiconductor package 500 and the second conductive bumps 123a of the first semiconductor package 100 and the bond pads 420 of the second semiconductor package 400 (Not shown) electrically connected to each of the second conductive bumps 123a and the bond pads 420, and a second passivation layer (not shown) electrically connected to each of the second conductive bumps 123a and the bond pads 420, And a second passivation layer (not shown) covering the rewiring line to be exposed.

이후, 도 4e를 참조하면, 제2반도체 패키지(500)의 하면에 부착된 재배선층(40)의 재배선 라인(미도시) 각각에 적어도 하나의 솔더볼(30)이 부착된다.Referring to FIG. 4E, at least one solder ball 30 is attached to each rewiring line (not shown) of the rewiring layer 40 attached to the lower surface of the second semiconductor package 500.

따라서, 제1반도체 패키지(100)와 제2반도체 패키지(400)는 솔더볼(30)을 통하여, 보드(미도시)에 접속할 수 있다.Accordingly, the first semiconductor package 100 and the second semiconductor package 400 can be connected to the board (not shown) through the solder ball 30. [

상기 솔더볼(30)은 상기 도전성 범프(123)와 대략 동일한 재질 및 동일한 방법을 통하여 형성될 수 있다. 이때, 솔더볼(30)은 도전성 범프(123)에 비하여 상대적으로 넓은 직경을 갖도록 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.The solder ball 30 may be formed through substantially the same material and the same method as the conductive bump 123. At this time, the solder ball 30 may be formed to have a relatively larger diameter than the conductive bump 123, but the present invention is not limited thereto.

이후, 도시하지는 않았지만, 제1반도체 패키지(100)와 제2반도체 패키지(500)가 하나의 모듈로 분리되도록 소잉하는 것이 바람직하다. 여기서 상기 소잉은 소잉 장비(예를 들면, 블레이드 혹은 레이저 드릴링)를 통해 이루어진다.Although not shown, it is preferable to sow the first semiconductor package 100 and the second semiconductor package 500 so that they are separated into one module. Here, the sowing is performed through sawing equipment (for example, blade or laser drilling).

본 발명은 상기 실시예들에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정, 변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention. It is.

10; 캐리어 20; 인캡슐란트
30; 솔더볼
110; 제1반도체 패키지 200, 300, 400, 500; 제2반도체 패키지10; Carrier 20; Encapsulation
30; Solder ball
110; A first semiconductor package 200, 300, 400, 500; The second semiconductor package

Claims (22)

기판상에 적어도 하나의 반도체 다이를 배치하여 적어도 하나의 제1반도체 패키지를 준비하는 단계(A);
웨이퍼 레벨의 반도체 다이로 형성되는 적어도 하나의 제2반도체 패키지를 준비하는 단계(B);
캐리어 상에 상기 적어도 하나의 제1반도체 패키지를 이격되게 배치하는 단계(C);
상기 캐리어 상에서 상기 적어도 하나의 제1반도체 패키지 사이에 상기 적어도 하나의 제2반도체 패키지 각각을 배치하는 단계(D); 및
상기 적어도 하나의 제1반도체 패키지와 적어도 하나의 제2반도체 패키지를 함께 인캡슐란트로 인캡슐레이션하는 단계(E)를 포함하고,
상기 B단계에서,
상기 적어도 하나의 제2반도체 패키지에는 본드 패드가 상기 웨이퍼 레벨의 반도체 다이의 하면으로 노출되도록 형성되고,
상기 캐리어를 제거하고, 상기 적어도 하나의 제1반도체 패키지 및 적어도 하나의 제2반도체 패키지 하면에 재배선층을 단일 구조로 함께 형성하는 단계(F3)를 더 포함하는 것을 특징으로 하는 반도체 패키지 모듈 제조 방법.(A) providing at least one first semiconductor package by disposing at least one semiconductor die on a substrate;
(B) preparing at least one second semiconductor package formed of a wafer level semiconductor die;
Disposing the at least one first semiconductor package on the carrier spaced apart (C);
(D) placing each of the at least one second semiconductor package on the carrier between the at least one first semiconductor package; And
(E) encapsulating the at least one first semiconductor package and the at least one second semiconductor package together in encapsulant,
In the step B,
Wherein the at least one second semiconductor package is formed with bond pads exposed to the bottom surface of the wafer level semiconductor die,
(F3) removing the carrier and forming a re-wiring layer together with a single structure on the lower surface of the at least one first semiconductor package and the at least one second semiconductor package . 제 1 항에 있어서,
상기 A단계에서,
상기 기판은 인쇄회로기판(PCB)으로 형성되는 것을 특징으로 하는 반도체 패키지 모듈 제조 방법.The method according to claim 1,
In the step A,
Wherein the substrate is formed of a printed circuit board (PCB). 제 1 항에 있어서,
상기 A단계에서,
상기 적어도 하나의 반도체 다이는 상기 기판상에 배치되는 제1반도체 다이 및 상기 제1반도체 다이 상에 배치되는 제2반도체 다이로 형성되는 것을 특징으로 하는 반도체 패키지 모듈 제조 방법.The method according to claim 1,
In the step A,
Wherein the at least one semiconductor die is formed of a first semiconductor die disposed on the substrate and a second semiconductor die disposed on the first semiconductor die. 제 3 항에 있어서,
상기 A단계에서,
상기 제1반도체 다이는 도전성 범프를 통하여 상기 기판의 배선 패턴에 전기적으로 연결되고,
상기 제2반도체 다이는 도전성 와이어를 통하여 상기 기판의 배선 패턴에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지 모듈 제조 방법.The method of claim 3,
In the step A,
Wherein the first semiconductor die is electrically connected to the wiring pattern of the substrate through a conductive bump,
Wherein the second semiconductor die is electrically connected to the wiring pattern of the substrate via a conductive wire. 제 1 항에 있어서,
상기 F3단계에서,
상기 재배선층은 상기 적어도 하나의 제1반도체 패키지의 기판의 하면으로 노출된 배선 패턴 및 적어도 하나의 제2반도체 패키지의 범프 패드가 노출되도록 형성된 제1패시배이션층,
상기 배선 패턴 및 본드 패드 각각에 전기적으로 연결된 재배선 라인 및
상기 재배선 라인의 일부가 노출되도록 상기 재배선 라인을 덮는 제2패시배이션층을 포함하는 것을 특징으로 하는 반도체 패키지 모듈 제조 방법.The method according to claim 1,
In step F3,
Wherein the redistribution layer comprises a first passivation layer formed to expose a wiring pattern exposed at the bottom surface of the substrate of the at least one first semiconductor package and a bump pad of the at least one second semiconductor package,
A re-wiring line electrically connected to the wiring pattern and the bond pad,
And a second passivation layer covering the rewiring line so that a part of the rewiring line is exposed. 제 5 항에 있어서,
상기 재배선층에서 노출된 상기 재배선 라인에 적어도 하나의 솔더볼을 부착하는 단계(F4)를 더 포함하는 것을 특징으로 하는 반도체 패키지 모듈 제조 방법.6. The method of claim 5,
(F4) attaching at least one solder ball to the rewiring line exposed in the re-wiring layer. 제 1 항에 있어서,
상기 B단계에서,
상기 적어도 하나의 제2반도체 패키지의 웨이퍼 레벨의 반도체 다이의 상면 및 측면을 제1 인캡슐란트로 제1인캡슐레이션하는 것을 특징으로 하는 반도체 패키지 모듈 제조 방법.The method according to claim 1,
In the step B,
And encapsulating the top and side surfaces of the wafer level semiconductor die of the at least one second semiconductor package with a first encapsulant. 제 1 항에 있어서,
상기 하나의 제1반도체 패키지와 인접한 하나의 제2반도체 패키지를 하나의 모듈로 형성하기 위해 소잉하는 단계(G)를 더 포함하는 것을 특징으로 하는 반도체 패키지 모듈 제조 방법.The method according to claim 1,
Further comprising the step of: (G) sowing the first semiconductor package adjacent to the one first semiconductor package to form one module. 기판상에 적어도 하나의 반도체 다이를 배치하여 적어도 하나의 제1반도체 패키지를 준비하는 단계(A);
웨이퍼 레벨의 반도체 다이로 형성되는 적어도 하나의 제2반도체 패키지를 준비하는 단계(B);
캐리어 상에 상기 적어도 하나의 제1반도체 패키지를 이격되게 배치하는 단계(C);
상기 캐리어 상에서 상기 적어도 하나의 제1반도체 패키지 사이에 상기 적어도 하나의 제2반도체 패키지 각각을 배치하는 단계(D); 및
상기 적어도 하나의 제1반도체 패키지와 적어도 하나의 제2반도체 패키지를 함께 인캡슐란트로 인캡슐레이션하는 단계(E)를 포함하고,
상기 B단계에서,
상기 적어도 하나의 제2반도체 패키지에는
상기 웨이퍼 레벨의 반도체 다이의 상면에 형성된 본드 패드,
상기 웨이퍼 레벨의 반도체 다이의 하면에 형성되고, 상기 웨이퍼 레벨의 반도체 다이와 전기적으로 차단된 더미 재배선 라인 및
상기 더미 재배선 라인의 일부가 노출되도록 상기 더미 재배선 라인을 덮는 패시배이션층을 포함하는 더미 재배선층이 형성된 것을 특징으로 하는 반도체 패키지 모듈.(A) providing at least one first semiconductor package by disposing at least one semiconductor die on a substrate;
(B) preparing at least one second semiconductor package formed of a wafer level semiconductor die;
Disposing the at least one first semiconductor package on the carrier spaced apart (C);
(D) placing each of the at least one second semiconductor package on the carrier between the at least one first semiconductor package; And
(E) encapsulating the at least one first semiconductor package and the at least one second semiconductor package together in encapsulant,
In the step B,
The at least one second semiconductor package
A bond pad formed on an upper surface of the wafer level semiconductor die,
A dummy rewiring line formed on a bottom surface of the wafer level semiconductor die and electrically isolated from the wafer level semiconductor die,
And a dummy rewiring layer including a passivation layer covering the dummy rewiring line to expose a part of the dummy rewiring line. 제 9 항에 있어서,
상기 D단계에서,
상기 적어도 하나의 제2반도체 패키지의 본드 패드는 도전성 와이어를 통하여 인접한 적어도 하나의 제1반도체 패키지의 기판의 배선 패턴에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지 모듈 제조 방법.10. The method of claim 9,
In step D,
Wherein the bond pad of the at least one second semiconductor package is electrically connected to the wiring pattern of a substrate of at least one adjacent first semiconductor package through a conductive wire. 제 9 항에 있어서,
상기 캐리어를 제거하고, 상기 적어도 하나의 제1반도체 패키지 및 적어도 하나의 제2반도체 패키지 각각의 하면에 적어도 하나의 솔더볼을 부착하는 단계(F2)를 더 포함하고,
상기 F2단계에서,
상기 적어도 하나의 제1반도체 패키지의 하면에 부착된 적어도 하나의 솔더볼은 상기 기판의 배선 패턴에 전기적으로 연결되고,
상기 적어도 하나의 제2반도체 패키지의 하면에 부착된 적어도 하나의 솔더볼은 상기 더미 재배선층에 부착되고, 상기 본드 패드와 전기적으로 차단되는 것을 특징으로 하는 반도체 패키지 모듈 제조 방법.10. The method of claim 9,
(F2) removing at least one solder ball on the underside of each of the at least one first semiconductor package and the at least one second semiconductor package,
In the F2 step,
Wherein at least one solder ball attached to a lower surface of the at least one first semiconductor package is electrically connected to a wiring pattern of the substrate,
Wherein at least one solder ball attached to a bottom surface of the at least one second semiconductor package is attached to the dummy redistribution layer and is electrically isolated from the bond pad. 제 11항에 있어서,
상기 하나의 제1반도체 패키지와 인접한 하나의 제2반도체 패키지를 하나의 모듈로 형성하기 위해 소잉하는 단계(G)를 더 포함하는 것을 특징으로 하는 반도체 패키지 모듈 제조 방법.12. The method of claim 11,
Further comprising the step of: (G) sowing the first semiconductor package adjacent to the one first semiconductor package to form one module. 기판상에 적어도 하나의 반도체 다이가 배치된 제1반도체 패키지;
웨이퍼 레벨의 반도체 다이로 형성되며, 상기 제1반도체 패키지에 인접하게 배치된 제2반도체 패키지; 및
상기 제1반도체 패키지와 제2반도체 패키지를 함께 인캡슐레이션하는 인캡슐란트를 포함하고,
상기 제2반도체 패키지에는 상기 웨이퍼 레벨의 반도체 다이의 하면으로 노출되도록 형성된 본드 패드를 포함하고,
상기 제1반도체 패키지 및 제2반도체 패키지 하면에 형성된 재배선층을 더 포함하는 것을 특징으로 하는 반도체 패키지 모듈.A first semiconductor package on which at least one semiconductor die is disposed;
A second semiconductor package formed of a wafer level semiconductor die and disposed adjacent to the first semiconductor package; And
And an encapsulant encapsulating the first semiconductor package and the second semiconductor package together,
Wherein the second semiconductor package includes a bond pad formed to be exposed at a bottom surface of the wafer level semiconductor die,
Further comprising a re-wiring layer formed on a bottom surface of the first semiconductor package and the second semiconductor package. 제 13 항에 있어서,
상기 기판은 인쇄회로기판(PCB)으로 형성된 것을 특징으로 하는 반도체 패키지 모듈.14. The method of claim 13,
Wherein the substrate is formed of a printed circuit board (PCB). 제 13 항에 있어서,
상기 적어도 하나의 반도체 다이는 상기 기판상에 배치되는 제1반도체 다이 및 상기 제1반도체 다이 상에 배치되는 제2반도체 다이로 형성된 것을 특징으로 하는 반도체 패키지 모듈.14. The method of claim 13,
Wherein the at least one semiconductor die is formed of a first semiconductor die disposed on the substrate and a second semiconductor die disposed on the first semiconductor die. 제 15 항에 있어서,
상기 제1반도체 다이는 도전성 범프를 통하여 상기 기판의 배선 패턴에 전기적으로 연결되고,
상기 제2반도체 다이는 도전성 와이어를 통하여 상기 기판의 배선 패턴에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지 모듈.16. The method of claim 15,
Wherein the first semiconductor die is electrically connected to the wiring pattern of the substrate through a conductive bump,
Wherein the second semiconductor die is electrically connected to the wiring pattern of the substrate via a conductive wire. 제 13 항에 있어서,
상기 재배선층은 상기 제1반도체 패키지의 기판의 하면으로 노출된 배선 패턴 및 제2반도체 패키지의 범프 패드가 노출되도록 형성된 제1패시배이션층,
상기 본드 패드 각각에 전기적으로 연결된 재배선 라인 및
상기 재배선 라인의 일부가 노출되도록 상기 재배선 라인을 덮는 제2패시배이션층을 포함하는 것을 특징으로 하는 반도체 패키지 모듈.14. The method of claim 13,
Wherein the re-distribution layer comprises: a first passivation layer formed to expose a wiring pattern exposed at the lower surface of the substrate of the first semiconductor package and a bump pad of the second semiconductor package;
A re-wiring line electrically connected to each of the bond pads,
And a second passivation layer covering the rewiring line so that a part of the rewiring line is exposed. 제 17 항에 있어서,
상기 재배선층에서 노출된 상기 재배선 라인에 부착된 적어도 하나의 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 패키지 모듈.18. The method of claim 17,
And at least one solder ball attached to the rewiring line exposed in the redistribution layer. 제 13항에 있어서,
상기 제2반도체 패키지는 웨이퍼 레벨의 반도체 다이의 외주면을 제1인캡슐레이션하는 제1인캡슐란트를 더 포함하는 것을 특징으로 하는 반도체 패키지 모듈.14. The method of claim 13,
Wherein the second semiconductor package further comprises a first encapsulant for first encapsulating the outer circumferential surface of the wafer level semiconductor die. 기판상에 적어도 하나의 반도체 다이가 배치된 제1반도체 패키지;
웨이퍼 레벨의 반도체 다이로 형성되며, 상기 제1반도체 패키지에 인접하게 배치된 제2반도체 패키지; 및
상기 제1반도체 패키지와 제2반도체 패키지를 함께 인캡슐레이션하는 인캡슐란트를 포함하고,
상기 제2반도체 패키지는
상기 웨이퍼 레벨의 반도체 다이의 상면에 형성된 본드 패드,
상기 웨이퍼 레벨의 반도체 다이의 하면에 형성되며, 상기 웨이퍼 레벨의 반도체 다이와 전기적으로 차단된 더미 재배선 라인 및
상기 더미 재배선 라인의 일부가 노출되도록 상기 더미 재배선 라인을 덮는 패시배이션층을 포함하는 더미 재배선층을 포함하는 것을 특징으로 하는 반도체 패키지 모듈.A first semiconductor package on which at least one semiconductor die is disposed;
A second semiconductor package formed of a wafer level semiconductor die and disposed adjacent to the first semiconductor package; And
And an encapsulant encapsulating the first semiconductor package and the second semiconductor package together,
The second semiconductor package
A bond pad formed on an upper surface of the wafer level semiconductor die,
A dummy rewiring line formed on a bottom surface of the wafer level semiconductor die and electrically isolated from the wafer level semiconductor die,
And a dummy redistribution layer including a passivation layer covering the dummy redistribution line to expose a part of the dummy redistribution line. 제 20 항에 있어서,
상기 제2반도체 패키지의 본드 패드는 도전성 와이어를 통하여 인접한 제1반도체 패키지의 기판의 배선 패턴에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지 모듈.21. The method of claim 20,
Wherein the bond pad of the second semiconductor package is electrically connected to the wiring pattern of the substrate of the adjacent first semiconductor package via the conductive wire. 제 23 항에 있어서,
상기 제1반도체 패키지 및 적어도 하나의 제2반도체 패키지 각각의 하면에 부착된 적어도 하나의 솔더볼을 더 포함하고,
상기 제1반도체 패키지의 하면에 부착된 적어도 하나의 솔더볼은 상기 기판의 배선 패턴에 전기적으로 연결되고,
상기 제2반도체 패키지의 하면에 부착된 적어도 하나의 솔더볼은 상기 본드 패드에 전기적으로 연결되지 않는 것을 특징으로 하는 반도체 패키지 모듈.24. The method of claim 23,
Further comprising at least one solder ball attached to a lower surface of each of the first semiconductor package and the at least one second semiconductor package,
Wherein at least one solder ball attached to a lower surface of the first semiconductor package is electrically connected to a wiring pattern of the substrate,
Wherein at least one solder ball attached to a bottom surface of the second semiconductor package is not electrically connected to the bond pad.
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