KR20150125744A - 높은 처리량과 낮은 복잡성을 갖는 연속 제거 극 부호 복호 장치 및 그 방법 - Google Patents

높은 처리량과 낮은 복잡성을 갖는 연속 제거 극 부호 복호 장치 및 그 방법 Download PDF

Info

Publication number
KR20150125744A
KR20150125744A KR1020140052036A KR20140052036A KR20150125744A KR 20150125744 A KR20150125744 A KR 20150125744A KR 1020140052036 A KR1020140052036 A KR 1020140052036A KR 20140052036 A KR20140052036 A KR 20140052036A KR 20150125744 A KR20150125744 A KR 20150125744A
Authority
KR
South Korea
Prior art keywords
operation unit
feedback
bit
merge processing
code decoding
Prior art date
Application number
KR1020140052036A
Other languages
English (en)
Other versions
KR101583139B1 (ko
Inventor
이한호
김철호
Original Assignee
인하대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인하대학교 산학협력단 filed Critical 인하대학교 산학협력단
Priority to KR1020140052036A priority Critical patent/KR101583139B1/ko
Publication of KR20150125744A publication Critical patent/KR20150125744A/ko
Application granted granted Critical
Publication of KR101583139B1 publication Critical patent/KR101583139B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes

Landscapes

  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)

Abstract

높은 처리량과 낮은 복잡성을 갖는 극 부호 복호 장치 및 그 방법이 제시된다.
본 발명에서 제안하는 높은 처리량과 낮은 복잡성을 갖는 연속 제거 극 부호 복호 장치에 있어서, 1의 보수 체계(one's complement scheme)를 기반으로 병합 처리 연산부에서 연속 제거 알고리즘(Successive-Cancellation Algorithm)을 수행하여, 양자화 비트수를 최적화하는 주 프레임 연산부; 및 제어 신호를 사용하되, 피드백을 가지고 있는 하나의 D 플립플롭(Flip-Flop)을 사용하여 복호에 필요한 부분 합에 대한 연산을 수행하는 피드백 연산부를 포함할 수 있다.

Description

높은 처리량과 낮은 복잡성을 갖는 연속 제거 극 부호 복호 장치 및 그 방법{High-Throughput Low-Complexity Successive-Cancellation Polar Decoder Architecture and Method}
본 발명은 높은 처리량과 낮은 복잡성을 갖는 연속 제거 극 부호 복호 장치 및 그 방법에 관한 것이다. 더욱 상세하게는 디지털 통신 시스템에 있어서 송신단에서 데이터 전송 과정 중 데이터에 발생한 오류를 수신단에서 정정하는 연판정 순방향 오류 정정 방법 및 장치에 관한 것이다.
최근 통신 서비스의 출현과 함께 인터넷 트래픽이 지속적으로 성장함에 따라 유무선 통신시스템은 고속 데이터 전송과 오류정정이 가능하도록 빠르게 변화하고 있다. 오류정정코드에서 극 부호(Polar Code)는 최근 새로운 기술로 관심을 받고 있는 연판정(soft-decision) 오류 검출 부호이다. 이러한, 극 부호는 2008년 Arikan이 제안한 부호로서 이진 입력 이산 비기억(discrete memoryless) 채널에서 무한한 길이에 대해서 채널 용량을 달성할 수 있다. 또한, 극 부호는 여러 개의 채널을 결합한 후 적절히 분리했을 때 발생하는 채널 양극화(channel polarization) 현상을 이용하여 채널 용량을 달성하도록 부호화를 하였으며, 이러한 부호화에 맞는 복호 방법이 제시되었다.
극 부호의 복호 알고리즘은 확률 기반의 연속-제거(Successive-Cancellation) 알고리즘을 적용하여 복호화 할 수 있다. 여기서, 연속-제거 알고리즘은 극 부호 복호를 위해 수신된 심볼의 LLR(Log Likelihood Ratio) 값을 사용하여 복호를 수행한다. 이에 따라, 확률 기반의 알고리즘에서 복잡한 곱셈 연산을 덧셈 연산을 이용하여 구현함으로써, 복호기의 연산 복잡도를 감소시킬 수 있다. 또한, 대부분의 극 부호의 복호 방법인 연속-제거 알고리즘에서 사용되는 보수의 체계는 2의 보수 체계를 사용하고 있어, 하드웨어 복잡도가 상당히 높다는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 극 부호 복호기 설계에 있어서 1의 보수 체계를 사용함으로써, 주 프레임과 메모리 기반 피드백 구조의 최적화를 통해 높은 데이터 처리량과 낮은 하드웨어 복잡도를 가지는 효율적인 극 부호 복호 장치 및 그 방법을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 극 부호 복호기 설계에 있어서 주 프레임 연산부에서 양자화 비트에 대한 최적화를 사용함으로써, 높은 데이터 처리량과 낮은 하드웨어 복잡도를 가지는 효율적인 극 부호 복호 장치 및 그 방법을 제공하는데 있다.
일 측면에 따르면, 본 발명에서 제안하는 높은 처리량과 낮은 복잡성을 갖는 연속 제거 극 부호 복호 장치에 있어서, 1의 보수 체계(one's complement scheme)를 기반으로 병합 처리 연산부에서 연속 제거 알고리즘(Successive-Cancellation Algorithm)을 수행하여, 양자화 비트수를 최적화하는 주 프레임 연산부; 및 제어 신호를 사용하되, 피드백을 가지고 있는 하나의 D 플립플롭(Flip-Flop)을 사용하여 복호에 필요한 부분 합에 대한 연산을 수행하는 피드백 연산부를 포함한다.
다른 측면에 따르면, 상기 병합 처리 연산부는, 채널로부터 수신된 심볼의 LLR(Log Likelihood Ratio) 값을 상기 1의 보수 체계를 기반으로 부호-크기(Sign-Magnitude) 변환을 수행할 수 있다.
또 다른 측면에 따르면, 상기 주 프레임 연산부는 각 단계를 지날 때마다 한 비트씩 증가하는 구조를 가지며, 양자화한 심볼의 LLR의 비트를 최적화하여 적은 상기 양자화 비트수를 가지고 연산을 수행할 수 있다.
또 다른 측면에 따르면, 상기 피드백 연산부는 상기 병합 처리 연산부에서 복호된 비트 값을 제공하여 상기 부분 합에 대한 연산을 가능하게 할 수 있다.
또 다른 측면에 따르면, 본 발명에서 제안하는 높은 처리량과 낮은 복잡성을 갖는 연속 제거 극 부호 복호 방법에 있어서, 1의 보수 체계(one's complement scheme)를 기반으로 병합 처리 연산부에서 연속 제거 알고리즘(Successive-Cancellation Algorithm)을 수행하는 단계; 각 단계를 지날 때마다 한 비트씩 증가하는 구조를 가지며, 주 프레임 연산부에서 양자화 비트수를 최적화하는 단계; 및 제어 신호를 사용하는 피드백 연산부에서 피드백을 가지고 있는 하나의 D 플립플롭(Flip-Flop)을 사용하여 복호에 필요한 부분 합에 대한 연산을 수행하는 단계를 포함한다.
또 다른 측면에 따르면, 상기 병합 처리 연산부에서 연속 제거 알고리즘을 수행하는 단계는 상기 병합 처리 연산부에서 연산된 값을 한 비트씩 증가하여 상기 연속 제거 알고리즘을 수행할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 극 부호 복호기 설계에 있어서 1의 보수 체계를 사용함으로써, 주 프레임과 메모리 기반 피드백 구조의 최적화를 통해 높은 데이터 처리량과 낮은 하드웨어 복잡도를 가지는 효율적인 극 부호 복호 장치 및 그 방법을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 극 부호 복호기 설계에 있어서 주 프레임 연산부에서 양자화 비트에 대한 최적화를 사용함으로써, 높은 데이터 처리량과 낮은 하드웨어 복잡도를 가지는 효율적인 극 부호 복호 장치 및 그 방법을 제공하는데 있다.
도 1은 일반적인 극 부호 복호기의 복호 과정을 나타내는 도이다.
도 2는 본 발명의 일 실시예에 따른 극 부호 복호기의 구조를 나타낸 도이다.
도 3은 본 발명의 일 실시예에 따른 높은 처리량과 낮은 복잡성을 갖는 연속 제거 극 부호 복호 장치를 나타낸 블록도이다.
도 4는 본 발명의 일 실시예에 따른 양자화 비트를 최적화시킨 주 프레임 연산부를 도시한 구조도이다.
도 5는 본 발명의 일 실시예에 따른 1의 보수 체계를 기반으로 한 병합 처리 연산부를 도시한 구조도이다.
도 6은 본 발명의 일 실시예에 따른 1의 보수 체계를 기반으로 한 병합 처리 연산부의 1의 보수 체계에서 부호-크기(Sign-Magnitude) 변환 구조를 도시한 도이다.
도 7은 본 발명의 일 실시예에 따른 피드백 연산부를 도시한 구조도이다.
도 8은 본 발명의 일 실시예에 따른 피드백 연산부에 사용되는 제어신호(cn)의 유한 상태 기계(Finite state machine; FSM)를 나타낸 도이다.
도 9는 본 발명의 일 실시예에 따른 높은 처리량과 낮은 복잡성을 갖는 연속 제거 극 부호 복호 방법을 나타낸 순서도이다.
도 10은 본 발명의 일 실시예에 따른 비트 오류율을 나타낸 그래프이다.
이하에서, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다.
본 실시예들은 디지털 통신 시스템에 있어서 송신단에서 데이터 전송 과정 중 데이터에 발생한 오류를 수신단에서 정정하는 순방향 오류 정정(Forward Error Correction; FEC) 시스템으로, 1의 보수 체계와 양자화 비트에 대한 최적화 구조, 그리고 단순화된 제어신호를 이용하는 피드백 연산부를 포함하는 극 부호 복호 장치 및 방법에 관한 것이다.
본 실시예에서는 특별히 (1024, 512) 부호를 기준으로 설명하는 것이고, 본 발명은 다양한 통신 시스템을 위한 극 부호 복호기 구조의 구현에도 동일하게 적용될 수 있다.
또한, 본 실시예에서는 극 부호의 복호를 위한 알고리즘으로서 선형적이고 낮은 복잡도를 가지는 연속-제거 알고리즘이 사용될 수 있다.
도 1은 일반적인 극 부호 복호기의 복호 과정을 나타내는 도이다.
채널로부터 수신된 코드워드의 심볼은 2의 보수 체계의 LLR(Log Likelihood Ratio) 값으로 변환된 후 연산부에 입력된다. 그리고, 정해진 순서에 따라 f 함수(function)와 g 함수를 통과하면서 각각 계산을 통해서 복호 과정을 수행하게 된다. 이 때, f 함수에서는 최소값을 찾는 과정을 거치며, g 함수에서는 가감산을 수행하게 된다.
Figure pat00001
여기서, 연속-제거 알고리즘은
Figure pat00002
비트를 측정하여 동작할 수 있으며, 이 때, i=0,...,N-1이 될 수 있다.
Figure pat00003
여기서, f 함수는 a, b의 값에 따라 계산할 수 있으며, 반면, g 함수는 극 부호 복호 과정을 통해 구할 수 있다.
도 2는 본 발명의 일 실시예에 따른 극 부호 복호기의 구조를 나타낸 도이다.
도 2를 참조하면, 극 부호 복호기는 1의 보수 체계를 이용한 병합 처리 연산부, 양자화 비트를 최적화하는 주 프레임 연산부, 그리고 단순화된 제어신호를 이용한 피드백 연산부를 포함할 수 있다.
극 부호의 복호 장치는, 연속-제거 알고리즘에 최소값을 찾는 최소-합 알고리즘(Min-Sum Algorithm)을 사용하여 병합 처리(Merged Processing)를 수행하는 병합 처리 연산부를 포함할 수 있으며, 이 때, 병합 처리 연산부는, 1의 보수 체계(one's complement scheme)를 사용하여 상기 병합 처리 연산을 수행한다. 또한, 주 프레임 연산부에서는 양자화 비트에 대한 최적화를 통해서 복호를 위한 LLR(Log Likelihood Ratio) 값의 연산을 수행할 수 있다.
그리고, 피드백(feedback)을 가지고 있는 한 개의 D 플립플롭(Flip-Flop)를 사용한 피드백 연산부를 통해서 복호에 필요한 부분합에 대한 연산을 수행한다.
이에 대한, 더 구체적인 내용은 아래에서 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 높은 처리량과 낮은 복잡성을 갖는 연속 제거 극 부호 복호 장치를 나타낸 블록도이다.
도 3을 참조하면, 극 부호 복호 장치(100)는 주 프레임 연산부(110)와 피드백 연산부(120)을 포함하여 이루어질 수 있으며, 주 프레임 연산부(110)는 병합 처리 연산부(111), 프로즌 비트 메모리(Frozen bit Memory) 및 판단 유닛을 포함할 수 있다.
주 프레임 연산부(110)는 1의 보수 체계를 기반으로 병합 처리 연산부(111)에서 연속 제거 알고리즘(Successive-Cancellation Algorithm)을 수행하여, 양자화 비트수를 최적화할 수 있다. 여기서, 채널로부터 수신된 코드워드의 심볼이 1의 보수 체계의 LLR 값으로 변환된 후 병합 처리 연산부(111)로 입력된다.
이 때, 병합 처리 연산부(111)에서는 특정 조건을 만족하는 최대값 중 최소값을 찾고, 이전 값을 이용하여 가감산을 수행하는 연속-제거 알고리즘을 사용함으로써, 병합 처리 연산을 수행할 수 있다. 특히, 병합 처리 연산부(111)는 연산을 할 때 1의 보수 체계를 사용하여 연속-제거 알고리즘을 수행할 수 있다. 따라서, 병합 처리 연산부(111)를 통과하면서 양자화 비트수가 최적화되어 출력하게 된다. 또한, 병합 처리 연산부(111)는 각 단계를 지날 때마다 한 비트씩 증가하는 구조를 가져, 이전에 연산된 값을 한 비트씩 증가하는 방법으로 연속 제거 알고리즘을 수행할 수 있다.
그리고, 주 프레임 연산부(110)는 양자화한 심볼의 LLR의 비트를 최적화하여 적은 양자화 비트수를 가지고 연산을 수행할 수 있다.
피드백 연산부(120)는 병합 처리 연산부(111)에 필요한 LLR 값을 제공하여 병합 처리 연산을 가능하게 할 수 있다. 피드백 연산부는 병합 처리 연산부에서 복호된 비트 값을 제공하여 부분 합에 대한 연산을 가능하게 할 수 있다. 또한, 피드백 연산부(120)는 제어 신호를 사용하여 연산을 수행할 수 있으며, 피드백을 가지고 있는 하나의 D 플립플롭(Flip-Flop)을 사용하여 복호에 필요한 부분 합에 대한 연산을 수행할 수 있다.
도 4는 본 발명의 일 실시예에 따른 양자화 비트를 최적화시킨 주 프레임 연산부를 도시한 구조도이다.
도 4를 참조하면, 주 프레임 연산부는 각각의 단계를 통과할 때마다 한 비트씩 증가가 되는 구조를 가질 수 있다.
기존의 양자화 비트를 다루는 구조들은 처음부터 끝까지 가장 긴 길이를 가지는 비트가 들어가는 구조였다. 반면, 본 발명의 주 프레임 연산부에서는 식을 계산하는데 필요한 병합 처리 연산부의 비트 크기를 감소시키기 위해 수정할 수 있다. 즉, 병합 처리 연산부의 비트를 한 비트씩 증가하는 구조를 이용하여 계산함으로써, 최적의 내부 워드 길이(Optimal Internal Word Length)를 찾을 수 있으며, 이에 따라 낮은 복잡도를 가질 수 있다.
도 5는 본 발명의 일 실시예에 따른 1의 보수 체계를 기반으로 한 병합 처리 연산부를 도시한 구조도이다.
도 5에 도시한 바와 같이, 채널로부터 수신된 LLR 값들이 각 노드로 입력되면 부호-크기(Sign-Magnitude) 변환과 가감산 연산, 그리고 최소값을 찾는 연산을 포함하는 연속-제거 알고리즘을 수행하게 된다.
또한, 병합 처리 연산부는, 상기 1의 보수 체계의 가감산(Add-subtract)을 통한 복호 과정을 수행하되, 1의 보수 체계에서 부호를 나타내는 최상위 비트를 2의 보수 체계의 입력 함수인 Cin(Carry-in) 역할을 하는 함수로 이용하지 않고 상기 가감산을 수행할 수 있다.
도 6은 본 발명의 일 실시예에 따른 1의 보수 체계를 기반으로 한 병합 처리 연산부의 1의 보수 체계에서 부호-크기(Sign-Magnitude) 변환 구조를 도시한 도이다.
도 6은 본 발명에 따른 1의 보수 체계를 기반으로 하는 구조를 나타낸다. 이와 같이, 1의 보수 체계에서는 2의 보수 체계와는 다르게 반가산기들(Half Adders)을 사용하지 않음으로써, 하드웨어 복잡도가 감소되며, 임계 경로가 짧아질 수 있다. 따라서, 단순하고 빠른 처리 속도를 가지는 극 부호 복호 장치를 구현할 수 있다.
도 7은 본 발명의 일 실시예에 따른 피드백 연산부를 도시한 구조도이다.
도 7을 참조하면, 제어 신호를 사용하는 피드백 연산부에서 피드백(feedback)을 가지고 있는 하나의 D 플립플롭(Flip-Flop)만을 사용함으로써, 지연시간을 줄이고 낮은 복잡도를 가질 수 있다.
도 8은 본 발명의 일 실시예에 따른 피드백 연산부에 사용되는 제어 신호(cn)의 유한 상태 기계(Finite State Machine; FSM)를 나타낸 도이다.
도 8을 참조하면, 주 프레임 연산부에서 n 단계를 위한 다중화 제어 신호인 mn에 의해 제어신호 cn이 발생될 수 있다. 이에 따라, 유한 상태 기계(FSM)에서 두 가지의 특성을 확인할 수 있다. 먼저, 입력 신호인 mn이 0인 경우에는 동일한 클럭 사이클에서 제어 신호인 cn가 1이 되도록 설정할 수 있으며, 입력 신호인 mn이 1인 경우에는 한 클럭 뒤의 사이클에서 제어신호 cn이 1이 되도록 설정할 수 있다. 그러므로, 입력 신호인 mn을 이용하여 제어 신호 cn을 쉽게 결정할 수 있다.
도 9는 본 발명의 일 실시예에 따른 높은 처리량과 낮은 복잡성을 갖는 연속 제거 극 부호 복호 방법을 나타낸 순서도이다.
도 9를 참조하면, 극 부호 복호 장치에 따른 극 부호 복호 방법을 나타낸 것으로, 도 2 내지 도 8을 통해 극 부호 복호 장치에서 상술한 내용은 생략하기로 한다.
단계(210)에서, 1의 보수 체계(one's complement scheme)를 기반으로 병합 처리 연산부에서 연속 제거 알고리즘(Successive-Cancellation Algorithm)을 수행할 수 있다. 즉, 채널로부터 수신된 코드워드의 심볼이 1의 보수 체계의 부호-크기(Sign-Magnitude) 값으로 변환된 후 병합 처리 연산부로 입력될 수 있다. 그리고, 병합 처리 연산부에서는 특정 조건을 만족하는 최대값 중 최소값을 찾고, 이전 값을 이용하여 가감산을 수행하는 연속 제거 알고리즘을 사용함으로써, 병합 처리 연산을 수행할 수 있다. 여기서, 병합 처리 연산부에서 연산된 값을 한 비트씩 증가하여 연속 제거 알고리즘을 수행할 수 있다. 즉, 이전에 연산된 값을 한 비트씩 증가하는 방법으로 병합 처리 연산부에서 연속 제거 알고리즘을 마지막 단계까지 수행할 수 있다.
단계(220)에서, 병합 처리 연산부에서 연산된 값과 주 프레임 연산부의 프로즌 비트 메모리(Frozen Bit Memory) 및 판단 유닛을 이용하여 복호되는 비트를 판단할 수 있다. 이에 따라, 양자화한 심볼의 LLR의 비트를 최적화하여 적은 양자화 비트수를 가지고 연산을 수행할 수 있다.
양자화 비트수를 최적화하는 식을 [수학식 3]과 같이 표현할 수 있다.
Figure pat00004
여기서,
Figure pat00005
는 최적화된 내부 워드(Word) 비트이며,
Figure pat00006
은 부호의 총 길이이고,
Figure pat00007
는 초기의 양자화한 비트를 나타낼 수 있다.
또한, 상기 식을 통해서 주 프레임에서의 최적화된 내부 워드 비트를 구할 수 있다.
단계(230)에서, 다음 비트의 복호를 수행하기 위해서 제어 신호와 피드백을 가지고 있는 하나의 D 플립플롭(Flip-Flop)을 사용하는 피드백 연산부에서 복호에 필요한 부분 합에 대한 연산을 수행할 수 있다. 그리고, 피드백 연산부는 병합 처리 연산부에 필요한 LLR 값을 제공하여 병합 처리 연산을 가능하게 할 수 있다.
단계(240)에서, 부분 합과 주 프레임을 이용하여 모든 비트가 복호될 때까지 상기 과정을 반복 수행하는 것이 바람직하다.
도 10은 본 발명의 일 실시예에 따른 비트 오류율을 나타낸 그래프이다.
도 10을 참조하면, (1024, 512) 부호 기준으로 1의 보수 체계에서의 비트 오류율(Bit Error Rate) 성능, 1의 보수 체계에서 최적화된 비트 오류율 성능, 그리고 2의 보수 체계에서의 비트 오류율 성능을 비교할 수 있다. 이 때, 1의 보수 체계에서 q=5의 양자화 비트를 사용하였다. 이와 같이, 1의 보수 체계에서의 비트 오류율은 2의 보수 체계에서의 비트 오류율과 비교하여, 거의 0.25dB 저하되는 것을 확인할 수 있는데, 1의 보수 체계에서는 2의 보수 체계보다 하나 적은 양자화 레벨을 제공하기 때문이다.
따라서, 본 발명에 따른 1의 보수 체계를 이용한 극 부호 복호기의 비트 오류율 성능과 기존 2의 보수 체계에서의 비트 오류율 성능이 거의 비슷하게 나타나는 것을 확인할 수 있다. 본 발명에서 제안하는 방법을 사용함으로써, 기존에 사용하던 2의 보수 체계에서의 비트 오류율 성능과 거의 비슷한 효과를 가지면서 낮은 하드웨어 복잡도를 구현할 수 있다.
이와 같이, 본 발명의 실시예에 따르면, 극 부호 복호기 설계에 있어서 1의 보수 체계를 기반으로 둔 병합 처리 연산부와 최적화한 주 프레임 구조, 그리고 피드백을 가지고 있는 한 개의 D 플립플롭(Flip-Flop) 사용하는 피드백 연산부에서 단순한 하드웨어 구조와 정보 처리량이 향상된 극 부호 복호기 구현에 적용할 수 있다. 따라서, 본 발명의 일 실시예는 향후 개발될 수 있는 극 부호 복호기 구현에 적용될 수 있는 잠재성을 가지고 있다.
또한, 본 발명의 실시예에 따르면, 극 부호 복호기 설계에 있어서 피드백 연산부에서 기존 시프트 레지스터(shift register) 방법 대신에 피드백(feedback)을 가지는 D 플립플롭(Flip-Flop)을 사용함으로써, 단순하고 빠른 처리속도를 갖는 극 부호 복호기 하드웨어 구조 구현에 적용할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (6)

  1. 높은 처리량과 낮은 복잡성을 갖는 연속 제거 극 부호 복호 장치에 있어서,
    1의 보수 체계(one's complement scheme)를 기반으로 병합 처리 연산부에서 연속 제거 알고리즘(Successive-Cancellation Algorithm)을 수행하여, 양자화 비트수를 최적화하는 주 프레임 연산부; 및
    제어 신호를 사용하되, 피드백을 가지고 있는 하나의 D 플립플롭(Flip-Flop)을 사용하여 복호에 필요한 부분 합에 대한 연산을 수행하는 피드백 연산부
    를 포함하는 극 부호 복호 장치.
  2. 제1항에 있어서,
    상기 병합 처리 연산부는
    채널로부터 수신된 심볼의 LLR(Log Likelihood Ratio) 값을 상기 1의 보수 체계를 기반으로 부호-크기(Sign-Magnitude) 변환을 수행하며,
    연산된 값을 한 비트씩 증가하여 상기 연속 제거 알고리즘을 수행하는 것
    을 특징으로 하는 극 부호 복호 장치.
  3. 제1항에 있어서,
    상기 주 프레임 연산부는
    양자화한 심볼의 LLR의 비트를 최적화하여 적은 상기 양자화 비트수를 가지고 연산을 수행하는 것
    을 특징으로 하는 극 부호 복호 장치.
  4. 제1항에 있어서,
    상기 피드백 연산부는
    상기 병합 처리 연산부에서 복호된 비트 값을 제공받아 상기 부분 합에 대한 연산을 가능하게 하는 것
    을 특징으로 하는 극 부호 복호 장치.
  5. 높은 처리량과 낮은 복잡성을 갖는 연속 제거 극 부호 복호 방법에 있어서,
    1의 보수 체계(one's complement scheme)를 기반으로 한 병합 처리 연산부에서 연속 제거 알고리즘(Successive-Cancellation Algorithm)을 수행하는 단계;
    상기 병합 처리 연산부에서 연산된 값과 주 프레임 연산부의 판단 유닛을 이용하여 복호되는 비트를 판단하는 단계; 및
    제어 신호와 피드백을 가지고 있는 하나의 D 플립플롭을 이용하는 피드백 연산부에서 부분 합에 대한 연산을 수행하는 단계
    를 포함하는 극 부호 복호 방법.
  6. 제5항에 있어서,
    상기 병합 처리 연산부에서 연속 제거 알고리즘을 수행하는 단계는
    상기 병합 처리 연산부에서 연산된 값을 한 비트씩 증가하여 상기 연속 제거 알고리즘을 수행하는 것
    을 특징을 하는 극 부호 복호 방법.
KR1020140052036A 2014-04-30 2014-04-30 높은 처리량과 낮은 복잡성을 갖는 연속 제거 극 부호 복호 장치 및 그 방법 KR101583139B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140052036A KR101583139B1 (ko) 2014-04-30 2014-04-30 높은 처리량과 낮은 복잡성을 갖는 연속 제거 극 부호 복호 장치 및 그 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140052036A KR101583139B1 (ko) 2014-04-30 2014-04-30 높은 처리량과 낮은 복잡성을 갖는 연속 제거 극 부호 복호 장치 및 그 방법

Publications (2)

Publication Number Publication Date
KR20150125744A true KR20150125744A (ko) 2015-11-10
KR101583139B1 KR101583139B1 (ko) 2016-01-08

Family

ID=54605199

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140052036A KR101583139B1 (ko) 2014-04-30 2014-04-30 높은 처리량과 낮은 복잡성을 갖는 연속 제거 극 부호 복호 장치 및 그 방법

Country Status (1)

Country Link
KR (1) KR101583139B1 (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108023672A (zh) * 2016-10-28 2018-05-11 上海诺基亚贝尔股份有限公司 用于通信系统中的数据处理的方法和装置
KR101940664B1 (ko) * 2018-04-06 2019-01-21 한국항공대학교산학협력단 저전력 연속-제거 극 복호기를 위한 포화 인식 llr 처리 장치 및 방법
KR20200003826A (ko) * 2017-05-15 2020-01-10 퀄컴 인코포레이티드 극성 코드들에 대한 페이로드 사이즈 모호성 및 허위 경보 레이트 감소
CN110771047A (zh) * 2017-06-15 2020-02-07 交流通讯有限公司 具有f功能和g功能的llr域计算的极性解码器
KR102242762B1 (ko) * 2019-12-27 2021-04-20 한국항공대학교산학협력단 연속 제거 극 복호기의 스토리지 구조를 갖는 장치 및 연속 제거 극 복호기의 스토리지 구조를 이용한 데이터 처리 방법
US11012093B2 (en) 2017-12-05 2021-05-18 Cankaya Universitesi High-speed decoder for polar codes
KR20220141044A (ko) * 2021-04-12 2022-10-19 아주대학교산학협력단 극 부호 연속 제거 비트 반전 복호 장치 및 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
극 부호의 연속 제거 복호 : 채널의 합성과 분리 (전자공학회 논문지, 2011년) *

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108023672A (zh) * 2016-10-28 2018-05-11 上海诺基亚贝尔股份有限公司 用于通信系统中的数据处理的方法和装置
US11196446B2 (en) 2016-10-28 2021-12-07 Alcatel Lucent Method and apparatus for data processing in a communication system
KR20200003826A (ko) * 2017-05-15 2020-01-10 퀄컴 인코포레이티드 극성 코드들에 대한 페이로드 사이즈 모호성 및 허위 경보 레이트 감소
CN110771047A (zh) * 2017-06-15 2020-02-07 交流通讯有限公司 具有f功能和g功能的llr域计算的极性解码器
US11012093B2 (en) 2017-12-05 2021-05-18 Cankaya Universitesi High-speed decoder for polar codes
KR101940664B1 (ko) * 2018-04-06 2019-01-21 한국항공대학교산학협력단 저전력 연속-제거 극 복호기를 위한 포화 인식 llr 처리 장치 및 방법
KR102242762B1 (ko) * 2019-12-27 2021-04-20 한국항공대학교산학협력단 연속 제거 극 복호기의 스토리지 구조를 갖는 장치 및 연속 제거 극 복호기의 스토리지 구조를 이용한 데이터 처리 방법
KR20220141044A (ko) * 2021-04-12 2022-10-19 아주대학교산학협력단 극 부호 연속 제거 비트 반전 복호 장치 및 방법

Also Published As

Publication number Publication date
KR101583139B1 (ko) 2016-01-08

Similar Documents

Publication Publication Date Title
KR101583139B1 (ko) 높은 처리량과 낮은 복잡성을 갖는 연속 제거 극 부호 복호 장치 및 그 방법
KR102223968B1 (ko) 극 부호의 병렬화된 연속 제거 디코딩 및 연속 제거 리스트 디코딩을 위한 장치 및 방법
CA2180311C (en) Soft-decision receiver and decoder for digital communication
Yuan et al. LLR-based successive-cancellation list decoder for polar codes with multibit decision
KR102231278B1 (ko) 이진 로그를 사용하는 저밀도 패리티 검사 복호기 및 그것의 복호 방법
JP2007104685A (ja) 低密度パリティ検査復号器における検査ノード更新方法
JP2018019401A (ja) リード・ソロモン復号器及び復号方法
EP3001570B1 (en) Turbo equalization method and turbo equalization system
EP2339757B1 (en) Power-reduced preliminary decoded bits in viterbi decoder
KR101600759B1 (ko) 연속 제거 극 부호 복호기를 위한 간단한 병합 처리 연산 방법 및 장치
EP3713096B1 (en) Method and device for decoding staircase code, and storage medium
US11233532B2 (en) Information decoder for polar codes
KR101698875B1 (ko) Ldpc 부호의 복호 방법 및 장치
US20140223267A1 (en) Radix-4 viterbi forward error correction decoding
EP2214322A1 (en) Iterative MAP decoding of block codes using sub-trellises
JP5523064B2 (ja) 復号装置及び方法
JP7055154B2 (ja) アナログ信号から生成されるシーケンスに対応するシンボル値を検出する方法、及びシーケンス検出器
Liu et al. A stage-reduced low-latency successive cancellation decoder for polar codes
US7917565B2 (en) High-speed radix-4 butterfly module and method of performing Viterbi decoding using the same
TWI818581B (zh) 極化碼的解碼方法及裝置
US8914716B2 (en) Resource sharing in decoder architectures
KR101936122B1 (ko) 연속제거 극 복호기를 위한 llr 여분표현기법, 이를 이용한 극 부호 복호 방법 및 극 복호화기
CN110752893B (zh) 一种用于极化码的置信传播的近似译码方法及装置
Sarkis et al. Implementation of Polar Decoders
EP4026249A1 (en) Staircase coding based on polar codes

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20180823

Year of fee payment: 4