KR20150112773A - 프로시저로부터의 리턴-타겟 제한적 리턴 명령어들, 프로세서들, 방법들 및 시스템들 - Google Patents

프로시저로부터의 리턴-타겟 제한적 리턴 명령어들, 프로세서들, 방법들 및 시스템들 Download PDF

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Abstract

프로세서는 프로시저로부터의 RTR(Return Target Restrictive) 리턴 명령어를 디코드하는 디코드 유닛을 포함한다. 리턴 타겟 제한 유닛은 RTR 리턴 명령어에 응답하여 RTR 리턴 명령어에 대응하는 리턴 어드레스에서의 명령어로의 제어 흐름 이동을 행하려는 RTR 리턴 명령어에 의한 시도를 제한할지 판정한다. 이러한 판정은 RTR 리턴 명령어와 리턴 어드레스에서의 명령어의 타입의 호환성에 기초하고, 리턴 어드레스에서의 명령어의 제2 RTR(Return Target Restrictive) 정보와 RTR 리턴 명령어의 제1 RTR 정보의 호환성에 기초한다. 제어 흐름 이동 유닛은 RTR 리턴 명령어에 응답하여 리턴 타겟 제한 유닛이 시도를 제한하지 않는 것으로 판정할 때 리턴 어드레스에서의 명령어로 제어 흐름을 이동한다.

Description

프로시저로부터의 리턴-타겟 제한적 리턴 명령어들, 프로세서들, 방법들 및 시스템들{RETURN-TARGET RESTRICTIVE RETURN FROM PROCEDURE INSTRUCTIONS, PROCESSORS, METHODS, AND SYSTEMS}
본 명세서에 개시되는 실시예들은 프로세서들에 관한 것이다. 특히, 본 명세서에 개시되는 실시예들은 일반적으로 리턴 명령어들을 수행하는 프로세서들에 관한 것이다.
ROP(Return-Oriented Programming)은 공격자들이 컴퓨터 시스템들 또는 기타 전자 디바이스들에 대한 제어를 얻는데 사용할 수 있는 컴퓨터 보안 개발 기술이다. ROP에서 공격자들은 프로그램 제어 흐름을 장악하기 위해 스택의 제어를 얻을 수 있다.
호출 스택의 제어는 종종 버퍼 오버런(buffer overrun) 개발 또는 공격을 통해 달성된다. 버퍼 오버런에서, 데이터를 메모리에 저장하기 이전에 경계 검사를 충분히 수행하지 않는 펑션은 적절히 저장될 수 있는 것보다 많은 데이터를 받아들일 수 있다. 예를 들어, 공격자는 웹 브라우저가 적절히 저장할 수 있는 것보다 많은 데이터를 웹 브라우저에 보낼 수 있다. 데이터가 스택 상에 저장되는 중이면, 일부 데이터는, 해당 펑션의 변수들에 할당된 스토리지 스페이스를 초과할 수 있고, 리턴 어드레스를 오버라이트(overwrite)할 수 있다. 리턴 어드레스는 호출 프로시저 명령어에 의해 스택 상에 저장되는 어드레스로, 호출된 프로시저가 완료된 이후 제어 흐름을 호출 펑션으로 리다이렉트하는데 사용되도록 의도된다. 그러나, 버퍼 오버런 공격 또는 개발에서, 리턴 어드레스는 상이한 리턴 어드레스로 오버라이트될 수 있다. 이는 공격자가 제어 흐름을 상이한 리턴 어드레스로 전환시켜서, 상이한 리턴 어드레스에서 시작하는 코드를 실행하여, 잠재적으로 바람직하지 못한 및/또는 악의적인 액션들을 수행하는 것을 허용할 수 있다.
ROP 공격에서, 공격자는 "가제트들(gadgets)"로 알려진 것들의 시퀀스들을 함께 체인화할 수 있다. 각각의 가제트는 프로시저로부터의 리턴 명령어가 후속되는 하나 또는 몇몇 명령어들의 세트를 나타낼 수 있다. 공격자는 희망하는 가제트들을 위치시키거나 또는 식별하기 위한 코드의 여러가지 실행가능한 메모리 영역들을 스캔하거나 또는 시험할 수 있다. 이러한 코드의 실행가능한 메모리 영역들의 예들은, 예를 들어, 애플리케이션들, 공유된 사용자-레벨 라이브러리들, 드라이버들, 시스템 레벨 코드 및 시스템-레벨 라이브러리들을 포함한다. 일 예로서, 공격자는 "Intel® 64 and IA-32 Architectures Software Developer's Manual, Volume 2, Instruction Set Reference, A-Z, Order Number 325383-041US, December 2011"에 개시되는 바와 같은 RET(return from procedure) 명령어에 대응하는 오피코드 0xC3에 대해 스캔할 수 있다. 각각의 오피코드를 식별한 후, 공격자는 이전의 명령어(들)가 가제트로서 유용한지를 알아볼 수 있다. 예를 들어, 공격자는, 리턴 명령어가 후속되는 팝 스택 명령어를 제1 가제트로서, 리턴 명령어가 후속되는 레지스터-투-레지스터 이동 명령어를 제2 가제트로서 등등으로 식별할 수 있다. 일부 경우들에서, 공격자는 소위 "(튜링-완료)Turing-complete" 가제트 카탈로그를 형성하기에 충분한 가제트들을 식별할 수 있고, 이는 공격자가 광범위한 또는 잠재적으로 거의 모든 원하는 악의적인 액션들을 수행하는 것을 허용할 수 있다.
도 1은 3개 가제트 체인(100)의 일 예의 블럭도이다. 이 체인은 pop eax 명령어(102) 및 제1 RET(return from procedure) 명령어(103)를 포함하는 제1 가제트(101)를 포함한다. 제1 가제트는 제2 가제트(104)에 링크된다. 제2 가제트는 팝 ecx 명령어(105) 및 제2 RET(return from procedure) 명령어(106)를 포함한다. 제1 및 제2 가제트들은 스택으로부의 데이터를 eax 및 ecx 레지스터들에 팝(pop)한다. 제2 가제트는 제3 가제트(107)에 링크된다. 제3 가제트는 mov [ecx], eax 명령어(108) 및 제3 RET(return from procedure) 명령어(109)를 포함한다. 제3 가제트는 레지스터 eax에서의 값을 레지스터 ecx가 가리키는 메모리 위치에 저장한다. 가제트들은, 애플리케이션들, 라이브러리들, 드라이버들, 운영 체제들 등등의 잠재적으로 상이한 타입들의 코드(110)에 위치될 수 있다. 이는 가제트 체인의 단지 하나의 간단한 예시적인 예이다.
개략적이지만 예시적인 유추는 ROP의 가제트들을 상이한 잡지들 또는 신문들로부터 잘려져서 몸값 쪽지(ransom note)를 철자화하는데 사용되는 개별 글자들과 어느 정도 유사한 것으로서 고려하는 것이다. 개별 글자들이 상이한 잡지들 또는 신문들로부터 잘려져서 연속적으로 배치되어 몸값 쪽지를 철자화하는 것처럼, 개별 가제트들(예를 들어, 리턴이 후속되는 하나 또는 몇몇 명령어들을 각각 포함함)은 잠재적으로 상이한 종류들의 코드에서 식별되고 함께 링크되어 기능성이 상이한 새로운 코드를 생성한다. 가제트들의 "튜링-완료(Turing-complete)" 기능성은, 유추에 의해 거의 모든 기능성을 달성하는데 이들이 사용될 수 있다는 점에서, 임의의 소망하는 메시지를 철자화하는데 필요로 되는 A 내지 Z의 모든 글자들을 갖는 것과 어느 정도 유사할 수 있다.
처음에 버퍼 오버런 스택은 스택 상의 리턴 어드레스를 장악하고 이에 의해 제어 흐름을 장악하는데 사용될 수 있다. 제1 가제트의 제1 명령어의 어드레스가 스택 상에 저장되어 제어 흐름을 제1 가제트로 전환시킬 수 있다. (호출 프로시저 명령어에 의해) 호출 프로시저로 리턴하는 대신에, 제어 흐름은 제1 가제트의 제1 명령어로 이동될 수 있다. 다음에, 체인에서의 제2 가제트의 제1 명령어의 리턴 어드레스가 스택 상에 저장될 수 있다. 제1 가제트의 리턴 명령어는 제어 흐름을 제2 가제트로 전환시킬 수 있다. 이러한 방식으로, 일련의 가제트들의 리턴 어드레스들은, 스택 상에 연속적으로 저장되어, 체인화된 가제트들의 리턴 명령어들로 점프될 수 있다. 가제트들을 함께 특정 순서로 체인화함으로써, 공격자는 기존 코드로부터 새로운 프로그램 기능성들을 생성할 수 있을 것이다. 공격자들은, 예를 들어, 기밀 정보를 훔치거나, 다른 애플리케이션들을 방해하거나 또는 공격하거나, 이메일들을 보내거나, 텍스트 메시지들을 보내거나, 트윗들(tweets)을 포스팅하거나, 커널 취약성을 개발하는 등의 바람직하지 못한 또는 해로운 목적으로 이를 잠재적으로 사용할 수 있다.
본 발명은 실시예들을 설명하는데 사용되는 이하의 설명 및 첨부 도면들을 참조하여 최상으로 이해될 수 있다. 도면들에서:
도 1은 3개 가제트 체인의 일 예의 블럭도이다.
도 2는 프로세서의 일 실시예의 블럭도이다.
도 3은 프로시저로부터의 리턴-타겟 제한적 리턴 명령어의 일 실시예를 수행하도록 동작될 수 있는 프로세서의 일 실시예의 블럭도이다.
도 4는 프로시저로부터의 리턴-타겟 제한적 리턴 명령어 및 리턴-타겟 명령어의 연산의 일 실시예를 도시하는 블럭도이다.
도 5는 프로시저로부터의 리턴-타겟 제한적 리턴 명령어의 일 실시예를 수행하는 방법의 일 실시예의 블럭 흐름도이다.
도 6은, 상이한 허락되거나 또는 허용가능한 RTR 정보를 나타내는 RTR 리턴 명령어들을 각각 갖는 제1 타입의 코드 및 제2 상이한 타입의 코드를 저장하는 머신-판독가능 스토리지 매체의 일 실시예의 블럭도이다.
도 7은 코드를 분석하는 방법의 제1 실시예의 블럭 흐름도이다.
도 8은 코드를 분석하는 방법의 제2 실시예의 블럭 흐름도이다.
도 9a는 순차적(in-order) 파이프라인의 일 실시예 및 비순차적(out-of-order) 발행/실행 파이프라인을 리네이밍하는 레지스터의 일 실시예를 도시하는 블럭도이다.
도 9b는 실행 엔진 유닛에 연결되는 프론트 엔드 유닛 및 이들 양자 모두에 연결되는 메모리 유닛을 포함하는 프로세서 코어의 일 실시예의 블럭도이다.
도 10a는 싱글 프로세서 코어의 일 실시예의 블럭도로, 온-다이(on-die) 상호접속 네트워크에 대한 접속, 및 L2(Level 2) 캐시의 로컬 서브세트를 함께 보여준다.
도 10b는 도 10a의 프로세서 코어의 일부의 확대도의 일 실시예의 블럭도이다.
도 11은, 하나 보다 많은 코어를 가질 수 있고, 통합 메모리 컨트롤러를 가질 수 있으며, 통합 그래픽들을 가질 수 있는 프로세서의 일 실시예의 블럭도이다.
도 12는 컴퓨터 아키텍처의 제1 실시예의 블럭도이다.
도 13은 컴퓨터 아키텍처의 제2 실시예의 블럭도이다.
도 14는 컴퓨터 아키텍처의 제3 실시예의 블럭도이다.
도 15는 시스템-온-칩 아키텍처의 일 실시예의 블럭도이다.
도 16은, 본 발명의 실시예들에 따라, 소프트웨어 명령어 변환기를 사용하여 소스 명령어 세트에서의 바이너리 명령어들을 타겟 명령어 세트에서의 바이너리 명령어들로 변환하는 블럭도이다.
본 명세서에는 프로시저로부터의 리턴-타겟 제한적 리턴 명령어들 및 리턴-타겟 명령어들, 이러한 명령어들을 실행하는 프로세서들, 이러한 명령어들을 처리하거나 또는 실행할 때 프로세서들에 의해 수행되는 방법들 및 이러한 명령어들을 처리하거나 또는 실행하는 하나 이상의 프로세서들을 통합하는 시스템들이 개시된다. 이하의 설명에서는, 많은 특정 상세들이 제시된다(예를 들어, 특정 명령어 연산들, 리턴-타겟 제한적 정보의 타입들, 프로세서 구성들, 마이크로아키텍처의 상세들, 연산들의 시퀀스들 등). 그러나, 실시예들은 이러한 특정 상세들 없이 실시될 수 있다. 다른 경우들에서, 잘 알려진 회로들, 구조들 및 기술들은 본 설명의 이해를 모호하게 하는 것을 회피하기 위해 상세하게 나타내지 않았다.
도 2는 프로세서(210)의 일 실시예의 블럭도이다. 프로세서는 명령어 세트(212)를 갖는다. 이러한 명령어 세트는 프로세서의 네이티브 명령어들을 포함한다. 명령어 세트의 명령어들은 실행을 위해 프로세서에 제공되는 매크로명령어들, 어셈블리 언어 명령어들 또는 머신-레벨 명령어들을 나타내며, 명령어 세트의 명령어들로부터 디코드되는 마이크로명령어들, 마이크로-오피들(micro-ops) 또는 명령어들이나 제어 신호들과는 대조적이다.
도시된 바와 같이, 일부 실시예들에서는, 명령어 세트가 프로시저로부터의 RTR(Return-Target Restrictive) 리턴 (리턴) 명령어(214)를 포함할 수 있다. 일부 실시예들에서, RTR 리턴 명령어는 RTR 정보(216)를 갖거나, 나타내거나 또는 다른 방식으로 이와 관련될 수 있다. 더욱 도시된 바와 같이, 일부 실시예들에서는, 명령어 세트가 리턴-타겟 명령어(218)를 포함할 수 있다. 일부 실시예들에서, 리턴-타겟 명령어(218)는 RTR 정보(220)를 갖거나, 나타내거나 또는 다른 방식으로 이와 관련될 수 있다. 일부 실시예들에서, RTR 리턴 명령어 및 리턴-타겟 명령어는 한 쌍의 명령어들을 나타낼 수 있는데, 이는 함께 사용되어, 시도된 리턴 제어 흐름 이동들을 (예를 들어, RTR 정보에 기초하여) 조건부로 제한하거나 또는 한정하려는 것이다.
프로세서는 또한 리턴-타겟 제한 유닛(222)을 포함한다. 리턴-타겟 제한 유닛은 하드웨어, 펌웨어, 소프트웨어 또는 그 조합(예를 들어, 일부 펌웨어 및/또는 소프트웨어와 잠재적으로 조합되는 하드웨어)으로 구현될 수 있다. 일부 실시예들에서, RTR 리턴 명령어는, 리턴-타겟 제한 유닛 및/또는 프로세서가, RTR 리턴 명령어가 어느 리턴-타겟들(예를 들어, 어느 명령어들)에 제어 흐름을 리턴하는 것이 허용되는지에 관하여 제한적이거나 또는 한정적이 되게 하도록 동작될 수 있다. 일부 실시예들에서, RTR 리턴 명령어는, 리턴-타겟 어드레스에서의 명령어의 타입을 사용하는 및/또는 이에 기초하는 이러한 제한을 초래하도록 동작될 수 있다. 예를 들어, 일부 실시예들에서, 리턴-타겟 어드레스에서의 명령어로의 시도된 리턴 제어 흐름 이동은, 리턴-타겟 어드레스에서의 명령어가 리턴-타겟 명령어(218)와 동일한 타입(예를 들어, 동일한 오피코드를 가짐)이면 허용될 수 있거나, 또는 다른 방식으로 제한되거나 예방될 수 있다. 리턴-타겟 명령어(218)는, RTR 리턴 명령어에 대해 허용가능한 또는 정당한 리턴-타겟들에 대한 마커로서 주로 설계되거나 또는 역할을 하도록 의도되는 명령어의 타입을 나타낼 수 있다. 일부 실시예들에서, RTR 리턴 명령어는, RTR 리턴 명령어의 RTR 정보(216) 및 리턴-타겟 명령어의 RTR 정보(220)를 사용하는 및/또는 이에 기초하는 이러한 제한을 초래하도록 동작될 수 있다. 예를 들어, 일부 실시예들에서, 리턴-타겟에서의 명령어로의 시도된 리턴 제어 흐름 이동은, 2 세트의 RTR 정보(216, 220)가 동등하거나, 부합하거나 또는 그렇지 않으면 호환가능하면 허용될 수 있다. 하나의 특정 실시예에서, 각 세트의 RTR 정보는 값(예를 들어, 정수 값)을 포함할 수 있고, 이러한 값들 양자 모두는 호환가능할 수 있도록 동등해야 한다. 2 세트의 RTR 정보가 호환가능하지 않으면, 시도된 리턴 제어 흐름 이동은 제한되거나 또는 예방될 수 있다. 일부 실시예들에서, RTR 정보는 명령어들의 즉치들에 의해 제공될 수 있지만, 본 발명의 범위가 이에 제한되는 것은 아니다.
유리하게는, RTR 리턴 명령어(214) 및 리턴-타겟 명령어(218)가 리턴 제어 흐름 이동들에 대한 보다 많은 제어를 조건부로 제한하거나, 한정하거나 또는 제공하는데 도움이 될 수 있다. 하나의 잠재적인 이점으로서, 이는 ROP(Return-Oriented Programming) 공격들을 예방하거나 또는 적어도 이들을 런칭하는 것을 상당히 더 어렵게 하는데 도움이 될 수 있다. 한 예를 든다면, ROP 공격들은 일반적으로 여러 체인화된 가제트들의 제1 명령어들로의 리턴 제어 흐름 이동들을 반복적으로 수행하는 능력에 의존해야 한다(예를 들어, 이들은 이러한 가제트들의 제1 명령어들의 타겟 어드레스들을 스택 상에 넣을 수 있어야 한다). 그러나, 일부 실시예들에서는, 시도된 리턴 제어 흐름 이동이 특정 리턴-타겟 명령어(218)와는 상이한 타입(예를 들어, 상이한 오피코드)의 명령어(예를 들어, pop 명령어, mov 명령어 등)로 향하면, 프로세서는 이러한 리턴 제어 흐름 이동을 제한하거나 또는 예방할 수 있다. 이는 독자적으로 공격자들이 우연히 존재하는 유용한 가제트들을 발견할 수 있는 점을 훨씬 어렵게 하는 경향이 있을 수 있는데, 리턴 명령어가 후속되는 하나 이상의 유용한 명령어들을 찾아내는 것에 더하여, 이러한 하나 이상의 유용한 명령어들은 또한 리턴-타겟 명령어(218)가 선행되어야 하기 때문이다. 이는 독자적으로 공격자들이 본래 리턴하려고 의도되지 않은 명령어들로 리턴할 수 있는 점을 더 어렵게 할 수 있다. 또한, 일부 실시예들에서는, 시도된 리턴 제어 흐름 이동이 부합하지 않거나 또는 그렇지 않으면 호환불가능한 RTR 정보를 갖는 명령어를 향하면, 이러한 리턴 제어 흐름 이동이 또한 제한되거나 예방될 수 있다. 이는 또한 공격자들이 본래 리턴하려고 의도되지 않은 명령어들에 리턴할 수 있는 점을 더 어렵게 할 수 있는데, 리턴-타겟 명령어들(218)이 부합하거나 또는 호환가능한 RTR 정보를 가져야 하기 때문이다.
도 3은 프로시저부터의 RTR(Return-Target Restrictive) 리턴 (리턴) 명령어(314)의 일 실시예를 수행하도록 동작될 수 있는 프로세서(310)의 일 실시예의 블럭도이다. 일부 실시예들에서, 프로세서는 범용 프로세서일 수 있다(예를 들어, 데스크톱, 랩톱 또는 다른 컴퓨터들에 사용되는 타입의 범용 마이크로프로세서). 대안적으로, 프로세서는 특수 목적 프로세서일 수 있다. 적절한 특수 목적 프로세서들의 예들은, 이에 제한되는 것은 아니지만, 네트워크 프로세서들, 통신 프로세서들, 암호화 프로세서들, 그래픽 프로세서들, 코-프로세서들, 임베디드 프로세서들, 디지털 신호 프로세서들(DSP) 및 컨트롤러들(예를 들어, 마이크로컨트롤러들)을 포함한다. 프로세서는 다양한 CISC(Complex Instruction Set Computing) 프로세서들, RISC(Reduced Instruction Set Computing) 프로세서들, VLIW(Very Long Instruction Word) 프로세서들, 이들의 하이브리드들, 또는 다른 타입들의 프로세서들 중 임의의 것을 포함할 수 있거나, 또는 이러한 상이한 프로세서들의 조합(예를 들어, 상이한 코어들에서)을 가질 수 있다.
연산 동안, 프로세서는 RTR 리턴 명령어(314)를 수신할 수 있다. 예를 들어, RTR 리턴 명령어는 명령어 페치 유닛, 명령어 큐 또는 그와 같은 것 등으로부터 수신될 수 있다. RTR 리턴 명령어는 매크로명령어, 어셈블리 언어 명령어, 머신 코드 명령어 또는 프로세서의 명령어 세트의 명령어 또는 제어 신호를 나타낼 수 있다. 일부 실시예들에서, RTR 리턴 명령어는, RTR(Return-Target Restrictive) 정보를, 갖거나, 나타내거나 또는 다른 방식으로 이와 관련될 수 있다. 일부 실시예들에서, RTR 정보는 RTR 리턴 명령어와 관련되는 하나 이상의 값들을 포함할 수 있다. 일부 실시예들에서, RTR 정보를 RTR 리턴 명령어의 즉치에 값을 포함할 수 있다. RTR 정보에 대해 가능한 방식들의 다른 예들은, 이에 제한되는 것은 아니지만, 명령어에 의해서 나타나는 레지스터에 제공되고, 명령어에 후속하는 하나 이상의 바이트들에서, 명령어의 접미사에 존재하는 RTR 정보를 포함하는 등 명령어와 관련될 수 있다.
다시 도 3을 참조하면, 프로세서는 디코드 유닛 또는 디코더(330)를 포함한다. 디코드 유닛은 비교적 상위 레벨 RTR 리턴 명령어를 수신하고 디코드할 수 있다. 디코드 유닛은, 비교적 상위 레벨 RTR 리턴 명령어를 반영하고, 나타내고, 및/또는 이로부터 유도되는, 하나 이상의 마이크로명령어들, 마이크로-연산들, 마이크로-코드 엔트리 포인트들, 디코드된 명령어들 또는 제어 신호들, 또는 다른 비교적 하위 레벨의 명령어들 또는 제어 신호들을 출력할 수 있다. 하나 이상의 하위 레벨의 명령어들 또는 제어 신호들은 하나 이상의 하위 레벨(예를 들어, 회로 레벨 또는 하드웨어 레벨)의 연산들을 통해 상위 레벨의 명령어들을 구현할 수 있다. 일부 실시예들에서, 디코드 유닛은, 명령어를 수신하는 하나 이상의 입력 구조들(예를 들어, 포트(들), 상호접속(들), 인터페이스), 입력 구조들과 연결되어 명령어를 인식하고 디코드하는 명령어 인식 및 디코드 로직, 및 명령어 인식 및 디코드 로직과 연결되어 하나 이상의 대응하는 하위 레벨의 명령어들 또는 제어 신호들을 출력하는 하나 이상의 출력 구조들(예를 들어, 포트(들), 상호접속(들), 인터페이스)을 포함할 수 있다. 디코드 유닛은, 이에 제한되는 것은 아니지만, 본 분야에 공지된 디코드 유닛들을 구현하는데 사용되는 마이크로코드 ROM들(Read Only Memories), 룩-업 테이블들, 하드웨어 구현들, PLA들(Programmable Logic Arrays) 및 기타 메커니즘들을 포함하는 여러가지 상이한 메커니즘들을 사용하여 구현될 수 있다.
일부 실시예들에서는, RTR 리턴 명령어(314)가 디코드 유닛(330)에 직접 제공되는 대신에, 명령어 에뮬레이터, 번역기, 모퍼(morpher), 해석기 또는 다른 명령어 변환 모듈(도시되지 않음)이 선택적으로 사용될 수 있다. 다양한 타입들의 명령어 변환 모듈들이 본 분야에 공지되어 있으며, 소프트웨어, 하드웨어, 펌웨어 또는 이들의 조합으로 구현될 수 있다. 일부 실시예들에서는, 명령어 변환 모듈이, 예를 들어, 별도의 다이 상에 및/또는 메모리 내에 등 프로세서 외부에 위치될 수 있다(예를 들어, 스태틱, 다이나믹 또는 런타임 에뮬레이션 모듈). 예를 들어, 명령어 변환 모듈은, 제1 명령어 세트의 것일 수 있는 RTR 리턴 명령어(314)를 수신할 수 있고, RTR 리턴 명령어를 제2 상이한 명령어 세트의 것일 수 있는 하나 이상의 대응하는 또는 유도되는 중간 명령어들 또는 제어 신호들로 에뮬레이트하거나, 번역하거나, 모프(morph)하거나, 해석하거나 또는 다른 방식으로 변환할 수 있다. 제2 명령어 세트의 하나 이상의 중간 명령어들 또는 제어 신호들은 디코드 유닛에 제공될 수 있고, 디코드 유닛은 이들을 프로세서의 네이티브 하드웨어 또는 로직에 의해 수행될 수 있는 하나 이상의 하위 레벨의 명령어들 또는 제어 신호들로 디코드할 수 있다.
다시 도 3을 참조하면, 메모리(350)가 프로세서(310)와 연결된다. 도시된 실시예에는 메모리가 도시되지만, 다른 실시예들은 이러한 메모리와 연결되지 않고(예를 들어, 시스템에 배치되지 않음) 프로세서에 독자적으로 관련된다. 연산 동안, 메모리는 스택(352)을 저장할 수 있다. 스택은 데이터를 저장하도록 동작될 수 있는 스택 타입 데이터 구조를 나타낼 수 있다. 스택의 공통적인 목적은 각각의 호출된 프로시저(예를 들어, 각각의 액티브 서브루틴)가 실행을 끝냈을 때 제어를 리턴하여야 하는 리턴 어드레스 또는 포인트를 추적하는 것이다. 도시된 바와 같이, 스택은 RTR 리턴 명령어(314)에 대응하는 리턴 어드레스(354)를 저장할 수 있다. 예를 들어, RTR 리턴 명령어로 프로시저를 호출하였던, 대응하는 호출 프로시저 명령어는 리턴 어드레스(354)를 스택에 미리 저장할 수 있다. RTR 리턴 명령어는 스택으로부터 리턴 어드레스(354)를 팝(pop)하거나 또는 다른 방식으로 검색하고 제어를 리턴 어드레스로 이동하려고 시도할 수 있다. 메모리는 또한 리턴 어드레스(354)에 의해 나타나는 관련된 리턴 어드레스(358)를 갖는 코드(356)를 스택 상에 저장할 수 있다. 이 코드는 리턴 어드레스(358)에 위치되는 명령어, 도시된 예에서 리턴-타겟 명령어(318)를 갖는다.
다시 도 3을 참조하면, 리턴-타겟 제한 유닛(322)이 디코드 유닛(330)과 연결되고, 배치에서의 사용 중 메모리(350)와 연결되거나, 또는 다른 방식으로 메모리(350)와 통신한다. 프로세서 및/또는 리턴 타겟 제한 유닛은, RTR 리턴 명령어(314)에 응답하여 및/또는 그 결과로서(예를 들어, 이로부터 디코드되는 하나 이상의 명령어들 또는 제어 신호들에 응답하여), 어느 특정 리턴-타겟들(예를 들어, 명령어들)을 향해 RTR 리턴 명령어(314)가 제어 흐름 이동을 리턴하는 것이 허용되는지에 관하여 제한되거나 또는 한정되도록 동작될 수 있다. 일부, 실시예들에서, 리턴-타겟 제한 유닛(322)은, RTR 리턴 명령어(314)에 응답하여, 리턴-타겟 명령어의 타입 및/또는 RTR 리턴 명령어와 호환될 수 있는 리턴-타겟 명령어의 기타 비-오피코드(non-opcode) 정보에 기초해서, 리턴 어드레스(358)에 위치되는 RTR 리턴 명령어(314)의 리턴-타겟 명령어(예를 들어, 도시된 예에서 리턴-타겟 명령어(318))로의 제어 흐름 이동을 제한할 것인지 여부를 판정한다.
일부 실시예들에서, 리턴-타겟 제한 유닛(322)은, 디코드 유닛과 연결되고, (전개에서의 사용에서) 메모리(350)와 연결되거나 또는 다른 방식으로 통신할 제1 판정 유닛(332)을 포함할 수 있다. 제1 판정 유닛은, RTR 리턴 명령어(314)에 응답하여, 리턴 어드레스(358)에서의 명령어(예를 들어, 리턴-타겟 명령어(318))가 RTR 리턴 명령어(314)와 호환가능한 타입의 것인지 여부를 판정할 수 있다. 도시된 바와 같이, 리턴 어드레스(358)에서의 명령어의 타입(321)의 표시(예를 들어, 해당 명령어가 리턴-타겟 명령어(318)인지 또는 아닌지의 오피코드 또는 표시)가 리턴-타겟 제한 유닛(322)에 제공될 수 있다. 일부 실시예들에서는, 리턴-타겟 명령어(318)만이 RTR 리턴 명령어(314)와 호환가능한 타입(예를 들어, 오피 코드를 가짐)의 것일 수 있는 반면, 다른 타입들의 명령어들(예를 들어, 상이한 오피코드들의 명령어 세트)는 호환가능하지 않을 수 있다. 대안적으로, 종종 약 5개의 상이한 타입들의 명령어들 보다 많지 않은, 몇몇 상이한 타입들의 명령어들(예를 들어, 몇몇 상이한 오피코드들)은 선택적으로 RTR 명령어와 호환가능할 수 있는 반면, 일반적으로 더 많은 수의 상이한 타입들(예를 들어, 더 많은 수의 상이한 잔여 오피코드들의 명령어 세트)은 호환가능하지 않을 수 있다.
일부 실시예들에서, 이러한 호환가능한 타입(들)의 명령어들(318)은, RTR 리턴 명령어(314)와 조합하여 RTR 리턴 명령어에 대한 잠재적으로 정당한 또는 허용가능한 리턴-타겟 위치들을 표시하는데 사용되도록 독자적으로 또는 주로 의도되거나 또는 설계되는 전용 리턴-타겟 마커 타입(들)의 명령어들일 수 있다. 일반적으로, 리턴-타겟 명령어(318)는 산술, 논리, 메모리 액세스 또는 기타 기능들을 갖지 않을 수 있지만, 특정 구현을 위해 요구된다면 가질 수 있도록 고려된다. 일부 실시예들에서, 리턴-타겟 명령어(318)는, 그들의 타입을 검사하는 것 및 그들의 RTR 정보를 제공하는 것 이외에, NOP(No Operation)으로서 실행되거나 또는 수행될 수 있는 타입의 것일 수 있다. 일부 실시예들에서, 이러한 호환가능한 명령어의 존재는 일 위치로의 리턴을 허용하는 필요 조건일 수 있지만, 충분 조건은 아니다. 이러한 호환가능한 명령어가 리턴 어드레스(358)에 위치되지 않으면, 리턴-타겟 제한 유닛(322) 및/또는 프로세서는 리턴 어드레스(358)로의 시도된 리턴을 제한하거나 또는 허용하지 않을 수 있다. 예를 들어, 리턴-타겟 제한 유닛 및/또는 프로세서는, 예를 들어, 제어 보호 장애 등의 예외(360)를 발행하거나 또는 시그널링할 수 있다.
일부 실시예들에서, 리턴-타겟 제한 유닛(322)은, 디코드 유닛과 연결되고, (전개에서의 사용에서) 메모리(350)와 연결되거나 또는 다른 방식으로 통신하는 제2 판정 유닛(334)을 포함할 수 있다. 제2 판정 유닛은, RTR 리턴 명령어(314)에 응답하여, 리턴 어드레스(358)에서의 명령어(예를 들어, 리턴-타겟 명령어(318))의 RTR 정보, 리턴 어드레스(358)에서의 명령어(예를 들어, 리턴-타겟 명령어(318))에 의해 표시되는 RTR 정보 또는 리턴 어드레스(358)에서의 명령어(예를 들어, 리턴-타겟 명령어(318))와 다른 방식으로 관련되는 RTR 정보가, RTR 리턴 명령어(314)의 RTR 정보, RTR 리턴 명령어(314)에 의해 표시되는 RTR 정보 또는 RTR 리턴 명령어(314)와 다른 방식으로 관련되는 RTR 정보와 호환가능한지 여부를 판정할 수 있다. 도시된 바와 같이, 리턴 어드레스(358)에서의 명령어 RTR 정보(320)가 리턴-타겟 제한 유닛(322)에 제공될 수 있고, RTR 리턴 명령어의 RTR 정보(316)가 리턴-타겟 제한 유닛(322)에 제공될 수 있다.
2개 세트의 RTR 정보가 상이한 실시예들에서 상이한 방식들로 호환가능할 수 있다. 예를 들어, 일부 실시예들에서, 2개 세트의 RTR 정보는 그들이 동등하거나 또는 다른 방식으로 부합하여야만 호환가능할 수 있다. 예를 들어, 각 세트의 RTR 정보는 잠재적으로 하나의 값을 가질 수 있고, 이러한 2개의 값들은 그들이 동등하여야만 호환가능하거나 또는 부합할 수 있다. 대안적으로, 2개 세트의 RTR 정보는 특정 구현을 위해 요구되는 다른 방식으로 부합하거나 또는 호환가능할 수 있다. 예를 들어, 2개 세트의 RTR 정보는 펑션(예를 들어, 해시 펑션, 체크섬 펑션, 논리적 AND, OR, NOT, XOR 또는 기타 논리적 연산 또는 펑션 등)을 통해 상호 부합할 수 있고/부합할 수 있거나 호환가능할 수 있다. 일부 실시예들에서, 2개 세트의 RTR 명령어가 호환가능하지 않으면, 리턴-타겟 제한 유닛(322) 및/또는 프로세서는 리턴 어드레스(358)로의 시도된 리턴을 제한할 수 있거나 또는 허용하지 않을 수 있다. 예를 들어, 리턴-타겟 제한 유닛(322) 및/또는 프로세서는, 예를 들어, 제어 보호 장애 등의 예외(360)를 발행하거나 또는 시그널링할 수 있다.
다른 실시예들에서는, 명령어들로부터의 RTR 정보를 다른 정보와 조합하는 것이 가능하지만, 이것이 요구되는 것은 아니다. 이러한 다른 정보의 예들은, 이에 제한되는 것은 아니지만, (예를 들어, 프로세서 식별 레지스터로부터의) 프로세서 식별 타입 정보, 디바이스 특정 정보(예를 들어, 모델 넘버 또는 시리얼 넘버), 플랫폼 특정 정보, 운영 체제 기밀 정보, 암호화 키의 일부(예를 들어, 최초 바이트) 또는 전부 등을 포함한다. 예를 들어, 명령어로부터의 즉치(immediate)가, 이러한 정보에 첨부되거나, 이러한 정보와 해시되거나, 이러한 정보와 XOR되거나 또는 이러한 정보와 다른 방식으로 조합될 수 있다. 이는 보안을 강화하는 것을 도울 수 있는데, 그 이유는 해커가 통상적으로 그러한 정보를 쉽게 알지 못하기 때문이다. 비교의 일 면(예를 들어, 리턴)은 즉치가 이러한 부가 정보 조합되는 것이고, 다른 면(예를 들어, 리턴-타겟)은 즉치만 사용되는 것이다, 소프트웨어는 특정 디바이스에 대해 커스터마이징된다(예를 들어, 디바이스 특정 정보). 고객은 이러한 정보를 알고 있는 신뢰된 소스로부터 소프트웨어를 얻을 수 있다. 하나의 디바이스를 위한 소프트웨어가 다른 디바이스 상에서는 작동할 수 없을 수 있다.
리턴 어드레스에서의 명령어의 타입이 호환가능하다면, 그리고 2개 세트의 RTR 정보가 호환가능하다면, 리턴-타겟 제한 유닛 및/또는 프로세서는 리턴 어드레스(358)에서의 시도된 리턴-타겟으로의 제어 흐름 이동을 제한 및/또는 허용하지 않는 것으로 판정할 수 있다. 예를 들어, 리턴-타겟 제한 유닛(322)은 제어 흐름 이동 유닛(338)에 허용 신호(336)를 제공할 수 있다. 제어 흐름 이동이 리턴-타겟 제한 유닛에 의한 판정 또는 인증(예를 들어, 허용 신호(336)) 여부에 따른다는 점을 제외하고는, 제어 흐름 이동 유닛은 실질적으로 종래의 것일 수 있다. 예를 들어, 제어 흐름 이동 유닛은, 점프 실행 유닛, 또는 프로시저로부터의 리턴 제어 이동 연산을 구현하기에 적합한 다른 타입의 유닛 또는 로직을 포함할 수 있다. 대표적으로, 제어 흐름 이동 유닛은 리턴 어드레스(358)를 명령어 포인터 레지스터(340)에 리턴 어드레스(342)로서 저장할 수 있다. 요구되는 것은 아니지만, 세그멘트화된 메모리가 선택적으로 사용되는 실시예들에서는, 리턴 어드레스에서의 명령어가 상이한 세그멘트에 위치되면(예를 들어, 세그멘트간 제어 이동의 경우), 제어 흐름 이동 유닛은 리턴-타겟 명령어(318)에 대한 세그멘트(346)를 세그멘트 셀렉터 레지스터(344)에 저장할 수 있다.
어느 정도 개념들을 더 설명하기 위해서, 한 쌍의 RTR 리턴 및 리턴-타겟 명령어의 상세한 실시예를 고려하자. RTR 리턴 명령어의 하나의 특정 실시예는 명령어의 즉치에 상수 K(예를 들어, 정수)가 제공되는 RET 명령어이다(예를 들어, 2 비트, 4 비트, 8 비트 또는 16 비트 즉치). 일반적으로, 이러한 상수의 가능한 값들의 수가 많아질수록, 악의적인 공격들에 대한 보호가 많아진다. 예를 들어, 8 비트 즉치는 0 내지 255 범위의 값들을 제공할 수 있을 것이다. 리턴-타겟 명령어의 하나의 특정 실시예는 즉치에 상수 K를 갖는 ENDRETK 명령어이다. ENDRETK 명령어는 엔드 리턴 포인트 또는 RETK 명령어에 대해 잠재적으로 허용가능한 리턴-타겟을 마킹한다. 종종, 2개 명령어들의 즉치들을 동일한 사이즈를 갖도록 하는 것이 편리할 수 있지만, 값들이 동등할 수 있다면 이것이 요구되는 것은 아니다. 제어 흐름 이동이 리턴 타겟 제한 유닛(322) 및/또는 프로세서에 의해 허용되기 위해서는, 시도된 리턴 타겟 어드레스에서의 ENDRETK 명령어의 존재 및 또한 2개 명령어들에서의 2개 상수들 K의 동등함 양자 모두가 발견될 필요가 있을 수 있다. 예를 들어, RET17 명령어는 ENDRET17 명령어로만 리턴하는 것이 허용될 수 있고, ENDRET16 명령어 또는 임의의 다른 비-ENDRET17 명령어로는 허용되지 않는다. 마찬가지로, RET232 명령어는 ENDRET232 명령어로만 리턴하는 것이 허용될 수 있고, ENDRET17 명령어 또는 임의의 다른 비-ENDRET232 명령어로는 허용되지 않는다. RET232 명령어가 팝 스택 명령어, 덧셈 명령어, ENDRET231 명령어, 또는 ENDRET232 명령어 이외의 임의의 다른 명령어들로 리턴하려 시도하면, 시도되는 리턴은 제한되거나 또는 예방될 수 있고, 예외(예를 들어, 제어 보호 장애)가 제기될 수 있다. 이는 단지 하나의 예시적인 예라는 점 및 본 발명의 범위가 이러한 특정 예에 제한되지 않는다는 점이 이해되어야 한다.
리턴 타겟 명령어 유닛(322) 및/또는 프로세서는, RTR 리턴 명령어를 수행하고 및/또는 RTR 리턴 명령어에 응답하여 및/또는 이의 결과로서 리턴 타겟으로의 리턴을 제한할지 여부를 판정하도록 동작될 수 있는, 특수 또는 특정 로직(예를 들어, 트랜지스터들, 집적 회로, 또는 펌웨어(예를 들어, 불휘발성 메모리에 저장된 명령어들) 및/또는 소프트웨어(예를 들어, 메모리에 저장된 상위 레벨 명령어들)와 잠재적으로 조합되는 기타 하드웨어)를 포함할 수 있다.
유리하게는, RTR 리턴 명령어 및 리턴-타겟 명령어가 리턴 제어 흐름 이동들에 대한 보다 많은 제어를 조건부로 제한하거나, 한정하거나 또는 제공하는데 도움이 될 수 있다. 하나의 잠재적인 이점으로서, 이는 ROP(Return-Oriented Programming) 공격들을 예방하거나 또는 적어도 이들이 런칭하는 것을 상당히 더 어렵게 하는데 도움이 될 수 있다. 한 예를 든다면, ROP 공격들은 일반적으로 여러 체인화된 가제트들의 제1 명령어들로의 리턴 제어 흐름 이동들을 반복적으로 수행하는 능력에 의존해야 한다. 그러나, 일부 실시예들에서는, 시도된 리턴 제어 흐름 이동이 특정 리턴-타겟 명령어(318)과는 상이한 타입(예를 들어, 상이한 오피코드)의 명령어로 향하면, 이러한 리턴 제어 흐름 이동이 제한되거나 또는 예방될 수 있다. 또한, 일부 실시예들에서는, 시도된 리턴 제어 흐름 이동이 부합하지 않거나 또는 그렇지 않으면 호환불가능한 RTR 정보를 갖는 명령어를 향하면, 이러한 리턴 제어 흐름 이동이 또한 제한되거나 예방될 수 있다. 전반적으로, 이는 공격자들이 리턴될 것으로 본래 의도지 않은 위치들에 리턴하려고 시도하는 것을 더 어렵게 하는 경향이 있다. 특정 리턴 타겟 명령어 및 호환가능한 RTR 정보의 세트들의 사용은 코드에서 허용가능한 리턴 경로들을 고정하는데 도움이 될 수 있어, 공격자들이 바라는 리턴 타겟들로의 임의의 리턴이 일반적으로 매우 개연성이 낮게 된다. 프로그램이 생성될 때, 리턴 타겟 명령어들의 위치들 및 호환가능한 쌍들의 RTR 정보는 모든 의도된 리턴 타겟들을 나타낸다. 상이한 리턴 타겟들은 일반적으로 용이하게 발견될 수 없는데, 이는 종종 리턴 타겟 명령어들이 바람직한 위치에 존재하지 않을 것이고 및/또는 호환가능한 RTR 정보를 갖지 않을 것이기 때문이다. 이는 우연히 존재하는 가제트들의 수를 매우 드물게 하는 경향이 있을 수 있다.
도 4는 리턴 타겟 제한 유닛(422)의 일 실시예에 의한 RTR 리턴 명령어(414)의 일 실시예 및 리턴 타겟 명령어(418)의 일 실시예의 사용을 도시하는 블럭도이다. 호출 프로시저(495)는 타겟 어드레스(499) 및 리턴 어드레스(458)를 나타내는 호출 프로시저 명령어(496)를 갖는다. 타겟 어드레스(499)는 리턴 프로시저(498)에서의 제1 명령어(401)에 대한 것이다. (1)에 도시된 바와 같이, 호출 프로시저 명령어는, 프로세서로 하여금, 초기 타겟 어드레스를 명령어 포인터 레지스터(440) 상에 저장하고, 리턴 프로시저(498)의 초기 세그멘트를 세그멘트 셀렉터 레지스터에 저장하게 한다. 리턴 어드레스(454) 또한 리턴 어드레스(458)에 대응하는 스택(452) 상에 저장될 수 있다. 그리고, 제어 흐름은 리턴 프로시저(498)로 점프하거나 또는 이동한다. (2)에 도시된 바와 같이, 타겟 어드레스(498)에서의 명령어(401)가 실행될 수 있고, 그러면 RTR 리턴 명령어(414)로 이어지는 하나 이상의 다른 명령어들이 실행될 수 있다. RTR 리턴 명령어(414)가 실행될 때, 리턴 타겟 제한 유닛(422)은 RTR 리턴 명령어의 RTR 정보(416) 및 연루된 리턴 타겟 명령어(418)의 RTR 정보(420)를 RTR 리턴 명령어에 의해 나타나는 스택(452) 상의 리턴 어드레스(454)에서 수신할 수 있다. 리턴 타겟 명령어의 타입(421)의 표시 또한 리턴 타겟 제한 유닛(422)에 제공될 수 있다. (3)에서와 같이, 리턴 타겟 제한 유닛은 본 명세서의 다른 곳에서 개시되는 바와 같이 리턴 타겟 명령어(418)로의 시도된 제어 흐름 이동을 허용할 것인지 또는 제한할 것인지를 판정할 수 있다. 이러한 판정이 제한하지 않는 것이면, (4A)에 도시된 바와 같이, 이는, 리턴 어드레스(454)를 명령어 포인터 레지스터(440)에 저장할 수 있고, 호출 프로시저의 세그멘트(446)를 세그멘트 셀렉터 레지스터(444)에 저장할 수 있다(세그멘트간 이동의 경우). 이러한 판정이 제한하는 것이면, (4B)에 도시된 바와 같이 이는 예외(460)를 제기할 수 있다. 그러면, 리턴 타겟 명령어(418)로의 점프 또는 이동이 행해질 수 있다. (5)에 도시된 바와 같이, 리턴 타겟 명령어는 NOP로서 잠재적으로 실행될 수 있고, 그러면 실행은 후속 명령어(497)를 계속할 수 있다.
도 5는 프로시저로부터의 리턴-타겟 제한적 리턴(RTR 리턴) 명령어의 일 실시예를 수행하는 방법(570)의 일 실시예의 블럭 흐름도이다. 여러 실시예들에서, 본 방법은 프로세서, 명령어 처리 장치 또는 기타 디지털 로직 디바이스에 의해 수행될 수 있다. 일부 실시예들에서, 도 5의 연산들 및/또는 방법은 도 2-3 중 어느 하나의 프로세서에 의해 및/또는 그 내에서 수행될 수 있다. 도 2-3 중 어느 하나의 프로세서에 대해 본 명세서에 개시되는 컴포넌트들, 특징들 및 특정 선택적 상세들은 또한 도 5의 연산들 및/또는 방법에 선택적으로 적용될 수 있다. 대안적으로, 도 5의 연산들 및/또는 방법은 유사하거나 또는 상이한 프로세서 또는 장치에 의해 및/또는 그 내에서 수행될 수 있다. 더욱이, 도 2-3 중 어느 하나의 프로세서는 도 5의 것들과 동일한, 유사한 또는 상이한 연산들 및/또는 방법들을 수행할 수 있다.
본 방법은 블럭 571에서 RTR 리턴 명령어를 수신하는 것을 포함한다. 여러 양상들에서, 이러한 명령어는 프로세서, 명령어 처리 장치 또는 그 일부(예를 들어, 명령어 페치 유닛, 디코드 유닛, 버스 인터페이스 유닛 등)에서 수신될 수 있다. 여러 양상들에서, 이러한 명령어는 오프-다이 소스로부터(예를 들어, 메모리, 상호접속 등으로부터) 또는 온-다이 소스로부터(예를 들어, 명령어 캐시, 명령어 큐 등으로부터) 수신될 수 있다. 일부 실시예들에서, 프로시저로부터의 리턴 타겟 제한적 리턴 명령어는, RTR 정보를 갖거나, 나타내거나 또는 다른 방식으로 이와 대응하거나 관련될 수 있다.
블럭 572x에서는, 리턴 어드레스에서의 명령어의 타입이 RTR 리턴 명령어와 호환가능한지의 판정이 이루어질 수 있다. 이러한 타입이 호환가능한 것으로 판정되면(즉, 블럭 572에서의 판정이 "예"이면), 본 방법은 블럭 573으로 진행할 수 있다. 일부 실시예들에서, 이러한 타입이 호환가능한 것으로 발견되기 위해서는 리턴 어드레스에서의 명령어가 본 명세서의 다른 곳에 개시되는 바와 같이 리턴 타겟 명령어이어야 한다.
블럭 573에서는, RTR 리턴 명령어에 의해 나타나는 제1 RTR 정보가 리턴 어드레스에서의 명령어에 의해 나타나는 제2 RTR 정보와 호환가능한지의 판정이 행해질 수 있다. 이러한 판정은 본 명세서의 다른 곳에서 개시되는 바와 같이 행해질 수 있다. RTR 정보의 세트들이 호환가능한 것으로 판정되면(즉, 블럭 573에서의 판정이 "예"이면), 본 방법은 블럭 574로 진행한다.
블럭 574에서, 본 방법은 RTR 리턴 명령어에 대응하는 리턴 어드레스에서의 명령어로의 제어 흐름 이동을 행하려는 RTR 리턴 명령어에 의한 시도를 허용할 수 있다. 역으로, 어느 하나의 타입이 호환가능하지 않은 것으로 판정되면(즉, 블럭 572에서의 판정이 "아니오"이면) 또는 RTR 정보의 세트들이 호환가능하지 않은 것으로 판정되면(즉, 블럭 573에서의 판정이 "아니오"이면), 본 방법은 블럭 575로 진행할 수 있다. 블럭 575에서, 본 방법은 RTR 리턴 명령어에 대응하는 리턴 어드레스에서의 명령어로의 제어 흐름 이동을 행하려는 RTR 리턴 명령어에 의한 시도를 제한할 수 있다.
본 명세서에 개시되는 RTR 리턴 명령어들 및/또는 RTR 정보의 다른 잠재적 이점은, 이들이 공격(예를 들어, ROP 공격들)의 위험에 대한 코드의 분석 또는 시험을 촉진하고 및/또는 향상시키는데 도움이 될 수 있다는 점이다. 코드는 사용되는 것이 허용되기 이전에 자주 분석을 통해 검토되고, 조사되며 검증된다. 예를 들어, 디지털 배포 플랫폼들에 대해서 이러한 것이 자주 발생한다. 일 예로서, 사용자들이 Apple의 iOS SDK(Software Development Kit)에 의해 개발된 애플리케이션들을 브라우즈하고 다운로드하는 것을 허용하는 App Store는 iOS 상의 모바일 앱들에 대한 디지털 배포 플랫폼이다. 다른 예는 Mac 컴퓨터들에 대해 설계되는 다운로드용 애플리케이션들을 갖는 Mac App Store이다. 애플리케이션 공개자들은 디지털 배포 플랫폼들 또는 스토어들로부터 판매되거나 또는 다운로드되는 것을 고려하여 애플리케이션들을 이러한 디지털 배포 플랫폼들에 제출할 수 있다. 보텅, 프로세스의 일부로서, 애플리케이션들은 그들이 구매되거나 또는 다운로드되는 것이 허용되기 이전에 검토되고, 조사되며 검증될 수 있다.
이러한 검토들 동안 수행되는 분석의 공통 타입은 정적 분석(예를 들어, 정적 바이너리 평가 기술들)이다. 그러나, 이러한 기술들에 대한 단점 중 하나는 이들이 종종 ROP 타입의 공격들을 검출하는데 완전히 적합하지 않다는 점이다. 이러한 주제에 대한 다른 배경 논의는 ["Jekyll on iOS: When Benign Apps Become Evil", 22nd USENIX Security Symposium, August 2013]라는 논문에서 입수할 수 있다. 하나의 관심사는 공격자들이 공격들을 수행하도록 설계된 반면 정적 분석 동안 잠재적으로 검출을 회피하는 악의적 애플리케이션들을 기입할 수 있다는 점이다. 예를 들어, 공격자는 외관상 정상적 코드(예를 들어, 애플리케이션)를 생성할 수 있는데, 이는 정적 분석에 의해 검출하기 곤란한 히든 가제트들을 갖는다. 하나의 특정 예로서, 애플리케이션 개발자는 App Store를 통해 배포될 외관상 정상적 비디오 게임을 기입할 수 있지만, 이러한 애플리케이션에는 ROP 공격용 히등 가제트들이 포함될 수 있다. 공격자는 비디오 케임 또는 다른 애플리케이션을 App Store 또는 다른 디지털 배포 플랫폼에 조사 및 검증을 위해 제출할 수 있다. 애플리케이션의 의도된 흐름에 따라 호출 및 리턴 경로들을 통해 추적하는 것을 포함하는 정적 분석이 수행될 수 있다. 그러나, 정적 분석은 공격자들 런타임 코멘드들에 따라 런타임 동안 후속되기만 하는 상이한 악의적인 리턴 경로들을 고려하거나 또는 예측하지 못할 수 있다. ROP 공격에서, 리턴 경로들은 스택 상에 리턴 어드레스들을 배치함으로써 제어 흐름 이동들을 동적으로 제어하는 것에 의해 런타임에 판정된다는 점을 기억하자. 결과적으로, 히든 가제트들은 정적 분석 동안 검출을 회피할 수 있을 수 있다. 이러한 애플리케이션은, 애플리케이션 검토 및 조사 프로세스를 통과할 수 있고, 구매 및/또는 다운로드 용으로 App store 상에 놓일 수 있다. 이러한 비디오 게임 또는 다른 애플리케이션이 스마트폰, 패드 컴퓨터 또는 기타 컴퓨터 시스템 상에 설치될 때, 공격자는 공격을 착수한다. 공격자는 악의적 연산들을 수행하려는 특정 목적으로 악의적 제어 흐름들을 도입하고 가제트들을 모을 수 있다.
유리하게는, 본 명세서에 개시되는 RTR 리턴 명령어 및/또는 RTR 정보가 악의적 의도 및/또는 히든 가제트들에 대한 코드의 분석을 촉진 및/또는 개선하는데 도움이 될 수 있다. 한 예를 들자면, RTR 리턴 및 리턴 타겟 명령어들의 쌍들 및/또는 호환가능한 RTR 정보의 쌍들은 가능한 제어 흐름 리턴 경로들을 보다 정적이게 또는 고정되게 할 수 있다. 런타임 동안, 제어 흐름 리턴 경로들은 공격자가 선택한 임의의 곳으로 가는 것이 제한될 수 있고, 오히려 이러한 명령어들의 쌍들 및 호환가능한 RTR 정보의 쌍들과 일치하거나 또는 호환가능한 제어 흐름 리턴 경로들로 제한될 수 있다. 리턴 타겟 명령어들의 위치들 및 호환가능한 RTR 정보의 세트들은 모든 가능한/허용되는 리턴 타겟들을 나타낸다. 호환가능 RTR 정보와 호환가능한 리턴 타겟 명령어도 갖는 여러 상이한 가능한 리턴 위치들로 점프하는 것이 가능할 수 있지만(예를 들어, 우연히 등), 이러한 상이한 리턴 경로들을 예측하거나 또는 예상하는 것이 보다 용이할 수 있고, 이들은 일반적으로 그 수가 더 적다. 이는 가능한 리턴 경로들을 통해 분석(예를 들어, 정적 분석 기술들)이 추적하는 것을 훨씬 더 용이하게 할 수 있고, 악의적 코드의 검출을 돕는데 도움이 될 수 있다. 이는 또한 애플리케이션 개발자들이 ROP 공격 또는 기타 악의적 공격을 수행할 수 있는 반면 분석 동안 검출을 회피할 수 있는 애플리케이션을 만드는 것을 훨씬 더 어렵게 하는데 도움이 될 수 있다.
도 6은, 상이한 허락되거나 또는 허용가능한 RTR 정보를 나타내는 RTR 리턴 명령어들(683, 685)을 각각 갖는 제1 타입의 코드(682) 및 제2 상이한 타입의 코드(684)를 저장하거나 또는 다른 방식으로 제공하는 머신-판독가능 스토리지 매체(680)(예를 들어, 머신-판독가능 스토리지 매체)의 일 실시예의 블럭도이다. 일부 실시예들에서, 제1 타입의 코드는 사용자-레벨 코드 및/또는 기밀이 아닌-레벨 코드일 수 있는 반면, 제2 타입의 코드는 시스템-레벨 코드 및/또는 기밀인-레벨 코드일 수 있다. 다른 실시예들에서는, 예를 들어, 라이브러리 코드 대 비-라이브러리 코드, 디바이스 드라이버 코드 대 비-드라이버 코드, 운영 체제 코드 대 비-운영 체제 코드, 사용자-레벨 코드 대 비-사용자-레벨 코드 또는 이들의 다양한 조합 등의 다른 상이한 타입들의 코드가 사용될 수 있다.
제1 타입의 코드는, 제1 타입의 코드(682)에 대해서는 허용되거나 또는 허락되지만, 제2 상이한 타입의 코드(684)에 대해서는 허용되지 않는 RTR 정보를 나타내는 RTR 리턴 명령어들(683)을 갖는다. 일부 실시예들에서는, 제1 타입의 코드(예를 들어, 사용자-레벨 코드)에 대해 허용되는 RTR 정보가, 복수의 다른 타입들의 코드(예를 들어, 운영 체제 코드, 디바이스 드라이버 코드 등)에 대해 허용되지 않을 수 있다. 유사하게, 제2 상이한 타입의 코드는, 제2 타입의 코드(684)에 대해서는 허용되거나 또는 허락되지만, 제1 타입의 코드(682)에 대해서는 허용되지 않는 RTR 정보를 나타내는 RTR 리턴 명령어들(685)를 갖는다. 일부 실시예들에서는, 제2 타입의 코드(예를 들어, 운영 체제 코드)에 대해 허용되는 RTR 정보가 복수의 다른 타입들의 코드(예를 들어, 사용자-레벨 코드, 디바이스 드라이버 코드 등)에 대해 허용되지 않을 수 있다.
일부 실시예들에서는, 상이한 허용가능 RTR 정보가 상이한 레벨들의 기밀 또는 보안에 대해 사용될 수 있다. 예를 들어, 제1 타입의 코드(682)(예를 들어, 사용자-레벨 및/또는 기밀이 아닌-레벨 코드)의 RTR 리턴 명령어들(683)의 RTR 정보는, 제2 타입의 코드(684)(예를 들어, 시스템-레벨 및/또는 기밀인-레벨 코드)의 RTR 리턴 명령어들(685)의 RTR 정보에 대해 허락되거나 또는 허용가능한 값들의 세트에 관하여 상호 배타적인 허락되거나 또는 허용가능한 값들로 제한될 수 있다. 예를 들어, 중첩되지 않는 범위의 값들이 이들 2개의 상이한 타입들의 코드에 대해 사용될 수 있다. 하나의 특정 예시적인 예로서, 제1 타입의 코드(682)에 대한 RTR 정보에 대해 정수 값들 0-127이 선택적으로 사용될 수 있는 반면, 제2 타입의 코드(684)에 대한 RTR 정보에 대해 정수 값들 128-255가 선택적으로 사용될 수 있다.
또한, 2개 보다 많은(예를 들어, 3개, 4개, 5개 또는 그 이상) 상이한 타입들의 코드가, 요구된다면, 허용가능한 RTR 정보의 상이한 상호 배타적인 세트들(예를 들어, 정수 범위들)을 선택적으로 가질 수 있다. 예를 들어, 하나의 특정 예시적 실시예에서는, RTR 명령어들에 대해 허용가능한 RTR 정보의 6개의 상이한 상호 배타적 세트들(예를 들어, 정수 범위들)이 선택적으로 사용될 수 있다. 예를 들어, 제1 범위의 정수 값들은 사용자 애플리케이션들의 RTR 명령어들에 대해 사용될 수 있고, 제2 상이한 범위의 값들은 사용자 라이브러리들의 RTR 명령어들에 대해 사용될 수 있고, 제3 더 상이한 범위의 값들은 시스템 애플리케이션들의 RTR 명령어들에 대해 사용될 수 있고, 제4 더 상이한 범위의 값들은 시스템 라이브러리들의 RTR 명령어들에 대해 사용될 수 있고, 제5 더 상이한 범위의 값들은 디바이스 드라이버들의 RTR 명령어들에 대해 사용될 수 있으며, 제6 더 상이한 범위의 값들은 운영 체제 커널의 RTR 명령어들에 대해 사용될 수 있다. 이는 단지 하나의 예시적인 예이며 이것이 요구되는 것은 아니라는 점이 이해되어야 한다.
본 실시예에서는 허용가능한 RTR 정보가 리턴 타겟 명령어들에 대해서가 아니라 RTR 리턴 명령어들에 대해서 할당되고 및/또는 조정된다는 점에 주목하자. 일 예로서, 사용자-레벨 애플리케이션은 (예를 들어 운영 체제에 대해 예약되는 대신) 사용자-레벨 애플리케이션에 대해 허용되지 않는 RTR 정보(예를 들어, 값)를 갖는 RTR 리턴 명령어를 포함하는 것이 허용되지 않을 수 있다. 그러나, 사용자-레벨 코드는, 운영 체제에 대해 예약된 RTR 정보와 동등하거나, 부합하거나 또는 보완적인 RTR 정보(예를 들어, 값)를 갖는 리턴 타겟 명령어(예를 들어, ENDRETK 명령어)를 갖는 것이 허용될 수 있다. 이러한 방식으로, 사용자-레벨 애플리케이션은 운영 체제에 대해 예약된 RTR 정보를 갖는 RTR 리턴 명령어를 갖는 운영 체제 프로시저를 호출할 수 있고, 보완적 RTR 정보를 갖는 리턴 타겟 명령어를 갖는 사용자-레벨 애플리케이션으로 돌아가는 리턴이 허용될 수 있다.
도 7은 코드를 분석하는 방법(786)의 제1 실시예의 블럭 흐름도이다. 이러한 코드 분석은, RTR 리턴 명령어들에 대해 어떠한 RTR 정보가 허락되거나 또는 허용되는지를 조정하는 정책들 또는 규칙들을 코드가 충족하는지 여부를 판정하는데 사용될 수 있다. 일부 실시예들에서, 본 방법은 코드 분석 시스템에 의해 수행될 수 있다. 예를 들어, 일부 실시예들에서, 코드 분석 시스템은, 분석을 수행하여 애플리케이션 개발자가 규칙들 또는 정책들에 따라 RTR 정보를 할당했는지를 검증하는, 애플리케이션 스토어(예를 들어, App Store) 또는 기타 디지털 배포 플랫폼의 모듈들일 수 있다. 다른 예로서, 코드 분석 시스템은 하나 이상의 운영 체제, 가상 머신 모듈들 또는 기타 기밀 레벨 소프트웨어 모듈들을 포함할 수 있다. 또 다른 예에서는, 마이크로코드 및/또는 하드웨어 등의 프로세서의 로직이 이러한 방법을 수행할 수 있다.
본 방법은 블럭 787에서 제1 타입의 코드를 수신하는 것을 포함한다. 예를 들어, 코드 수신 모듈이 이러한 코드를 수신할 수 있다. 본 방법은, 블럭 788에서, 제1 타입의 코드의 RTR 리턴 명령어들이, 하나 이상의 다른 타입들의 코드에 대해서가 아니라 제1 타입의 코드에 대해서 허용된 RTR 정보만을 나타내는지 판정하는 것을 포함한다. 코드의 타입들은 이미 언급된 것들 중 임의의 것일 수 있다. 이는 이미 언급된 RTR 정보의 전술한 상호 배타적 세트들 또는 범위들 중 임의의 것을 사용하는 것을 포함할 수 있다. 판정이 "아니오"이면, 본 방법은 블럭 789로 진행하고, 여기서 RTR 정보는 정책들 또는 규칙들을 충족하지 않는 것으로 판정된다. 반면, 판정이 "예"이면, 본 방법은 블럭 790으로 진행하고, 여기서 RTR 정보는 정책들 또는 규칙들을 충족하는 것으로 판정된다. 하나의 예로서, 디지털 배포 플랫폼 모듈은, RTR 정보가 규칙들 또는 정책들을 충족하도록 보정되지 않으면, 블럭 789에 응답하여 코드를 검증하지 않는 것으로 판정할 수 있다. 다른 예로서, 운영 체제 모듈은 블럭 789에 응답하여 코드가 실행되는 것을 허용하지 않는 것으로 판정할 수 있다.
도 8은 코드를 분석하는 방법(891)의 다른 실시예의 블럭 흐름도이다. 일부 실시예들에서, 본 방법은 코드 분석 시스템에 의해 수행될 수 있다. 예를 들어, 일부 실시예들에서, 이러한 코드 분석 시스템은 애플리케이션 스토어(예를 들어, App Store) 또는 기타 디지털 배포 플랫폼의 모듈들일 수 있다. 다른 예로서, 코드 분석 시스템은 하나 이상의 기밀 레벨 소프트웨어 모듈들을 포함할 수 있다.
본 방법은 블럭 892에서 코드를 수신하는 것을 포함한다. 예를 들어, 코드 수신 모듈이 코드를 수신할 수 있다. 본 방법은 블럭 893에서 RTR 리턴 및 리턴 타겟 명령어들의 의도된 상보형 쌍들을 나타내는 메타데이터를 수신하는 것을 선택적으로 포함한다. 일부 실시예들에서, 코드 분석 시스템은 부합하거나 또는 호환가능한 RTR 정보를 가질 RTR 리턴 및 리턴 타겟 명령어들의 의도된 상보형 쌍들이 식별될 것을 요구할 수 있다. 예를 들어, 애플리케이션 스토어(예를 들어, App Store) 또는 기타 디지털 배포 플랫폼의 코드 분석 시스템은, 애플리케이션들 또는 코드가 고려 및 검토를 위해 및/또는 승인되기 이전에 제출될 때 이러한 식별을 요구할 수 있다. 애플리케이션 개발자는 애플리케이션 또는 코드와 함께 RTR 리턴 및 리턴 타겟 명령어들의 이러한 의도된 상보형 쌍들을 나타내는 메타데이터를 제출할 필요가 있을 수 있다. 다른 예로서, 하나 이상의 기밀 레벨 소프트웨어 모듈들이 애플리케이션 소환(invocation)시 이러한 메타데이터 또는 식별을 요구할 수 있다. 이러한 정보는 잠재적 공격들에 대한 분석을 개선하는데 사용될 수 있다.
본 방법은, 블럭 894에서, 적어도 한 쌍의 의도된 상보형 RTR 리턴 및 리턴 타겟 명령어들에 대해 RTR 정보를 변경하는 것을 포함하는 한편, RTR 정보가 상보형으로 유지되는 것을 허용한다. 일부 실시예들에서, 코드 분석 시스템 또는 모듈은 이러한 표시들 또는 메타데이터를 사용하여, 의도된 쌍들의 호환가능 RTR 리턴 및 리턴 타겟 명령어들 중 적어도 하나에, 선택적으로 그 일부에, 그 다수에 또는 그 모두에 새로운 또는 상이한 RTR 정보(예를 들어, 값들)을 할당할 수 있다. 예를 들어, RTR 리턴 명령어 및 그 식별된 리턴 타겟 명령어의 RTR 정보는 호환가능성을 유지하지만 이전과는 상이한 RTR 정보를 갖도록 변경될 수 있다. 일 예로서, RET17/ENDRET17 쌍은 RET223/ENDRET233 쌍으로 변경될 수 있다.
이는 상이한 실시예들에서 상이한 방식들로 행해질 수 있다. 일 양상에서, 시스템 또는 모듈은 모든 세트들의 RTR 정보 사이에 충분한 레벨의 다이버시티 또는 엔트로피가 존재하는지를 점검할 수 있다(예를 들어, 적어도 임계치를 충족하는 동일 쌍들의 RTR 정보에 대해 상이한 비율임). 극단적인 예로서, 모든 RTR 리턴 및 리턴 타겟 쌍들에 대해 코드가 동일한 RTR 정보를 사용하였다면, RTR 정보 호환성에 대한 점검의 값은 감소될 수 있다. RTR 정보가 동일한(예를 들어, 임계치 이상) 호환가능 명령어들의 의도된 쌍이 너무 많이 존재한다는 것을 시스템 또는 모듈이 검출하면, RTR 정보 중 일부를 변경하여 프로세서가 허용할 상이한 가능성있는 리턴 타겟 제어 흐름 이동들의 수를 감소시킬 것을 판정할 수 있다. 메타데이터는 이러한 목적으로 사용될 수 있다. 이는 일부 히든 가제트들을 제거하는데 도움이 될 수 있다. 이는 디지털 배포 플랫폼, 운영 체제 모듈 또는 그와 같은 것의 시스템 또는 모듈에 의해 행해질 수 있다.
다른 양상에서는, 일부의, 다수의 또는 모든 의도된 쌍들의 호환가능 명령어들의 RTR 정보가 다이버시티에 대한 점검이 존재하는지 여부에 따라 선택적으로 변경될 수 있다(예를 들어, 대체 알고리즘에 따라서 의사-랜덤하게 등). 이는 상이한 쌍들에 대한 RTR 정보를 혼합 또는 셔플하는데 도움이 될 수 있고, 이는 히든 가제트들이 동일한 호환가능 RTR 정보를 갖도록 만들어지는 것을 예방하는데 도움이된다. 예를 들어, 하나의 특정 실시예에서, 기밀-레벨 소프트웨어 모듈(예를 들어, 운영 체제 모듈, 가상 머신 모니터 모듈 등)은, 애플리케이션 또는 코드가 소환되거나 또는 로드될 때, 표시되거나 또는 의도된 쌍들의 명령어들의 일부, 다수 또는 모두에 새로운 또는 상이한 RTR 정보를 할당할 수 있다. 다른 특정 실시예에서, (예를 들어, 디지털 배포 플랫폼 또는 운영 체제의) 모듈은, 코드 다운로드의 시점에(예를 들어, 애플리케이션이 다운로드되고 있을 때), 표시되거나 또는 의도된 쌍들의 명령어들의 일부, 다수 또는 모두에 새로운 또는 상이한 RTR 정보를 할당할 수 있다.
RTR 정보에 대해 추가적인 제약들을 두는 여전히 다른 방식들이 또한 고려된다. 예를 들어, 일부 실시예들에서, (예를 들어, 디지털 배포 플랫폼 또는 기밀인 소프트웨어 모듈의) 모듈은, 각각의 상이한 RTR 리턴 명령어들이 허락되거나 또는 허용가능하게 되도록 상이하거나 또는 고유한 세트들의 RTR 정보가 사용될 것이라는 점을 조정하는 정책들 또는 규칙들을 도입할 수 있다. 예를 들어, 각각의 RTR 리턴 명령어는 상이한 값(예를 들어, 상이한 정수 또는 상수)을 갖도록 권한을 받는다. RTR 정보의 양(예를 들어, 비트의 갯수)은 이러한 상이한 값들을 제공하는데 충분할 수 있다. RTR 정보의 특정 양은 특정 구현에 의존한다.
일부 실시예들에서, 본 명세서에 개시되는 RTR 리턴 명령어들 및 리턴 타겟 명령어들은 레거시 코드에서는 정의되지 않고 및/또는 부정한(illegal) 새로운 상이한 오피코드들을 받을 수 있다. 달리 말하면, 이러한 오피코드들은 RTR 리턴 및 리턴 타겟 명령어들을 명령어 세트에 도입하기 이전의 프로세서의 명령어 세트에는 존재하지 않을 수 있다.
다른 실시예들에서는, 본 명세서에 개시되는 RTR 리턴 명령어들 및/또는 리턴 타겟 명령어들이 레거시 명령어(들)의 것과 동일한 및/또는 레거시 명령어 세트에 대해 정의되었던 오피코드들을 받을 수 있다. 이는 이러한 명령어들이 레거시 하드웨어 상에서 실행되는 것을 허용할 수 있다. 일 실시예에서, 리턴 타겟 명령어(예를 들어, RETK 명령여)는 RTR 정보(예를 들어, K)가 프로시저 명령어(예를 들어, RET 명령어)로부터의 기존 리턴에 대한 즉치 또는 접미사이도록 인코드될 수 있다. 예를 들어, Intel Architecture에서, 프로시저 명령어로부터의 가까운 리턴은 싱글 바이트 명령어 C3이다. RTR 정보(예를 들어, K)는 C3 명령어의 끝에 첨부되어 해당 명령어가 레거시 하드웨어 상에서 실행될 수 있는데, 이는 구 하드웨어가 C3를 프로시저 명령어로부터의 레거시 리턴으로서 해석하고, 후속 RTR 정보(예를 들어, K)를 무시하기 때문에다. 레거시 하드웨어는 RTR 정보(예를 들어, K)를 무시될 수 있거나 또는 적어도 사용될 필요가 없는 접미사로서 볼 수 있다. 대조적으로, 신 하드웨어 상에서, RTR 정보(예를 들어, K)는 제어 흐름 이동들에 영향을 미치는데 사용될 RTR 정보를 제공하는 즉치로서 프로세서가 볼 수 있다. 이제 리턴 타겟 명령어로 돌아가서, 일 실시예에서, 리턴 타겟 명령어(예를 들어, ENDRETK 명령어)는 레거시 명령어 세트에서 NOP(No Operation)의 정당한 또는 정의된 인스턴스로서 인코드될 수 있다. 이러한 방식으로, 레거시 하드웨어는 리턴 타겟 명령어(예를 들어, ENDRETK 명령어)를 처리할 수 있고, 이는 이것이 단지 NOP로서 취급되기 때문이다. 대조적으로, 신 하드웨어 상에서, 리턴 타겟 명령어(예를 들어, ENDRETK 명령어)는 본 명세서의 다른 곳에서 개시되는 바와 같이 RTR 정보를 제공하는데 사용될 수 있다.
다른 실시예들에서는, 레거시 명령어의 오피코드가 선택적으로 다른 용도로 전용될 수 있다. 예를 들어, 이는 현대 환경들에서는 보통 사용되지 않는 및/또는 반대되고 있는 중인 레거시 명령어에 대해 수행될 수 있다. 하나의 예로서, Intel Architecture에서의 RETn 명령어(예를 들어, C2 또는 CA 오피코드들을 가짐)가 선택적으로 다른 용도로 전용될 수 있다. RETn 명령어는 스택으로부터 팝(pop)하는 바이트들(예를 들어, imm16 바이트들)의 수를 특정하는데 사용되는 16 비트 즉치(imm16)를 갖는다. 현재, RETn 명령어는 널리 사용되지 않고, 반대되고 있는 중이며, 이는 주로 현재 데이터를 스택에 넣고 스택으로부터 팝하는 것 대신에 레지스터들에 갖는 것이 보다 흔하기 때문이다. 프로세서는 제1 또는 레거시 모드를 가질 수 있고, 여기서 RETn 명령어는 16 비트 즉치가 스택으로부터 팝하는 바이트들의 수를 나타내는데 사용되는 통상적인 방식으로 해석되거나 또는 구현될 수 있다. 프로세서는 또한 제2 또는 신 모드를 가질 수 있고, 여기서 RETn 명령어는 16 비트 즉치가 RTR 정보(예를 들어, K 값)을 제공하는 것으로 해석되거나 또는 구현될 수 있다.
일부 실시예들에서는, 시스템 소프트웨어로부터의 몇가지 도움으로 인해, 본 명세서에 개시되는 신규 리턴 타겟 명령어들을 갖는 새로운 호출 프로시저들이, 레거시 프로시저(예를 들어, 레거시 공유 펑션 라이브러리의 프로시저)를 소환할 수 있고, 또한 본 명세서에 개시되는 리턴 타겟 제한들을 이용할 수 있다. 예를 들어, 레거시 프로시저에서 프로시저 명령어(예를 들어, C3 오피코드를 갖는 레거시 RET 명령어)로부터의 레거시 리턴이 있을 수 있고, 프로시저 명령어로부터의 레거시 리턴 이후 복수의 비트들 또는 하나 이상의 바이트들이 RTR 정보(예를 들어, K 값)로서 사용되거나 또는 해석될 수 있다. 통상적으로, 레거시 리턴 명령어(예를 들어, C3 RET 명령어) 이후 복수의 비트들 또는 하나 이상의 바이트들이 존재할 것이다. 예를 들어, 메모리가 (예를 들어 4KB의) 청크들(chunks)로 할당될 수 있다. 리턴 명령어는 이러한 청크들 내의 어느 곳엔가 있을 수 있다. 통상적으로, 리턴 명령어가 청크의 가장 늦은 바이트에 발생되고 또한 다음 청크가 할당되지 않으면, 리턴 명령어 이후에 몇몇 바이트가 있을 것이다. 예를 들어, 애플리케이션이 어드레스 0x50000에 4KB를 할당하고, 어드레스 0x51000에 다른 4KB를 할당하고, 리턴 명령어가 어드레스 50FFF에 존재하면, 다음 바이트는 0x5100이고, 이러한 다음 바이트가 RTR 정보로서 사용될 수 있다. 역으로, 리턴 명령어가 0x51FFF에 존재하고, 0x52000에 메모리의 청크가 할당되지 않았다면, RTR 정보를 위한 여분의 바이트가 존재하지 않을 것이다. 즉, 일부 실시예들에서는, 레거시 프로시저에서 프로시저 명령어로부터의 레거시 리턴(예를 들어, 라이브러리)에 후속하는 복수의 비트들 또는 하나 이상의 바이트들이 RTR 정보로서 사용될 수 있다. 새로운 호출 프로시저는 상보형 RTR 정보를 갖는 신규한 리턴 타겟 명령어를 가질 수 있다.
(제어 보호 장애에 대해 소환되는) 시스템 소프트웨어가 어느 정도 경우들을 취급할 수 있다. 예를 들어, 이러한 시스템 소프트웨어는, 또한, 레거시 리턴 명령어가 코드 스페이스의 끝에 나타나고, RET 이후 가상 어드레스 스페이스에 존재할 바이트들이 물리적 메모리에 맵핑되지 않는 상황을 취급할 수 있다. 이러한 시스템 소프트웨어는, 또한, 라이브러리가 내부 리턴들을 갖고, 레거시 라이브러리인 경우, 예를 들어, 화이트리스트(whitelist)를 찾아보거나 또는 기타 로직을 사용하는 것에 의하는 등 내부 리턴 타겟 명령어들을 잃는 것인 경우를 취급할 수 있다. 일부 실시예들에서, 시스템 소프트웨어(예를 들어, 운영 체제)는 구 프로시저들이 호출되는 중이라는 점을 인식하는 정책들을 가질 수 있고, 본 명세서에 개시된 제한적 제어들 중 일부가 무시되는 것을 허용할 수 있다.
예시적인 코어 아키텍처들, 프로세서들 및 컴퓨터 아키텍처들
프로세서 코어들은 상이한 방식으로, 상이한 목적들을 위해, 상이한 프로세서들에서 구현될 수 있다. 예를 들어, 이러한 코어들의 구현들은: 1) 범용 컴퓨팅을 대상으로 하는 범용 순차적 코어; 2) 범용 컴퓨팅을 대상으로 하는 고 성능 범용 비순차적 코어; 3) 그래픽 및/또는 과학적 (쓰루풋) 컴퓨팅을 주로 대상으로 하는 특수 목적 코어를 포함할 수 있다. 상이한 프로세서들의 구현들은: 1) 범용 컴퓨팅을 대상으로 하는 하나 이상의 범용 순차적 코어들 및/또는 범용 컴퓨팅을 대상으로 하는 하나 이상의 범용 비순차적 코어들을 포함하는 CPU; 및 2) 그래픽 및/또는 과학적 (쓰루풋) 컴퓨팅을 주로 대상으로 하는 하나 이상의 특수 목적 코어들을 포함하는 코프로세서를 포함할 수 있다. 이러한 상이한 프로세서들은 상이한 컴퓨터 시스템 아키텍처들로 이어지며, 이는: 1) CPU와는 별개인 칩 상의 코프로세서; 2) CPU와 동일한 패키지 내의 별개의 다이 상의 코프로세서; 3) CPU와 동일한 다이 상의 코프로세서(이 경우에, 이러한 코프로세서를 때때로 통합 그래픽 및/또는 과학적 (쓰루풋) 로직 등의 특수 목적 로직이라고 하거나, 또는 특수 목적 코어들이라고 함); 및 4) 설명된 CPU(때때로 애플리케이션 코어(들) 또는 애플리케이션 프로세서(들)라고 함), 위에 개시된 코프로세서, 및 부가적인 기능성을 동일한 다이 상에 포함할 수 있는 시스템 온 칩(system on a chip)을 포함할 수 있다. 예시적인 코어 아키텍처들이 다음에 개시되고, 예시적인 프로세서들 및 컴퓨터 아키텍처들의 개시들이 후속된다.
예시적인 코어 아키텍처들
순차적 및 비순차적 코어 블럭도
도 9a는 본 발명의 실시예들에 따라 예시적인 순차적 파이프라인 및 예시적인 레지스터 리네이밍, 비순차적 발행/실행 파이프라인 양자 모두를 도시하는 블럭도이다. 도 9b는 본 발명의 실시예들에 따라 프로세서에 포함될 순차적 아키텍처 코어 및 예시적인 레지스터 리네이밍, 비순차적 발행/실행 아키텍처 코어 양자 모두의 예시적인 실시예를 도시하는 블럭도이다. 도 9a-b에서 실선 박스들은 순차적 파이프라인 및 순차적 코어를 도시하는 한편, 점선 박스들의 선택적 추가는 레지스터 리네이밍, 비순차적 발행/실행 파이프라인 및 코어를 도시한다. 순차적 양상이 비순차적 양상의 서브세트라는 점을 고려하여, 비순차적 양상이 설명될 것이다.
도 9a에서, 프로세서 파이프라인(900)은 페치 스테이지(902), 길이 디코드 스테이지(904), 디코드 스테이지(906), 할당 스테이지(908), 리네이밍 스테이지(910), (디스패치 또는 발행으로도 알려진) 스케줄링 스테이지(912), 레지스터 판독/메모리 판독 스테이지(914), 실행 스테이지(916), 라이트 백(write back)/메모리 기입 스테이지(918), 예외 처리 스테이지(922) 및 커미트(commit) 스테이지(924)를 포함한다.
도 9b는 실행 엔진 유닛(950)에 연결되는 프론트 엔드 유닛(930)을 포함하는 프로세서 코어(990)를 도시하며, 이들 양자 모두는 메모리 유닛(970)에 연결된다. 코어(990)는 RISC(Reduced Instruction Set Computing) 코어, CISC(Complex Instruction Set Computing) 코어, VLIW(Very Long Instruction Word) 코어, 또는 하이브리드 또는 대안적인 코어 타입일 수 있다. 또 다른 옵션으로서, 코어(990)는, 예를 들어 네트워크 또는 통신 코어, 압축 엔진, 코프로세서 코어, GPGPU(General Purpose computing Graphics Processing Unit) 코어, 그래픽 코어 또는 이와 유사한 것 등의 특수 목적 코어일 수 있다.
프론트 엔드 유닛(930)은 명령어 캐시 유닛(934)에 연결되는 분기 예측 유닛(932)을 포함하고, 명령어 캐시 유닛(934)은 명령어 TLB(Translation Lookaside Buffer)(936)에 연결되고, 명령어 TLB(936)는 명령어 페치 유닛(938)에 연결되고, 명령어 페치 유닛(938)은 디코드 유닛(940)에 연결된다. 디코드 유닛(940)(또는 디코더)은 명령어들을 디코딩할 수 있으며, 오리지널 명령어들로부터 디코딩되거나, 또는 그렇지 않으면 이들을 반영하거나, 또는 이들로부터 유도되는, 하나 이상의 마이크로-연산들, 마이크로-코드 엔트리 포인트들, 마이크로명령어들, 다른 명령어들 또는 다른 제어 신호들을 출력으로서 생성할 수 있다. 디코드 유닛(940)은 여러가지 상이한 메커니즘들을 사용하여 구현될 수 있다. 적합한 메커니즘들의 예들은, 이에 제한되는 것은 아니지만, 룩-업 테이블들, 하드웨어 구현들, PLA들(Programmable Logic Arrays), 마이크로코드 ROM(Read Only Memory)들 등을 포함한다. 일 실시예에서 코어(990)는 (예를 들어, 디코드 유닛(940)에 또는 그렇지 않으면 프론트 엔드 유닛(930) 내에) 특정 매크로 명령어들에 대한 마이크로코드를 저장하는 마이크로코드 ROM 또는 다른 매체를 포함한다. 디코드 유닛(940)은 실행 엔진 유닛(950)에서의 리네임/할당자 유닛(952)에 연결된다.
실행 엔진 유닛(950)은 회수 유닛(954) 및 하나 이상의 스케줄러 유닛(들)(956)의 세트에 연결되는 리네임/할당자 유닛(952)을 포함한다. 스케줄러 유닛(들)(956)은 예약 스테이션들, 중앙 명령어 윈도우 등을 포함하는 임의 수의 상이한 스케줄러들을 나타낸다. 스케줄러 유닛(들)(956)은 물리적 레지스터 파일(들) 유닛(들)(958)에 연결된다. 물리적 레지스터 파일(들) 유닛들(958) 각각은 하나 이상의 물리적 레지스터 파일들을 나타내고, 이들 중 상이한 것들은 스칼라 정수, 스칼라 부동 소수점, 팩킹된 정수, 팩킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점, 상태(예를 들어, 실행될 다음 명령어의 어드레스인 명령어 포인터) 등의 하나 이상의 상이한 데이터 타입들을 저장한다. 일 실시예에서, 물리적 레지스터 파일(들) 유닛(958)은 벡터 레지스터 유닛, 기입 마스크 레지스터 유닛 및 스칼라 레지스터 유닛을 포함한다. 이러한 레지스터 유닛들은 아키텍처의 벡터 레지스터들, 벡터 마스크 레지스터들 및 범용 레지스터들을 제공할 수 있다. 물리적 레지스터 파일(들) 유닛(들)(958)은, 레지스터 리네이밍 및 비순차적 실행이 (예를 들어, 재배열 버퍼(들) 및 회수 레지스터 파일(들)을 사용하여; 미래 파일(들), 이력 버퍼(들) 및 회수 레지스터 파일(들)을 사용하여; 레지스터 맵들 및 레지스터들의 풀(pool)을 사용하여 등) 구현될 수 있는 다양한 방식들을 도시하도록 회수 유닛(954)에 의해 오버랩된다. 회수 유닛(954) 및 물리적 레지스터 파일(들) 유닛(들)(958)은 실행 클러스터(들)(960)에 연결된다. 실행 클러스터(들)(960)는 하나 이상의 실행 유닛들(962)의 세트 및 하나 이상의 메모리 액세스 유닛들(964)의 세트를 포함한다. 실행 유닛들(962)은 다양한 타입의 데이터(예를 들어, 스칼라 부동 소수점, 팩킹된 정수, 팩킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점)에 대해 다양한 연산들(예로서, 시프트, 가산, 감산, 승산)을 수행할 수 있다. 일부 실시예들은 특정 펑션들이나 펑션들의 세트들에 전용의 다수의 실행 유닛들을 포함할 수 있지만, 다른 실시예들은 단 하나의 실행 유닛, 또는 모두가 모든 펑션들을 수행하는 다수의 실행 유닛을 포함할 수 있다. 스케줄러 유닛(들)(956), 물리적 레지스터 파일(들) 유닛(들)(958) 및 실행 클러스터(들)(960)는 복수 개일 수 있는 것으로 도시되는데, 그 이유는 특정 실시예들이 특정 타입들의 데이터/연산들에 대해 개별 파이프라인들(예를 들어, 자신들의 스케줄러 유닛, 물리적 레지스터 파일(들) 유닛 및/또는 실행 클러스터를 각각 갖는 스칼라 정수 파이프라인, 스칼라 부동 소수점/팩킹된 정수/팩킹된 부동 소수점/벡터 정수/벡터 부동 소수점 파이프라인 및/또는 메모리 액세스 파이프라인 - 그리고 개별 메모리 액세스 파이프라인의 경우, 이러한 파이프라인의 실행 클러스터만이 메모리 액세스 유닛(들)(964)을 갖는 특정 실시예들이 구현됨)을 생성하기 때문이다. 개별 파이프라인들이 사용되는 경우, 이들 파이프라인들 중 하나 이상은 비순차적 발행/실행일 수 있고 나머지는 순차적일 수 있다는 점도 이해되어야 한다.
메모리 액세스 유닛들(964)의 세트는, 레벨 2(L2) 캐시 유닛(976)에 연결되는 데이터 캐시 유닛(974)에 연결되는 데이터 TLB 유닛(972)을 포함하는 메모리 유닛(970)에 연결된다. 예시적인 일 실시예에서, 메모리 액세스 유닛들(964)은 로드 유닛, 저장 어드레스 유닛 및 저장 데이터 유닛을 포함할 수 있으며, 이들 각각은 메모리 유닛(970) 내의 데이터 TLB 유닛(972)에 연결된다. 명령어 캐시 유닛(934)은 메모리 유닛(970) 내의 레벨 2(L2) 캐시 유닛(976)에 더 연결된다. L2 캐시 유닛(976)은 하나 이상의 다른 레벨들의 캐시에 그리고 궁극적으로 메인 메모리에 연결된다.
예를 들어, 예시적인 레지스터 리네이밍, 비순차적 발행/실행 코어 아키텍처는 다음과 같이 파이프라인(900)을 구현할 수 있다: 1) 명령어 페치(938)는 페치 및 길이 디코딩 스테이지들(902, 904)을 수행하고; 2) 디코드 유닛(940)은 디코드 스테이지(906)를 수행하고; 3) 리네임/할당자 유닛(952)은 할당 스테이지(908) 및 리네이밍 스테이지(910)를 수행하고; 4) 스케줄러 유닛(들)(956)은 스케줄 스테이지(912)를 수행하고; 5) 물리적 레지스터 파일(들) 유닛(들)(958) 및 메모리 유닛(970)은 레지스터 판독/메모리 판독 스테이지(914)를 수행하고; 실행 클러스터(960)는 실행 스테이지(916)를 수행하고; 6) 메모리 유닛(970) 및 물리적 레지스터 파일(들) 유닛(들)(958)은 라이트 백/메모리 기입 스테이지(918)를 수행하고; 7) 다양한 유닛들이 예외 처리 스테이지(922)에 관련될 수 있고; 8) 회수 유닛(954) 및 물리적 레지스터 파일(들) 유닛(들)(958)은 커미트 스테이지(924)를 수행한다.
코어(990)는, 본 명세서에서 개시되는 명령어(들)를 포함하는, 하나 이상의 명령어 세트들(예를 들어, (보다 새로운 버전들과 함께 추가된 일부 확장들을 갖는) x86 명령어 세트; 캘리포니아 서니베일의 MIPS 테크놀로지스의 MIPS 명령어 세트; 캘리포니아 서니베일의 ARM 홀딩스의 (NEON 등의 선택적 추가 확장들을 갖는) ARM 명령어 세트)을 지원할 수 있다. 일 실시예에서, 코어(990)는 팩킹된 데이터 명령어 세트 확장(예를 들어, AVX1, AVX2)을 지원하는 로직을 포함하며, 따라서 많은 멀티미디어 애플리케이션들에 의해 사용되는 연산들이 팩킹된 데이터를 사용하여 수행되는 것을 허용한다.
코어는 (2 이상의 병렬 세트들의 연산이나 쓰레드들을 실행하는) 멀티쓰레딩을 지원할 수 있고, 시분할 멀티쓰레딩(time sliced multithreading), (단일의 물리적 코어가, 물리적 코어가 동시에 멀티쓰레딩할 수 있는 쓰레드들 각각에 대해 논리적 코어를 제공하는) 동시 멀티쓰레딩, 또는 이들의 조합(예를 들어, Intel® Hyperthreading 기술에서 등의 시분할 페칭 및 디코딩과 그 이후의 동시 멀티쓰레딩)을 포함하는 다양한 방식으로 멀티쓰레딩을 지원할 수 있다는 점이 이해되어야 한다.
레지스터 리네이밍이 비순차적 실행의 정황에서 설명되었지만, 레지스터 리네이밍은 순차적 아키텍처에서 사용될 수도 있다는 점이 이해되어야 한다. 도시된 프로세서의 실시예는 또한 개별 명령어 및 데이터 캐시 유닛들(934/974) 및 공유 L2 캐시 유닛(976)을 포함하지만, 대안적인 실시예들은, 예를 들어, 레벨 1(L1) 내부 캐시 또는 다수 레벨들의 내부 캐시 등, 명령어들 및 데이터 양자 모두에 대해 단일 내부 캐시를 가질 수 있다. 일부 실시예들에서, 시스템은 내부 캐시와, 코어 및/또는 프로세서에 대해 외부에 있는 외부 캐시의 조합을 포함할 수 있다. 대안적으로, 모든 캐시는 코어 및/또는 프로세서에 대해 외부에 있을 수 있다.
특정 예시적인 순차적 코어 아키텍처
도 10a-b는, 코어가 칩 내의 (동일 타입 및/또는 상이한 타입들의 다른 코어들을 포함하는) 여러 논리 블럭 중 하나인, 보다 구체적인 예시적인 순차적 코어 아키텍처의 블럭도를 도시한다. 논리 블럭들은 애플리케이션에 따라 일부 고정된 펑션 로직, 메모리 I/O 인터페이스들 및 다른 필요한 I/O 로직과 고-대역폭 상호접속 네트워크(예를 들어, 링 네트워크)를 통해 통신한다.
도 10a는, 본 발명의 실시예들에 따른, 싱글 프로세서 코어의 블럭도로, 온-다이(on-die) 상호접속 네트워크(1002)에 대한 접속, 및 레벨 2(L2) 캐시(1004)의 로컬 서브세트와 함께 보여준다. 일 실시예에서, 명령어 디코더(1000)는 팩킹된 데이터 명령어 세트 확장을 갖는 x86 명령어 세트를 지원한다. L1 캐시(1006)는 스칼라 및 벡터 유닛들 내로의 캐시 메모리에 대한 저-지연(low-latency) 액세스들을 허용한다. 일 실시예에서는 (설계를 단순화하기 위해) 스칼라 유닛(1008) 및 벡터 유닛(1010)이 별개의 레지스터 세트들(각각, 스칼라 레지스터들(1012) 및 벡터 레지스터들(1014))을 사용하고 이들 간에 이동되는 데이터는 메모리에 기입된 다음 레벨 1(L1) 캐시(1006)로부터 다시 판독되지만, 본 발명의 대안적 실시예들은 상이한 접근방식을 사용할 수 있다(예를 들어, 단일 레지스터 세트를 사용하거나, 또는 기입 및 다시 판독되지 않고 2개의 레지스터 파일들 사이에서 데이터가 이동되는 것을 허용하는 통신 경로를 포함함).
L2 캐시(1004)의 로컬 서브세트는, 프로세서 코어 당 하나씩인 개별 로컬 서브세트들로 분할되는 글로벌 L2 캐시의 일부이다. 각각의 프로세서 코어는 L2 캐시(1004)의 자신의 로컬 서브세트에 대한 직접 액세스 경로를 갖는다. 프로세서 코어에 의해 판독된 데이터는 자신의 L2 캐시 서브세트(1004)에 저장되며, 다른 프로세서 코어들이 그들 자신의 로컬 L2 캐시 서브세트들에 액세스하는 것과 병렬로 빠르게 액세스될 수 있다. 프로세서 코어에 의해 기록된 데이터는 자신의 L2 캐시 서브세트(1004)에 저장되며, 필요한 경우에는, 다른 서브세트들로부터 제거된다. 링 네트워크는 공유 데이터에 대한 코히어런시(coherency)를 보장한다. 링 네트워크는 양-방향성이어서, 프로세서 코어들, L2 캐시들 및 다른 논리 블럭들 등의 에이전트들이 칩 내에서 상호 통신하는 것을 허용한다. 각각의 링 데이터-경로는 방향 당 1012-비트 폭이다.
도 10b는 본 발명의 실시예들에 따른 도 10a에서의 프로세서 코어의 부분 확대도이다. 도 10b는, L1 캐시(1004)의 L1 데이터 캐시(1006A) 부분은 물론, 벡터 유닛(1010) 및 벡터 레지스터들(1014)에 관한 보다 많은 상세를 포함한다. 구체적으로, 벡터 유닛(1010)은 정수, 단일 정밀도 부동 및 이중 정밀도 부동 명령어들 중 하나 이상을 실행하는 16-폭 VPU(Vector Processing Unit)(16-폭 ALU(1028) 참조)이다. VPU는, 스위즐(swizzle) 유닛(1020)에 의한 레지스터 입력들의 스위즐링, 수치 변환 유닛들(1022A-B)에 의한 수치 변환 및 메모리 입력에 대한 복제 유닛(1024)에 의한 복제를 지원한다. 기입 마스크 레지스터들(1026)은 결과적인 벡터 기입들을 서술하는 것(predicating)을 허용한다.
통합 메모리 컨트롤러 및 그래픽들을 갖는 프로세서
도 11은, 본 발명의 실시예들에 따라, 둘 이상의 코어를 가질 수 있고, 통합 메모리 컨트롤러를 가질 수 있고, 및 통합 그래픽을 가질 수 있는 프로세서(1100)의 블럭도이다. 도 11의 실선 박스들은 싱글 코어(1102A), 시스템 에이전트(1110), 하나 이상의 버스 컨트롤러 유닛들(1116)의 세트를 갖는 프로세서(1100)를 도시하는 한편, 옵션인 점선 박스들의 추가는 다수의 코어들(1102A-N), 시스템 에이전트 유닛(1110) 내의 하나 이상의 통합 메모리 컨트롤러 유닛(들)(1114)의 세트, 및 특수 목적 로직(1108)을 갖는 대안적인 프로세서(1100)를 도시한다.
따라서, 프로세서(1100)의 상이한 구현들은: 1) 통합 그래픽 및/또는 과학적 (쓰루풋) 로직(하나 이상의 코어들을 포함할 수 있음)인 특수 목적 로직(1108) 및 하나 이상의 범용 코어들(예를 들어, 범용 순차적 코어들, 범용 비순차적 코어들, 이 두 가지의 조합)인 코어들(1102A-N)을 갖는 CPU; 2) 그래픽 및/또는 과학적 (쓰루풋) 컴퓨팅을 주로 대상으로 하는 다수의 특수 목적 코어들인 코어들(1102A-N)을 갖는 코프로세서; 및 3) 다수의 범용 순차적 코어들인 코어들(1102A-N)을 갖는 코프로세서를 포함할 수 있다. 따라서, 프로세서(1100)는 범용 프로세서, 코프로세서 또는 특수 목적 프로세서, 예를 들어 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU(General Purpose Graphics Processing Unit), 하이-쓰루풋 MIC(Many Integrated Core) 코프로세서(30개 이상의 코어를 포함함), 임베디드 프로세서, 또는 이와 유사한 것 등일 수 있다. 프로세서는 하나 이상의 칩들 상에 구현될 수 있다. 프로세서(1100)는, 예를 들어, BiCMOS, CMOS, 또는 NMOS 등의 다수의 프로세스 기술들 중 임의의 것을 사용하여 하나 이상의 기판들의 일부가 될 수 있고 및/또는 이들 기판 상에 구현될 수 있다.
메모리 계층구조는 코어들 내의 하나 이상의 레벨들의 캐시, 하나 이상의 공유 캐시 유닛들(1106)의 세트, 및 통합 메모리 컨트롤러 유닛들(1114)의 세트에 연결되는 외부 메모리(도시되지 않음)를 포함한다. 공유 캐시 유닛들(1106)의 세트는, 예를 들어 레벨 2(L2), 레벨 3(L3), 레벨 4(L4) 또는 다른 레벨의 캐시 등의 하나 이상의 중간 레벨 캐시들, 최종 레벨 캐시(LLC) 및/또는 이들의 조합들을 포함할 수 있다. 일 실시예에서는 링 기반 상호접속 유닛(1112)이 통합 그래픽 로직(1108), 공유 캐시 유닛들(1106)의 세트 및 시스템 에이전트 유닛(1110)/통합 메모리 컨트롤러 유닛(들)(1114)을 상호접속하지만, 대안 실시예들은 이러한 유닛들을 상호접속하는 임의 수의 공지된 기술들을 이용할 수 있다. 일 실시예에서, 하나 이상의 캐시 유닛들(1106)과 코어들(1102A-N) 사이에는 코히어런시가 유지된다.
일부 실시예들에서, 코어들(1102A-N) 중 하나 이상은 멀티-쓰레딩이 가능하다. 시스템 에이전트(1110)는 코어들(1102A-N)을 조정 및 조작하는 컴포넌트들을 포함한다. 시스템 에이전트 유닛(1110)은 예를 들어 PCU(Power Control Unit) 및 디스플레이 유닛을 포함할 수 있다. PCU는 코어들(1102A-N) 및 통합 그래픽 로직(1108)의 전력 상태를 조절하는 데 필요한 로직 및 컴포넌트들이거나 이들을 포함할 수 있다. 디스플레이 유닛은 하나 이상의 외부 접속되는 디스플레이들을 구동하기 위한 것이다.
코어들(1102A-N)은 아키텍처 명령어 세트와 관련하여 동종 또는 이종일 수 있다; 즉, 코어들(1102A-N) 중 둘 이상은 동일 명령어 세트를 실행할 수 있는 반면, 다른 코어들은 그 명령어 세트의 서브세트 또는 상이한 명령어 세트만을 실행할 수 있다.
예시적인 컴퓨터 아키텍처
도 12-15는 예시적인 컴퓨터 아키텍처들의 블럭도들이다. 랩톱들, 데스크톱들, 핸드헬드 PC들, 퍼스널 디지털 어시스턴트들, 엔지니어링 워크스테이션들, 서버들, 네트워크 디바이스들, 네트워크 허브들, 스위치들, 임베디드 프로세서들, 디지털 신호 프로세서들(DSPs), 그래픽 디바이스들, 비디오 게임 디바이스들, 셋-톱 박스들, 마이크로 컨트롤러들, 셀 폰들, 휴대용 미디어 플레이어들, 핸드헬드 디바이스들 및 다양한 다른 전자 디바이스들에 대한 기술분야에 알려진 다른 시스템 설계들 및 구성들도 적합하다. 일반적으로, 본 명세서에 개시된 바와 같은 프로세서 및/또는 다른 실행 로직을 통합할 수 있는 매우 다양한 시스템들 또는 전자 디바이스들이 일반적으로 적합하다.
이제 도 12를 참조하면, 본 발명의 일 실시예에 따른 시스템(1200)의 블럭도가 도시된다. 시스템(1200)은 하나 이상의 프로세서들(1210, 1215)을 포함할 수 있고, 이는 컨트롤러 허브(1220)에 결합된다. 일 실시예에서, 컨트롤러 허브(1220)는 GMCH(Graphics Memory Controller Hub)(1290) 및 IOH(Input/Ouput Hub)(1250)(개별 칩들 상에 존재할 수 있음)를 포함하고; GMCH(1290)는 메모리(1240) 및 코프로세서(1245)에 연결되는 메모리 및 그래픽 컨트롤러들을 포함하고; IOH(1250)는 I/O(Input/Output) 디바이스들(1260)을 GMCH(1290)에 연결한다. 대안적으로, 메모리 및 그래픽 컨트롤러들 중 하나 또는 양자 모두는 (본 명세서에서 개시되는 바와 같이) 프로세서 내에 통합되고, 메모리(1240) 및 코프로세서(1245)는 프로세서(1210) 및 IOH(1250)와 단일 칩에 있는 컨트롤러 허브(1220)에 직접 연결된다.
추가적인 프로세서들(1215)의 옵션적 속성이 도 12에 파선들로 표시된다. 각각의 프로세서(1210, 1215)는 본 명세서에 개시되는 처리 코어들 중 하나 이상을 포함할 수 있고, 프로세서(1100)의 일부 버전일 수 있다.
메모리(1240)는, 예를 들어, DRAM(Dynamic Random Access Memory), PCM(Phase Change Memory), 또는 이 둘의 조합일 수 있다. 적어도 하나의 실시예에 대해, 컨트롤러 허브(1220)는 FSB(Front Side Bus), QPI(QuickPath Interconnect) 등의 지점-대-지점 인터페이스, 또는 유사한 접속(1295) 등의 멀티-드롭 버스를 통해 프로세서(들)(1210, 1215)와 통신한다.
일 실시예에서, 코프로세서(1245)는 예를 들어 하이-스루풋 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 임베디드 프로세서 등의 특수 목적 프로세서이다. 일 실시예에서, 컨트롤러 허브(1220)는 통합 그래픽 가속기를 포함할 수 있다.
아키텍처, 마이크로 아키텍처, 열, 전력 소비 특성들 등을 포함하는 장점의 다양한 메트릭들과 관련하여 물리적 리소스들(1210, 1215) 사이에는 다양한 차이점들이 존재할 수 있다.
일 실시예에서, 프로세서(1210)는 일반적인 타입의 데이터 처리 작업들을 제어하는 명령어들을 실행한다. 명령어들 내에는 코프로세서 명령어들이 내장될 수 있다. 프로세서(1210)는 이러한 코프로세서 명령어들을 부속된 코프로세서(1245)에 의해 실행되어야 하는 타입의 것으로 인식한다. 따라서, 프로세서(1210)는 이러한 코프로세서 명령어들(또는 코프로세서 명령어들을 나타내는 제어 신호들)을 코프로세서 버스 또는 다른 상호접속 상에서 코프로세서(1245)에 발행한다. 코프로세서(들)(1245)는 수신된 코프로세서 명령어들을 수락 및 실행한다.
이제, 도 13을 참조하면, 본 발명의 일 실시예에 따른 제1의 보다 구체적인 예시적인 시스템(1300)의 블럭도가 도시된다. 도 13에 도시된 바와 같이, 멀티프로세서 시스템(1300)은 지점-대-지점 상호접속 시스템이며, 지점-대-지점 상호접속(1350)을 통해 연결되는 제1 프로세서(1370) 및 제2 프로세서(1380)를 포함한다. 프로세서들(1370, 1380) 각각은 일부 버전의 프로세서(1100)일 수 있다. 본 발명의 일 실시예에서, 프로세서들(1370, 1380)은 각각 프로세서들(1210, 1215)이고, 코프로세서(1338)는 코프로세서(1245)이다. 다른 실시예에서는, 프로세서들(1370, 1380)이 각각 프로세서(1210) 및 코프로세서(1245)이다.
프로세서들(1370, 1380)은 각각 IMC(Integrated Memory Controller) 유닛들(1372, 1382)을 포함하는 것으로 도시된다. 프로세서(1370)는 또한 그의 버스 컨트롤러 유닛들의 일부로서 P-P(Pont-to-Point) 인터페이스들(1376, 1378)을 포함한다; 유사하게 제2 프로세서(1380)는 P-P 인터페이스들(1386, 1388)을 포함한다. 프로세서들(1370, 1380)은 P-P 인터페이스(Pont-to-Point) 회로들(1378, 1388)을 이용하여 P-P 인터페이스(1350)를 통해 정보를 교환할 수 있다. 도 13에 도시된 바와 같이, IMC들(1372 및 1382)은 프로세서들을 각자의 메모리, 즉 메모리(1332) 및 메모리(1334)에 연결하며, 이들 메모리는 각 프로세서에 국부적으로 부속되는 메인 메모리의 일부일 수 있다.
프로세서들(1370, 1380)은 지점 대 지점 인터페이스 회로들(1376, 1394, 1386, 1398)을 사용하여 개별 P-P 인터페이스들(1352, 1354)을 통해 칩셋(1390)과 정보를 각각 교환할 수 있다. 칩셋(1390)은 고-성능 인터페이스(1339)를 통해 코프로세서(1338)와 정보를 선택적으로 교환할 수 있다. 일 실시예에서, 코프로세서(1338)는 예를 들어 하이-쓰루풋 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 임베디드 프로세서 등 특수 목적 프로세서이다.
공유된 캐시(도시되지 않음)는 어느 한 프로세서에 포함되거나, 양자 모두의 프로세서의 외부이지만 여전히 P-P 상호접속을 통해 프로세서들과 접속될 수 있어서, 프로세서가 저 전력 모드에 놓이는 경우 어느 한쪽 또는 양자 모두의 프로세서의 로컬 캐시 정보가 공유된 캐시에 저장될 수 있다.
칩셋(1390)은 인터페이스(1396)를 통해 제1 버스(1316)에 연결될 수 있다. 일 실시예에서, 제1 버스(1316)는 PCI(Peripheral Component Interconnect) 버스일 수 있거나, 또는 PCI 익스프레스 버스 또는 다른 3세대 I/O 상호접속 버스 등의 버스일 수 있지만, 본 발명의 범위가 이에 제한되는 것은 아니다.
도 13에 도시된 바와 같이, 다양한 I/O 디바이스들(1314)이 제1 버스(1316)에 연결될 수 있으며, 이와 함께 버스 브릿지(1318)가 제1 버스(1316)를 제2 버스(1320)에 연결한다. 일 실시예에서는, 코프로세서들, 하이-쓰루풋 MIC 프로세서들, GPGPU들, 가속기들(예를 들어, 그래픽 가속기 또는 DSP(Digital Signal Processing) 유닛 등), 필드 프로그래머블 게이트 어레이들 또는 임의의 다른 프로세서 등 하나 이상의 추가적인 프로세서(들)(1315)가 제1 버스(1316)에 연결된다. 일 실시예에서, 제2 버스(1320)는 LPC(Low Pin Count) 버스일 수 있다. 일 실시예에서는, 예를 들어 키보드 및/또는 마우스(1322), 통신 디바이스들(1327) 및 명령어들/코드 및 데이터(1330)를 포함할 수 있는 디스크 드라이브 또는 기타 대용량 저장 디바이스 등의 저장 유닛(1328)을 포함하는 다양한 디바이스들이 제2 버스(1320)에 연결될 수 있다. 또한, 오디오 I/O(1324)가 제2 버스(1320)에 연결될 수 있다. 다른 아키텍처들도 가능하다는 점에 주의한다. 예를 들어, 도 13의 지점-대-지점 아키텍처 대신에, 시스템은 멀티-드롭 버스 또는 다른 그러한 아키텍처를 구현할 수 있다.
이제, 도 14를 참조하면, 본 발명의 일 실시예에 따른 제2의 보다 구체적인 예시적인 시스템(1400)의 블럭도가 도시된다. 도 13 및 14에서 동일한 엘리먼트들은 동일한 참조 번호들을 가지며, 도 13의 특정 양상들은 도 14의 다른 양상들을 모호하게 하는 것을 회피하기 위해 도 14로부터 생략되었다.
도 14는 프로세서들(1370, 1380)이 각각 통합 메모리 및 I/O 제어 로직("CL")(1372, 1382)을 포함할 수 있다는 점을 도시한다. 따라서, CL(1372, 1382)은 통합 메모리 컨트롤러 유닛들을 포함하며, I/O 제어 로직을 포함한다. 도 14는 메모리들(1332, 1334)이 CL(1372, 1382)에 연결될 뿐만 아니라, I/O 디바이스들(1414) 또한 제어 로직(1372, 1382)에 연결된다는 것을 도시한다. 레거시 I/O 디바이스들(1415)은 칩셋(1390)에 연결된다.
이제, 도 15를 참조하면, 본 발명의 일 실시예에 따른 SoC(1500)의 블럭도가 도시된다. 도 11에서의 유사한 엘리먼트들은 동일한 참조 번호를 갖는다. 또한, 점선 박스는 더욱 개선된 SoC들에 관한 선택적 특징들이다. 도 15에서, 상호접속 유닛(들)(1502)은: 하나 이상의 코어들(202A-N)의 세트 및 공유 캐시 유닛(들)(1106)을 포함하는 애플리케이션 프로세서(1510); 시스템 에이전트 유닛(1110); 버스 컨트롤러 유닛(들)(1116); 통합 메모리 컨트롤러 유닛(들)(1114); 통합 그래픽 로직, 이미지 프로세서, 오디오 프로세서 및 비디오 프로세서를 포함할 수 있는 하나 이상의 코프로세서들(1520)의 세트; SRAM(Static Random Access Memory) 유닛(1530); DMA(Direct Memory Access) 유닛(1532); 및 하나 이상의 외부 디스플레이들에 연결하기 위한 디스플레이 유닛(1540)에 연결된다. 일 실시예에서, 코프로세서(들)(1520)는, 예를 들어, 네트워크 또는 통신 프로세서, 압축 엔진, GPGPU, 하이-쓰루풋 MIC 프로세서, 임베디드 프로세서 등의 특수 목적 프로세서를 포함한다.
본 명세서에 개시되는 메커니즘들의 실시예들은 하드웨어, 소프트웨어, 펌웨어 또는 이러한 구현 접근방식들의 조합으로 구현될 수 있다. 본 발명의 실시예들은 적어도 하나의 프로세서, 스토리지 시스템(휘발성 및 불휘발성 메모리 및/또는 스토리지 엘리먼트들을 포함함), 적어도 하나의 입력 디바이스, 및 적어도 하나의 출력 디바이스를 포함하는 프로그래머블 시스템들 상에서 실행되는 컴퓨터 프로그램들 또는 프로그램 코드로서 구현될 수 있다.
도 13에 도시된 코드(1330) 등의 프로그램 코드는 본 명세서에 개시되는 펑션들을 수행하고 출력 정보를 생성하기 위한 입력 명령어들에 적용될 수 있다. 출력 정보는 알려진 방식으로 하나 이상의 출력 디바이스에 적용될 수 있다. 본 출원의 목적으로, 처리 시스템은, 예를 들어, DSP(Digital Signal Processor), 마이크로컨트롤러, ASIC(Application Specific Integrated Circuit) 또는 마이크로프로세서 등의 프로세서를 갖는 임의의 시스템을 포함한다.
프로그램 코드는 하이 레벨 절차적 또는 객체 지향적 프로그래밍 언어로 구현되어 처리 시스템과 통신할 수 있다. 프로그램 코드는, 또한, 요구되는 경우, 어셈블리 또는 기계 언어로 구현될 수 있다. 사실상, 본 명세서에 개시되는 메커니즘들이 임의의 특정 프로그래밍 언어로 범위가 제한되는 것은 아니다. 어느 경우에나, 언어는 컴파일되거나 또는 해석되는 언어일 수 있다.
적어도 일 실시예의 하나 이상의 양상은, 머신에 의해 판독될 때 머신으로 하여금 본 명세서에서 개시되는 기술들을 수행하는 로직을 제조하게 하는, 프로세서 내의 다양한 로직을 표현하는, 머신 판독-가능 매체 상에 저장되는 대표적인 명령어들에 의해 구현될 수 있다. "IP 코어들"로서 알려진 그러한 표현들은 유형의 머신 판독가능 매체 상에 저장될 수 있으며, 다양한 고객들 또는 제조 설비에 공급되어, 로직 또는 프로세서를 실제로 제작하는 제조 머신들 내에 로드될 수 있다.
이러한 머신-판독가능 스토리지 매체들은, 하드 디스크들, 플로피 디스크들, 광 디스크들, CD-ROM들(Compact Disk Read-Only Memories), CD-RW들(Compact Disk ReWritable's) 및 광자기 디스크들 포함하는 임의의 다른 타입의 디스크들, ROM들(Read-Only Memories), DRAM들(Dynamic Random Access Memories), SRAM들(Static Random Access Memories) 등의 RAM들(Random Access Memories), EPROM들(Electrically Erasable Programmable Read-Only Memories), 플래시 메모리들, EEPROM들(Electrically Erasable Programmable Read-Only Memories), PCM(Phase Change Memory) 등의 반도체 장치, 자기 또는 광학 카드, 또는 전자적 명령어들을 저장하기에 적합한 임의의 다른 타입의 매체와 같은 스토리지 매체를 포함하는 머신 또는 디바이스에 의해 제조되거나 또는 형성되는 물품들의 비-일시적이고 유형인 배열들을 포함할 수 있고, 이에 제한되는 것은 아니다.
따라서, 본 발명의 실시예들은, 또한, 명령어들을 포함하거나, 또는 본 명세서에 개시되는 구조들, 회로들, 장치들, 프로세서들 및/또는 시스템 특징들을 정의하는, HDL(Hardware Description Language) 등의 설계 데이터를 포함하는 비-일시적이고 유형인 머신 판독가능 매체를 포함한다. 이러한 실시예들은 또한 프로그램 제품들이라고 할 수 있다.
에뮬레이션(바이너리 해석, 코드 모핑 등을 포함함)
일부 경우에는, 명령어 변환기가 소스 명령어 세트로부터 타겟 명령어 세트로 명령어를 변환하는데 사용될 수 있다. 예를 들어, 명령어 변환기는 코어에 의해 처리될 하나 이상의 다른 명령어들로 명령어를 (예를 들어, 정적 바이너리 해석, 동적 컴필레이션을 포함하는 동적 바이너리 해석을 이용하여) 해석하거나, 모프하거나, 에뮬레이트하거나, 또는 다른 방식으로 변환할 수 있다. 명령어 변환기는 소프트웨어, 하드웨어, 펌웨어, 또는 그의 조합으로 구현될 수 있다. 명령어 변환기는 온 프로세서(on processor), 오프 프로세서(off processor), 또는 부분 온 및 부분 오프 프로세서(part on and part off processor)일 수 있다.
도 16은 본 발명의 실시예들에 따라 소스 명령어 세트 내의 바이너리 명령어들을 타겟 명령어 세트 내의 바이너리 명령어들로 변환하는 소프트웨어 명령어 변환기의 사용을 대조하는 블럭도이다. 도시된 실시예에서, 명령어 변환기는 소프트웨어 명령어 변환기이지만, 대안적으로 명령어 변환기가 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 다양한 조합들로 구현될 수 있다. 도 16은 하이 레벨 언어(1602)의 프로그램을 x86 컴파일러(1604)를 사용하여 컴파일하여, 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(1616)에 의해 선천적으로 실행될 수 있는 x86 바이너리 코드(1606)를 생성할 수 있다는 것을 도시한다. 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(1616)는, 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 결과를 달성하기 위해서, (1) 인텔 x86 명령어 세트 코어의 명령어 세트의 상당 부분 또는 (2) 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서 상에서 실행되는 것을 목적으로 하는 오브젝트 코드 버전들의 애플리케이션들 또는 다른 소프트웨어를 호환가능하게 실행하거나 또는 다른 방식으로 처리함으로써, 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 펑션을 수행할 수 있는 임의의 프로세서를 나타낸다. x86 컴파일러(1604)는 추가적인 링크 처리(linkage processing)를 갖거나 갖지 않고서 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(1616) 상에서 실행될 수 있는 x86 바이너리 코드(1606)(예를 들어, 오브젝트 코드)를 생성하도록 작동될 수 있는 컴파일러를 나타낸다. 유사하게, 도 16은 하이 레벨 언어(1602)의 프로그램을 대안적인 명령어 세트 컴파일러(1608)를 사용하여 컴파일하여, 적어도 하나의 x86 명령어 세트 코어를 갖지 않는 프로세서(1614)(예를 들어, 캘리포니아주 서니베일의 MIPS 테크놀로지스의 MIPS 명령어 세트를 실행하고/실행하거나 캘리포니아주 서니베일의 ARM 홀딩스의 ARM 명령어 세트를 실행하는 코어들을 갖는 프로세서)에 의해 선천적으로 실행될 수 있는 대안적인 명령어 세트 바이너리 코드(1610)를 생성할 수 있다는 점을 도시한다. 명령어 변환기(1612)는 x86 바이너리 코드(1606)를, x86 명령어 세트 코어(1614)를 갖지 않는 프로세서에 의해 선천적으로 실행될 수 있는 코드로 변환하는데 사용된다. 이러한 변환된 코드는 대안적인 명령어 세트 바이너리 코드(1610)와 동일할 가능성이 없는데, 그 이유는 이를 행할 수 있는 명령어 변환기를 제조하기 어렵기 때문이다; 그러나, 변환된 코드는 일반적인 작업을 달성할 것이며, 대안적인 명령어 세트로부터의 명령어들로 이루어질 것이다. 따라서, 명령어 변환기(1612)는, 에뮬레이션, 시뮬레이션 또는 임의의 다른 프로세스를 통해 x86 명령어 세트 프로세서 또는 코어를 갖지 않는 프로세서 또는 다른 전자 디바이스가 x86 바이너리 코드(1606)를 실행하는 것을 허용하는 소프트웨어, 펌웨어, 하드웨어 또는 이들의 조합을 나타낸다.
본 명세서에 개시되는 임의의 장치에 대해 개시되는 컴포넌트들, 특징들 및 상세들은 또한 이러한 장치에 의해 및/또는 이러한 장치를 가지고 수행되는 본 명세서에 개시되는 임의의 방법들에 선택적으로 사용되고 및/또는 적용될 수 있다. 본 명세서에 개시되는 프로세서들 중 임의의 것은 본 명세서에 개시되는 컴퓨터 시스템들 또는 기타 시스템들 중 임의의 것에 포함될 수 있다. 일부 실시예들에서, 명령어들은 본 명세서에 개시되는 명령어 포맷들의 특징들 또는 상세들을 가질 수 있지만, 이것이 요구되는 것은 아니다.
설명 및 청구범위에서, "연결되는(coupled)" 및/또는 "접속되는(connected)"이라는 용어들이, 이들의 파생어와 함께, 사용될 수 있다. 이들 용어가 상호 동의어로서 의도되는 것은 아니다. 오히려, 실시예들에서, "접속되는"이란 2 이상의 엘리먼트들이 상호 직접적인 물리적 및/또는 전기적 접촉을 이루고 있다는 점을 나타내는데 사용될 수 있다. "연결되는"이란 2 이상의 엘리먼트들이 상호 직접적인 물리적 및/또는 전기적 접촉을 이루고 있다는 점을 의미할 수 있다. 그러나, "연결되는"이란 2 이상의 엘리먼트들이 상호 직접적인 접촉을 이루고 있지는 않지만, 여전히 상호 협력하거나 상호작용하고 있다는 점을 또한 의미할 수 있다. 예를 들어, 리턴 타겟 제한 유닛은 하나 이상의 중간 컴포넌트들을 통해 디코드 유닛과 연결될 수 있다. 도면들에서, 화살표들은 접속들 및 연결들을 보여주는데 사용된다.
"및/또는(and/or)"이란 용어가 사용되었을 수 있다. 본 명세서에서 사용되는 바와 같이, "및/또는"이란 용어는 하나 또는 나머지 또는 양자 모두를 의미한다(예를 들어, A 및/또는 B는 A 또는 B 또는 A와 B 양자 모두를 의미한다).
위의 설명에서는, 실시예들의 철저한 이해를 제공하기 위하여 특정 상세들이 제시되었다. 그러나, 다른 실시예들은 이들 특정 상세들 중 일부가 없어도 실시될 수 있다. 본 발명의 범위는 위에 제공되는 특정 예들에 의해서 결정되어야 하는 것이 아니라, 이하 청구범위에 의해서만 결정되어야 한다. 다른 경우들에서, 잘 알려진 회로들, 구조들, 장치들, 및 동작들은 설명의 이해를 모호하게 하는 것을 회피하기 위해 블럭도 형태로 및/또는 상세 없이 도시되었다. 적절한 것으로 간주되는 경우, 참조 번호들 또는 참조 번호들의 끝 부분들은, 달리 특정되거나 명백히 분명하지 않는 한, 선택적으로 유사하거나 동일한 특성들을 가질 수 있는, 대응하는 또는 유사한 엘리먼트들을 나타내기 위해 도면들 사이에서 반복되었다.
다양한 연산들 및 방법들이 개시되었다. 방법들 중 일부는 흐름도에서 비교적 기본적인 형태로 개시되었지만, 연산들은 선택적으로 방법들에 추가될 수 있거나 및/또는 방법들에서 제거될 수 있다. 또한, 흐름도들이 실시예들에 따른 연산의 특정 순서를 도시하지만, 그 순서는 예시적이다. 대안적인 실시예들은 상이한 순서로 연산들을 수행할 수 있고, 특정 연산들을 조합할 수 있고, 특정 연산들을 중복할 수 있는 등등이다.
특정 연산들은 하드웨어 컴포넌트들에 수행될 수 있거나, 또는 머신-실행가능 또는 회로-실행가능 명령어들로 구현될 수 있고, 이는 머신, 회로 또는 하드웨어 컴포넌트(예를 들어, 프로세서, 프로세서의 일부, 회로 등)가 연산들을 수행하는 명령어들로 프로그램되도록 하는데 및/또는 이러한 결과를 초래하는데 사용될 수 있다. 연산들은 또한 하드웨어 및 소프트웨어의 조합에 의해 선택적으로 수행될 수 있다. 프로세서, 머신 또는 하드웨어는 특수 또는 특정 회로를 포함할 수 있거나, 또는 기타 로직(예를 들어, 펌웨어 및/또는 소프트웨어와 잠재적으로 조합되는 하드웨어)이 명령어를 실행 및/또는 처리하여 명령어에 응답하여 결과를 저장하도록 동작될 수 있다.
일부 실시예들은 머신-판독가능 매체를 포함하는 제조 물품(예를 들어, 컴퓨터 프로그램 제품)을 포함한다. 매체는 머신에 의해 판독가능한 형태로 정보를 제공하는, 예를 들어, 저장하는 메커니즘을 포함할 수 있다. 머신-판독가능 매체는 머신에 의해 실행되면 및/또는 실행될 때 머신으로 하여금 본 명세서에 개시되는 하나 이상의 연산들, 방법들, 또는 기술들을 수행하게 하고 및/또는 수행하는 결과가 머신에 생기게 하도록 동작가능한 명령어들 또는 명령어들의 시퀀스를 제공하거나 저장할 수 있다. 머신-판독가능 매체는 본 명세서에 개시되는 명령어들에 대한 실시예들 중 하나 이상을 저장 또는 다른 방식으로 제공할 수 있다.
일부 실시예들에서, 머신-판독가능 매체는 유형의 및/또는 비-일시적 머신-판독가능 저장 매체를 포함할 수 있다. 예를 들어, 유형의 및/또는 비-일시적 머신-판독가능 저장 매체는 플로피 디스켓, 광 스토리지 매체, 광 디스크, 광 데이터 스토리지 디바이스, CD-ROM, 자기 디스크, 광자기 디스크, ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Erasable-and-Programmable ROM), EEPROM(Electrically-Erasable-and-Programmable ROM), RAM(Random Access Memory), SRAM(Static-RAM), DRAM(Dynamic-RAM), 플래시 메모리, 상 변경 메모리, 상 변경 데이터 스토리지 재료, 불휘발성 메모리, 불휘발성 데이터 스토리지 디바이스, 비-일시적 메모리, 비-일시적 데이터 스토리지 디바이스 등을 포함할 수 있다. 비-일시적 머신-판독가능 스토리지 매체는 일시적 전파되는 신호(transitory propagated signal)로 이루어지지 않는다.
적절한 머신들의 예들은, 범용 프로세서, 특수 목적 프로세서, 명령어 처리 장치, 디지털 로직 회로, 집적 회로 등을 포함하며, 이에 제한되는 것은 아니다. 적절한 머신의 또 다른 예는 프로세서, 명령어 처리 장치, 디지털 로직 회로 또는 집적 회로를 포함하는 컴퓨팅 디바이스 또는 기타 전자 디바이스를 포함한다. 이러한 컴퓨팅 디바이스들 및 전자 디바이스들의 예들은 데스크톱 컴퓨터, 범용 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 넷북, 스마트폰들, 셀룰러 폰들, 서버들, 네트워크 디바이스들(예를 들어, 라우터들 및 스위치들), MID들(Mobile Internet devices), 미디어 플레이어들, 스마트 텔레비전들, 넷톱들, 셋-톱 박스들 및 비디오 게임 컨트롤러들을 포함하고, 이에 제한되는 것은 아니다.
본 명세서 전반에 걸쳐서 예를 들어, "일 실시예", "실시예", "하나 이상의 실시예들", "일부 실시예들"에 대한 언급은, 특정 특징이 본 발명의 실시에 포함될 수 있지만 반드시 그러할 것이 요구되는 것은 아니라는 점을 나타낸다. 유사하게, 본 명세서를 간소화하고 다양한 본 발명의 양상들의 이해를 도울 목적으로, 설명에서는 다양한 특징들이 때때로 단일 실시예, 도면, 또는 그의 설명에서 함께 그룹화된다. 그러나, 이러한 개시의 방법이, 본 발명은 각 청구범위에 명백하게 기재된 것보다 많은 특징들을 요구하는 의도를 반영하는 것으로서 해석되어서는 안 된다. 오히려, 이하 청구범위들이 반영하는 바에 따라, 본 발명의 양상들은 단일 개시된 실시예의 모든 특징보다 적게 놓인다. 따라서, 상세한 설명에 후속하는 청구범위들은 이로써 본 상세한 설명에 명백하게 통합되고, 각 청구범위는 본 발명의 개별 실시예로서 자립한다.
예시적인 실시예들
이하의 예들은 다른 실시예들과 관련된다. 이러한 예들에서의 상세들은 하나 이상의 실시예들에서 어디에서나 사용될 수 있다.
예 1은 프로시저로부터의 RTR(Return Target Restrictive) 리턴 명령어를 디코드하는 디코드 유닛을 포함하는 프로세서이다. 이러한 프로세서는 또한 디코드 유닛과 연결되고, RTR 리턴 명령어에 응답하여, RTR 리턴 명령어에 대응하는 리턴 어드레스에서의 명령어로의 제어 흐름 이동을 행하려는 RTR 리턴 명령어에 의한 시도를 제한할지를 판정하는 리턴 타겟 제한 유닛을 포함한다. 이러한 판정은 RTR 리턴 명령어와 리턴 어드레스에서의 명령어의 타입의 호환성에 기초하고, 리턴 어드레스에서의 명령어의 제2 RTR(Return Target Restrictive) 정보와 RTR 리턴 명령어의 제1 RTR 정보의 호환성에 기초한다. 이러한 프로세서는 또한 리턴 타겟 제한 유닛 및 디코드 유닛과 연결되는 제어 흐름 이동 유닛을 포함하고, 이러한 제어 흐름 이동 유닛은 RTR 리턴 명령어에 응답하여 리턴 타겟 제한 유닛이 시도를 제한하지 않는 것으로 판정할 때 리턴 어드레스에서의 명령어로 제어 흐름을 이동한다.
예 2는 예 1의 프로세서를 포함하고, 리턴 타겟 제한 유닛은, 제1 RTR 정보에 대응하는 제1 값이 제2 RTR 정보에 대응하는 제2 값과 부합할(matches) 때 시도를 제한하지 않는 것으로 판정하고, 제1 값이 제2 값과 부합하지 않을 때 시도를 제한하는 것으로 판정한다.
예 3은 예 2의 프로세서를 포함하고, 리턴 타겟 제한 유닛은, 제1 값이 제2 값과 동등할 때 시도를 제한하지 않는 것으로 판정하고, 제1 값이 제2 값과 동등하지 않을 때 시도를 제한하는 것으로 판정한다.
예 4는 예 1의 프로세서를 포함하고, 리턴 타겟 제한 유닛은, 리턴 어드레스에서의 명령어의 오피코드가, RTR 리턴 명령어와 호환가능한 타입의 것인 모든 명령어들에 대응하는 5개 보다 많지 않은 오피코드들의 세트 중 하나가 아닐 때, 시도를 제한하는 것을 판정한다. 이러한 명령어들은 RTR 리턴 명령어에 대해 잠재적으로 허용가능한 리턴 타겟들을 마크(mark)하는데 사용된다.
예 5는 예 1의 프로세서를 포함하고, RTR 리턴 명령어는 제1 RTR 정보를 제공하는 즉치(immediate)를 갖고, 리턴 어드레스에서의 명령어는 제2 RTR 정보를 제공하는 즉치를 갖는다.
예 6은 예1 내지 예5 중 어느 하나의 프로세서를 포함하고, 리턴 타겟 제한 유닛이 시도를 제한하지 않는 것으로 판정할 때, 프로세서는 리턴 어드레스에서의 명령어를 연산 없음(no operation)으로서 수행한다.
예 7은 예 1 내지 5 중 어느 하나의 프로세서를 포함하고, 리턴 타겟 제한 유닛이 시도를 제한하는 것으로 판정할 때, 리턴 타겟 제한 유닛은 예외, 장애 및 인터럽트 중 하나를 야기하게 된다.
예 8은 예 1의 프로세서를 포함하고, 디코드 유닛은 RTR 리턴 명령어 이전에 명령어 세트에 존재하였던 프로시저로부터의 레거시 리턴 명령어와 동일한 즉치 및 오피코드를 갖는 RTR 리턴 명령어를 디코드한다. 프로시저로부터의 레거시 리턴 명령어는 본래 즉치에 의해 표시되는 다수의 바이트들을 스택으로부터 팝(pop)되게 하는 것이었다. 프로세서는 제1 RTR 정보에 대한 즉치를 사용한다.
예 9는 예 1의 프로세서를 포함하고, 디코드 유닛은 RTR 리턴 명령어 이전에 명령어 세트에 존재하였던 프로시저로부터의 레거시 리턴 명령어와 동일한 즉치 및 오피코드를 갖는 RTR 리턴 명령어를 디코드한다. 프로세서는 즉치가 제1 RTR 정보에 대응하는 제1 모드 및 즉치가 무시되는 제2 모드를 갖는다.
예 10은 프로시저로부터 RTR(Return Target Restrictive) 리턴 명령어를 수신하는 것을 포함하는 프로세서에서의 방법이다. RTR 리턴 명령어에 응답하여, RTR 리턴 명령어에 대응하는 리턴 어드레스에서의 명령어로의 제어 흐름 이동을 행하려는 RTR 리턴 명령어에 의한 시도를 제한한다. 이러한 제한은, 리턴 어드레스에서의 명령어의 타입이 RTR 리턴 명령어와 호환가능하지 않는지의 판정, 및 RTR 리턴 명령어에 의해 표시되는 제1 RTR(Return Target Restrictive) 정보가 리턴 어드레스에서의 명령어에 의해 표시되는 제2 RTR 정보와 호환되지 않는지의 판정 중 적어도 하나에 기초한다.
예 11은 예 10의 방법을 포함하고, 제한하는 것은 RTR 리턴 명령어의 RTR 정보가 리턴 어드레스에서의 명령어의 RTR 정보와 동등하지 않는지의 판정에 기초한다.
예 12는 예 10의 방법을 포함하고, 제한하는 것은 리턴 어드레스에서의 명령어의 오피코드가 RTR 리턴 명령어와 호환가능한 타입의 것인 모든 명령어들에 대응하는 5개 보다 많지 않은 오피코드들의 세트 중 하나가 아닌지의 판정에 기초한다.
예 13은 예 10의 방법을 포함하고, 수신하는 것은 제1 RTR 정보를 제공하는 즉치를 갖는 RTR 리턴 명령어를 수신하는 것을 포함한다.
예 14는 제1 타입의 코드를 수신하는 코드 수신 모듈을 포함하는 코드 분석 시스템이다. 코드 분석 모듈은 코드 수신 모듈과 연결되어 제1 타입의 코드에서 프로시저로부터의 RTR(Return Target Restrictive) 리턴 명령어들이 제1 타입에 대해서는 허용되지만 하나 이상의 상이한 타입들의 코드에 대해서는 허용되지 않는 RTR(Return Target Restrictive) 정보만을 나타내는지를 판정한다.
예 15는 예 14의 코드 분석 시스템을 포함하고, 제1 타입은 기밀이 아닌(unprivileged) 코드를 포함하고, 하나 이상의 상이한 타입들의 코드는 기밀인(privileged) 코드를 포함한다.
예 16은 예 14의 코드 분석 시스템을 포함하고, 제1 타입은 사용자-레벨 애플리케이션을 포함하고, 하나 이상의 상이한 타입들의 코드는 복수의 사용자-레벨 라이브러리 코드, 디바이스 드라이버 코드, 시스템-레벨 라이브러리 코드 및 운영 체제 코드를 포함한다.
예 17은 예 14의 코드 분석 시스템을 포함하고, 코드 분석 모듈은 제1 타입의 코드에서의 모든 RTR 리턴 명령어들이 제1 범위에 있는 값들의 RTR 정보만을 나타내는지를 판정하고, 제1 범위는 하나 이상의 상이한 타입들의 코드에 대응하는 하나 이상의 다른 범위들과 상호 배타적이다.
예 18은 예 14 내지 17 중 어느 하나의 코드 분석 시스템을 포함하고, 코드 분석 모듈은 디지털 배포 플랫폼의 모듈 및 운영 체제 모듈을 포함한다.
예 19는 예 14 내지 17 중 어느 하나의 코드 분석 시스템을 포함하고, 코드 분석 모듈은 운영 체제 모듈을 포함한다.
예 20은 코드를 수신하는 코드 수신 모듈을 포함하는 코드 분석 시스템이다. 이러한 시스템은, 또한, 코드 수신 모듈과 연결되고, 프로시저로부터의 상보형 RTR(Return Target Restrictive) 리턴 및 리턴 타겟 명령어들의 적어도 한 쌍에 대한 RTR(Return Target Restrictive) 정보를 변경하는 코드 분석 모듈을 포함한다. 이는 한 쌍의 상보형 RTR 리턴 및 리턴 타겟 명령어들의 RTR 정보를 상보형으로 유지하면서 수행된다.
예 21은 예 20의 코드 분석 시스템을 포함하고, 코드 수신 모듈은 코드에서 복수개 쌍의 상보형 RTR 리턴 및 리턴 타겟 명령어들을 나타내는 메타데이터를 더욱 수신한다. 코드 분석 모듈은 각 쌍의 상보형 RTR 리턴 및 리턴 타겟 명령어들에 대한 RTR 정보를 상보형으로 유지하면서 각 쌍의 상보형 RTR 리턴 및 리턴 타겟 명령어들의 RTR 정보를 변경한다.
예 22는 예 20 내지 21 중 어느 하나의 코드 분석 시스템을 포함하고, 코드 분석 모듈은 운영 체제 모듈을 포함한다.
예 23은 예 20 내지 21 중 어느 하나의 코드 분석 시스템을 포함하고, 코드 분석 모듈은 디지털 배포 플랫폼의 모듈을 포함한다.
예 24는 상호접속 및 상호접속과 연결되는 프로세서를 포함하여 명령어들을 처리하는 시스템이다. 프로세서는 프로시저로부터의 RTR(Return Target Restrictive) 리턴 명령어를 수신한다. 프로세서는, RTR 리턴 명령어에 응답하여, RTR 리턴 명령어에 대응하는 리턴 어드레스에서의 명령어로의 제어 흐름 이동을 행하려는 RTR 리턴 명령어에 의한 시도를 제한할지를, RTR 리턴 명령어와 리턴 어드레스에서의 명령어의 타입의 호환성의 결핍 및 리턴 어드레스에서의 명령어와 RTR 리턴 명령어의 제1 RTR 정보의 호환성의 결핍 중 하나에 기초하여, 판정한다. 이러한 시스템은 또한 상호접속과 연결되는 DRAM(Dynamic Random Access Memory)을 포함한다.
예 25는 예 24의 시스템을 포함하고, 프로세서는 RTR 리턴 명령어의 즉치의 값이 리턴 어드레스에서의 명령어의 즉치의 값과 동등하지 않음에 기초하여 시도를 제한할 것을 판정한다. 프로세서는 시도를 제한하는 판정에 응답하여 장애 및 예외 중 하나를 야기할 수 있다.
예 26은 비-일시적 머신-판독가능 스토리지 매체를 포함하는 제조 물품이다. 비-일시적 머신-판독가능 스토리지 매체는 명령어들을 저장한다. 명령어들은, 머신에 의해 실행되면 머신으로 하여금, 제1 타입의 코드에서의 모든 프로시저로부터의 RTR(Return Target Restrictive) 리턴 명령어들의 RTR(Return Target Restrictive) 정보를 검사하는 것을 포함하는 연산들을 수행하게 한다. 또한, 제1 타입의 코드에서 RTR 리턴 명령어들이 제1 타입의 코드에 대해서는 허용되지만 하나 이상의 다른 타입들의 코드에 대해서는 허용되지 않는 RTR 정보만을 나타내는지를 판정한다.
예 27은 예 26의 제조 물품을 포함하고, 명령어들은 머신으로 하여금 제1 타입의 코드에서 RTR 명령어들이 제1 타입의 코드에 대해서는 허용되지만 하나 이상의 다른 타입들의 코드에 대해서는 허용되지 않는 제1 범위에서의 값들만을 나타내는지를 판정하게 한다.
예 28은 예 10-13 중 어느 하나의 방법을 수행하도록 동작될 수 있는 프로세서 또는 기타 장치이다.
예 29는 예 10-13 중 어느 하나의 방법을 수행하는 수단을 포함하는 프로세서 또는 기타 장치이다.
예 30은 예 10-13 중 어느 하나의 방법을 수행하는 모듈들, 유닛들, 로직, 회로, 수단 또는 이들의 조합을 포함하는 프로세서 또는 기타 장치이다.
예 31은 머신-판독가능 매체를 포함하는 제조 물품으로서, 머신-판독가능 매체는 선택적으로 비-일시적 머신-판독가능 스토리지 매체이고, 프로세서, 컴퓨터 시스템 또는 기타 머신에 의해 실행되면 및/또는 실행될 때 머신으로 하여금 예 10-13 중 어느 하나의 방법을 수행하게 하도록 동작될 수 있는 명령어를 저장 또는 다른 방식으로 제공한다.
예 32는, 상호접속; 상호접속과 연결되는 프로세서; 및 DRAM(Dynamic Random Access Memory), 그래픽스 칩, 무선 통신 칩, 상 변화 메모리 및 비디오 카메라로부터 선택되며 상호접속과 연결되는 적어도 하나의 컴포넌트를 포함하는 컴퓨터 시스템 또는 기타 전자 디바이스로서, 이러한 컴퓨터 시스템 또는 기타 전자 디바이스는 예 10-13 중 어느 하나의 방법을 수행하도록 동작될 수 있다.
예 33은 본 명세서에 개시되는 바와 같은 하나 이상의 연산들 또는 임의의 방법을 실질적으로 수행하도록 동작될 수 있는 프로세서 또는 기타 장치이다.
예 34는 본 명세서에 개시되는 바와 같은 하나 이상의 연산들 또는 임의의 방법을 실질적으로 수행하는 수단을 포함하는 프로세서 또는 기타 장치이다.
예 35는 본 명세서에 개시되는 바와 같은 명령어들 중 임의의 것을 실질적으로 수행하는 프로세서 또는 기타 장치이다.
예 36은 본 명세서에 개시되는 바와 같은 명령어들 중 임의의 것을 실질적으로 수행하는 수단을 포함하는 프로세서 또는 기타 장치이다.

Claims (25)

  1. 프로세서로서,
    프로시저로부터의 RTR(Return Target Restrictive) 리턴 명령어를 디코드하는 디코드 유닛;
    상기 디코드 유닛과 연결되고, 상기 RTR 리턴 명령어에 응답하여, 상기 RTR 리턴 명령어에 대응하는 리턴 어드레스에서의 명령어로의 제어 흐름 이동을 행하려는 상기 RTR 리턴 명령어에 의한 시도를 제한할지를, 상기 RTR 리턴 명령어와 상기 리턴 어드레스에서의 명령어의 타입의 호환성에 기초하고, 또한 상기 리턴 어드레스에서의 명령어의 제2 RTR(Return Target Restrictive) 정보와 상기 RTR 리턴 명령어의 제1 RTR 정보의 호환성에 기초하여, 판정하는 리턴 타겟 제한 유닛; 및
    상기 리턴 타겟 제한 유닛 및 상기 디코드 유닛과 연결되고, 상기 RTR 리턴 명령어에 응답하여, 상기 리턴 타겟 제한 유닛이 상기 시도를 제한하지 않는 것으로 판정할 때 상기 리턴 어드레스에서의 명령어로 제어 흐름을 이동하는 제어 흐름 이동 유닛
    을 포함하는 프로세서.
  2. 제1항에 있어서,
    상기 리턴 타겟 제한 유닛은, 상기 제1 RTR 정보에 대응하는 제1 값이 상기 제2 RTR 정보에 대응하는 제2 값과 부합할(matches) 때 상기 시도를 제한하지 않는 것으로 판정하고, 상기 제1 값이 상기 제2 값과 부합하지 않을 때 상기 시도를 제한하는 것으로 판정하는 프로세서.
  3. 제2항에 있어서,
    상기 리턴 타겟 제한 유닛은, 상기 제1 값이 상기 제2 값과 동등할 때 상기 시도를 제한하지 않는 것으로 판정하고, 상기 제1 값이 상기 제2 값과 동등하지 않을 때 상기 시도를 제한하는 것으로 판정하는 프로세서.
  4. 제1항에 있어서,
    상기 리턴 타겟 제한 유닛은, 상기 리턴 어드레스에서의 명령어의 오피코드가, 상기 RTR 리턴 명령어와 호환가능한 타입의 것인 모든 명령어들에 대응하며, 상기 RTR 리턴 명령어에 대해 잠재적으로 허용가능한 리턴 타겟들을 마크(mark)하는데 사용되는, 5개 보다 많지 않은 오피코드들의 세트 중 하나가 아닐 때, 상기 시도를 제한하는 것으로 판정하는 프로세서.
  5. 제1항에 있어서,
    상기 RTR 리턴 명령어는 상기 제1 RTR 정보를 제공하는 즉치(immediate)를 갖고, 상기 리턴 어드레스에서의 명령어는 상기 제2 RTR 정보를 제공하는 즉치를 갖는 프로세서.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 리턴 타겟 제한 유닛이 상기 시도를 제한하지 않는 것으로 판정할 때, 상기 프로세서는 상기 리턴 어드레스에서의 명령어를 연산 없음(no operation)으로서 수행하는 프로세서.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 리턴 타겟 제한 유닛이 상기 시도를 제한하는 것으로 판정할 때, 상기 리턴 타겟 제한 유닛은 예외, 장애 및 인터럽트 중 하나를 야기하게 되는 프로세서.
  8. 제1항에 있어서,
    상기 디코드 유닛은 상기 RTR 리턴 명령어 이전에 명령어 세트에 존재하였던 프로시저로부터의 레거시 리턴 명령어와 동일한 즉치 및 오피코드를 갖는 RTR 리턴 명령어를 디코드하고, 상기 프로시저로부터의 레거시 리턴 명령어는 본래 상기 즉치에 의해 표시되는 다수의 바이트들을 스택으로부터 팝(pop)되게 하는 것이었으며, 상기 프로세서는 상기 제1 RTR 정보에 대한 즉치를 사용하는 프로세서.
  9. 제1항에 있어서,
    상기 디코드 유닛은 상기 RTR 리턴 명령어 이전에 명령어 세트에 존재하였던 프로시저로부터의 레거시 리턴 명령어와 동일한 즉치 및 오피코드를 갖는 RTR 리턴 명령어를 디코드하고, 상기 프로세서는 상기 즉치가 상기 제1 RTR 정보에 대응하는 제1 모드 및 상기 즉치가 무시되는 제2 모드를 갖는 프로세서.
  10. 프로세서에서의 방법으로서,
    프로시저로부터의 RTR(Return Target Restrictive) 리턴 명령어를 수신하는 단계; 및
    상기 RTR 리턴 명령어에 응답하여, 상기 RTR 리턴 명령어에 대응하는 리턴 어드레스에서의 명령어로의 제어 흐름 이동을 행하려는 상기 RTR 리턴 명령어에 의한 시도를 제한하는 단계
    를 포함하고,
    상기 제한하는 단계는,
    상기 리턴 어드레스에서의 명령어의 타입이 상기 RTR 리턴 명령어와 호환가능하지 않은 것으로 판정하는 단계, 및
    상기 RTR 리턴 명령어에 의해 표시되는 제1 RTR(Return Target Restrictive) 정보가 상기 리턴 어드레스에서의 명령어에 의해 표시되는 제2 RTR 정보와 호환되지 않는 것으로 판정하는 단계
    중 적어도 하나에 기초하는 방법.
  11. 제10항에 있어서,
    상기 제한하는 단계는 상기 RTR 리턴 명령어의 RTR 정보가 상기 리턴 어드레스에서의 명령어의 RTR 정보와 동등하지 않다는 판정에 기초하는 방법.
  12. 제10항에 있어서,
    상기 제한하는 단계는 상기 리턴 어드레스에서의 명령어의 오피코드가 상기 RTR 리턴 명령어와 호환가능한 타입의 것인 모든 명령어들에 대응하는 5개 보다 많지 않은 오피코드들의 세트 중 하나가 아니라는 판정에 기초하는 방법.
  13. 제10항에 있어서,
    상기 수신하는 단계는 상기 제1 RTR 정보를 제공하는 즉치를 갖는 RTR 리턴 명령어를 수신하는 단계를 포함하는 방법.
  14. 명령어들을 처리하는 시스템으로서,
    상호접속;
    상기 상호접속과 연결되고, 프로시저로부터의 RTR(Return Target Restrictive) 리턴 명령어를 수신하고, 상기 RTR 리턴 명령어에 응답하여, 상기 RTR 리턴 명령어에 대응하는 리턴 어드레스에서의 명령어로의 제어 흐름 이동을 행하려는 상기 RTR 리턴 명령어에 의한 시도를 제한할 것을, 상기 RTR 리턴 명령어와 상기 리턴 어드레스에서의 명령어의 타입의 호환성의 결핍 및 상기 리턴 어드레스에서의 명령어와 상기 RTR 리턴 명령어의 제1 RTR 정보의 호환성의 결핍 중 하나에 기초하여, 판정하는 프로세서; 및
    상기 상호접속과 연결되는 DRAM(Dynamic Random Access Memory)
    을 포함하는 시스템.
  15. 제14항에 있어서,
    상기 프로세서는 상기 RTR 리턴 명령어의 즉치의 값이 상기 리턴 어드레스에서의 명령어의 즉치의 값과 동등하지 않음에 기초하여 상기 시도를 제한할 것을 판정하고, 상기 프로세서는 상기 시도를 제한하는 판정에 응답하여 장애 및 예외 중 하나를 야기하는 시스템.
  16. 코드 분석 시스템으로서,
    제1 타입의 코드를 수신하는 코드 수신 모듈; 및
    상기 코드 수신 모듈과 연결되어, 상기 제1 타입의 코드에서 프로시저로부터의 RTR(Return Target Restrictive) 리턴 명령어들 모두가 상기 제1 타입에 대해서는 허용되지만 하나 이상의 상이한 타입들의 코드에 대해서는 허용되지 않는 RTR(Return Target Restrictive) 정보만을 나타내는지를 판정하는 코드 분석 모듈
    을 포함하는 코드 분석 시스템.
  17. 제16항에 있어서,
    상기 제1 타입은 기밀이 아닌(unprivileged) 코드를 포함하고, 상기 하나 이상의 상이한 타입들의 코드는 기밀인(privileged) 코드를 포함하는 코드 분석 시스템.
  18. 제16항에 있어서,
    상기 제1 타입은 사용자-레벨 애플리케이션을 포함하고, 상기 하나 이상의 상이한 타입들의 코드는 복수의 사용자-레벨 라이브러리 코드, 디바이스 드라이버 코드, 시스템-레벨 라이브러리 코드 및 운영 체제 코드를 포함하는 코드 분석 시스템.
  19. 제16항에 있어서,
    상기 코드 분석 모듈은 상기 제1 타입의 코드에서의 모든 RTR 리턴 명령어들이 제1 범위에 있는 값들의 RTR 정보만을 나타내는지를 판정하고, 상기 제1 범위는 상기 하나 이상의 상이한 타입들의 코드에 대응하는 하나 이상의 다른 범위들과 상호 배타적인 코드 분석 시스템.
  20. 코드 분석 시스템으로서,
    코드를 수신하는 코드 수신 모듈; 및
    상기 코드 수신 모듈과 연결되어, 프로시저로부터의 상보형 RTR(Return Target Restrictive) 리턴 및 리턴 타겟 명령어들의 적어도 한 쌍에 대한 RTR(Return Target Restrictive) 정보를, 상보형 RTR 리턴 및 리턴 타겟 명령어들의 상기 쌍의 RTR 정보를 상보형으로 유지하면서, 변경하는 코드 분석 모듈
    을 포함하는 코드 분석 시스템.
  21. 제20항에 있어서,
    상기 코드 수신 모듈은 상기 코드에서 복수개 쌍의 상보형 RTR 리턴 및 리턴 타겟 명령어들을 나타내는 메타데이터를 더욱 수신하고, 상기 코드 분석 모듈은 각 쌍의 상보형 RTR 리턴 및 리턴 타겟 명령어들에 대한 RTR 정보를 상보형으로 유지하면서 각 쌍의 상보형 RTR 리턴 및 리턴 타겟 명령어들의 RTR 정보를 변경하는 코드 분석 시스템.
  22. 프로세서로서,
    프로시저로부터의 RTR(Return Target Restrictive) 리턴 명령어를 수신하는 수단; 및
    상기 RTR 리턴 명령어에 응답하여, 상기 RTR 리턴 명령어에 대응하는 리턴 어드레스에서의 명령어로의 제어 흐름 이동을 행하려는 상기 RTR 리턴 명령어에 의한 시도를 제한하는 수단
    을 포함하고,
    상기 제한은,
    상기 리턴 어드레스에서의 명령어의 타입이 상기 RTR 리턴 명령어와 호환가능하지 않은 것으로 판정하는 것, 및
    상기 RTR 리턴 명령어에 의해 표시되는 제1 RTR(Return Target Restrictive) 정보가 상기 리턴 어드레스에서의 명령어에 의해 표시되는 제2 RTR 정보와 호환되지 않는 것으로 판정하는 것
    중 적어도 하나에 기초하는 프로세서.
  23. 제22항에 있어서,
    상기 제한하는 수단은 상기 RTR 리턴 명령어의 RTR 정보가 상기 리턴 어드레스에서의 명령어의 RTR 정보와 동등하지 않다는 판정에 기초하여 제한하는 수단을 포함하는 프로세서.
  24. 제10항 내지 제13항 중 어느 한 항의 방법을 수행하는 수단을 포함하는 프로세서.
  25. 머신에 의해 실행되면 상기 머신으로 하여금 제10항 내지 제13항 중 어느 한 항의 방법을 수행하게 하도록 동작가능한 명령어를 제공하는 비-일시적 머신-판독가능 스토리지 매체를 포함하는 제조 물품.
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