KR20150104466A - Manufacturing method of semiconductor device and semiconductor device thereof - Google Patents

Manufacturing method of semiconductor device and semiconductor device thereof Download PDF

Info

Publication number
KR20150104466A
KR20150104466A KR1020140026224A KR20140026224A KR20150104466A KR 20150104466 A KR20150104466 A KR 20150104466A KR 1020140026224 A KR1020140026224 A KR 1020140026224A KR 20140026224 A KR20140026224 A KR 20140026224A KR 20150104466 A KR20150104466 A KR 20150104466A
Authority
KR
South Korea
Prior art keywords
circuit board
lower circuit
encapsulant
semiconductor device
upper circuit
Prior art date
Application number
KR1020140026224A
Other languages
Korean (ko)
Other versions
KR101588947B1 (en
Inventor
윤주훈
양성진
곽태호
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020140026224A priority Critical patent/KR101588947B1/en
Publication of KR20150104466A publication Critical patent/KR20150104466A/en
Application granted granted Critical
Publication of KR101588947B1 publication Critical patent/KR101588947B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Abstract

An embodiment of the present invention relates to a method for manufacturing a semiconductor device and a semiconductor device thereby. A technical objective to be reached is to provide the method for manufacturing a semiconductor device which can increase manufacturing yields by manufacturing individual semiconductor devices through encapsulation and sawing after an upper circuit board of multiple unit bases of fair quality is electrically connected to a lower circuit board of a strip base; and the semiconductor device thereby. To this end, the method for manufacturing a semiconductor device includes the following steps: preparing the lower circuit board of the strip base; electrically connecting multiple semiconductor dies on the lower circuit board; electrically connecting an upper circuit board of a unit base on the semiconductor dies to the lower circuit board; encapsulating the semiconductor dies on the lower circuit board and the upper circuit board with an encapsulant; electrically connecting a solder ball under the lower circuit board; and obtaining individual semiconductor devices by sawing the encapsulant and the lower circuit board.

Description

반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스{Manufacturing method of semiconductor device and semiconductor device thereof}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method of manufacturing a semiconductor device,

본 발명의 일 실시예는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스에 관한 것이다.One embodiment of the present invention relates to a method of manufacturing a semiconductor device and a semiconductor device therefor.

일반적으로 패키지온패키지(Package On Package)는 패키지 위에 패키지를 얹은 반도체 디바이스를 의미한다. 시스템온칩(System On Chip)이 하나의 칩 위에 여라가지 회로를 층층이 쌓아 올리는 것이라면 시스템인패키지(system In Package)는 별개의 칩으로 되어 있는 복수의 칩을 하나의 패키지로 실장하는 기술을 의미한다. 패키지온패키지는 시스템인칩 기술과 비교했을 대 유연성 및 확장성이 뛰어나다.Generally, a package-on-package refers to a semiconductor device on which a package is placed on a package. If System On Chip is stacked on top of a single chip, the system in package is a technique of mounting a plurality of chips having different chips in one package. The package-on-package is more flexible and scalable than the system chip technology.

본 발명의 일 실시예는 하나의 스트립 베이스의 하부 회로기판에 양품으로서 다수의 유닛 베이스의 상부 회로기판이 전기적으로 접속된 후, 인캡슐레이션 및 소잉되어 낱개의 반도체 디바이스가 제조됨으로써, 제조 수율을 향상시킬 수 있는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.In one embodiment of the present invention, a plurality of unit base upper circuit boards are electrically connected as a good product to a lower circuit board of one strip base, then encapsulated and sowed to produce a single semiconductor device, A method of manufacturing a semiconductor device and a semiconductor device therefor.

본 발명의 일 실시예는 하부 회로기판 또는/및 상부 회로기판의 측벽이 인캡슐란트로 인캡슐레이션됨으로써, 휨 현상을 방지할 수 있는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.An embodiment of the present invention provides a method of manufacturing a semiconductor device and a semiconductor device according to the present invention, in which a sidewall of a lower circuit board and / or an upper circuit board is encapsulated with an encapsulant, thereby preventing a warping phenomenon.

본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 스트립 베이스의 하부 회로기판을 준비하는 단계; 상기 하부 회로기판 위에 다수의 반도체 다이를 전기적으로 접속하는 단계; 상기 반도체 다이 위에 유닛 베이스의 상부 회로기판을 상기 하부 회로기판에 전기적으로 접속하는 단계; 상기 하부 회로기판 위의 상기 반도체 다이 및 상부 회로기판을 인캡슐란트로 인캡슐레이션하는 단계; 상기 하부 회로기판의 아래에 솔더볼을 전기적으로 접속하는 단계; 및 상기 인캡슐란트 및 하부 회로기판을 소잉하여 낱개의 반도체 디바이스를 획득하는 단계를 포함한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes: preparing a lower circuit board of a strip base; Electrically connecting a plurality of semiconductor dies on the lower circuit board; Electrically connecting the upper circuit board of the unit base to the lower circuit board on the semiconductor die; Encapsulating the semiconductor die and the upper circuit board on the lower circuit board with encapsulant; Electrically connecting solder balls under the lower circuit board; And sowing the encapsulant and the lower circuit board to obtain a single semiconductor device.

상기 반도체 다이는 플립칩 형태로 상기 하부 회로기판에 전기적으로 접속될 수 있다.The semiconductor die may be electrically connected to the lower circuit board in a flip chip form.

상기 상부 회로기판은 솔더 범프에 의해 상기 하부 회로기판에 전기적으로 접속될 수 있다.The upper circuit board may be electrically connected to the lower circuit board by solder bumps.

상기 인캡슐란트는 상기 상부 회로기판의 측면 중 적어도 하나의 측면을 덮을 수 있다.The encapsulant may cover at least one side of the side surface of the upper circuit board.

상기 낱개의 반도체 디바이스는 상기 하부 회로기판 및 인캡슐란트의 측면이 동일면을 이룰 수 있다.The single semiconductor device may have the same side surface of the lower circuit board and the encapsulant.

상기 낱개의 반도체 디바이스는 상부 회로기판의 폭이 하부 회로기판의 폭보다 작을 수 있다.The width of the upper circuit board may be smaller than the width of the lower circuit board.

본 발명의 일 실시예에 따른 반도체 디바이스는 하부 회로기판; 상기 하부 회로기판 위에 전기적으로 접속된 반도체 다이; 상기 반도체 다이 위에 상기 하부 회로기판에 전기적으로 접속된 상부 회로기판; 상기 하부 회로기판 위의 상기 반도체 다이를 인캡슐레이션하는 인캡슐란트; 및 상기 하부 회로기판의 아래에 전기적으로 접속된 솔더볼을 포함한다.A semiconductor device according to an embodiment of the present invention includes a lower circuit board; A semiconductor die electrically connected to the lower circuit board; An upper circuit board electrically connected to the lower circuit board on the semiconductor die; An encapsulant encapsulating the semiconductor die on the lower circuit board; And a solder ball electrically connected under the lower circuit board.

상기 반도체 다이는 플립칩 형태로 상기 하부 회로기판에 전기적으로 접속될 수 있다.The semiconductor die may be electrically connected to the lower circuit board in a flip chip form.

상기 상부 회로기판은 솔더 범프에 의해 상기 하부 회로기판에 전기적으로 접속될 수 있다.The upper circuit board may be electrically connected to the lower circuit board by solder bumps.

상기 인캡슐란트는 상기 상부 회로기판의 측면 중 적어도 하나의 측면을 덮을 수 있다.The encapsulant may cover at least one side of the side surface of the upper circuit board.

상기 하부 회로기판 및 인캡슐란트의 측면이 동일면을 이룰 수 있다.The side surfaces of the lower circuit board and the encapsulant may be coplanar.

상기 상부 회로기판의 폭이 하부 회로기판의 폭보다 작을 수 있다.The width of the upper circuit board may be smaller than the width of the lower circuit board.

상기 인캡슐란트는 상기 하부 회로기판의 측면 중 적어도 하나의 측면을 덮을 수 있다.The encapsulant may cover at least one side of the side surface of the lower circuit board.

상기 인캡슐란트는 상기 상부 회로기판의 측면 중 적어도 하나의 측면과, 상기 하부 회로기판의 측면중 적어도 하나의 측면을 덮을 수 있다.The encapsulant may cover at least one side surface of the upper circuit board and at least one side surface of the lower circuit board.

상기 인캡슐란트는 상기 상부 회로기판의 측면 중 적어도 하나의 측면과, 상기 하부 회로기판의 측면중 적어도 하나의 측면을 덮을 수 있다.The encapsulant may cover at least one side surface of the upper circuit board and at least one side surface of the lower circuit board.

상기 상부 회로기판 및 인캡슐란트의 측면이 동일면을 이룰 수 있다.The side surfaces of the upper circuit board and the encapsulant may be coplanar.

상기 상부 회로기판의 폭이 하부 회로기판의 폭보다 클 수 있다.The width of the upper circuit board may be greater than the width of the lower circuit board.

본 발명의 일 실시예는 하나의 스트립 베이스의 하부 회로기판에 양품으로서 다수의 유닛 베이스의 상부 회로기판이 전기적으로 접속된 후, 인캡슐레이션 및 소잉되어 낱개의 반도체 디바이스가 제조됨으로써, 제조 수율을 향상시킬 수 있는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.In one embodiment of the present invention, a plurality of unit base upper circuit boards are electrically connected as a good product to a lower circuit board of one strip base, then encapsulated and sowed to produce a single semiconductor device, A method of manufacturing a semiconductor device and a semiconductor device therefor.

본 발명의 일 실시예는 하부 회로기판 또는/및 상부 회로기판의 측벽이 인캡슐란트로 인캡슐레이션됨으로써, 휨 현상을 방지할 수 있는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.An embodiment of the present invention provides a method of manufacturing a semiconductor device and a semiconductor device according to the present invention, in which a sidewall of a lower circuit board and / or an upper circuit board is encapsulated with an encapsulant, thereby preventing a warping phenomenon.

도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
2A and 2B are cross-sectional views illustrating a semiconductor device according to an embodiment of the present invention.
3A to 3C are cross-sectional views illustrating a semiconductor device according to another embodiment of the present invention.
4A and 4B are cross-sectional views illustrating a semiconductor device according to another embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.The embodiments of the present invention are described in order to more fully explain the present invention to those skilled in the art, and the following embodiments may be modified in various other forms, The present invention is not limited to the embodiment. Rather, these embodiments are provided so that this disclosure will be more faithful and complete, and will fully convey the scope of the invention to those skilled in the art.

또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.In the following drawings, thickness and size of each layer are exaggerated for convenience and clarity of description, and the same reference numerals denote the same elements in the drawings. As used herein, the term "and / or" includes any and all combinations of one or more of the listed items.

본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a,""an," and "the" include singular forms unless the context clearly dictates otherwise. Also, " comprise "and / or" comprising "when used herein should be interpreted as specifying the presence of stated shapes, numbers, steps, operations, elements, elements, and / And does not preclude the presence or addition of one or more other features, integers, operations, elements, elements, and / or groups.

도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 디바이스(200A,200B)의 제조 방법을 도시한 단면도이다. 도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 디바이스(200A,200B)를 도시한 단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing the semiconductor devices 200A and 200B according to an embodiment of the present invention. 2A and 2B are cross-sectional views showing semiconductor devices 200A and 200B according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 반도체 디바이스(200A,200B)의 제조 방법은 스트립 베이스 형태의 하부 회로기판 준비 단계와, 반도체 다이 본딩 단계와, 유닛 베이스 형태의 상부 회로기판 접속 단계와, 인캡슐레이션 단계와, 솔더볼 접속 단계와, 소잉 단계를 포함한다.A method of manufacturing semiconductor devices 200A and 200B according to an embodiment of the present invention includes steps of preparing a lower circuit board in the form of a strip base, a semiconductor die bonding step, an upper circuit board connecting step in the form of a unit base, A solder ball connection step, and a sowing step.

도 1a에 도시된 바와 같이, 스트립 베이스 형태의 하부 회로기판 준비 단계에서는, 상부 회로기판(130)에 비해 길이, 폭 또는 넓이가 큰 스트립 베이스 형태의 하부 회로기판(110)이 준비된다. 하부 회로기판(110)은 절연층(111)을 중심으로 상면과 하면에 배선패턴(112)이 형성되며, 상면과 하면의 배선패턴(112)은 도전성 비아에 의해 상호간 전기적으로 연결된다.1A, in the step of preparing a lower circuit board in the form of a strip base, a lower circuit board 110 in the form of a strip base having a larger length, width or area than the upper circuit board 130 is prepared. The lower circuit board 110 has wiring patterns 112 formed on the top and bottom surfaces of the insulating layer 111 and the wiring patterns 112 on the top and bottom surfaces are electrically connected to each other by conductive vias.

도 1b에 도시된 바와 같이, 반도체 다이 본딩 단계에서는, 하부 회로기판(110)에 일정 간격 이격되어 다수의 반도체 다이(120)가 전기적으로 접속된다. 일례로, 반도체 다이(120)는 도전성 범프(121)에 의해 플립칩 형태로 하부 회로기판(110)에 전기적으로 접속된다. 즉, 반도체 다이(120)는 도전성 범프(121)에 의해 하부 회로기판(110)에 구비된 배선패턴(112)에 전기적으로 접속된다.As shown in FIG. 1B, in the semiconductor die bonding step, a plurality of semiconductor dies 120 are electrically connected to the lower circuit board 110 with a predetermined distance therebetween. In one example, the semiconductor die 120 is electrically connected to the lower circuit board 110 in the form of a flip chip by conductive bumps 121. That is, the semiconductor die 120 is electrically connected to the wiring pattern 112 provided on the lower circuit board 110 by the conductive bumps 121.

도 1c에 도시된 바와 같이, 유닛 베이스 형태의 상부 회로기판 접속 단계에서는, 하부 회로기판(110)에 비해 길이, 폭 또는 넓이가 작은 유닛 베이스 형태의 상부 회로기판(130)이 준비되고, 이것은 각 반도체 다이(120)의 상부에 위치된 채 하부 회로기판(110)에 전기적으로 접속된다. 따라서, 상부 회로기판(130) 역시 하부 회로기판(110) 위에서 일정 간격 이격되어 배열된 형태를 한다.1C, in an upper circuit board connecting step in the form of a unit base, an upper circuit board 130 in the form of a unit base having a smaller length, width or area than the lower circuit board 110 is prepared, And is electrically connected to the lower circuit board 110 while being positioned on top of the semiconductor die 120. Therefore, the upper circuit board 130 is also arranged at a predetermined interval on the lower circuit board 110.

또한, 상부 회로기판(130)은 솔더 범프(140)에 의해 하부 회로기판(110)에 전기적으로 접속된다. 물론, 이를 위해 솔더 범프(140)의 높이는 반도체 다이(120)의 높이와 같거나 더 높을 수 있다.The upper circuit board 130 is electrically connected to the lower circuit board 110 by solder bumps 140. Of course, the height of the solder bump 140 may be equal to or higher than the height of the semiconductor die 120 for this purpose.

한편, 상부 회로기판(130) 역시 절연층(131)을 중심으로 상면과 하면에 배선패턴(132)이 형성되며, 상면과 하면의 배선패턴(132)은 도전성 비아에 의해 상호간 전기적으로 연결된다. 따라서, 상부 회로기판(130)의 배선패턴(132)이 솔더 범프(140)를 통하여 하부 회로기판(110)의 배선패턴(112)에 전기적으로 접속된다.On the other hand, the upper circuit board 130 also has wiring patterns 132 formed on the top and bottom surfaces of the insulating layer 131, and the wiring patterns 132 on the top and bottom surfaces are electrically connected to each other by conductive vias. The wiring patterns 132 of the upper circuit board 130 are electrically connected to the wiring patterns 112 of the lower circuit board 110 through the solder bumps 140. [

여기서, 상부 회로기판(130)은 유닛 베이스 형태를 하기 때문에, 양품만이 이용될 수 있다. 따라서, 기존에 스트립 베이스 형태의 상부 회로기판이 이용되던 공정에 비해 제조 수율이 상당히 향상된다. 즉, 기존에는 스트립 베이스 형태의 상부 회로기판 중 일부는 불량품일 수도 있었는데, 본 발명에서는 이러한 불량품의 이용이 원천적으로 차단되기 때문에, 기존에 비해 제조 수율이 상당히 향상된다.Here, since the upper circuit board 130 has a unit base shape, only good parts can be used. Accordingly, the manufacturing yield is significantly improved as compared with the process in which the upper circuit substrate of the strip base type is used. That is, some of the upper circuit boards in the form of a strip base may have been defective. In the present invention, since the use of such defective products is originally cut off, the manufacturing yield is significantly improved.

더불어, 이러한 상부 회로기판(130)은 인터포저로 동작할 수 있으며, 이에 따라 상부 회로기판(130) 위에 다른 반도체 다이, 반도체 디바이스 또는 반도체 패키지가 전기적으로 접속됨으로써, 본 발명은 POP 구조를 제공하게 된다.In addition, the upper circuit board 130 may operate as an interposer, thereby electrically connecting another semiconductor die, a semiconductor device, or a semiconductor package on the upper circuit board 130, so that the present invention provides a POP structure do.

도 1d에 도시된 바와 같이, 인캡슐레이션 단계에서는, 하부 회로기판(110) 위의 반도체 다이(120), 솔더 범프(140) 및 상부 회로기판(130)이 인캡슐란트(150)로 인캡슐레이션된다. 일례로, 트랜스퍼 몰딩 머신을 이용한 오버 몰딩 방법으로 인캡슐레이션이 수행될 수 있다. 다만, 인캡슐레이션 단계에서 인캡슐란트(150)는 상부 회로기판(130)의 측면만을 덮을 뿐 상면은 덮지 않는다. 즉, 상부 회로기판(130)의 상면은 인캡슐란트(150)를 통해 상부로 노출된 형태를 유지한다.1D, in the encapsulation step, the semiconductor die 120, the solder bumps 140, and the upper circuit board 130 on the lower circuit board 110 are encapsulated by the encapsulant 150, It becomes a rule. For example, encapsulation can be performed by an overmolding method using a transfer molding machine. However, in the encapsulation step, the encapsulant 150 covers only the side surface of the upper circuit board 130, but does not cover the upper surface. That is, the upper surface of the upper circuit board 130 is exposed to the upper side through the encapsulant 150.

도 1e에 도시된 바와 같이, 솔더볼 접속 단계에서는, 하부 회로기판(110)의 하면에 솔더볼(160)을 전기적으로 접속한다. 일례로, 하부 회로기판(110)의 하면에 구비된 배선패턴(112)에 휘발성 플럭스를 도포하고, 그 위에 임시로 솔더볼(160)을 위치시키며, 이어서 대략 150 ℃ 내지 250 ℃의 리플로우 온도를 제공함으로써, 플럭스는 휘발되어 제거되고, 솔더볼(160)이 하부 회로기판(110)의 배선패턴(112)에 용융되어 접속도록 한다.As shown in FIG. 1E, in the solder ball connection step, the solder ball 160 is electrically connected to the lower surface of the lower circuit board 110. For example, a volatile flux is applied to a wiring pattern 112 provided on a lower surface of a lower circuit board 110, a solder ball 160 is temporarily placed thereon, and then a reflow temperature of approximately 150 to 250 ° C The flux is removed by volatilization so that the solder ball 160 is melted and connected to the wiring pattern 112 of the lower circuit board 110.

도 1f에 도시된 바와 같이, 소잉 단계에서는, 다이아몬드 블레이드 또는 레이저 빔 등을 이용하여 인캡슐란트(150) 및 하부 회로기판(110)을 소잉함으로써, 낱개의 반도체 디바이스(200A,200B)가 구비되도록 한다. 이러한 소잉 공정에 의해 도 2a 및/또는 도 2b에 도시된 반도체 디바이스(200A,200B)가 획득된다.1F, in the soaking step, the encapsulant 150 and the lower circuit board 110 are sowed by using a diamond blade or a laser beam so that the semiconductor devices 200A and 200B are provided do. By the sawing process, the semiconductor devices 200A and 200B shown in Figs. 2A and / or 2B are obtained.

도 2a에 도시된 바와 같이, 반도체 디바이스(200A)는 상부 회로기판(130)의 측면 중 적어도 두개의 측면이 인캡슐란트(150)에 의해 덮여질 수 있다. 또한, 도 2b에 도시된 바와 같이, 반도체 디바이스(200B)는 상부 회로기판(130)의 측면 중 적어도 하나의 측면이 인캡슐란트(150)에 의해 덮여질 수 있다.As shown in FIG. 2A, the semiconductor device 200A may be covered by at least two sides of the side surface of the upper circuit board 130 by the encapsulant 150. FIG. In addition, as shown in FIG. 2B, the semiconductor device 200B may be covered by the encapsulant 150 on at least one side of the side surface of the upper circuit board 130. [0033] FIG.

더욱이, 상술한 소잉 공정에 의해 하부 회로기판(110)의 측면과 인캡슐란트(150)의 측면이 동일면을 이룬다.Furthermore, the side surface of the lower circuit board 110 and the side surface of the encapsulant 150 form the same surface by the sowing process described above.

또한, 상술한 바와 같이 제조 공정 중 스트립 베이스 형태의 하부 회로기판(110) 및 유닛 베이스 형태의 상부 회로기판(130)이 이용됨으로써, 반도체 디바이스(200A,200B)에서 상부 회로기판(130)의 폭(길이 또는 넓이)(A)이 하부 회로기판(110)의 폭(B)보다 작을 수 있다.As described above, by using the lower circuit board 110 in the form of a strip base and the upper circuit board 130 in the form of a unit base in the manufacturing process, the width of the upper circuit board 130 in the semiconductor devices 200A, (Length or width) A may be smaller than the width B of the lower circuit board 110.

이와 같이 본 발명에서는 인캡슐란트(150)가 상부 회로기판(130)의 측면을 감쌈으로써, 각종 구성 요소의 열팽창 계수차에 의한 휨 현상이 개선된다. 즉, 상대적으로 열팽창 계수가 큰 상부 회로기판(130)을 상대적으로 열팽창 계수가 작은 인캡슐란트(150)가 측면을 대략 감싸는 형태를 하기 때문에, 전반적인 반도체 디바이스(200A,200B)의 휨 현상이 억제된다.
As described above, according to the present invention, since the encapsulant 150 covers the side surface of the upper circuit board 130, warping due to the difference in thermal expansion coefficient between various components is improved. That is, since the encapsulant 150 having a relatively small thermal expansion coefficient covers the side surface of the upper circuit board 130 having a relatively large thermal expansion coefficient, the warping of the semiconductor devices 200A and 200B is suppressed do.

도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 반도체 디바이스(300A,300B,300C)를 도시한 단면도이다.3A to 3C are cross-sectional views illustrating semiconductor devices 300A, 300B, and 300C according to another embodiment of the present invention.

도 3a에 도시된 반도체 디바이스(300A)에서와 같이, 기본적으로 하부 회로기판(110)의 폭(길이 또는 넓이)(B)이 상부 회로기판(130)의 폭(B)보다 크게 형성될 수 있다. 더불어, 반도체 다이(120)와 상부 회로기판(130)의 사이에는 접착 부재(125)가 접착되어 있으며, 인캡슐란트(150)는 상부 회로기판(130)에 접촉하지 않을 수 있다.The width (length or width) B of the lower circuit board 110 may be formed basically larger than the width B of the upper circuit board 130, as in the semiconductor device 300A shown in FIG. 3A . In addition, an adhesive member 125 is adhered between the semiconductor die 120 and the upper circuit board 130, and the encapsulant 150 may not contact the upper circuit board 130.

더욱이, 인캡슐란트(150)는 상부 회로기판(130)이 하부 회로기판(110)에 전기적으로 접속되기 이전에 미리 형성될 수 있으며, 또한 인캡슐란트(150)의 일부 영역이 화학적 에칭이나 레이저 빔에 의해 제거되고, 제거된 영역에 솔더범프(140)가 위치된 형태를 할 수 있다. 이러한 형태를 통상 TMV(Through Mold Via)로 부르기도 한다.In addition, the encapsulant 150 may be formed before the upper circuit board 130 is electrically connected to the lower circuit board 110, and may also be formed by chemical etching or laser Removed by the beam, and the solder bump 140 is located in the removed region. This form is commonly referred to as TMV (Through Mold Via).

도 3b에 도시된 반도체 디바이스(300B)에서와 같이, 기본적으로 하부 회로기판(110)과, 하부 회로기판(110)의 측면에 위치된 인캡슐란트(150)의 합친 폭(길이 또는 넓이)(B)이 상부 회로기판(130)의 폭(A)보다 크게 형성될 수 있다. 여기서, 하부 회로기판(110)의 상면과 측면에 형성된 인캡슐란트(150)는 상부 회로기판(130)이 하부 회로기판(110)에 전기적으로 접속되기 이전에 미리 형성될 수 있다.(Length or width) of the lower circuit board 110 and the encapsulant 150 positioned on the side surface of the lower circuit board 110, as in the semiconductor device 300B shown in FIG. 3B B may be formed larger than the width A of the upper circuit board 130. The encapsulant 150 formed on the top and side surfaces of the lower circuit board 110 may be formed before the upper circuit board 130 is electrically connected to the lower circuit board 110.

도 3c에 도시된 반도체 디바이스(300C)에서와 같이, 기본적으로 하부 회로기판(110)과, 하부 회로기판(110)의 측면에 위치된 인캡슐란트(150)의 합친 폭(길이 또는 넓이)(B)이 상부 회로기판(130)의 폭(A)보다 크게 형성될 수 있다. 실질적으로, 인캡슐란트(150)는 하부 회로기판(110)의 측면 및 상부 회로기판(130)의 측면을 동시에 감싼다.(Length or width) of the lower circuit board 110 and the encapsulant 150 positioned on the side surface of the lower circuit board 110, as in the semiconductor device 300C shown in FIG. 3C B may be formed larger than the width A of the upper circuit board 130. Substantially, the encapsulant 150 simultaneously wraps the side surfaces of the lower circuit board 110 and the side surfaces of the upper circuit board 130.

이와 같이 하여, 인캡슐란트(150)의 하부 회로기판(110)의 측면 및 상부 회로기판(130)의 측면을 동시에 감쌈으로써, 반도체 디바이스(300A,300B,300C)의 휨 현상이 더욱 적극적으로 억제된다.
By thus winding the side surface of the lower circuit board 110 and the side surface of the upper circuit board 130 of the encapsulant 150 at the same time, the warping phenomenon of the semiconductor devices 300A, 300B, and 300C can be suppressed more positively do.

도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체 디바이스(400A,400B)를 도시한 단면도이다.4A and 4B are cross-sectional views showing semiconductor devices 400A and 400B according to another embodiment of the present invention.

도 4a에 도시된 반도체 디바이스(400A)에서와 같이, 기본적으로 상부 회로기판(130)의 폭(길이 또는 넓이)(A)이 하부 회로기판(110)의 폭(B)보다 크게 형성될 수 있다. 더불어, 인캡슐란트(150)가 하부 회로기판(110)의 측면을 감쌀 수 있는데, 이러한 인캡슐란트(150)의 측면이 상부 회로기판(130)의 측면과 동일면을 이룰 수 있다.The width (length or width) A of the upper circuit board 130 may be formed to be larger than the width B of the lower circuit board 110, as in the semiconductor device 400A shown in FIG. 4A . In addition, the encapsulant 150 may cover the side surface of the lower circuit board 110, and the side surface of the encapsulant 150 may be flush with the side surface of the upper circuit board 130.

이와 같은 이유는 제조 공정 중 스트립 베이스 형태의 상부 회로기판(130)에 유닛 베이스 형태의 하부 회로기판(110)이 전기적으로 접속된 이후, 소잉 공정에 의해 낱개의 반도체 디바이스(400A)로 분리되었기 때문이다.This is because the lower circuit board 110 in the form of a unit base is electrically connected to the upper circuit board 130 in the form of a strip base during the manufacturing process and then separated into individual semiconductor devices 400A by the soaking process to be.

도 4b에 도시된 반도체 디바이스(400B)에서와 같이, 기본적으로 상부 회로기판(130)의 폭(길이 또는 넓이)(A)이 하부 회로기판(110)의 폭(B)보다 크게 형성될 수 있다. 더불어, 인캡슐란트(150)가 하부 회로기판(110)과 상부 회로기판(130)의 사이에 충진될 수 있으며, 이때 인캡슐란트(150)가 하부 회로기판(110)의 측면을 감쌀 수 있다. 더불어, 인캡슐란트(150)의 측면이 상부 회로기판(130)의 측면과 동일면을 이룰 수 있다.The width A of the upper circuit board 130 may be larger than the width B of the lower circuit board 110 as in the semiconductor device 400B shown in FIG. 4B . In addition, the encapsulant 150 can be filled between the lower circuit board 110 and the upper circuit board 130, and the encapsulant 150 can cover the side surface of the lower circuit board 110 . In addition, the side surface of the encapsulant 150 may be flush with the side surface of the upper circuit board 130.

마찬가지로, 제조 공정 중 스트립 베이스 형태의 상부 회로기판(130)에 유닛 베이스 형태의 하부 회로기판(110)이 전기적으로 접속된 이후, 소잉 공정에 의해 낱개의 반도체 디바이스(400B)로 분리되었기 때문에, 도 4b에 도시된 바와 같은 반도체 디바이스(400B)가 제공된다.
Likewise, since the lower circuit board 110 in the form of a unit base is electrically connected to the upper circuit board 130 in the form of a strip base during the manufacturing process and then separated into the individual semiconductor devices 400B by the soaking process, A semiconductor device 400B as shown in Figs. 4A and 4B is provided.

이상에서 설명한 것은 본 발명에 따른 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.Although the present invention has been described in connection with what is presently considered to be preferred embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined in the appended claims.

200a,200b; 본 발명에 따른 반도체 디바이스
110; 하부 회로기판 111; 절연층
112; 배선패턴 120; 반도체 다이
121; 도전성 범프 130; 상부 회로기판
131; 절연층 132; 배선패턴
140; 솔더 범프 150; 인캡슐란트
160; 솔더볼200a, 200b; The semiconductor device
110; A lower circuit board 111; Insulating layer
112; Wiring pattern 120; Semiconductor die
121; Conductive bump 130; The upper circuit board
131; An insulating layer 132; Wiring pattern
140; Solder bumps 150; Encapsulation
160; Solder ball

Claims (17)

스트립 베이스의 하부 회로기판을 준비하는 단계;
상기 하부 회로기판 위에 다수의 반도체 다이를 전기적으로 접속하는 단계;
상기 반도체 다이 위에 유닛 베이스의 상부 회로기판을 상기 하부 회로기판에 전기적으로 접속하는 단계;
상기 하부 회로기판 위의 상기 반도체 다이 및 상부 회로기판을 인캡슐란트로 인캡슐레이션하는 단계;
상기 하부 회로기판의 아래에 솔더볼을 전기적으로 접속하는 단계; 및
상기 인캡슐란트 및 하부 회로기판을 소잉하여 낱개의 반도체 디바이스를 획득하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.Preparing a lower circuit board of a strip base;
Electrically connecting a plurality of semiconductor dies on the lower circuit board;
Electrically connecting the upper circuit board of the unit base to the lower circuit board on the semiconductor die;
Encapsulating the semiconductor die and the upper circuit board on the lower circuit board with encapsulant;
Electrically connecting solder balls under the lower circuit board; And
And a step of picking up the encapsulant and the lower circuit board to obtain a single semiconductor device. 제 1 항에 있어서,
상기 반도체 다이는 플립칩 형태로 상기 하부 회로기판에 전기적으로 접속됨을 특징으로 하는 반도체 디바이스의 제조 방법.The method according to claim 1,
Wherein the semiconductor die is electrically connected to the lower circuit board in a flip chip form. 제 1 항에 있어서,
상기 상부 회로기판은 솔더 범프에 의해 상기 하부 회로기판에 전기적으로 접속됨을 특징으로 하는 반도체 디바이스의 제조 방법.The method according to claim 1,
Wherein the upper circuit board is electrically connected to the lower circuit board by solder bumps. 제 1 항에 있어서,
상기 인캡슐란트는 상기 상부 회로기판의 측면 중 적어도 하나의 측면을 덮음을 특징으로 하는 반도체 디바이스의 제조 방법.The method according to claim 1,
Wherein the encapsulant covers at least one side of the side surface of the upper circuit board. 제 1 항에 있어서,
상기 낱개의 반도체 디바이스는 상기 하부 회로기판 및 인캡슐란트의 측면이 동일면을 이룸을 특징을 하는 반도체 디바이스의 제조 방법.The method according to claim 1,
Wherein the single semiconductor device has the same side surface of the lower circuit board and the encapsulant. 제 1 항에 있어서,
상기 낱개의 반도체 디바이스는 상부 회로기판의 폭이 하부 회로기판의 폭보다 작은 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method according to claim 1,
Wherein the width of the upper circuit board is smaller than the width of the lower circuit board. 하부 회로기판;
상기 하부 회로기판 위에 전기적으로 접속된 반도체 다이;
상기 반도체 다이 위에 상기 하부 회로기판에 전기적으로 접속된 상부 회로기판;
상기 하부 회로기판 위의 상기 반도체 다이를 인캡슐레이션하는 인캡슐란트; 및
상기 하부 회로기판의 아래에 전기적으로 접속된 솔더볼을 포함함을 특징으로 하는 반도체 디바이스.A lower circuit board;
A semiconductor die electrically connected to the lower circuit board;
An upper circuit board electrically connected to the lower circuit board on the semiconductor die;
An encapsulant encapsulating the semiconductor die on the lower circuit board; And
And a solder ball electrically connected under the lower circuit board. 제 7 항에 있어서,
상기 반도체 다이는 플립칩 형태로 상기 하부 회로기판에 전기적으로 접속됨을 특징으로 하는 반도체 디바이스.8. The method of claim 7,
Wherein the semiconductor die is electrically connected to the lower circuit board in a flip chip form. 제 7 항에 있어서,
상기 상부 회로기판은 솔더 범프에 의해 상기 하부 회로기판에 전기적으로 접속됨을 특징으로 하는 반도체 디바이스.8. The method of claim 7,
Wherein the upper circuit board is electrically connected to the lower circuit board by solder bumps. 제 7 항에 있어서,
상기 인캡슐란트는 상기 상부 회로기판의 측면 중 적어도 하나의 측면을 덮음을 특징으로 하는 반도체 디바이스.8. The method of claim 7,
Wherein the encapsulant covers at least one side of the side surface of the upper circuit board. 제 7 항에 있어서,
상기 하부 회로기판 및 인캡슐란트의 측면이 동일면을 이룸을 특징을 하는 반도체 디바이스.8. The method of claim 7,
Wherein the side surfaces of the lower circuit board and the encapsulant are coplanar. 제 7 항에 있어서,
상기 상부 회로기판의 폭이 하부 회로기판의 폭보다 작은 것을 특징으로 하는 반도체 디바이스.8. The method of claim 7,
Wherein a width of the upper circuit board is smaller than a width of the lower circuit board. 제 7 항에 있어서,
상기 인캡슐란트는 상기 하부 회로기판의 측면 중 적어도 하나의 측면을 덮음을 특징으로 하는 반도체 디바이스.8. The method of claim 7,
Wherein the encapsulant covers at least one side of the side surface of the lower circuit board. 제 7 항에 있어서,
상기 인캡슐란트는 상기 상부 회로기판의 측면 중 적어도 하나의 측면과, 상기 하부 회로기판의 측면중 적어도 하나의 측면을 덮음을 특징으로 하는 반도체 디바이스.8. The method of claim 7,
Wherein the encapsulant covers at least one side surface of the upper circuit board and at least one side surface of the lower circuit board. 제 7 항에 있어서,
상기 인캡슐란트는 상기 상부 회로기판의 측면 중 적어도 하나의 측면과, 상기 하부 회로기판의 측면중 적어도 하나의 측면을 덮음을 특징으로 하는 반도체 디바이스.8. The method of claim 7,
Wherein the encapsulant covers at least one side surface of the upper circuit board and at least one side surface of the lower circuit board. 제 7 항에 있어서,
상기 상부 회로기판 및 인캡슐란트의 측면이 동일면을 이룸을 특징을 하는 반도체 디바이스.8. The method of claim 7,
Wherein the side surfaces of the upper circuit board and the encapsulant are coplanar. 제 7 항에 있어서,
상기 상부 회로기판의 폭이 하부 회로기판의 폭보다 큰 것을 특징으로 하는 반도체 디바이스.8. The method of claim 7,
Wherein a width of the upper circuit board is larger than a width of the lower circuit board.
KR1020140026224A 2014-03-05 2014-03-05 Manufacturing method of semiconductor device KR101588947B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140026224A KR101588947B1 (en) 2014-03-05 2014-03-05 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140026224A KR101588947B1 (en) 2014-03-05 2014-03-05 Manufacturing method of semiconductor device

Publications (2)

Publication Number Publication Date
KR20150104466A true KR20150104466A (en) 2015-09-15
KR101588947B1 KR101588947B1 (en) 2016-01-26

Family

ID=54244178

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140026224A KR101588947B1 (en) 2014-03-05 2014-03-05 Manufacturing method of semiconductor device

Country Status (1)

Country Link
KR (1) KR101588947B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3255669A1 (en) * 2016-06-08 2017-12-13 Samsung Electronics Co., Ltd Semiconductor assembly with package on package structure and electronic device including the same
JPWO2017082416A1 (en) * 2015-11-11 2018-06-14 京セラ株式会社 Electronic component package

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100817091B1 (en) * 2007-03-02 2008-03-26 삼성전자주식회사 Stacked semiconductor packages and the method of manufacturing the same
KR100854031B1 (en) * 2006-07-28 2008-08-26 삼성전자주식회사 Stacked BGA Semiconductor Packages
KR101247342B1 (en) * 2011-09-30 2013-03-26 에스티에스반도체통신 주식회사 Manufacturing method of package on package(pop)

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100854031B1 (en) * 2006-07-28 2008-08-26 삼성전자주식회사 Stacked BGA Semiconductor Packages
KR100817091B1 (en) * 2007-03-02 2008-03-26 삼성전자주식회사 Stacked semiconductor packages and the method of manufacturing the same
KR101247342B1 (en) * 2011-09-30 2013-03-26 에스티에스반도체통신 주식회사 Manufacturing method of package on package(pop)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2017082416A1 (en) * 2015-11-11 2018-06-14 京セラ株式会社 Electronic component package
EP3255669A1 (en) * 2016-06-08 2017-12-13 Samsung Electronics Co., Ltd Semiconductor assembly with package on package structure and electronic device including the same
US10529676B2 (en) 2016-06-08 2020-01-07 Samsung Electronics Co., Ltd. Semiconductor assembly with package on package structure and electronic device including the same
US11037890B2 (en) 2016-06-08 2021-06-15 Samsung Electronics Co., Ltd. Semiconductor assembly with package on package structure and electronic device including the same

Also Published As

Publication number Publication date
KR101588947B1 (en) 2016-01-26

Similar Documents

Publication Publication Date Title
US10431556B2 (en) Semiconductor device including semiconductor chips mounted over both surfaces of substrate
US9698105B2 (en) Electronic device with redistribution layer and stiffeners and related methods
US20150371965A1 (en) High density film for ic package
US10818637B2 (en) Thin bonded interposer package
KR101605600B1 (en) Manufacturing method of semiconductor device and semiconductor device thereof
JP2013526066A (en) CTE compensation for package substrates for reduced die distortion assembly
US10832999B2 (en) Packaging methods for semiconductor devices comprising forming trenches in separation regions between adjacent packaging substrates
JP2010147070A (en) Semiconductor device
US8691625B2 (en) Method for making a chip package
EP2947683B1 (en) Semiconductor package, molded array of semiconductor packages and method of forming a semiconductor package
KR101588947B1 (en) Manufacturing method of semiconductor device
JP2010103348A (en) Semiconductor device and method of manufacturing same
KR20200026344A (en) Semiconductor package
TW201705316A (en) Chip packaging process and chip package
US9673140B2 (en) Package structure having a laminated release layer and method for fabricating the same
TWI525723B (en) Structure and formation method of chip package structure
KR101504899B1 (en) Fan out semiconductor package and method for manufacturing the same
US9761570B1 (en) Electronic component package with multple electronic components
US20210343546A1 (en) Electronic package and method for fabricating the same
US9437529B2 (en) Chip package structure and manufacturing method thereof
KR101594492B1 (en) Semiconductor package structure and manufacturing method thereof
US20160118273A1 (en) Semiconductor package and method of manufacturing the same
US20130181343A1 (en) Multi-chip package and method of manufacturing the same
TWI514490B (en) Semiconductor package and manufacturing method thereof
TWI545714B (en) Electronic package and the manufacture thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190109

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20200120

Year of fee payment: 5