KR20150101043A - Method for fabricating semicondcutor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 고전압용 수평형 MOSFET 장치에 있어 별도의 에피층이나 배리드 층(buried layer) 없이 항복 전압(Breakdown Voltage)을 높일 수 있는 반도체 소자의 제조 방법에 관한 것이다.
The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device capable of increasing a breakdown voltage without a separate epilayer or buried layer in a high-voltage horizontal MOSFET device will be.
종래의 일반적인 N형 LDMOS(Lateral Double diffused MOS)에서 소스 영역을 포함하는 바디 영역은 접지 전원과 연결되며, 고농도 N형 (N+) 소스 영역으로부터 바디 영역까지의 항복 전압은 매우 제한된다. 구체적으로, 상기 항복 전압은 약 20V 보다 훨씬 낮게 형성된다.In the conventional general N type LDMOS (Lateral Double diffused MOS), the body region including the source region is connected to the ground power source, and the breakdown voltage from the high concentration N type (N +) source region to the body region is very limited. Specifically, the breakdown voltage is formed to be much lower than about 20V.
이와 같은 LDMOS 소자의 낮은 항복 전압을 해결하기 위해 다양한 방법들이 제안되었다. 일 예로, 소스 영역을 둘러싸고 있는 P형 바디 영역을 감싸도록 딥웰을 드레인 영역으로부터 P형 바디 영역까지 확장하여 형성하거나, 고농도 N형 소스 영역을 감싸도록 저농도 N형 확산 영역을 형성하는 방법 등이 제안되었다. 다만, 상기와 같은 방법들을 통해 항복 전압을 일정 이상 향상시킬 수는 있었으나, 약 100V 이상의 항복 전압을 갖지는 못하였다.Various methods have been proposed to solve the low breakdown voltage of such LDMOS devices. For example, a method may be proposed in which the deepwell is extended from the drain region to the P-type body region so as to surround the P-type body region surrounding the source region, or the low concentration N-type diffusion region is formed so as to surround the high- . However, although the breakdown voltage can be improved by a certain amount or more through the above-described methods, the breakdown voltage of about 100 V or more can not be obtained.
또한, 기판 상에 두꺼운 에피층을 형성하며 상기 기판과 딥웰 영역 사이에 N형 고농도 배리드 층(N+ buried layer)을 형성함으로써 P형 바디 영역과 기판을 완벽하게 아이솔레이트(fully isolated)시키는 방법도 제안되었다. 하지만 배리드 층(buried layer) 및 두꺼운 에피층을 형성하는 기술 구성은 높은 단가를 필요로 하는 문제점이 있을 뿐만 아니라, 상기와 같이 완벽히 아이솔레이트(fully isolated)되는 기술 구성을 필요로 하지 않는 어플리케이션들도 상당수 있다는 문제점이 있었다.
There is also a method of fully isolating a P-type body region and a substrate by forming a thick epilayer on the substrate and forming an N-type buried layer between the substrate and the dipwell region . However, a buried layer and a thick epitaxial layer have a problem in that a high unit cost is required, and in addition, a buried layer and an epitaxial layer There are many problems.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 두꺼운 에피층 및 배리드 층의 형성 없이 소스 영역과 기판 사이의 항복 전압을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하고자 한다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a method of manufacturing a semiconductor device capable of improving a breakdown voltage between a source region and a substrate without forming a thick epilayer and a buried layer.
특히, 반도체 소자 제조 공정시 높은 단가를 필요로 하는 마스크 공정의 추가 없이 제조 가능한 반도체 소자의 제조 방법을 제공하고자 한다.
In particular, the present invention provides a method of manufacturing a semiconductor device that can be manufactured without adding a mask process that requires a high unit cost in a semiconductor device manufacturing process.
본 발명의 일 측면에 따른 반도체 소자의 제조 방법은 기판 상에 깊이가 다른 두 개 이상의 영역을 포함하는 딥웰을 형성하는 단계; 상기 딥웰 내 바디 영역을 형성하는 단계; 및 상기 딥웰 내 드레인 영역을 형성하고 상기 바디 영역 내 소스 영역을 형성하는 단계;를 포함하고, 상기 바디 영역 아래의 상기 딥웰의 깊이는 상기 드레인 영역 아래의 딥웰의 깊이와 다르며, 상기 바디 영역은 상기 딥웰과 다른 도전형으로 형성된다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a deepwell on a substrate including two or more regions having different depths; Forming a body region in the deepwell; And forming a source region in the body region, wherein a depth of the deepwell below the body region is different from a depth of a deepwell below the drain region, It is formed in a different conductivity type from the deep well.
상기 바디 영역 아래의 상기 딥웰의 깊이는 상기 드레인 영역 아래의 딥웰의 깊이보다 작게 형성될 수 있다.The depth of the deepwell under the body region may be smaller than the depth of the deepwell below the drain region.
상기 딥웰 내 상기 드레인 영역을 둘러싸도록 확장 드레인 영역을 형성하는 단계;를 더 포함할 수 있다.And forming an extended drain region to surround the drain region in the deepwell.
상기 바디 영역 아래의 상기 딥웰의 불순물 농도는 상기 드레인 영역 아래의 딥웰의 불순물 농도보다 작나것을 특징으로 하는 반도체 소자의 제조 방법.Wherein an impurity concentration of the deep well below the body region is smaller than an impurity concentration of a deep well below the drain region.
상기 깊이가 다른 두 개 이상의 영역을 포함하는 딥웰을 형성하는 단계는 기판 상에 슬릿이 형성된 마스크 패턴을 활용할 수 있다.The step of forming the deepwell including two or more regions having different depths may utilize a mask pattern having a slit formed on the substrate.
상기 깊이가 다른 두 개 이상의 영역을 포함하는 딥웰을 형성하는 단계는, 상기 기판 상에 상기 슬릿을 포함한 딥웰 마스크 패턴을 형성하는 단계; 및 상기 딥웰 마스크 패턴을 활용하여 이온 주입하는 단계를 포함할 수 있다.The step of forming the deepwell including two or more regions having different depths may include forming a deepwell mask pattern including the slit on the substrate; And ion implanting using the deep-well mask pattern.
상기 슬릿은 2개 이상의 복수개로 이루어질 수 있다.The slit may be formed of a plurality of slits.
상기 복수개의 슬릿 간의 간격은 0 초과 3um 이하로 이루어질 수 있다.The spacing between the plurality of slits may be greater than 0 and less than or equal to 3 um.
상기 바디 영역 아래의 상기 딥웰의 저면에는 복수개의 홈이 형성되거나, 상기 딥웰의 저면은 물결무늬 모양으로 형성될 수 있다.A plurality of grooves may be formed in a bottom surface of the deepwell below the body region, or a bottom surface of the deepwell may be formed in a wavy pattern.
상기 드레인-소스 사이의 최대전압(BVDSS) 값이 700V 이상일 수 있다.And the maximum voltage (BVDSS) value between the drain and the source may be 700V or more.
상기 드레인 영역 근처에 제1 배리드 층을 형성하는 단계;를 더 포함할 수 있다.And forming a first ply lead layer near the drain region.
상기 소스 영역 근처에 제2 배리드 층을 형성하는 단계;를 더 포함할 수 있다.
And forming a second buried layer near the source region.
본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법은 제1 도전형의 기판 상에 드레인 영역을 포함하는 제2 도전형의 딥웰 영역과 동일한 도전형으로 형성되나, 상기 딥웰 영역보다는 작은 깊이로 형성되며 소스 영역을 포함하는 제2 바디 영역을 형성함으로써 별도로 두꺼운 에피층 및 배리드 층의 형성 없이 항복 전압을 향상시킬 수 있다는 효과가 있다.A method of fabricating a semiconductor device according to a preferred embodiment of the present invention includes the steps of forming a first conductive type substrate and a second conductive type deep hole region having a drain region, And the second body region including the source region is formed, whereby the breakdown voltage can be improved without forming the thick epilayer and the buried layer separately.
또한, 상기 제2 바디 영역을 형성함으로써 소스 영역과 제1 도전형의 제1 바디 영역 사이의 항복 전압을 증가시킬 뿐만 아니라, 소스 영역 및 제1 바디 영역을 기판과 격리시킬 수 있다. 이로 인해, 소스 영역 또는 제1 바디 영역에 기판 영역보다 높은 퍼텐셜 또는 전압을 인가할 수 있다.In addition, by forming the second body region, not only the breakdown voltage between the source region and the first body region of the first conductivity type can be increased, but also the source region and the first body region can be isolated from the substrate. As a result, a potential or voltage higher than the substrate region can be applied to the source region or the first body region.
또한, 제2 바디 영역이 딥웰보다 작은 깊이로 형성됨으로써, 상기 제2 바디 영역이 상기 딥웰과 동일한 깊이로 형성된 구조보다 높은 임피던스 경로를 제공할 수 있다.Also, since the second body region is formed at a depth smaller than the deepwell, the second body region can provide a higher impedance path than the structure formed at the same depth as the deepwell.
또한, 상기와 같은 기술 구성을 통해 드레인과 소스간 최대 전압(BVdss)에 영향을 끼치지 않으며 바디 퍼텐셜을 기판의 퍼텐셜보다 증가시킬 수 있다.In addition, through the above-described technique, the maximum potential BVdss between the drain and the source is not affected, and the body potential can be increased more than the potential of the substrate.
또한, 제2 바디 영역과 소스 영역을 같이 연결함으로써 바디 효과(Body Effect)를 제거할 수 있다.In addition, the body effect can be eliminated by connecting the second body region and the source region together.
본 발명의 다른 실시예에서 상기 제1 바디 영역 및 제2 바디 영역은 단일의 마스크 공정을 통해 형성될 수 있으며, 이를 통해 제조 공정상의 단가를 낮출 수 있다.In another embodiment of the present invention, the first body region and the second body region may be formed through a single mask process, thereby lowering the manufacturing cost.
또 다른 실시예에서 상기 제2 바디 영역을 포함하는 딥웰 영역은 단일의 마스크 공정을 통해 형성될 수 있으며, 이를 통해 제조 공정상의 단가를 낮출 수 있다.
In still another embodiment, the deep-well region including the second body region may be formed through a single mask process, thereby lowering the manufacturing cost.
도 1a 내지 도 1d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 도면,
도 2a 내지 도 2d는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 도면,
도 3a 내지 도 3b는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 도면,
도 4a 내지 도 4b는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 도면,
도 5 는 본 발명의 실시예에 따른 소자 시뮬레이션 결과를 나타낸 도면,
도 6 은 본 발명의 실시예에 따른 Vd-Id 그래프, 및
도 7 은 본 발명의 실시예에 따른 드레인-소스 영역 사이의 최대 전압 Table 이다.FIGS. 1A to 1D illustrate a method of manufacturing a semiconductor device according to an embodiment of the present invention;
FIGS. 2A to 2D illustrate a method of manufacturing a semiconductor device according to another embodiment of the present invention.
3A and 3B illustrate a method of manufacturing a semiconductor device according to another embodiment of the present invention.
4A and 4B illustrate a method of manufacturing a semiconductor device according to another embodiment of the present invention.
5 is a diagram showing a result of device simulation according to an embodiment of the present invention,
6 is a graph of V d -I d according to an embodiment of the present invention, and
7 is a maximum voltage table between drain and source regions according to an embodiment of the present invention.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.BRIEF DESCRIPTION OF THE DRAWINGS The present invention is capable of various modifications and various embodiments, and specific embodiments are illustrated in the drawings and described in detail in the detailed description. It should be understood, however, that it is not intended to be limited to the specific embodiments of the invention but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the terms "comprises" or "having" and the like are used to specify that there is a feature, a number, a step, an operation, an element, a component or a combination thereof described in the specification, But do not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof.
공간적으로 상대적인 용어인 아래(below, beneath, lower), 위(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 아래(below, beneath)로 기술된 소자는 다른 소자의 위(above, upper)에 놓여질 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.Spatially relative terms such as below, beneath, lower, above, upper, and the like facilitate the correlation between one element or elements and other elements or elements as shown in the figure Can be used for describing. Spatially relative terms should be understood to include, in addition to the orientation shown in the drawings, terms that include different orientations of the device during use or operation. For example, when inverting an element shown in the figure, an element described below (beneath) another element may be placed above or above another element. Thus, an exemplary term, lower, may include both lower and upper directions. The elements can also be oriented in different directions, so that spatially relative terms can be interpreted according to orientation.
또한, "제1 도전형" 및 "제2 도전형"이라는 용어는 P 또는 N형과 같이 서로 반대되는 도전형을 가리키며, 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 이하, 본 발명의 일실시예에서는 제1 도전형이 P형이고, 제2 도전형이 N형인 경우를 예시하여 설명한다.
Also, the terms "first conductivity type" and "second conductivity type" refer to opposite conductivity types such as P or N type, and each embodiment described and illustrated herein includes its complementary embodiment . Hereinafter, a case in which the first conductivity type is P type and the second conductivity type is N type will be exemplified in the embodiment of the present invention.
이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 도면이다.
1A to 1D are views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
도 1a에 도시된 바와 같이, P형 기판(10)상에 딥웰 마스크 패턴(100-1)을 이용하여 N형 불순물(1)을 이온 주입함으로써 N형 제1 딥웰(20)을 형성한다. 상기 마스크 공정을 통해 상기 N형 불순물(1)은 P형 기판(10)의 일 영역에 이온 주입될 수 있다. 상기 N형 불순물(1)로는 인(P), 비소(As), 안티몬(Sb) 등이 적용될 수 있다.1A, an N-type first
이후, 상기 이온 주입된 N형 불순물(1)에 대한 확산 공정을 통해 도 1a와 같이 N형 제1 딥웰(20)을 형성할 수 있다. 추가적으로 상기 P형 기판(10)의 표면에 대해 산화 공정이 수행될 수도 있다.
Then, the N-type first
이어, 도 1b에 도시된 바와 같이, 상기 도 1a의 반도체 소자의 표면에 대한 산화 공정 및 식각 공정 등을 통해 산화막(60)을 형성할 수 있다. 이때, 상기 산화막으로는 로코스(LOCOS) 공정에 따른 LOCOS막(60)이 적용될 수 있다. 또는 트렌치 방법에 의해 형성된 STI 막(60)이 적용될 수 있다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 상기 산화막 형성 방법이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. Next, as shown in FIG. 1B, the
또한, 상기 N형 제1 딥웰(20) 내부에 N형의 드레인 확장 영역(23) 영역을 형성할 수 있다. 상기 드레인 확장 영역(23)은 추후에 형성되는 고농도 도핑된 드레인 영역(25)를 감싸도록 형성된다. 그래서 고농도 도핑된 드레인 영역(25)의 전기적 필드를 완화시키는 역할을 한다. 이를 위해 드레인 확장 영역(23)의 농도는 드레인 영역(25)보다 낮게 설정한다. In addition, an N-type
상기 N형 드레인 확장 영역(23)의 불순물 농도는 N형 제1 딥웰(20)과 상이하게 형성될 수 있다. 일 예로 상기 N형 드레인 확장 영역(23)의 불순물 농도는 N형 제1 딥웰(20)의 불순물 농도보다 높게 형성될 수 있다. 이와 같이 N형 드레인 확장 영역(23)의 불순물 농도를 N형 제1 딥웰(20)의 불순물 농도보다 높게 형성함으로써 반도체 소자의 항복 전압을 증가시킬 수 있다.The impurity concentration of the N-type
또한, 상기 N형 제1 딥웰(20)에 드레인 확장 영역(23) 또는 드레인 영역(25) 근처에 P형 배리드 층(51)을 형성할 수 있다. 이하, 설명의 편의를 위해 상기 P형 배리드 층(51)은 제1 P형 배리드 층(51)이라 명명한다. 즉, 도 1b와 같이 상기 N형 제1 딥웰(20) 내부의 일 영역에 대해 P형 불순물, 예를 들어, 붕소(B), 인디움(In), 알루미늄(Al), 갈륨(Ga) 등을 이온 주입함으로써 제1 P형 배리드 층(51)을 형성할 수 있다. 도 1b에서는 상기 제1 P형 배리드 층(51)을 하나만 형성한 구성을 개시하고 있으나, 상기 제1 P형 배리드 층(51)은 반도체 소자의 특성에 따라 위/아래로 서로 일정 간격 이격되어 복수 개로 형성될 수도 있다.The P-type buried
본 발명에 따른 반도체 소자 내 제1 P형 배리드 층(51)을 형성시켜 이중 RESURF(Reduced Surface Field) 구조를 형성하게 되면 제1 P형 배리드 층(51)의 상/하로 복수의 전류 채널이 형성되어 반도체 소자의 온 저항(On Resistance)을 낮출 수 있다. When a first RESURF (Reduced Surface Field) structure is formed by forming the first P type buried
도 1b에서는 상기 제1 P형 배리드 층(51)을 기판 표면으로부터 일정 간격 이격하여 형성하는 일 예를 도시하였지만, 반도체 소자 특성에 따라 상기 제1 P형 배리드 층(51)은 LOCOS 막(60)과 접하거나, 거의 근접하여 형성될 수 있다.1B, the first P-type buried
또한, 본 발명에 대한 선택적 사항으로 이후 형성되는 소스 영역(45) 근처에 제2 P형 배리드 층(52)을 추가적으로 형성할 수 있다. 상기 제2 P형 배리드 층(52)은 N형 제1 딥웰 영역(20)까지 확장되어 형성될 수도 있다. 상기 제2 P형 배리드 층(52)은 이후 설명하는 P형 바디 영역(40)과도 중첩되어 형성되는데, P형 바디 영역(40)의 아래 부분(bottom surface)에 주로 형성되게 함으로써, P형 바디 영역(40)의 농도 감소를 막아준다. 이는 PNP 기생 소자의 활동을 막아주는 효과를 갖는다.
In addition, a second P-type buried
이어, 도 1c에 도시된 바와 같이, 바디 마스크 패턴(100-2) 을 활용하여 제2 딥웰(N형 바디 영역)(30) 및 P형 바디 영역(40)을 형성한다. 여기서 N형 제2 딥웰(30)영역은 N형 바디 영역(30)과 같은 영역으로 혼용하여 부를 수 있다. 상기 바디 마스크 패턴(100-2)으로는 실시예에 따라 하나 또는 두 개의 마스크 패턴이 적용될 수 있다. Next, as shown in FIG. 1C, a second deep hole (N-type body region) 30 and a P-
구체적으로, N형 바디 영역 또는 제2 딥웰(30) 및 P형 바디 영역(40)을 형성하기 위한 바디 마스크 패턴(100-2)으로 동일한 마스크 패턴이 적용될 수 있다. 이때, 상기 마스크 패턴(100-2)은 형성하고자 하는 P형 바디 영역(40)의 너비에 알맞은 간격으로 형성될 수 있다. 상기 마스크 패턴(100-2)을 활용한 이온 주입을 통해 일정 깊이 및 너비의 P형 바디 영역(40)을 형성할 수 있으며, 상기 P형 바디 영역(40)을 형성하는 경우보다 높은 에너지의 이온 주입 및 적정한 로테이트/틸트(rotate/tilt) 기법을 적용하여 상기 P형 바디 영역(40)보다 깊으며 상기 P형 바디 영역(40)보다 넓은 너비의 N형 바디 영역(30)을 형성할 수 있다. 즉, 높은 에너지로 이온 주입하되, 틸트 이온 주입 기법을 활용하여 N형 불순물을 이온 주입함으로써 N형 바디 영역(30)이 상기 P형 바디 영역(40)을 완벽하게 감싸도록 형성할 수 있다.Specifically, the same mask pattern can be applied to the N-type body region or the body mask pattern 100-2 for forming the
본 발명에 적용가능한 실시예에서 동일한 마스크 패턴을 활용하여 N형 바디 영역(30) 및 P형 바디 영역(40)을 형성하는 순서는 실시예에 따라 달리 적용될 수 있다. 즉, 실시예에 따라 N형 바디 영역(30)을 먼저 형성한 후, P형 바디 영역(40)을 형성할 수 있다.In the embodiment applicable to the present invention, the order of forming the N-
다른 실시예에서, N형 제2 딥웰(30) 및 P형 바디 영역(40)을 형성하기 위한 바디 마스크 패턴(100-2)으로는 서로 다른 마스크 패턴이 적용될 수 있다.In another embodiment, different mask patterns may be applied to the body mask pattern 100-2 for forming the N-type
일 예로, N형 제2 딥웰(30)을 위한 마스크 패턴을 활용하여 N형 제2 딥웰(30)을 형성한 후, 별도의 P형 바디 영역(40)을 위한 마스크 패턴을 활용하여 P형 바디 영역(40)을 형성할 수 있다.
For example, after the N-type
상기와 같은 제조 공정을 통해 N형 바디 영역(또는 N형 제2 딥웰)(30)은 상기 N형 제1 딥웰(20)의 일 측면의 일부와 접하도록 P형 기판(10) 상에 형성되며, 상기 N형 제1 딥웰(20)과는 상이한 깊이로 형성된다. 바람직하게는, 상기 N형 제2 딥웰 (또는 N형 바디 영역)(30)은 상기 N형 제1 딥웰(20)이 형성된 깊이보다는 작은 깊이로 형성된다. 다시 말해, 상기 N형 제1 딥웰(20)과 제2 딥웰(30)은 서로 전기적으로 연결되어 있고 물리적으로 서로 붙어 있다. 따라서 상기 제1 딥웰(20)과 제2딥웰(30)은 하나의 딥웰로 볼 수 있다. 다시 말해, 하나의 딥웰 내 깊이가 다른 딥웰 영역이 형성되어 있는데, 상기 딥웰 영역은 제1 딥웰(20)과 제2 딥웰(30)로 나누어져 있다고 보는 것이다. 제2 딥웰(30)은 P형 바디 영역(40) 아래에 존재한다. 그리고 제1 딥웰(20)은 이후에 형성될 드레인 영역(25) 아래에 존재한다. Through the above-described manufacturing process, the N-type body region (or the N-type second deep well) 30 is formed on the P-
도 1c에 도시된 바와 같이, 상기 N형 제2 딥웰(30)의 밑면은 상기 N형 제1 딥웰(20)의 밑면과 동일한 평면 상으로 형성되지 않는다(Not Coplanar). 즉, 평행하게 형성되지 않는다. As shown in FIG. 1C, the bottom surface of the N-type second
또한, 도 1c에서는 상기 N형 제2 딥웰(30)이 균일한 깊이로 구성되도록 도시되었으나, 이는 일 예에 불과하며 상기 N형 제2 딥웰(30)은 도 3a, 3b 또는 도 4a, 4b등과 같이 불균일한 깊이로 구성될 수도 있다. 다시 말해, 상기 N형 제2 딥웰(30)의 저면은 실시예에 따라 평평하게 형성되지 않을 수 있다.1C, the N-type second deep-
본 발명에 적용가능한 예에서 상기 N형 제2 딥웰(30) 및 N형 제1 딥웰(20)의 접촉 영역에는 경계홈(dip, A)이 형성될 수 있다. 구체적으로, 상기 N형 제2 딥웰(30)의 일 측면의 일부가 상기 N형 제1 딥웰(20)과 접촉하도록 형성됨으로써 상기 N형 제2 딥웰(30) 및 N형 제1 딥웰(20)의 사이 영역에는 상기 경계홈(dip, A)이 형성될 수 있다.In an example applicable to the present invention, a boundary groove (dip, A) may be formed in the contact region of the N-type second
본 발명에 적용가능한 예에서 상기 N형 제1 딥웰(20)과 N형 제2 딥웰(30)의 불순물 농도는 서로 다르게 구성될 수 있다. 일 예로, 상기 N형 제2 딥웰(30)의 불순물 농도는 상기 N형 제1 딥웰(20)의 불순물 농도보다 낮을 수 있다. 상기와 같이 구성함으로써 높은 임피던스(Impedance) 패스를 형성할 수 있다.In an example applicable to the present invention, the impurity concentrations of the N-type first deep-
상기 예와는 반대로, 상기 N형 제2 딥웰(30)의 불순물 농도를 상기 N형 제1 딥웰(20)의 불순물 농도보다 높게 형성할 수 있다. 상기와 같이 구성함으로써 낮은 임피던스 패스를 형성할 수 있다.The impurity concentration of the N-type second deep-well 30 can be made higher than the impurity concentration of the N-type first deep-
본 발명에서는 상기와 같이 N형 제2 딥웰(30)을 N형 제1 딥웰(20)보다 낮은 농도로 형성하였다. 이렇게 할 경우, 항복전압(BV) 측면에서 보다 유리하다. 제2 딥웰(30)과 제1 딥웰(20)이 같은 농도로 형성된 경우 보다, 한쪽 농도가 낮은 경우, 그 만큼 저항이 증가한다. 그래서 그만큼 높은 드레인 전압에 의한 전기장(electric field)이 소스 영역까지 확대 될 때 높은 저항을 갖는 N형 제2 딥웰(30)영역에 의해 그 전기장이 완화되어 드레인-to-소스 영역 간의 항복 전압이 증가할 수 있다. In the present invention, the N-type second
N형 제2 딥웰(30)은 핀치-오프 현상을 막아주는 N-채널 JFET 역할도 감당한다. P형 바디 영역(40)와 드리프트 영역(LOCOS 아래 영역) 사이의 축적 영역(accumulation region) 하단 영역에 N채널 JFET 구성이 형성된다. P형 바디 영역(40)에 높은 바디 아이솔레이션 전압(body isolation voltage) 를 걸어줄 경우, P형 바디 영역(40)과 P형 기판(10)쪽으로 공핍영역(depletion region)이 급격하게 확대되어 P형 기판(10)을 만날 수 있다. 이러한 현상을 pinch-off라고 한다. 그럴 경우, 본 발명의 목적대로 사용할 수 없게 된다. 즉, 바디 퍼텐셜을 기판 퍼텐셜 이상으로 걸어줄 수 없는 상황이 되는 것이다. 그래서 충분한 N-채널 JFET 을 확보해야 한다. 그러기 위해서는 제2 딥웰(30)의 영역을 폭을 넓게 할 필요가 있다. 이를 통해 상기와 같은 pinch-off 현상을 방지할 수 있다는 효과가 있다. The N-type
이어, 도 1d에 도시된 바와 같이, 상기 N형 제1 딥웰(20) 내에는 고농도 N형 (N+) 드레인 영역(25)을 형성하고, 상기 P형 바디 영역(40) 내에는 고농도 N형 (N+) 소스영역(45) 및 고농도 P형(P+) 바디 컨택영역(47)을 형성할 수 있다. 또한, P형 바디 영역(40), 제1 딥웰(20)과 제2딥웰(30)과 중첩되면서 반도체 기판 상에 게이트 산화막 및 게이트 전극(70)을 형성된다. 게이트 전극(70)의 일부는 두꺼운 로코스 산화막(60) 또는 STI 산화막(60) 위에 형성된다. 게이트 전극(47)과 중첩되는 P형 바디 영역은 채널 영역을 형성한다. 그리고 게이트 전극(47)과 중첩되는 N형 제1 딥웰(20) 또는 제2 딥웰(30)은 축적 영역(accumulation) 영역을 형성하는데, 각각의 딥웰의 농도에 의해 전류 흐름에 대한 저항이 결정된다. 제1 딥웰(20)과 제2딥웰(30)이 중앙부분으로 서로 확산되어 N형 도펀트 농도가 증가함으로써, 드레인(25)과 소스 영역(45) 사이의 Ron (specific on-resistance)저항이 감소할 수 있다. 그렇게 되면 드레인 전류(Id)가 증가될 수 있다. 1D, a high concentration n-type (N +) drain
그리고 게이트 전극 및 노출된 실리콘 기판 상에 살리사이드(도시되지 않음)영역을 추가로 구비하여 N형 LDMOS로 동작할 수 있다. 이를 위해 필요한 공정 및 소자 구성은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다.
Further, a gate electrode and a salicide (not shown) region are formed on the exposed silicon substrate to operate as an N-type LDMOS. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.
상기와 같은 제조 방법에 따른 반도체 소자는 P형 기판(10) 및 P형 바디 영역(40) 사이에 N형 제2 딥웰(30)이 형성됨으로써 상기 P형 바디 영역(40) 전위를 상기 P형 기판(10)과 다르게 인가할 수 있다. 이로 인하여 N+ 소스(45)와 P+ 바디 컨택(47)을 동일한 전위로 유지할 수 있으며, 바디 효과(body effect)가 제거되는 효과를 얻을 수 있다. 즉, 상기 P형 바디 영역(40)의 전위가 P형 기판(10)보다 커지도록 구성할 수 있다.
The semiconductor device according to the manufacturing method as described above has a structure in which the N-type
도 2a 내지 도 2d는 본 발명의 제2 예에 따른 반도체 소자의 제조 방법을 도면이다.
2A to 2D are views showing a method of manufacturing a semiconductor device according to a second example of the present invention.
도 2a에 도시된 바와 같이, N형 제1 딥웰(20) 및 제2 딥웰(또는 N형 제2 딥웰)(30)은 일체로 형성될 수 있다. 제2 딥웰 영역(30)은 N형 바디 영역(30)과 같은 영역을 말하는 것으로 혼용하여 사용할 수 있다. 상기 구성을 보다 상세히 설명하기 위해 도 2a에서는 상기와 같은 구성을 형성하기 위한 딥웰 마스크 패턴(100-3)도 함께 도시하였다.As shown in FIG. 2A, the N-type first
도 2a에서는 깊이가 다른 두 개의 영역을 포함하는 딥웰 영역이 일체로 형성되는 것을 도시하였으나, 이는 일 예에 불과하며 실시예에 따라 상기 깊이가 다른 영역은 세 개 이상 형성될 수도 있다.Although FIG. 2A illustrates that the deepwell regions including two regions having different depths are formed integrally, this is merely an example, and three or more regions having different depths may be formed according to an embodiment.
구체적으로, 상기 딥웰 마스크 패턴(100-3)에는 제1 딥웰 영역(20) 형성을 위한 영역(C) 및 제2 딥웰 영역(30) 형성을 위한 영역(D)이 서로 다른 너비로 형성되어 있다. 여기서 제1 딥웰(20)이 제2 딥웰(30)보다 더 깊게 형성되므로 제1 딥웰은 더 깊은 딥웰, 제2 딥웰을 덜 깊은(shallow)로 부를 수 있다. 이와 같이 구성된 딥웰 마스크 패턴(100-3)을 이용하여 N형 불순물(1), 예를 들어, 인(P), 비소(As), 안티몬(Sb) 등을 동시에 이온 주입함으로써 N형 제1 딥웰(20) 및 제2 딥웰(30)을 한번에 동시에 형성할 수 있다. 이후, 상기 이온 주입된 N형 불순물(1)에 대한 확산 공정을 통해 도 2a와 같이 N형 제1 딥웰(20) 및 N형 제2 딥웰(30)이 일체로 형성될 수 있다.Specifically, the region C for forming the first deep-
상기 N형 제1 딥웰 영역(20)과 제2 딥웰(30)의 경계에 존재하는 마스크 패턴(Blocked by PR Stripe)에 의해 이온 주입이 제한되며, 이로 인해 상기 N형 제1 딥웰(20) 및 제2 딥웰(30) 경계 지역에는 경계홈(dip, A)이 형성될 수 있다. 이온 주입 이후 공정에서 확산을 위한 열처리에 의해 상기 N형 제1 딥웰(20) 및 제2 딥웰(30)이 서로 만나게 되므로 상기 경계홈(dip, A) 근처의 영역은 N형 제1 딥웰 영역(20)과 제2 딥웰(30)보다 상대적으로 불순물 농도가 낮을 수 있다. The ion implantation is limited by a mask pattern (Blocked by PR Stripe) existing at the boundary between the N-type first deep-
그리고 보다 컴팩트한 소자 면적을 확보하기 위해 N형 제1 딥웰 영역(20) 형성을 위한 공간(C)을 N형 제2 딥웰(30) 형성을 위한 공간(D)보다 길게 정의한다. 이로 인해 그 깊이가 다르게 형성된다. 같은 에너지로 이온 주입했어도 각각의 공간의 거리에 의해 영향을 받는다. 짧은 너비를 갖는 공간에 이온 주입된 영역의 깊이는 상대적으로 넓은 너비를 갖은 공간에 이온 주입된 영역의 깊이보다 짧다. 즉, P형 바디 영역(40) 아래에 위치하는 N형 제2 딥웰(30)의 기판 표면으로부터 깊이는 상기 제1 딥웰 영역(20)의 깊이보다 짧게 형성될 수 있다. 또한 농도도 이와 마찬가지로 짧은 너비를 갖는 공간에 이온 주입된 영역의 농도(제2 딥웰 영역)는 상대적으로 넓은 너비를 갖은 공간에 이온 주입된 영역의 농도(제1 딥웰 영역)보다 낮다. 동일한 도즈로 이온 주입을 하였어도 좁은 공간에 이온 주입되었기 때문에 넓은 공간에 비해 이온 주입량이 상대적으로 적게 분포하기 때문이다. 적게 분포한 만큼 확산된 양도 작아서 보다 낮은 농도를 형성하게 된다. In order to secure a more compact device area, a space C for forming the N-type first
최종적으로 N형 제1 딥웰(20)과 제2 딥웰(30)은 서로 전기적으로 연결되어 있고 물리적으로 서로 붙어 있다. 그래서 제1 딥웰(20)과 제2딥웰(30)은 하나의 딥웰로 볼 수 있다. 깊이가 다른 딥웰이 형성되어 있는데, 제1 딥웰(20)과 제2딥웰로 나누어져 있다고 보는 것이다. 제2 딥웰(30)은 P형 바디 영역(40) 아래에 존재한다. 그리고 제1 딥웰(20)은 이후에 형성될 드레인 영역(25) 아래에 존재한다. 앞의 실시예와 마찬가지로, 상기 N형 제2 딥웰(30) 및 N형 제1 딥웰(20)의 접촉 영역에는 경계홈(dip, A)이 형성될 수 있다. 상기 N형 제2 딥웰(30)의 일 측면의 일부가 상기 N형 제1 딥웰(20)과 접촉하도록 형성됨으로써 상기 N형 제2 딥웰(30) 및 N형 제1 딥웰(20)의 사이 영역에는 상기 경계홈(dip, A)이 형성될 수 있다.Finally, the N-type first
앞의 실시예와 마찬가지로, 본 발명에 적용가능한 예에서 상기 N형 제1 딥웰(20)과 N형 제2 딥웰(30)의 불순물 농도는 서로 다르게 구성될 수 있다. 일 예로, 상기 N형 제2 딥웰(30)의 불순물 농도는 상기 N형 제1 딥웰(20)의 불순물 농도보다 낮을 수 있다. 상기와 같이 구성함으로써 높은 임피던스(Impedance) 패스를 형성할 수 있다. 여기서 임피던스는 저항을 말한다.
As in the previous embodiment, the impurity concentrations of the N-type first deep well 20 and the N-type second deep well 30 may be different from each other in an example applicable to the present invention. For example, the impurity concentration of the N-type second deep well 30 may be lower than the impurity concentration of the N-type first
도 2b에서는 앞의 실시예와 마찬가지로, N형 제1 딥웰(20) 내부에 N형의 드레인 확장 영역(23) 영역을 형성할 수 있다. 드레인 확장 영역(23)은 추후에 형성되는 고농도 도핑된 드레인 영역(25)를 감싸도록 형성한다. 그래서 고농도 도핑된 드레인 영역(25)의 전기적 필드를 완화시키는 역할을 한다. 이를 위해 드레인 확장 영역(23)의 농도가 드레인 영역(25)보다 낮게 설정한다.
2B, an N-type
상기 N형 드레인 확장 영역(23)의 불순물 농도는 N형 제1 딥웰(20)과 상이하게 형성될 수 있다. 일 예로 상기 N형 드레인 확장 영역(23)의 불순물 농도는 N형 제1 딥웰(20)의 불순물 농도보다 높게 형성될 수 있다. 이와 같이 N형 드레인 확장 영역(23)의 불순물 농도를 N형 제1 딥웰(20)의 불순물 농도보다 높게 형성함으로써 반도체 소자의 항복 전압을 증가시킬 수 있다.The impurity concentration of the N-type
계속해서 앞의 실시예와 마찬가지로, 상기 N형 제1 딥웰(20)에 드레인 확장 영역(23) 또는 드레인 영역(25) 근처에 제1 P형 배리드 층(51)을 형성할 수 있다. 또한, 본 발명에 대한 선택적 사항으로 소스 영역(45) 근처에 제2 P형 배리드 층(52)을 추가적으로 형성할 수 있다.
The first P-type buried
이어, 도 2c에 도시된 바와 같이, 바디 마스크 패턴(100-2) 을 활용하여 P형 바디 영역(40)을 형성한다. 상기 P형 바디 영역(40)은 이미 형성된 N형 제2 딥웰 영역(30)에 의해 둘러싸이게 된다. 그래서 상기 N형 제2 딥웰(30)과 P형 바디 영역(40) 사이에 PN 정션 영역이 형성된다.
Next, as shown in FIG. 2C, the P-
이어, 도 2d에 도시된 바와 같이, 앞의 실시예와 마찬가지로, 상기 N형 제1 딥웰(20) 내에는 고농도 N형 (N+) 드레인 영역(25)을 형성하고, 상기 P형 바디 영역(40) 내에는 고농도 N형 (N+) 소스영역(45) 및 고농도 P형(P+) 바디 컨택영역(47)을 형성할 수 있다. 또한, P형 바디 영역(40), 제1 딥웰(20)과 제2딥웰(30)과 중첩되면서 반도체 기판 상에 게이트 산화막 및 게이트 전극(70)을 형성된다. 게이트 전극(70)의 일부는 두꺼운 로코스 산화막(60) 또는 STI 산화막(60) 위에 형성된다. 게이트 전극(47)과 중첩되는 P형 바디 영역은 채널 영역을 형성한다. 그리고 게이트 전극(47)과 중첩되는 N형 제1 딥웰(20) 또는 제2 딥웰(30)은 축적 영역(accumulation) 영역을 형성하는데, 각각의 딥웰의 농도에 의해 전류 흐름에 대한 저항이 결정된다. 제1 딥웰과 제2딥웰이 중앙부분으로 서로 확산되어 N형 도펀트 농도가 증가하여, 드레인(25)과 소스 영역(45) 사이의 Ron (specific on-resistance)저항이 감소할 수 있다. 그렇게 되면 드레인 전류(Id)가 증가될 수 있다. 2D, a high concentration n-type (N +) drain
그리고 바디 영역 및 드레인 영역 사이 하단 영역, 즉 축적 영역에 N채널 JFET 구성이 형성됨으로써 드레인-소스 사이에 최대 전압(BVdss)을 높게 유지시킬 수 있다.And the N-channel JFET structure is formed in the bottom region between the body region and the drain region, that is, the accumulation region, so that the maximum voltage (BVdss) between the drain and the source can be kept high.
그리고 게이트 전극 및 노출된 실리콘 기판 상에 살리사이드(도시되지 않음)영역을 추가로 구비하여 N형 LDMOS로 동작할 수 있다. 이를 위해 필요한 공정 및 소자 구성은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다.
Further, a gate electrode and a salicide (not shown) region are formed on the exposed silicon substrate to operate as an N-type LDMOS. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.
상기와 같은 제조 방법에 따른 반도체 소자는 P형 기판(10) 및 P형 바디 영역(40) 사이에 N형 제2 딥웰(30)이 형성됨으로써 상기 P형 바디 영역(40) 전위를 상기 P형 기판(10)과 다르게 인가할 수 있다. 이로 인하여 N+ 소스(45)와 P+ 바디 컨택(47)을 동일한 전위로 유지할 수 있으며, 바디 효과(body effect)가 제거되는 효과를 얻을 수 있다. 즉, 상기 P형 바디 영역(40)의 전위가 P형 기판(10)보다 커지도록 구성할 수 있다.
The semiconductor device according to the manufacturing method as described above has a structure in which the N-type
도 3a 내지 도 3b는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 도면이다. 앞의 도2a 내지 도 2d에 도시된 제조 방법과 거의 유사하나, 상기 도 3a 내지 도 3b의 실시예에서는 N형 제1 딥웰 영역(20) 및 N형 제2 딥웰(30)을 형성하기 위해 활용되는 마스크 패턴 중 N형 제2 딥웰(30) 형성을 위한 공간(D)에 1개의 슬릿(Slit, 110)이 추가적으로 형성된 마스크 패턴(100-4)을 활용하여 반도체 소자를 제조하는 것을 특징으로 한다. 보다 구체적으로, 도 2a 내지 도 2d에 적용되는 마스크 패턴(100-3)의 D 영역과 달리, 슬릿(110)이 추가적으로 형성되어 상기 D 영역에 복수 개의 구멍(multiple small openings)이 형성될 수 있다. 상기와 같은 모양의 마스크 패턴(100-4)을 이용하여 N형 불순물(1), 예를 들어, 인(P), 비소(As), 안티몬(Sb) 등을 동시에 이온 주입하여 도 3a와 같은 N형 제1 딥웰 영역(20) 및 N형 제2 딥웰(30)을 동시에 형성할 수 있다. 다시 말해, 도 3a과 같이 N형 제2 딥웰(30)은 복수 개의 우물이 간격을 두고 형성되어 저면에 하나의 홈(B)이 형성된 W자 형태로 형성될 수 있다. 그래서 최종적으로는 도 3b와 같은 구조가 얻어진다. 중복되는 기술 구성은 도 2b 내지 도 2d의 경우와 동일한 바, 이하 생략한다. 그리고 슬릿을 사용한 효과에 대해서는 도 5 이하에서 자세히 설명한다.
3A and 3B illustrate a method of manufacturing a semiconductor device according to another embodiment of the present invention. 2A to 2D. However, in the embodiment of FIGS. 3A and 3B, the N-type first
도 4a 내지 도 4b는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 도면이다. 반도체 소자의 제조 방법은 앞의 도 3의 실시 예와 거의 유사하다. 도 3의 마스크 패턴(100-4)의 D 영역에 1개 형성되어 있는 슬릿(110)이 도 4a의 마스크 패턴(100-5)에서는 복수 개 형성되어 있는 차이점이 있다. 다시 말해, 도 4a에서는 마스크 패턴(100-5) 내 슬릿(110)이 2개 형성되어 있다. 도 4a에 도시된 바와 같이, 마스크 패턴(100-5)을 이용하여 N형 불순물(1), 예를 들어, 인(P), 비소(As), 안티몬(Sb) 등을 동시에 이온 주입하게 되면 도 4a와 같은 N형 제1 딥웰 영역(20) 및 N형 제2 딥웰(30)을 동시에 형성할 수 있다. 다시 말해, 도 4a과 같이 N형 제2 딥웰(30)은 복수 개의 우물이 간격을 두고 형성되어 저면에 복수 개의 홈(B)이 형성된 물결 무늬 형태로 형성될 수 있다. 이로 인해 N형 드레인 영역(25)과 소스 영역(45) 사이의 리버스 바이어스(reverse-biased) 상태에서 항복 전압 값을 증가시킬 수 있다. 즉, 홈이 형성된 부분으로 인해 P형 바디 영역(40)과 P형 기판(10) 사이의 거리가 다른 위치에 비해 짧아짐으로 인해 공핍 영역(depletion)이 쉽게 확보되기 때문이다.그래서 최종적으로 도 4b와 같은 구조가 만들어진다. 중복되는 기술 구성은 도 2b 내지 도 2d의 경우와 동일한 바, 이하 생략한다. 그리고 슬릿을 사용한 효과에 대해서는 도5 이하에서 자세히 설명한다.
4A and 4B illustrate a method of manufacturing a semiconductor device according to another embodiment of the present invention. The manufacturing method of the semiconductor device is almost similar to the embodiment of FIG. There is a difference in that a plurality of
도 5는 종래 기술 대비 본 발명의 실시 예에 따른 반도체 소자 형성에 대한 다양한 2D 시뮬레이션 결과를 나타낸 도면이다. 왼쪽 컬럼에 있는 그림은 6가지 조건(split)에 대한 제조 방법을 나타낸 것이며, 오른쪽 컬럼에 있는 그림은 각각의 조건 에 대한 소자 시뮬레이션 결과이다.
FIG. 5 is a diagram illustrating various 2D simulation results for forming a semiconductor device according to an embodiment of the present invention, compared with the prior art. The figure in the left column shows the manufacturing method for the six conditions (split), and the figure in the right column shows the device simulation results for each condition.
먼저, split-1은 종래 기술에 대한 결과로서, N형 제1 딥웰(20)과 N형 제2 딥웰(30)의 깊이가 동일 경우이다. 즉, 상기 N형 제1 딥웰(20) 및 N형 제2 딥웰(30)의 저면이 같은 평면상(Coplanar)에 있는 경우를 의미한다. 그래서 Split-1은 전기장에 대한 시뮬레이션 결과를 보면, LOCOS 막 아래뿐만 아니라 게이트 전극 아래의 P형 바디 영역까지 매우 높은 impact ionization rate 를 보이고 있다. 색깔이 빨강색일수록 impact ionization rate 가 높다. 이로 인해 도 6의 Vd-Id 그래프 그림에서 보듯이 79V 로 매우 낮은 전압에서 항복 전압이 일어난다. First, split-1 is a result of the prior art, in which the depth of the N-type
Split-2는 N형 제1 딥웰(20)과 N형 제2 딥웰(30)의 깊이가 동일하지 않은 경우이다. 앞의 도 1d 또는 도 2d와 비슷한 경우다. 상기 경우에 대한 시뮬레이션 결과를 살펴보면, LOCOS 막 아래는 전기장이 Split-1 보다 어느 정도 균일해졌지만, 여전히 P형 바디 영역(40) 근처에서 impact ionization rate 값이 다른 지역보다 매우 높은 값을 가지고 있음을 볼 수 있다. 이로 인해 도 6의 Vd-Id 그래프 그림에서 보듯이 439V로 목표치보다 낮은 전압에서 항복 현상(breakdown)이 발생되게 된다. Split-2 is a case in which the depths of the first deep n-well 20 and the second deep n-well 30 are not the same. Similar to Fig. 1d or Fig. 2d. Simulation results show that under the LOCOS film, the electric field is somewhat more uniform than Split-1, but the impact ionization rate near the P-
Split-3 내지 Split-6은 N형 제2 딥웰(30)에 대해슬릿이 형성된 마스크 패턴을 이용한 경우이다. 앞의 도 3 및 도 4의 경우에 해당된다. N형 제2 딥웰(30)은 복수 개의 우물이 간격을 두고 형성되어 저면에 하나의 홈(B)이 형성된 W자 형태, 또는 복수 개의 홈(B)이 형성된 물결 무늬 형태로 형성된 경우이다. 먼저 Split-3은 슬릿 간격이 1um로 하면서, 4개의 슬릿을 사용한 경우이다. Split-3은 split-1 또는 split-2에 비해 항복 전압(BVDSS)값이 매우 증가하였다. 도 6의 Vd-Id 그래프 그림에서 보듯이 795V 로 700V이상에서도 견딜 수 있는 소자 구조가 된다. 그 이유는 슬릿을 사용함으로써, 시뮬레이션 결과에서도 보듯이, 전기장이 매우 균일해진 결과이다. 시뮬레이션 결과를 보면, P형 바디 영역(40) 근처에서 전기장(electric field) 값이 다른 지역보다 매우 진하게 형성되어 있는 부분이 사라진 것을 확인할 수 있다.Split-3 to Split-6 are cases where a mask pattern having a slit formed on the second deep-
그리고 Split-4 또는 Split-5는 split-3에 비해, 슬릿 개수를 2개로 줄이고, 슬릿 간격을 조정한 한 것이다. 예를 들어 split-3은 슬릿 간의 간격을 1um 로 했다면, split-4는 그 간격을 2um, split-5는 3um 로 한 것이다. split-4 를 보면, Slit 개수를 2개로 줄이면서 slit 간격을 2um 유지해도 BVDSS 값은 795V 로 split-2와 별차이가 없다. 그런데 slit 간격을 3um 로 하면 BVDSS 값이 764V로 약간 떨어지지만 여전히 700V 이상의 BVDSS 값을 보여 주고 있다. 그러므로 slit 간격을 3 um 이하로 하면 BVDSS를 유지하는데, 적합함을 알 수 있다. 보다 적합하게는 0.5 - 3um 간격을 유지하는 것이 적합하다고 볼 수 있다. And Split-4 or Split-5 is the one that reduces the number of slits to 2 and adjusts the slit interval compared to split-3. For example, if split-3 has a spacing of 1 um between slits, then split-4 has a spacing of 2 um and split-5 is 3 um. In split-4, the BVDSS value is 795V, which is not much different from split-2, even if the number of slits is reduced to 2 and the slit interval is maintained at 2um. However, when the slit interval is set to 3 μm, the BVDSS value slightly drops to 764 V, but still shows a BVDSS value of 700 V or more. Therefore, it can be seen that keeping the slit interval below 3 μm is suitable to maintain BVDSS. More suitably, it may be appropriate to maintain an interval of 0.5 - 3 μm.
그리고 Split-6는 split-3과 비교해서 경계면에 존재하는 마스크 패턴의 길이를 5um 에서 6um 로 변경한 것이다. BVDSS 값이 787V로 여전히 700V 이상의 BVDSS 값을 보여 주고 있다. 그러므로 마스크 패턴의 길이를 5-6um로 하면 BVDSS를 유지하는데, 적합함을 알 수 있다. And Split-6 is the change of mask pattern length from 5 um to 6 um in the interface compared to split-3. The BVDSS value is 787V and still shows a BVDSS value of 700V or more. Therefore, if the length of the mask pattern is set to 5-6 μm, the BVDSS is maintained.
도 7의 table에서는 각 제조방법에 따른 BVDSS 값을 정리하였다. Table 에서 보듯이 Split-3 내지 Split-6 모두, 앞의 Split-1 및 2에 비해 드레인-소스간 항복 전압 (BVdss) 값이 760V - 800V 로 증가된 것을 볼 수 있다. Split-3 내지 Split-6은 slit 을 사용함으로써, 반도체 소자 내 전기장 값 분포가 균일한 결과에 의한 것이다. 또한 N형 제2 딥웰(30)을 형성하기 위해 복수 개의 슬릿을 형성하게 되면, N형 제2 딥웰(30)은 슬릿이 없는 경우보다 깊이가 얇게 형성된다. 또한 많은 슬릿을 사용하게 되면 이온 주입 공간이 좁아지게 되어 N형 제2 딥웰(30)의 불순물 농도는 슬릿을 전혀 사용하지 않는 경우보다 불순물 농도가 낮게 형성되게 된다. 이러한 깊이 및 농도가 작아짐에 따라 P형 바디 영역(40)에서 N형 제2 딥웰(30) 방향으로 공핍(depletion)영역이 쉽게 확보되어 BVdss 값이 증가하게 된다.
In the table of FIG. 7, BVDSS values according to each manufacturing method are summarized. As shown in the table, the drain-source breakdown voltage (BV dss ) value is increased to 760V-800V in both Split-3 and Split-6 compared to Split-1 and Split-2. Split-3 to Split-6 are due to the uniform distribution of electric field values in the semiconductor device by using slit. Further, if a plurality of slits are formed to form the N-type
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다.
The present invention has been described with reference to the preferred embodiments.
그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
Therefore, the disclosed embodiments should be considered in an illustrative rather than a restrictive sense. The scope of the present invention is defined by the appended claims rather than by the foregoing description, and all differences within the scope of equivalents thereof should be construed as being included in the present invention.
10: P형 기판 20: N형 딥웰
23: 드레인 확장 영역 25: N+ 드레인 영역
30: N형 바디 영역 40: P형 바디 영역
45: N+ 소스 47: P+ 픽업 영역
51: 제1 P형 배리드 층 52: 제2 P형 배리드 층
60: 산화막
70: 게이트 전극
100-1, 100-2, 100-3, 100-4, 100-5: 마스크
110: 슬릿(Slit) 10: P-type substrate 20: N-type deepwell
23: drain extension region 25: N + drain region
30: N-type body region 40: P-type body region
45: N + source 47: P + pickup area
51: first p-type buried layer 52: second p-type buried layer
60: oxide film
70: gate electrode
100-1, 100-2, 100-3, 100-4, 100-5: mask
110: Slit
Claims (12)
상기 딥웰 내 바디 영역을 형성하는 단계; 및
상기 딥웰 내 드레인 영역을 형성하고 상기 바디 영역 내 소스 영역을 형성하는 단계;를 포함하고,
상기 바디 영역 아래의 상기 딥웰의 깊이는 상기 드레인 영역 아래의 딥웰의 깊이와 다르며,
상기 바디 영역은 상기 딥웰과 다른 도전형인 것을 특징으로 하는 반도체 소자의 제조 방법.
Forming a deepwell on the substrate, the deepwell including two or more regions having different depths;
Forming a body region in the deepwell; And
Forming a drain region in the deepwell and a source region in the body region,
The depth of the deepwell under the body region is different from the depth of the deepwell below the drain region,
Wherein the body region is of a different conductivity type than the deepwell.
상기 바디 영역 아래의 상기 딥웰의 깊이는 상기 드레인 영역 아래의 딥웰의 깊이보다 작은 것을 특징으로 하는 반도체 소자의 제조 방법.
The method according to claim 1,
Wherein the depth of the deepwell below the body region is less than the depth of the deepwell below the drain region.
상기 딥웰 내 상기 드레인 영역을 둘러싸도록 확장 드레인 영역을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
The method according to claim 1,
And forming an extended drain region to surround the drain region in the deepwell.
상기 바디 영역 아래의 상기 딥웰의 불순물 농도는 상기 드레인 영역 아래의 딥웰의 불순물 농도보다 작은 것을 특징으로 하는 반도체 소자의 제조 방법.
The method according to claim 1,
Wherein the impurity concentration of the deep well below the body region is smaller than the impurity concentration of the deep well below the drain region.
상기 깊이가 다른 두 개 이상의 영역을 포함하는 딥웰을 형성하는 단계는 기판 상에 슬릿이 형성된 마스크 패턴을 활용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
The method according to claim 1,
Wherein the step of forming the deepwell including two or more regions having different depths utilizes a mask pattern having a slit formed on the substrate.
상기 깊이가 다른 두 개 이상의 영역을 포함하는 딥웰을 형성하는 단계는, 상기 기판 상에 상기 슬릿을 포함한 딥웰 마스크 패턴을 형성하는 단계; 및
상기 딥웰 마스크 패턴을 활용하여 이온 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
6. The method of claim 5,
The step of forming the deepwell including two or more regions having different depths may include forming a deepwell mask pattern including the slit on the substrate; And
And implanting ions by utilizing the deep-well mask pattern.
상기 슬릿은 2개 이상의 복수개로 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
6. The method of claim 5,
Wherein the slit is formed of a plurality of at least two slits.
상기 복수개의 슬릿 간의 간격은 0 초과 3um 이하로 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
8. The method of claim 7,
Wherein a distance between the plurality of slits is greater than 0 and less than or equal to 3 um.
상기 바디 영역 아래의 상기 딥웰의 저면에는 복수개의 홈이 형성되거나, 상기 딥웰의 저면은 물결무늬 모양으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
The method according to claim 1,
Wherein a plurality of grooves are formed on a bottom surface of the deepwell below the body region, and a bottom surface of the deepwell is formed in a wavy pattern.
상기 드레인-소스 사이의 최대전압(BVDSS) 값이 700V 이상인 것을 특징으로 하는 반도체 소자의 제조 방법.
The method according to claim 1,
And the maximum voltage (BVDSS) between the drain and the source is 700 V or more.
상기 드레인 영역 근처에 제1 배리드 층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
The method according to claim 1,
And forming a first buried layer near the drain region. ≪ RTI ID = 0.0 > 11. < / RTI >
상기 소스 영역 근처에 제2 배리드 층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 1,
And forming a second buried layer near the source region. ≪ RTI ID = 0.0 > 11. < / RTI >
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