KR20150098572A - Bit interleaver for 16-symbol mapping and low density parity check codeword with 64800 length, 3/15 rate, and method using the same - Google Patents

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Abstract

Disclosed are a bit interleaver, a BICM apparatus, and bit interleaving method. A bit interleaver according to an embodiment of the present invention comprises a first memory storing a LDPC code word having length of 64800 and having code rate of 3/15; a processor generating an interleaved code word by interleaving the LDPC code word into a bit group unit of a size corresponding to a parallel factor of the LDPC code word; and a second memory providing the interleaved code word to a modulator for 64-symbol mapping.

Description

길이가 64800이며, 부호율이 3/15인 LDPC 부호어 및 16-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법 {BIT INTERLEAVER FOR 16-SYMBOL MAPPING AND LOW DENSITY PARITY CHECK CODEWORD WITH 64800 LENGTH, 3/15 RATE, AND METHOD USING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an LDPC codeword having a code rate of 3/15 and a length of 64,800, a bit interleaver for 16-symbol mapping, and a bit interleaving method using the bit interleaver. 2. Description of the Related Art BIT INTERLEAVER FOR 16-SYMBOL MAPPING AND LOW DENSITY PARITY CHECK CODEWORD WITH 64800 LENGTH, 15 RATE, AND METHOD USING THE SAME}

본 발명은 인터리버(interleaver)에 관한 것으로, 특히 디지털 방송 채널에서 발생한 군집오류(burst error)를 분산시키기 위한 비트 인터리버에 관한 것이다.The present invention relates to an interleaver, and more particularly, to a bit interleaver for distributing burst errors occurring in a digital broadcast channel.

BICM(Bit-Interleaved Coded Modulation)은 대역-효율적인(bandwidth-efficient) 전송기술로 오류정정부호기(error-correction coder), 비트단위 인터리버(bit-by-bit interleaver) 및 높은 차수의 변조기(modulator)가 결합된 형태이다.Bit-Interleaved Coded Modulation (BICM) is a bandwidth-efficient transmission technique that uses an error-correction coder, a bit-by-bit interleaver, and a high-order modulator It is a combined form.

BICM은 오류정정부호기로 LDPC(Low-Density Parity Check) 부호기 또는 터보 부호기를 이용함으로써, 간단한 구조로 뛰어난 성능을 제공할 수 있다. 또한, BICM은 변조 차수(modulation order)와 오류정정부호의 길이 및 부호율 등을 다양하게 선택할 수 있기 때문에, 높은 수준의 플렉서빌러티(flexibility)를 제공한다. 이와 같은 장점 때문에, BICM은 DVB-T2나 DVB-NGH 와 같은 방송표준에서 사용되고 있을 뿐만 아니라 다른 차세대 방송시스템에서도 사용될 가능성이 높다.The BICM uses a low-density parity check (LDPC) encoder or turbo encoder as an error correction encoder, and can provide excellent performance with a simple structure. In addition, the BICM provides a high level of flexibility because it can select a variety of modulation order, error correction code length, and coding rate. Because of these advantages, BICM is not only used in broadcast standards such as DVB-T2 or DVB-NGH, but is also likely to be used in other next-generation broadcast systems.

이와 같은 장점에도 불구하고, BICM은 채널에서 발생한 군집오류(burst errors)를 비트 단위 인터리버를 통해 적절히 분산시키지 못하면, 그 성능이 급격하게 열화된다. 따라서, BICM에 사용되는 비트단위 인터리버는 변조차수나 오류정정부호의 길이 및 부호율 등에 최적화되어 설계되어야 한다.Despite these advantages, if the BICM fails to properly distribute burst errors occurring in the channel through a bitwise interleaver, the performance deteriorates drastically. Therefore, the bitwise interleaver used in the BICM should be designed to be optimized to the modulation order, the length of the error correction code, the coding rate, and the like.

본 발명의 목적은 방송 시스템 채널에서 발생한 군집오류(burst errors)를 효과적으로 분산시킬 수 있는 BICM 내부의 비트 인터리버를 제공하는 것이다.It is an object of the present invention to provide a bit interleaver in a BICM capable of effectively dispersing burst errors occurring in a broadcast system channel.

또한, 본 발명의 목적은 길이가 64800이고 부호율이 3/15인 LDPC 부호기 및 16-심볼 맵핑(symbol mapping)을 수행하는 변조기에 최적화되어 ATSC 3.0 등 차세대 방송시스템에 적용될 수 있는 비트 인터리버를 제공하는 것이다.It is also an object of the present invention to provide a bit interleaver which can be applied to a next generation broadcasting system such as ATSC 3.0, optimized for a LDPC encoder having a length of 64,800 and a coding rate of 3/15 and a modulator for performing 16-symbol mapping .

상기한 목적을 달성하기 위한 본 발명에 따른 비트 인터리버는 길이가 64800이고 부호율이 3/15인 LDPC 부호어를 저장하는 제1 메모리; 상기 LDPC 부호어를, 상기 LDPC 부호어의 패러럴 팩터(parallel factor)에 상응하는 사이즈의 비트그룹 단위로 인터리빙하여 인터리빙된 부호어를 생성하는 프로세서; 및 상기 인터리빙된 부호어를 16-심볼 맵핑을 위한 변조기로 제공하는 제2 메모리를 포함한다.According to an aspect of the present invention, there is provided a bit interleaver comprising: a first memory for storing an LDPC codeword having a length of 64,800 and a coding rate of 3/15; A processor for interleaving the LDPC codeword in a bit group unit of a size corresponding to a parallel factor of the LDPC codeword to generate an interleaved codeword; And a second memory for providing the interleaved codeword to a modulator for 16-symbol mapping.

이 때, 16-심볼 맵핑은 16개의 컨스틸레이션들을 가지는 NUC(Non-Uniform Constellation) 심볼 맵핑일 수 있다.At this time, the 16-symbol mapping may be a NUC (Non-Uniform Constellation) symbol mapping having 16 constellations.

이 때, 패러럴 팩터는 360이고, 상기 비트그룹은 360비트들을 포함할 수 있다.In this case, the parallel factor is 360, and the bit group may include 360 bits.

이 때, LDPC 부호어는 부호어는

Figure pat00001
(N ldpc 는 64800)와 같이 표현되고, 하기 수학식 9와 같이 각각 360개의 비트들로 구성된 180개의 비트그룹들로 분할될 수 있다.At this time, the LDPC codeword has codewords
Figure pat00001
( N ldpc is 64800), and may be divided into 180 bit groups each consisting of 360 bits as shown in Equation (9).

[수학식 9]&Quot; (9) "

Figure pat00002
Figure pat00002

(X j 는 j번째 비트그룹, N ldpc 는 64800, N group 은 180)( X j is the jth bit group, N ldpc is 64800, and N group is 180)

이 때, 인터리빙은 퍼뮤테이션 오더(permutation order)를 이용한 하기 수학식 10을 이용하여 수행될 수 있다.In this case, the interleaving can be performed using Equation (10) using a permutation order.

[수학식 10]&Quot; (10) "

Figure pat00003
Figure pat00003

(X j 는 j번째 비트그룹, Y j 는 인터리빙된 j번째 비트그룹, π(j)는 비트그룹 단위 인터리빙을 위한 퍼뮤테이션 오더)( X j is a jth bit group, Y j is an interleaved j th bit group, and? ( J ) is a permutation order for bit group unit interleaving)

이 때, 퍼뮤테이션 오더는 하기 수학식 11에 의하여 표현되는 인터리빙 시퀀스에 상응하는 것일 수 있다.In this case, the permutation order may correspond to the interleaving sequence expressed by Equation (11).

[수학식 11]&Quot; (11) "

인터리빙 시퀀스Interleaving sequence

={52 92 175 26 45 81 117 74 119 147 120 135 144 87 3 51 20 170 143 125 15 39 5 174 79 16 176 44 19 69 11 111 121 37 160 88 50 76 129 138 157 86 113 164 142 98 9 93 166 78 73 167 168 40 131 27 89 156 177 171 116 152 0 127 36 8 153 59 75 13 105 55 122 132 172 2 58 126 162 30 77 158 17 96 100 42 63 134 154 6 90 128 83 60 146 124 178 99 123 108 133 159 151 145 61 53 68 31 41 94 35 21 49 82 80 4 155 7 57 95 62 56 65 140 163 148 23 161 169 47 67 139 72 43 110 46 150 109 115 32 14 179 85 165 112 25 64 173 10 102 114 71 66 84 24 141 29 104 107 54 12 91 1 118 136 18 101 149 130 103 106 38 70 48 28 137 97 34 22 33}= {52 92 175 26 45 81 117 74 119 147 120 135 144 87 3 51 20 170 143 125 15 39 5 174 79 16 176 44 19 69 11 111 121 37 160 88 50 76 129 138 157 86 113 164 142 98 9 93 166 78 73 167 168 40 131 27 89 156 177 171 116 152 0 127 36 8 153 59 75 13 105 55 122 132 172 2 58 126 162 30 77 158 17 96 100 42 63 134 154 6 90 128 83 60 146 124 178 99 123 108 133 159 151 145 61 53 68 31 41 94 35 21 49 82 80 4 155 7 57 95 62 56 65 140 163 148 23 161 169 47 67 139 72 43 110 46 150 109 115 32 14 179 85 165 112 25 64 173 10 102 114 71 66 84 24 141 29 104 107 54 12 91 1 118 136 18 101 149 130 103 106 38 70 48 28 137 97 34 22 33}

또한, 본 발명에 따른 비트 인터리빙 방법은 길이가 64800이고 부호율이 3/15인 LDPC 부호어를 저장하는 단계; 상기 LDPC 부호어를 상기 LDPC 부호어의 패러럴 팩터(parallel factor)에 상응하는 사이즈의 비트그룹 단위로 인터리빙하여 인터리빙된 부호어를 생성하는 단계; 및 상기 인터리빙된 부호어를 16-심볼 맵핑을 위한 변조기로 출력하는 단계를 포함한다.Also, the bit interleaving method according to the present invention includes: storing an LDPC codeword having a length of 64,800 and a coding rate of 3/15; Generating interleaved codewords by interleaving the LDPC codewords in a bit group unit of a size corresponding to a parallel factor of the LDPC codeword; And outputting the interleaved codeword to a modulator for 16-symbol mapping.

또한, 본 발명에 따른 BICM 장치는 길이가 64800이고 부호율이 3/15인 LDPC 부호어를 출력하는 오류정정 부호화기; 상기 LDPC 부호어를 상기 LDPC 부호어의 패러럴 팩터(parallel factor)에 상응하는 사이즈의 비트그룹 단위로 인터리빙하여 인터리빙된 부호어를 출력하는 비트 인터리버; 및 상기 인터리빙된 부호어를 16-심볼 맵핑하는 변조기를 포함한다.Also, the BICM apparatus according to the present invention includes: an error correcting encoder for outputting an LDPC codeword having a length of 64,800 and a coding rate of 3/15; A bit interleaver for interleaving the LDPC codeword in a bit group unit of a size corresponding to a parallel factor of the LDPC codeword and outputting an interleaved codeword; And a modulator for 16-symbol mapping the interleaved codeword.

본 발명에 따르면, 방송 시스템 채널에서 발생한 군집오류(burst errors)를 효과적으로 분산시킬 수 있는 BICM 내부의 비트 인터리버가 제공된다.According to the present invention, a bit interleaver in a BICM capable of effectively distributing burst errors occurring in a broadcast system channel is provided.

또한, 본 발명은 길이가 64800이고 부효율이 3/15인 LDPC 부호기 및 16-심볼 맵핑을 수행하는 변조기에 최적화되어 ATSC 3.0 등 차세대 방송시스템에 적용될 수 있는 비트 인터리버가 제공된다.Also, the present invention provides a bit interleaver that can be applied to a next generation broadcasting system such as ATSC 3.0 optimized for an LDPC encoder having a length of 64800 and a sub-efficiency of 3/15 and a modulator for performing 16-symbol mapping.

도 1은 본 발명의 일실시예에 따른 방송 신호 송/수신 시스템을 나타낸 블록도이다.
도 2는 본 발명의 일실시예에 따른 방송 신호 송/수신 방법을 나타낸 동작 흐름도이다.
도 3은 본 발명의 일실시예에 따른 LDPC 부호에 상응하는 패러티 검사 행렬의 구조를 나타낸 도면이다.
도 4는 길이가 64800인 LDPC 부호어의 비트그룹들을 나타낸 도면이다.
도 5는 길이가 16200인 LDPC 부호어의 비트그룹들을 나타낸 도면이다.
도 6은 인터리빙 시퀀스에 따른 비트 그룹들 단위의 인터리빙을 나타낸 도면이다.
도 7은 본 발명의 일실시예에 따른 비트 인터리버를 나타낸 블록도이다.
도 8은 본 발명의 일실시예에 따른 비트 인터리빙 방법을 나타낸 동작 흐름도이다.1 is a block diagram illustrating a system for transmitting / receiving a broadcast signal according to an embodiment of the present invention.
2 is a flowchart illustrating a method of transmitting / receiving a broadcast signal according to an exemplary embodiment of the present invention.
3 is a diagram illustrating a structure of a parity check matrix corresponding to an LDPC code according to an embodiment of the present invention.
4 is a diagram illustrating bit groups of an LDPC codeword having a length of 64,800.
FIG. 5 is a diagram illustrating bit groups of an LDPC codeword having a length of 16200.
6 is a diagram illustrating interleaving in units of bit groups according to an interleaving sequence.
7 is a block diagram illustrating a bit interleaver according to an embodiment of the present invention.
8 is a flowchart illustrating a bit interleaving method according to an embodiment of the present invention.

본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다. 여기서, 반복되는 설명, 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능, 및 구성에 대한 상세한 설명은 생략한다. 본 발명의 실시형태는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.The present invention will now be described in detail with reference to the accompanying drawings. Hereinafter, a repeated description, a known function that may obscure the gist of the present invention, and a detailed description of the configuration will be omitted. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. Accordingly, the shapes and sizes of the elements in the drawings and the like can be exaggerated for clarity.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, preferred embodiments according to the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일실시예에 따른 방송 신호 송/수신 시스템을 나타낸 블록도이다.1 is a block diagram illustrating a system for transmitting / receiving a broadcast signal according to an embodiment of the present invention.

도 1을 참조하면, BICM 장치(10)와 BICM 수신 장치(30)가 무선 채널(20)을 매개로 통신을 수행하는 것을 알 수 있다.Referring to FIG. 1, it can be seen that the BICM device 10 and the BICM receiving device 30 perform communication via the wireless channel 20.

BICM 장치(10)는 k비트의 정보 비트들(information bits; 11)을 오류정정 부호화기(13)에서 부호화(encoding)하여 n비트의 부호어(codeword)를 생성한다. 이 때, 오류정정 부호화기(13)는 LDPC 부호화기 또는 터보 부호화기 등일 수 있다.The BICM apparatus 10 generates k bits of information bits 11 by encoding the information bits 11 in the error correction coder 13 to form an n-bit codeword. At this time, the error correction encoder 13 may be an LDPC encoder or a turbo encoder.

부호어는 비트 인터리버(14)에 의하여 인터리빙되어 인터리빙된 부호어가 생성된다.The codeword is interleaved by the bit interleaver 14 to generate an interleaved codeword.

이 때, 인터리빙은 비트그룹 단위로 수행될 수 있다. 이 때, 오류정정 부호화기(13)는 길이가 64800이고 부호율이 3/15인 LDPC 부호화기일 수 있고, 길이 64800의 부호어는 총 180개의 비트그룹들로 구분될 수 있고, 비트그룹들 각각은 LDPC 부호어의 패러럴 팩터(parallel factor)인 360개의 비트들을 포함할 수 있다.At this time, interleaving can be performed on a bit group basis. In this case, the error correction encoder 13 may be an LDPC encoder having a length of 64,800 and a coding rate of 3/15, a codeword having a length of 64,800 may be divided into a total of 180 bit groups, And 360 bits, which is a parallel factor of the codeword.

이 때, 인터리빙은 후술할 인터리빙 시퀀스에 상응하여 비트그룹 단위로 수행될 수 있다. In this case, the interleaving may be performed in units of bit groups in accordance with an interleaving sequence to be described later.

이 때, 비트 인터리버(14)는 채널에서 발생한 군집오류를 효과적으로 분산시켜서 오류정정부호의 성능열화를 방지한다. 이 때, 비트 인터리버(14)는 오류정정부호의 길이 및 부호율, 그리고 변조차수에 따라서 개별적으로 설계될 수 있다.At this time, the bit interleaver 14 effectively dissociates the cluster error occurring in the channel, thereby preventing performance degradation of the error correction code. At this time, the bit interleaver 14 can be designed individually according to the length of the error correction code, the coding rate, and the modulation order.

인터리빙된 부호어는 변조기(15)에 의해 변조되어 안테나(17)를 통해 전송된다. The interleaved codeword is modulated by the modulator 15 and transmitted via the antenna 17.

이 때, 변조기(15)는 심볼 맵핑장치를 포함하는 개념이다. 이 때, 변조기(15)는 16개의 컨스틸레이션(constellation)들에 코드들을 맵핑하는 16-심볼 맵핑을 수행하는 심볼 맵핑 장치일 수 있다.At this time, the modulator 15 is a concept including a symbol mapping device. At this time, the modulator 15 may be a symbol mapping device that performs 16-symbol mapping that maps codes to 16 constellations.

이 때, 변조기(15)는 QAM(Quadrature Amplitude Modulation) 변조기 등의 균등(uniform) 변조기일 수도 있고, 비균등(non-uniform) 변조기일 수도 있다.At this time, the modulator 15 may be a uniform modulator such as a QAM (Quadrature Amplitude Modulation) modulator, or may be a non-uniform modulator.

특히, 변조기(15)는 16개의 컨스틸레이션(constellation)들을 가지는 NUC(Non-Uniform Constellation) 심볼맵핑을 수행하는 심볼 맵핑 장치일 수 있다.In particular, the modulator 15 may be a symbol mapping device for performing NUC (Non-Uniform Constellation) symbol mapping with 16 constellations.

무선 채널(20)을 통해 전송된 신호는 BICM 수신 장치(30)의 안테나(31)를 통해 수신되고, BICM 수신 장치(30)에서는 BICM 장치(10)에서 일어났던 과정의 역과정을 거친다. 즉, 수신된 데이터가 복조기(33)에 의해 복조되고, 비트 디인터리버(34)에 의해 디인터리빙되고, 오류정정 복호화기(35)에 의해 복호되어 최종적으로 정보 비트들을 복원할 수 있다.The signal transmitted through the wireless channel 20 is received via the antenna 31 of the BICM receiving apparatus 30 and the BICM receiving apparatus 30 undergoes the reverse process of the process occurring in the BICM apparatus 10. [ That is, the received data is demodulated by the demodulator 33, deinterleaved by the bit deinterleaver 34, and decoded by the error correction decoder 35 to finally recover the information bits.

전술한 바와 같은 송/수신 과정은 본 발명의 특징을 설명하기 위해 필요한 최소한의 범위 내에서 설명된 것으로 이외에도 데이터 전송을 위해 필요한 많은 과정이 추가될 수 있음은 당업자에게 자명하다.It will be apparent to those skilled in the art that the above-described transmission / reception process is described within the minimum range necessary to explain the features of the present invention, and that many other processes necessary for data transmission can be added.

도 2는 본 발명의 일실시예에 따른 방송 신호 송/수신 방법을 나타낸 동작 흐름도이다.2 is a flowchart illustrating a method of transmitting / receiving a broadcast signal according to an exemplary embodiment of the present invention.

도 2를 참조하면, 본 발명의 일실시예에 따른 방송 신호 송/수신 방법은 먼저 입력 비트들(information bits)을 오류정정 부호화한다(S210).Referring to FIG. 2, a method for transmitting / receiving a broadcast signal according to an embodiment of the present invention first performs error correction coding of input bits (S210).

즉, 단계(S210)는 k비트의 정보 비트들(information bits)을 오류정정 부호화기에서 부호화하여 n비트의 부호어(codeword)를 생성한다.That is, in step S210, k bits of information bits are encoded by an error correction encoder to generate an n-bit codeword.

이 때, 단계(S210)는 후술할 LDPC 부호화 방법과 같이 수행될 수 있다.In this case, step S210 may be performed in the same manner as the LDPC coding method described later.

또한, 방송 신호 송/수신 방법은 n비트의 부호어를 비트그룹 단위로 인터리빙하여 인터리빙된 부호어를 생성한다(S220).In addition, in the broadcast signal transmitting / receiving method, interleaved codewords are generated by interleaving n-bit codewords in bit group units (S220).

이 때, n비트의 부호어는 길이가 64800이고 부호율이 3/15인 LDPC 부호어일 수 있고, 길이 64800의 부호어는 총 180개의 비트그룹들로 구분될 수 있고, 비트그룹들 각각은 LDPC 부호어의 패러럴 팩터(parallel factor)에 상응하는 360개의 비트들을 포함할 수 있다.In this case, an n-bit codeword may be an LDPC codeword having a length of 64,800 and a coding rate of 3/15, a codeword having a length of 64,800 may be divided into a total of 180 bit groups, each of the bit groups may be an LDPC codeword May include 360 bits corresponding to a parallel factor of < RTI ID = 0.0 >

이 때, 인터리빙은 후술할 인터리빙 시퀀스에 상응하여 비트그룹 단위로 수행될 수 있다.In this case, the interleaving may be performed in units of bit groups in accordance with an interleaving sequence to be described later.

또한, 방송 신호 송/수신 방법은 부호화된 데이터를 변조한다(S230).Also, the broadcasting signal transmitting / receiving method modulates the encoded data (S230).

즉, 단계(S230)는 인터리빙된 부호어를 변조기에 의해 변조한다.That is, in step S230, the interleaved codeword is modulated by the modulator.

이 때, 변조기는 심볼 맵핑장치를 포함하는 개념이다. 이 때, 변조기는 16개의 컨스틸레이션(constellation)들에 코드들을 맵핑하는 16-심볼 맵핑을 수행하는 심볼 맵핑 장치일 수 있다.At this time, the modulator is a concept including a symbol mapping device. At this time, the modulator may be a symbol mapping device that performs 16-symbol mapping that maps codes to 16 constellations.

이 때, 변조기는 QAM(Quadrature Amplitude Modulation) 변조기 등의 균등(uniform) 변조기일 수도 있고, 비균등(non-uniform) 변조기일 수도 있다.In this case, the modulator may be a uniform modulator such as a QAM (Quadrature Amplitude Modulation) modulator, or may be a non-uniform modulator.

특히, 변조기는 16개의 컨스틸레이션(constellation)들을 가지는 NUC(Non-Uniform Constellation) 심볼맵핑을 수행하는 심볼 맵핑 장치일 수 있다.In particular, the modulator may be a symbol mapping device that performs NUC (Non-Uniform Constellation) symbol mapping with 16 constellations.

또한, 방송 신호 송/수신 방법은 변조된 데이터를 송신한다(S240).In addition, the broadcasting signal transmitting / receiving method transmits the modulated data (S240).

즉, 단계(S240)는 변조된 부호어를 안테나를 통해 무선 채널로 전송한다.That is, in step S240, the modulated codeword is transmitted on the wireless channel through the antenna.

또한, 방송 신호 송/수신 방법은 수신된 데이터를 복조(demodulation)한다(S250).In addition, the broadcasting signal transmitting / receiving method demodulates the received data (S250).

즉, 단계(S250)는 수신기의 안테나를 통해 무선 채널을 통해 전송된 신호를 수신하고 수신된 데이터를 복조기에 의하여 복조한다.That is, the step S250 receives the signal transmitted through the radio channel through the antenna of the receiver and demodulates the received data by the demodulator.

또한, 방송 신호 송/수신 방법은 복조된 데이터를 디인터리빙한다(S260). 이 때, 단계(S260)의 디인터리빙은 단계(S220)의 역과정에 해당하는 것일 수 있다.Also, the broadcasting signal transmitting / receiving method deinterleaves the demodulated data (S260). At this time, the deinterleaving in step S260 may correspond to an inverse process of step S220.

또한, 방송 신호 송/수신 방법은 디인터리빙된 부호어를 오류정정 복호화한다(S270).Also, the broadcasting signal transmitting / receiving method performs error correction decoding on the deinterleaved codeword (S270).

즉, 단계(S270)는 수신기의 오류정정 복호기를 통해 오류정정 복호화를 수행하여 최종적으로 정보 비트들을 복원한다.That is, in step S270, error correction decoding is performed through the error correction decoder of the receiver to finally recover the information bits.

이 때, 단계(S270)는 후술할 LDPC 부호화 방법의 역과정에 해당하는 것일 수 있다.In this case, step S270 may correspond to an inverse process of an LDPC encoding method to be described later.

LDPC(Low Density Parity Check) 부호는 AWGN(Additive White Gaussian Noise) 채널에서 쉐넌(Shannon) 한계에 근접하는 부호로 알려져 있으며, 터보부호보다 근사적으로(asymptotically) 우수한 성능, 병렬복호(parallelizable decoding) 등의 장점이 있다.The LDPC (Low Density Parity Check) code is known as a code close to the Shannon limit in an AWGN (Additive White Gaussian Noise) channel. The LDPC code is asymptotically superior to the turbo code, .

일반적으로, LDPC 부호는 랜덤하게 생성된 낮은 밀도의 PCM(Parity Check Matrix)에 의해 정의된다. 그러나, 랜덤하게 생성된 LDPC 부호는 PCM을 저장하기 위해 많은 메모리가 필요할 뿐만 아니라, 메모리를 액세스하는데 많은 시간이 소요된다. 이와 같은 문제를 해결하기 위해 쿼시-사이클릭(Quasi-cyclic) LDPC(QC-LDPC) 부호가 제안되었으며, 제로 메트릭스(zero matrix) 또는 CPM(Circulant Permutation Matrix)으로 구성된 QC-LDPC 부호는 하기 수학식 1에 의해 표현되는 PCM에 의해 정의된다.Generally, an LDPC code is defined by a randomly generated low density PCM (Parity Check Matrix). However, a randomly generated LDPC code not only requires a large amount of memory to store the PCM, but also takes a long time to access the memory. In order to solve such a problem, a quasi-cyclic LDPC (QC-LDPC) code has been proposed, and a QC-LDPC code composed of a zero matrix or a CPM (Circulant Permutation Matrix) Lt; RTI ID = 0.0 > PCM. ≪ / RTI >

[수학식 1][Equation 1]

Figure pat00004
Figure pat00004

여기서, J는 크기가 L x L인 CPM이며 하기 수학식 2와 같이 주어진다. 이하에서, L은 360일 수 있다.Here, J is a CPM whose size is L x L and is given by the following equation (2). In the following, L may be 360.

[수학식 2]&Quot; (2) "

Figure pat00005
Figure pat00005

또한, Ji는 L x L 항등행렬(identity matrix) I(=J0)를 오른쪽으로 i(0=i<L)번 이동시킨 것이며, J∞는 L x L 영행렬(zero matrix)이다. 따라서, QC-LDPC 부호에서는 Ji를 저장하기 위해 지수(exponent) i만 저장하면 되기 때문에, PCM를 저장하기 위해 요구되는 메모리가 크게 줄어든다.In addition, J i is the L x L identity matrix I (= J 0 ) shifted to the right i (0 = i L) times, and J ∞ is the L x L zero matrix. Therefore, in the QC-LDPC code, only the exponent i needs to be stored in order to store J i , so that the memory required to store the PCM is greatly reduced.

도 3은 본 발명의 일실시예에 따른 LDPC 부호에 상응하는 패러티 검사 행렬의 구조를 나타낸 도면이다.3 is a diagram illustrating a structure of a parity check matrix corresponding to an LDPC code according to an embodiment of the present invention.

도 3을 참조하면, 행렬 A와 C의 크기는 각각 g x K와 (N-K-g) x (K+g)이며, 크기가 L x L인 영행렬과 CPM으로 구성된다. 또한, 행렬 z는 크기가 g x (N-K-g)인 영행렬이고, 행렬 D는 크기가 (N-K-g) x (N-K-g)인 항등행렬(identity matrix)이며, 행렬 B는 크기가 g x g인 이중 대각행렬(dual diagonal matrix)이다. 이 때, 행렬 B는 대각선의 원소와 대각선의 아래쪽에 이웃하는 원소들 이외의 모든 원소들이 모두 0인 행렬일 수도 있고, 하기 수학식 3과 같이 정의될 수도 있다.Referring to FIG. 3, the sizes of the matrices A and C are g x K and (N-K-g) x (K + g), respectively. The matrix Z is a zero matrix whose magnitude is gx (NKg), the matrix D is an identity matrix whose magnitude is (NKg) x (NKg), the matrix B is a dual diagonal matrix of size gxg matrix. In this case, the matrix B may be a matrix in which all elements other than the diagonal elements and the elements neighboring the lower diagonal are 0, and may be defined as Equation (3).

[수학식 3]&Quot; (3) &quot;

Figure pat00006
Figure pat00006

여기서, ILxL는 크기가 L x L인 항등행렬이다. Where I LxL is an identity matrix of size L x L.

즉, 행렬 B는 일반적인(bit-wise) 이중 대각행렬일 수도 있고, 상기 수학식 3에 표기된 바와 같이 항등행렬을 블록으로 하는 블럭와이즈(block-wise) 이중 대각행렬일 수도 있다. 일반적인(bit-wise) 이중 대각행렬에 대해서는 한국공개특허 2007-0058438호 등에 상세히 개시되어 있다.That is, the matrix B may be a general (bit-wise) diagonal diagonal matrix or a block-wise diagonal matrix as shown in Equation (3). A bit-wise double diagonal matrix is disclosed in detail in Korean Patent Publication No. 2007-0058438.

특히, 행렬 B가 일반적인(bit-wise) 이중 대각행렬인 경우, 이러한 행렬 B를 포함하는 도 3에 도시된 구조의 PCM에 행 퍼뮤테이션(row permutation) 또는 열 퍼뮤테이션(column permutation)을 적용하여 쿼시 사이클릭으로 변환할 수 있음은 당업자에게 자명하다. In particular, when the matrix B is a bit-wise diagonal matrix, row permutation or column permutation is applied to the PCM of the structure shown in FIG. 3 including the matrix B It will be apparent to those skilled in the art that it may be converted to quasi-cyclic.

이 때, N은 부호어(codeword)의 길이이며, K는 정보(information)의 길이를 각각 나타낸다.In this case, N is the length of the codeword, and K is the length of the information.

본 발명에서는 아래 표 1과 같이 부호율(code rate)이 3/15이며, 부호어의 길이가 64800인 새롭게 설계된 QC-LDPC 부호를 제안한다. 즉, 길이가 12960인 정보를 입력 받아, 길이가 64800인 LDPC 부호어를 생성하는 LDPC 부호를 제안한다.In the present invention, a newly designed QC-LDPC code with a code rate of 3/15 and a codeword length of 64800 is proposed as shown in Table 1 below. That is, an LDPC code generating an LDPC codeword having a length of 12860 by receiving information having a length of 12960 is proposed.

표 1은 본 발명의 QC-LDPC 부호의 A, B, C, D, Z 행렬의 크기를 나타낸다.Table 1 shows the sizes of the A, B, C, D, and Z matrices of the QC-LDPC code of the present invention.

[표 1][Table 1]

Figure pat00007
Figure pat00007

새롭게 설계된 LDPC 부호는 수열 형태로 표시될 수 있으며, 수열과 행렬(패러티 비트 체크 행렬)은 등가(equivalent) 관계가 성립하고, 수열은 하기 테이블과 같이 표현될 수 있다.The newly designed LDPC code can be displayed in a sequence, and an equivalent relation between the sequence and the matrix (parity bit check matrix) is established, and the sequence can be expressed as shown in the following table.

[테이블][table]

제1행: 920 963 1307 2648 6529 17455 18883 19848 19909 24149 24249 38395 41589 48032 50313First line: 920 963 1307 2648 6529 17455 18883 19848 19909 24149 24249 38395 41589 48032 50313

제2행: 297 736 744 5951 8438 9881 15522 16462 23036 25071 34915 41193 42975 43412 49612  Second line: 297 736 744 5951 8438 9881 15522 16462 23036 25071 34915 41193 42975 43412 49612

제3행: 10 223 879 4662 6400 8691 14561 16626 17408 22810 31795 32580 43639 45223 47511 Line 3: 10 223 879 4662 6400 8691 14561 16626 17408 22810 31795 32580 43639 45223 47511

제4행: 629 842 1666 3150 7596 9465 12327 18649 19052 19279 29743 30197 40106 48371 51155 4th line: 629 842 1666 3150 7596 9465 12327 18649 19052 19279 29743 30197 40106 48371 51155

제5행: 857 953 1116 8725 8726 10508 17112 21007 30649 32113 36962 39254 46636 49599 50099 5th line: 857 953 1116 8725 8726 10508 17112 21007 30649 32113 36962 39254 46636 49599 50099

제6행: 700 894 1128 5527 6216 15123 21510 24584 29026 31416 37158 38460 42511 46932 51832 6th line: 700 894 1128 5527 6216 15123 21510 24584 29026 31416 37158 38460 42511 46932 51832

제7행: 430 592 1521 3018 10430 18090 18092 18388 20017 34383 35006 38255 41700 42158 45211 7th line: 430 592 1521 3018 10430 18090 18092 18388 20017 34383 35006 38255 41700 42158 45211

제8행: 91 1485 1733 11624 12969 17531 21324 23657 27148 27509 28753 35093 43352 48104 51648 Line 8: 91 1485 1733 11624 12969 17531 21324 23657 27148 27509 28753 35093 43352 48104 51648

제9행: 18 34 117 6739 8679 11018 12163 16733 24113 25906 30605 32700 36465 40799 43359 Ninth line: 18 34 117 6739 8679 11018 12163 16733 24113 25906 30605 32700 36465 40799 43359

제10행: 481 1545 1644 4216 4606 6015 6609 14659 16966 18056 19137 26670 28001 30668 49061 10th line: 481 1545 1644 4216 4606 6015 6609 14659 16966 18056 19137 26670 28001 30668 49061

제11행: 174 1208 1387 10580 11507 13751 16344 22735 23559 26492 27672 33399 44787 44842 4599211th line: 174 1208 1387 10580 11507 13751 16344 22735 23559 26492 27672 33399 44787 44842 45992

제12행: 1151 1185 1472 6727 10701 14755 15688 17441 21281 23692 23994 31366 35854 37301 43148Line 12: 1151 1185 1472 6727 10701 14755 15688 17441 21281 23692 23994 31366 35854 37301 43148

제13행: 200 799 1583 3451 5880 7604 8194 13428 16109 18584 20463 22373 31977 47073 50087 Line 13: 200 799 1583 3451 5880 7604 8194 13428 16109 18584 20463 22373 31977 47073 50087

제14행: 346 843 1352 13409 17376 18233 19119 19382 20578 24183 32052 32912 43204 48539 49893 14th line: 346 843 1352 13409 17376 18233 19119 19382 20578 24183 32052 32912 43204 48539 49893

제15행: 76 457 1169 13516 14520 14638 22391 25294 31067 31325 36711 44072 44854 49274 51624Line 15: 76 457 1169 13516 14520 14638 22391 25294 31067 31325 36711 44072 44854 49274 51624

제16행: 759 798 1420 6661 12101 12573 13796 15510 18384 26649 30875 36856 38994 43634 4928116th line: 759 798 1420 6661 12101 12573 13796 15510 18384 26649 30875 36856 38994 43634 49281

제17행: 551 797 1000 3999 10040 11246 15793 23298 23822 38480 39209 45334 46603 46625 47633Line 17: 551 797 1000 3999 10040 11246 15793 23298 23822 38480 39209 45334 46603 46625 47633

제18행: 441 875 1554 5336 25948 28842 30329 31503 39203 39673 46250 47021 48555 49229 51421 18th line: 441 875 1554 5336 25948 28842 30329 31503 39203 39673 46250 47021 48555 49229 51421

제19행: 963 1470 1642 3180 3943 6513 9125 15641 17083 18876 28499 32764 42420 43922 45762 19th line: 963 1470 1642 3180 3943 6513 9125 15641 17083 18876 28499 32764 42420 43922 45762

제20행: 293 324 867 8803 10582 17926 19830 22497 24848 30034 34659 37721 41523 42534 47806 20th line: 293 324 867 8803 10582 17926 19830 22497 24848 30034 34659 37721 41523 42534 47806

제21행: 687 975 1356 2721 3002 3874 4119 12336 17119 21251 22482 22833 24681 26225 48514 21st line: 687 975 1356 2721 3002 3874 4119 12336 17119 21251 22482 22833 24681 26225 48514

제22행: 549 951 1268 9144 11710 12623 18949 19362 22769 32603 34559 34683 36338 47140 5106922nd line: 549 951 1268 9144 11710 12623 18949 19362 22769 32603 34559 34683 36338 47140 51069

제23행: 52 890 1669 3905 5670 14712 18314 22297 30328 33389 35447 35512 35516 40587 41918 Line 23: 52 890 1669 3905 5670 14712 18314 22297 30328 33389 35447 35512 35516 40587 41918

제24행: 656 1063 1694 3338 3793 4513 6009 7441 13393 20920 26501 27576 29623 31261 42093 24th line: 656 1063 1694 3338 3793 4513 6009 7441 13393 20920 26501 27576 29623 31261 42093

제25행: 425 1018 1086 9226 10024 17552 24714 24877 25853 28918 30945 31205 33103 42564 4721425th line: 425 1018 1086 9226 10024 17552 24714 24877 25853 28918 30945 31205 33103 42564 47214

제26행: 32 1145 1438 4916 4945 14830 17505 19919 24118 28506 30173 31754 34230 48608 50291 26th line: 32 1145 1438 4916 4945 14830 17505 19919 24118 28506 30173 31754 34230 48608 50291

제27행: 559 1216 1272 2856 8703 9371 9708 16180 19127 24337 26390 36649 41105 42988 44096 27th line: 559 1216 1272 2856 8703 9371 9708 16180 19127 24337 26390 36649 41105 42988 44096

제28행: 362 658 1191 7769 8998 14068 15921 18471 18780 31995 32798 32864 37293 39468 44308 28th line: 362 658 1191 7769 8998 14068 15921 18471 18780 31995 32798 32864 37293 39468 44308

제29행: 1136 1389 1785 8800 12541 14723 15210 15859 26569 30127 31357 32898 38760 50523 5171529th line: 1136 1389 1785 8800 12541 14723 15210 15859 26569 30127 31357 32898 38760 50523 51715

제30행: 44 80 1368 2010 2228 6614 6767 9275 25237 30208 39537 42041 49906 50701 51199 30th line: 44 80 1368 2010 2228 6614 6767 9275 25237 30208 39537 42041 49906 50701 51199

제31행: 1522 1536 1765 3914 5350 10869 12278 12886 16379 22743 23987 26306 30966 33854 4135631st line: 1522 1536 1765 3914 5350 10869 12278 12886 16379 22743 23987 26306 30966 33854 41356

제32행: 212 648 709 3443 7007 7545 12484 13358 17008 20433 25862 31945 39207 39752 40313 Line 32: 212 648 709 3443 7007 7545 12484 13358 17008 20433 25862 31945 39207 39752 40313

제33행: 789 1062 1431 12280 17415 18098 23729 37278 38454 38763 41039 44600 50700 51139 51696Line 33: 789 1062 1431 12280 17415 18098 23729 37278 38454 38763 41039 44600 50700 51139 51696

제34행: 825 1298 1391 4882 12738 17569 19177 19896 27401 37041 39181 39199 41832 43636 45775 34th line: 825 1298 1391 4882 12738 17569 19177 19896 27401 37041 39181 39199 41832 43636 45775

제35행: 992 1053 1485 3806 16929 18596 22017 23435 23932 30211 30390 34469 37213 46220 4964635th line: 992 1053 1485 3806 16929 18596 22017 23435 23932 30211 30390 34469 37213 46220 49646

제36행: 771 850 1039 5180 7653 13547 17980 23365 25318 34374 36115 38753 42993 49696 51031 36th line: 771 850 1039 5180 7653 13547 17980 23365 25318 34374 36115 38753 42993 49696 51031

제37행: 7383 14780 15959 18921 22579 28612 32038 36727 40851 41947 42707 50480 37th line: 7383 14780 15959 18921 22579 28612 32038 36727 40851 41947 42707 50480

제38행: 8733 9464 13148 13899 19396 22933 23039 25047 29938 33588 33796 48930 38th line: 8733 9464 13148 13899 19396 22933 23039 25047 29938 33588 33796 48930

제39행: 2493 12555 16706 23905 35400 36330 37065 38866 40305 43807 43917 50621 Line 39: 2493 12555 16706 23905 35400 36330 37065 38866 40305 43807 43917 50621

제40행: 6437 11927 14542 16617 17317 17755 18832 24772 29273 31136 36925 46663 40th line: 6437 11927 14542 16617 17317 17755 18832 24772 29273 31136 36925 46663

제41행: 2191 3431 6288 6430 9908 13069 23014 24822 29818 39914 46010 47246
41st line: 2191 3431 6288 6430 9908 13069 23014 24822 29818 39914 46010 47246

수열형태로 표기된 LDPC 부호는 DVB 표준에서 널리 사용되고 있다.The LDPC codes in the form of a sequence are widely used in the DVB standard.

본 발명의 일실시예에 따르면, 수열형태로 표기된 LDPC 부호는 다음과 같이 부호화(encoding)된다. 정보크기(information size)가 K인 정보블록(information block) S=(s0, s1, ..., sK-1)를 가정하자. LDPC 부호화기(encoder)는 크기가 K인 정보블록 S를 이용하여 크기가 N=K+M1+M2인 부호어(codeword)

Figure pat00008
를 생성한다. 여기서, M1=g, M2=N-K-g이다. 또한, M1은 이중 대각행렬(dual diagonal matrix) B에 대응하는 패러티(parity)의 크기이며, M2는 항등행렬 D에 대응하는 패러티의 크기이다. 부호화 과정은 다음과 같다.According to an embodiment of the present invention, an LDPC code denoted by a sequence is encoded as follows. Size information (size information) the K information block (information block) S = (s 0, s 1, ..., s K-1) assume the. An LDPC encoder uses an information block S having a size K to generate a codeword having a size of N = K + M 1 + M 2 ,
Figure pat00008
. Here, M 1 = g and M 2 = NKg. Also, M 1 is the parity size corresponding to the dual diagonal matrix B, and M 2 is the parity size corresponding to the identity matrix D. The encoding process is as follows.

-초기화(initialization):- initialization:

[수학식 4]&Quot; (4) &quot;

Figure pat00009
Figure pat00009

-첫 번째

Figure pat00010
를 상기 테이블의 수열의 제1행에 명시된 패러티 비트 주소들(parity bit addresses)에서 누적(accumulate)한다. 예를 들어, 길이가 64800이며, 부호율이 3/15인 LDPC 부호에서의 누적 과정은 다음과 같다.-first
Figure pat00010
At the parity bit addresses specified in the first row of the table's sequence. For example, the accumulation process for an LDPC code with a length of 64800 and a code rate of 3/15 is as follows.

Figure pat00011
Figure pat00011

여기서 덧셈(

Figure pat00012
)은 GF(2)에서 일어난다.Here, add (
Figure pat00012
) Occurs in GF (2).

-다음 L-1개의 정보비트, 즉

Figure pat00013
들에 대해서는, 하기 수학식 5에서 계산된 패러티 비트 주소들에서 누적한다.- the next L-1 information bits, i.
Figure pat00013
Are accumulated at the parity bit addresses calculated in Equation (5) below.

[수학식 5]&Quot; (5) &quot;

Figure pat00014
Figure pat00014

여기서, x는 첫 번째 비트

Figure pat00015
에 대응되는 패러티 비트 주소들, 즉 상기 테이블의 수열의 제1행에 표기된 패러티 비트 주소들을 나타내며, Q1 = M1/L, Q2 = M2/L, L = 360이다. 또한, Q1과 Q2는 하기 표 2에 정의된다. 예를 들어, 길이가 64800이며, 부호율이 3/15인 LDPC 부호는 M1 = 1800, Q1 = 5, M2 = 50040, Q2 = 139, L = 360이므로, 두 번째 비트
Figure pat00016
에 대해서는 상기 수학식 5를 이용하면 다음과 같은 연산이 수행된다.Where x is the first bit
Figure pat00015
Q 1 = M 1 / L, Q 2 = M 2 / L, and L = 360, which are the parity bit addresses corresponding to the parity bit addresses corresponding to the parity bits in the table. Q 1 and Q 2 are defined in Table 2 below. For example, an LDPC code having a length of 64,800 and a coding rate of 3/15 is M 1 = 1800, Q 1 = 5, M 2 = 50040, Q 2 = 139 and L =
Figure pat00016
Using Equation (5), the following operation is performed.

Figure pat00017
Figure pat00017

표 2는 설계된 QC-LDPC 부호의 M1, M2, Q1, Q2의 크기를 나타낸다.Table 2 shows the sizes of M 1 , M 2 , Q 1 and Q 2 of the designed QC-LDPC code.

[표 2][Table 2]

Figure pat00018
Figure pat00018

-다음의

Figure pat00019
부터
Figure pat00020
까지의 새로운 360개의 정보비트들은 상기 수열의 제2행을 이용하여, 상기 수학식 5로부터 패러티 비트 누적기들의 주소를 계산하고, 누적한다.-the next
Figure pat00019
from
Figure pat00020
The new 360 information bits up to &lt; RTI ID = 0.0 &gt; Eq. 5 &lt; / RTI &gt; calculate and accumulate the addresses of the parity bit accumulators from Equation 5 using the second row of the sequence.

-비슷한 방법으로, 새로운 L개의 정보비트들로 구성된 모든 그룹(group)들에 대해서, 상기 수열들의 새로운 행을 이용하여, 상기 수학식 5로부터 패러티 비트 누적기들의 주소를 계산하고, 누적한다.Similarly, for all groups of new L information bits, the address of the parity bit accumulators from Equation (5) is calculated and accumulated using a new row of the sequences.

-

Figure pat00021
에서
Figure pat00022
까지의 모든 정보비트들이 사용된 후, i = 1부터 시작하여 하기 수학식 6의 연산을 순차적으로 수행한다.-
Figure pat00021
in
Figure pat00022
All the information bits up to i = 1 are used, and then the operation of Equation (6) is sequentially performed starting from i = 1.

[수학식 6]&Quot; (6) &quot;

Figure pat00023
Figure pat00023

-다음으로, 하기 수학식 7과 같은 패러티 인터리빙(interleaving)을 수행하면, 이중 대각행렬 B에 대응하는 패러티 생성이 완료된다.Next, when parity interleaving is performed as shown in Equation (7), parity generation corresponding to the diagonal diagonal matrix B is completed.

[수학식 7]&Quot; (7) &quot;

Figure pat00024
Figure pat00024

K개의 정보비트(

Figure pat00025
)를 이용하여 이중 대각행렬 B에 대응하는 패러티 생성이 완료되면, M1개의 생성된 패러티(
Figure pat00026
)을 이용하여, 항등행렬 D에 대응하는 패러티를 생성한다.K information bits (
Figure pat00025
), When parity generation corresponding to the diagonal diagonal matrix B is completed, M 1 generated parity (
Figure pat00026
), And generates a parity corresponding to the identity matrix D.

-

Figure pat00027
에서
Figure pat00028
까지의 L개의 비트들로 구성된 모든 그룹(group)들에 대해서, 상기 수열들의 새로운 행(이중 대각행렬 B에 대응하는 패러티를 생성할 때 이용한 마지막 행의 바로 다음 행부터 시작)과 상기 수학식 5를 이용하여 패러티 비트 누적기들의 주소를 계산하고, 관련 연산을 수행한다.-
Figure pat00027
in
Figure pat00028
For each group consisting of L bits from the first diagonal matrix B to the new row of the series (starting from the immediately following row of the last row used to generate the parity corresponding to the diagonal diagonal matrix B) To calculate the addresses of the parity bit accumulators, and to perform related calculations.

-

Figure pat00029
에서
Figure pat00030
까지의 모든 비트들이 사용된 후, 하기 수학식 8과 같은 패러티 인터리빙을 수행하면, 항등행렬 D에 대응하는 패러티 생성이 완료된다.-
Figure pat00029
in
Figure pat00030
And parity interleaving as shown in Equation (8) below is performed, parity generation corresponding to the identity matrix D is completed.

[수학식 8]&Quot; (8) &quot;

Figure pat00031
Figure pat00031

도 4는 길이가 64800인 LDPC 부호어의 비트그룹들을 나타낸 도면이다.4 is a diagram illustrating bit groups of an LDPC codeword having a length of 64,800.

도 4를 참조하면, 길이가 64800인 LDPC 부호어가 180개의 비트그룹들(0th group ~ 179th group)로 구분되는 것을 알 수 있다.Referring to FIG. 4, it can be seen that an LDPC codeword having a length of 64800 is divided into 180 bit groups (0 th to 179 th groups).

이 때, 360은 LDPC 부호어의 패러럴 팩터(Parallel Factor; PF)일수 있다. 즉, PF가 360이기 때문에, 길이가 64800인 LDPC 부호어는 도 4에 도시된 바와 같이 180개의 비트그룹들로 구분되고, 각각의 비트그룹들은 360비트들을 포함한다.In this case, 360 may be a parallel factor (PF) of an LDPC codeword. That is, since the PF is 360, the LDPC codeword having a length of 64800 is divided into 180 bit groups as shown in FIG. 4, and each bit group includes 360 bits.

도 5는 길이가 16200인 LDPC 부호어의 비트그룹들을 나타낸 도면이다.FIG. 5 is a diagram illustrating bit groups of an LDPC codeword having a length of 16200.

도 5를 참조하면, 길이가 16200인 LDPC 부호어가 45개의 비트그룹들(0th group ~ 44th group)으로 구분되는 것을 알 수 있다.Referring to FIG. 5, it can be seen that an LDPC codeword having a length of 16200 is divided into 45 bit groups (0 th group to 44 th group).

이 때, 360은 LDPC 부호어의 패러럴 팩터(Parallel Factor; PF)일수 있다. 즉, PF가 360이기 때문에, 길이가 16200인 LDPC 부호어는 도 5에 도시된 바와 같이 45개의 비트그룹들로 구분되고, 각각의 비트그룹들은 360비트들을 포함한다.In this case, 360 may be a parallel factor (PF) of an LDPC codeword. That is, since PF is 360, an LDPC codeword having a length of 16200 is divided into 45 bit groups as shown in FIG. 5, and each bit group includes 360 bits.

도 6은 인터리빙 시퀀스에 따른 비트 그룹들 단위의 인터리빙을 나타낸 도면이다.6 is a diagram illustrating interleaving in units of bit groups according to an interleaving sequence.

도 6을 참조하면, 설계된 인터리빙 시퀀스에 의해 비트그룹의 순서를 바꿈으로써 인터리빙이 수행되는 것을 알 수 있다.Referring to FIG. 6, it can be seen that interleaving is performed by changing the order of bit groups by the designed interleaving sequence.

예를 들어, 길이가 16200인 LDPC 부호어에 대한 인터리빙 시퀀스가 아래와 같다고 가정하자.For example, suppose that the interleaving sequence for an LDPC codeword of length 16200 is as follows.

인터리빙 시퀀스 = {24 34 15 11 2 28 17 25 5 38 19 13 6 39 1 14 33 37 29 12 42 31 30 32 36 40 26 35 44 4 16 8 20 43 21 7 0 18 23 3 10 41 9 27 22}Interleaving sequence = {24 34 15 11 2 28 17 25 5 38 19 13 6 39 1 14 33 37 29 12 42 31 30 32 36 40 26 35 44 4 16 8 20 43 21 7 0 18 23 3 10 41 9 27 22}

그러면, 도 4에 도시된 것과 같은 LDPC 부호어의 비트그룹들의 순서는 인터리빙 시퀀스에 의해 도 6에 도시된 것처럼 바뀐다.Then, the order of the bit groups of the LDPC codeword as shown in FIG. 4 is changed as shown in FIG. 6 by the interleaving sequence.

즉, LDPC 부호어(610) 및 인터리빙된 부호어(620)가 각각 45개의 비트그룹들을 포함하고, 인터리빙 시퀀스에 의해 LDPC 부호어(610)의 24번째 비트그룹이 인터리빙된 LDPC 부호어(620)의 0번째 비트그룹이 되고, LDPC 부호어(610)의 34번째 비트그룹이 인터리빙된 LDPC 부호어(620)의 1번째 비트그룹이 되고, LDPC 부호어(610)의 15번째 비트그룹이 인터리빙된 LDPC 부호어(620)의 2번째 비트그룹이 되고, LDPC 부호어(610)의 11번째 비트그룹이 인터리빙된 LDPC 부호어(620)의 3번째 비트그룹이 되고, LDPC 부호어(610)의 2번째 비트그룹이 인터리빙된 LDPC 부호어(620)의 4번째 비트그룹이 되는 것을 알 수 있다.That is, the LDPC codeword 610 and the interleaved codeword 620 each include 45 bit groups, and the 24th bit group of the LDPC codeword 610 is interleaved with the LDPC codeword 620 by the interleaving sequence. The 34th bit group of the LDPC codeword 610 becomes the first bit group of the interleaved LDPC codeword 620 and the 15th bit group of the LDPC codeword 610 is interleaved The 11th bit group of the LDPC codeword 610 becomes the third bit group of the interleaved LDPC codeword 620 and the second bit group of the LDPC codeword 620 becomes the second bit group of the LDPC codeword 620, Th bit group becomes the fourth bit group of the interleaved LDPC codeword 620. [

길이가 N ldpc 인 LDPC 부호어

Figure pat00032
는 N group = N ldpc / 360 개의 비트그룹들로 쪼개어진다.LDPC codeword with length N ldpc
Figure pat00032
Is divided into N group = N ldpc / 360 bit groups.

[수학식 9]&Quot; (9) &quot;

Figure pat00033
Figure pat00033

여기서, X j 는 j번째 비트그룹을 나타내며, 각각의 X j 는 360 비트들로 구성된다.Here, X j denotes a j-th bit group, and each X j consists of 360 bits.

비트그룹들로 분할된 LDPC 부호어는 하기 수학식 10과 같이 인터리빙된다.The LDPC codewords divided into bit groups are interleaved as shown in Equation (10).

[수학식 10]&Quot; (10) &quot;

Figure pat00034
Figure pat00034

여기서, Y j 는 인터리빙된 j번째 비트그룹을 나타내며, π(j)는 비트그룹 단위 인터리빙을 위한 퍼뮤테이션 오더(permutation order)이다. 퍼뮤테이션 오더는 하기 수학식 11의 인터리빙 시퀀스에 대응한다.Here, Y j denotes an interleaved jth bit group, and [pi] ( j ) is a permutation order for bit group unit interleaving. The permutation order corresponds to the interleaving sequence of Equation (11).

[수학식 11]&Quot; (11) &quot;

인터리빙 시퀀스Interleaving sequence

={52 92 175 26 45 81 117 74 119 147 120 135 144 87 3 51 20 170 143 125 15 39 5 174 79 16 176 44 19 69 11 111 121 37 160 88 50 76 129 138 157 86 113 164 142 98 9 93 166 78 73 167 168 40 131 27 89 156 177 171 116 152 0 127 36 8 153 59 75 13 105 55 122 132 172 2 58 126 162 30 77 158 17 96 100 42 63 134 154 6 90 128 83 60 146 124 178 99 123 108 133 159 151 145 61 53 68 31 41 94 35 21 49 82 80 4 155 7 57 95 62 56 65 140 163 148 23 161 169 47 67 139 72 43 110 46 150 109 115 32 14 179 85 165 112 25 64 173 10 102 114 71 66 84 24 141 29 104 107 54 12 91 1 118 136 18 101 149 130 103 106 38 70 48 28 137 97 34 22 33}= {52 92 175 26 45 81 117 74 119 147 120 135 144 87 3 51 20 170 143 125 15 39 5 174 79 16 176 44 19 69 11 111 121 37 160 88 50 76 129 138 157 86 113 164 142 98 9 93 166 78 73 167 168 40 131 27 89 156 177 171 116 152 0 127 36 8 153 59 75 13 105 55 122 132 172 2 58 126 162 30 77 158 17 96 100 42 63 134 154 6 90 128 83 60 146 124 178 99 123 108 133 159 151 145 61 53 68 31 41 94 35 21 49 82 80 4 155 7 57 95 62 56 65 140 163 148 23 161 169 47 67 139 72 43 110 46 150 109 115 32 14 179 85 165 112 25 64 173 10 102 114 71 66 84 24 141 29 104 107 54 12 91 1 118 136 18 101 149 130 103 106 38 70 48 28 137 97 34 22 33}

즉, 부호어 및 인터리빙된 부호어 각각이 0번째 비트그룹부터 179번째 비트그룹까지 180개의 비트그룹들을 포함한다고 할 때, 수학식 11의 인터리빙 시퀀스는 부호어의 52번째 비트그룹이 인터리빙된 부호어의 0번째 비트그룹이 되고, 부호어의 92번째 비트그룹이 인터리빙된 부호어의 1번째 비트그룹이 되고, 부호어의 175번째 비트그룹이 인터리빙된 부호어의 2번째 비트그룹이 되고, 부호어의 26번째 비트그룹이 인터리빙된 부호어의 3번째 비트그룹이 되고, ..., 부호어의 22번째 비트그룹이 인터리빙된 부호어의 178번째 비트그룹이 되고, 부호어의 33번째 비트그룹이 인터리빙된 부호어의 179번째 비트그룹이 됨을 의미한다. That is, when each of the codeword and the interleaved codeword includes 180 bit groups from the 0-th bit group to the 179-th bit group, the interleaving sequence of Equation (11) The ninth bit group of the codeword becomes the first bit group of the interleaved codeword, the 175th bit group of the codeword becomes the second bit group of the interleaved codeword, The 26th bit group of the codeword becomes the third bit group of the interleaved codeword, ..., the 22nd bit group of the codeword becomes the 178th bit group of the interleaved codeword, The 179th bit group of the interleaved codeword.

특히, 수학식 11에 나타내어진 인터리빙 시퀀스는 16-심볼 맵핑(특히, NUC 심볼 맵핑)이 사용되고, 길이가 64800이고 부호율이 3/15인 LDPC 부호기가 사용되는 경우에 최적화된 것이다.In particular, the interleaving sequence shown in Equation (11) is optimized when a 16-symbol mapping (especially NUC symbol mapping) is used and an LDPC encoder with a length of 64,800 and a coding rate of 3/15 is used.

도 7은 본 발명의 일실시예에 따른 비트 인터리버를 나타낸 블록도이다.7 is a block diagram illustrating a bit interleaver according to an embodiment of the present invention.

도 7을 참조하면, 본 발명의 일실시예에 따른 비트 인터리버는 메모리들(710, 730) 및 프로세서(720)를 포함한다.Referring to FIG. 7, a bit interleaver according to an embodiment of the present invention includes memories 710 and 730 and a processor 720.

메모리(710)는 길이가 64800이고 부호율이 3/15인 LDPC 부호어를 저장한다.The memory 710 stores an LDPC codeword having a length of 64800 and a coding rate of 3/15.

프로세서(720)는 상기 LDPC 부호어를, 상기 LDPC 부호어의 패러럴 팩터(parallel factor)에 상응하는 비트그룹 단위로 인터리빙하여 인터리빙된 부호어를 생성한다.The processor 720 generates the interleaved codeword by interleaving the LDPC codeword in units of a bit group corresponding to a parallel factor of the LDPC codeword.

이 때, 패러럴 팩터는 360일 수 있다. 이 때, 비트그룹은 360 비트들을 포함할 수 있다.At this time, the parallel factor may be 360. At this time, the bit group may include 360 bits.

이 때, LDPC 부호어는 상기 수학식 9와 같이 180개의 비트그룹들로 분할될 수 있다.At this time, the LDPC codeword can be divided into 180 bit groups as shown in Equation (9).

이 때, 인터리빙은 퍼뮤테이션 오더(permutation order)를 이용한 상기 수학식 10을 이용하여 수행될 수 있다.In this case, the interleaving can be performed using Equation (10) using a permutation order.

이 때, 퍼뮤테이션 오더는 상기 수학식 11에 의하여 표현되는 인터리빙 시퀀스에 상응하는 것일 수 있다.In this case, the permutation order may correspond to the interleaving sequence represented by Equation (11).

메모리(730)는 상기 인터리빙된 부호어를 16-심볼 맵핑을 위한 변조기로 제공한다.The memory 730 provides the interleaved codeword to a modulator for 16-symbol mapping.

이 때, 변조기는 NUC(Non-Uniform Constellation) 심볼 맵핑을 수행하는 심볼 맵핑 장치일 수 있다.In this case, the modulator may be a symbol mapping device that performs NUC (Non-Uniform Constellation) symbol mapping.

메모리(710) 및 메모리(730)는 비트들의 집합을 저장하기 위한 다양한 하드웨어에 상응하는 것일 수도 있고, 어레이(array), 리스트(list), 스택(stack), 큐(queue) 등의 자료구조(data structure)에 상응하는 것일 수도 있다.The memory 710 and the memory 730 may correspond to various hardware for storing a set of bits and may include data structures such as an array, a list, a stack, a queue, data structure.

이 때, 메모리(710) 및 메모리(730)는 물리적으로 별개의 장치가 아니라, 물리적으로는 하나의 장치의 서로 다른 주소에 상응하는 것일 수 있다. 즉, 메모리(710) 및 메모리(730)는 물리적으로는 구분되지 않고, 논리적으로만 구분되는 것일 수 있다.At this time, the memory 710 and the memory 730 may not correspond to physically separate devices, but may physically correspond to different addresses of one device. That is, the memory 710 and the memory 730 may not be physically separated but may be logically separated.

도 1에 도시된 오류정정 부호화기(13)는 도 7과 같은 구조로 구현될 수도 있다.The error correcting encoder 13 shown in FIG. 1 may be implemented by the structure shown in FIG.

즉, 오류정정 부호화기는 메모리들 및 프로세서를 포함할 수 있다. 이 때, 제1 메모리는 길이가 64800이고 부호율이 3/15인 LDPC 부호어(codeword)를 저장하기 위한 메모리이고, 제2 메모리는 0으로 초기화되는 메모리일 수 있다.That is, the error correction encoder may include memories and a processor. In this case, the first memory may be a memory for storing an LDPC codeword having a length of 64,800 and a coding rate of 3/15, and the second memory may be a memory initialized to zero.

메모리들은 각각 λi(i=0, 1, ..., N-1) 및 Pj(j=0, 1, ..., M1+M2-1)에 상응하는 것일 수 있다.The memories may correspond to lambda i (i = 0, 1, ..., N-1) and Pj (j = 0, 1, ..., M 1 + M 2 -1), respectively.

프로세서는 패러티 검사 행렬(parity check matrix)에 상응하는 수열을 이용하여 상기 메모리에 대한 누적(accumulation)을 수행하여, 정보 비트들(information bits)에 상응하는 상기 LDPC 부호어를 생성할 수 있다.The processor may accumulate the memory using a sequence corresponding to a parity check matrix to generate the LDPC codeword corresponding to the information bits.

이 때, 누적은 상기 테이블의 수열을 이용하여 갱신되는 패러티 비트 주소들(parity bit addresses)에서 수행될 수 있다.At this time, the accumulation may be performed at parity bit addresses that are updated using the sequence of the table.

이 때, LDPC 부호어는 상기 정보 비트들에 상응하고 길이가 12960(=K)인 시스터매틱(systematic) 파트(λ0, λ1, ..., λK-1), 패러티 검사 행렬에 포함된 이중 대각행렬에 상응하고 길이가 1800(=M1=g)인 제1 패러티 파트(λK, λK+1, ..., λK+ M1 -1) 및 상기 패러티 검사 행렬에 포함된 항등행렬에 상응하고 길이가 50040(=M2)인 제2 패러티 파트(λK+ M1, λK+ M1 +1, ..., λK+ M1 + M2 -1)를 포함할 수 있다.At this time, the LDPC codeword includes systematic parts (? 0 ,? 1 , ...,? K-1 ) corresponding to the information bits and having a length of 12960 (= K) The first parity part (λ K , λ K + 1 ,..., Λ K + M1 -1 ) corresponding to the diagonal diagonal matrix and having a length of 1800 (= M 1 = g) It corresponds to and may include the length of 50040 (= 2 M) of the second parity part (λ K + M1, λ K + M1 +1, ..., λ K + M1 + M2 -1).

이 때, 수열은 상기 시스터매틱 파트의 길이인 12960을 상기 패러티 검사 행렬에 상응하는 CPM 사이즈(L)인 360으로 나눈 값에 제1 패러티 파트의 길이(M1)인 1800을 360으로 나눈 값을 더한 수(12960/360+1800/360=41)만큼의 행들(rows)을 가질 수 있다.In this case, a value obtained by dividing the length of the systematic part (12960) by the CPM size (L) 360 corresponding to the parity check matrix and the length (M 1 ) of the first parity part (1800) (12960/360 + 1800/360 = 41) rows.

전술한 바와 같이, 수열은 상기 테이블로 표현될 수 있다.As described above, the sequence may be represented by the table.

이 때, 제2 메모리는 제1 패러티 파트의 길이(M1) 및 제2 패러티 파트의 길이(M2)의 합(M1+M2)에 상응하는 사이즈를 가질 수 있다.At this time, the second memory may have a size corresponding to the sum (M 1 + M 2 ) of the length (M 1 ) of the first parity part and the length (M 2 ) of the second parity part.

이 때, 패러티 비트 주소들은 상기 수열의 각각의 행에 나타내진 이전 패러티 비트 주소들 각각(x)과 제1 패러티 파트의 길이(M1)를 비교한 결과에 기반하여 갱신될 수 있다.At this time, the parity bit addresses may be updated based on the result of comparing each of the previous parity bit addresses (x) shown in each row of the series with the length (M 1 ) of the first parity part.

즉, 패러티 비트 주소들은 상기 수학식 5에 의하여 갱신될 수 있다. 이 때, x는 이전 패러티 비트 주소, m은 정보 비트 인덱스로 0보다 크고 L보다 작은 정수, L은 상기 패러티 검사 행렬의 CPM 사이즈, Q1은 M1/L, M1은 상기 제1 패러티 파트의 사이즈, Q2는 M2/L, M2는 상기 제2 패러티 파트의 사이즈일 수 있다.That is, the parity bit addresses can be updated by Equation (5). Where m is an integer greater than 0 and less than L, and L is the CPM size of the parity check matrix, Q 1 is M 1 / L, and M 1 is the first parity part Q 2 may be M 2 / L, and M 2 may be the size of the second parity part.

이 때, 상기 누적은 전술한 바와 같이 상기 패러티 검사 행렬의 CPM 사이즈 L=360 단위로 수열의 행을 바꿔가면서 수행될 수 있다.At this time, the accumulation may be performed while changing the rows of the sequence with the CPM size L = 360 units of the parity check matrix as described above.

이 때, 제1 패러티 파트(λK, λK+1, ..., λK+M1-1)는 상기 수학식 7을 통하여 설명한 바와 같이, 제1 메모리 및 제2 메모리를 이용한, 패러티 인터리빙(parity interleaving)을 수행하여 생성될 수 있다.In this case, the first parity part (? K ,? K + 1 , ...,? K + M1-1 ) has parity interleaving using the first memory and the second memory, (parity interleaving).

이 때, 제2 패러티 파트(λK+ M1, λK+ M1 +1, ..., λK+ M1 + M2 -1)는 상기 수학식 8을 통하여 설명한 바와 같이 제1 패러티 파트(λK, λK+1, ..., λK+M1-1)의 생성이 완료된 후 상기 제1 패러티 파트(λK, λK+1, ..., λK+M1-1)와 상기 수열을 이용하여 수행되는 상기 누적이 완료된 후, 제1 메모리 및 제2 메모리를 이용한 패러티 인터리빙(parity interleaving)을 수행하여 생성될 수 있다.At this time, the second parity part (M1 + K λ, λ K + M1 +1, ..., λ K + M1 + M2 -1) of the first parity part (λ, as described by Equation 8 K, λ K +1, ..., after the generation of λ K + M1-1) is completed by using the random number sequence and the first parity part (λ K, K + 1, λ, ..., λ K + M1-1) And performing parity interleaving using the first memory and the second memory after the accumulation performed is completed.

도 8은 본 발명의 일실시예에 따른 비트 인터리빙 방법을 나타낸 동작 흐름도이다.8 is a flowchart illustrating a bit interleaving method according to an embodiment of the present invention.

도 8을 참조하면, 본 발명의 일실시예에 따른 비트 인터리빙 방법은 길이가 64800이고 부호율이 3/15인 LDPC 부호어를 저장한다(S810).Referring to FIG. 8, a bit interleaving method according to an embodiment of the present invention stores an LDPC codeword having a length of 64,800 and a coding rate of 3/15 (S810).

이 때, LDPC 부호어는

Figure pat00035
(N ldpc 는 64800)와 같이 표현되고, 상기 수학식 9와 같이 각각 360개의 비트들로 구성된 180개의 비트그룹들로 분할될 수 있다.At this time, the LDPC codeword
Figure pat00035
( N ldpc is 64800), and can be divided into 180 bit groups each consisting of 360 bits as shown in Equation (9).

또한, 본 발명의 일실시예에 따른 비트 인터리빙 방법은 상기 LDPC 부호어를 상기 LDPC 부호어의 패러럴 팩터(parallel factor)에 상응하는 사이즈의 비트그룹 단위로 인터리빙하여 인터리빙된 부호어를 생성한다(S820).In addition, the bit interleaving method according to an embodiment of the present invention interleaves the LDPC codeword in units of a bit group of a size corresponding to a parallel factor of the LDPC codeword to generate an interleaved codeword (S820 ).

이 때, 인터리빙은 퍼뮤테이션 오더(permutation order)를 이용한 상기 수학식 10을 이용하여 수행될 수 있다.In this case, the interleaving can be performed using Equation (10) using a permutation order.

이 때, 퍼뮤테이션 오더는 상기 수학식 11에 의하여 표현되는 인터리빙 시퀀스에 상응하는 것일 수 있다.In this case, the permutation order may correspond to the interleaving sequence represented by Equation (11).

이 때, 패러럴 팩터는 360이고, 비트그룹은 360 비트들을 포함할 수 있다.At this time, the parallel factor is 360, and the bit group may include 360 bits.

또한, 본 발명의 일실시예에 따른 비트 인터리빙 방법은 상기 인터리빙된 부호어를 16-심볼 맵핑을 위한 변조기로 출력한다(S830).
In addition, the bit interleaving method according to an embodiment of the present invention outputs the interleaved codeword to a modulator for 16-symbol mapping (S830).

이상에서와 같이 본 발명에 따른 비트 인터리버, BICM 장치 및 비트 인터리빙 방법은 상기한 바와 같이 설명된 실시예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상기 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.As described above, the bit interleaver, the BICM device, and the bit interleaving method according to the present invention are not limited to the configuration and method of the embodiments described above. All or some of the embodiments may be selectively combined.

710, 730: 메모리
720: 프로세서710, 730: memory
720: Processor

Claims (6)

길이가 64800이고 부호율이 3/15인 LDPC 부호어를 저장하는 제1 메모리;
상기 LDPC 부호어를, 상기 LDPC 부호어의 패러럴 팩터(parallel factor)에 상응하는 사이즈의 비트그룹 단위로 인터리빙하여 인터리빙된 부호어를 생성하는 프로세서; 및
상기 인터리빙된 부호어를 16-심볼 맵핑을 위한 변조기로 제공하는 제2 메모리
를 포함하는 것을 특징으로 하는 비트 인터리버.A first memory for storing an LDPC codeword having a length of 64,800 and a code rate of 3/15;
A processor for interleaving the LDPC codeword in a bit group unit of a size corresponding to a parallel factor of the LDPC codeword to generate an interleaved codeword; And
A second memory for providing the interleaved codeword to a modulator for 16-
Bit interleaver. 청구항 1에 있어서,
상기 16-심볼 맵핑은 16개의 컨스틸레이션들을 가지는 NUC(Non-Uniform Constellation) 심볼 맵핑인 것을 특징으로 하는 비트 인터리버.The method according to claim 1,
Wherein the 16-symbol mapping is a Non-Uniform Constellation (NUC) symbol mapping having 16 constellations. 청구항 2에 있어서,
상기 패러럴 팩터는 360이고, 상기 비트그룹은 360비트들을 포함하는 것을 특징으로 하는 비트 인터리버.The method of claim 2,
Wherein the parallel factor is 360 and the bit group comprises 360 bits. 청구항 3에 있어서,
상기 LDPC 부호어는
Figure pat00036
(N ldpc 는 64800)와 같이 표현되고, 하기 수학식과 같이 각각 360개의 비트들로 구성된 180개의 비트그룹들로 분할되는 것을 특징으로 하는 비트 인터리버.
[수학식]
Figure pat00037

(X j 는 j번째 비트그룹, N ldpc 는 64800, N group 은 180)The method of claim 3,
The LDPC codeword
Figure pat00036
( N ldpc is 64800), and is divided into 180 bit groups each consisting of 360 bits as shown in the following equation.
[Mathematical Expression]
Figure pat00037

( X j is the jth bit group, N ldpc is 64800, and N group is 180) 청구항 4에 있어서,
상기 인터리빙은
퍼뮤테이션 오더(permutation order)를 이용한 하기 수학식을 이용하여 수행되는 것을 특징으로 하는 비트 인터리버.
[수학식]
Figure pat00038

(X j 는 j번째 비트그룹, Y j 는 인터리빙된 j번째 비트그룹, π(j)는 비트그룹 단위 인터리빙을 위한 퍼뮤테이션 오더)The method of claim 4,
The interleaving
Wherein the bit interleaver is performed using the following equation using a permutation order.
[Mathematical Expression]
Figure pat00038

( X j is a jth bit group, Y j is an interleaved j th bit group, and? ( J ) is a permutation order for bit group unit interleaving) 청구항 5에 있어서,
상기 퍼뮤테이션 오더는
하기 수학식에 의하여 표현되는 인터리빙 시퀀스에 상응하는 것을 특징으로 하는 비트 인터리버.
[수학식]
인터리빙 시퀀스
={52 92 175 26 45 81 117 74 119 147 120 135 144 87 3 51 20 170 143 125 15 39 5 174 79 16 176 44 19 69 11 111 121 37 160 88 50 76 129 138 157 86 113 164 142 98 9 93 166 78 73 167 168 40 131 27 89 156 177 171 116 152 0 127 36 8 153 59 75 13 105 55 122 132 172 2 58 126 162 30 77 158 17 96 100 42 63 134 154 6 90 128 83 60 146 124 178 99 123 108 133 159 151 145 61 53 68 31 41 94 35 21 49 82 80 4 155 7 57 95 62 56 65 140 163 148 23 161 169 47 67 139 72 43 110 46 150 109 115 32 14 179 85 165 112 25 64 173 10 102 114 71 66 84 24 141 29 104 107 54 12 91 1 118 136 18 101 149 130 103 106 38 70 48 28 137 97 34 22 33}The method of claim 5,
The permutation order
Wherein the interleaving sequence corresponds to an interleaving sequence represented by the following equation:
[Mathematical Expression]
Interleaving sequence
= {52 92 175 26 45 81 117 74 119 147 120 135 144 87 3 51 20 170 143 125 15 39 5 174 79 16 176 44 19 69 11 111 121 37 160 88 50 76 129 138 157 86 113 164 142 98 9 93 166 78 73 167 168 40 131 27 89 156 177 171 116 152 0 127 36 8 153 59 75 13 105 55 122 132 172 2 58 126 162 30 77 158 17 96 100 42 63 134 154 6 90 128 83 60 146 124 178 99 123 108 133 159 151 145 61 53 68 31 41 94 35 21 49 82 80 4 155 7 57 95 62 56 65 140 163 148 23 161 169 47 67 139 72 43 110 46 150 109 115 32 14 179 85 165 112 25 64 173 10 102 114 71 66 84 24 141 29 104 107 54 12 91 1 118 136 18 101 149 130 103 106 38 70 48 28 137 97 34 22 33}
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130290816A1 (en) * 2011-01-19 2013-10-31 Sony Corporation Data-processing device and data-processing method

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