KR20150090397A - A Silicon Interposer Fabrication Method reducing fabrication cost and time and improving Aspect Ratio - Google Patents
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Abstract
Description
본 발명은 반도체 패키지 제조공정에 사용되는 인터포저(interposer)에 관한 것으로, 더욱 상세하게는 제조 비용 및 제조 시간을 저감하고 종횡비를 향상시키는 실리콘 인터포저의 제조방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interposer used in a semiconductor package manufacturing process, and more particularly, to a method of manufacturing a silicon interposer that reduces manufacturing cost and manufacturing time and improves the aspect ratio.
반도체 소자는 그 용량 및 기능을 확장하기 위하여 웨이퍼 제조공정에서 집적도가 점차 증가하고 있으며, 반도체 패키지 조립 공정에서 두 개 이상의 반도체 칩 혹은 두 개 이상의 반도체 패키지를 하나로 통합된 반도체 패키지의 사용이 일반화되고 있다. In order to expand the capacity and function of a semiconductor device, the degree of integration in a wafer fabrication process is gradually increasing. In the process of assembling a semiconductor package, the use of two or more semiconductor chips or a semiconductor package having two or more semiconductor packages integrated into one is common .
이렇게 통합형 반도체 패키지가 일반화되는 이유는, 웨이퍼 상태에서 반도체 소자의 용량 및 기능을 확장하는 것은, 웨이퍼 제조공정에서 많은 설비 투자가 필요하며, 많은 비용이 소요되며, 웨이퍼 제조공정에서 발생할 수 있는 여러 가지 문제점들이 선결되어야 하기 때문이다.The reason why such an integrated semiconductor package is generalized is that extending the capacity and function of a semiconductor device in a wafer state requires a lot of equipment investment in a wafer manufacturing process and is costly and incurs various kinds of problems It is because problems must be pre-selected.
그러나 웨이퍼 상태로 반도체 칩을 완전히 만든 후, 반도체 패키지로 조립(assembly)하는 과정에서 두 개 이상의 반도체 칩 혹은 두개 이상의 반도체 패키지를 하나로 통합하는 것은 적은 비용과 간단한 공정을 통해 달성이 가능하다. 또한 웨이퍼 제조단계에서 설계 변경을 통해 그 용량 및 기능을 확장하는 방식과 비교하여 반도체 패키지 조립 공정에서 내부의 용량 및 기능을 확장하는 방식은 적은 설비투자와 비용으로 달성이 가능한 장점이 있다. 이에 따라 반도체 소자 제조업체는 SIP(System In Package, 이하 SIP'라 함), MCP(Multi Chip Package, 이하 MCP'라 함) 및 POP(Package On Package, 이하 POP'라 함)와 같은 통합형 반도체 패키지에 대한 연구 개발에 박차를 가하고 있다.However, it is possible to integrate two or more semiconductor chips or two or more semiconductor packages into one in the process of assembling a semiconductor chip into a semiconductor package after the semiconductor chip is completely formed in a wafer state, which can be accomplished through a low cost and simple process. In addition, the method of expanding the internal capacity and function in the semiconductor package assembly process is advantageous in that it can be achieved with less facility investment and cost, compared with a method of expanding the capacity and function through design modification in the wafer manufacturing step. Accordingly, semiconductor device manufacturers have developed integrated semiconductor packages such as SIP (System In Package), MCP (Multi Chip Package) and POP (Package On Package) And is spurring research and development on.
한편, 상기 SIP, MCP 및 POP 구조의 통합형 반도체 패키지를 효율적으로 제조하기 위해, 반도체 패키지의 기본 프레임 혹은 상하간 반도체 칩을 연결하는 연결 경로(connection path)로 사용되는 실리콘 비아홀을 가지는 인터포저(interposer)가 소개되고 있다. 이때, 실리콘 비아 홀에 관통 비아전극이 형성되는데, 상기 관통 비아전극의 형성에 상당한 비용 및 시간이 소요된다.
In order to efficiently manufacture the integrated semiconductor package of the SIP, MCP and POP structures, an interposer having a silicon via hole used as a connection path for connecting a basic frame of the semiconductor package or an upper and lower semiconductor chip, ) Is introduced. At this time, a via via electrode is formed in the silicon via hole, which requires considerable cost and time to form the through via electrode.
본 발명의 기술적 사상이 이루고자 하는 과제는 관통 실리콘 비아(TSV)를 위한 비아홀을 형성할 때, 종횡비를 높게 할 수 없는 건식식각의 한계를 극복하고, 제작 시간 및 비용을 저감시키는 실리콘 인터포저의 제조 방법을 제공하는 데 있다.
The technical idea of the present invention is to provide a method of manufacturing a silicon interposer that can overcome the limit of dry etching that can not raise the aspect ratio when forming a via hole for a through silicon via (TSV) Method.
상기의 목적을 달성하기 위한 본 발명의 일면은 실리콘 인터포저의 제조방법에 관한 것이다. 본 발명의 실리콘 인터포저의 제조방법은 실리콘 기판의 전면에 상기 실리콘 기판을 관통하지 않도록 식각하되, 건식 식각으로 제1 비아 리세스를 형성하는 A)단계; 상기 제1 비아 리세스의 외벽에 제1 도전성 물질을 형성하기 위하여, 상기 실리콘 기판의 전면에 상기 제1 도전성 물질을 형성하는 B)단계; 상기 제1 비아 리세스의 내부를 제1 폴리머 물질로 충진하기 위하여, 상기 제1 도전성 물질이 형성된 상기 실리콘 기판의 전면에 상기 제1 폴리머 물질을 증착하는 C)단계; 상기 실리콘 기판의 후면에 상기 실리콘 기판의 상기 제1 비아 리세스와 연결되도록 식각하되, 습식 식각으로 제2 비아 리세스를 형성하는 D)단계; 상기 제2 비아 리세스의 외벽에 제2 도전성 물질을 형성하기 위하여, 상기 실리콘 기판의 후면에 상기 제2 도전성 물질을 형성하는 E)단계; 상기 제2 비아 리세스의 내부를 제2 폴리머 물질로 충진하기 위하여, 상기 도전성 물질이 형성된 상기 실리콘 기판의 후면에 상기 제2 폴리머 물질을 증착하는 F)단계; 및 상기 제1 비아 리세스 및 상기 제2 비아 리세스를 개방하여 상기 실리콘 기판을 관통하는 관통 실리콘 비아홀로 형성하기 위하여, 상기 실리콘 기판의 전면 및 후면을 그라인딩하는 G)단계를 구비한다.
According to an aspect of the present invention, there is provided a method of manufacturing a silicon interposer. A method of fabricating a silicon interposer according to the present invention includes the steps of: A) forming a first via recess by etching on a front surface of a silicon substrate so as not to penetrate the silicon substrate, wherein the first via recess is formed by dry etching; B) forming the first conductive material on the entire surface of the silicon substrate to form a first conductive material on an outer wall of the first via recess; C) depositing the first polymer material on the entire surface of the silicon substrate on which the first conductive material is formed, to fill the interior of the first via recess with the first polymer material; Etching the silicon substrate to be connected to the first via recess of the silicon substrate on the rear surface of the silicon substrate to form a second via recess by wet etching; E) forming the second conductive material on a rear surface of the silicon substrate to form a second conductive material on an outer wall of the second via recess; F) depositing the second polymeric material on the backside of the silicon substrate on which the conductive material is formed, to fill the interior of the second via recess with the second polymeric material; And (G) grinding the front surface and the rear surface of the silicon substrate to form a through silicon via hole passing through the silicon substrate by opening the first via recess and the second via recess.
상술한 본 발명의 기술적 사상에 의하면, 첫째, 건식 식각시 TSV용 비아홀을 깊게 파는 것이 힘든 점을 극복하고, 동시에 습식식각시 비아홀을 좁게 파기 힘든 점을 극복하면서, 이들을 혼합하여 안정된 방식으로 TSV용 비아홀을 형성할 수 있다. 둘째, 실리콘 기판의 상부 및 하부에 형성되는 비아홀의 구경 크기를 조절할 수 있기 때문에 적층형 반도체 패키지에 사용되는 반도체 칩에서 이상적인 형태의 TSV용 비아홀을 실현할 수 있다. 셋째, 관통 비아홀의 외벽에는 도전성 물질로 형성하되, 상기 관통 비아홀의 내부를 폴리머 물질로 충진하여 관통 비아전극을 형성함으로써, 전체적으로 실리콘 인터포저의 제조 비용 및 제조 시간을 저감시킬 수 있다.
According to the technical idea of the present invention described above, firstly, it is necessary to overcome the difficulty of deeply drilling the via hole for TSV during dry etching and overcome the difficulty of narrowing the via hole at the time of wet etching, A via hole can be formed. Second, because the sizes of the via holes formed in the upper and lower portions of the silicon substrate can be adjusted, it is possible to realize an ideal TSV via hole in the semiconductor chip used in the stacked semiconductor package. Third, the manufacturing cost and manufacturing time of the silicon interposer as a whole can be reduced by forming the through-via-hole electrode on the outer wall of the through-via hole by filling the inside of the through-via hole with the polymer material.
본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 의한 실리콘 인터포저의 제조 방법을 설명하기 위한 플로 차트(flow chart)이다.
도 2 내지 도 8은 본 발명의 일 실시예에 의한 실리콘 인터포저의 제조 방법을 설명하기 위한 단면도들이다.A brief description of each drawing used in the present invention is provided.
1 is a flow chart for explaining a method of manufacturing a silicon interposer according to an embodiment of the present invention.
FIGS. 2 to 8 are cross-sectional views illustrating a method of manufacturing a silicon interposer according to an embodiment of the present invention.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다. In order to fully understand the structure and effects of the present invention, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described below, but may be embodied in various forms and various modifications may be made. It should be understood, however, that the description of the embodiments is provided to enable the disclosure of the invention to be complete, and will fully convey the scope of the invention to those skilled in the art. In the accompanying drawings, the constituent elements are shown enlarged for the sake of convenience of explanation, and the proportions of the constituent elements may be exaggerated or reduced.
어떤 구성 요소가 다른 구성 요소에 "상에 있다" 또는 "연결되어 있다"라고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에 있다"라고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다. When an element is described as being "on" or "connected to" another element, it is possible that another element may be directly in contact with or connected to the image, but there may be another element in between It should be understood. On the other hand, when an element is described as being "directly on" another element, it can be understood that there is no other element in between. Other expressions that describe the relationship between components, for example, "between" and "directly between"
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다. The terms first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The terms may only be used for the purpose of distinguishing one element from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함하는 것으로 이해한다. 예로서, "가진다" 또는 "포함한다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.The singular forms "a", "an," and "the" include plural referents unless the context clearly dictates otherwise. By way of example, "having" or "comprising" or the like is used to designate the presence of stated features, integers, steps, operations, elements, parts, or combinations thereof, Numerals, steps, operations, elements, parts, or combinations thereof, may be added.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the meaning in the context of the relevant art and are not to be construed as ideal or overly formal in meaning unless expressly defined in the present application .
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, the present invention will be described in detail with reference to the preferred embodiments of the present invention with reference to the accompanying drawings. Like reference symbols in the drawings denote like elements.
도 1은 본 발명의 일 실시예에 의한 실리콘 인터포저의 제조 공정을 설명하기 위한 플로 차트(flow chart)이다.1 is a flow chart for explaining a manufacturing process of a silicon interposer according to an embodiment of the present invention.
도 1을 참조하면, 인터포저(interposer)로 사용될 수 있는 실리콘 기판을 준비한다(S100). 상기 인터포저용으로 사용되는 실리콘 기판은, 반도체 패키지 내부에서 금속 배선을 통해 단순 연결 용도로만 사용되기 때문에 실리콘웨이퍼 제조공정에서 불량이 발생된 실리콘웨이퍼를 재활용하여 사용할 수도 있다.Referring to FIG. 1, a silicon substrate that can be used as an interposer is prepared (S100). Since the silicon substrate used for the interposer is used only for simple connection purpose through the metal wiring in the semiconductor package, it is also possible to recycle the silicon wafer having a defect in the silicon wafer manufacturing process.
이때, 상기 실리콘 기판(100)은 실리콘 결정면의 구조가 (100)인 실리콘 웨이퍼를 사용하는 것이 적합하다. 통상적으로 실리콘 웨이퍼는 실리콘 단결정의 결정면의 구조에 따라, (100), (110) 및 (111) 실리콘 웨이퍼로 분류한다. 가령, 실리콘 단결정이 정확하게 정육면체를 갖는다고 가정할 때, 정사각형 형태를 그대로 잘라서 가공한 것은 (100) 실리콘 웨이퍼에 해당하고, 정사각형의 양쪽 대각선 꼭지점으로부터 아래로 그대로 잘라내는 결정면을 갖는 것은 (110) 실리콘 웨이퍼에 해당하며, 한쪽 꼭지점에서 아래쪽 대각선으로 삼각형을 그리는 방향으로 결정면을 갖는 것은 (111) 실리콘 웨이퍼에 해당한다. 이때 (100) 실리콘 웨이퍼는 화학적으로 비교적 안정된 특성을 나타내며, (111) 실리콘 웨이퍼는 화학적으로 활성도가 높은 반응을 갖는 특성을 지닌다. 그리고 (110) 실리콘 웨이퍼는 그 중간의 특성을 지니는 것으로 알려져 있다. At this time, it is preferable to use a silicon wafer having a silicon crystal plane structure of (100). Generally, silicon wafers are classified into (100), (110) and (111) silicon wafers depending on the crystal plane structure of the silicon single crystal. For example, assuming that a silicon single crystal has a precise cube, cutting a square shape as it is corresponds to a (100) silicon wafer, and having a crystal plane that cuts straight downward from both diagonal vertices of the square, And corresponds to a (111) silicon wafer having a crystal plane in a direction of drawing a triangle from a vertex to a lower diagonal line. At this time, (100) silicon wafers exhibit chemically relatively stable characteristics, and (111) silicon wafers have characteristics of chemically highly reactive reactions. And (110) silicon wafers are known to have intermediate properties.
본 발명에서 실리콘 기판(100)으로 단결정 실리콘의 결정면의 구조가 (100)인 실리콘 웨이퍼를 사용하는 이유는, 상기 단결정 실리콘의 결정면의 구조가 (100)인 실리콘 웨이퍼는 습식식각시 수평면에 대해 일정한 각도를 갖도록 비스듬히 식각되는 특징이 있기 때문이다.In the present invention, a silicon wafer having a (100) crystal structure of monocrystalline silicon as the
이어서, 상기 실리콘 기판(100)의 전면에, 도 2와 같이, 상기 실리콘 기판(100)을 관통하지 않도록 식각된 형태의 제1 비아 리세스(102)를 형성한다(S200). 상기 제1 비아 리세스(102)는 관통 실리콘 비아홀(TSV)을 위한 영역에 상기 실리콘 기판(100)의 전면(본 실시예에서는 상부면)을 건식식각의 방법으로 식각되어 형성된다. 이때 상기 건식식각은 반응성 이온식각(RIE) 방식을 통해 Cl2, Ar, He, CF4, SiF4 등과 같은 기체를 사용하여 진행할 수 있으며, 이때 식각 마스크(etching mask)로는 산화막, 질화막, 포토레지스트 등의 단일막 혹은 복합막이 사용될 수 있다. 상기 건식시각 공정은 건식식각의 범위 내에서 당업자의 수준에서 다양한 방식으로 변형이 가능하다.Next, as shown in FIG. 2, a
이 후, 도 3과 같이, 상기 제1 비아 리세스(102)의 외벽에 제1 도전성 물질(110)을 형성하기 위하여, 상기 제1 비아 리세스(102)가 형성된 상기 실리콘 기판(100)의 전면에 상기 제1 도전성 물질(110)을 형성한다(S300). 3, in order to form the first
구체적으로 살펴보면, 상기 제1 비아 리세스(102)가 형성된 실리콘 기판(100)의 전면에 1um 정도의 제1 보호막(106)이 형성된다. 이때 상기 제1 보호막(106)은 산화막(SiO2)을 재질로 사용할 수 있다. 상기 제1 보호막(106)의 재질은 본 발명이 속한 기술 분야에서 통상의 기술자의 창작 범위 내에서 다양한 종류의 다른 막질로 대체가 가능하다.Specifically, a first
이어서, 상기 제1 보호막(106)이 형성된 상기 실리콘 기판의 전면에 0.3um 정도의 장벽층(108)이 스퍼터링 방식으로 형성된다. 상기 제1 장벽층(108)은 티타늄(Ti), 질화티타늄(TiN) 등의 재질을 사용하여 형성할 수 있다.A
이어서, 상기 제1 장벽층(108)이 형성된 상기 실리콘 기판의 후면에 1um 정도의 제1 시드층(seed layer)(미도시)을 스퍼터링 방식으로 형성된다. 상기 제1 시드층(seed layer)은 전기 도금이 용이한 구리를 재질로 사용하여 형성하는 것이 적합하다.Then, a first seed layer (not shown) of about 1 μm is formed on the rear surface of the silicon substrate on which the
이어서, 상기 제1 시드층을 전기도금 방식으로 성장시켜, 상기 제1 비아 리세스(102)의 외벽에 10um 이상의 상기 제1 도전성 물질(110)을 형성한다. 바람직하기는 상기 제1 도전성 물질(110)은 구리(Cu)이다.Next, the first seed layer is grown by an electroplating method to form the first
이후, 도 4와 같이, 상기 제1 비아 리세스(102)의 내부를 제1 폴리머(polymer) 물질(120)으로 충진하기 위하여, 상기 실리콘 기판(100)의 전면에 상기 제1 폴리머 물질(120)을 증착한다(S400).4, the
이어서, 상기 실리콘 기판(100)의 후면에, 도 5와 같이, 상기 제1 비아 리세스(102)와 연결되로록 식각된 형태의 제2 비아 리세스(202)를 형성한다(S500). 이때, 상기 제2 비아 리세스(202)도 관통 실리콘 비아홀(TSV)을 위한 영역에 상기 실리콘 기판(100)의 후면(본 실시예에서는 하부면)을 습식식각의 방법으로 식각되어 형성된다. 5, a
이때 마스크 패턴(mask pattern)으로 질화막, 산화막의 단일막 혹은 이들의 복합막을 사용할 수 있다. 이때, 상기 습식식각의 식각액(etchant)은, 33±5 wt% 의 포타슘 하이드로옥사이드(Potassium hydroxide, 이하, 'KOH')가 물과 이소프로필 알코올(isopropyl alcohol)과 혼합된 용액을 사용할 수 있으며, 습식식각이 진행되는 온도는, 80±3℃의 온도 범위에서 진행하는 것이 바람직하다.At this time, a nitride film, a single film of oxide film, or a composite film thereof may be used as a mask pattern. At this time, the etchant of the wet etching may use a solution in which 33 ± 5 wt% of potassium hydroxide (hereinafter, referred to as 'KOH') is mixed with water and isopropyl alcohol, It is preferable that the temperature at which the wet etching proceeds is within a temperature range of 80 占 占 폚.
상술한 습식식각 공정에 있어서, 본 발명에 의한 실리콘 기판(100)은, 실리콘 웨이퍼가 (100)의 결정면 방향을 갖기 때문에 제2 비아 리세스(202)는 실리콘 웨이퍼의 수평면에 대해 54.74°의 경사도를 갖도록 비스듬히 형성된다. 따라서 실리콘 기판(100)의 제1 비아 리세스(102)은 구경이 좁고, 제2 비아 리세스(202)는 구경이 넓게 확장되는 형상으로 될 수 있다.In the above-described wet etching process, since the
이때 제2 비아 리세스(202)가 확장되는 정도는 습식식각에 의해 실리콘 기판(100)을 식각하는 깊이가 깊어지면 질수록 더욱 확장된 형태를 얻을 수 있다.At this time, the extent to which the second via
따라서 본 발명에 의한 실리콘 인터포저의 제조 방법기판에 의하면, 건식 식각시 TSV용 비아 리세스를 깊게 파는 것이 힘든 점을 극복하고, 동시에 습식식각시 비아 리세스를 좁게 파기 힘든 점을 극복하면서, 이들을 혼합하여 안정된 방식으로 TSV용 비아 리세스를 형성할 수 있다. Therefore, according to the method of manufacturing a silicon interposer according to the present invention, it is difficult to deeply dig a via recess for TSV during dry etching, and at the same time, overcoming the difficulty of narrowing via recesses during wet etching, It is possible to form a via recess for TSV in a stable manner by mixing.
이 후, 도 6과 같이, 상기 제2 비아 리세스(202)의 외벽에 제2 도전성 물질(210)을 형성하기 위하여, 상기 제2 비아 리세스(202)가 형성된 상기 실리콘 기판(100)의 후면에 상기 제2 도전성 물질(210)을 형성한다(S600). 6, in order to form the second
구체적으로 살펴보면, 상기 제2 비아 리세스(202)가 형성된 실리콘 기판(100)의 후면에 제2 보호막(206)이 형성된다. 이때 상기 제2 보호막(206)은 산화막(SiO2)을 재질로 사용할 수 있다. 상기 제2 보호막(206)의 재질은 본 발명이 속한 기술 분야에서 통상의 기술자의 창작 범위 내에서 다양한 종류의 다른 막질로 대체가 가능하다.Specifically, the second
이어서, 상기 제1 도전성 물질(108)이 노출되도록 상기 제1 비아 리세스(102)의 상기 제1 보호막(106) 및 상기 제2 비아 리세스(202)의 상기 제2 보호막(206)을 제거한 후, 상기 실리콘 기판의 후면에 제2 장벽층(208)을 스퍼터링 방식으로 형성한다. 상기 제2 장벽층(208)은 티타늄(Ti), 질화티타늄(TiN) 등의 재질을 사용하여 형성될 수 있다.Subsequently, the first
이어서, 상기 제2 장벽층(208)이 형성된 상기 실리콘 기판의 후면에 제2 시드층(seed layer)(미도시)을 스퍼터링 방식으로 형성된다. 상기 제2 시드층(seed layer)은 전기 도금이 용이한 구리를 재질로 사용하여 형성하는 것이 적합하다.Next, a second seed layer (not shown) is formed on the rear surface of the silicon substrate on which the
이어서, 상기 제2 시드층을 전기도금 방식으로 성장시켜, 상기 제2 비아 리세스(202)의 외벽에 상기 제2 도전성 물질(210)을 형성한다. 바람직하기는 상기 제2 도전성 물질(210)은 구리(Cu)이다.Then, the second seed layer is grown by an electroplating method to form the second
이후, 도 7과 같이, 상기 제2 비아 리세스(202)의 내부를 제2 폴리머(polymer) 물질(220)으로 충진하기 위하여, 상기 실리콘 기판(200)의 후면에 상기 제2 폴리머 물질(220)을 증착한다(S700).7, the second
이후, 도 8과 같이, 상기 실리콘 기판(200)의 전면과 후면을 그라인딩(grinding) 및 화학 기계적 연마(CMP: Chemical Mechanical Polishing) 공정을 이용하여 평탄화 공정을 진행한다. 상기 화학 기계적 연마 공정에서 상기 제1 보호막(106) 및 제2 보호막(206)은 연마저지층(polishing stopper)으로 사용될 수 있다.Thereafter, as shown in FIG. 8, the front and back surfaces of the silicon substrate 200 are subjected to a planarization process by grinding and chemical mechanical polishing (CMP). In the chemical mechanical polishing process, the first
이에 따라, 상기 제1 비아 리세스(102) 및 제2 비아 리세스(202)가 개방되어 상기 실리콘 기판(100)을 관통하는 상기 관통 실리콘 비아홀(TSV)로 형성된다. 이때, 상기 제1 비아 리세스(102) 및 제2 비아 리세스(202)의 외벽에 형성되는 상기 제1 도전성 물질(110) 및 제2 도전성 물질(210), 그리고 상기 제1 비아 리세스 및 제2 비아 리세스의 내부에 충진되는 상기 제1 폴리머 물질(120) 및 제2 폴리머 물질(220)은 관통 비아홀(TSV)의 관통 비아전극(TSEL)으로 작용된다.Accordingly, the first via
이때, 상기 관통 비아 전극(TSEL)은 상기 관통 실리콘 비아홀(TSV)의 외벽에 형성되는 도전성 물질(110, 210) 및 상기 관통 실리콘 비아홀(TSV)의 내부를 충진하는 폴리머 물질(120, 220)을 포함한다.At this time, the through-via-electrode TSEL includes
정리하면, 본 발명에 의한 실리콘 인터포저의 제조 방법에 의하면, TSV를 위한 비아홀은 건식식각과 습식식각을 혼합한 방식에 의해 형성되게 된다. 즉, 본 발명에 의한 실리콘 인터포저의 제조 방법에 의하면, 건식 식각시 TSV용 비아홀을 깊게 파는 것이 힘든 점을 극복하고, 동시에 습식식각시 비아홀을 좁게 파기 힘든 점을 극복하면서, 이들을 혼합하여 안정된 방식으로 TSV용 비아홀을 형성할 수 있다. 그리고, 실리콘 기판의 상부 및 하부에 형성되는 비아홀의 구경 크기를 조절할 수 있기 때문에 적층형 반도체 패키지에 사용되는 반도체 칩에서 이상적인 형태의 TSV용 비아홀을 실현할 수 있다. In summary, according to the method of manufacturing a silicon interposer according to the present invention, a via hole for a TSV is formed by a combination of dry etching and wet etching. That is, according to the method of manufacturing a silicon interposer according to the present invention, it is possible to overcome the difficulty of deeply drilling a via hole for TSV during dry etching, overcome the difficulty of narrowing the via hole at the time of wet etching, A via hole for a TSV can be formed. Since the sizes of the via holes formed in the upper and lower portions of the silicon substrate can be adjusted, it is possible to realize a via hole for TSV in an ideal form in the semiconductor chip used in the stacked semiconductor package.
또한, 본 발명에 의한 실리콘 인터포저의 제조 방법에 의하면, 관통 비아홀의 외벽에는 도전성 물질로 형성하되, 상기 관통 비아홀의 내부를 폴리머 물질로 충진하여 관통 비아전극을 형성함으로써, 전체적으로 실리콘 인터포저의 제조 비용 및 제조 시간을 저감시킬 수 있다.
According to the method of manufacturing a silicon interposer according to the present invention, the outer wall of the through via hole is formed of a conductive material, and the inside of the through via hole is filled with a polymer material to form a through via electrode, Cost and manufacturing time can be reduced.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.
Claims (8)
실리콘 기판의 전면에 상기 실리콘 기판을 관통하지 않도록 식각하되, 건식 식각으로 제1 비아 리세스를 형성하는 A)단계;
상기 제1 비아 리세스의 외벽에 제1 도전성 물질을 형성하기 위하여, 상기 실리콘 기판의 전면에 상기 제1 도전성 물질을 형성하는 B)단계;
상기 제1 비아 리세스의 내부를 제1 폴리머 물질로 충진하기 위하여, 상기 제1 도전성 물질이 형성된 상기 실리콘 기판의 전면에 상기 제1 폴리머 물질을 증착하는 C)단계;
상기 실리콘 기판의 후면에 상기 실리콘 기판의 상기 제1 비아 리세스와 연결되도록 식각하되, 습식 식각으로 제2 비아 리세스를 형성하는 D)단계;
상기 제2 비아 리세스의 외벽에 제2 도전성 물질을 형성하기 위하여, 상기 실리콘 기판의 후면에 상기 제2 도전성 물질을 형성하는 E)단계;
상기 제2 비아 리세스의 내부를 제2 폴리머 물질로 충진하기 위하여, 상기 도전성 물질이 형성된 상기 실리콘 기판의 후면에 상기 제2 폴리머 물질을 증착하는 F)단계; 및
상기 제1 비아 리세스 및 상기 제2 비아 리세스를 개방하여 상기 실리콘 기판을 관통하는 관통 실리콘 비아홀로 형성하기 위하여, 상기 실리콘 기판의 전면 및 후면을 그라인딩하는 G)단계를 구비하는 것을 특징으로 하는 실리콘 인터포저의 제조방법.
A method of manufacturing a silicon interposer,
A) etching the silicon substrate so that the silicon substrate does not penetrate the entire surface of the silicon substrate, wherein the first via recess is formed by dry etching;
B) forming the first conductive material on the entire surface of the silicon substrate to form a first conductive material on an outer wall of the first via recess;
C) depositing the first polymer material on the entire surface of the silicon substrate on which the first conductive material is formed, to fill the interior of the first via recess with the first polymer material;
Etching the silicon substrate to be connected to the first via recess of the silicon substrate on the rear surface of the silicon substrate to form a second via recess by wet etching;
E) forming the second conductive material on a rear surface of the silicon substrate to form a second conductive material on an outer wall of the second via recess;
F) depositing the second polymeric material on the backside of the silicon substrate on which the conductive material is formed, to fill the interior of the second via recess with the second polymeric material; And
And grinding the front surface and the rear surface of the silicon substrate to form a through silicon via hole passing through the silicon substrate by opening the first via recess and the second via recess, Method of manufacturing a silicon interposer.
상기 제1 비아 리세스가 형성된 상기 실리콘 기판의 전면에 제1 보호막을 형성하는 B1)단계;
상기 제1 보호막이 형성된 상기 실리콘 기판의 전면에 제1 장벽층을 형성하는 B2)단계; 및
상기 제1 장벽층이 형성된 상기 실리콘 기판의 전면에 상기 제1 도전성 물질을 형성하는 B3)단계를 포함하는 것을 특징으로 하는 실리콘 인터포저의 제조방법.
2. The method of claim 1, wherein step B)
Forming a first protective film on the entire surface of the silicon substrate on which the first via recess is formed;
Forming a first barrier layer on the entire surface of the silicon substrate on which the first protective film is formed; And
And B3) forming the first conductive material on the entire surface of the silicon substrate on which the first barrier layer is formed.
상기 제1 장벽층이 형성된 상기 실리콘 기판의 전면에 상기 제1 도전성 물질의 제1 시드층을 형성하고, 상기 제1 시드층을 전기 도금 방식으로 성장시키는 단계를 포함하는 것을 특징으로 하는 실리콘 인터포저의 제조방법.
2. The method of claim 1, wherein step B3)
Forming a first seed layer of the first conductive material on the entire surface of the silicon substrate on which the first barrier layer is formed and growing the first seed layer by an electroplating method; ≪ / RTI >
상기 제2 비아 리세스가 형성된 상기 실리콘 기판의 후면에 제2 보호막을 형성하는 E1)단계;
상기 제1 도전성 물질이 노출되도록 상기 제2 비아 리세스의 상기 제2 보호막을 제거하고, 상기 실리콘 기판의 후면에 제2 장벽층을 형성하는 E2)단계; 및
상기 제2 장벽층이 형성된 상기 실리콘 기판의 후면에 상기 제2 도전성 물질을 형성하는 E3)단계를 포함하는 것을 특징으로 하는 실리콘 인터포저의 제조방법.
The method of claim 1, wherein the step E)
E1) forming a second protective layer on a rear surface of the silicon substrate on which the second via recess is formed;
E2) removing the second protective film of the second via recess to expose the first conductive material and forming a second barrier layer on the rear surface of the silicon substrate; And
And E3) forming the second conductive material on a rear surface of the silicon substrate on which the second barrier layer is formed.
상기 제2 장벽층이 형성된 상기 실리콘 기판의 후면에 상기 제2 도전성 물질의 제2 시드층을 형성하고, 상기 제2 시드층을 전기 도금 방식으로 성장시키는 단계를 포함하는 것을 특징으로 하는 실리콘 인터포저의 제조방법.
5. The method of claim 4, wherein in step E3)
Forming a second seed layer of the second conductive material on the rear surface of the silicon substrate on which the second barrier layer is formed and growing the second seed layer by an electroplating method; ≪ / RTI >
산화막인 것을 특징으로 하는 실리콘 인터포저의 제조방법.
The method according to claim 1, wherein the first protective film and the second protective film
Wherein the silicon wafer is an oxide film.
티타늄(Ti)으로 형성되는 것을 특징으로 하는 실리콘 인터포저의 제조방법.
The method of claim 1, wherein the first barrier layer and the second barrier layer
Titanium (Ti). ≪ RTI ID = 0.0 > 11. < / RTI >
구리인 것을 특징으로 하는 실리콘 인터포저의 제조방법.The method of claim 1, wherein the first conductive material and the second conductive material
Wherein the silicon wafer is copper.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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