KR20150088025A - 셀프-캐스코드 구조를 이용한 ２단 연산 증폭기 회로 - Google Patents

셀프-캐스코드 구조를 이용한 ２단 연산 증폭기 회로 Download PDF

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Abstract

본 발명은 저전압 나노미터급 공정을 이용한 2단 연산증폭기 회로에 관한 것으로, 본 발명의 2단 연산 증폭기 회로에 있어서, 제1 입력 단자를 통하여 입력되는 제1 입력 신호와 제2 입력 단자를 통하여 입력되는 제2 입력 신호의 차동 입력 신호를 입력받고, 이에 따른 차동 출력 신호를 출력단을 통해 출력하기 위한 차동 입력단, 상기 차동 입력단의 출력단에 연결되는 능동 부하단, 직류 전압원이 연결되고, 바이어스(bias) 전류원이 연결되고, 상기 차동 입력단에 연결되고, 2단 연산 증폭기 회로의 출력 신호가 출력되는 출력단자에 연결되며, 바이어스(bias)를 위한 전류 거울단 및 상기 출력단자와 접지단 사이에 연결되고, 상기 차동 입력단의 출력단에 연결되는 공통소스 증폭단을 포함하되, 상기 차동 입력단이 셀프-캐스코드(self-cascode) 구조로 되어 있다. 본 발명에 의하면 단일 MOSFET을 이용하여 성능을 향상시키는 것보다 면적 증가 비율이 작기 때문에 제조 비용을 절감할 수 있는 효과가 있다.

Description

셀프-캐스코드 구조를 이용한 ２단 연산 증폭기 회로 {OP-AMP circuit using self-cascode structure}
본 발명은 저전압 나노미터급 공정을 이용한 2단 연산증폭기 회로에 관한 것으로, 구체적으로 셀프-캐스코드(self-cascode) 구조를 이용하여 높은 전압이득(AV)과 동작주파수(fT)와 낮은 잡음지수(NF)를 갖는 고성능 연산증폭기 회로에 관한 것이다.
일반적으로 OP-AMP로 알려진 연산 증폭기 회로는 아날로그 집적 회로들 (ICs)에서 중요한 구성 요소이다. 이상적인 연산 증폭기는 무한 이득(infinite gain), 무한 입력 임피던스(infinite input impedance) 및 제로 출력 임피던스(zero output impedance)를 갖는 차동 입력의 단일 또는 차동 출력 증폭기(single-ended or differential-ended output amplifier)이다. 그러므로, 연산 증폭기는 집적 회로들에서 다양한 응용들에 적합하다.
휴대용 전자기기 등 저전력 전자장치의 사용이 증가하면서 아날로그 집적회로 및 혼성 회로에서 중요한 역할을 수행하는 연산증폭기의 저전압 동작은 중요한 스펙중 하나이다.
MOSFET((Metal Oxide Semiconductor Field Effect Transistor)을 이용한 연산 증폭기 설계 방법에 있어서 짧은 채널(short channel) MOSFET은 작은 출력저항으로 인하여 채널길이변조(channel length modulation)이 크게 나타나므로, 높은 이득이 요구되는 연산증폭기에는 사용하기 어렵다. 그러므로 출력저항을 증가시키기 위해서 MOSFET의 채널길이(L)를 증가시키는 방법이 있다. 채널 길이가 증가하게 되면 출력저항이 증가하는 반면에 트랜스컨덕턴스(transconductance, gm)는 감소하게 된다.
최대 동작주파수와 관련되는 트랜스컨덕턴스를 증가시키기 위해서는 채널넓이(W)를 증가시켜야 하기 때문에 집적회로의 면적이 커지게 되고, 제조비용이 증가하게 되는 문제점이 있다.
또 다른 방법으로는 출력 저항이 높은 일반적인 캐스코드(cascode) 구조를 이용하는 방법이 있다. 그러나 일반적인 캐스코드 구조는 출력전압 스윙이 감소하는 단점이 있다. 그러므로 저전압 회로에서는 사용하기 어렵다.
대한민국 공개특허 10-2013-0059995
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 셀프-캐스코드 구조를 이용하여 저전압 동작이 가능하면서 높은 출력저항(output resistance, rout)과 트랜스컨덕턴스(transconductance, gm)를 갖는 고성능 연산증폭기 회로를 제공하는데 그 목적이 있다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 2단 연산 증폭기 회로에 있어서, 제1 입력 단자를 통하여 입력되는 제1 입력 신호와 제2 입력 단자를 통하여 입력되는 제2 입력 신호의 차동 입력 신호를 입력받고, 이에 따른 차동 출력 신호를 출력단을 통해 출력하기 위한 차동 입력단, 상기 차동 입력단의 출력단에 연결되는 능동 부하단, 직류 전압원이 연결되고, 바이어스(bias) 전류원이 연결되고, 상기 차동 입력단에 연결되고, 2단 연산 증폭기 회로의 출력 신호가 출력되는 출력단자에 연결되며, 바이어스(bias)를 위한 전류 거울단 및 상기 출력단자와 접지단 사이에 연결되고, 상기 차동 입력단의 출력단에 연결되는 공통소스 증폭단을 포함하되, 상기 차동 입력단이 셀프-캐스코드(self-cascode) 구조로 되어 있다.
본 발명의 일 실시예에서 상기 공통소스 증폭단, 상기 전류 거울단, 상기 능동 부하단이 셀프-캐스코드 구조로 구현될 수 있다.
상기 차동 입력단은 상기 제1 입력 신호가 게이트로 입력되는 제1 P 채널(channel) MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 및 상기 제2 입력 신호가 게이트로 입력되는 제2 P 채널 MOSFET를 포함하여 이루어지고, 상기 제1 P 채널 MOSFET은 상기 전류 거울단에 연결되는 소스측 MOSFET와, 상기 능동 부하단에 연결되는 드레인측 MOSFET의 셀프-캐스코드 구조로 되어 있고, 상기 제2 P 채널 MOSFET은 상기 전류 거울단에 연결되는 소스측 MOSFET와, 상기 능동 부하단에 연결되는 드레인측 MOSFET의 셀프-캐스코드 구조로 되어 있을 수 있다.
상기 능동 부하단은 상기 제1 P 채널 MOSFET의 드레인측 MOSFET에 연결되어 있는 게이트를 포함하는 제1 N 채널 MOSFET 및 상기 제1 P 채널 MOSFET의 드레인측 MOSFET에 연결되어 있는 게이트를 포함하는 제2 N 채널 MOSFET를 포함하여 이루어지고, 상기 제1 N 채널 MOSFET은 상기 제1 P 채널 MOSFET의 드레인측 MOSFET에 연결되는 드레인측 MOSFET와, 접지단에 연결되는 소스측 MOSFET의 셀프-캐스코드 구조로 되어 있고, 상기 제2 N 채널 MOSFET은 상기 제2 P 채널 MOSFET의 드레인측 MOSFET에 연결되는 드레인측 MOSFET와, 접지단에 연결되는 소스측 MOSFET의 셀프-캐스코드 구조로 되어 있을 수 있다.
상기 전류 거울단은 상기 바이어스 전류원에 연결되어 있는 게이트를 포함하는 제3 P 채널 MOSFET, 상기 바이어스 전류원에 연결되어 있는 게이트를 포함하는 제4 P 채널 MOSFET 및 상기 바이어스 전류원에 연결되어 있는 게이트를 포함하는 제5 P 채널 MOSFET를 포함하여 이루어지고, 상기 제3 P 채널 MOSFET은 상기 직류 전압원에 연결되는 소스측 MOSFET와, 상기 바이어스 전류원에 연결되는 드레인측 MOSFET의 셀프-캐스코드 구조로 되어 있고, 상기 제4 P 채널 MOSFET은 상기 직류 전압원에 연결되는 소스측 MOSFET와, 상기 제1 P 채널 MOSFET 및 상기 제2 P 채널 MOSFET에 연결되는 드레인측 MOSFET의 셀프-캐스코드 구조로 되어 있고, 상기 제5 P 채널 MOSFET은 상기 직류 전압원에 연결되는 소스측 MOSFET와, 상기 출력 단자에 연결되는 드레인측 MOSFET의 셀프-캐스코드 구조로 되어 있을 수 있다.
상기 공통소스 증폭단은 상기 제2 P 채널 MOSFET와 상기 제2 N 채널 MOSFET 사이에 연결되어 있는 게이트를 포함하는 제3 N 채널 MOSFET를 포함하여 이루어지고, 상기 제3 N 채널 MOSFET은 상기 출력단자에 연결되는 드레인측 MOSFET와, 접지단에 연결되는 소스측 MOSFET의 셀프-캐스코드 구조로 되어 있을 수 있다.
본 발명에 의하면 셀프-캐스코드 구조를 이용하여 연산 증폭기 회로를 구현함으로써, 단일 MOSFET을 이용하여 성능을 향상시키는 것보다 면적 증가 비율이 작기 때문에 제조 비용을 절감할 수 있는 효과가 있다.
또한, 본 발명의 연산 증폭기 회로는 셀프-캐스코드 구조를 이용하기 때문에 일반적인 캐스코드 구조보다 저전압 동작에 유리한 장점이 있다.
또한, 본 발명은 전압이득과 동작주파수와 같은 성능을 증가시키기 위해서 고안되는 복잡한 회로를 추가하는 방법보다 간단하기 때문에, 회로를 설계하는데 필요한 시간과 인적 노력을 줄일 수 있으며, 추가되는 회로가 적기 때문에 회로의 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 2단 연산 증폭기 회로도이다.
도 2는 본 발명의 일 실시예에 따른 2단 연산 증폭기 회로도이다.
도 3은 본 발명의 일 실시예에 따른 P 채널 MOSFET와 N 채널 MOSFET의 셀프-캐스코드 구조를 나타낸 도면이다.
도 4 및 도 5는 단일 MOSFET와 본 발명의 셀프-캐스코드 구조의 출력 저항과 트랜스컨덕턴스 특성을 비교한 그래프이다.
도 6은 일반적인 연산증폭기와 본 발명에서 제안하는 연산 증폭기의 성능을 비교한 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 1은 2단 연산 증폭기 회로도이다. 도 1은 일반적인 2단 연산증폭기를 도시한 회로도이다.
도 1을 참조하면, 일반적인 2단 연산증폭기는 차동 입력단(10), 능동 부하단(20), 전류 거울단(30), 공통소스 증폭단(40)으로 구성된다.
일반적인 2단 연산증폭기는 첫 번째 단의 차동 입력단(10)과, 두 번째 단의 공통 소스 증폭단(40)을 포함한다. 구체적으로는 차동 입력단(10) MP1, MP2와 능동 부하단(20)인 MN1, MN2, 바이어스를 위한 전류 거울단(30)인 MP3, MP4, MP5, 공통소스 증폭단(40)인 MN3, 거울 보상을 위한 커패시터 CC, 저항 RZ로 구성이 된다.
일반적인 2단 연산증폭기의 전압이득은 하기의 수학식 1과 같다.
Figure pat00001
여기서, gm은 트랜스컨덕턴스(transconductance)이고, rout은 출력저항(output resistance)을 의미한다.
수학식 1에 의하면, 2단 연산증폭기의 전압이득은 첫 번째 차동 입력단(10)의 전압 이득인 gmMP2·(rout . MP2//rout . MN2)에 두 번째 단의 공통소스 증폭단(40)의 전압 이득인 gmMN3·(rout . MP5//rout . MN3)를 곱한 값과 같다.
최대 동작주파수를 결정하는 0dB 주파수(fT)은 하기의 수학식 2와 같다.
Figure pat00002
수학식 2에 의하면 동작 주파수는 첫 번째 단의 차동 입력단(10)의 입력인 MP2의 트랜스컨덕턴스에 의해서 결정된다. 트랜스컨덕턴스가 증가하면 최대 동작주파수도 증가한다. 2단 연산 증폭기 회로에서 신호의 잡음영향을 확인할 수 있는 입력참조잡음(input-referred noise)은 수학식 3과 같다.
Figure pat00003
입력참조잡음도 마찬가지로 MP2의 트랜스컨덕턴스의 영향을 받는다. 입력참조잡음은 트랜스컨덕턴스에 반비례 관계이다.
도 2는 본 발명의 일 실시예에 따른 2단 연산 증폭기 회로도이다.
도 2는 도 1의 일반적인 2단 연산증폭기에서 N채널(channel) MOSFET(Metal Oxide Semiconductor Field Effect Transistor) MN1~MN3과 P채널 MOSFET MP1~MP5에 셀프-캐스코드(self-cascode) 구조를 적용한 회로이다.
도 1에서 회로의 전압이득을 향상시키기 위해서 첫 번째와 두 번째 단의 바이어스를 위한 전류 거울단(30) MP3~MP5, 두 번째 단의 공통소스 증폭단(40) MN3 및 첫 번째 단의 능동 부하단(20) MN1~MN2는 큰 출력저항이 필요하다. 또한, 신호에 대한 잡음의 영향을 감소시키고 동작 주파수를 증가시키기 위해서 첫 번째 단의 차동 입력단(10) MP1~MP2는 큰 트랜스컨덕턴스가 필요하다. 이를 위하여 본 발명에서는 연산 증폭기의 각 회로 블록단에 셀프-캐스코드 구조를 적용하여 고성능의 2단 연산증폭기 회로를 제안한다.
도 2를 참조하면, 본 발명의 2단 연산 증폭기 회로는 차동 입력단(100), 능동 부하단(200), 전류 거울단(300), 공통소스 증폭단(400)을 포함한다.
차동 입력단(100)은 제1 입력 단자(IN-)를 통하여 입력되는 제1 입력 신호와 제2 입력 단자(IN+)를 통하여 입력되는 제2 입력 신호의 차동 입력 신호를 입력받고, 이에 따른 차동 출력 신호를 출력단을 통해 출력한다.
능동 부하단(200)은 차동 입력단(100)의 출력단에 연결되어 있다.
전류 거울단(300)은 직류 전압원(VDD)이 연결되고, 바이어스(bias) 전류원(IBIAS)이 연결되고, 차동 입력단(100)에 연결되고, 2단 연산 증폭기 회로의 출력 신호가 출력되는 출력단자(OUT)에 연결되며, 바이어스(bias)를 위해 사용된다.
공통소스 증폭단(400)은 출력단자(OUT)와 접지단(GND) 사이에 연결되고, 차동 입력단(100)의 출력단에 연결된다.
본 발명의 2단 연산 증폭기 회로는 차동 입력단(100), 능동 부하단(200), 전류 거울단(300), 공통소스 증폭단(400)은 셀프-캐스코드(self-cascode) 구조를 적용한다.
차동 입력단(100)은 제1 입력 신호가 게이트로 입력되는 제1 P 채널(channel) MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 및 제2 입력 신호가 게이트로 입력되는 제2 P 채널 MOSFET를 포함하여 이루어진다.
제1 P 채널 MOSFET은 전류 거울단(300)에 연결되는 소스측 MOSFET(MP1s)와, 능동 부하단(200)에 연결되는 드레인측 MOSFET(MP1d)의 셀프-캐스코드 구조로 되어 있다.
제2 P 채널 MOSFET은 전류 거울단(300)에 연결되는 소스측 MOSFET(MP2s)와, 능동 부하단(200)에 연결되는 드레인측 MOSFET(MP2d)의 셀프-캐스코드 구조로 되어 있다.
능동 부하단(200)은 제1 P 채널 MOSFET의 드레인측 MOSFET(MP1d)에 연결되어 있는 게이트를 포함하는 제1 N 채널 MOSFET 및 제1 P 채널 MOSFET의 드레인측 MOSFET(MP1d)에 연결되어 있는 게이트를 포함하는 제2 N 채널 MOSFET를 포함하여 이루어진다.
제1 N 채널 MOSFET은 제1 P 채널 MOSFET의 드레인측 MOSFET(MP1d)에 연결되는 드레인측 MOSFET(MN1d)와, 접지단에 연결되는 소스측 MOSFET(MN1s)의 셀프-캐스코드 구조로 되어 있다.
제2 N 채널 MOSFET은 제2 P 채널 MOSFET의 드레인측 MOSFET(MP2d)에 연결되는 드레인측 MOSFET(MN2d)와, 접지단에 연결되는 소스측 MOSFET(MN2s)의 셀프-캐스코드 구조로 되어 있다.
전류 거울단(300)은 바이어스 전류원(IBIAS)에 연결되어 있는 게이트를 포함하는 제3 P 채널 MOSFET, 바이어스 전류원(IBIAS)에 연결되어 있는 게이트를 포함하는 제4 P 채널 MOSFET 및 바이어스 전류원(IBIAS)에 연결되어 있는 게이트를 포함하는 제5 P 채널 MOSFET를 포함하여 이루어진다.
제3 P 채널 MOSFET은 직류 전압원(VDD)에 연결되는 소스측 MOSFET(MP3s)와, 바이어스 전류원(IBIAS)에 연결되는 드레인측 MOSFET(MP3d)의 셀프-캐스코드 구조로 되어 있다.
제4 P 채널 MOSFET은 직류 전압원(VDD)에 연결되는 소스측 MOSFET(MP4s)와, 제1 P 채널 MOSFET 및 제2 P 채널 MOSFET에 연결되는 드레인측 MOSFET(MP4d)의 셀프-캐스코드 구조로 되어 있다.
제5 P 채널 MOSFET은 직류 전압원(VDD)에 연결되는 소스측 MOSFET(MP5s)와, 출력 단자(OUT)에 연결되는 드레인측 MOSFET(MP5d)의 셀프-캐스코드 구조로 되어 있다.
공통소스 증폭단(400)은 제2 P 채널 MOSFET와 제2 N 채널 MOSFET 사이에 연결되어 있는 게이트를 포함하는 제3 N 채널 MOSFET를 포함하여 이루어진다.
제3 N 채널 MOSFET은 출력단자(OUT)에 연결되는 드레인측 MOSFET(MN3d)와, 접지단에 연결되는 소스측 MOSFET(MN3s)의 셀프-캐스코드 구조로 되어 있다.
도 3은 본 발명의 일 실시예에 따른 P 채널 MOSFET와 N 채널 MOSFET의 셀프-캐스코드 구조를 나타낸 도면이다.
도 3은 도 2에서 제안하는 연산증폭기의 성능 향상을 확인하기 위하여, 각 회로블럭에 적용한 P채널 셀프-캐스코드 구조와 N채널 셀프-캐스코드 구조를 도시한 도면이다.
도 3을 참조하면, 전체 채널길이는 L이고, 셀프-캐스코드 구조에서 소스 측(S) MOSFET(MPs, MNs)의 채널 길이는 Ls이고, 드레인 측(D) MOSFET(MPd, MNd)의 채널 길이는 Ld 이다.
셀프-캐스코드 구조에서 두 MOSFET의 채널 길이 합은 단일 MOSFET의 채널 길이와 동일하게 유지하여 Ls + Ld = L 로 정의한다. 채널넓이 (W)는 동일하다.
셀프-캐스코드는 드레인 측 MOSFET의 문턱전압이 소스 측 MOSFET의 문턱전압보다 낮아야(VTH . Md < VTH . Ms) 높은 출력저항과 트랜스컨덕턴스를 갖기 때문에, 낮은 문턱전압을 같는 MOSFET(low-VTH MOSFET)을 드레인에 적용하여야 한다.
그러나, 일반적인 표준공정에서는 제공되기 힘들기 때문에 본 발명에서 제안하는 2단 연산 증폭기에는 P채널과 N채널 셀프-캐스코드 모두 드레인 측 MOSFET의 바디에 순방향 전압을 인가하여 드레인 측 MOSFET의 문턱전압을 낮추었다. 그러므로, 보통 드레인 측 MOSFET은 포화영역(saturation region)에서 동작하고, 소스 측 MOSFET은 선형영역(linear region)에서 동작하게 된다. 이때, 셀프-캐스코드의 출력저항은 다음의 수학식 4와 같다.
Figure pat00004
수학식 4에 의하면 셀프-캐스코드 구조의 출력저항은 선형영역에서 동작하는 소스 측 MOSFET의 출력저항에 드레인 측 MOSFET의 고유전압 이득이 곱해진 것과 같다. 또한, 셀프-캐스코드의 출력저항을 최대화하기 위해서는 하기의 수학식 5를 만족해야 한다.
Figure pat00005
셀프-캐스코드의 트랜스컨덕턴스(gm)는 선형영역에서 동작하는 소스 측 MOSFET의 트랜스컨덕턴스에 의해 결정된다(
Figure pat00006
).
소스 측 MOSFET의 채널길이가 단일 MOSFET보다 짧기 때문에 트랜스컨덕턴스도 단일 MOSFET보다 증가하게 된다. 그러므로 셀프-캐스코드는 높은 출력저항과 트랜스컨덕턴스를 갖게 된다.
도 4 및 도 5는 단일 MOSFET와 본 발명의 셀프-캐스코드 구조의 출력 저항과 트랜스컨덕턴스 특성을 비교한 그래프이다.
도 4 및 도 5를 참조하면, 본 발명의 P 채널 셀프-캐스코드 구조의 출력 저항과 트랜스컨덕턴스 모두 단일 MOSFET에 비해서 향상된 것을 확인할 수 있다. 그러므로 본 발명에서 제안하는 2단 연산 증폭기는 높은 전압이득과 동작 주파수와 같은 성능 향상이 가능하다. 보통 셀프-캐스코드는 출력전압 최소값이 2VOV 이므로, 일반적인 캐스코드의 최소값(2VOV + VTH)보다 출력전압 스윙이 증가하여, 저전압 동작에도 유리하다.
도 6은 일반적인 연산증폭기와 본 발명에서 제안하는 연산 증폭기의 성능을 비교한 그래프이다. 도 6에서 전원전압, 바이어스 전류, 부하 커패시터, 주파수 보상 커패시터와 저항의 모든 조건을 동일하게 적용하였다.
도 6을 참조하면, 본 발명에서 제안하는 연산 증폭기의 성능은 일반적인 연산증폭기의 성능에 비해 저주파수 전압이득이 17 dB 증가하였고, 최대 동작주파수가 2.7 MHz 증가하였다.
하기의 표 1은 일반적인 연산 증폭기와 본 발명에서 제안하는 연산증폭기의 성능을 비교한 도표이다.
Figure pat00007
표 1에서 본 발명의 연산증폭기는 일반적인 연산 증폭기를 비교하면, 공통모드제거비(CMRR)와 전원잡음제거율(PSRR)은 차동 증폭기의 테일(tail) 전류원의 출력저항에 비례하기 때문에, 테일 전류원인 셀프-캐스코드 구조의 증가된 출력저항으로 인하여 일반적인 연산증폭기에 비해서 각각 18dB와 23 dB 증가하였다.
부하 캐패시터가 15pF일 때, 슬루율(slew rate) 또한 향상되었다. 왜냐하면, 전류 거울 MP5에 적용된 셀프-캐스코드 구조는 증가된 출력저항을 갖고 채널길이 변조가 감소하므로 단일 MOSFET보다 이상적인 전류원이기 때문이다.
이상 본 발명을 몇 가지 바람직한 실시예를 사용하여 설명하였으나, 이들 실시예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.
100 차동 입력단
200 능동 부하단
300 전류 거울단
400 공통소스 증폭단

Claims (8)

  1. 2단 연산 증폭기 회로에 있어서,
    제1 입력 단자를 통하여 입력되는 제1 입력 신호와 제2 입력 단자를 통하여 입력되는 제2 입력 신호의 차동 입력 신호를 입력받고, 이에 따른 차동 출력 신호를 출력단을 통해 출력하기 위한 차동 입력단;
    상기 차동 입력단의 출력단에 연결되는 능동 부하단;
    직류 전압원이 연결되고, 바이어스(bias) 전류원이 연결되고, 상기 차동 입력단에 연결되고, 2단 연산 증폭기 회로의 출력 신호가 출력되는 출력단자에 연결되며, 바이어스(bias)를 위한 전류 거울단; 및
    상기 출력단자와 접지단 사이에 연결되고, 상기 차동 입력단의 출력단에 연결되는 공통소스 증폭단을 포함하되,
    상기 차동 입력단이 셀프-캐스코드(self-cascode) 구조로 되어 있는 것을 특징으로 하는 2단 연산 증폭기 회로.
  2. 청구항 1에 있어서,
    상기 공통소스 증폭단이 셀프-캐스코드 구조로 되어 있는 것을 특징으로 하는 2단 연산 증폭기 회로.
  3. 청구항 2에 있어서,
    상기 전류 거울단이 셀프-캐스코드 구조로 되어 있는 것을 특징으로 하는 2단 연산 증폭기 회로.
  4. 청구항 3에 있어서,
    상기 능동 부하단이 셀프-캐스코드 구조로 되어 있는 것을 특징으로 하는 2단 연산 증폭기 회로.
  5. 청구항 4에 있어서,
    상기 차동 입력단은,
    상기 제1 입력 신호가 게이트로 입력되는 제1 P 채널(channel) MOSFET(Metal Oxide Semiconductor Field Effect Transistor); 및
    상기 제2 입력 신호가 게이트로 입력되는 제2 P 채널 MOSFET를 포함하여 이루어지고,
    상기 제1 P 채널 MOSFET은 상기 전류 거울단에 연결되는 소스측 MOSFET와, 상기 능동 부하단에 연결되는 드레인측 MOSFET의 셀프-캐스코드 구조로 되어 있고,
    상기 제2 P 채널 MOSFET은 상기 전류 거울단에 연결되는 소스측 MOSFET와, 상기 능동 부하단에 연결되는 드레인측 MOSFET의 셀프-캐스코드 구조로 되어 있는 것을 특징으로 하는 2단 연산 증폭기 회로.
  6. 청구항 5에 있어서,
    상기 능동 부하단은,
    상기 제1 P 채널 MOSFET의 드레인측 MOSFET에 연결되어 있는 게이트를 포함하는 제1 N 채널 MOSFET; 및
    상기 제1 P 채널 MOSFET의 드레인측 MOSFET에 연결되어 있는 게이트를 포함하는 제2 N 채널 MOSFET를 포함하여 이루어지고,
    상기 제1 N 채널 MOSFET은 상기 제1 P 채널 MOSFET의 드레인측 MOSFET에 연결되는 드레인측 MOSFET와, 접지단에 연결되는 소스측 MOSFET의 셀프-캐스코드 구조로 되어 있고,
    상기 제2 N 채널 MOSFET은 상기 제2 P 채널 MOSFET의 드레인측 MOSFET에 연결되는 드레인측 MOSFET와, 접지단에 연결되는 소스측 MOSFET의 셀프-캐스코드 구조로 되어 있는 것을 특징으로 하는 2단 연산 증폭기 회로.
  7. 청구항 6에 있어서,
    상기 전류 거울단은,
    상기 바이어스 전류원에 연결되어 있는 게이트를 포함하는 제3 P 채널 MOSFET;
    상기 바이어스 전류원에 연결되어 있는 게이트를 포함하는 제4 P 채널 MOSFET; 및
    상기 바이어스 전류원에 연결되어 있는 게이트를 포함하는 제5 P 채널 MOSFET를 포함하여 이루어지고,
    상기 제3 P 채널 MOSFET은 상기 직류 전압원에 연결되는 소스측 MOSFET와, 상기 바이어스 전류원에 연결되는 드레인측 MOSFET의 셀프-캐스코드 구조로 되어 있고,
    상기 제4 P 채널 MOSFET은 상기 직류 전압원에 연결되는 소스측 MOSFET와, 상기 제1 P 채널 MOSFET 및 상기 제2 P 채널 MOSFET에 연결되는 드레인측 MOSFET의 셀프-캐스코드 구조로 되어 있고,
    상기 제5 P 채널 MOSFET은 상기 직류 전압원에 연결되는 소스측 MOSFET와, 상기 출력 단자에 연결되는 드레인측 MOSFET의 셀프-캐스코드 구조로 되어 있는 것을 특징으로 하는 2단 연산 증폭기 회로.
  8. 청구항 7에 있어서,
    상기 공통소스 증폭단은,
    상기 제2 P 채널 MOSFET와 상기 제2 N 채널 MOSFET 사이에 연결되어 있는 게이트를 포함하는 제3 N 채널 MOSFET를 포함하여 이루어지고,
    상기 제3 N 채널 MOSFET은 상기 출력단자에 연결되는 드레인측 MOSFET와, 접지단에 연결되는 소스측 MOSFET의 셀프-캐스코드 구조로 되어 있는 것을 특징으로 하는 2단 연산 증폭기 회로.
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KR20190068952A (ko) * 2017-12-11 2019-06-19 단국대학교 산학협력단 밴드갭 기준전압 발생회로

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