KR20150083052A - Thin Film Transistor Substrate and Method for Manufacturing That Same and Organic Light Emitting Device Using That Same - Google Patents

Thin Film Transistor Substrate and Method for Manufacturing That Same and Organic Light Emitting Device Using That Same Download PDF

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Abstract

A thin film transistor substrate capable of improving output characteristics and transfer characteristics of a thin film transistor comprises: a lower gate electrode which is disposed on a substrate; an active layer which is disposed on the lower gate electrode; a source electrode and a drain electrode which are disposed on the active layer; a thin film transistor which includes an upper gate electrode disposed on the source electrode, the drain electrode, and the active electrode to cover a channel area defined by the source electrode and the drain electrode; and a contact portion which is disposed in the same layer as that of the source electrode and the drain electrode that electrically connects the lower gate electrode to the upper gate electrode, wherein the contact portion is made of the same maternal as that of the source electrode and the drain electrode.

Description

박막 트랜지스터 기판과 그 제조방법 및 그를 이용한 유기 발광장치{Thin Film Transistor Substrate and Method for Manufacturing That Same and Organic Light Emitting Device Using That Same}[0001] The present invention relates to a thin film transistor substrate, a method of manufacturing the same, and an organic light emitting device using the thin film transistor substrate,

본 발명은 디스플레이 장치에 관한 것으로서, 보다 구체적으로 디스플레이 장치에 적용되는 박막 트랜지스터에 관한 것이다.The present invention relates to a display device, and more particularly, to a thin film transistor applied to a display device.

박막 트랜지스터(Thin Film Transistor: TFT)는 액정 디스플레이 장치(Liquid Display Device: LCD) 또는 유기 발광장치(Organic Light Emitting Device: OLED) 등과 같은 디스플레이 장치에서 각 화소의 동작을 제어하는 스위칭 소자 또는 각 화소를 구동시키는 구동소자로서 이용된다.A thin film transistor (TFT) is a switching device for controlling the operation of each pixel in a display device such as a liquid crystal display device (LCD) or an organic light emitting device (OLED) And is used as a driving element for driving.

이러한 박막 트랜지스터는 게이트 전극, 액티브층, 및 소스/드레인 전극을 포함하는데, 상기 전극들의 배치 모습에 따라 스태거드(Staggered) 구조와 코플래너(Coplanar) 구조로 나눌 수 있다.The thin film transistor includes a gate electrode, an active layer, and a source / drain electrode. The thin film transistor can be divided into a staggered structure and a coplanar structure according to the arrangement of the electrodes.

스태거드 구조는 액티브층을 중심으로 게이트 전극과 소스/드레인 전극이 위 아래로 분리 배치된 구조이고, 코플래너 구조는 게이트 전극과 소스/드레인 전극이 동일 평면에 배치된 구조이다.The staggered structure is a structure in which the gate electrode and the source / drain electrode are disposed separately up and down with respect to the active layer, and the coplanar structure is a structure in which the gate electrode and the source / drain electrode are disposed on the same plane.

스태거드 구조의 박막 트랜지스터는 다시 채널 형성 방법에 따라 백 채널 에치(Back Channel Etched: BCE) 타입과 에치 스톱퍼층(Etch stopper Layer: ESL)타입으로 나눌 수 있다. 에치 스톱퍼층 타입은 액티브층 위에 에치 스톱퍼층을 형성함으로써 액티브층이 과식각되는 것이 방지되는 장점이 있어 그 사용이 증대되고 있다.Staggered thin film transistors can be divided into a back channel etched (BCE) type and an etch stopper layer (ESL) type according to a channel forming method. The etch stopper layer type has an advantage in that the active layer is prevented from over-etching by forming the etch stopper layer on the active layer, and the use thereof is increased.

도 1a 내지 도 1e는 ESL 타입 박막 트랜지스터 기판의 제조공정을 도시한 공정 단면도이다.1A to 1E are process cross-sectional views illustrating a manufacturing process of an ESL-type thin film transistor substrate.

우선, 도 1a에 도시된 바와 같이, 기판(10) 상에 게이트 전극(20)을 형성하고, 상기 게이트 전극(20)을 포함한 기판 전면에 게이트 절연막(25)을 형성한다.First, as shown in FIG. 1A, a gate electrode 20 is formed on a substrate 10, and a gate insulating film 25 is formed on the entire surface of the substrate including the gate electrode 20.

다음, 도 1b에 도시된 바와 같이, 상기 게이트 절연막(25) 상에 액티브층(30a) 및 에치 스톱퍼층(40a)을 차례로 적층한 후, 도 1c에 도시된 바와 같이, 상기 에치 스톱퍼층(40a)을 패터닝하여 소정의 에치 스톱퍼(40)를 형성한다. 에치스톱퍼(40)는 추후 에칭 공정시 스톱퍼 역할을 수행한다.1B, an active layer 30a and an etch stopper layer 40a are sequentially stacked on the gate insulating film 25. Thereafter, as shown in FIG. 1C, the etch stopper layer 40a ) Is patterned to form a predetermined etch stopper (40). The etch stopper 40 serves as a stopper in a later etching process.

다음, 도 1d에 도시된 바와 같이, 상기 에치 스톱퍼(40)를 포함한 기판 전면에 오믹콘택층(50a) 및 소스/드레인 전극층(60a)을 차례로 적층한다.Next, as shown in FIG. 1D, the ohmic contact layer 50a and the source / drain electrode layer 60a are sequentially stacked on the entire surface of the substrate including the etch stopper 40. Next, as shown in FIG.

다음, 도 1e에서 알 수 있듯이, 상기 소스/드레인 전극층(60a)을 패터닝하여 소스 전극(62) 및 드레인 전극(64)을 형성하고, 상기 소스/드레인 전극(62, 64)을 마스크로 하여 그 하부의 오믹콘택층(50a) 및 액티브층(30a)을 식각하여 소정 패턴의 오믹콘택층(50) 및 액티브층(30)을 형성한다.1E, the source / drain electrode layer 60a is patterned to form a source electrode 62 and a drain electrode 64. The source / drain electrode layer 60a is patterned using the source / drain electrodes 62 and 64 as a mask. The ohmic contact layer 50a and the active layer 30a are etched to form the ohmic contact layer 50 and the active layer 30 in a predetermined pattern.

상기 소스/드레인 전극(62, 64)의 좌우측 영역에는 에치 스톱퍼(40)가 형성되어 있지 않기 때문에 상기 오믹콘택층(50a) 및 액티브층(30a)이 함께 식각되지만, 상기 소스 전극(62)과 드레인 전극(64) 사이 영역에는 에치스톱퍼(40)가 형성되어 있기 때문에 상기 오믹콘택층(50a)만이 식각된다.The ohmic contact layer 50a and the active layer 30a are etched together because the etch stopper 40 is not formed on the left and right regions of the source / drain electrodes 62 and 64. However, Since the etch stopper 40 is formed in the region between the drain electrodes 64, only the ohmic contact layer 50a is etched.

그러나, 이와 같은 종래의 박막 트랜지스터는 도 1a 내지 도 1e에 도시된 바와 같이, 하나의 게이트 전극(20)을 갖는 싱글 게이트 전극 구조이기 때문에 출력 포화(Output Saturation) 특성의 확보가 어려울 뿐만 아니라, 트랜스퍼 커버(Transfer Curve)의 벌어짐 현상이 패널 내에서 무시할 수 없을 정도의 차이를 보기이기 때문에, 화면 상에서 얼룩 등과 같은 휘도 불균일이나 크로스톡(Crosstalk)등이 발생한다는 문제가 있다. 특히 이러한 싱글 게이트 전극 구조의 박막 트랜지스터가 유기 발광장치에 적용되는 경우 보상능력이 저하될 수 있다는 문제점도 있다.However, since such a conventional thin film transistor is a single gate electrode structure having one gate electrode 20 as shown in FIGS. 1A to 1E, it is difficult to ensure output saturation characteristics, There is a problem in that unevenness of luminance of the transfer curve occurs in the panel so that it can not be ignored, and thus uneven brightness and crosstalk occur on the screen. Particularly, when the thin film transistor of the single gate electrode structure is applied to the organic light emitting device, there is a problem that the compensation ability may be degraded.

또한, 에치 스톱퍼를 포함하는 종래의 박막 트랜지스터의 경우, 각 층간 오버레이 룰(Overlay Rule)에 의해 박막 트랜지스터의 크기가 증가할 수 밖에 없고, 박막 트랜지스터의 크기 증가로 인해 게이트 전극(20)과 소스/드레인 전극(62, 64)간의 오버랩 면적 또한 증가하게 되어 박막 트랜지스터의 커패시턴스가 증가하게 된다는 문제점이 있다.In addition, in the case of a conventional thin film transistor including an etch stopper, the size of the thin film transistor must be increased due to the overlay rule, and the gate electrode 20 and the source / The overlap area between the drain electrodes 62 and 64 also increases, thereby increasing the capacitance of the thin film transistor.

본 발명은 상술한 문제점을 해결하기 위한 것으로서, 박막 트랜지스터의 출력 특성 및 트랜스퍼 특성을 개선시킬 수 있는 박막 트랜지스터 기판 및 그 제조방법을 제공하는 것을 그 기술적 과제로 한다. SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and it is a technical object to provide a thin film transistor substrate and a manufacturing method thereof capable of improving output characteristics and transfer characteristics of the thin film transistor.

또한, 본 발명은 오버레이 룰의 증가로 인한 박막 트랜지스터의 커패시턴스 증가를 억제시킬 수 있는 박막 트랜지스터 기판 및 그 제조방법을 제공하는 것을 다른 기술적 과제로 한다.Another object of the present invention is to provide a thin film transistor substrate and a method of manufacturing the same that can suppress an increase in capacitance of a thin film transistor due to an increase in overlay rule.

또한, 본 발명은 상기와 같은 박막 트랜지스터 기판을 이용한 유기 발광장치를 제공하는 것을 또 다른 기술적 과제로 한다.It is another technical object of the present invention to provide an organic light emitting device using the thin film transistor substrate.

상술한 목적을 달성하기 위한 본 발명의 일 측면에 따른 박막 트랜지스터 기판은, 기판 상에 배치된 하부 게이트 전극; 상기 하부 게이트 전극 상에 배치된 액티브층; 상기 액티브층 상에 배치된 소스 전극 및 드레인 전극; 및 상기 소스 전극 및 드레인 전극에 의해 정의되는 채널영역을 커버하도록 상기 소스 전극, 드레인 전극, 및 액티브층 상에 배치된 상부 게이트 전극을 포함하는 박막 트랜지스터와, 상기 소스 전극 및 드레인 전극과 동일한 층에 배치되어 상기 하부 게이트 전극과 상기 상부 게이트 전극을 전기적으로 연결시키는 컨택부를 포함하고, 상기 컨택부는 상기 소스 전극 및 드레인 전극과 동일한 물질인 것을 특징으로 한다.According to an aspect of the present invention, there is provided a thin film transistor substrate including: a lower gate electrode disposed on a substrate; An active layer disposed on the bottom gate electrode; A source electrode and a drain electrode disposed on the active layer; And a top gate electrode disposed on the active layer to cover the channel region defined by the source electrode and the drain electrode, the source electrode, the drain electrode, and the active layer; And a contact portion disposed on the upper gate electrode and electrically connecting the lower gate electrode and the upper gate electrode, wherein the contact portion is the same material as the source electrode and the drain electrode.

상술한 목적을 달성하기 위한 본 발명의 또 다른 측면에 따른 유기 발광 장치는, 기판; 상기 기판 상에 배치된 제1 박막 트랜지스터; 상기 제1 박막 트랜지스터와 연결된 제2 박막 트랜지스터; 상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터에 연결된 제1 컨택부; 및 상기 제1 박막 트랜지스터와 연결된 유기 발광 다이오드를 포함하고, 상기 제1 박막 트랜지스터는, 상기 기판 상에 배치된 하부 게이트 전극; 상기 하부 게이트 전극 상에 배치된 액티브층; 상기 액티브층 상에 배치된 소스 전극 및 드레인 전극; 및 상기 소스 전극 및 드레인 전극에 의해 정의되는 채널영역을 커버하도록 상기 소스 전극, 드레인 전극, 및 액티브층 상에 배치된 상부 게이트 전극을 포함하며, 상기 제1 컨택부는, 소스 전극 및 드레인 전극과 동일한 층에 배치되어 상기 하부 게이트 전극과 상기 상부 게이트 전극을 전기적으로 연결시키고, 상기 제1 컨택부는 상기 소스 전극 및 드레인 전극과 동일한 물질인 것을 특징으로 한다.According to another aspect of the present invention, there is provided an organic light emitting device including: a substrate; A first thin film transistor disposed on the substrate; A second thin film transistor connected to the first thin film transistor; A first contact connected to the first thin film transistor and the second thin film transistor; And an organic light emitting diode connected to the first thin film transistor, wherein the first thin film transistor includes: a lower gate electrode disposed on the substrate; An active layer disposed on the bottom gate electrode; A source electrode and a drain electrode disposed on the active layer; And a top gate electrode disposed on the source electrode, the drain electrode, and the active layer to cover a channel region defined by the source electrode and the drain electrode, wherein the first contact has the same shape as the source electrode and the drain electrode Layer and electrically connects the lower gate electrode and the upper gate electrode, wherein the first contact portion is the same material as the source electrode and the drain electrode.

본 발명에 따르면, 액티브층 아래에 하부 게이트 전극을 형성하고, 액티브층 위에 상부 게이트 전극을 형성함으로써, 액티브층의 상면 및 하면 모두를 통해서 전자가 이동할 수 있게 되어 박막 트랜지스터의 출력 포화 특성의 개선은 물론, 박막 트랜지스터의 드레인-소스 전극 간의 전압(Vds)에 따른 트랜스퍼 커버의 벌어짐 현상을 개선시킬 수 있다는 효과가 있다.According to the present invention, by forming the lower gate electrode under the active layer and forming the upper gate electrode on the active layer, electrons can move through both the upper surface and the lower surface of the active layer, and the improvement of the output saturation characteristics of the thin film transistor Of course, there is an effect that the widening phenomenon of the transfer cover according to the voltage (Vds) between the drain and source electrodes of the thin film transistor can be improved.

또한, 본 발명에 따르면, 박막 트랜지스터의 출력 특성 및 트랜스퍼 특성의 개선으로 인하여 휘도 균일도, 박막 트랜지스터의 전류 능력, 및 보상능력의 향상은 물론 소비전력을 감소시킬 수 있다는 효과도 있다.In addition, according to the present invention, improvements in the output characteristics and the transfer characteristics of the thin film transistor can improve the luminance uniformity, the current capability of the thin film transistor, and the compensation capability, as well as reduce power consumption.

또한, 본 발명에 따르면 하부 게이트 전극 및 상부 게이트 전극을 통해 박막 트랜지스터의 바닥면(Bottom) 및 상부면(Top)으로 유입되는 외부광을 차단시킬 수 있어 박막 트랜지스터의 BTS(Bias Temperature Stress)특성을 향상시킬 수 있을 뿐만 아니라, 바닥면 및 상부면 방향으로 유입되는 외부가스(O2)나 수분(H20)을 차단시킬 수 있다는 효과도 있다.In addition, according to the present invention, it is possible to block the external light flowing into the bottom surface and the top surface of the thin film transistor through the bottom gate electrode and the top gate electrode, so that the BTS (Bias Temperature Stress) (O 2 ) and moisture (H 2 0) flowing in the bottom and top surface directions can be blocked.

또한, 본 발명에 따르면, 하부 게이트 전극 및 상부 게이트 전극을 통해 박막 트랜지스터의 바닥면 및 상부면에서의 전기장을 차단시킬 수 있어 로컬(Local) 및 글로벌(Global) 휘도 균일도를 향상시킴과 동시에 휘/암점을 감소시킬 수 있다는 효과도 있다.In addition, according to the present invention, it is possible to block the electric field at the bottom and top surfaces of the thin film transistor through the bottom gate electrode and the top gate electrode, thereby improving the local and global luminance uniformity, It also has the effect of reducing the dark spot.

또한, 본 발명에 따르면 소스/드레인 전극과 화소 전극 사이에 상부 게이트 전극이 위치하게 되어 소스/드레인 전극의 산화를 방지할 수 있어 컨택저항을 감소시킬 수 있다는 효과도 있다.Also, according to the present invention, the upper gate electrode is positioned between the source / drain electrode and the pixel electrode, thereby preventing oxidation of the source / drain electrode, thereby reducing the contact resistance.

또한, 본 발명에 따르면 하부 게이트 전극과 화소 전극 사이에 상부 게이트 전극의 추가로 인해 이중 또는 삼중의 커패시터가 형성되기 때문에 커패시터의 용량이 증가된다는 효과도 있다.Also, according to the present invention, since a double or triple capacitor is formed between the bottom gate electrode and the pixel electrode due to the addition of the top gate electrode, there is an effect that the capacitance of the capacitor is increased.

또한, 본 발명에 따르면 에치 스톱퍼층을 스토리지 커패시터 이외의 배선영역 및 박막 트랜지스터 영역 전면에 형성한 후 소스/드레인 전극과 액티브 층의 컨택을 위해 최소 디자인 룰에 따라 에치 스톱퍼층을 패터닝하기 때문에, 게이트 전극과 오버랩되는 소스/드레인 전극의 면적을 감소시킬 수 있고, 이로 인해 박막 트랜지스터의 온/오프 커패시턴스를 감소시킬 수 있다는 효과가 있다.According to the present invention, since the etch stopper layer is patterned in accordance with the minimum design rule for the contact between the source / drain electrode and the active layer after forming the etch stopper layer in the wiring region other than the storage capacitor and the entire surface of the thin film transistor region, It is possible to reduce the area of the source / drain electrodes overlapping the electrodes, thereby reducing the on / off capacitance of the thin film transistor.

또한, 본 발명에 따르면 액티브층 상에서 채널영역을 중심으로 좌우 영역상에도 에치 스톱퍼층이 형성되기 때문에, 에치 스톱퍼층에 의해 액티브층이 보호된다는 효과도 있다.According to the present invention, since the etch stopper layer is also formed on the left and right regions around the channel region on the active layer, there is an effect that the active layer is protected by the etch stopper layer.

도 1a 내지 도 1e는 ESL 타입의 박막 트랜지스터 기판을 제조하는 제조공정을 도시한 공정 단면도.
도 2a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도.
도 2b는 도 2a의 A-A'라인의 단면도.
도 3a는 종래의 박막 트랜지스터의 특성을 보여주는 그래프.
도 3b는 본 발명에 따른 박막 트랜지스터의 특성을 보여주는 그래프.
도 4a 내지 도 4h는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 공정 단면도.
도 5a는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도.
도 5b는 도 5a의 B-B'라인의 단면도.
도 6a 내지 도 6h는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 공정 단면도.
도 7a 및 도 7b는 본 발명의 제1 변형 실시예에 따른 박막 트랜지스터 기판의 단면도.
도 8은 본 발명의 제2 변형 실시예에 따른 박막 트랜지스터 기판의 단면도.
도 9a 및 도 9b는 제3 변형 실시예에 따른 박막 트랜지스터 기판의 단면도.
도 10은 본 발명의 일 실시예에 따른 스토리지 커패시터의 단면도.1A to 1E are process sectional views showing a manufacturing process for manufacturing an ESL type thin film transistor substrate.
FIG. 2A is a schematic plan view of a thin film transistor substrate according to a first embodiment of the present invention; FIG.
2B is a cross-sectional view of the line A-A 'in FIG. 2A.
3A is a graph showing characteristics of a conventional thin film transistor.
FIG. 3B is a graph showing characteristics of a thin film transistor according to the present invention. FIG.
4A to 4H are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to a first embodiment of the present invention.
5A is a schematic plan view of a thin film transistor substrate according to a second embodiment of the present invention.
5B is a cross-sectional view of the line B-B 'in FIG. 5A.
6A to 6H are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to a second embodiment of the present invention.
7A and 7B are cross-sectional views of a thin film transistor substrate according to a first modified embodiment of the present invention.
8 is a sectional view of a thin film transistor substrate according to a second modified embodiment of the present invention.
9A and 9B are sectional views of a thin film transistor substrate according to a third modified embodiment.
10 is a cross-sectional view of a storage capacitor according to one embodiment of the invention.

이하, 첨부되는 도면을 참고하여 본 발명의 실시예들에 대해 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예를 설명함에 있어서 어떤 구조물이 다른 구조물 "상에" 또는 "아래에" 형성된다고 기재된 경우, 이러한 기재는 이 구조물들이 서로 접촉되어 있는 경우는 물론이고 이들 구조물들 사이에 제3의 구조물이 개재되어 있는 경우까지 포함하는 것으로 해석되어야 한다. 다만, "바로 위에" 또는 "바로 아래에"라는 용어가 사용될 경우에는, 이 구조물들이 서로 접촉되어 있는 것으로 제한되어 해석되어야 한다.In describing an embodiment of the present invention, when a structure is described as being "on" or "under" another structure, such a substrate is not limited to the case where these structures are in contact with each other, It should be interpreted to include the case where the structure is interposed. However, if the terms "directly above" or "directly below" are used, these structures should be construed as limited to being in contact with each other.

제1 실시예First Embodiment

이하, 도 2 내지 도 3을 참조하여 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판 및 그 제조 방법에 대해 설명한다.Hereinafter, a thin film transistor substrate and a method of manufacturing the same according to a first embodiment of the present invention will be described with reference to FIGS. 2 to 3. FIG.

박막 트랜지스터 기판Thin film transistor substrate

도 2a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이고, 도 2b는 도 2a의 A-A'라인의 단면도이다.2A is a schematic plan view of a thin film transistor substrate according to a first embodiment of the present invention, and FIG. 2B is a cross-sectional view taken along the line A-A 'in FIG. 2A.

먼저, 도 2a를 참조하여 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판을 개략적으로 설명한다.First, referring to FIG. 2A, a thin film transistor substrate according to a first embodiment of the present invention will be schematically described.

도 2a에 도시된 바와 같이, 본 발명에 따른 박막 트랜지스터 기판(100) 상에는 각 화소의 동작을 제어하는 스위칭 소자 또는 각 화소를 구동시키는 구동 소자로서의 기능을 수행하는 박막 트랜지스터(T)와 컨택부(180)가 형성되어 있다.2A, on a thin film transistor substrate 100 according to the present invention, a thin film transistor T for performing a function as a switching element for controlling the operation of each pixel or a driving element for driving each pixel, 180 are formed.

상기 박막 트랜지스터(T)는 하부 게이트 전극(110), 에치 스톱퍼층(135), 소스 전극(152), 드레인 전극(154), 및 상부 게이트 전극(175)을 포함한다.The thin film transistor T includes a lower gate electrode 110, an etch stopper layer 135, a source electrode 152, a drain electrode 154, and an upper gate electrode 175.

상기 하부 게이트 전극(110)은 박막 트랜지스터 기판(100) 상에 형성되고, 상기 컨택부(180)를 통해 상기 상부 게이트 전극(175)과 전기적으로 연결되어 있다. 이러한 하부 게이트 전극(110)은 게이트 라인(미도시)에서 분지되어 형성될 수 있다.The lower gate electrode 110 is formed on the thin film transistor substrate 100 and is electrically connected to the upper gate electrode 175 through the contact portion 180. The bottom gate electrode 110 may be formed by branching from a gate line (not shown).

상기 에치 스톱퍼층(135)은 상기 소스 전극(152)과 상기 드레인 전극(154) 사이에 형성되어 그 하부에 형성된 액티브층(미도시)이 과식각되는 것을 방지한다.The etch stopper layer 135 is formed between the source electrode 152 and the drain electrode 154 to prevent an active layer (not shown) formed thereunder from over-etching.

상기 소스 전극(152)은 데이터 라인(150)과 연결되어 있으며, 구체적으로, 상기 데이터 라인(150)으로부터 분지되어 형성될 수 있다. 상기 드레인 전극(154)은 액티브층 상에 상기 소스 전극(152)과 마주보면서 상기 소스 전극(152)과 소정간격으로 이격되어 형성되어 있다. 이러한 소스 전극(152)과 드레인 전극(154)에 의해 채널영역이 정의된다.The source electrode 152 is connected to the data line 150 and may be branched from the data line 150. The drain electrode 154 is spaced apart from the source electrode 152 by a predetermined distance while facing the source electrode 152 on the active layer. A channel region is defined by the source electrode 152 and the drain electrode 154.

일 실시예에 있어서, 상기 소스 또는 드레인 전극(152, 154)은 상기 하부 게이트 전극(110)과 적어도 일부 영역이 중첩되도록 형성되거나 상기 상부 게이트 전극(175)과 적어도 일부 영역이 서로 중첩되도록 형성될 수 있다.In one embodiment, the source or drain electrodes 152 and 154 may be formed to overlap at least a portion of the bottom gate electrode 110 or at least a portion of the top gate electrode 175 may overlap .

상기 상부 게이트 전극(175)은 상기 소스 전극(152)과 드레인 전극(154)에 의해 정의되는 상기 채널영역을 커버하도록 상기 에치 스톱퍼층(135) 상에 형성되어 있다.The upper gate electrode 175 is formed on the etch stopper layer 135 to cover the channel region defined by the source electrode 152 and the drain electrode 154.

일 실시예에 있어서, 박막 트랜지스터 기판(100)이 유기 발광 장치에 적용되는 경우, 상기 상부 게이트 전극(175)은 유기 발광 장치를 구성하는 유기 발광 다이오드의 애노드 전극으로 형성될 수 있다.In one embodiment, when the thin film transistor substrate 100 is applied to an organic light emitting device, the upper gate electrode 175 may be formed as an anode electrode of the organic light emitting diode constituting the organic light emitting device.

상기 컨택부(180)는 상기 하부 게이트 전극(110)과 상기 상부 게이트 전극(175)을 전기적으로 연결시킨다. 일 실시예에 있어서 상기 컨택부(180)는 상기 드레인 전극(154)으로부터 소정 거리 이격되어 형성되며, 아일랜드 형상으로 형성될 수 있다. 이러한 경우, 상기 컨택부(180)는 소스 전극 또는 드레인 전극(152, 154)과 동일한 물질을 이용하여 형성될 수 있다.The contact portion 180 electrically connects the lower gate electrode 110 and the upper gate electrode 175. In one embodiment, the contact portion 180 may be formed in an island shape, spaced apart from the drain electrode 154 by a predetermined distance. In this case, the contact portion 180 may be formed using the same material as the source electrode or the drain electrode 152, 154.

상술한 바와 같이, 본 발명에 따른 박막 트랜지스터(T)는 액티브층 아래에 하부 게이트 전극(110)이 형성되어 있고, 액티브층 위에 상부 게이트 전극(175)이 형성되어 있는 듀얼 게이트 전극 구조이고, 박막 트랜지스터(T)의 하부 게이트 전극(110)과 상부 게이트 전극(175)은 컨택부(180)를 통해 전기적으로 연결된다.As described above, the thin film transistor T according to the present invention has a dual gate electrode structure in which a lower gate electrode 110 is formed under an active layer, an upper gate electrode 175 is formed on an active layer, The lower gate electrode 110 and the upper gate electrode 175 of the transistor T are electrically connected through the contact portion 180.

이하, 도 2b를 참조하여 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판에 대해 보다 구체적으로 설명한다.Hereinafter, the thin film transistor substrate according to the first embodiment of the present invention will be described in more detail with reference to FIG. 2B.

도 2b에서 알 수 있듯이, 하부 게이트 전극(110)이 박막 트랜지스터 기판(100) 상에 형성되어 있고, 게이트 절연막(120)이 상기 하부 게이트 전극(110)을 포함한 기판 전면에 형성되어 있다.2B, a bottom gate electrode 110 is formed on the thin film transistor substrate 100, and a gate insulating film 120 is formed on the entire surface of the substrate including the bottom gate electrode 110. As shown in FIG.

일 실시예에 있어서, 게이트 절연막(120)에는 상기 컨택부(180)의 형성을 위해 상기 하부 게이트 전극(110)의 일부가 노출되도록 제1 컨택홀(H1)이 형성되어 있다.A first contact hole H1 may be formed in the gate insulating layer 120 to expose a portion of the lower gate electrode 110 to form the contact portion 180. [

액티브층(130)은 상기 게이트 절연막(120) 상에 형성되어 있고, 상기 에치 스톱퍼층(135)은 상기 액티브층(130) 상에 형성되어 있다. 일 실시예에 있어서, 상기 액티브층(130)은 산화물 반도체를 이용하여 형성될 수 있다.The active layer 130 is formed on the gate insulating layer 120 and the etch stopper layer 135 is formed on the active layer 130. In one embodiment, the active layer 130 may be formed using an oxide semiconductor.

상기 소스 전극(152) 및 드레인 전극(154)은 상기 에치 스톱퍼층(135) 상에 형성되어 있다. 또한, 상기 소스 전극(152) 및 드레인 전극(154)은, 에치 스톱퍼층(135)과 중첩되지 않는 액티브층(130)의 모든 영역 상에도 형성되어 있어, 상기 액티브층(130)을 보호하게 된다. 한편, 도시하지는 않았지만, 액티브층(130)과 소스/드레인 전극(152, 154) 사이에 오믹컨택층이 추가로 개재될 수 있다.The source electrode 152 and the drain electrode 154 are formed on the etch stopper layer 135. The source electrode 152 and the drain electrode 154 are also formed on the entire region of the active layer 130 that does not overlap with the etch stopper layer 135 to protect the active layer 130 . On the other hand, although not shown, an ohmic contact layer may further be interposed between the active layer 130 and the source / drain electrodes 152 and 154.

보호막(160)은 상기 소스/드레인 전극(152, 154)을 포함하는 기판(100)의 전면 상에 형성되어 있다. 일 실시예에 있어서, 상기 보호막(160)에는 상기 컨택부(180)와 상기 상부 게이트 전극(175)과의 컨택을 위해 상기 컨택부(180)의 적어도 일부가 노출되도록 제2 컨택홀(H2)이 형성되어 있다.The passivation layer 160 is formed on the front surface of the substrate 100 including the source / drain electrodes 152 and 154. The second contact hole H2 is formed in the protection layer 160 such that at least a portion of the contact portion 180 is exposed for the contact between the contact portion 180 and the upper gate electrode 175, Respectively.

일 실시예에 있어서, 상기 제1 컨택홀(H1)과 제2 컨택홀(H2)은 완전히 중첩되도록 형성될 수 있지만, 변형된 실시예에 있어서는, 일부만이 중첩되도록 형성되거나 서로 중첩되지 않도록 형성될 수 있다.In one embodiment, the first contact hole H1 and the second contact hole H2 may be formed so as to completely overlap with each other. However, in a modified embodiment, only a part of the first contact hole H1 and the second contact hole H2 may be overlapped or not overlapped with each other .

상기 상부 게이트 전극(175)은 상기 보호막(160) 상에 적어도 상기 채널영역을 커버하도록 형성되어 있다. 또한, 상기 상부 게이트 전극(175)은 상기 제2 컨택홀(H2) 내부에도 채워져 있어, 상기 제2 컨택홀(H2)을 통해 노출되는 상기 컨택부(180)와의 컨택을 통해 상기 하부 게이트 전극(110)과 전기적으로 연결되어 있다.The upper gate electrode 175 is formed on the passivation layer 160 to cover at least the channel region. The upper gate electrode 175 is also filled in the second contact hole H2 so that the lower gate electrode 175 is exposed through the contact with the contact portion 180 exposed through the second contact hole H2. 110, respectively.

일 실시예에 있어서, 상기 상부 게이트 전극(175)과 상기 하부 게이트 전극(110)은 서로 다른 물질을 이용하여 형성될 수 있다. 예컨대, 상기 상부 게이트 전극(175)은 상기 하부 게이트 전극(110)보다 투명도가 더 좋은 물질을 이용하여 형성될 수 있다.In one embodiment, the upper gate electrode 175 and the lower gate electrode 110 may be formed using different materials. For example, the upper gate electrode 175 may be formed using a material having a higher transparency than the lower gate electrode 110.

상기 컨택부(180)는 상기 게이트 절연막(120)에 형성된 상기 제1 컨택홀(H1)의 내부에 형성되어 있다. 상기 컨택부(180)는 상기 게이트 절연막(120) 상에서 상기 제1 컨택홀(H1) 주위의 소정 영역에도 형성될 수 있다. 일 실시예에 있어서, 상기 컨택부(180)는 소스/드레인 전극(152, 154)과 동일한 물질을 이용하여 형성될 수 있다.The contact portion 180 is formed in the first contact hole H1 formed in the gate insulating layer 120. [ The contact portion 180 may be formed on the gate insulating layer 120 in a predetermined region around the first contact hole H1. In one embodiment, the contact portion 180 may be formed using the same material as the source / drain electrodes 152 and 154.

이러한, 컨택부(180)는 상기 제1 컨택홀(H1)을 통해 노출되는 상기 하부 게이트 전극(110)에 컨택됨과 동시에 상기 제2 컨택홀(H2)을 통해 상기 상부 게이트 전극(175)과도 컨택됨으로써, 결과적으로 하부 게이트 전극(110)과 상부 게이트 전극(175)를 전기적으로 연결시킨다.The contact portion 180 is in contact with the lower gate electrode 110 exposed through the first contact hole H1 and contacts the upper gate electrode 175 through the second contact hole H2. The lower gate electrode 110 and the upper gate electrode 175 are electrically connected to each other.

상술한 실시예에서, 하부 게이트 전극(110)과 상부 게이트 전극(175)을 전기적으로 연결시키기 위해 2개의 컨택홀(H1, H2)을 이용하는 이유는, 복수개의 레이어들을 한번에 식각하는 것이 쉽지 않기 때문이다. 따라서, 레이어들의 두께가 얇거나 레이어 식각 기술이 발전하게 되는 경우 복수개의 레이어들을 한번에 식각하여 홀을 형성할 수도 있으므로, 이러한 경우에는 하부 게이트 전극(110)과 상부 게이트 전극(175)을 하나의 컨택홀을 통해서 전기적으로 연결시킬 수도 있을 것이다.The reason why the two contact holes H1 and H2 are used to electrically connect the bottom gate electrode 110 and the top gate electrode 175 in the above embodiment is that it is not easy to etch a plurality of layers at one time to be. In this case, the lower gate electrode 110 and the upper gate electrode 175 may be formed as a single contact layer. In this case, the lower gate electrode 110 and the upper gate electrode 175 may be formed by etching a plurality of layers at one time, It may be electrically connected through a hole.

이상 설명한 바와 같이, 본 발명의 제1 실시예에 따른 박막 트랜지스터(T)는, 액티브층(130) 아래에 하부 게이트 전극(110)을 형성하고, 액티브층(130) 위에 상부 게이트 전극(175)을 형성하는 듀얼 게이트 전극 구조이므로, 액티브층(130)의 상면 및 하면 모두를 통해서 전자가 이동할 수 있게 된다.The thin film transistor T according to the first embodiment of the present invention includes the lower gate electrode 110 under the active layer 130 and the upper gate electrode 175 on the active layer 130. [ Electrons can move through both the upper surface and the lower surface of the active layer 130.

따라서, 본 발명의 경우, 도 3a 및 도 3b에 도시된 그래프에서 알 수 있는 바와 같이, 싱글 게이트 전극 구조의 박막 트랜지스터에 비해 박막 트랜지스터(T)의 출력 포화(Output Saturation) 특성의 개선은 물론, 박막 트랜지스터(T)의 드레인-소스 전극 간의 전압(Vds)에 따른 트랜스퍼 커버(Transfer Curve)의 벌어짐 현상이 개선된다. 이로 인해, 표시장치의 휘도 균일도, 박막 트랜지스터(T)의 전류 능력, 및 보상능력의 향상은 물론 소비전력 또한 감소된다.Therefore, in the present invention, as can be seen from the graphs shown in FIGS. 3A and 3B, the output saturation characteristic of the thin film transistor T is improved as compared with the thin film transistor of the single gate electrode structure, The widening phenomenon of the transfer cover according to the voltage Vds between the drain and source electrodes of the thin film transistor T is improved. As a result, the luminance uniformity of the display device, the current capability of the thin film transistor T, and the compensation capability are improved, as well as power consumption is reduced.

또한, 본 발명의 경우, 하부 게이트 전극(110) 및 상부 게이트 전극(175)을 통해 박막 트랜지스터(T)의 바닥면(Bottom) 및 상부면(Top)으로 유입되는 외부광이 차단되므로 박막 트랜지스터(T)의 BTS(Bias Temperature Stress)특성을 향상시킬 수 있을 뿐만 아니라, 바닥면 및 상부면 방향으로 유입되는 외부가스(O2)나 수분(H20)이 차단된다.In the present invention, since the external light flowing into the bottom and top surfaces of the thin film transistor T is cut through the bottom gate electrode 110 and the top gate electrode 175, (BTS) characteristics of the gas and the external gas (O 2 ) and moisture (H 2 0) flowing in the bottom and top surface directions are blocked.

또한, 본 발명의 경우, 하부 게이트 전극(110) 및 상부 게이트 전극(175)을 통해 박막 트랜지스터의 바닥면 및 상부면에서의 전기장이 차단되어 로컬(Local) 및 글로벌(Global) 휘도 균일도가 향상됨과 동시에 휘/암점이 감소된다.In addition, in the present invention, the electric field at the bottom and top surfaces of the thin film transistor is cut through the bottom gate electrode 110 and the top gate electrode 175, thereby improving the local and global luminance uniformity At the same time, the whirling / dark spot is reduced.

박막 트랜지스터 기판의 제조방법Method for manufacturing thin film transistor substrate

도 4a 내지 도 4h는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 공정 단면도로서, 각각의 도면은 도 2a의 A-A'라인의 단면에 해당한다.4A to 4H are cross-sectional views illustrating a method of manufacturing a TFT substrate according to a first embodiment of the present invention, wherein each of the drawings corresponds to a cross section taken along the line A-A 'in FIG. 2A.

우선, 도 4a에 도시된 바와 같이, 기판(100) 상에 하부 게이트 전극(110)을 형성하고, 상기 하부 게이트 전극(110)을 포함한 기판 전면에 게이트 절연막(120)을 형성한 후, 게이트 절연막(120) 상에 액티브층(130)을 형성하고, 액티브층(130) 상에 에치 스톱퍼층(135)의 형성을 위한 물질층(135a)을 기판(100)의 전면에 형성한다.4A, a lower gate electrode 110 is formed on a substrate 100, a gate insulating film 120 is formed on the entire surface of the substrate including the lower gate electrode 110, An active layer 130 is formed on the active layer 130 and a material layer 135a for forming the etch stopper layer 135 is formed on the entire surface of the substrate 100 on the active layer 130. [

다음, 도 4b에 도시된 바와 같이, 상기 물질층(135a)을 패터닝하여 액티브층(130) 상에 에치 스톱퍼층(135)을 형성한다.Next, as shown in FIG. 4B, the material layer 135a is patterned to form an etch stopper layer 135 on the active layer 130. Next, as shown in FIG.

다음, 도 4c에 도시된 바와 같이, 상기 하부 게이트 전극(110)이 노출되도록 게이트 절연막(110)에 제1 컨택홀(H1)을 형성한다.Next, as shown in FIG. 4C, a first contact hole H1 is formed in the gate insulating layer 110 so that the lower gate electrode 110 is exposed.

다음, 도 4d에 도시된 바와 같이, 상기 에치 스톱퍼층(135)를 포함하는 기판(100)의 전면에 소스/드레인 전극층(150a)을 적층한다.4D, a source / drain electrode layer 150a is stacked on the entire surface of the substrate 100 including the etch stopper layer 135. Next, as shown in FIG.

다음 도 4e에 도시된 바와 같이, 상기 소스/드레인 전극층(150a)을 패터닝하여 소정 간격으로 이격된 소스 전극(152) 및 드레인 전극(154)을 형성함과 동시에 적어도 상기 제1 컨택홀(H1) 내부에 컨택부(180)를 형성한다.4E, a source electrode 152 and a drain electrode 154 spaced apart from each other by patterning the source / drain electrode layer 150a are formed, and at least the first contact hole H1 is formed, The contact portion 180 is formed.

다음, 도 4f에서 알 수 있듯이, 상기 소스/드레인 전극(152, 154)을 포함한 기판(100) 전면에 보호막(160)을 형성한다.4F, a passivation layer 160 is formed on the entire surface of the substrate 100 including the source / drain electrodes 152 and 154. Next, as shown in FIG.

다음, 도 4g에서 알 수 있듯이, 상기 컨택부(180)가 노출되도록 상기 보호막(160)에 제2 컨택홀(H2)을 형성한다.Next, as shown in FIG. 4G, a second contact hole H2 is formed in the passivation layer 160 so that the contact portion 180 is exposed.

다음, 도 4h에서 알 수 있듯이, 상기 보호막(160) 상에 상부 게이트 전극(175)을 형성한다. 이때, 상기 상부 게이트 전극(175)이 상기 제2 컨택홀(H2) 내부에 채워지게 되어 상기 상부 게이트 전극(175)과 상기 컨택부(180)가 컨택하게 되고, 결과적으로 상기 상부 게이트 전극(175)과 상기 하부 게이트 전극(110)이 전기적으로 연결된다.4H, an upper gate electrode 175 is formed on the passivation layer 160. Referring to FIG. At this time, the upper gate electrode 175 is filled in the second contact hole H2 to contact the upper gate electrode 175 and the contact portion 180. As a result, the upper gate electrode 175 And the lower gate electrode 110 are electrically connected to each other.

제2 실시예Second Embodiment

상술한 제1 실시예에서는, 에치 스톱퍼층(135)이 액티브층(130) 상에서 채널영역에 상응하는 영역에만 형성되기 때문에, 소스전극(152) 및 드레인 전극(154)이 채널영역을 제외한 액티브층(130)의 모든 영역을 커버하도록 형성되는 것으로 설명하였다.Since the etch stopper layer 135 is formed only in the region corresponding to the channel region on the active layer 130 in the first embodiment described above, the source electrode 152 and the drain electrode 154 are formed on the active layer 130 excluding the channel region, As shown in FIG.

하지만, 제2 실시예에 있어서는, 에치 스톱퍼층(135)을 액티브층(130) 상에서 채널영역을 제외한 영역에도 형성함으로써 에치 스톱퍼층(135)이 액티브층(130)을 커버하게 할 수 있다.However, in the second embodiment, the etch stopper layer 135 can be formed to cover the active layer 130 by forming the etch stopper layer 135 on the active layer 130 in a region other than the channel region.

이하, 도 5 내지 도 6을 참조하여 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판 및 그 제조 방법에 대해 설명한다. 이하의 설명에서는 제1 실시예에서와 동일한 구성에 대해서 동일한 도면번호를 부여하여 설명하기로 한다.Hereinafter, a thin film transistor substrate and a method of manufacturing the same according to a second embodiment of the present invention will be described with reference to FIGS. 5 to 6. FIG. In the following description, the same components as in the first embodiment are denoted by the same reference numerals.

박막 트랜지스터 기판Thin film transistor substrate

도 5a는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이고, 도 5b는 도 5a의 B-B'라인의 단면도이다.FIG. 5A is a schematic plan view of a thin film transistor substrate according to a second embodiment of the present invention, and FIG. 5B is a cross-sectional view taken along line B-B 'of FIG. 5A.

먼저, 도 5a를 참조하여 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판을 개략적으로 설명한다. 도 5a에 도시된 바와 같이, 본 발명에 따른 박막 트랜지스터 기판(100) 상에는 각 화소의 동작을 제어하는 스위칭 소자 또는 각 화소를 구동시키는 구동 소자로서의 기능을 수행하는 박막 트랜지스터(T) 및 컨택부(180)가 형성되어 있다.First, a thin film transistor substrate according to a second embodiment of the present invention will be schematically described with reference to FIG. As shown in FIG. 5A, on the thin film transistor substrate 100 according to the present invention, a thin film transistor T for performing a function as a switching element for controlling the operation of each pixel or a driving element for driving each pixel, 180 are formed.

상기 박막 트랜지스터(T)는 하부 게이트 전극(110), 에치 스톱퍼층(135), 소스 전극(152), 드레인 전극(154), 및 상부 게이트 전극(175)을 포함한다.The thin film transistor T includes a lower gate electrode 110, an etch stopper layer 135, a source electrode 152, a drain electrode 154, and an upper gate electrode 175.

상기 하부 게이트 전극(110)은 박막 트랜지스터 기판(100) 상에 형성되고, 상기 컨택부(180)를 통해 상기 상부 게이트 전극(175)과 전기적으로 연결되어 있다. 이러한 하부 게이트 전극(110)은 게이트 라인(미도시)에서 분지되어 형성될 수 있다.The lower gate electrode 110 is formed on the thin film transistor substrate 100 and is electrically connected to the upper gate electrode 175 through the contact portion 180. The bottom gate electrode 110 may be formed by branching from a gate line (not shown).

상기 에치 스톱퍼층(135)은 그 하부에 형성된 액티브층(미도시)이 과식각되는 것을 방지하기 위한 것으로서, 제2 실시예에 따른 에치 스톱퍼층(135)은 하부 게이트 전극(110)을 포함하는 기판(100)의 전면(예컨대, 기판 상에서 스토리지 커패시터가 형성되는 영역을 제외한 배선 영역 및 박막 트랜지스터) 상에 형성되어 있다.The etch stopper layer 135 prevents overflow of an active layer (not shown) formed under the etch stopper layer 135. The etch stopper layer 135 according to the second embodiment includes a bottom gate electrode 110 And is formed on the entire surface of the substrate 100 (for example, a wiring region and a thin film transistor except a region where a storage capacitor is formed on the substrate).

이때, 제2 실시예에 따른 에치 스톱퍼층(135)에는 상기 소스 전극(152) 및 드레인 전극(154)과 액티브층(130)간의 컨택을 위해 도 5a에 도시된 바와 같이, 제3 컨택홀(H3) 및 제4 컨택홀(H4)이 형성되어 있다. 예컨대, 제3 컨택홀(H3)을 통해 액티브층(130)과 소스 전극(152)이 컨택되고, 제4 컨택홀(H4)을 통해 액티브층(130)과 드레인 전극(154)이 컨택된다.5A, a third contact hole (not shown) for contact between the source electrode 152 and the drain electrode 154 and the active layer 130 is formed in the etch stopper layer 135 according to the second embodiment. H3 and a fourth contact hole H4 are formed. The active layer 130 and the source electrode 152 are connected to each other through the third contact hole H3 and the active layer 130 and the drain electrode 154 are connected to each other through the fourth contact hole H4.

상기 소스 전극(152)은 데이터 라인(150)과 연결되어 있으며, 구체적으로 상기 데이터 라인(150)으로부터 분지되어 형성될 수 있다. 상기 드레인 전극(154)은 액티브층 상에 상기 소스 전극(152)과 마주보면서 상기 소스 전극(152)과 소정 간격으로 이격되어 형성되어 있다. 이러한 소스 전극(152)과 드레인 전극(154)에 의해 채널영역이 정의된다.The source electrode 152 is connected to the data line 150, and may be branched from the data line 150. The drain electrode 154 is spaced apart from the source electrode 152 by a predetermined distance while facing the source electrode 152 on the active layer. A channel region is defined by the source electrode 152 and the drain electrode 154.

일 실시예에 있어서, 상기 소스 또는 드레인 전극(152, 154)은 상기 하부 게이트 전극(110)과 적어도 일부 영역이 중첩되도록 형성되거나 상기 상부 게이트 전극(175)과 적어도 일부 영역이 서로 중첩되도록 형성될 수 있다.In one embodiment, the source or drain electrodes 152 and 154 may be formed to overlap at least a portion of the bottom gate electrode 110 or at least a portion of the top gate electrode 175 may overlap .

상기 상부 게이트 전극(175)은 상기 소스 전극(152)과 드레인 전극(154)에 의해 정의되는 상기 채널영역을 커버하도록 상기 에치 스톱퍼층(135) 상에 형성되어 있다.The upper gate electrode 175 is formed on the etch stopper layer 135 to cover the channel region defined by the source electrode 152 and the drain electrode 154.

일 실시예에 있어서, 박막 트랜지스터 기판(100)이 유기 발광 장치에 적용되는 경우, 상기 상부 게이트 전극(175)은 유기 발광 장치를 구성하는 유기 발광 다이오드의 애노드 전극으로 형성될 수 있다.In one embodiment, when the thin film transistor substrate 100 is applied to an organic light emitting device, the upper gate electrode 175 may be formed as an anode electrode of the organic light emitting diode constituting the organic light emitting device.

상기 컨택부(180)는 상기 하부 게이트 전극(110)과 상기 상부 게이트 전극(175)을 전기적으로 연결시킨다. 일 실시예에 있어서 상기 컨택부(180)는 제1 실시예에서와 같이 상기 드레인 전극(154)으로부터 소정 거리 이격되어 형성되며, 아일랜드 형상으로 형성될 수 있다. 이러한 경우, 상기 컨택부(180)는 소스 전극 또는 드레인 전극(152, 154)과 동일한 물질을 이용하여 형성될 수 있다.The contact portion 180 electrically connects the lower gate electrode 110 and the upper gate electrode 175. In one embodiment, the contact portion 180 may be formed at a predetermined distance from the drain electrode 154 as in the first embodiment, and may be formed in an island shape. In this case, the contact portion 180 may be formed using the same material as the source electrode or the drain electrode 152, 154.

이하, 도 5b를 참조하여 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판에 대해 보다 구체적으로 설명한다.Hereinafter, the thin film transistor substrate according to the second embodiment of the present invention will be described in more detail with reference to FIG. 5B.

도 5b에서 알 수 있듯이, 하부 게이트 전극(110)이 박막 트랜지스터 기판(100) 상에 형성되어 있고, 게이트 절연막(120)이 상기 하부 게이트 전극(110)을 포함한 기판 전면(예컨대, 기판 상에서 스토리지 커패시터가 형성되는 영역을 제외한 배선 영역 및 박막 트랜지스터)에 형성되어 있으며, 액티브층(130)이 상기 게이트 절연막(120) 상에 형성되어 있다. 일 실시예에 있어서, 액티브층(130)은 산화물 반도체를 이용하여 형성될 수 있다.5B, the bottom gate electrode 110 is formed on the thin film transistor substrate 100, and the gate insulating film 120 is formed on the entire surface of the substrate including the bottom gate electrode 110 (for example, And the active layer 130 is formed on the gate insulating film 120. The gate insulating film 120 is formed on the gate insulating film 120. The gate insulating film 120 is formed on the gate insulating film 120 and the gate insulating film 120. [ In one embodiment, the active layer 130 may be formed using an oxide semiconductor.

상기 에치 스톱퍼층(135)은, 상술한 바와 같이 액티브층(130)을 포함하는 기판(100)의 전면 상에 형성되고, 이때 에치 스톱퍼층(135)에는 상기 소스/드레인 전극(152, 154)과 액티브층(130)과의 컨택을 위한 제3 컨택홀(H3) 및 제4 컨택홀(H4)이 형성되어 있다.The etch stopper layer 135 is formed on the entire surface of the substrate 100 including the active layer 130 as described above and the source / drain electrodes 152 and 154 are formed in the etch stopper layer 135, A third contact hole H3 and a fourth contact hole H4 for contact with the active layer 130 are formed.

이와 관련하여, 제1 실시예에 따른 박막 트랜지스터(T)의 경우 소스/드레인 전극(152, 154)이 채널영역을 제외한 액티브층(130) 전체를 커버해야 하므로, 소스/드레인 전극(152, 154)과 하부 게이트 전극(110)이 오버랩되는 면적이 증가할 수 밖에 없었다. 하지만, 제2 실시예의 경우, 에치 스톱퍼층(135)이 기판(100)의 전면에 증착되기 때문에, 소스/드레인 전극(152, 154)과 액티브층(130)이 컨택되는 영역을 제외한 모든 액티브층(130)을 에치 스톱퍼층(135)이 커버할 수 있게 된다.In this regard, in the case of the thin film transistor T according to the first embodiment, since the source / drain electrodes 152 and 154 must cover the entire active layer 130 except the channel region, the source / drain electrodes 152 and 154 And the bottom gate electrode 110 overlap with each other. However, in the case of the second embodiment, since the etch stopper layer 135 is deposited on the entire surface of the substrate 100, all of the active layers except for the region in which the source / drain electrodes 152 and 154 and the active layer 130 are in contact, So that the etch stopper layer 135 can cover the recess 130.

따라서, 제2 실시예의 경우, 제1 실시예에 비해 하부 게이트 전극(110)과 소스/드레인 전극(152, 154)이 오버랩되는 면적을 감소시킬 수 있게 된다. 이로 인해 아래의 표 1에 도시된 바와 같이, 에치 스톱퍼층(135)이 채널영역을 제외한 액티브층(130)을 모두 커버하는 제1 실시예에 따른 박막 트랜지스터(T)에 비해 제2 실시예에 따른 박막 트랜지스터(T)가 온/오프시의 커패시턴스가 감소하게 된다는 것을 알 수 있다.Accordingly, in the case of the second embodiment, it is possible to reduce the overlapping area of the lower gate electrode 110 and the source / drain electrodes 152 and 154 compared to the first embodiment. As a result, compared with the thin film transistor T according to the first embodiment in which the etch stopper layer 135 covers the entire active layer 130 except for the channel region, as shown in the following Table 1, The capacitance of the thin film transistor T upon on / off operation is decreased.

Figure pat00001
Figure pat00001

또한, 액티브층(130)과 소스/드레인 전극(152, 154)간의 컨택 영역이 에치 스톱퍼층(135)의 디자인 룰에 의해 결정되므로, 액티브층(130)과 소스/드레인 전극(152, 154)의 오버레이 룰(Overlay Rule)은 좌우 방향으로는 영향을 미치지 않게 된다.The active layer 130 and the source / drain electrodes 152 and 154 are formed in the same manner as the contact layer between the active layer 130 and the source / drain electrodes 152 and 154 is determined by the design rule of the etch stopper layer 135. [ The overlay rule of the image processing apparatus does not affect the lateral direction.

또한, 액티브층(130)이 산화물 반도체를 이용하여 형성되는 경우, 산화물 반도체를 이용하여 형성된 액티브층(130)은 액티브층(130)의 보호(Passivation)가 박막 트랜지스터(T)의 신뢰성에 많은 영향을 미치게 되는데, 제2 실시예의 경우, 채널영역뿐만 아니라 액티브층(130)과 소스/드레인 전극(152, 154)이 컨택되는 영역을 제외한 모든 액티브층(130)이 에치 스톱퍼층(135)에 의해 보호된다. When the active layer 130 is formed using an oxide semiconductor, the active layer 130 formed using the oxide semiconductor has a problem that the passivation of the active layer 130 greatly affects the reliability of the thin film transistor T. All of the active layers 130 except for the region where the active layer 130 and the source / drain electrodes 152 and 154 are in contact with each other are etched by the etch stopper layer 135. In this case, Protected.

이외에도, 상술한 바와 같은 에치 스톱퍼층(135)의 구조로 인해 박막 트랜지스터(T)의 기생 커패시턴스를 최소화할 수 있고, 이에 따라 배선저항 또한 감소된다.In addition, the parasitic capacitance of the thin film transistor T can be minimized due to the structure of the etch stopper layer 135 as described above, and thus the wiring resistance is also reduced.

한편, 상기 게이트 절연막(120) 및 상기 에치 스톱퍼층(135)에는 상기 컨택부(180)의 형성을 위해 상기 하부 게이트 전극(110)의 일부가 노출되도록 제1 컨택홀(H1)이 형성되어 있다.A first contact hole H1 is formed in the gate insulating layer 120 and the etch stopper layer 135 to expose a portion of the lower gate electrode 110 in order to form the contact portion 180 .

상기 에치 스톱퍼(135) 상에는 소스/드레인 전극(152, 154)이 형성되어 있는데, 상술한 바와 같이, 소스/드레인 전극(152, 154)은 제3 및 제4 컨택홀(H3, H4)을 통해 액티브층(130)과 컨택된다. 한편, 도시하지는 않았지만, 액티브층(130)과 소스/드레인 전극(152, 154) 사이에 오믹컨택층이 추가로 개재될 수 있다.The source / drain electrodes 152 and 154 are connected to the source and drain electrodes 152 and 154 through the third and fourth contact holes H3 and H4, respectively, as described above. Lt; / RTI > On the other hand, although not shown, an ohmic contact layer may further be interposed between the active layer 130 and the source / drain electrodes 152 and 154.

보호막(160)은 상기 소스/드레인 전극(152, 154)을 포함하는 기판(100)의 전면 상에 형성되어 있다. 일 실시예에 있어서, 상기 보호막(160)에는 상기 컨택부(180)와 상기 상부 게이트 전극(175)과의 컨택을 위해 상기 컨택부(180)의 적어도 일부가 노출되도록 제2 컨택홀(H2)이 형성되어 있다.The passivation layer 160 is formed on the front surface of the substrate 100 including the source / drain electrodes 152 and 154. The second contact hole H2 is formed in the protection layer 160 such that at least a portion of the contact portion 180 is exposed for the contact between the contact portion 180 and the upper gate electrode 175, Respectively.

일 실시예에 있어서, 상기 제1 컨택홀(H1)과 제2 컨택홀(H2)은 완전히 중첩되도록 형성될 수 있지만, 변형된 실시예에 있어서는, 일부만이 중첩되도록 형성되거나 서로 중첩되지 않도록 형성될 수 있다.In one embodiment, the first contact hole H1 and the second contact hole H2 may be formed so as to completely overlap with each other. However, in a modified embodiment, only a part of the first contact hole H1 and the second contact hole H2 may be overlapped or not overlapped with each other .

상기 상부 게이트 전극(175)은 상기 보호막(160) 상에 적어도 상기 채널영역을 커버하도록 형성되어 있다. 또한, 상기 상부 게이트 전극(175)은 상기 제2 컨택홀(H2) 내부에도 채워져 있어, 상기 제2 컨택홀(H2)을 통해 노출되는 상기 컨택부(180)와의 컨택을 통해 상기 하부 게이트 전극(110)과 전기적으로 연결되어 있다.The upper gate electrode 175 is formed on the passivation layer 160 to cover at least the channel region. The upper gate electrode 175 is also filled in the second contact hole H2 so that the lower gate electrode 175 is exposed through the contact with the contact portion 180 exposed through the second contact hole H2. 110, respectively.

일 실시예에 있어서, 상기 상부 게이트 전극(175)과 상기 하부 게이트 전극(110)은 서로 다른 물질을 이용하여 형성될 수 있다. 예컨대, 상기 상부 게이트 전극(175)은 상기 하부 게이트 전극(110)보다 투명도가 더 좋은 물질을 이용하여 형성될 수 있다.In one embodiment, the upper gate electrode 175 and the lower gate electrode 110 may be formed using different materials. For example, the upper gate electrode 175 may be formed using a material having a higher transparency than the lower gate electrode 110.

상기 컨택부(180)는 상기 게이트 절연막(120) 및 상기 에치 스톱퍼층(135)에 형성된 상기 제1 컨택홀(H1)의 내부에 형성되어 있다. 상기 컨택부(180)는 상기 제1 컨택홀(H1) 내부뿐만 아니라 상기 에치 스톱퍼층(135) 상에서 상기 제1 컨택홀(H1) 주위의 소정 영역에도 형성될 수 있다. 일 실시예에 있어서, 상기 컨택부(180)는 소스/드레인 전극(152, 154)과 동일한 물질을 이용하여 형성될 수 있다. 이러한, 컨택부(180)는 상기 제1 컨택홀(H1)을 통해 노출되는 상기 하부 게이트 전극(110)에 컨택됨과 동시에 상기 제2 컨택홀(H2)을 통해 상기 상부 게이트 전극(175)과도 컨택됨으로써, 결과적으로 하부 게이트 전극(110)과 상부 게이트 전극(175)를 전기적으로 연결시킨다.The contact portion 180 is formed in the first contact hole H1 formed in the gate insulating layer 120 and the etch stopper layer 135. [ The contact portion 180 may be formed not only in the first contact hole H1 but also in a predetermined region around the first contact hole H1 on the etch stopper layer 135. [ In one embodiment, the contact portion 180 may be formed using the same material as the source / drain electrodes 152 and 154. The contact portion 180 is in contact with the lower gate electrode 110 exposed through the first contact hole H1 and contacts the upper gate electrode 175 through the second contact hole H2. The lower gate electrode 110 and the upper gate electrode 175 are electrically connected to each other.

상술한 실시예에서, 하부 게이트 전극(110)과 상부 게이트 전극(175)을 전기적으로 연결시키기 위해 2개의 컨택홀(H1, H2)을 이용하는 이유는, 복수개의 레이어들을 한번에 식각하는 것이 쉽지 않기 때문이다. 따라서, 레이어들의 두께가 얇거나 레이어 식각 기술이 발전하는 경우 복수개의 레이어들을 한번에 식각하여 홀을 형성할 수도 있으므로, 이러한 경우에는 하부 게이트 전극(110)과 상부 게이트 전극(175)을 하나의 컨택홀을 통해서 전기적으로 연결시킬 수도 있을 것이다.The reason why the two contact holes H1 and H2 are used to electrically connect the bottom gate electrode 110 and the top gate electrode 175 in the above embodiment is that it is not easy to etch a plurality of layers at one time to be. In this case, the lower gate electrode 110 and the upper gate electrode 175 may be formed in a single contact hole (not shown). In this case, It may be electrically connected through

이상 설명한 바와 같이, 제2 실시예에 따른 박막 트랜지스터(T)는 듀얼 게이트 전극 구조임과 동시에, 에치 스톱퍼층(135)이 기판(110)의 전면에 형성되어 있는 구조이기 때문에 제1 실시예에서 기재된 듀얼 게이트 전극 구조의 박막 트랜지스터(T)로 인한 효과는 물론, 박막 트랜지스터(T)의 커패시턴스 및 배선저항도 감소시킬 수 있게 된다.As described above, since the thin film transistor T according to the second embodiment is a dual gate electrode structure and the etch stopper layer 135 is formed on the entire surface of the substrate 110, It is possible to reduce the capacitance and the wiring resistance of the thin film transistor T as well as the effect due to the thin film transistor T of the described dual gate electrode structure.

박막 트랜지스터 기판의 제조방법Method for manufacturing thin film transistor substrate

도 6a 내지 도 6h는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 공정 단면도로서, 각각의 도면은 도 5a의 B-B'라인의 단면에 해당한다.6A to 6H are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate according to a second embodiment of the present invention, wherein each figure corresponds to a cross section taken along the line B-B 'in FIG. 5A.

우선, 도 6a에 도시된 바와 같이, 기판(100) 상에 하부 게이트 전극(110)을 형성하고, 상기 하부 게이트 전극(110)을 포함한 기판 전면에 게이트 절연막(120)을 형성한 후, 게이트 절연막(120) 상에 액티브층(130)을 형성하고, 액티브층(130) 상에 에치 스톱퍼층(135)의 형성을 위한 물질층(135a)을 기판(100)의 전면에 형성한다.6A, a lower gate electrode 110 is formed on a substrate 100, a gate insulating film 120 is formed on the entire surface of the substrate including the lower gate electrode 110, An active layer 130 is formed on the active layer 130 and a material layer 135a for forming the etch stopper layer 135 is formed on the entire surface of the substrate 100 on the active layer 130. [

다음, 도 6b에 도시된 바와 같이, 물질층(135a)을 패터닝함으로써 액티브층(130)이 노출되도록 하는 제3 컨택홀(H3) 및 제4 컨택홀(H4)이 형성된 에치 스톱퍼층(135)을 형성한다.6B, a third contact hole H3 for exposing the active layer 130 by patterning the material layer 135a and an etch stopper layer 135 having the fourth contact hole H4 are formed. .

다음, 도 6c에 도시된 바와 같이, 상기 하부 게이트 전극(110)이 노출되도록 게이트 절연막(110) 및 에치 스톱퍼층(135)을 패터닝함으로써 제1 컨택홀(H1)을 형성한다.Next, as shown in FIG. 6C, the gate insulating layer 110 and the etch stopper layer 135 are patterned to expose the bottom gate electrode 110, thereby forming the first contact hole H1.

도 6b 및 도 6c에서는 제3 및 제4 컨택홀(H3, H4)의 형성 공정과 제1 컨택홀(H1)의 형성 공정이 별도로 수행되는 것으로 도시하였지만, 변형된 실시예에 있어서는 하나의 식각공정을 통해 제3 및 제4 컨택홀(H3, H4)과 제1 컨택홀(H1)을 모두 형성할 수도 있을 것이다.6B and 6C, the process of forming the third and fourth contact holes H3 and H4 and the process of forming the first contact hole H1 are separately performed. However, in the modified embodiment, The third and fourth contact holes H3 and H4 and the first contact hole H1 may be formed.

다음, 도 6d에 도시된 바와 같이, 상기 에치 스톱퍼층(135)를 포함하는 기판(100)의 전면에 소스/드레인 전극층(150a)을 적층한다.6D, a source / drain electrode layer 150a is stacked on the entire surface of the substrate 100 including the etch stopper layer 135. Then, as shown in FIG.

다음 도 6e에 도시된 바와 같이, 상기 소스/드레인 전극층(150a)을 패터닝하여 소정 간격으로 이격된 소스 전극(152) 및 드레인 전극(154)을 형성함과 동시에 적어도 상기 제1 컨택홀(H1) 내부에 컨택부(180)를 형성한다. 이에 따라, 소스전극(152)은 제3 컨택홀(H3)을 통해 액티브층(130)과 컨택하고, 드레인 전극(154)은 제4 컨택홀(H4)을 통해 액티브층(130)과 컨택하게 된다.6E, a source electrode 152 and a drain electrode 154 spaced apart from each other by patterning the source / drain electrode layer 150a are formed, and at least the first contact hole H1 is formed, The contact portion 180 is formed. The source electrode 152 is in contact with the active layer 130 through the third contact hole H3 and the drain electrode 154 is in contact with the active layer 130 through the fourth contact hole H4 do.

다음, 도 6f에서 알 수 있듯이, 상기 소스/드레인 전극(152, 154)을 포함한 기판(100) 전면에 보호막(160)을 형성한다.6F, a passivation layer 160 is formed on the entire surface of the substrate 100 including the source / drain electrodes 152 and 154. Next, as shown in FIG.

다음, 도 6g에서 알 수 있듯이, 상기 컨택부(180)가 노출되도록 상기 보호막(160)에 제2 컨택홀(H2)을 형성한다.Next, as shown in FIG. 6G, a second contact hole H2 is formed in the passivation layer 160 so that the contact portion 180 is exposed.

다음, 도 6h에서 알 수 있듯이, 상기 보호막(160) 상에 상부 게이트 전극(175)을 형성한다. 이때, 상기 상부 게이트 전극(175)이 상기 제2 컨택홀(H2) 내부에 채워지게 되어 상기 상부 게이트 전극(175)과 상기 컨택부(180)가 컨택하게 되고, 결과적으로 상기 상부 게이트 전극(175)과 상기 하부 게이트 전극(110)이 전기적으로 연결된다.6H, an upper gate electrode 175 is formed on the passivation layer 160. Referring to FIG. At this time, the upper gate electrode 175 is filled in the second contact hole H2 to contact the upper gate electrode 175 and the contact portion 180. As a result, the upper gate electrode 175 And the lower gate electrode 110 are electrically connected to each other.

제1 변형 실시예First Modified Embodiment

상술한 제1 및 제2 실시예에 있어서는 박막 트랜지스터(T1)의 하부 게이트 전극(110)과 상부 게이트 전극(175)을 전기적으로 연결시키는 컨택부(180)가 아일랜드 형상으로 형성되는 것으로 설명하였다. 하지만, 제1 변형 실시예에 있어서는 도 7a 및 도 7b에 도시된 바와 같이, 컨택부(180)가 다른 박막 트랜지스터(T2)의 소스 전극 또는 드레인 전극(S/D)과 일체형으로 형성될 수도 있을 것이다.In the first and second embodiments described above, the contact portion 180 for electrically connecting the lower gate electrode 110 and the upper gate electrode 175 of the thin film transistor T1 is formed in an island shape. However, in the first modification, as shown in FIGS. 7A and 7B, the contact portion 180 may be formed integrally with the source electrode or the drain electrode S / D of the other thin film transistor T2 will be.

또한, 상술한 제1 및 제2 실시예에 있어서는 소스 전극(154)이 데이터 라인(150)에 연결되는 것으로 설명하였지만, 소스 전극(154)이 전원라인에 연결될 수도 있을 것이다.Although the source electrode 154 is described as being connected to the data line 150 in the first and second embodiments, the source electrode 154 may be connected to the power line.

제2 변형 실시예Second Modified Embodiment

상술한 실시예들에 따른 박막 트랜지스터 기판(110)이 하부 발광 타입(Bottom Emission Type)의 유기 발광 장치에 적용되는 경우, 도 8에 도시된 바와 같이, 보호막(160) 상에서 상기 상부 게이트 전극(175)과 소정 거리 이격되어 연결전극(176)이 형성되고, 상기 연결전극(176) 상에 컬러필터층(800), 평탄화층(810), 및 보호막(820)이 순차적으로 추가 형성되고, 보호막(820) 상에 발광소자의 애노드 전극으로 동작하게 되는 화소 전극(830)이 추가 형성된다.8, when the thin film transistor substrate 110 according to the above-described embodiments is applied to an organic light emitting device of a bottom emission type, the upper gate electrode 175 A color filter layer 800, a planarization layer 810 and a protection layer 820 are sequentially formed on the connection electrode 176 and the protective layer 820 A pixel electrode 830 which is to be operated as an anode electrode of the light emitting device is additionally formed.

이때, 상기 연결전극(176)은 상기 상부 게이트 전극(175)과 동일한 물질로 형성되며, 상기 상부 게이트 전극(175)의 형성시 함께 형성된다.At this time, the connection electrode 176 is formed of the same material as the upper gate electrode 175, and is formed when the upper gate electrode 175 is formed.

이러한 경우, 화소전극(830)과 소스 또는 드레인 전극(152, 154)은 상기 연결전극(176)을 통해 전기적으로 연결될 수 있다. 구체적으로, 도 8에 도시된 바와 같이, 상기 연결전극(176)은 보호막(160)에 형성되어 있는 제5 컨택홀(H5)을 통해 소스 또는 드레인 전극(152, 154)과 컨택되고, 화소 전극(830)은 평탄화층(810)과 보호막(820)에 형성된 제6 컨택홀(H6)를 통해 연결전극(176)과 컨택되어, 결과적으로 화소전극(830)과 소스 또는 드레인 전극(152, 154)이 전기적으로 연결된다.In this case, the pixel electrode 830 and the source or drain electrodes 152 and 154 may be electrically connected through the connection electrode 176. 8, the connection electrode 176 is in contact with the source or drain electrodes 152 and 154 through the fifth contact hole H5 formed in the passivation layer 160, The pixel electrode 830 and the source or drain electrodes 152 and 154 are connected to the connection electrode 176 through the sixth contact hole H6 formed in the planarization layer 810 and the protective film 820. As a result, ) Are electrically connected.

이러한 구조로 인해 소스/드레인 전극(152, 154)의 산화를 방지할 수 있어 컨택저항을 감소시킬 수 있고, 하부 게이트 전극(110)과 화소전극(830) 사이에 상부 게이트 전극(175)과 동일한 물질로 형성된 연결전극(176)의 추가로 인해 이중 또는 삼중의 커패시터가 형성되기 때문에 커패시터의 용량을 증가시킬 수도 있게 된다.This structure can prevent the source / drain electrodes 152 and 154 from being oxidized and reduce the contact resistance, and can reduce the contact resistance between the lower gate electrode 110 and the pixel electrode 830, The addition of the connecting electrode 176 formed of a material may also increase the capacity of the capacitor since a double or triple capacitor is formed.

도 8에서는 설명의 편의를 위해 박막 트랜지스터(T)가 제2 실시예에서 설명된 형태의 구성을 가지는 것으로만 도시하였지만, 박막 트랜지스터(T)가 제1 실시예에서 설명된 형태의 구성을 가질 수도 있을 것이다. Although the thin film transistor T is shown only as having the configuration described in the second embodiment in FIG. 8 for convenience of explanation, it is also possible that the thin film transistor T has the configuration of the type described in the first embodiment There will be.

제3 변형 실시예Third Modified Embodiment

한편, 상술한 실시예들에 있어서는, 박막 트랜지스터 기판 상에서 하나의 박막 트랜지스터에 대해 하나의 컨택부가 형성되는 것으로 설명하였다. 하지만, 제2 변형 실시예에 있어서는 도 9a 및 도 9b에 도시된 바와 같이, 2개의 박막 트랜지스터가 하나의 컨택부를 서로 공유하도록 박막 트랜지스터 기판을 구현할 수도 있다.On the other hand, in the above-described embodiments, it has been described that one contact portion is formed for one thin film transistor on the thin film transistor substrate. However, in the second modification, as shown in FIGS. 9A and 9B, a thin film transistor substrate may be formed so that two thin film transistors share one contact portion.

구체적으로, 도 9에 도시된 바와 같이, 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)가 하나의 하부 게이트 전극(110)을 공유하는 경우, 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)의 상부 게이트 전극(175)을 일체형으로 형성함으로써, 제1 박막 트랜지스터(T1)의 하부 게이트 전극(110)과 상부 게이트 전극(175)간의 전기적 연결 및 제2 박막 트랜지스터(T2)의 하부 게이트 전극(110)과 상부 게이트 전극(175)간의 전기적 연결이 공통된 컨택부(180)를 통해 이루어지도록 할 수 있다.9, when the first thin film transistor T1 and the second thin film transistor T2 share one lower gate electrode 110, the first thin film transistor T1 and the second thin film transistor T2, The upper gate electrode 175 of the thin film transistor T2 is integrally formed so that the electrical connection between the lower gate electrode 110 and the upper gate electrode 175 of the first thin film transistor T1 and the electrical connection between the second thin film transistor T2, The upper gate electrode 175 and the lower gate electrode 110 may be electrically connected to each other through a common contact portion 180.

이러한 경우, 컨택부(180)는 상술한 바와 같이, 아일랜드 형상으로 형성될 수 있다.In this case, the contact portion 180 may be formed in an island shape, as described above.

유기 발광 장치Organic light emitting device

상술한 실시예들에 따른 박막 트랜지스터 기판이 유기 발광 장치에 적용되는 경우, 유기 발광 장치를 구성하는 하나 이상의 스위칭 박막 트랜지스터는 상술한 도 2a 및 2b와 도 3a 및 도 3b에 도시된 박막 트랜지스터를 이용하여 구현할 수 있다. 또한, 유기 발광 장치를 구성하는 구동 박막 트랜지스터는 상술한 도 7a 및 도 7b에 도시된 박막 트랜지스터로 구현할 수 있다.When the thin film transistor substrate according to the above embodiments is applied to an organic light emitting device, at least one switching thin film transistor constituting the organic light emitting device uses the thin film transistor shown in FIGS. 2A and 2B and FIGS. 3A and 3B . In addition, the driving thin film transistor constituting the organic light emitting device can be realized by the thin film transistor shown in FIGS. 7A and 7B.

또한, 유기 발광 장치가 2개 이상의 스위칭 박막 트랜지스터를 포함하는 경우, 적어도 2개의 박막 트랜지스터는 도 9a 및 도 9b에 도시된 바와 같이 공통된 컨택부를 이용하여 하부 게이트 전극과 상부 게이트 전극을 전기적으로 연결시킬 수 있다.In addition, when the organic light emitting device includes two or more switching thin film transistors, at least two thin film transistors may be formed by electrically connecting the lower gate electrode and the upper gate electrode using a common contact portion as shown in FIGS. 9A and 9B .

또한, 유기 발광 장치를 구성하는 스토리지 커패시터의 경우, 도 10에 도시된 바와 같은 구조로 형성될 수 있다.In addition, in the case of the storage capacitor constituting the organic light emitting device, the structure may be formed as shown in FIG.

구체적으로, 도 10에 도시된 바와 같이, 기판(100) 상에 하부 게이트 전극(110), 게이트 절연막(120), 에치 스톱퍼층(135)이 순차적으로 형성되어 있고, 게이트 절연막(120) 및 에치 스톱퍼층(135)에는 하부 게이트 전극(110)이 노출되도록 제7 컨택홀(H7)이 형성되어 있다.10, the lower gate electrode 110, the gate insulating film 120, and the etch stopper layer 135 are sequentially formed on the substrate 100, and the gate insulating film 120 and the etch stopper film 135 are sequentially formed. A seventh contact hole H7 is formed in the stopper layer 135 so that the lower gate electrode 110 is exposed.

이때, 제7 컨택홀(H7)에는 소스/드레인 전극(미도시)과 동일한 물질로 이루어진 컨택부(1080)가 채워져 있다. At this time, the seventh contact hole H7 is filled with the contact portion 1080 made of the same material as the source / drain electrode (not shown).

또한, 에치 스톱퍼층(135) 상에는 보호막(160)이 형성되어 있고, 보호막(160)에는 컨택부(1080)가 노출되도록 제8 컨택홀(H8)이 형성되어 있다.A protective film 160 is formed on the etch stopper layer 135 and an eighth contact hole H8 is formed in the protective film 160 so that the contact portion 1080 is exposed.

보호막(160) 상에는 상부 게이트 전극(175)이 형성되어 있고, 이러한 상부 게이트 전극(175)이 제8 컨택홀(H8) 내부에 채워짐으로써 상부 게이트 전극(175)과 컨택부(1080)이 컨택하게 되고, 이로 인해 상부 게이트 전극(175)과 하부 게이트 전극(110)이 전기적으로 연결된다.An upper gate electrode 175 is formed on the protective film 160. The upper gate electrode 175 is filled in the eighth contact hole H8 so that the upper gate electrode 175 and the contact portion 1080 are in contact with each other The upper gate electrode 175 and the lower gate electrode 110 are electrically connected to each other.

또한, 상부 게이트 전극(175) 상에는 화소 전극(1090)이 형성되어 있다. 일 실시예에 있어서 이러한 화소 전극(1090)은 유기 발광 다이오드의 애노드 전극과 동일한 물질로 형성될 수 있다.On the upper gate electrode 175, a pixel electrode 1090 is formed. In one embodiment, the pixel electrode 1090 may be formed of the same material as the anode electrode of the organic light emitting diode.

본 발명이 속하는 기술분야의 당업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.It will be understood by those skilled in the art that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof.

예컨대, 상술한 모든 실시예에 있어서는 에치 스톱퍼 층이 필수적으로 포함되는 것으로 설명하였으나, 변형된 실시예에 있어서는 에치 스톱퍼층을 생략할 수도 있을 것이다. 이러한 경우, 액티브층 상에 소스 전극 및 드레인 전극이 직접 형성된다.For example, in all the embodiments described above, the etch stopper layer is essentially included. However, in the modified embodiment, the etch stopper layer may be omitted. In this case, the source electrode and the drain electrode are directly formed on the active layer.

그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

100: 기판 110: 하부 게이트 전극
120: 게이트 절연막 135: 에치 스톱퍼층
152: 소스 전극 154: 드레인 전극
160: 보호막 175: 상부 게이트 전극100: substrate 110: bottom gate electrode
120: gate insulating film 135: etch stopper layer
152: source electrode 154: drain electrode
160: Protection film 175: Upper gate electrode

Claims (10)

기판 상에 배치된 하부 게이트 전극;
상기 하부 게이트 전극 상에 배치된 액티브층;
상기 액티브층 상에 배치된 소스 전극 및 드레인 전극; 및
상기 소스 전극 및 드레인 전극에 의해 정의되는 채널영역을 커버하도록 상기 소스 전극, 드레인 전극, 및 액티브층 상에 배치된 상부 게이트 전극을 포함하는 박막 트랜지스터와,
상기 소스 전극 및 드레인 전극과 동일한 층에 배치되어 상기 하부 게이트 전극과 상기 상부 게이트 전극을 전기적으로 연결시키는 컨택부를 포함하고,
상기 컨택부는 상기 소스 전극 및 드레인 전극과 동일한 물질인 박막 트랜지스터 기판.A bottom gate electrode disposed on the substrate;
An active layer disposed on the bottom gate electrode;
A source electrode and a drain electrode disposed on the active layer; And
A thin film transistor including a source electrode, a drain electrode, and an upper gate electrode disposed on the active layer so as to cover a channel region defined by the source electrode and the drain electrode;
And a contact portion disposed on the same layer as the source electrode and the drain electrode and electrically connecting the lower gate electrode and the upper gate electrode,
Wherein the contact portion is the same material as the source electrode and the drain electrode. 제1항에 있어서, 상기 박막 트랜지스터는,
상기 하부 게이트 전극과 상기 액티브 층 사이에 개재되고, 제1 컨택홀을 갖는 게이트 절연막; 및
상기 소스 전극 및 상기 드레인 전극과 상기 상부 게이트 전극 사이에 개재되고, 제2 컨택홀을 갖는 제1 보호막을 더 포함하고,
상기 컨택부가 적어도 상기 제1 컨택홀 내부에 채워지고, 상기 상부 게이트전극이 적어도 상기 제2 컨택홀 내부에 채워지며,
상기 제1 컨택홀을 통해 상기 하부 게이트 전극과 상기 컨택부가 컨택하고, 상기 제2 컨택홀을 통해 상기 컨택부와 상기 상부 게이트 전극이 컨택되는 박막 트랜지스터 기판.The thin film transistor according to claim 1,
A gate insulating film interposed between the lower gate electrode and the active layer and having a first contact hole; And
And a first protective film interposed between the source electrode and the drain electrode and the upper gate electrode and having a second contact hole,
The contact portion is filled at least inside the first contact hole, the upper gate electrode is filled at least inside the second contact hole,
Wherein the lower gate electrode and the contact portion are in contact through the first contact hole and the contact portion and the upper gate electrode are in contact through the second contact hole. 제1항에 있어서,
상기 소스 전극 또는 드레인 전극과 전기적으로 연결되는 연결전극을 더 포함하는 박막 트랜지스터 기판.The method according to claim 1,
And a connection electrode electrically connected to the source electrode or the drain electrode. 제3항에 있어서,
상기 연결전극은 상기 상부 게이트 전극과 동일한 물질로 상기 게이트 전극과 동일한 층에 배치되어 있는 박막 트랜지스터 기판.The method of claim 3,
Wherein the connection electrode is disposed on the same layer as the gate electrode with the same material as the upper gate electrode. 제3항에 있어서,
상기 연결전극 상에 형성된 컬러필터; 및
상기 컬러필터 상에 형성되고, 상기 연결전극과 전기적으로 연결되는 화소전극을 더 포함하는 박막 트랜지스터 기판.The method of claim 3,
A color filter formed on the connection electrode; And
And a pixel electrode formed on the color filter and electrically connected to the connection electrode. 제3항에 있어서,
상기 연결전극을 통해 상기 소스 전극 또는 드레인 전극과 전기적으로 연결되는 화소전극을 더 포함하는 박막 트랜지스터 기판.The method of claim 3,
And a pixel electrode electrically connected to the source electrode or the drain electrode through the connection electrode. 기판;
상기 기판 상에 배치된 제1 박막 트랜지스터;
상기 제1 박막 트랜지스터와 연결된 제2 박막 트랜지스터;
상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터에 연결된 제1 컨택부; 및
상기 제1 박막 트랜지스터와 연결된 유기 발광 다이오드를 포함하고,
상기 제1 박막 트랜지스터는,
상기 기판 상에 배치된 하부 게이트 전극;
상기 하부 게이트 전극 상에 배치된 액티브층;
상기 액티브층 상에 배치된 소스 전극 및 드레인 전극; 및
상기 소스 전극 및 드레인 전극에 의해 정의되는 채널영역을 커버하도록 상기 소스 전극, 드레인 전극, 및 액티브층 상에 배치된 상부 게이트 전극을 포함하며,
상기 제1 컨택부는, 소스 전극 및 드레인 전극과 동일한 층에 배치되어 상기 하부 게이트 전극과 상기 상부 게이트 전극을 전기적으로 연결시키고,
상기 제1 컨택부는 상기 소스 전극 및 드레인 전극과 동일한 물질인 유기 발광 장치.Board;
A first thin film transistor disposed on the substrate;
A second thin film transistor connected to the first thin film transistor;
A first contact connected to the first thin film transistor and the second thin film transistor; And
And an organic light emitting diode connected to the first thin film transistor,
The first thin film transistor includes:
A lower gate electrode disposed on the substrate;
An active layer disposed on the bottom gate electrode;
A source electrode and a drain electrode disposed on the active layer; And
A source electrode, a drain electrode, and an upper gate electrode disposed on the active layer to cover a channel region defined by the source electrode and the drain electrode,
The first contact may be disposed on the same layer as the source electrode and the drain electrode to electrically connect the lower gate electrode and the upper gate electrode,
Wherein the first contact portion is the same material as the source electrode and the drain electrode. 제7항에 있어서,
상기 제1 컨택부는, 상기 제2 박막 트랜지스터의 소스 전극 또는 드레인 전극과 일체인 유기 발광 장치.8. The method of claim 7,
Wherein the first contact unit is integrated with a source electrode or a drain electrode of the second thin film transistor. 제7항에 있어서,
상기 유기 발광장치는, 상기 제2 박막 트랜지스터에 연결된 제2 컨택부를 더 포함하고,
상기 제2 박막 트랜지스터는 하부 게이트 전극, 소스전극, 드레인 전극, 및 상부 게이트 전극을 포함하며,
상기 제2 컨택부는, 아일랜드 형상으로 형성되고 상기 제2 박막 트랜지스터의 하부 게이트 전극과 상부 게이트 전극을 전기적으로 연결시키는 유기 발광 장치.8. The method of claim 7,
The organic light emitting device further includes a second contact portion connected to the second thin film transistor,
The second thin film transistor includes a lower gate electrode, a source electrode, a drain electrode, and an upper gate electrode,
Wherein the second contact portion is formed in an island shape and electrically connects the lower gate electrode and the upper gate electrode of the second thin film transistor. 제7항에 있어서,
상기 유기 발광 장치는, 상기 제2 박막 트랜지스터와 연결된 제3 박막 트랜지스터를 더 포함하고,
상기 제3 박막 트랜지스터는 하부 게이트 전극, 소스전극, 드레인 전극, 및 상부 게이트 전극을 포함하며,
상기 제3 박막 트랜지스터의 하부 게이트 전극은 상기 제2 박막 트랜지스터의 하부 게이트 전극과 일체이고, 상기 제3 박막 트랜지스터의 상부 게이트 전극은 상기 제2 박막 트랜지스터의 상부 게이트 전극과 일체이며,
상기 제2 컨택부는, 상기 제3 박막 트랜지스터의 하부 게이트 전극과 상부 게이트 전극을 전기적으로 연결시키는 유기 발광 장치.8. The method of claim 7,
The organic light emitting device may further include a third thin film transistor connected to the second thin film transistor,
The third thin film transistor includes a lower gate electrode, a source electrode, a drain electrode, and an upper gate electrode,
The lower gate electrode of the third thin film transistor is integrated with the lower gate electrode of the second thin film transistor, the upper gate electrode of the third thin film transistor is integral with the upper gate electrode of the second thin film transistor,
And the second contact portion electrically connects the lower gate electrode and the upper gate electrode of the third thin film transistor.
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