KR20150067831A - Array substrate for X-ray Detector and Method of manufacturing the same - Google Patents

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Abstract

According to the present invention, an array substrate for an X-ray detector comprises: a substrate; a gate line and a lead-out line formed to cross each other on the substrate; a thin film transistor formed on an area in which the gate line and the lead-out line cross each other, and including a gate electrode, a gate insulation film, an active layer, a source electrode, a drain electrode, and a first interlayer insulation film; a PIN diode consisting of a lower electrode connected to the thin film transistor, a PIN layer formed on the lower electrode, and an upper electrode formed on the PIN layer, a bias line connected with the upper electrode of the PIN diode; and a stepped pulley compensation layer formed below an area in which the bias line and a stepped pulley unit of the PIN diode are overlapped. Disconnection defect of the bias line can be reduced by decreasing high stepped pulley of the PIN diode.

Description

엑스레이 검출기의 어레이 기판 및 그의 제조 방법{Array substrate for X-ray Detector and Method of manufacturing the same}[0001] The present invention relates to an array substrate for an X-ray detector,

본 발명은 엑스레이 검출기의 어레이 기판에 관한 것으로서, 보다 구체적으로는 단선 불량을 개선하는 엑스레이 검출기의 어레이 기판 및 그의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an array substrate of an X-ray detector, and more particularly, to an array substrate of an X-ray detector that improves disconnection failure and a manufacturing method thereof.

엑스레이(X-ray)를 검출하기 위한 엑스레이 검출기는 엑스레이를 직접 검출하는 직접 방식과 엑스레이를 가시광선 영역의 광으로 변환한 후 변환된 가시광선 영역의 광을 이용하여 엑스레이를 검출하는 간접 방식이 있다.An X-ray detector for detecting an X-ray has a direct method for directly detecting the X-ray and an indirect method for detecting the X-ray using the light in the visible light region after converting the X-ray into the light in the visible ray region .

상기 간접 방식의 엑스레이 검출기는 엑스레이를 가시광선 영역의 광으로 변환시키는 구성, 가시광선 영역의 광을 전자 신호로 변환시키는 구성, 및 상기 전자 신호를 영상 신호로 변환시키는 구성을 포함하여 이루어져, 결국, 조사된 엑스레이를 최종적으로 영상 신호로 변환시켜 엑스레이를 검출하는 장치이다.The indirect type x-ray detector includes a structure for converting x-rays into light in a visible light region, a structure for converting light in a visible light region into an electronic signal, and a structure for converting the electronic signal into a video signal, And finally converts the irradiated X-rays into video signals to detect x-rays.

도 1은 종래의 엑스레이 검출기의 개략적인 단면도이다.1 is a schematic cross-sectional view of a conventional x-ray detector.

도 1에서 알 수 있듯이, 종래의 엑스레이 검출기는 기판(10), 박막 트랜지스터(25), PIN 다이오드(30), 및 신틸레이터(Scintillator, 40)를 포함하여 이루어진다.1, the conventional X-ray detector includes a substrate 10, a thin film transistor 25, a PIN diode 30, and a scintillator 40.

상기 박막 트랜지스터(25)는 상기 기판(10) 상에 형성되며 게이트 전극, 액티브층, 소스 전극 및 드레인 전극을 포함하여 이루어진다.The thin film transistor 25 is formed on the substrate 10 and includes a gate electrode, an active layer, a source electrode, and a drain electrode.

상기 PIN 다이오드(30)는 상기 박막 트랜지스터(25) 상에 형성되며 상기 박막 트랜지스터(25)와 전기적으로 연결되어 있다.The PIN diode 30 is formed on the thin film transistor 25 and is electrically connected to the thin film transistor 25.

상기 신틸레이터(40)는 상기 PIN 다이오드(30) 상에 형성되며 엑스레이(X-ray)를 가시광선 영역의 광으로 변환시키는 역할을 한다.The scintillator 40 is formed on the PIN diode 30 and converts the X-ray into light in the visible light region.

이와 같은 엑스레이 검출기는 엑스레이(X-ray)가 상기 신틸레이터(40)로 조사되면 상기 신틸레이터(40)에서 엑스레이가 가시광선 영역의 광으로 변환되어 상기 PIN 다이오드(30)로 전달된다. 상기 PIN 다이오드(30)로 전달된 가시광선 영역의 광은 상기 PIN 다이오드(30)에서 전자 신호로 변환되고, 변환된 전자 신호는 상기 박막 트랜지스터(25)를 거쳐 영상 신호로 디스플레이 된다.When the X-ray is irradiated onto the scintillator 40, the x-ray detector converts the x-ray into light in the visible light region of the scintillator 40 and transmits the light to the PIN diode 30. The light in the visible light region transmitted to the PIN diode 30 is converted into an electronic signal in the PIN diode 30, and the converted electronic signal is displayed as a video signal through the thin film transistor 25.

이하 도면을 참조로 종래 엑스레이 검출기의 어레이 기판에 대해서 설명하기로 한다.Hereinafter, an array substrate of a conventional X-ray detector will be described with reference to the drawings.

도 2는 종래 엑스레이 검출기의 어레이 기판의 개략적인 도면이다.2 is a schematic diagram of an array substrate of a conventional x-ray detector.

도 2를 참조하면, 종래 엑스레이 검출기의 어레이 기판은, 기판(1) 상에 형성 되면서 게이트 전극(11), 액티브층(13), 소스/드레인 전극(14a, 14b)을 포함하는 박막 트랜지스터(TFT), 게이트 절연막(12), 제1 층간절연막(15), PIN 다이오드(30), 제2 층간절연막(17), 리드아웃(Read out) 라인(18), 바이어스(bias) 라인(19), 및 보호막(20)을 포함하여 이루어진다.2, an array substrate of a conventional X-ray detector is formed on a substrate 1 and includes a gate electrode 11, an active layer 13, a thin film transistor including a source / drain electrode 14a and 14b A gate insulating film 12, a first interlayer insulating film 15, a PIN diode 30, a second interlayer insulating film 17, a read out line 18, a bias line 19, And a protective film 20.

이와 같은 종래의 엑스레이 검출기에서 소자 특성을 크게 좌우하는 것이 PIN 다이오드(30)이다. 상기 PIN 다이오드(30)는 하부 전극(16a), 상부 전극(16c), 및 상기 하부 전극(16a)과 상부 전극(16c) 사이에 형성되며, P(positive)형 반도체층, I(intrinsic)형 반도체층 및 N(negative)형 반도체층으로 이루어진 PIN층(16b)을 포함하여 이루어진다.In the conventional X-ray detector, it is the PIN diode 30 that greatly influences the device characteristics. The PIN diode 30 is formed between the lower electrode 16a and the upper electrode 16c and between the lower electrode 16a and the upper electrode 16c and includes a P-type semiconductor layer, an I (intrinsic) And a PIN layer 16b composed of a semiconductor layer and a N-type semiconductor layer.

이러한 PIN 다이오드(30)는 제품의 성능이 PIN층(16b)의 두께에 비례하는 특성을 가지고 있어, 두꺼운 막으로 형성되어 있다. 이때 PIN 다이오드(30)와 연결되는 바이어스 라인(19)이 상기 PIN 다이오드(30)의 두꺼운 막에 의한 단차에 의해 상기 PIN 다이오드(30)의 단차부(S)에서 절단되는 문제점이 있다. 또한 상기 PIN 다이오드(30) 상부에 형성된 보호막(20)도 단차부(S)에서 정상적으로 형성되지 못하여 상기 PIN 다이오드(30)를 보호해 주지 못하는 문제점이 있다.The PIN diode 30 has a property that the performance of the product is proportional to the thickness of the PIN layer 16b, and is formed of a thick film. The bias line 19 connected to the PIN diode 30 is cut off at the step S of the PIN diode 30 due to the step difference caused by the thick film of the PIN diode 30. Also, the protective layer 20 formed on the PIN diode 30 can not be normally formed in the step S, and thus the PIN diode 30 can not be protected.

본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 상기 PIN 다이오드(30)의 높은 단차를 감소시켜서 상기 바이어스 라인(19)의 단선불량을 감소시킬 수 있는 엑스레이 검출기의 어레이 기판 및 그의 제조 방법을 제공하는데 그 목적이 있다.An array substrate of an X-ray detector capable of reducing a high level difference of the PIN diode (30) to reduce a disconnection defect of the bias line (19) and a method of manufacturing the same The purpose is to provide.

본 발명은 상기 목적을 달성하기 위해서, 기판, 상기 기판 상에 서로 교차하도록 형성된 게이트 라인 및 리드 아웃 라인, 상기 게이트 라인 및 리드 아웃 라인이 교차하는 영역에 형성되며, 게이트 전극, 게이트 절연막, 액티브층, 소스 전극, 드레인 전극, 제1 층간 절연막을 포함하여 이루어진 박막 트랜지스터, 상기 박막 트랜지스터와 연결되는 하부 전극, 상기 하부 전극 상에 형성된 PIN층, 및 상기 PIN층 상에 형성되는 상부 전극을 포함하여 이루어진 PIN 다이오드, 상기 PIN 다이오드의 상부 전극과 연결되는 바이어스 라인, 및 상기 바이어스 라인과 상기 PIN 다이오드의 단차부가 중첩되는 영역 아래에 형성된 단차 보상층을 포함하는 것을 특징으로 하는 엑스레이 검출기의 어레이 기판을 제공한다.According to an aspect of the present invention, there is provided a semiconductor device including a substrate, a gate line and a readout line formed to cross each other on the substrate, a gate electrode, a gate insulating film, A thin film transistor including a source electrode, a drain electrode, and a first interlayer insulating film; a lower electrode connected to the thin film transistor; a PIN layer formed on the lower electrode; and an upper electrode formed on the PIN layer And a step difference compensation layer formed under the region where the step difference of the bias line and the PIN diode overlap, a bias line connected to the upper electrode of the PIN diode, and a step difference compensation layer formed below the step region of the PIN diode, .

본 발명은 또한, 기판 상에 게이트 전극, 게이트 절연막을 형성하는 공정, 상기 게이트 절연막 상에 액티브층을 패턴 형성하는 공정, 상기 게이트 절연막 상에 단차 보상층을 패턴 형성하는 공정, 상기 액티브층 상에서 이격되어 마주보는 소스 및 드레인 전극을 형성하는 공정, 상기 소스 및 드레인 전극이 형성된 기판 상에 제1 층간절연막을 형성한 다음, 상기 소스 전극을 노출되게 하는 제1 컨택홀을 형성하는 공정, 상기 소스 전극 상부의 기판 상에 하부 전극, PIN층, 및 상부 전극을 포함하는 PIN 다이오드를 형성하는 공정, 상기 PIN 다이오드 상부의 기판 상에 제2 층간절연막을 형성한 다음, 상기 드레인 전극 상에 형성된 상기 제1 층간절연막 및 제2 층간절연막에 제2 컨택홀을 형성하는 공정, 및 상기 제2 컨택홀이 형성된 기판 상에 리드 아웃 라인을 형성하는 공정, 상기 PIN 다이오드의 상부 전극과 연결되는 바이어스 라인을 형성하는 공정을 포함하고, 상기 단차 보상층은 상기 바이어스 라인과 상기 PIN 다이오드의 단차부가 중첩되는 영역 아래에 형성되는 것을 특징으로 하는 엑스레이 검출기의 어레이 기판 제조 방법을 제공한다.The present invention also provides a method of manufacturing a semiconductor device, comprising the steps of: forming a gate electrode, a gate insulating film on a substrate; patterning the active layer on the gate insulating film; patterning the step difference compensating layer on the gate insulating film; Forming source and drain electrodes facing each other, forming a first contact hole for exposing the source electrode after forming a first interlayer insulating film on the substrate on which the source and drain electrodes are formed, Forming a PIN diode including a lower electrode, a PIN layer, and an upper electrode on an upper substrate, forming a second interlayer insulating film on a substrate over the PIN diode, Forming a second contact hole in the interlayer insulating film and the second interlayer insulating film; and forming a lead-out line on the substrate on which the second contact hole is formed And forming a bias line connected to the upper electrode of the PIN diode, wherein the level difference compensating layer is formed under a region where the step portion of the bias line and the PIN diode are overlapped with each other, A method of manufacturing an array substrate of a detector is provided.

이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다. According to the present invention as described above, the following effects can be obtained.

본 발명은 상기 액티브층(13)과 동일한 층에서 상기 바이어스 라인(19) 및 상기 PIN 다이오드(30)의 단차부가 중첩되는 영역(S) 아래에 단차 보상층을 형성함으로써, 상기 PIN 다이오드(30)의 높은 단차를 감소시켜서 상기 바이어스 라인(19)의 단선불량을 감소시킬 수 있다.The PIN diode 30 is formed by forming a level difference compensating layer below the region S where the bias line 19 and the stepped portion of the PIN diode 30 overlap in the same layer as the active layer 13, It is possible to reduce the disconnection defect of the bias line 19 by decreasing the height step of the bias line 19.

도 1은 종래의 엑스레이 검출기의 개략적인 단면도.
도 2는 종래 엑스레이 검출기의 어레이 기판의 개략적인 단면도.
도 3은 본 발명의 일 실시예에 따른 엑스레이 검출기의 어레이 기판을 나타내는 개략적인 평면도.
도 4는 본 발명의 일 실시예에 따른 엑스레이 검출기의 어레이 기판을 나타내는 개략적인 단면도.
도 5a 내지 도 5d은 본 발명의 일 실시예에 따른 엑스레이 검출기의 어레이 기판을 제조하는 제조 공정도.1 is a schematic cross-sectional view of a conventional x-ray detector;
2 is a schematic cross-sectional view of an array substrate of a conventional x-ray detector;
3 is a schematic plan view illustrating an array substrate of an x-ray detector according to an embodiment of the present invention.
4 is a schematic cross-sectional view of an array substrate of an x-ray detector in accordance with an embodiment of the present invention.
5A to 5D are views illustrating a manufacturing process for manufacturing an array substrate of an X-ray detector according to an embodiment of the present invention.

본 명세서에서 기술되는 "상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다. The term "on " as used herein is meant to encompass not only when a configuration is formed directly on top of another configuration, but also to the extent that a third configuration is interposed between these configurations.

본 명세서에서 기술되는 "연결된다"라는 용어는 어떤 구성이 다른 구성과 직접적으로 연결되는 경우뿐만 아니라 어떤 구성이 제3의 구성을 통해서 다른 구성과 간접적으로 연결되는 경우까지 포함하는 것을 의미한다.As used herein, the term "coupled" is intended to include not only the case where a configuration is directly connected to another configuration but also the case where a configuration is indirectly connected to another configuration through a third configuration.

본 명세서에서 기술되는 "제1" 및 "제2" 등의 수식어는 해당하는 구성들의 순서를 의미하는 것이 아니라 해당하는 구성들을 서로 구분하기 위한 것이다.The modifiers such as " first "and " second" described in the present specification do not mean the order of the corresponding configurations, but are intended to distinguish the corresponding configurations from each other.

본 명세서에서 기술되는 "포함하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.It is to be understood that the term " comprising, "as used herein, is intended to specify the presence of stated features, integers, steps, operations, elements, And does not preclude the presence or addition of one or more other elements, components, components, parts, or combinations thereof.

본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise.

이하, 첨부되는 도면을 참고하여 상기 문제점을 해결하기 위해 고안된 본 발명의 바람직한 실시예들에 대해 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 일 실시예에 따른 엑스레이 검출기의 어레이 기판을 나타내는 개략적인 평면도이다.3 is a schematic plan view showing an array substrate of an X-ray detector according to an embodiment of the present invention.

도 3에서 알 수 있듯이, 본 발명의 일 실시예에 따른 엑스레이 검출기의 어레이 기판은, 기판(100), 게이트 라인(115), 리드 아웃 라인(190), 박막 트랜지스터(250), PIN 다이오드(300), 바이어스(bias) 라인(200), 및 단차 보상층(140)을 포함하여 이루어진다.3, the array substrate of the X-ray detector according to an embodiment of the present invention includes a substrate 100, a gate line 115, a lead-out line 190, a thin film transistor 250, a PIN diode 300 , A bias line (200), and a level difference compensation layer (140).

상기 게이트 라인(115)은 상기 기판(100) 상에서 제1 방향, 예를 들어 가로 방향으로 배열되어 있고, 상기 리드 아웃 라인(190)은 상기 기판(100) 상에서 상기 제1 방향과 상이한 제2 방향, 예를 들어 세로 방향으로 배열되어 있다. 즉, 상기 게이트 라인(115)과 리드 아웃 라인(190)은 서로 교차하도록 배열되어 있다.The gate lines 115 are arranged on the substrate 100 in a first direction, for example, in a transverse direction, and the lead-out lines 190 are arranged on the substrate 100 in a second direction different from the first direction For example, in the longitudinal direction. That is, the gate line 115 and the lead-out line 190 are arranged to cross each other.

상기 박막 트랜지스터(250)은 상기 게이트 라인(115)과 리드 아웃 라인(190)이 교차하는 영역에 형성되어 있다. The thin film transistor 250 is formed in a region where the gate line 115 and the lead-out line 190 cross each other.

상기 박막 트랜지스터(250)는 게이트 전극(110), 액티브층(130), 소스 전극(150a) 및 드레인 전극(150b)을 포함하여 이루어진다.The thin film transistor 250 includes a gate electrode 110, an active layer 130, a source electrode 150a, and a drain electrode 150b.

상기 게이트 전극(110)은 상기 게이트 라인(115)에서 연장되어 형성된다. 따라서, 상기 게이트 전극(110)은 상기 게이트 라인(115)과 동일한 물질로 동일한 공정을 통해 형성될 수 있다.The gate electrode 110 is formed extending from the gate line 115. Accordingly, the gate electrode 110 may be formed using the same material as the gate line 115 through the same process.

상기 액티브층(130)은 상기 게이트 전극(110)의 상측 및 상기 소스/드레인 전극(150a, 150b)의 하측에 형성된다. 즉 상기 액티브층(130)은 상기 게이트 전극(110)과 상기 소스/드레인 전극(150a, 150b) 사이의 중간층에 형성되어 전자가 이동하는 채널 역할을 한다.The active layer 130 is formed on the upper side of the gate electrode 110 and on the lower side of the source / drain electrodes 150a and 150b. That is, the active layer 130 is formed in an intermediate layer between the gate electrode 110 and the source / drain electrodes 150a and 150b, and serves as a channel through which electrons move.

상기 소스 전극(150a)은 상기 액티브층(130)의 일측에 형성되어 있다. 상기 소스 전극(150a)은 제1 컨택홀(H1)을 통해서 상기 PIN 다이오드(300)와 연결되어 있다. 따라서, 상기 PIN 다이오드(300)에서 변환된 전자 신호는 상기 박막 트랜지스터(250)의 소스 전극(150a)을 통해 전달된다.The source electrode 150 a is formed on one side of the active layer 130. The source electrode 150a is connected to the PIN diode 300 through a first contact hole H1. Therefore, the electronic signal converted by the PIN diode 300 is transmitted through the source electrode 150a of the thin film transistor 250.

상기 드레인 전극(150b)는 상기 액티브층(130)의 타측에 형성되어 상기 소스 전극(150a)과 마주하고 있다. 상기 드레인 전극(150b)은 제2 컨택홀(H2)을 통해 상기 리드 아웃 라인(190)과 연결되어 있다. 따라서, 전자 신호는 상기 박막 트랜지스터(250)의 드레인 전극(150b) 및 상기 드레인 전극(150b)에 연결된 상기 리드 아웃 라인(190)을 거쳐서 영상 신호로 디스플레이 된다.The drain electrode 150b is formed on the other side of the active layer 130 and faces the source electrode 150a. The drain electrode 150b is connected to the lead-out line 190 through the second contact hole H2. Therefore, an electronic signal is displayed as a video signal through the drain electrode 150b of the thin film transistor 250 and the lead-out line 190 connected to the drain electrode 150b.

상기 PIN 다이오드(300)는 상기 박막 트랜지스터(250)의 소스 전극(150a)과 연결되어 있다. 상기 PIN 다이오드(300)는 가시광선 영역의 광을 전자신호로 변환하여 상기 소스 전극(150a)으로 전달하게 된다.The PIN diode 300 is connected to the source electrode 150a of the thin film transistor 250. The PIN diode 300 converts light in the visible light region into an electric signal and transmits the converted signal to the source electrode 150a.

상기 바이어스 라인(200)은 상기 PIN 다이오드(300) 위에 형성되며, 세로 방향으로 길게 연장 형성되어 있다. 상기 바이어스 라인(200)은 상기 박막 트랜지스터(250)의 상부를 지나가도록 형성될 수 있다.The bias line 200 is formed on the PIN diode 300 and extends in the longitudinal direction. The bias line 200 may be formed to pass over the upper portion of the thin film transistor 250.

상기 바이어스 라인(200)은 제3 컨택홀(H3)을 통해 상기 PIN 다이오드(300)와 연결되어 있다. 구체적으로, 상기 바이어스 라인(200)은 상기 PIN 다이오드(300)의 상부 전극과 연결되어 있다.The bias line 200 is connected to the PIN diode 300 through a third contact hole H3. Specifically, the bias line 200 is connected to the upper electrode of the PIN diode 300.

상기 단차 보상층(140)은 상기 바이어스 라인(200) 및 상기 PIN 다이오드(300)의 단차부(S)가 중첩되는 영역 아래에 형성되어 있다.The step difference compensation layer 140 is formed below the region where the bias line 200 and the step S of the PIN diode 300 overlap.

상기 PIN 다이오드(300)는 제품의 성능이 PIN 다이오드(300)의 두께에 비례하는 특성을 가지고 있어, 두꺼운 막으로 형성되어 있다. 이러한 두꺼운 PIN 다이오드(300)의 높이로 인해 PIN 다이오드(300)의 단차부(S)에는 상기 바이어스 라인(200)이 절단되는 현상이 발생한다.The PIN diode 300 has a property that the performance of the PIN diode 300 is proportional to the thickness of the PIN diode 300, and is formed of a thick film. Due to the height of the thick PIN diode 300, the bias line 200 is cut at the step S of the PIN diode 300.

이때, 상기 바이어스 라인(200) 및 상기 PIN 다이오드(300)의 단차부(S)가 중첩되는 영역 아래에 상기 단차 보상층(140)을 형성함으로써, 상기 PIN 다이오드(300)의 높은 단차를 감소시켜서 상기 바이어스 라인(200)의 단선불량을 감소시킬 수 있다.At this time, by forming the step difference compensation layer 140 below the region where the bias line 200 and the step S of the PIN diode 300 overlap, the high step of the PIN diode 300 is reduced It is possible to reduce the disconnection failure of the bias line 200.

도 4는 본 발명의 일 실시예에 따른 엑스레이 검출기의 어레이 기판을 나타내는 개략적인 단면도로서, 이는 도 3의 A-B 라인의 단면에 해당하는 것이다.FIG. 4 is a schematic cross-sectional view of an array substrate of an X-ray detector according to an embodiment of the present invention, which corresponds to a cross section taken along line A-B of FIG.

도 4에서 알 수 있듯이, 기판(100) 상에는 게이트 전극(110)이 형성되어 있고, 상기 게이트 전극(110)을 포함한 기판(100) 전면에는 게이트 절연막(120)이 형성되어 있다.4, a gate electrode 110 is formed on the substrate 100, and a gate insulating layer 120 is formed on the entire surface of the substrate 100 including the gate electrode 110.

상기 게이트 절연막(120) 상에는 액티브층(130)이 형성되어 있고, 상기 액티브층(130) 상에는 소스 전극(150a) 및 드레인 전극(150b)이 서로 마주하면서 이격 형성되어 있다. An active layer 130 is formed on the gate insulating layer 120. A source electrode 150a and a drain electrode 150b are formed on the active layer 130 while being spaced apart from each other.

상기 액티브층(130)은 비정질 실리콘으로 이루어질 수 있고, 상기 소스 전극(150a) 및 드레인 전극(150b)과 접촉하는 영역에 불순물이 도핑된 오믹콘택층(미도시)을 구비할 수 있다.The active layer 130 may be formed of amorphous silicon and may include an ohmic contact layer (not shown) doped with an impurity in a region in contact with the source electrode 150a and the drain electrode 150b.

상기 단차 보상층(140)은 상기 게이트 절연막(120) 상부에 형성되어 있다. The step difference compensating layer 140 is formed on the gate insulating layer 120.

보다 구체적으로, 상기 단차 보상층(140)은 상기 게이트 절연막(120) 상부이면서 바이어스 라인(200)과 PIN 다이오드(300)의 단차부(S)가 중첩되는 영역 아래에 형성될 수 있다. More specifically, the step difference compensation layer 140 may be formed below the region where the bias line 200 and the step S of the PIN diode 300 overlap with each other over the gate insulating layer 120.

상기 단차 보상층(140)은 상기 액티브층(130)과 동일한 물질, 예를 들어 비정질 실리콘으로 형성 될 수 있으며, 이때 상기 액티층(130)과 동일한 두께로 형성될 수 있다. The step compensation layer 140 may be formed of the same material as the active layer 130, for example, amorphous silicon, and may have the same thickness as the active layer 130.

그 외에도 상기 단차 보상층(140)은 상기 액티브층(130)과 다른 물질, 예를 들어 질화물 실리콘 또는 산화물 실리콘으로 형성 될 수 있다. In addition, the level difference compensating layer 140 may be formed of a material other than the active layer 130, for example, silicon nitride or silicon oxide.

다만, 본 발명은 이에 한정되지 않으며, 상기 단차 보상층(140)은 다양한 여러 가지 물질로 만들어 질 수 있다.However, the present invention is not limited thereto, and the step difference compensation layer 140 may be formed of various materials.

상기 소스 전극(150a) 및 드레인 전극(150b) 상에는 제1 층간절연막(160)이 형성되어 있다. 상기 제1 층간절연막(160)의 소정 영역에는 제1 컨택홀(H1)이 형성되어 있어, 상기 제1 컨택홀(H1)에 의해서 상기 소스 전극(150a)이 노출되게 된다.A first interlayer insulating film 160 is formed on the source electrode 150a and the drain electrode 150b. A first contact hole H1 is formed in a predetermined region of the first interlayer insulating film 160 so that the source electrode 150a is exposed by the first contact hole H1.

상기 제1 층간절연막(160) 상에는 PIN 다이오드(300)가 형성되어 있다. 상기 PIN 다이오드(300)는 하부 전극(170a), PIN층(170b), 및 상부 전극(170c)을 포함하여 이루어진다.A PIN diode 300 is formed on the first interlayer insulating film 160. The PIN diode 300 includes a lower electrode 170a, a PIN layer 170b, and an upper electrode 170c.

상기 하부 전극(170a)는 상기 제1 층간절연막(160) 상에 형성되며, 상기 제1 컨택홀(H1)을 통해서 상기 소스 전극(150a)과 연결된다.The lower electrode 170a is formed on the first interlayer insulating film 160 and is connected to the source electrode 150a through the first contact hole H1.

상기 PIN층(170b)은 상기 하부 전극(170a) 상에 형성된다. 상기 PIN층(170b)은 P(positive)형 반도체층, I(intrinsic)형 반도체층 및 N(negative)형 반도체층으로 이루어지는데, 상기 하부 전극(170a) 상에는 N형 반도체층, I형 반도체층, 및 P형 반도체층이 순서대로 적층될 수 있다. 이와 같은 PIN층(170b)에 광이 조사되면 상기 I형 반도체층이 P형 반도체층과 N형 반도체층에 의해 공핍(depletion)이 되어 내부에 전기장이 발생하게 되고, 광에 의해 생성되는 정공 및 전자가 상기 전기장에 의해 드리프트(drift) 되어 각각 P형 반도체층 및 N형 반도체층에서 수집되게 된다.The PIN layer 170b is formed on the lower electrode 170a. The PIN layer 170b is composed of a P-type semiconductor layer, an I (intrinsic) -type semiconductor layer, and an N-type semiconductor layer. On the lower electrode 170a, , And a P-type semiconductor layer may be stacked in this order. When the PIN layer 170b is irradiated with light, the I-type semiconductor layer is depleted by the P-type semiconductor layer and the N-type semiconductor layer, and an electric field is generated in the PIN layer 170b. Electrons are drifted by the electric field to be collected in the P-type semiconductor layer and the N-type semiconductor layer, respectively.

상기 상부 전극(170c)은 상기 PIN층(170b) 상에 형성되며, 바이어스 라인(200)과 연결되게 된다.The upper electrode 170c is formed on the PIN layer 170b and is connected to the bias line 200. [

이때, 상기 PIN 다이오드(300)는 제품의 성능이 상기 PIN층(170b)의 두께에 비례하는 특성을 가지고 있어, 두꺼운 막으로 형성되어 있고, 이는 상기 상부 전극(170c)과 연결되는 바이어스 라인(200)이 절단되는 불량을 야기한다.At this time, the PIN diode 300 has a property that the performance of the product is proportional to the thickness of the PIN layer 170b, and is formed of a thick film. The PIN diode 300 has a bias line 200 connected to the upper electrode 170c ) Causes a failure to be cut.

본 발명의 일 실시예에 따른 엑스레이 검출기의 어레이 기판은 상기 PIN 다이오드(300)의 단차부(S)와 바이어스 라인(200)이 중첩되는 영역 아래에 단차 보상층(140)을 형성함으로써, 상기 PIN 다이오드(300)의 높이를 줄여서 상기 바이어스 라인(200)이 절단되는 불량을 감소시킬 수 있다.The array substrate of the X-ray detector according to an embodiment of the present invention forms a level difference compensating layer 140 below the region where the bias line 200 overlaps with the step S of the PIN diode 300, It is possible to reduce the height of the diode 300 and thereby reduce the defect that the bias line 200 is cut off.

제2 층간절연막(180)은 상기 PIN 다이오드(300)을 포함하여 상기 기판(100) 상에 형성되어 있다. 상기 제2 층간절연막(180)의 소정 영역에는 제2 컨택홀(H2) 및 제3 컨택홀(H3)이 형성되어 있다.The second interlayer insulating film 180 is formed on the substrate 100 including the PIN diode 300. A second contact hole H2 and a third contact hole H3 are formed in a predetermined region of the second interlayer insulating film 180. [

상기 제2 컨택홀(H2)에 의해서 상기 드레인 전극(150b)가 노출되고, 상기 제3 컨택홀(H3)에 의해서 상기 상부 전극(170c)가 노출되게 된다.The drain electrode 150b is exposed by the second contact hole H2 and the upper electrode 170c is exposed by the third contact hole H3.

리드 아웃 라인(190)은 상기 제2 층간절연막(180) 상에 형성되어 있다.A lead-out line 190 is formed on the second interlayer insulating film 180.

상기 리드 아웃 라인(190)은 상기 제1 층간절연막(160) 및 제2 층간절연막(180)에 구비된 제2 컨택홀(H2)을 통해 박막 트랜지스터(250)의 드레인 전극(150b)과 연결된다.The lead out line 190 is connected to the drain electrode 150b of the thin film transistor 250 through the second contact hole H2 provided in the first interlayer insulating film 160 and the second interlayer insulating film 180 .

바이어스 라인(200)은 상기 제2 층간절연막(180) 상에 형성되어 있다.The bias line 200 is formed on the second interlayer insulating film 180.

상기 바이어스 라인(200)은 상기 제3 컨택홀(H3)을 통해 상기 상부 전극(170c)과 연결되어 있다. 또한, 전술한 바와 같이, 상기 바이어스 라인(200)은 상기 박막 트랜지스터(250) 상부의 상기 제2 층간절연막(180) 상에도 형성되어 있다.The bias line 200 is connected to the upper electrode 170c through the third contact hole H3. In addition, as described above, the bias line 200 is also formed on the second interlayer insulating film 180 above the thin film transistor 250.

보호막(210)은 상기 리드 아웃 라인(190) 및 바이어스 라인(200)을 포함하여 상기 제2 층간절연막(180) 상 전면에 형성되어 있다.The passivation layer 210 is formed on the entire surface of the second interlayer insulating layer 180 including the lead-out line 190 and the bias line 200.

도 5a 내지 도 5d은 본 발명의 일 실시예에 따른 엑스레이 검출기의 어레이 기판을 제조하는 제조 공정도로서, 이는 전술한 도 4에 따른 엑스레이 검출기의 어레이 기판의 제조 공정에 관한 것이다.FIGS. 5A to 5D are views illustrating a manufacturing process for manufacturing an array substrate of an X-ray detector according to an embodiment of the present invention, which is related to the manufacturing process of the array substrate of the X-ray detector according to FIG.

우선, 도 5a에서 알 수 있듯이, 마스크 공정을 통해서 기판(100) 상에 게이트 전극(110)을 패턴 형성한다.5A, the gate electrode 110 is patterned on the substrate 100 through a mask process.

상기 게이트 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금을 PECVD법(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 증착하고, 증착한 물질 위에 포토 레지스트 패턴을 형성한 후 노광, 현상 및 식각 공정을 차례로 수행하는 소위 포토리소그라피(Photolithography) 공정을 이용하여 패턴 형성할 수 있다. 또한, 상기 포토리소그라피 공정 이외에, 금속물질의 페이스트를 이용하여 스크린 프린팅(screen printing), 잉크젯 프린팅(inkjet printing), 그라비아 프린팅(gravure printing), 그라비아 오프셋 프린팅(gravure offset printing), 리버스 오프셋 프린팅(reverse offset printing), 플렉소 프린팅(flexo printing), 또는 마이크로 콘택 프린팅(microcontact printing)과 같은 인쇄 공정을 통해 패턴 형성할 수도 있다. 이하에서 설명하는 각각의 구성에 대한 패턴형성도 상기와 같은 공정을 이용하여 수행할 수 있다.The gate electrode 110 may be formed of at least one selected from the group consisting of Mo, Al, Cr, Au, Ti, Ni, A pattern is formed using a so-called photolithography process in which an alloy is deposited using PECVD (Plasma Enhanced Chemical Vapor Deposition), a photoresist pattern is formed on the deposited material, and then exposure, development, can do. In addition to the photolithography process, a paste of a metal material may be used for screen printing, inkjet printing, gravure printing, gravure offset printing, reverse reverse printing, such as offset printing, flexo printing, or microcontact printing. Pattern formation for each structure described below can also be performed using the above-described process.

상기 게이트 전극(110)을 형성한 다음, 상기 기판(100) 상에 게이트 절연막(120)을 형성한다.After the gate electrode 110 is formed, a gate insulating layer 120 is formed on the substrate 100.

그 다음, 상기 게이트 절연막(120) 상에 마스크 공정을 통해서 액티브층(130) 및 단차 보상층(140)을 패턴 형성한다. 특히, 상기 단차 보상층(140)은 후술하는 바이어스 라인(200)과 PIN 다이오드(300)의 단차부(S)가 중첩되는 영역 아래에 형성한다. Then, an active layer 130 and a level difference compensating layer 140 are pattern-formed on the gate insulating layer 120 through a mask process. In particular, the step difference compensation layer 140 is formed below the region where the bias line 200, which will be described later, and the step S of the PIN diode 300 overlap.

상기 액티브층(130) 및 단차 보상층(140)은 동일한 마스크 공정으로 동시에 형성되므로 추가 마스크 공정이 필요 없을뿐더러 동일한 물질로 형성될 수 있고, 예를 들어 비정질 실리콘으로 이루어질 수 있다.Since the active layer 130 and the step difference compensating layer 140 are formed simultaneously by the same mask process, they need not be subjected to an additional mask process, and may be formed of the same material, for example, amorphous silicon.

이때, 상기 단차 보상층(140)은 상기 액티브층(130)과 동일한 두께로 형성될 수 있다.At this time, the level difference compensating layer 140 may be formed to have the same thickness as the active layer 130.

또한, 도면에는 도시하지 않았지만, 본 발명의 다른 실시예로서 상기 액티브층(130)을 형성한 뒤 상기 액티브층(130)과 다른 물질 예를 들어, 질화물 실리콘 또는 산화물 실리콘으로 패턴 형성할 수도 있다.Further, although not shown in the drawing, the active layer 130 may be formed in a pattern different from that of the active layer 130, for example, silicon nitride or silicon oxide, as another embodiment of the present invention.

다음, 도 5b에서 알 수 있듯이, 마스크 공정을 통해서 상기 액티브층(130) 상에서 이격되어 마주보도록 소스 전극(150a) 및 드레인 전극(150b)를 패턴 형성한다.Next, as shown in FIG. 5B, the source electrode 150a and the drain electrode 150b are pattern-formed so as to face each other on the active layer 130 through a mask process.

그 다음, 상기 소스 및 드레인 전극(150a, 150b)이 형성된 기판(100) 상에 제1 층간절연막(160)을 증착한 후, 상기 소스 전극(150a)을 일부 노출되게 하는 제1 컨택홀(H1)을 형성한다.A first interlayer insulating film 160 is deposited on the substrate 100 on which the source and drain electrodes 150a and 150b are formed and then a first contact hole H1 for partially exposing the source electrode 150a is formed. ).

상기 제1 컨택홀(H1)은 드라이 에칭(dry etching) 공정에 의해 형성될 수 있다. The first contact hole H1 may be formed by a dry etching process.

다음, 도 5c에서 알 수 있듯이, 상기 소스 전극(150a) 상부의 기판(100) 상에 하부 전극(170a), PIN층(170b), 및 상부 전극(170c)를 포함하는 PIN 다이오드(300)을 형성한다.5C, a PIN diode 300 including a lower electrode 170a, a PIN layer 170b, and an upper electrode 170c is formed on the substrate 100 above the source electrode 150a, .

구체적으로, 마스크 공정을 통해서 상기 제1 층간절연막(160) 상의 화소 영역에 하부 전극(170a)을 형성한다. 상기 하부 전극(170a)은 제1 컨택홀(H1)을 통해서 상기 소스 전극(150a)과 전기적으로 컨택된다.Specifically, a lower electrode 170a is formed in a pixel region on the first interlayer insulating film 160 through a mask process. The lower electrode 170a is electrically connected to the source electrode 150a through the first contact hole H1.

그 뒤, 기판(100)의 전면에 광도전체막과 금속막을 순차적으로 형성한 다음, 마스크 공정을 진행하여 상부 전극(170c)을 먼저 형성하고, 이후 마스크 공정을 추가로 진행하여 상기 하부 전극(170a)과 상부 전극(170c) 사이에 PIN층(170b)을 형성하여 PIN 다이오드(300)을 완성한다.Thereafter, a photoconductive film and a metal film are sequentially formed on the entire surface of the substrate 100, and then a mask process is performed to form an upper electrode 170c first, and then a mask process is further performed to form the lower electrode 170a A PIN layer 170b is formed between the upper electrode 170a and the upper electrode 170c to complete the PIN diode 300. [

상기 PIN층(170b)은 상기 하부 전극(170a) 보다 좁은 면적으로 형성하기 때문에 상기 하부 전극(170a)의 가장자리 영역에 상기 PIN층(170b)의 외측 가장자리 둘레를 따라 노출되어 있다.Since the PIN layer 170b is formed to have a smaller area than the lower electrode 170a, the PIN layer 170b is exposed along the outer edge of the PIN layer 170b in the edge region of the lower electrode 170a.

상기와 같이, 기판(100) 상에 PIN 다이오드(300)가 형성되면, 상기 PIN 다이오드(300) 상부의 기판 상에 제2 층간절연막(180)을 형성한다.As described above, when the PIN diode 300 is formed on the substrate 100, the second interlayer insulating film 180 is formed on the substrate on the PIN diode 300.

그 뒤, 상기 드레인 전극(150b) 상에 형성된 상기 제1 층간절연막(160) 및 제2 층간절연막(180)에 상기 드레인 전극(150b)을 일부 노출되게 하는 제2 컨택홀(H2)을 형성한다.A second contact hole H2 for partially exposing the drain electrode 150b is formed in the first interlayer insulating film 160 and the second interlayer insulating film 180 formed on the drain electrode 150b .

상기 제2 컨택홀(H2)은 드라이 에칭(dry etching) 공정에 의해 형성될 수 있다. 또한, 상기 제2 컨택홀(H2)과 동시에 제2 층간절연막(180)에 상기 상부 전극(170c)을 일부 노출되게 하는 제3 컨택홀(H3)을 형성한다.The second contact holes H2 may be formed by a dry etching process. In addition, a third contact hole H3 for partially exposing the upper electrode 170c is formed on the second interlayer insulating film 180 together with the second contact hole H2.

다음, 도 5d에서 알 수 있듯이, 기판 상에 리드 아웃 라인(190) 및 바이어스 라인(200)을 형성한다.Next, as shown in FIG. 5D, a lead-out line 190 and a bias line 200 are formed on the substrate.

상기 리드 아웃 라인(190)은 상기 제2 컨택홀(H2)이 형성된 제2 층간절연막(180) 상에 패턴 형성한다.The lead-out line 190 is pattern-formed on the second interlayer insulating film 180 on which the second contact holes H2 are formed.

상기 리드 아웃 라인(190)은 상기 제2 컨택홀(H2)을 통해서 상기 드레인 전극(150b)과 전기적으로 컨택된다.The lead-out line 190 is electrically connected to the drain electrode 150b through the second contact hole H2.

상기 바이어스 라인(200)은 상기 리드 아웃 라인(190)과 동시에 패턴 형성한다.The bias line 200 forms a pattern simultaneously with the lead-out line 190.

상기 바이어스 라인(200)은 제2 층간절연막(180) 상에 형성되어 상기 제3 컨택홀(H3)을 통해 상기 상부 전극(170c)와 전기적으로 컨택된다. 또한, 상기 바이어스 라인(200)은 상기 박막 트랜지스터(250) 상부의 상기 제2 층간절연막(180) 상에도 형성되어 있다.The bias line 200 is formed on the second interlayer insulating layer 180 and electrically connected to the upper electrode 170c through the third contact hole H3. The bias line 200 is also formed on the second interlayer insulating film 180 above the thin film transistor 250.

그 뒤, 상기 리드 아웃 라인(190) 및 바이어스 라인(200)을 포함하여 상기 제2 층간절연막(180) 상 전면에 보호막(210)을 형성한다.Thereafter, the passivation layer 210 is formed on the entire surface of the second interlayer insulating layer 180 including the lead-out line 190 and the bias line 200.

이상 설명한 각각의 구성들은 당업계에 공지된 다양한 재료를 당업계에 공지된 다양한 방법을 통해 패턴 형성할 수 있다. 이하에서는 각각의 구성들의 재료 및 패턴 형성 방법에 대한 예를 설명하지만, 반드시 그에 한정되는 것은 아니다.Each of the structures described above can be patterned by various methods known in the art by various methods known in the art. Hereinafter, examples of materials and pattern forming methods of the respective structures will be described, but the present invention is not limited thereto.

상기 게이트 전극(110), 게이트 라인(115), 소스 전극(150a), 드레인 전극(150b), 하부 전극(170a), 리드 아웃 라인(190), 및 바이어스 라인(200) 각각은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.Each of the gate electrode 110, the gate line 115, the source electrode 150a, the drain electrode 150b, the lower electrode 170a, the lead-out line 190, and the bias line 200 is formed of molybdenum (Mo) (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), copper (Cu), or alloys thereof. It may consist of a single layer or multiple layers of two or more layers.

상기 게이트 절연막(120), 제1 층간절연막(160), 제2 층간절연막(180), 보호막(210)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 이루어질 수 있으며, 상기 산화막 또는 질화막의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.The gate insulating layer 120, the first interlayer insulating layer 160, the second interlayer insulating layer 180 and the passivation layer 210 may be formed of a silicon oxide layer (SiOx) or a silicon nitride layer (SiNx) Layer or two or more layers.

상기 액티브층(130) 및 PIN층(170b)는 비정질 실리콘을 포함하여 이루어질 수 있다.The active layer 130 and the PIN layer 170b may include amorphous silicon.

상기 상부 전극(170c)는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명 도전물로 이루어질 수 있다.The upper electrode 170c may be formed of a transparent conductive material such as indium tin oxide (ITO), indium zinc oxide (IZO), or zinc oxide (ZnO).

이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. Will be apparent to those of ordinary skill in the art.

100: 기판 110: 게이트 전극
115: 게이트 라인 120: 게이트 절연막
130: 액티브층 140: 단차 보상층
150a: 소스 전극 150b: 드레인 전극
160: 제1 층간 절연막 170a: 하부 전극
170b: PIN층 170c: 상부 전극
180: 제2 층간 절연막 190: 리드 아웃 라인
200: 바이어스 라인 250: 박막 트랜지스터
300: PIN 다이오드 H1: 제1 컨택홀
H2: 제2 컨택홀 H3: 제3 컨택홀
S: 단차부100: substrate 110: gate electrode
115: gate line 120: gate insulating film
130: active layer 140: step difference compensation layer
150a: source electrode 150b: drain electrode
160: first interlayer insulating film 170a: lower electrode
170b: PIN layer 170c: upper electrode
180: second interlayer insulating film 190: lead out line
200: bias line 250: thin film transistor
300: PIN diode H1: first contact hole
H2: second contact hole H3: third contact hole
S: stepped portion

Claims (10)

기판;
상기 기판 상에 서로 교차하도록 형성된 게이트 라인 및 리드 아웃 라인;
상기 게이트 라인 및 리드 아웃 라인이 교차하는 영역에 형성되며, 게이트 전극, 게이트 절연막, 액티브층, 소스 전극, 드레인 전극, 제1 층간 절연막을 포함하여 이루어진 박막 트랜지스터;
상기 박막 트랜지스터와 연결되는 하부 전극, 상기 하부 전극 상에 형성된 PIN층, 및 상기 PIN층 상에 형성되는 상부 전극을 포함하여 이루어진 PIN 다이오드;
상기 PIN 다이오드의 상부 전극과 연결되는 바이어스 라인; 및
상기 바이어스 라인과 상기 PIN 다이오드의 단차부가 중첩되는 영역 아래에 형성된 단차 보상층을 포함하는 것을 특징으로 하는 엑스레이 검출기의 어레이 기판. Board;
A gate line and a lead-out line formed on the substrate so as to cross each other;
A thin film transistor formed in a region where the gate line and the readout line cross each other and including a gate electrode, a gate insulating film, an active layer, a source electrode, a drain electrode, and a first interlayer insulating film;
A PIN diode including a lower electrode connected to the thin film transistor, a PIN layer formed on the lower electrode, and an upper electrode formed on the PIN layer;
A bias line connected to the upper electrode of the PIN diode; And
And a step difference compensating layer formed under the region where the step difference of the bias line and the PIN diode overlap. 제1항에 있어서,
상기 단차 보상층은 상기 게이트 절연막 상부에 형성되는 것을 특징으로 하는 엑스레이 검출기의 어레이 기판.The method according to claim 1,
And the step difference compensation layer is formed on the gate insulating film. 제1항에 있어서,
상기 액티브층은 비정질 실리콘으로 이루어진 것을 특징으로 하는 엑스레이 검출기의 어레이 기판.The method according to claim 1,
Wherein the active layer is made of amorphous silicon. 제1항에 있어서,
상기 단차 보상층은 상기 액티브층과 동일한 물질로 형성된 것을 특징으로 하는 엑스레이 검출기의 어레이 기판.The method according to claim 1,
Wherein the step compensation layer is formed of the same material as the active layer. 제1항에 있어서,
상기 단차 보상층은 상기 액티브층과 동일한 두께로 형성된 것을 특징으로 하는 엑스레이 검출기의 어레이 기판.The method according to claim 1,
Wherein the step difference compensation layer is formed to have the same thickness as the active layer. 제1항에 있어서,
상기 단차 보상층은 질화물 실리콘 또는 산화물 실리콘으로 형성된 것을 특징으로 하는 엑스레이 검출기의 어레이 기판.The method according to claim 1,
Wherein the level difference compensating layer is formed of silicon nitride or silicon oxide. 기판 상에 게이트 전극, 게이트 절연막을 형성하는 공정;
상기 게이트 절연막 상에 액티브층을 패턴 형성하는 공정;
상기 게이트 절연막 상에 단차 보상층을 패턴 형성하는 공정;
상기 액티브층 상에서 이격되어 마주보는 소스 및 드레인 전극을 형성하는 공정;
상기 소스 및 드레인 전극이 형성된 기판 상에 제1 층간절연막을 형성한 다음, 상기 소스 전극을 노출되게 하는 제1 컨택홀을 형성하는 공정;
상기 소스 전극 상부의 기판 상에 하부 전극, PIN층, 및 상부 전극을 포함하는 PIN 다이오드를 형성하는 공정;
상기 PIN 다이오드 상부의 기판 상에 제2 층간절연막을 형성한 다음, 상기 드레인 전극 상에 형성된 상기 제1 층간절연막 및 제2 층간절연막에 제2 컨택홀을 형성하는 공정; 및
상기 제2 컨택홀이 형성된 기판 상에 리드 아웃 라인을 형성하는 공정;
상기 PIN 다이오드의 상부 전극과 연결되는 바이어스 라인을 형성하는 공정을 포함하고,
상기 단차 보상층은 상기 바이어스 라인과 상기 PIN 다이오드의 단차부가 중첩되는 영역 아래에 형성되는 것을 특징으로 하는 엑스레이 검출기의 어레이 기판 제조 방법.Forming a gate electrode and a gate insulating film on the substrate;
Forming an active layer pattern on the gate insulating film;
Forming a step difference compensation layer pattern on the gate insulating film;
Forming source and drain electrodes facing each other on the active layer;
Forming a first interlayer insulating film on the substrate on which the source and drain electrodes are formed, and then forming a first contact hole exposing the source electrode;
Forming a PIN diode including a lower electrode, a PIN layer, and an upper electrode on a substrate above the source electrode;
Forming a second interlayer insulating film on the substrate above the PIN diode and then forming second contact holes in the first interlayer insulating film and the second interlayer insulating film formed on the drain electrode; And
Forming a lead-out line on the substrate on which the second contact hole is formed;
And forming a bias line connected to the upper electrode of the PIN diode,
Wherein the step difference compensation layer is formed under a region where the step portion of the bias line and the PIN diode overlap. 제7항에 있어서,
상기 단차 보상층은 상기 액티브층과 동시에 형성되는 것을 특징으로 하는 엑스레이 검출기의 어레이 기판 제조 방법.8. The method of claim 7,
Wherein the step compensation layer is formed simultaneously with the active layer. 제7항에 있어서,
상기 단차 보상층은 상기 액티브층과 동일한 물질로 형성된 것을 특징으로 하는 엑스레이 검출기의 어레이 기판 제조 방법.8. The method of claim 7,
Wherein the step compensation layer is formed of the same material as the active layer. 제7항에 있어서,
상기 단차 보상층은 질화물 실리콘 또는 산화물 실리콘으로 형성된 것을 특징으로 하는 엑스레이 검출기의 어레이 기판 제조 방법.8. The method of claim 7,
Wherein the step difference compensation layer is formed of silicon nitride or silicon oxide.
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