KR20150060884A - 푸싱형 버퍼 복사 및 저장 기능성을 제공하기 위한 명령어 및 논리 - Google Patents
푸싱형 버퍼 복사 및 저장 기능성을 제공하기 위한 명령어 및 논리 Download PDFInfo
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Abstract
명령어들 및 논리는 푸싱형 버퍼 복사 및 저장 기능성을 제공한다. 몇몇 실시예들은 제1 하드웨어 스레드 또는 처리 코어, 및 제2 하드웨어 스레드 또는 처리 코어, 제2 프로세서 스레드 또는 처리 코어에 의해 접근 가능한 공유 메모리 주소에 대해 캐시 라인에 캐시 일관성 데이터를 저장하는 캐시를 포함한다. 소스 데이터 피연산자, 목적지 피연산자로서의 상기 공유 메모리 주소, 및 상기 공유 메모리 주소의 하나 이상의 소유자들을 지정하는 명령어를 디코딩한 것에 응답하여, 하나 이상의 실행 유닛들은 상기 하나 이상 소유자들이 상기 제2 하드웨어 스레드 또는 처리 코어를 포함할 때, 캐시에서 상기 제2 하드웨어 스레드 또는 처리 코어에 의해 접근 가능한 상기 공유 메모리 주소에 대해 캐시 라인에서의 캐시 일관성 데이터에 소스 데이터 피연산자로부터의 데이터를 복사한다.
Description
본 출원은 2010년 11월 29일 출원되고 제목이 "스트림 버퍼 관리 명령어들을 위한 방법 및 장치"인 출원 일련 번호 제12/955,763호와 관련된다.
본 개시는, 처리 논리(processing logic), 마이크로프로세서들, 및 프로세서 또는 기타 처리 논리에 의해 실행될 때 논리적, 수학적, 또는 기타 함수 연산(functional operation)들을 실행하는 연관된 명령어 세트 아키텍처의 분야에 관한 것이다. 특히, 본 개시는 푸싱형 버퍼 복사 및 저장 기능성(pushing buffer copy and store functionality)을 제공하기 위한 명령어들 및 논리와 관련된다.
오늘날의 프로세서들은 종종 계산 집약적인 연산들을 제공하는 명령어들을 포함하지만, 예를 들어 SIMD(single instruction multiple data) 벡터 레지스터들과 같은 다양한 데이터 저장 장치들을 이용하는 효율적 구현을 통해 활용될 수 있는 높은 수준의 데이터 병렬성을 제공한다. 이 때에 중앙 처리 장치(CPU)는 벡터들을 처리하는 것을 지원하는 병렬 하드웨어를 제공할 수 있다. 벡터는 많은 연속적 데이터 성분들(consecutive data elements)을 보유하는 데이터 구조이다. 사이즈 M인 벡터 레지스터는 N개의 사이즈 O인 벡터 성분을 포함할 수 있는데, 여기서 N=M/O이다. 예를 들면, 64 바이트 벡터 레지스터는, (a) 각각의 성분이 1 바이트를 차지하는 데이터 아이템(data item)을 보유하는 64개의 벡터 성분, (b) 각각이 2 바이트(또는 1 "워드(word)")를 차지하는 데이터 아이템들을 보유하는 32개의 벡터 성분, (c) 각각이 4 바이트(또는 1 "더블워드(doubleword)")를 차지하는 데이터 아이템들을 보유하는 16개의 벡터 성분, 또는 (d) 각각이 8 바이트(또는 1 "쿼드워드(quadword)")를 차지하는 데이터 아이템들을 보유하는 8개의 벡터 성분으로 구획될 수 있다.
병렬성을 활용하여 성능을 강화하기 위한 또 다른 기술은 다중 코어 또는 하드웨어 스레드를 하나 이상의 다이들상으로 통합시키는 다중 코어 및/또는 멀티스레딩된 프로세서들에서 볼 수 있다. 다중 코어 및/또는 멀티스레딩된 프로세서들은 웹 서버들과 같은 처리량 중심 애플리케이션들에게는 이익이 되지만, 별개의 프로세서들상에서 실행할 거의 독립적인 코드 영역들을 활용하는 것에 응용하면 수행할 대단히 많은 수의 현저하게 직렬화된 태스크들을 가질 수 있는 범용 애플리케이션들에게 항상 도움이 되는 것은 아니다.
최근에 연구된 대안 접근법은 각각의 루프 반복이 단(stage)들로 나누어질 수 있고 또한 하드웨어 스레드들이 상이한 반복들로부터의 상이한 단들상에서 동시적으로 연산할 수 있는 파이프라인 병렬성을 이용하는 것이다. 이 접근법에서, 반복 i의 이전 단은 반복 i의 다음 단인 소비자에게 생산자로서의 역할을 하고, 어느 한 하드웨어 스레드가 반복 i의 다음 단상에서 연산하는 동안 또 다른 하드웨어 스레드는 반복 i+1의 이전 단상에서 병렬적으로 연산한다. 그러므로, 직렬 소프트웨어 프로세스가 하드웨어 스레드마다 큐잉되고 또한 다중 코어 및/또는 멀티스레딩된 프로세서들의 병렬성을 활용할 수 있다.
파이프라인 병렬성에 대한 결점들 중 하나는 오늘날의 다중 코어 프로세서의 다중 레벨 캐시 계층 구조들에서 큐잉되고 있는 다중 코어 사이에서의 데이터 공유가 상당한 성능 지연들을 초래하고, 또한 일관성 처리 트래픽(coherency traffic)에서의 값비싼 증가, 전력 사용 및 에너지 소비를 야기할 수 있다는 것이다.
몇몇 제안된 해결책들은, 소프트웨어상으로 부담을 전가함으로써 빌트인 캐시 일관성 처리 트래픽 증가, 전력 요구 및 에너지 소비를 회피하도록, 일종의 메시지 전달 아키텍처, 및/또는 일관성 처리 지원 없는 소프트웨어 관리된 메모리들을 도입한다. 한가지 결점은 상당한 개발과 유지 관리 노력이 소프트웨어 프로그래머들의 임무에 추가된다는 것일 수 있다.
지금까지, 이러한 성능 제한 문제점, 높은 에너지 소비 우려, 및 기타 병목 현상에 대한 가능한 해결 방안이 적절히 탐구되지 않았다.
본 발명은 첨부 도면들의 그림들에서 제한을 위한 것이 아니라 예를 드는 식으로 도해된다.
도 1a는 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 실행하는 시스템의 일 실시예의 블록도이다.
도 1b는 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 실행하는 시스템의 또 다른 실시예의 블록도이다.
도 1c는 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 실행하는 시스템의 또 다른 실시예의 블록도이다.
도 2는 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 실행하는 프로세서의 일 실시예의 블록도이다.
도 3a는 일 실시예에 따른 패킹된 데이터 형들을 도해한다.
도 3b는 일 실시예에 따른 패킹된 데이터 형들을 도해한다.
도 3c는 일 실시예에 따른 패킹된 데이터 형들을 도해한다.
도 3d는 일 실시예에 따라 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어 인코딩을 도해한다.
도 3e는 또 다른 실시예에 따라 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어 인코딩을 도해한다.
도 3f는 또 다른 실시예에 따라 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어 인코딩을 도해한다.
도 3g는 또 다른 실시예에 따라 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어 인코딩을 도해한다.
도 3h는 또 다른 실시예에 따라 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어 인코딩을 도해한다.
도 4a는 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 실행하는 프로세서 마이크로 아키텍처의 일 실시예의 요소들을 도해한다.
도 4b는 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 실행하는 프로세서 마이크로 아키텍처의 또 다른 실시예의 요소들을 도해한다.
도 5는 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 실행하는 프로세서의 일 실시예의 블록도이다.
도 6은 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 실행하는 컴퓨터 시스템의 일 실시예의 블록도이다.
도 7은 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 실행하는 컴퓨터 시스템의 또 다른 실시예의 블록도이다.
도 8은 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 실행하는 컴퓨터 시스템의 또 다른 실시예의 블록도이다.
도 9는 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 실행하는 SoC의 일 실시예의 블록도이다.
도 10은 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 실행하는 프로세서의 실시예의 블록도이다.
도 11은 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 IP 코어 개발 시스템의 일 실시예의 블록도이다.
도 12는 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 아키텍처 에뮬레이션 시스템의 일 실시예를 도해한다.
도 13은 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 번역하는 시스템의 일 실시예이다.
도 14는 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어를 이용하기 위한 시스템의 일 실시예의 흐름도를 예시한다.
도 15는 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어를 이용하기 위한 시스템의 또 다른 실시예에 대한 흐름도를 예시한다.
도 16은 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 처리의 일 실시예의 흐름도를 예시한다.
도 17은 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 처리의 대안 실시예에 대한 흐름도를 예시한다.
도 18은 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 처리의 또 다른 실시예에 대한 흐름도를 예시한다.
도 1a는 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 실행하는 시스템의 일 실시예의 블록도이다.
도 1b는 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 실행하는 시스템의 또 다른 실시예의 블록도이다.
도 1c는 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 실행하는 시스템의 또 다른 실시예의 블록도이다.
도 2는 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 실행하는 프로세서의 일 실시예의 블록도이다.
도 3a는 일 실시예에 따른 패킹된 데이터 형들을 도해한다.
도 3b는 일 실시예에 따른 패킹된 데이터 형들을 도해한다.
도 3c는 일 실시예에 따른 패킹된 데이터 형들을 도해한다.
도 3d는 일 실시예에 따라 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어 인코딩을 도해한다.
도 3e는 또 다른 실시예에 따라 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어 인코딩을 도해한다.
도 3f는 또 다른 실시예에 따라 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어 인코딩을 도해한다.
도 3g는 또 다른 실시예에 따라 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어 인코딩을 도해한다.
도 3h는 또 다른 실시예에 따라 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어 인코딩을 도해한다.
도 4a는 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 실행하는 프로세서 마이크로 아키텍처의 일 실시예의 요소들을 도해한다.
도 4b는 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 실행하는 프로세서 마이크로 아키텍처의 또 다른 실시예의 요소들을 도해한다.
도 5는 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 실행하는 프로세서의 일 실시예의 블록도이다.
도 6은 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 실행하는 컴퓨터 시스템의 일 실시예의 블록도이다.
도 7은 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 실행하는 컴퓨터 시스템의 또 다른 실시예의 블록도이다.
도 8은 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 실행하는 컴퓨터 시스템의 또 다른 실시예의 블록도이다.
도 9는 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 실행하는 SoC의 일 실시예의 블록도이다.
도 10은 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 실행하는 프로세서의 실시예의 블록도이다.
도 11은 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 IP 코어 개발 시스템의 일 실시예의 블록도이다.
도 12는 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 아키텍처 에뮬레이션 시스템의 일 실시예를 도해한다.
도 13은 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 번역하는 시스템의 일 실시예이다.
도 14는 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어를 이용하기 위한 시스템의 일 실시예의 흐름도를 예시한다.
도 15는 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어를 이용하기 위한 시스템의 또 다른 실시예에 대한 흐름도를 예시한다.
도 16은 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 처리의 일 실시예의 흐름도를 예시한다.
도 17은 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 처리의 대안 실시예에 대한 흐름도를 예시한다.
도 18은 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 처리의 또 다른 실시예에 대한 흐름도를 예시한다.
하기 설명에는 프로세서, 컴퓨터 시스템, 또는 기타 처리 장치 내에서 또는 그와 연관되어 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들(instructions) 및 처리 논리가 개시된다.
푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들 및 논리가 본 명세서에 개시된다. 몇몇 실시예들은 제1 하드웨어 스레드 또는 처리 코어, 및 제2 하드웨어 스레드 또는 처리 코어, 제2 하드웨어 스레드 또는 처리 코어에 의해 접근 가능한 공유 메모리 주소에 대해 캐시 일관성 데이터(cache coherent data)를 캐시 라인에 저장하는 캐시를 포함한다. 소스 데이터 피연산자, 목적지 피연산자(destination operand)로서의 상기 공유 메모리 주소, 및 상기 공유 메모리 주소의 하나 이상의 소유자를 지정하는 명령어를 디코딩한 것에 응답하여, 하나 이상의 실행 유닛들은, 상기 하나 이상의 소유자들이 상기 제2 하드웨어 스레드 또는 처리 코어를 포함할 때 캐시에서 상기 제2 하드웨어 스레드 또는 처리 코어에 의해 접근 가능한 상기 공유 메모리 주소에 대해 상기 소스 데이터 피연산자로부터의 데이터를 캐시 라인에서의 캐시 일관성 데이터에게 복사한다.
SIMD 푸싱형 버퍼 복사 및/또는 저장 명령어들은, 본 명세서에서 기술된 실시예들에서와 같이, 다중 코어 파이프라인 병렬 소프트웨어 애플리케이션들에서 그런 것처럼 애플리케이션들에서 푸싱형 버퍼 복사 및 푸싱형 버퍼 저장 기능성을 제공하고, 그에 의해 공유 메모리 캐시 계층 구조에서의 일관성 처리 트래픽을 감소시키고, 성능 및 명령어 처리량을 증가시키고, 및 전력 사용과 에너지 소비를 감소시키는 데에 사용될 수 있다는 것을 이해항 것이다. 몇몇 실시예들은, 예를 들어 논리 프로세서의 x2APIC(second extended Advanced Programmable Interrupt Controller) 식별자(ID)와 같은 자체의, 모두 공유된, 또는 물리적 코어 ID와 같은 사양들을 포함하기 위해 하드웨어 스레드(들), 논리 프로세서(들), 또는 목적지 메모리 주소들의 프로세서 코어 소유자(들)를 제공할 수 있다. 몇몇 실시예들은 또한, 레벨 1 캐시(L1$), 레벨 2 캐시(L2$),..., 최종 레벨 캐시(LL$), 또는 주 메모리와 같은 사양들을 포함하기 위해 목적지 캐싱된 메모리 주소들의 캐시 레벨을 제공할 수 있다. 몇몇 실시예들에서, 메모리 주소들은 푸싱형 버퍼 복사 및 저장 기능성을 제공하기 위한 명령어의 명시적 피연산자들로서 지정될 수 있다. 몇몇 대안 실시예들에서 메모리 주소들은, 예를 들어 제각기 x86 레지스터들 ES:[(E)DI] 및 DS:[(E)SI]에 또는 레지스터들 [RDI] 및 [RSI]에 있는 것으로, 또는 기타 레지스터들에 있는 것으로 묵시적으로 지정될 수 있다. 몇몇 실시예들에서, 버퍼의 사이즈는 벡터 레지스터의 사이즈, 예를 들어 64 비트, 128 비트, 256 비트, 512 비트, 기타 등등으로서; 또는 목적지 캐시에서의 캐시 라인들의 사이즈로서, 또는 예를 들어 x86 레지스터(E)CX에 또는 레지스터 RCX에서와 같이 레지스터에 묵시적으로 지정되는 사이즈로서 지정될 수 있다.
SIMD 푸싱형 버퍼 복사 및/또는 저장 명령어들은, 본 명세서에서 기술되는 실시예들에서 그런 것처럼, 버퍼 복사들 및/또는 저장들을 푸싱하기 위한 기능성을 제공하는데, 이는 하드웨어 스레드(들), 논리 프로세서(들), 또는 프로세서 코어(들)가 데이터 버퍼, 예를 들어, 벡터 레지스터의 사이즈를 하드웨어 스레드(들), 논리 프로세서(들), 또는 프로세서 코어(들)의 캐시(들)에 복사하거나 저장하는 것을 허용하여, 캐시 라인(들)에서의 캐시 일관성 데이터의 소유권을 하드웨어 스레드(들), 논리 프로세서(들), 또는 프로세서 코어 소유자(들)가 맡도록 함으로써 캐시 미스를 초래하는 것을 회피하도록 한다는 것을 이해할 것이다. 몇몇 실시예들에 대해 SIMD 푸싱형 버퍼 복사 명령어는 비할당식 로드 연산(unallocated load operation)(예를 들어, 마이크로 op 또는 uop라고 불리기도 하는 마이크로 연산과 같은 것) 및 푸싱형 저장 연산이 되도록 디코딩될 수 있다. 그와 같은 실시예들에서 비할당식 로드 연산에 응답하여, 데이터는, 캐시 라인을 할당하지 않고서 (또는 가능하게는 캐시 라인을 비 할당하여) 캐시 제어 논리를 활용하여, 메모리 소스 데이터 피연산자로부터 데이터 버퍼, 예를 들어 64 비트, 128 비트, 256 비트, 512 비트, 기타 등등의 벡터 레지스터에 로딩될 수 있다. 푸싱형 저장 연산에 응답하여, 메시지는 어느 한 처리 코어의 메시징 논리로부터 또 다른 처리 코어의 메시징 논리에게 보내질 수 있고, 데이터는 하드웨어 스레드(들), 논리 프로세서(들), 또는 프로세서 코어(들)의 캐시(들)로의 데이터 버퍼의 푸싱형 저장을 위해 데이터 버퍼에 저장되어 캐시 라인(들)에서의 캐시 일관성 데이터의 소유권을 하드웨어 스레드(들), 논리 프로세서(들), 또는 프로세서 코어 소유자(들)가 맡도록 함으로써 캐시 미스를 초래하는 것을 회피하도록 할 수 있다. 몇몇 대안 실시예들에서, SIMD 푸싱형 버퍼 저장 명령어는, 예를 들어 벡터 레지스터가 지정된 소스 데이터 피연산자일 때 푸싱형 저장 연산이 되도록 디코딩될 수 있다. 기타 대안 실시예들에서 SIMD 푸싱형 버퍼 복사 및/또는 저장 명령어들은, 예를 들어 직접적으로 지정된 계층 구조 레벨에서 캐시 제어 논리를 활용하여, 푸싱형 저장 연산에서 하드웨어 스레드(들), 논리 프로세서(들), 또는 목적지 메모리 주소들의 프로세서 코어 소유자(들)의 관여 없이 구현될 수 있다.
이하의 설명에서, 본 발명의 실시예들에 대한 보다 철저한 이해를 도모하기 위해, 처리 논리, 프로세서 유형들, 마이크로 아키텍처 조건들, 이벤트들, 실현 메커니즘들, 및 그와 유사한 것과 같은 수많은 특정 상세 사항들이 제시된다. 그러나, 통상의 기술자는 본 발명이 그러한 특정한 상세 사항들 없이도 실시될 수 있다는 것을 알 것이다. 또한, 본 발명의 실시예들을 불필요하게 모호하게 하는 것을 피하기 위해 몇몇 공지된 구조, 회로, 및 그와 같은 것들은 상세히 보여지지 않았다.
하기 실시예들은 프로세서를 참조하여 설명되지만, 기타 실시예들은 기타 유형의 집적 회로들 및 논리 장치들에 적용 가능하다. 본 발명의 실시예들의 유사한 기술 및 교시는 더 큰 파이프라인 처리량 및 향상된 성능으로부터 이득을 얻을 수 있는 기타 유형의 회로 또는 반도체 장치에 적용될 수 있다. 본 발명의 실시예들에 대한 교시는 데이터 조작(data manipulation)들을 수행하는 임의의 프로세서 또는 기계에 적용 가능하다. 그러나, 본 발명은 512 비트, 256 비트, 128 비트, 64 비트, 32 비트, 또는 16 비트 데이터 연산들을 수행하는 프로세서나 기계에만 국한되지는 않고, 데이터의 조작 또는 관리가 수행되는 임의의 프로세서 및 기계에 적용될 수 있다. 또한, 하기 설명은 예들을 제공하고, 첨부 도면들은 예시 목적을 위한 다양한 예들을 보여준다. 그러나, 이들 예들은, 본 발명의 실시예들의 모든 가능한 구현들의 빠짐 없는 목록을 제공하기보다는 본 발명의 실시예들의 예들을 제공하기 위한 것일 뿐이므로 제한적 의미로 해석해서는 안 된다.
하기 예들이 실행 유닛들 및 논리 회로들의 맥락에서 명령어 취급 및 배포를 기술하고 있지만, 본 발명의 다른 실시예들은, 기계에 의해 수행될 때, 기계로 하여금 본 발명의 적어도 하나의 실시예에 부합하는 기능들을 수행하도록 야기하는, 기계 판독 가능 유형(tangible) 매체상에 저장되는 데이터 및/또는 명령어에 의해 달성될 수 있다. 일 실시예에서, 본 발명의 실시예와 연관되는 기능들은 기계 실행가능 명령어들로 구체화된다. 그 명령어들은 그 명령어들로 프로그래밍되는 범용 또는 특수 목적 프로세서로 하여금 본 발명의 단계들을 수행하도록 야기하기 위해 사용될 수 있다. 본 발명의 실시예들은, 본 발명의 실시예들에 따른 하나 이상의 연산들을 수행하도록 컴퓨터(또는 기타의 전자 장치들)를 프로그래밍하는데 사용될 수 있는 명령어들을 그 상에 저장한 기계 또는 컴퓨터 판독 가능 매체를 포함할 수 있는 컴퓨터 프로그램 제품 또는 소프트웨어로서 제공될 수 있다. 대안으로서, 본 발명의 실시예들의 단계들은, 단계들을 수행하는 고정 기능 논리를 포함하는 특정의 하드웨어 구성 요소들에 의해, 또는 프로그래밍된 컴퓨터 구성 요소들 및 고정 기능 하드웨어 구성 요소들의 임의의 조합에 의해 수행될 수 있다.
본 발명의 실시예들을 수행하는 논리를 프로그래밍하는데 사용되는 명령어들은, DRAM, 캐시, 플래시 메모리, 또는 기타 저장 장치와 같은 시스템의 메모리에 저장될 수 있다. 더욱이, 명령어들은 네트워크를 통해 또는 기타 컴퓨터 판독 가능 매체에 의해 배포될 수 있다. 그러므로 기계 판독 가능 매체는 하기와 같은, 기계(예를 들어, 컴퓨터)에 의해 판독 가능한 형태로 정보를 저장하거나 전송하기 위한 임의의 메커니즘을 포함할 수 있지만, 이것들에만 제한되는 것은 아니다: 플로피 디스켓들, 광 디스크들, CD, CD-ROM들, 및 자기 광학적 디스크들, ROM들, RAM, EPROM, EEPROM, 자성 또는 광학적 카드들, 플래시 메모리, 또는 전기적, 광학적, 음향적 또는 기타 형태의 전파된 신호들(예를 들어, 반송파들, 적외선 신호들, 디지털 신호들, 기타 등등)을 통해 인터넷에 걸친 정보의 전송에 이용되는 유형의 기계 판독 가능 저장 장치. 따라서, 컴퓨터 판독 가능 매체는, 기계(예를 들어, 컴퓨터)에 의해 판독 가능한 형태로 전자적 명령어들 또는 정보를 저장하거나 전송하기에 적합한 임의 타입의 기계 판독 가능한 유형 매체를 포함한다.
설계는 작성으로부터 시뮬레이션을 거쳐 제조에 이르기까지 다양한 국면들을 거칠 수 있다. 설계를 표현하는 데이터는 많은 방식으로 설계를 표현할 수 있다. 첫 번째로, 시뮬레이션들에서 유용한 바와 같이, 하드웨어는 하드웨어 기술 언어(hardware description language) 또는 또 다른 기능적 기술 언어를 이용하여 표현될 수 있다. 부가적으로, 논리 및/또는 트랜지스터 게이트들을 갖는 회로 레벨 모델이 설계 절차의 일부 국면들에서 산출될 수 있다. 더욱이, 대부분의 설계들은, 어떤 국면에서, 하드웨어 모델에서 다양한 장치들의 물리적 배치를 표현하는 데이터 레벨에 도달한다. 종래의 반도체 제조 기술들이 이용되는 경우에, 하드웨어 모델을 표현하는 데이터는 집적 회로를 생산하기 위해 이용되는 마스크들에 대해 상이한 마스크 층들상의 다양한 피처들의 유무를 지정하는 데이터일 수 있다. 임의의 설계 표현에서, 데이터는 임의 형태의 기계 판독 가능 매체에 저장될 수 있다. 메모리 또는 디스크와 같은 자기 또는 광학 저장 장치는, 이러한 정보를 전송하도록 변조되거나 다른 식으로 발생되는 광학적 또는 전기적 파를 통해 전송되는 정보를 저장하는 기계 판독 가능 매체일 수 있다. 코드 또는 설계를 표시하거나 전달하는 전기 반송파가 전송될 때, 전기 신호의 복사, 버퍼링, 또는 재전송이 수행되는 정도까지 이르면 새로운 복사본이 만들어진다. 그러므로, 통신 제공자 또는 네트워크 제공자는 유형의 기계 판독 가능 매체상에 적어도 일시적으로 반송파에 인코딩된 정보와 같은 아티클(article)을 저장하여, 본 발명의 실시예들의 기술들을 구체화할 수 있다.
오늘날의 프로세서들에서는, 다양한 코드 및 명령어들을 처리하고 실행하기 위해 많은 상이한 실행 유닛들이 이용된다. 일부 명령어들은 더 빨리 완료되는 반면 다른 명령어들은 완료하는 데에 많은 클록 사이클을 요구할 수 있기 때문에 모든 명령어들이 동등하게 생성되는 것은 아니다. 명령어들의 처리 속도가 더 빠를수록, 프로세스의 전체적 성능은 더 좋아진다. 따라서, 가능한 한 빨리 많은 수의 명령어들을 실행하는 것이 유리할 것이다. 그러나, 더 복잡하고 또한 실행 시간 및 프로세서 리소스 측면에서 더 많은 것을 요구하는 소정 명령어들이 있다. 예를 들면, 부동 소수점 명령어들, 로드/저장 연산들, 데이터 이동들, 등등이 있다.
더 많은 컴퓨터 시스템들이 인터넷, 텍스트, 및 멀티미디어 애플리케이션들에서 이용됨에 따라, 부가적 프로세서 지원이 시간이 지나면서 도입되어 왔다. 일 실시예에서, 명령어 세트는 데이터 형들, 명령어들, 레지스터 아키텍처, 어드레싱 모드들, 메모리 아키텍처, 인터럽트 및 예외 처리, 외부 입출력(I/O)을 포함하여, 하나 이상의 컴퓨터 아키텍처들과 연관될 수 있다.
일 실시예에서, 명령어 세트 아키텍처(instruction set architecture: ISA)는 하나 이상의 명령어 세트들을 구현하는데 이용되는 프로세서 논리 및 회로들을 포함하는 하나 이상의 마이크로 아키텍처들에 의해 구현될 수 있다. 따라서, 상이한 마이크로 아키텍처들을 갖는 프로세서들은 공통 명령어 세트의 적어도 일부분을 공유할 수 있다. 예를 들어, Intel® Pentium 4 프로세서들, Intel® CoreTM 프로세서들, 및 미국 캘리포니아주 서니베일 소재의 Advanced Micro Devices, Inc.의 프로세서들은 거의 동일한 버전의 x86 명령어 세트를 구현하지만(보다 새로운 버전에서는 몇몇 확장들이 부가되어 있음), 상이한 내부 설계들을 가진다. 유사하게, ARM Holdings, Ltd., MIPS, 또는 이들의 면허 받은 생산자들 또는 채택자들과 같은 기타 프로세서 개발사들에 의해 설계된 프로세서들은, 공통 명령어 세트의 적어도 일부분을 공유할 수 있지만, 상이한 프로세서 설계들을 포함할 수 있다. 예를 들어, ISA의 동일한 레지스터 아키텍처는, 전용 물리적 레지스터들, 레지스터 리네이밍 메커니즘을 이용하는(예를 들어, RAT(Register Alias Table), ROB(Reorder Buffer) 및 리타이어먼트 레지스터 파일(retirement register file)의 이용) 하나 이상의 동적으로 할당된 물리적 레지스터들을 포함하는 새로운 또는 공지된 기술을 이용하여 상이한 마이크로 아키텍처들에서 상이한 방식들로 구현될 수 있다. 일 실시예에서, 레지스터들은, 소프트웨어 프로그래머에 의해 어드레싱 가능하거나 가능하지 않은 하나 이상의 레지스터들, 레지스터 아키텍처들, 레지스터 파일들, 또는 기타 레지스터 세트들을 포함할 수 있다.
일 실시예에서, 한 명령어는 하나 이상의 명령어 포맷들을 포함할 수 있다. 일 실시예에서, 한 명령어 포맷은, 무엇보다도, 수행될 연산 및 해당 연산이 그에 대해 수행될 피연산자(들)를 지정하는 다양한 필드들(비트들의 수, 비트들의 로케이션 등)을 표시할 수 있다. 몇몇 명령어 포맷들은 명령어 템플릿들(또는 서브포맷들)에 의해 정의되어 더 분해될 수 있다. 예를 들어, 한 주어진 명령어 포맷의 명령어 템플릿들은 명령어 포맷의 필드들의 상이한 서브세트들을 갖도록 정의되거나 및/또는 한 주어진 필드가 상이하게 인터프리팅되게끔 정의될 수 있다. 일 실시예에서, 한 명령어는 명령어 포맷을 이용하여 (및 만일 정의되어 있다면, 해당 명령어 포맷의 명령어 템플릿들 중 한 주어진 것으로) 나타내어지고 또한 연산 및 이 연산이 그에 대해 연산할 피연산자들을 지정하거나 표시한다.
과학, 금융, 자동 벡터화된 범용, RMS(recognition, mining 및 synthesis), 및 시각적 및 멀티미디어 애플리케이션들(예를 들어, 2D/3D 그래픽, 이미지 처리, 비디오 압축/압축 해제, 음성 인식 알고리즘들 및 오디오 조작)은 동일 연산이 대단히 많은 수의 데이터 아이템에 대해 수행될 것을 요구할 수 있다. 일 실시예에서, SIMD는 프로세서로 하여금 다중 데이터 성분에 대한 한 연산을 수행하도록 야기하는 명령어 유형을 지칭한다. SIMD 기술은 레지스터 내의 비트들을 각각이 별개의 값을 표현하는 복수의 고정 크기 또는 가변 크기 데이터 성분으로 논리적으로 분할할 수 있는 프로세서들에서 이용될 수 있다. 예를 들어, 일 실시예에서, 64 비트 레지스터 내의 비트들은 각각이 별개의 16 비트 값을 표현하는 4개의 별개의 16 비트 데이터 성분을 포함하는 소스 피연산자로서 조직될 수 있다. 이러한 유형의 데이터는 '패킹된(packed)' 데이터 형 또는 '벡터' 데이터 형이라고 지칭할 수 있고, 이런 데이터 형의 피연산자들은 패킹된 데이터 피연산자들 또는 벡터 피연산자들이라고 지칭된다. 일 실시예에서, 패킹된 데이터 아이템 또는 벡터는 단일 레지스터 내에 저장되는 패킹된 데이터 성분들의 시퀀스일 수 있고, 패킹된 데이터 피연산자 또는 벡터 피연산자는 SIMD 명령어(또는 '패킹된 데이터 명령어' 또는 '벡터 명령어')의 소스 또는 목적지 피연산자일 수 있다. 일 실시예에서, SIMD 명령어는, 데이터 성분들의 동일하거나 상이한 수를 가지며 및 동일하거나 상이한 데이터 성분 순서로, 동일하거나 상이한 사이즈의 목적지 벡터 피연산자(결과 벡터 피연산자라고도 함)를 발생하기 위해 2개의 소스 벡터 피연산자에 대해 수행될 단일 벡터 연산을 지정한다.
x86, MMXTM, SSE(Streaming SIMD Extensions), SSE2, SSE3, SSE4.1, 및 SSE4.2 명령어들을 포함하는 명령어 세트를 가지는 Intel® CoreTM 프로세서들, VFP(Vector Floating Point) 및/또는 NEON 명령어들을 포함하는 명령어 세트를 가지는 ARM Cortex® 계열과 같은 ARM 프로세서들, 및 중국 과학원(Chinese Academy of Sciences)의 ICT(Institute of Computing Technology)에 의해 개발된 Loongson 계열의 프로세서들과 같은 MIPS 프로세서들에 의해 채택된 것과 같은 SIMD 기술은 애플리케이션 성능의 상당한 향상을 가능하게 해주었다(CoreTM 및 MMXTM은 캘리포니아주 산타클라라 소재의 인텔사의 등록 상표 또는 상표임).
일 실시예에서, 목적지 및 소스 레지스터들/데이터는 대응하는 데이터 또는 연산의 소스 및 목적지를 표현하는 총칭적 용어이다. 몇몇 실시예들에서, 이들은 레지스터들, 메모리, 또는 묘사된 것들과 다른 명칭들 또는 기능들을 갖는 다른 저장 지역들에 의해 구현될 수 있다. 예를 들어, 일 실시예에서, "DEST1"은 임시 저장 레지스터 또는 기타 저장 지역인 반면, "SRC1" 및 "SRC2"는 제1 및 제2 소스 저장 레지스터 또는 기타 저장 지역일 수 있고, 계속 그런 식으로 될 수 있다. 다른 실시예들에서, SRC 및 DEST 저장 지역들 중 2개 이상은 동일한 저장 지역(예컨대, SIMD 레지스터) 내의 상이한 데이터 저장 장치 요소들에 대응할 수 있다. 일 실시예에서, 예를 들어 제1 및 제2 소스 데이터에 대해 수행되는 연산의 결과를 목적지 레지스터들로서 역할하는 2개의 소스 레지스터 중 하나에 라이트백(write back)함으로써, 소스 레지스터들 중 하나는 목적지 레지스터로서 또한 행동할 수 있다.
도 1a는 본 발명의 일 실시예에 따라 명령어를 실행하기 위한 실행 유닛들을 포함하는 프로세서를 갖도록 형성되는 예시적 컴퓨터 시스템의 블록도이다. 시스템(100)은, 본 명세서에 기술되는 실시예에서와 같이, 본 발명에 따라서 데이터를 처리하기 위한 알고리즘들을 수행하는 논리를 포함하는 실행 유닛들을 채택하는 프로세서(102)와 같은 구성 요소를 포함한다. 시스템(100)은 캘리포니아주 산타클라라 소재의 인텔사로부터 입수 가능한 PENTIUM® III, PENTIUM® 4, Xeon™, Itanium®, XScale™ 및/또는 StrongARM™ 마이크로프로세서들에 기초한 처리 시스템을 나타내지만, 기타 시스템들(기타 마이크로프로세서를 갖는 PC, 엔지니어링 워크스테이션, 셋톱박스 등을 포함함)도 사용될 수 있다. 일 실시예에서, 샘플 시스템(100)은 워싱턴주 레드몬드 소재의 마이크로소프트사로부터 입수 가능한 WINDOWS™ 운영 체제의 버전을 실행할 수 있지만, 기타 운영 체제들(예컨대, UNIX 및 Linux), 내장된 소프트웨어, 및/또는 그래픽 사용자 인터페이스들도 역시 사용될 수 있다. 따라서, 본 발명의 실시예들은 하드웨어 회로 및 소프트웨어의 임의의 특정한 조합에만 제한되지는 않는다.
실시예들은 컴퓨터 시스템들에만 제한되지는 않는다. 본 발명의 대안 실시예들은 핸드헬드 장치들 및 임베딩된 애플리케이션들과 같은 다른 장치들에서 이용될 수 있다. 핸드헬드 장치들의 일부 예들은 휴대폰, 인터넷 프로토콜 장치, 디지털 카메라, PDA(personal digital assistant), 및 핸드헬드 PC를 포함한다. 임베딩된 애플리케이션들은 마이크로 컨트롤러, DSP(digital signal processor), SoC(system on a chip), 네트워크 컴퓨터(NetPC), 셋톱박스, 네트워크 허브, WAN(wide area network) 스위치, 또는 적어도 하나의 실시예에 따라 하나 이상의 명령어들을 수행할 수 있는 임의의 기타 시스템을 포함할 수 있다.
도 1a는 본 발명의 일 실시예에 따라서 적어도 하나의 명령어를 수행하는 알고리즘을 수행하기 위한 하나 이상의 실행 유닛들(108)을 포함하는 프로세서(102)를 갖도록 형성되는 컴퓨터 시스템(100)의 블록도이다. 일 실시예가 단일 프로세서 데스크톱 또는 서버 시스템의 맥락에서 기술될 수 있지만, 대안 실시예들은 멀티프로세서 시스템에 포함될 수 있다. 시스템(100)은 '허브' 시스템 아키텍처의 예이다. 컴퓨터 시스템(100)은 데이터 신호를 처리기 위한 프로세서(102)를 포함한다. 프로세서(102)는, 예를 들어 CISC(complex instruction set computer) 마이크로프로세서, RISC(reduced instruction set computing) 마이크로프로세서, VLIW(very long instruction word) 마이크로프로세서, 명령어 세트들의 조합을 구현하는 프로세서, 또는 디지털 신호 처리기와 같은 임의의 기타 프로세서 장치일 수 있다. 프로세서(102)는 프로세서(102)와 시스템(100) 내의 기타 구성 요소들 사이에서 데이터 신호들을 전송할 수 있는 프로세서 버스(110)에 결합된다. 시스템(100)의 요소들은 통상의 기술자에게 공지되어 있는 이들의 종래 기능들을 수행한다.
일 실시예에서, 프로세서(102)는 레벨 1(L1) 내부 캐시 메모리(104)를 포함한다. 아키텍처에 의존하여, 프로세서(102)는 단일 내부 캐시 또는 다중 레벨의 내부 캐시를 가질 수 있다. 다른 대안으로서, 또 다른 실시예에서, 캐시 메모리는 프로세서(102)의 외부에 상주할 수 있다. 기타 실시예들은 또한 특정 구현 및 필요성에 따라 내부 및 외부 캐시들 양쪽의 조합을 포함할 수 있다. 레지스터 파일(106)은 정수 레지스터들, 부동 소수점 레지스터들, 상태 레지스터들, 및 명령어 포인터 레지스터를 포함하는 다양한 레지스터들에 상이한 유형의 데이터를 저장할 수 있다.
정수 및 부동 소수점 연산들을 수행하는 논리를 포함하는 실행 유닛(108)도 프로세서(102) 내에 상주한다. 프로세서(102)는 또한 소정 매크로명령어(macroinstruction)들에 대한 마이크로코드를 저장하는 마이크로코드(ucode) ROM을 포함한다. 일 실시예에서, 실행 유닛(108)은 패킹된 명령어 세트(109)를 취급하는 논리를 포함한다. 명령어들을 실행하는 연관 회로와 함께, 범용 프로세서(102)의 명령어 세트에 패킹된 명령어 세트(109)를 포함시킴으로써, 많은 멀티미디어 애플리케이션들에 의해 이용되는 연산들은 범용 프로세서(102)에서 패킹된 데이터를 이용하여 수행될 수 있다. 따라서, 많은 멀티미디어 애플리케이션들은 패킹된 데이터에 대한 연산들을 수행하기 위해 프로세서의 데이터 버스의 전폭(full width)을 이용함으로써 가속될 수 있고 보다 효율적으로 실행될 수 있다. 이는 한번에 하나의 데이터 성분에 대한 하나 이상의 연산들을 수행하기 위해 프로세서의 데이터 버스에 걸쳐서 보다 작은 데이터 유닛들을 전송할 필요를 제거해 줄 수 있다.
실행 유닛(108)의 대안 실시예들이 또한 마이크로 컨트롤러들, 임베디드 프로세서들, 그래픽 장치들, DSP들 및 기타 유형의 논리 회로에 사용될 수 있다. 시스템(100)은 메모리(120)를 포함한다. 메모리(120)는 DRAM(dynamic random access memory) 장치, SRAM(static random access memory) 장치, 플래시 메모리 장치, 또는 기타 메모리 장치일 수 있다. 메모리(120)는 프로세서(102)에 의해 실행될 수 있는 데이터 신호들에 의해 표현되는 명령어들 및/또는 데이터를 저장할 수 있다.
시스템 논리 칩(116)은 프로세서 버스(110) 및 메모리(120)에 결합된다. 예시된 실시예에서의 시스템 논리 칩(116)은 메모리 컨트롤러 허브(memory controller hub: MCH)이다. 프로세서(102)는 프로세서 버스(110)를 통하여 MCH(116)와 통신할 수 있다. MCH(116)는 명령어 및 데이터 저장을 위해 및 그래픽 명령들, 데이터 및 텍스처들의 저장을 위해 메모리(120)에게 큰 대역폭 메모리 경로(118)를 제공한다. MCH(116)는 프로세서(102), 메모리(120), 및 시스템(100) 내의 기타 구성 요소들 사이에서 데이터 신호들을 안내(direct)하고 또한 프로세서 버스(110), 메모리(120), 및 시스템 I/O(122) 사이에서 그 데이터 신호들을 브리징하기 위한 것이다. 몇몇 실시예들에서, 시스템 논리 칩(116)은 그래픽 컨트롤러(112)에 결합하기 위한 그래픽 포트를 제공할 수 있다. MCH(116)는 메모리 인터페이스(118)를 통하여 메모리(120)에 결합된다. 그래픽 카드(112)는 AGP(Accelerated Graphics Port) 상호 접속부(114)를 통해 MCH(116)에게 결합된다.
시스템(100)은 MCH(116)를 I/O 컨트롤러 허브(ICH)(130)에게 결합시키기 위해 독점적 허브 인터페이스 버스(122)를 사용한다. ICH(130)는 로컬 I/O 버스를 통하여 일부 I/O 장치들에게의 직접 접속들을 제공한다. 로컬 I/O 버스는 주변 장치들을 메모리(120), 칩셋, 및 프로세서(102)에게 접속하기 위한 고속 I/O 버스이다. 일부 예들은 오디오 컨트롤러, 펌웨어 허브(플래시 BIOS)(128), 무선 송수신기(126), 데이터 저장 장치(124), 사용자 입력 및 키보드 인터페이스들을 포함하는 레거시 I/O 컨트롤러, USB(Universal Serial Bus)와 같은 직렬 확장 포트, 및 네트워크 컨트롤러(134)이다. 데이터 저장 장치(124)는 하드 디스크 드라이브, 플로피 디스크 드라이브, CD-ROM 장치, 플래시 메모리 장치, 또는 기타 대용량 저장 장치를 포함할 수 있다.
시스템의 또 다른 실시예에 대해, 일 실시예에 따른 명령어는 SoC와 함께 사용될 수 있다. SoC의 일 실시예는 프로세서 및 메모리를 포함한다. 하나의 그러한 시스템에 대한 메모리는 플래시 메모리이다. 플래시 메모리는 프로세서 및 기타 시스템 구성 요소들과 동일한 다이상에 자리 잡을 수 있다. 부가적으로, 메모리 컨트롤러 또는 그래픽 컨트롤러와 같은 기타 논리 블록들도 SoC상에 자리 잡을 수 있다.
도 1b는 본 발명의 일 실시예의 원리를 구현하는 데이터 처리 시스템(140)을 예시한다. 통상의 기술자라면 본 명세서에 기술되는 실시예들이 본 발명의 실시예들의 범위를 벗어나지 않고서 대안 처리 시스템들에서 사용될 수 있다는 것을 쉽게 알 수 있을 것이다.
컴퓨터 시스템(140)은 일 실시예에 따라 적어도 하나의 명령어를 수행할 수 있는 처리 코어(159)를 포함한다. 일 실시예에 있어서, 처리 코어(159)는 CISC, RISC 또는 VLIW 유형 아키텍처를 포함하지만 이들에만 제한되지는 않는 임의 유형의 아키텍처의 처리 유닛을 나타낸다. 처리 코어(159)는 또한 하나 이상의 공정 기술로 제조하기에 적합할 수 있고 또한 기계 판독 가능 매체상에서 충분히 상세히 표현됨으로써 상기 제조를 용이하게 하기에 적합할 수 있다.
처리 코어(159)는 실행 유닛(142), 레지스터 파일(들)의 세트(145), 및 디코더(144)를 포함한다. 처리 코어(159)는 또한 본 발명의 실시예들의 이해에 필요하지 않은 부가적 회로(도시 생략)를 포함한다. 실행 유닛(142)은 처리 코어(159)에 의해 수신되는 명령어들을 실행하는 데 이용된다. 통상적인 프로세서 명령어들을 수행하는 것에 부가하여, 실행 유닛(142)은 패킹된 데이터 포맷들에 대한 연산들을 수행하기 위해 패킹된 명령어 세트(143) 내의 명령어들을 수행할 수 있다. 패킹된 명령어 세트(143)는 본 발명의 실시예들을 수행하기 위한 명령어들 및 기타 패킹된 명령어들을 포함한다. 실행 유닛(142)은 내부 버스에 의해 레지스터 파일(145)에 결합된다. 레지스터 파일(145)은 데이터를 포함하는 정보를 저장하기 위한 처리 코어(159)상의 저장 장치 지역을 나타낸다. 전술한 바와 같이, 패킹된 데이터를 저장하는 데 이용되는 저장 장치 지역이 결정적인 중요성을 갖지 않는다는 것을 이해해야 한다. 실행 유닛(142)은 디코더(144)에 결합된다. 디코더(144)는 처리 코어(159)에 의해 수신되는 명령어들을 제어 신호들 및/또는 마이크로코드 엔트리 포인트들이 되도록 디코딩하는 데 이용된다. 이들 제어 신호 및/또는 마이크로코드 엔트리 포인트들에 응답하여, 실행 유닛(142)은 적절한 연산들을 수행한다. 일 실시예에서, 디코더는 어느 연산이 명령어 내에 표시되는 대응 데이터에 대해 수행되어야만 하는지를 표시하는 명령어의 연산 부호(opcode)를 인터프리팅하는 데 사용된다.
처리 코어(159)는, 예를 들어 SDRAM(synchronous dynamic random access memory) 컨트롤(146), SRAM(static random access memory) 컨트롤(147), 버스트 플래시 메모리 인터페이스(148), PCMCIA/CF(personal computer memory card international association/compact flash) 카드 컨트롤(149), LCD(liquid crystal display) 컨트롤(150), DMA(direct memory access) 컨트롤러(151), 및 대안 버스 마스터 인터페이스(152)를 포함할 수 있지만 이들로만 제한되지는 않는 다양한 기타 시스템 장치들과 통신하기 위해 버스(141)와 결합된다. 일 실시예에서, 데이터 처리 시스템(140)은 또한 I/O 버스(153)를 통하여 다양한 I/O 장치들과 통신하기 위한 I/O 브리지(154)를 포함할 수 있다. 이러한 I/O 장치들은, 예를 들어, UART(universal asynchronous receiver/transmitter)(155), USB(156), 블루투스 무선 UART(157) 및 I/O 확장 인터페이스(158)를 포함할 수 있지만 이들로만 제한되지는 않는다.
데이터 처리 시스템(140)의 일 실시예는 모바일, 네트워크 및/또는 무선 통신 및 텍스트 스트링 비교 연산을 포함하는 SIMD 연산들을 수행할 수 있는 처리 코어(159)를 제공한다. 처리 코어(159)는, 월시-하다마드(Walsh-Hadamard) 변환, FFT(fast Fourier transform), DCT(discrete cosine transform), 및 이들 각자의 역 변환들과 같은 이산 변환들; 색 공간 변환, 비디오 인코드 움직임 추정 또는 비디오 디코드 움직임 보상과 같은 압축/압축 해제 기술; 및 PCM(pulse coded modulation)과 같은 변/복조(modulation/demodulation: MODEM) 기능들을 포함하는 다양한 오디오, 비디오, 이미지 및 통신 알고리즘들로 프로그래밍될 수 있다.
도 1c는 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 실행할 수 있는 데이터 처리 시스템의 또 다른 대안 실시예를 도해한다. 하나의 대안 실시예에 따라, 데이터 처리 시스템(160)은 주 프로세서(166), SIMD 보조 프로세서(161), 캐시 메모리(167), 및 입출력 시스템(168)을 포함할 수 있다. 입출력 시스템(168)은 옵션으로 무선 인터페이스(169)에 결합될 수 있다. SIMD 보조 프로세서(161)는 일 실시예에 따라 명령어들을 포함하는 연산들을 수행할 수 있다. 처리 코어(170)는 하나 이상의 공정 기술들로 제조하기에 적합할 수 있고, 기계 판독 가능 매체상에서 충분히 상세히 표현됨으로써 처리 코어(170)를 포함하는 데이터 처리 시스템(160)의 전부 또는 일부의 제조를 용이하게 하기에 적합할 수 있다.
일 실시예에 대해, SIMD 보조 프로세서(161)는 실행 유닛(162) 및 레지스터 파일(들)의 세트(164)를 포함한다. 주 프로세서(166)의 일 실시예는 실행 유닛(162)에 의한 실행을 위한 일 실시예에 따라 명령어들을 포함하는 명령어 세트(163)의 명령어들을 인식하는 디코더(165)를 포함한다. 대안 실시예들에 대해, SIMD 보조 프로세서(161)는 또한 명령어 세트(163)의 명령어들을 디코딩하는 디코더(165B)의 적어도 일부를 포함한다. 처리 코어(170)는 또한 본 발명의 실시예들의 이해에 필요하지 않은 부가적 회로(도시 생략)를 포함한다.
동작 시에, 주 프로세서(166)는 캐시 메모리(167), 및/또는 입출력 시스템(168)과의 상호 작용들을 포함하는 일반적 유형의 데이터 처리 연산들을 제어하는 데이터 처리 명령어들의 스트림을 실행한다. 데이터 처리 명령어들의 스트림 내에는 SIMD 보조 프로세서 명령어들이 임베딩된다. 주 프로세서(166)의 디코더(165)는 이들 SIMD 보조 프로세서 명령어들을, 소속된 SIMD 보조 프로세서(161)에 의해 실행되어야 하는 유형인 것으로서 인식한다. 그에 따라, 주 프로세서(166)는 보조 프로세서 버스(171)상에 이들 SIMD 보조 프로세서 명령어들(또는 SIMD 보조 프로세서 명령어들을 나타내는 제어 신호들)을 발행하는데, 이 명령어들은 보조 프로세서 버스로부터 임의의 소속된 SIMD 보조 프로세서들에 의해 수신된다. 이 경우에, SIMD 보조 프로세서(161)는 자신에 대해 의도된 임의의 수신된 SIMD 보조 프로세서 명령어들을 받아들여서 실행할 것이다.
SIMD 보조 프로세서 명령어들에 의한 처리를 위해 무선 인터페이스(169)를 통하여 데이터가 수신될 수 있다. 일례로, 음성 통신이 디지털 신호 형태로 수신될 수 있고, 이것은 음성 통신을 나타내는 디지털 오디오 샘플들을 재생하기 위해 SIMD 보조 프로세서 명령어들에 의해 처리될 수 있다. 다른 예로, 압축된 오디오 및/또는 비디오가 디지털 비트 스트림 형태로 수신될 수 있고, 이것은 디지털 오디오 샘플들 및/또는 모션 비디오 프레임들을 재생하기 위해 SIMD 보조 프로세서 명령어에 의해 처리될 수 있다. 처리 코어(170)의 일 실시예에서, 주 프로세서(166) 및 SIMD 보조 프로세서(161)는 실행 유닛(162), 레지스터 파일(들)의 세트(164), 및 일 실시예에 따라 명령어들을 포함하는 명령어 세트(163)의 명령어들을 인식하는 디코더(165)를 포함하는 단일 처리 코어(170) 내에 통합된다.
도 2는 본 발명의 일 실시예에 따라 명령어들을 수행하기 위한 논리 회로들을 포함하는 프로세서(200)에 대한 마이크로 아키텍처의 블록도이다. 몇몇 실시예들에서, 일 실시예에 따른 명령어는 바이트, 워드, 더블워드, 쿼드워드 등의 사이즈뿐만 아니라, 단정도 및 배정도 정수 및 부동 소수점 데이터 형들과 같은 데이터 형들을 갖는 데이터 성분들에 대해 연산하도록 구현될 수 있다. 일 실시예에서, 순차적(in-order) 프론트 엔드(201)는 실행될 명령어들을 페치하고 이들이 프로세서 파이프라인에서 추후에 이용되도록 준비하는 프로세서(200)의 일부분이다. 프런트 엔드(201)는 몇 개의 유닛을 포함할 수 있다. 일 실시예에서, 명령어 프리페처(prefetcher)(226)는 메모리로부터 명령어들을 페치하고 이들을 명령 디코더(228)에게 공급하고, 명령어 디코더는 다음 차례로 이들을 디코딩하거나 인터프리팅한다. 예를 들어, 일 실시예에서, 디코더는 수신된 명령어를, 기계가 실행할 수 있는 "마이크로 명령어들" 또는 "마이크로 연산들"(마이크로 op 또는 uops라고도 함)이라고 불리는 하나 이상의 연산들이 되도록 디코딩한다. 다른 실시예들에서, 디코더는 명령어를, 일 실시예에 따른 연산들을 수행하기 위해 마이크로 아키텍처에 의해 이용되는 연산 부호 및 대응 데이터 및 제어 필드들이 되도록 파싱한다. 일 실시예에서, 트레이스 캐시(230)는 디코딩된 uops를 취하고, 실행을 위해 이것들을 uop 큐(234) 내의 프로그램 정렬된 시퀀스들 및 트레이스들이 되도록 조립한다. 트레이스 캐시(230)가 복합 명령어를 만날 때, 마이크로코드 ROM(232)은 연산을 완료하는데 필요한 uops를 제공한다.
일부 명령어들은 단일 마이크로 op가 되도록 변환되는 반면, 다른 명령어들은 전체 연산을 완료하기 위해 몇 개의 마이크로 op들을 필요로 한다. 일 실시예에서, 명령어를 완료하는 데에 4개를 넘는 마이크로 op가 필요한 경우, 디코더(228)는 명령어를 행하기 위해 마이크로코드 ROM(232)에 접근한다. 일 실시예에 대해, 명령어는 명령어 디코더(228)에서의 처리를 위해 작은 개수의 마이크로 op들이 되도록 디코딩될 수 있다. 또 다른 실시예에서, 명령어는 다수의 마이크로 op들이 연산을 달성하는데 필요하다면 마이크로코드 ROM(232) 내에 저장될 수 있다. 트레이스 캐시(230)는 마이크로 코드 ROM(232)으로부터 일 실시예에 따라 하나 이상의 명령어들을 완료하기 위한 마이크로 코드 시퀀스들을 판독하도록 정확한 마이크로 명령어 포인터를 결정하기 위해 엔트리 포인트 PLA(programmable logic array)를 참조한다. 마이크로코드 ROM(232)이 명령어에 대해 마이크로 op들을 시퀀싱하는 것을 마친 후에, 기계의 프론트 엔드(201)는 트레이스 캐시(230)로부터 마이크로 op들을 페치하는 것을 재개한다.
비순차적(out-of-order) 실행 엔진(203)에서는 명령어들이 실행을 위해 준비된다. 비순차적 실행 논리는 명령어들이 파이프라인을 따라 나아가고 실행을 위해 스케줄링됨에 따라 성능을 최적화하기 위해 명령어들의 흐름을 매끄럽게 하고 재정렬하기 위한 다수의 버퍼를 가진다. 할당기 논리는 각각의 uop가 실행하기 위하여 필요로 하는 기계 버퍼들 및 리소스들을 할당한다. 레지스터 리네이밍 논리는 논리 레지스터들을 레지스터 파일 내의 엔트리들상으로 리네이밍한다. 할당기는 또한 명령어 스케줄러들: 메모리 스케줄러, 고속 스케줄러(202), 저속/범용 부동 소수점 스케줄러(204), 및 단순 부동 소수점 스케줄러(206) 앞에서, 메모리 연산들에 대한 하나 및 비 메모리 연산들에 대한 하나인 2개의 uop 큐 중 하나에 각각의 uop에 대한 엔트리를 할당한다. uop 스케줄러들(202, 204, 206)은 이들의 종속적 입력 레지스터 피연산자 소스들의 준비 상태 및 uops가 이들의 연산을 완료하기 위해 필요로 하는 실행 리소스들의 가용성에 기초하여 uop가 실행할 준비가 되어 있는 때를 결정한다. 일 실시예의 고속 스케줄러(202)는 주 클록 주기의 각각의 절반에 스케줄링될 수 있는 반면, 기타 스케줄러들은 주 프로세서 클록 주기당 한번 스케줄링될 수 있을 뿐이다. 스케줄러들은 디스패치 포트들이 실행을 위해 uops를 스케줄링하는 것을 중재한다.
레지스터 파일들(208, 210)은 실행 블록(211) 내에서 스케줄러들(202, 204, 206)과 실행 유닛들(212, 214, 216, 218, 220, 222, 224) 사이에 위치한다. 제각기, 정수 및 부동 소수점 연산들에 대하여 개별 레지스터 파일(208, 210)이 있다. 일 실시예의 각각의 레지스터 파일(208, 210)은 또한 레지스터 파일에 아직 기입되지 않은 방금 완료된 결과들을 새로운 종속 uops에게 바이패스하거나 포워딩할 수 있는 바이패스 네트워크를 포함한다. 정수 레지스터 파일(208) 및 부동 소수점 레지스터 파일(210)은 또한 서로 데이터를 통신할 수 있다. 일 실시예에 대해, 정수 레지스터 파일(208)은 2개의 개별 레지스터 파일, 즉 데이터의 하위 32 비트에 대한 하나의 레지스터 파일 및 데이터의 상위 32 비트에 대한 제2 레지스터 파일이 되도록 나누어진다. 일 실시예의 부동 소수점 레지스터 파일(210)은 부동 소수점 명령어들이 통상적으로 폭이 64 내지 128 비트인 피연산자들을 갖기 때문에 128 비트 폭 엔트리들을 갖는다.
실행 블록(211)은 명령어들이 실제로 실행되는 실행 유닛들(212, 214, 216, 218, 220, 222, 224)을 포함한다. 이 섹션은 마이크로 명령어들이 실행하는 데에 필요로 하는 정수 및 부동 소수점 데이터 피연산자 값들을 저장하는 레지스터 파일들(208, 210)을 포함한다. 일 실시예의 프로세서(200)는 많은 실행 유닛들: 주소 발생 유닛(AGU)(212), AGU(214), 고속 ALU(216), 고속 ALU(218), 저속 ALU(220), 부동 소수점 ALU(222), 부동 소수점 이동 유닛(224)을 포함한다. 일 실시예에서, 부동 소수점 실행 블록들(222, 224)은 부동 소수점, MMX, SIMD, 및 SSE, 또는 기타 연산들을 실행한다. 일 실시예의 부동 소수점 ALU(222)는 나눗셈, 제곱근, 및 나머지 마이크로 op들을 실행하는 64비트 바이 64비트 부동 소수점 나눗셈기(64 bit by 64 bit floating point divider)를 포함한다. 본 발명의 실시예에 대해, 부동 소수점 값을 수반하는 명령어들은 부동 소수점 하드웨어에 의해 취급될 수 있다. 일 실시예에서, ALU 연산들은 고속 ALU 실행 유닛들(216, 218)에게 주어진다. 일 실시예의 고속 ALU들(216, 218)은 절반 클록 주기의 실효 대기 시간(latency)으로 고속 연산들을 실행할 수 있다. 일 실시예에 대해, 가장 복잡한 정수 연산들은 저속 ALU(220)에게 주어지는데, 이는 저속 ALU(220)가 곱셈기, 시프트들, 플래그 논리, 및 브랜치 처리와 같은 긴 대기 시간 유형의 연산들을 위한 정수 실행 하드웨어를 포함하기 때문이다. 메모리 로드/저장 연산들은 AGU들(212, 214)에 의해 실행된다. 일 실시예에 대해, 정수 ALU들(216, 218, 220)은 64 비트 데이터 피연산자들에 대해 정수 연산들을 수행하는 맥락에서 기술된다. 대안 실시예들에서, ALU들(216, 218, 220)은 16, 32, 128, 256 등을 포함하는 다양한 데이터 비트들을 지원하기 위해 구현될 수 있다. 유사하게, 부동 소수점 유닛들(222, 224)은 다양한 폭들의 비트들을 갖는 소정 범위의 피연산자들을 지원하기 위해 구현될 수 있다. 일 실시예에 대해, 부동 소수점 유닛들(222, 224)은 SIMD 및 멀티미디어 명령어들과 함께 128 비트 폭의 패킹된 데이터 피연산자들에 대해 연산할 수 있다.
일 실시예에서, uops 스케줄러들(202, 204, 206)은, 부모 로드(parent load)가 실행을 마치기 전에, 종속 연산들을 디스패치한다. uops가 프로세서(200)에서 추론적으로 스케줄링되고 실행되므로, 프로세서(200)는 또한 메모리 미스(memory miss)들을 취급하는 논리를 포함한다. 만일 데이터 로드가 데이터 캐시에서 미스하면, 스케줄러에게 일시적으로 부정확한 데이터를 남기는 파이프라인 내에서의 실행(flight) 중인 종속 연산들이 있을 수 있다. 재생(replay) 메커니즘은 부정확한 데이터를 이용하는 명령어들을 추적하고 재실행한다. 종속 연산들만이 리플레이될 필요가 있고 비종속 연산들은 완료되도록 허용된다. 프로세서의 일 실시예의 스케줄러들 및 재생 메커니즘은 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어들을 붙잡도록 또한 설계된다.
용어 "레지스터들"이란 피연산자들을 식별하기 위해 명령어들의 일환으로서 이용되는 온 보드 프로세서 저장 장치 로케이션들을 지칭할 수 있다. 다시 말하면, 레지스터들은(프로그래머의 관점에서 볼 때) 프로세서의 외부로부터 이용 가능한 것들이다. 그러나, 실시예의 레지스터들은 그 의미에 있어서 특정 유형의 회로에만 제한되어서는 안 된다. 오히려, 실시예의 레지스터는 데이터를 저장 및 제공하고, 본 명세서에 기술되는 기능들을 수행할 수 있다. 본 명세서에 기술되는 레지스터들은 전용 물리적 레지스터들, 레지스터 리네이밍을 이용하는 동적으로 할당된 물리적 레지스터들, 전용 및 동적으로 할당되는 물리적 레지스터들의 조합들 등과 같은 임의 수의 상이한 기술들을 이용하여 프로세서 내의 회로에 의해 구현될 수 있다. 일 실시예에서, 정수 레지스터들은 32 비트 정수 데이터를 저장한다. 일 실시예의 레지스터 파일은 또한 패킹된 데이터에 대한 8개의 멀티미디어 SIMD 레지스터를 포함한다. 이하에서의 논의를 위해, 레지스터들은 패킹된 데이터를 보유하도록 설계된 데이터 레지스터들, 예컨대 캘리포니아주 산타클라라 소재의 인텔사의 MMX 기술에 의해 가능하게 되는 마이크로프로세서들에서의 64 비트 폭의 MMX™ 레지스터(일부 경우들에서, "mm" 레지스터들이라고도 함)인 것으로 이해된다. 정수 및 부동 소수점 형식들 모두에서 이용 가능한 이들 MMX 레지스터들은 SIMD 및 SSE 명령어들을 동반하는 패킹된 데이터 성분들로 연산할 수 있다. 유사하게, SSE2, SSE3, SSE4, 또는 그 이상(총칭적으로 "SSEx"라고 함)의 기술에 관련된 128 비트 폭의 XMM 레지스터들도 이러한 패킹된 데이터 피연산자들을 보유하는 데 사용될 수 있다. 일 실시예에서, 패킹된 데이터 및 정수 데이터를 저장하는데 있어서, 레지스터들은 2개의 데이터 형 사이에서 구분할 필요가 없다. 일 실시예에서, 정수 및 부동 소수점은 동일한 레지스터 파일에 포함되거나 상이한 레지스터 파일들에 포함된다. 더욱이, 일 실시예에서, 부동 소수점 및 정수 데이터는 상이한 레지스터들 또는 동일한 레지스터들에 저장될 수 있다.
하기 도면들의 예들에서는, 다수의 데이터 피연산자들이 기술된다. 도 3a는 본 발명의 일 실시예에 따라 멀티미디어 레지스터들 내의 다양한 패킹된 데이터 형 표현들을 예시한 것이다. 도 3a는 128 비트 폭 피연산자들에 대한 패킹된 바이트(310), 패킹된 워드(320), 및 패킹된 더블워드(dword)(330)에 대한 데이터 형들을 예시한 것이다. 이 예의 패킹된 바이트 포맷(310)은 128 비트 길이이고 16개의 패킹된 바이트 데이터 성분을 포함한다. 바이트는 여기서 8 비트의 데이터로서 정의된다. 각각의 바이트 데이터 성분에 대한 정보는 바이트 0에 대해 비트 7 내지 비트 0에, 바이트 1에 대해 비트 15 내지 비트 8에, 바이트 2에 대해 비트 23 내지 비트 16에, 및 마지막으로 바이트 15에 대해 비트 120 내지 비트 127에 저장된다. 따라서 모든 가용 비트들은 레지스터에서 사용된다. 이 저장 장치 배치에 의해 프로세서의 저장 장치 효율성이 증가한다. 마찬가지로, 16개의 데이터 성분이 접근됨에 따라, 이제 하나의 연산이 16개의 데이터 성분에 대해 병렬로 수행될 수 있다.
일반적으로, 한 데이터 성분은 동일한 길이의 기타 데이터 성분들과 함께 단일 레지스터 또는 메모리 로케이션에 저장되는 개개의 데이터 피스이다. SSEx 기술에 관련된 패킹된 데이터 시퀀스들에서, XMM 레지스터에 저장되는 데이터 성분들의 수는 128 비트를 개개의 데이터 성분의 비트들의 길이로 나눈 값이다. 유사하게, MMX 및 SSE 기술에 관련된 패킹된 데이터 시퀀스들에서, MMX 레지스터에 저장되는 데이터 성분들의 수는 64 비트를 개개의 데이터 성분의 비트들의 길이로 나눈 값이다. 도 3a에 예시되어 있는 데이터 형들이 128 비트 길이이지만, 본 발명의 실시예들은 64 비트 폭, 256 비트 폭, 512 비트 폭, 또는 기타 사이즈의 피연산자들로도 연산할 수 있다. 이 예의 패킹된 워드 포맷(320)은 128 비트 길이이고 8개의 패킹된 워드 데이터 성분들을 포함한다. 각각의 패킹된 워드는 16 비트 정보를 포함한다. 도 3a의 패킹된 더블워드 포맷(330)은 128 비트 길이이고 4개의 패킹된 더블워드 데이터 성분을 포함한다. 각각의 패킹된 더블워드 데이터 성분은 32 비트 정보를 포함한다. 패킹된 쿼드워드는 128 비트 길이이고 2개의 패킹된 쿼드워드 데이터 성분을 포함한다.
도 3b는 대안적 레지스터 내(in-register) 데이터 저장 포맷들을 예시한 것이다. 각각 패킹된 데이터는 둘 이상의 독립적 데이터 성분을 포함할 수 있다. 3개의 패킹된 데이터 포맷이 예시되었다; 패킹된 하프(341), 패킹된 싱글(342), 및 패킹된 더블(343). 패킹된 하프(341), 패킹된 싱글(342), 및 패킹된 더블(343)의 일 실시예는 고정 소수점 데이터 성분들을 포함한다. 대안 실시예에 있어서, 패킹된 하프(341), 패킹된 싱글(342), 및 패킹된 더블(343) 중 하나 이상은 부동 소수점 데이터 성분들을 포함할 수 있다. 패킹된 하프(341)의 하나의 대안 실시예는 8개의 16 비트 데이터 성분을 포함하는 128 비트 길이를 갖는다. 패킹된 싱글(342)의 일 실시예는 128 비트 길이이고 4개의 32 비트 데이터 성분을 포함한다. 패킹된 더블(343)의 일 실시예는 128 비트 길이이고 2개의 64 비트 데이터 성분을 포함한다. 그와 같은 패킹된 데이터 포맷들은 예를 들어 96 비트, 160 비트, 192 비트, 224 비트, 256 비트, 512 비트 또는 그 이상인 기타 레지스터 길이들로 추가로 확장될 수 있다.
도 3c는 본 발명의 일 실시예에 따른 멀티미디어 레지스터들 내의 다양한 부호형 및 무부호형 패킹된 데이터 형 표현들을 예시한다. 무부호형 패킹된 바이트 표현(344)은 SIMD 레지스터 내의 무부호형 패킹된 바이트의 저장을 예시한다. 각각의 바이트 데이터 성분에 대한 정보는 바이트 0에 대해 비트 7 내지 비트 0에, 바이트 1에 대해 비트 15 내지 비트 8에, 바이트 2에 대해 비트 23 내지 비트 16에, 및 마지막으로 바이트 15에 대해 비트 120 내지 비트 127에 저장된다. 따라서, 모든 가용 비트들은 레지스터에서 사용된다. 이 저장 배치에 의해 프로세서의 저장 효율성이 증가할 수 있다. 마찬가지로, 16개의 데이터 성분이 접근됨에 따라, 이제 하나의 연산이 16개의 데이터 성분에 대해 병렬 방식으로 수행될 수 있다. 부호형 패킹된 바이트 표현(345)은 부호형 패킹된 바이트의 저장을 예시한다. 모든 바이트 데이터 성분마다의 8번째 비트가 부호 표시자인 것을 주의하라. 무부호형 패킹된 워드 표현(346)은 SIMD 레지스터에서 워드 7 내지 워드 0가 어떻게 저장되는지를 예시한다. 부호형 패킹된 워드 표현(347)은 무부호형 패킹된 워드 레지스터 내 표현(346)과 유사하다. 각각의 워드 데이터 성분의 16번째 비트가 부호 표시자인 것을 주의하라. 무부호형 패킹된 더블워드 표현(348)은 더블워드 데이터 성분들이 어떻게 저장되는지를 보여준다. 부호형 패킹된 더블워드 표현(349)은 무부호형 패킹된 더블워드 레지스터 내 표현(348)과 유사하다. 필요한 부호 비트가 각각의 더블워드 데이터 성분의 32번째 비트인 것을 주의하라.
도 3d는 32 비트 또는 더 많은 비트들을 가지는 연산 인코딩(operation encoding: opcode) 포맷(360), 및 "Intel® 64 및 IA-32 인텔 아키텍처 소프트웨어 개발자의 매뉴얼 조합 권 2A 및 2B: 명령어 세트 레퍼런스 A-Z"(이는 intel.com/products/processor/manuals/의 월드 와이드 웹(www)상에서 캘리포니아, 산타클라라에 소재한 인텔사로부터 입수 가능함)에 기술된 일 유형의 opcode 포맷에 대응하는 레지스터/메모리 피연산자 어드레싱 모드들의 일 실시예의 묘사이다. 일 실시예에서, 명령어는 필드들(361 및 362) 중 하나 이상에 의해 인코딩될 수 있다. 2개까지의 소스 피연산자 식별자(364 및 365)를 포함하는, 명령어당 2개까지의 피연산자 로케이션이 식별될 수 있다. 일 실시예에서, 목적지 피연산자 식별자(366)는 소스 피연산자 식별자(364)와 동일한 반면, 다른 실시예들에서는 이들이 상이하다. 대안 실시예에 있어서, 목적지 피연산자 식별자(366)는 소스 피연산자 식별자(365)와 동일한 반면, 다른 실시예들에서는 이들은 상이하다. 일 실시예에서, 소스 피연산자 식별자들(364 및 365)에 의해 식별되는 소스 피연산자들 중 하나는 명령어의 결과들에 의해 오버라이트되는 반면, 다른 실시예들에서는 식별자(364)는 소스 레지스터 요소에 대응하고 식별자(365)는 목적지 레지스터 요소에 대응한다. 일 실시예에서, 피연산자 식별자들(364 및 365)은 32 비트 또는 64 비트 소스 및 목적지 피연산자들을 식별하는 데 사용될 수 있다.
도 3e는 40 비트 또는 그 이상의 비트들을 갖는 또 다른 대안 연산 인코딩(opcode) 포맷(370)의 묘사이다. opcode 포맷(370)은 opcode 포맷(360)에 대응하고 옵션인 프리픽스 바이트(378)를 포함한다. 일 실시예에 따른 명령어는 필드들(378, 371, 및 372) 중 하나 이상에 의해 인코딩될 수 있다. 명령어당 2개까지의 피연산자 로케이션들이 소스 피연산자 식별자들(374 및 375)에 의해 및 프리픽스 바이트(378)에 의해 식별될 수 있다. 일 실시예에서, 프리픽스 바이트(378)는 32 비트 또는 64 비트 소스 및 목적지 피연산자들을 식별하는 데 사용될 수 있다. 일 실시예에서, 목적지 피연산자 식별자(376)는 소스 피연산자 식별자(374)와 동일한 반면, 다른 실시예들에서는 이들이 상이하다. 대안 실시예에 있어서, 목적지 피연산자 식별자(376)는 소스 피연산자 식별자(375)와 동일한 반면, 다른 실시예들에서는 이들은 상이하다. 일 실시예에서, 명령어는 피연산자 식별자들(374 및 375)에 의해 식별되는 피연산자들 중 하나 이상에 대해 연산하고, 피연산자 식별자들(374 및 375)에 의해 식별되는 하나 이상의 피연산자들은 명령어의 결과들에 의해 오버라이트되는 반면, 다른 실시예들에서는 식별자들(374 및 375)에 의해 식별되는 피연산자들은 또 다른 레지스터 내의 또 다른 데이터 성분에 기입된다. opcode 포맷들(360 및 370)은 부분적으로 MOD 필드들(363 및 373)에 의해 및 옵션인 스케일 인덱스 베이스 및 변위 바이트들에 의해 지정되는 레지스터 투 레지스터, 메모리 투 레지스터, 레지스터 바이 메모리, 레지스터 바이 레지스터, 레지스터 바이 즉치(register by immediate), 레지스터 투 메모리 어드레싱을 허용한다.
그 다음에 도 3f를 참조하면, 몇몇 대안 실시예들에서, 64 비트(또는 128 비트, 또는 256 비트, 또는 512 비트 또는 그 이상의) SIMD 산술 연산들이 CDP(coprocessor data processing) 명령어를 통해 수행될 수 있다. 연산 인코딩(opcode) 포맷(380)은 CDP opcode 필드들(382 및 389)을 갖는 하나의 그런 CDP 명령어를 묘사한다. 이 유형의 CDP 명령어는, 대안 실시예들에 대해, 필드들(383, 384, 387 및 388) 중 하나 이상에 의해 인코딩될 수 있다. 2개까지의 소스 피연산자 식별자들(385 및 390) 및 하나의 목적지 피연산자 식별자(386)를 포함하는 명령어당 3개까지의 피연산자 로케이션들이 식별될 수 있다. 보조 프로세서의 일 실시예는 8, 16, 32, 및 64 비트 값들에 대해 연산할 수 있다. 일 실시예에서, 명령어는 정수 데이터 성분들에 대해 수행된다. 몇몇 실시예들에서, 명령어는 조건 필드(381)를 이용하여 조건부로 실행될 수 있다. 몇몇 실시예들에 대해, 소스 데이터 사이즈들은 필드(383)에 의해 인코딩될 수 있다. 몇몇 실시예들에서, 제로(Z), 부정(N), 캐리(C), 및 오버플로(V) 검출이 SIMD 필드들에 대해 이뤄질 수 있다. 일부 명령어들에 대해, 포화 형(type of saturation)이 필드(384)에 의해 인코딩될 수 있다.
다음으로 도 3g를 참조하면, intel.com/products/processor/manuals/의 월드 와이드 웹(www) 상에서 캘리포니아주 산타클라라 소재의 인텔사로부터 입수가능한, "Intel® Advanced Vector Extensions Programming Reference"에 기술된 opcode 포맷의 한 유형에 대응하는, 또 다른 실시예에 따른 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 또 다른 대안 연산 인코딩(opcode) 포맷(397)이 묘사되어 있다.
최초 x86 명령어 세트는 부가의 바이트들 - 이들의 존재는 제1 "opcode" 바이트로부터 알려졌음 - 에 포함되는 다양한 포맷의 주소 음절(address syllable) 및 즉치 피연산자(immediate operand)를 갖는 1 바이트 opcode를 제공하였다. 덧붙여, opcode에 대한 변경자들(modifiers)[이들은 명령어 이전에 위치되어야만 하기 때문에 프리픽스(prefix)들이라고 함]로서 예비(reserve)되어 있는 특정 바이트 값들이 있었다. 256 opcode 바이트(이들 특수 프리픽스 값을 포함함)의 최초 팔레트(palette)가 소진되었을 때, 단일 바이트가 새로운 세트의 256 opcode로의 이스케이프(escape)로서 전용되었다. 벡터 명령어들(예컨대, SIMD)이 부가되었기 때문에, 더 많은 opcode들에 대한 필요성이 발생되었고, 프리픽스들의 사용을 통해 확장되었을 때에도 "2 바이트" opcode 맵도 불충분하였다. 이를 위해, 2 바이트에 식별자로서의 옵션 사항인 프리픽스를 더한 것을 이용하는 새로운 명령어들이 부가적 맵들에 부가되었다.
덧붙여, 64 비트 모드에서 부가의 레지스터들을 용이하게 하기 위해, 프리픽스들과 opcode(및 opcode를 결정하기 위해 필요한 임의의 이스케이프 바이트들) 사이 내에 부가의 프리픽스("REX"라고 함)가 사용될 수 있다. 일 실시예에서, REX는 64 비트 모드에서의 부가의 레지스터들의 사용을 표시하기 위해 4 "페이로드" 비트를 가질 수 있다. 기타 실시예들에서, 이는 4 보다 적거나 그보다 많은 비트를 가질 수 있다. 적어도 하나의 명령어 세트의 일반 포맷[일반적으로 포맷(360) 및/또는 포맷(370)에 대응함]은 일반적으로 다음과 같이 예시된다:
[프리픽스들] [rex] 이스케이프 [이스케이프2] opcode modrm (기타)
opcode 포맷(397)은 opcode 포맷(370)에 대응하고, 대부분의 기타 흔히 사용되는 레거시 명령어 프리픽스 바이트들 및 이스케이프 코드들을 대체하기 위한 옵션 사항인 VEX 프리픽스 바이트들(391)(일 실시예에서, C4 hex로 시작함)을 포함한다. 예를 들어, 이하에서는 명령어를 인코딩하기 위해 2개의 필드를 이용하는 실시예를 예시하는데, 이는 제2 이스케이프 코드가 최초 명령어에 존재할 때, 또는 REX 필드에서의 여분의 비트들(예컨대, XB 및 W 필드들)이 이용될 필요가 있을 때 이용될 수 있다. 이하에 예시되어 있는 실시예에서, 레거시 이스케이프는 새로운 이스케이프 값으로 표현되고, 레거시 프리픽스들은 "페이로드" 바이트의 일부로서 완전히 압축되며, 레거시 프리픽스들은 복구(reclaim)되어 장래의 확장에 대해 이용가능하고, 제2 이스케이프 코드는 장래의 맵 또는 피처 공간이 이용 가능함에 따라 "맵" 필드에 압축되며, 새로운 피처들(예컨대, 증가된 벡터 길이 및 부가적 소스 레지스터 지정자)이 부가된다.
일 실시예에 따른 명령어는 필드들(391 및 392) 중 하나 이상에 의해 인코딩될 수 있다. 명령어당 4개까지의 피연산자 로케이션이 소스 피연산자 식별자들(374 및 375)과 조합되는 및 옵션 사항인 SIB(scale-index-base) 식별자(393), 옵션 사항인 변위 식별자(394), 및 옵션 사항인 즉치 바이트(395)와 조합되는 필드(391)에 의해 식별될 수 있다. 일 실시예에서, VEX 프리픽스 바이트들(391)은 32 비트 또는 64 비트 소스 및 목적지 피연산자들 및/또는 128 비트 또는 256 비트 SIMD 레지스터 또는 메모리 피연산자들을 식별하는 데 사용될 수 있다. 일 실시예에서, opcode 포맷(397)에 의해 제공되는 기능성은 opcode 포맷(370)과 중복될 수 있는 반면, 기타 실시예들에서 이들은 상이하다. opcode 포맷들(370 및 397)은 MOD 필드(373)에 의해 및 옵션 사항인 (SIB) 식별자(393), 옵션 사항인 변위 식별자(394), 및 옵션 사항인 즉치 바이트(395)에 의해 부분적으로 지정되는, 레지스터 투 레지스터, 메모리 투 레지스터, 레지스터 바이 메모리, 레지스터 바이 레지스터, 레지스터 바이 즉치, 레지스터 투 메모리 어드레싱을 허용한다.
다음으로, 도 3h를 참조하면, 또 다른 실시예에 따른 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 또 다른 대안 opcode 포맷(398)이 묘사되어 있다. opcode 포맷(398)은 opcode 포맷들(370 및 397)에 대응하고, 대부분의 기타 흔히 사용되는 레거시 명령어 프리픽스 바이트들 및 이스케이프 코드들을 대체하고 부가적 기능성을 제공하는 옵션 사항인 EVEX 프리픽스 바이트들(396)(일 실시예에서, 62 hex로 시작함)을 포함한다. 일 실시예에 따른 명령어는 필드들(396 및 392) 중 하나 이상에 의해 인코딩될 수 있다. 명령어당 4개까지의 피연산자 로케이션 및 마스크가 소스 피연산자 식별자들(374 및 375)과 조합되는 및 옵션 사항인 SIB(scale-index-base) 식별자(393), 옵션 사항인 변위 식별자(394) 및 옵션 사항인 즉치 바이트(395)와 조합되는 필드(396)에 의해 식별될 수 있다. 일 실시예에서, EVEX 프리픽스 바이트들(396)은 32 비트 또는 64 비트 소스 및 목적지 피연산자들 및/또는 128 비트, 256 비트 또는 512 비트 SIMD 레지스터 또는 메모리 피연산자를 식별하는 데 사용될 수 있다. 일 실시예에서, opcode 포맷(398)에 의해 제공되는 기능성은 opcode 포맷(370 또는 397)과 중복될 수 있는 반면, 다른 실시예들에서 이들은 상이하다. opcode 포맷(398)은 MOD 필드(373)에 의해 및 옵션 사항인 (SIB) 식별자(393), 옵션 사항인 변위 식별자(394), 및 옵션 사항인 즉치 바이트(395)에 의해 부분적으로 지정되는, 마스크들을 가진, 레지스터 투 레지스터, 메모리 투 레지스터, 레지스터 바이 메모리, 레지스터 바이 레지스터, 레지스터 바이 즉치, 레지스터 투 메모리 어드레싱을 허용한다. 적어도 하나의 명령어 세트의 일반 포맷[일반적으로 포맷(360) 및/또는 포맷(370)에 대응함]은 일반적으로 다음과 같이 예시된다:
evex1 RXBmmmmm WvvvLpp evex4 opcode modrm [sib] [disp] [imm]
일 실시예에 대해, EVEX 포맷(398)에 따라 인코딩되는 명령어는 푸싱형 버퍼 복사 및 저장 기능성에게, 예를 들어 사용자 구성 가능한 마스크 레지스터, 또는 부가적 피연산자, 또는 128 비트, 256 비트 또는 512비트 벡터 레지스터 중에서의 선택들, 또는 그로부터 선택할 더 많은 레지스터 등과 같은 부가적 새로운 피처들을 제공하는데 이용될 수 있는 부가적 "페이로드" 비트들을 가질 수 있다.
예를 들면, VEX 포맷(397)이 푸싱형 버퍼 복사 및 저장 기능성에게 묵시적(implicit) 마스크를 제공하는데 이용될 수 있는 경우, EVEX 포맷(398)은 푸싱형 버퍼 복사 및 저장 기능성에게 명시적 사용자 구성 가능 마스크를 제공하는데 이용될 수 있다. 덧붙여, VEX 포맷(397)이 128 비트 또는 256 비트 벡터 레지스터들상에서 푸싱형 버퍼 복사 및 저장 기능성을 제공하는데 이용될 수 있는 경우, EVEX 포맷(398)은 128 비트, 256 비트, 512 비트 또는 더 큰(또는 더 작은) 벡터 레지스터들상에서 푸싱형 버퍼 복사 및 저장 기능성을 제공하는데 이용될 수 있다.
푸싱형 버퍼 복사 및 저장 기능성을 제공하기 위한 예시적인 명령어들은 하기 예들에 의해 예시된다:
| 명령어 | 목적지 | 소스 1 | 소스 2 | 소스 3 | 기술 |
| 푸시-버퍼-복사 | Mem1 | Mem2 | 소유자 | 레벨 | 캐시 라인을 할당하지 않고서 메모리 주소, Mem2로부터 캐시 일관성 데이터를 판독하고, 지정된 소유자 코어(들)의 지정된 캐시 레벨로 메모리 주소, Mem1에서의 캐시 일관성 데이터에 복사 |
| 푸시-버퍼-저장 | Mem1 | Vmm1/ Mem2 |
소유자 | 레벨 | 캐시 라인을 할당하지 않고서, Vmm1로부터 또는 캐시 일관성 메모리 주소, Mem2로부터 데이터를 판독하고, 지정된 소유자 코어(들)의 지정된 캐시 레벨로 메모리 주소, Mem1에서의 캐시 일관성 데이터에 복사 |
SIMD 푸싱형 버퍼 복사 및 저장 명령어들은, 상기 예들에서와 같이, 예를 들어 다중 코어 파이프라인 병렬 소프트웨어 애플리케이션들인 애플리케이션들에서 푸싱형 버퍼 복사 및 저장 기능성을 제공하기 위해 이용되고, 그에 의해 공유 메모리 주소 캐시 계층 구조에서 일관성 처리 트래픽을 감소시키고, 성능과 명령어 처리량을 증가시키고, 전력 사용 및 에너지 소비를 감소시킬 수 있다. 몇몇 실시예들은, 예를 들어 상기 예들에서, 예를 들어 논리 프로세서의 x2APIC ID와 같은, 자체의, 모든 공유된, 또는 물리적 코어 ID와 같은 사양들을 포함하기 위해 목적지 캐싱된 메모리 주소들의 소유자 코어(들)를 제공할 수 있다. 몇몇 실시예들은, 예를 들어 상기 예들에서, Ll$, L2$,..., 최종 레벨 $, 또는 주 메모리와 같은 사양들을 포함하기 위해 목적지 캐싱된 메모리 주소들의 캐시 레벨을 또한 제공할 수 있다. 몇몇 실시예들에서, 메모리 주소들, Mem1 및/또는 Mem2는 푸싱형 버퍼 복사 및 저장 기능성을 제공하기 위한 명령어의 명시적 피연산자들로서 지정될 수 있다. 몇몇 대안 실시예들에서 메모리 주소들, Mem1 및/또는 Mem2는 제각기 레지스터들 ES:[(E)DI] 및 DS:[(E)SI]에 또는 레지스터들 [RDI] 및 [RSI]에 있는 것으로 묵시적으로 지정될 수 있다. 몇몇 다른 대안 실시예들에서, 단 하나의 공유 메모리 주소가 소스 및 목적지 피연산자들의 양쪽으로서 명시적으로 지정될 수 있고, 및/또는 단지 일관성 캐시 라인 내용 상태들, 및 소유권들이 영향 받을 수 있다. 몇몇 실시예들에서, 버퍼의 사이즈가 벡터 레지스터의 사이즈로서, 또는 목적지 캐시에서의 캐시 라인들의 사이즈로서, 또는 예를 들어 레지스터 (E)CX에 또는 레지스터 RCX에서와 같이 레지스터에 명시적으로 지정되는 사이즈로서 지정될 수 있다.
도 4a는 본 발명의 적어도 하나의 실시예에 따른 순차적 파이프라인(in-order pipeline) 및 레지스터 리네이밍 단(register renaming stage), 비순차 발행/실행 파이프라인을 예시하는 블록도이다. 도 4b는 본 발명의 적어도 하나의 실시예에 따라 프로세서에 포함될 순차적 아키텍처 코어(in-order architecture core) 및 레지스터 리네이밍 논리, 비순차적 발행/실행 논리를 예시하는 블록도이다. 도 4a에서의 실선 박스들은 순차적 파이프라인을 나타내는 반면, 점선 박스들은 레지스터 리네이밍, 비순차적 발행/실행 파이프라인을 나타낸다. 마찬가지로, 도 4b에서의 실선 박스들은 순차적 아키텍처 논리를 나타내는 반면, 점선 박스들은 레지스터 리네이밍 논리 및 비순차적 발행/실행 논리를 나타낸다.
도 4a에서, 프로세서 파이프라인(400)은 페치 단(402), 길이 디코드 단(404), 디코드 단(406), 할당 단(408), 리네이밍 단(410), 스케줄링[디스패치(dispatch) 또는 발행이라고도 함] 단(412), 레지스터 판독/메모리 판독 단(414), 실행 단(416), 라이트백(write back)/메모리 기입 단(418), 예외 처리 단(422), 및 커밋(commit) 단(424)을 포함한다.
도 4b에서, 화살표들은 2개 이상의 유닛들 간의 결합을 나타내고, 화살표의 방향은 그런 유닛들 사이의 데이터 흐름의 방향을 나타낸다. 도 4b는 실행 엔진 유닛(450)에게 결합되는 프론트 엔드 유닛(front end unit)(430)을 포함하는 프로세서 코어(490)을 보여주는데, 실행 엔진 유닛과 프론트 엔드 유닛은 메모리 유닛(470)에게 결합된다.
코어(490)는 RISC(reduced instruction set computing) 코어, CISC(complex instruction set computing) 코어, VLIW(very long instruction word) 코어, 또는 하이브리드 또는 대안 코어 유형일 수 있다. 또 다른 옵션으로서, 코어(490)는, 예를 들어 네트워크 또는 통신 코어, 압축 엔진, 그래픽 코어 등의 특수 목적 코어일 수 있다.
프론트 엔드 유닛(430)은 명령어 캐시 유닛(434)에 결합되는 브랜치 예측 유닛(432)을 포함하고, 명령어 캐시 유닛은 명령어 TLB(translation lookaside buffer)(436)에 결합되고, 명령어 TLB는 명령어 페치 유닛(438)에 결합되고, 명령어 페치 유닛은 디코드 유닛(440)에 결합된다. 디코드 유닛 또는 디코더는 명령어들을 디코딩하고, 출력으로서 하나 이상의 마이크로연산들, 마이크로코드 엔트리 포인트들, 마이크로명령어들, 기타 명령어들, 또는 최초 명령어들로부터 디코딩되거나 다른 식으로 최초 명령어들을 반영하거나 최초 명령어들로부터 도출되는 기타 제어 신호들을 발생한다. 디코더는 다양하고 상이한 메커니즘들을 이용하여 구현될 수 있다. 적합한 메커니즘들의 예들은, 룩업 테이블들, 하드웨어 구현들, PLA들(Programmable Logic Arrays), 마이크로코드 ROM(Read Only Memory)들 등을 포함하지만, 이것들에만 국한되지는 않는다. 명령어 캐시 유닛(434)은 메모리 유닛(470) 내의 레벨 2(L2) 캐시 유닛(476)에 추가로 결합된다. 디코드 유닛(440)은 실행 엔진 유닛(450) 내의 리네이밍/할당기 유닛(452)에 결합된다.
실행 엔진 유닛(450)은 리타이어먼트(retirement) 유닛(454) 및 하나 이상의 스케줄러 유닛(들)(456)의 세트에 결합되는 리네이밍/할당기 유닛(452)을 포함한다. 스케줄러 유닛(들)(456)은 예비 스테이션들, 중앙 명령어 윈도 등을 포함하는 임의 수의 상이한 스케줄러들을 표현한다. 스케줄러 유닛(들)(456)은 물리적 레지스터 파일(들) 유닛(들)(458)에 결합된다. 각각의 물리적 레지스터 파일(들) 유닛들(458)은, 그 중 상이한 것들이 스칼라 정수, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점, 기타 등등, 상태(예를 들어, 실행될 다음 명령어의 주소인 명령어 포인터), 기타 등등과 같은 하나 이상의 상이한 데이터 형들을 저장하는 하나 이상의 물리적 레지스터 파일들을 표현한다. 물리적 레지스터 파일(들) 유닛(들)(458)은 레지스터 리네이밍 및 비순차적 실행이 구현될 수 있는 다양한 방법들(예를 들어, 리오더 버퍼(들) 및 리타이어먼트 레지스터 파일(들)을 이용하여; 장래 파일(들), 이력 버퍼(들), 및 리타이어먼트 레지스터 파일(들)을 이용하여; 레지스터 맵들 및 레지스터들의 풀을 이용하여; 기타 등등)을 예시하기 위해 리타이어먼트 유닛(454)에 의해 중첩된다. 일반적으로, 아키텍처 레지스터들은 프로세서의 외부로부터 또는 프로그래머의 조망으로부터 볼 수 있다. 레지스터들은 임의의 알려진 특정 유형의 회로에만 제한되지는 않는다. 다양하고 상이한 유형들의 레지스터들이 이들이 여기서 설명된 바와 같이 데이터를 저장하고 제공할 수 있는 한 적합하다. 적합한 레지스터들의 예들은, 전용 물리적 레지스터들, 레지스터 리네이밍을 이용하는 동적 할당 물리적 레지스터들, 전용 및 동적 할당 물리적 레지스터들의 조합들, 기타 등등을 포함하지만, 이것들에만 제한되는 것은 아니다. 리타이어먼트 유닛(454) 및 물리적 레지스터 파일(들) 유닛(들)(458)은 실행 클러스터(들)(460)에 결합된다. 실행 클러스터(들)(460)는 하나 이상의 실행 유닛들(462)의 세트 및 하나 이상의 메모리 접근 유닛들(464)의 세트를 포함한다. 실행 유닛(462)은 다양한 유형의 데이터(예를 들어, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점)에 대하여 다양한 연산들(예를 들어, 시프트, 가산, 감산, 승산)을 수행할 수 있다. 몇몇 실시예들은 특정 기능(function)들이나 기능들의 세트들에 전용인 다수의 실행 유닛을 포함할 수 있지만, 기타 실시예들은 단 하나의 실행 유닛, 또는 모두가 모든 기능들을 수행하는 다중 실행 유닛을 포함할 수 있다. 소정 실시예들이 데이터/연산들의 소정 유형들에 대한 별개의 파이프라인들(예를 들어, 스칼라 정수 파이프라인, 스칼라 부동 소수점/패킹된 정수/패킹된 부동 소수점/벡터 정수/벡터 부동 소수점 파이프라인, 및/또는 각각이 그들 자신의 스케줄러 유닛, 물리적 레지스터 파일(들) 유닛, 및/또는 실행 클러스터를 갖는 메모리 접근 파이프라인, 및 개별 메모리 접근 파이프라인의 경우에 이 파이프라인의 실행 클러스터만이 메모리 접근 유닛(들)(464)을 갖는 소정 실시예들이 구현됨)을 생성하기 때문에, 스케줄러 유닛(들)(456), 물리적 레지스터 파일(들) 유닛(들)(458), 및 실행 클러스터(들)(460)는 가능하게는 복수인 것으로 보여진다. 개별 파이프라인들이 사용되는 경우, 이들 파이프라인들 중 하나 이상은 비순차적 발행/실행일 수 있고 나머지는 순차적일 수 있다는 점도 이해해야 한다.
메모리 접근 유닛들(464)의 세트는 메모리 유닛(470)에 결합되고, 메모리 유닛은 레벨 2(L2) 캐시 유닛(476)에 결합되는 데이터 캐시 유닛(474)에 결합되는 데이터 TLB 유닛(472)을 포함한다. 하나의 예시적 실시예에서, 메모리 접근 유닛(464)은 로드 유닛, 저장 주소 유닛, 및 저장 데이터 유닛을 포함할 수 있고, 이들 각각은 메모리 유닛(470) 내의 데이터 TLB 유닛(472)에 결합된다. L2 캐시 유닛(476)은 하나 이상의 다른 레벨들의 캐시에 및 결국에는 주 메모리에 결합된다.
예시로서, 예시적 레지스터 리네이밍, 비순차적 발행/실행 코어 아키텍처는 다음과 같이 파이프라인(400)을 구현할 수 있다. 1) 명령어 페치(438)가 페치 및 길이 디코딩 단들(402 및 404)을 수행하고; 2) 디코드 유닛(440)은 디코드 단(406)을 수행하고; 3) 리네이밍/할당기 유닛(452)은 할당 단(408) 및 리네이밍 단(410)을 수행하고; 4) 스케줄러 유닛(들)(456)은 스케줄링 단(412)을 수행하고; 5) 물리적 레지스터 파일(들) 유닛(들)(458) 및 메모리 유닛(470)은 레지스터 판독/메모리 판독 단(414)을 수행하고; 실행 클러스터(460)는 실행 단(416)을 수행하고; 6) 메모리 유닛(470) 및 물리적 레지스터 파일(들) 유닛(들)(458)은 라이트 백/메모리 기입 단(418)을 수행하고; 7) 다양한 유닛들은 예외 처리 단(422)에 수반될 수 있고; 및 8) 리타이어먼트 유닛(454) 및 물리적 레지스터 파일(들) 유닛(들)(458)은 커밋 단(424)을 수행한다.
코어(490)는 하나 이상의 명령어 세트들((예를 들어, 새로운 버전들에서는 부가된 몇몇 확장을 갖는) x86 명령어 세트; 캘리포니아 서니베일의 MIPS 테크놀로지의 MIPS 명령어 세트; 캘리포니아 서니베일의 ARM Holdings의 (NEON 등의 추가의 확장을 갖는) ARM 명령어 세트)을 지원할 수 있다.
코어는 (두 개 이상의 병렬 세트들의 연산들 또는 스레드들을 실행하는) 멀티스레딩을 지원할 수 있고, 또한 시분할 멀티스레딩(time sliced multithreading), (단일 물리적 코어가, 해당 물리적 코어가 동시에 멀티스레딩할 수 있는 스레드들 각각에 대해 논리적 코어를 제공하는) 동시 멀티스레딩, 또는 이들의 조합(예를 들어, Intel® Hyperthreading 기술에서와 같은 시분할 페칭 및 디코딩과 그 후의 동시 멀티스레딩)을 포함하는 다양한 방식으로 멀티스레딩을 지원할 수 있다는 점을 이해해야 한다.
레지스터 리네이밍이 비순차적 실행의 맥락에서 설명되었지만, 레지스터 리네이밍은 순차적 아키텍처에서 사용될 수도 있다는 점을 이해해야 한다. 프로세서의 예시적 실시예가 또한 별개의 명령어 및 데이터 캐시 유닛들(434/474) 및 공유된 L2 캐시 유닛(476)을 포함하고 있기는 하지만, 대안 실시예들은 예를 들어 레벨 1(L1) 내부 캐시와 같은 명령어들과 데이터 양쪽 모두에 대한 단일 내부 캐시, 또는 다중 레벨의 내부 캐시를 가질 수 있다. 몇몇 실시예들에서, 시스템은 내부 캐시 및 코어 및/또는 프로세서의 외부에 있는 외부 캐시의 조합을 포함할 수 있다. 대안적으로, 모든 캐시들은 코어 및/또는 프로세서의 외부에 있을 수 있다.
도 5는 본 발명의 실시예들에 따른 통합 메모리 컨트롤러 및 그래픽을 갖는 단일 코어 프로세서 및 멀티코어 프로세서(500)의 블록도이다. 도 5에서의 실선 박스들은 단일의 코어(502A), 시스템 에이전트(510), 및 하나 이상의 버스 컨트롤러 유닛들(516)의 세트를 갖는 프로세서(500)를 예시한 것인 반면, 옵션적 부가인 점선 박스들은 다중 코어(502A-N), 시스템 에이전트 유닛(510) 내의 하나 이상의 통합 메모리 컨트롤러 유닛(들)(514)의 세트, 및 통합 그래픽 논리(508)를 갖는 대안 프로세서(500)를 예시한 것이다.
메모리 계층 구조는 코어들 내의 하나 이상의 레벨들의 캐시, 하나 이상의 공유 캐시 유닛들(506)의 세트, 및 통합 메모리 컨트롤러 유닛들(514)의 세트에 결합되는 외부 메모리(도시 생략)를 포함한다. 공유 캐시 유닛들(506)의 세트는 레벨 2(L 2), 레벨 3(L 3), 레벨 4(L 4), 또는 기타 레벨들의 캐시와 같은 하나 이상의 중간 레벨 캐시들, 최종 레벨 캐시(last level cache: LLC), 및/또는 이들의 조합들을 포함할 수 있다. 일 실시예에서 링 기반 상호 접속 유닛(ring based interconnect unit)(512)이 통합 그래픽 논리(508), 공유 캐시 유닛들(506)의 세트, 및 시스템 에이전트 유닛(510)을 상호 접속시키는 한편, 대안 실시예들은 이러한 유닛들을 상호 접속시키기 위한 임의 수의 공지된 기법들을 이용할 수 있다.
몇몇 실시예들에서, 코어들(502A-N) 중 하나 이상은 멀티스레딩이 가능하다. 시스템 에이전트(510)는 코어들(502A-N)을 조정하고 작동시키는 그런 구성 요소들을 포함한다. 시스템 에이전트 유닛(510)은, 예를 들어 PCU(power control unit) 및 디스플레이 유닛을 포함할 수 있다. PCU는 코어들(502A-N) 및 통합 그래픽 논리(508)의 전력 상태를 조절하는 데 필요한 논리 및 구성 요소이거나 이것을 포함할 수 있다. 디스플레이 유닛은 하나 이상의 외부 접속되는 디스플레이들을 구동하기 위한 것이다.
코어들(502A-N)은 아키텍처 및/또는 명령어 세트 면에서 동종이거나 이종일 수 있다. 예를 들어, 코어들(502A-N) 중 일부는 순차적일 수 있는 반면, 다른 것들은 비순차적이다. 또 다른 예로서, 코어들(502A-N) 중 2개 이상은 동일 명령어 세트를 실행할 수 있는 반면, 다른 것들은 해당 명령어 세트의 서브세트만 또는 상이한 명령어 세트를 실행할 수 있다.
프로세서는 CoreTM i3, i5, i7, 2 듀오 및 쿼드, Xeon™, Itanium™, XScaleTM 또는 StrongARMTM 프로세서와 같은 범용 프로세서일 수 있는데, 이들은 캘리포니아 산타클라라에 소재한 인텔사로부터 입수 가능하다. 대안적으로, 프로세서는 ARM Holdings; MIPS 등과 같은 또 다른 회사로부터의 것일 수 있다. 프로세서는, 예를 들어 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, 보조 프로세서, 임베디드 프로세서, 또는 그와 유사한 것과 같은 특수 목적 프로세서일 수도 있다. 프로세서는 하나 이상의 칩상에 구현될 수 있다. 프로세서(500)는, 예를 들어 BiCMOS, CMOS, 또는 NMOS와 같은 다수의 프로세스 기술 중 임의의 것을 이용하여 하나 이상의 기판들의 일부가 될 수 있고/또는 이들 기판들상에 구현될 수 있다.
도 6 내지 도 8은 프로세서(500)를 포함하기에 적합한 예시적인 시스템들인 한편, 도 9는 코어들(502) 중 하나 이상을 포함할 수 있는 예시적 SoC(system on a chip)이다. 랩톱들, 데스크톱들, 핸드헬드 PC들, 퍼스널 디지털 어시스턴트들, 엔지니어링 워크스테이션들, 서버들, 네트워크 장치들, 네트워크 허브들, 스위치들, 임베디드 프로세서들, 디지털 신호 처리기들(DSP들), 그래픽 장치들, 비디오 게임 장치들, 셋톱박스들, 마이크로 컨트롤러들, 셀 폰들, 휴대용 미디어 플레이어들, 핸드헬드 장치들, 및 다양한 기타 전자 장치들에 대한 기술 분야에서 공지된 기타 시스템 설계들 및 구성들도 적합하다. 일반적으로, 본 명세서에 개시된 바와 같은 프로세서 및/또는 기타 실행 논리를 수용할 수 있는 매우 다양한 시스템들 또는 전자 장치들이 일반적으로 적합하다.
이제 도 6을 참조하면, 본 발명의 일 실시예에 따른 시스템(600)의 블록도가 도시되어 있다. 시스템(600)은 GMCH(graphics memory controller hub)(620)에 결합되는 하나 이상의 프로세서들(610, 615)을 포함할 수 있다. 부가적 프로세서들(615)의 옵션적 속성이 도 6에서 파선들로 표기된다.
각각의 프로세서(610, 615)는 프로세서(500)의 어떤 버전일 수 있다. 그렇지만, 유의할 점은 통합 그래픽 논리 및 통합 메모리 제어 유닛들이 프로세서들(610, 615)에 존재하지 않을 가능성도 있다는 것이다. 도 6은 GMCH(620)가, 예를 들어 DRAM(dynamic random access memory)일 수 있는 메모리(640)에 결합될 수 있다는 것을 예시한다. DRAM은, 적어도 일 실시예의 경우, 비휘발성 캐시와 연관될 수도 있다.
GMCH(620)는 칩셋, 또는 칩셋의 일부분일 수 있다. GMCH(620)는 프로세서(들)(610, 615)와 통신하고 또한 프로세서(들)(610, 615)와 메모리(640) 사이의 상호 작용을 제어할 수 있다. GMCH(620)는 또한 프로세서(들)(610, 615)와 시스템(600)의 기타 요소들 사이의 가속 버스 인터페이스(accelerated bus interface)로서 기능할 수 있다. 적어도 하나의 실시예에서, GMCH(620)는 FSB(frontside bus)(695)와 같은 멀티 드롭 버스(multi-drop bus)를 통해 프로세서(들)(610, 615)와 통신한다.
더욱이, GMCH(620)는 (평판 디스플레이와 같은) 디스플레이(645)에 결합된다. GMCH(620)는 통합 그래픽 가속기를 포함할 수 있다. GMCH(620)는 다양한 주변 장치들을 시스템(600)에 결합시키는 데 사용될 수 있는 ICH[I/O(input/output) controller hub](650)에 결합된다. 다른 주변 장치(670)와 함께, ICH(650)에 결합되는 개별 그래픽 장치일 수 있는 외부 그래픽 장치(660)가, 예를 들어 도 6의 실시예에 도시되어 있다.
다른 대안으로서, 부가의 또는 상이한 프로세서들이 또한 시스템(600)에 존재할 수 있다. 예를 들어, 부가적 프로세서(들)(615)는 프로세서(610)와 동일한 부가적 프로세서(들), 프로세서(610)에 대해 이종이거나 비대칭인 부가적 프로세서(들), 가속기[예컨대, 그래픽 가속기 또는 DSP(digital signal processing) 유닛 등], FPGA(field programmable gate array)들, 또는 임의의 기타 프로세서를 포함할 수 있다. 아키텍처, 마이크로 아키텍처, 열적, 전력 소비 특성 등을 비롯한 장점 양태(metric of merit)의 범위 면에서 물리 리소스들(610, 615) 간에 다양한 차이점이 있을 수 있다. 이들 차이점은 사실상 프로세서들(610, 615) 중의 비대칭 및 이종성(heterogeneity)으로서 자신들을 내보일 수 있다. 적어도 하나의 실시예에서, 다양한 프로세서들(610, 615)이 동일한 다이 패키지에 상주할 수 있다.
이제 도 7을 참조하면, 본 발명의 일 실시예에 따른 제2 시스템(700)의 블록도가 도시되어 있다. 도 7에 도시된 바와 같이, 멀티프로세서 시스템(700)은 포인트 투 포인트(point-to-point) 상호 접속 시스템이고, 포인트 투 포인트 상호 접속(750)을 통해 결합되는 제1 프로세서(770) 및 제2 프로세서(780)를 포함한다. 각각의 프로세서들(770 및 780)은 프로세서들(610, 615) 중 하나 이상으로서의 프로세서(500)의 어떤 버전일 수 있다.
단지 2개의 프로세서(770 및 780)를 갖는 것으로 도시되지만, 본 발명의 범위는 이것에만 한정되지는 않는다는 것을 이해해야 한다. 다른 실시예들에서, 하나 이상의 부가적 프로세서들이 주어진 프로세서에 존재할 수 있다.
프로세서들(770 및 780)은 제각기 통합 메모리 컨트롤러 유닛들(772 및 782)을 포함하는 것으로 도시된다. 프로세서(770)는 또한 그 버스 컨트롤러 유닛들의 일부로서 포인트 투 포인트(P-P) 인터페이스들(776 및 778)을 포함하고; 마찬가지로, 제2 프로세서(780)는 P-P 인터페이스들(786 및 788)을 포함한다. 프로세서들(770, 780)은 P-P 인터페이스 회로들(778, 788)을 이용하여 포인트 투 포인트(P-P) 인터페이스(750)를 통해 정보를 교환할 수 있다. 도 7에 도시된 것처럼, IMC들(772 및 782)은 프로세서들을 제각기 메모리들, 즉 메모리(732)와 메모리(734)에 결합하는데, 이 메모리들은 제각기 프로세서들에 지역적으로 소속되는 주 메모리의 일부분들일 수 있다.
프로세서들(770, 780)은 각각 포인트 투 포인트 인터페이스 회로들(776, 794, 786, 798)을 이용하여 개개의 P-P 인터페이스들(752, 754)를 통해 칩셋(790)과 정보를 교환할 수 있다. 칩셋(790)은 또한 고성능 그래픽 인터페이스(739)를 통해 고성능 그래픽 회로(738)와 정보를 교환할 수 있다.
공유 캐시(도시되지 않음)는 프로세서의 어느 쪽이든 포함되거나 양쪽 프로세서의 외부에 있지만 여전히 P-P 상호 접속을 통해 프로세서들과 접속될 수 있어서, 어느 쪽 프로세서이든 이것의 또는 양쪽 프로세서들의 로컬 캐시 정보가 한 프로세서가 저 전력 모드에 놓이는 경우 공유 캐시에 저장될 수 있게 된다.
칩셋(790)은 인터페이스(796)를 통해 제1 버스(716)에 결합될 수 있다. 일 실시예에서, 제1 버스(716)는 PCI(peripheral component interconnect) 버스, 또는 PCI 익스프레스 버스 또는 또 다른 3세대 I/O 상호 접속 버스와 같은 버스일 수 있지만, 본 발명의 범위는 이것에만 한정되지는 않는다.
도 7에 도시된 바와 같이, 다양한 I/O 장치들(714)은, 제1 버스(716)를 제2 버스(720)에 결합하는 버스 브리지(718)와 함께, 제1 버스(716)에 연결될 수 있다. 일 실시예에서, 제2 버스(720)는 LPC(low pin count) 버스일 수 있다. 일 실시예에서, 예를 들어 키보드 및/또는 마우스(722), 통신 장치들(727) 및 명령어들/코드 및 데이터(730)를 포함할 수 있는 디스크 드라이브 또는 다른 대용량 저장 장치와 같은 저장 장치 유닛(728)을 포함하는 다양한 장치들이 제2 버스(720)에 결합될 수 있다. 추가로, 오디오 IO(724)는 제2 버스(720)에 결합될 수 있다. 기타 구조들도 가능하다는 점에 유의하라. 예를 들어, 도 7의 포인트 투 포인트 구조 대신에, 시스템은 멀티 드롭 버스 또는 기타 그러한 구조를 구현할 수 있다.
이제 도 8을 참조하면, 본 발명의 일 실시예에 따른 제3 시스템(800)의 블록도가 도시되어 있다. 도 7과 도 8에서의 유사 요소들은 유사 참조 번호들을 지니며, 및 도 7의 소정 양태들은 도 8의 다른 양태들을 가리는 것을 회피하기 위해 도 8에서 생략되었다.
도 8은 프로세서(870, 880)가, 제각기, 통합 메모리 및 I/O 제어 논리("CL")(872 및 882)를 포함할 수 있다는 것을 예시한다. 적어도 하나의 실시예에 대해, CL(872, 882)은 도 5 및 도 7과 관련하여 위에서 기술된 것과 같은 통합 메모리 컨트롤러 유닛들을 포함할 수 있다. 또한, CL(872, 882)은 또한 I/O 제어 논리를 포함할 수 있다. 도 8은 메모리들(832, 834)이 CL(872, 882)에 결합되어 있을 뿐만 아니라 I/O 장치(814)가 또한 제어 논리(872, 882)에 결합되어 있는 것을 예시하고 있다. 레거시 I/O 장치들(815)은 칩셋(890)에 결합되어 있다.
이제 도 9를 참조하면, 본 발명의 실시예에 따른 SoC(900)의 블록도가 도시되어 있다. 도 5에 있는 유사한 요소들은 유사한 참조 부호들을 지닌다. 또한, 점선 박스들은 더욱 향상된 SoC들상에 있는 선택 사항인 피처들이다. 도 9에서, 상호 접속 유닛(들)(902)은: 하나 이상의 코어들(502A-N)의 세트 및 공유 캐시 유닛(들)(506)을 포함하는 애플리케이션프로세서(910); 시스템 에이전트 유닛(510); 버스 컨트롤러 유닛(들)(516); 통합 메모리 컨트롤러 유닛(들)(514); 통합 그래픽 논리(508), 스틸 및/또는 비디오 카메라 기능성을 제공하기 위한 이미지 프로세서(924), 하드웨어 오디오 가속을 제공하기 위한 오디오 프로세서(926), 및 비디오 인코드/디코드 가속을 제공하기 위한 비디오 프로세서(928)를 포함할 수 있는 하나 이상의 미디어 프로세서들(920)의 세트; SRAM(static random access memory) 유닛(930); DMA(direct memory access) 유닛(932); 및 하나 이상의 외부 디스플레이들에 결합하기 위한 디스플레이 유닛(940)에 결합되어 있다.
도 10은, 일 실시예에 따라 적어도 하나의 명령어를 수행할 수 있는, 중앙 처리 장치(CPU) 및 그래픽 처리 유닛(GPU)을 포함하는 프로세서를 예시한다. 일 실시예에서, 적어도 하나의 실시예에 따라 연산들을 수행하기 위한 명령어는 CPU에 의해 실행될 수 있다. 또 다른 실시예에서, 명령어는 GPU에 의해 수행될 수 있다. 다시 또 다른 실시예에서, 명령어는 GPU 및 CPU에 의해 수행되는 연산들의 조합을 통해 수행될 수 있다. 예를 들어, 일 실시예에서, 일 실시예에 따른 명령어는 GPU상에서의 실행에 대해 수신되고 디코딩될 수 있다. 그러나, 디코딩된 명령어 내의 하나 이상의 연산들은 CPU에 의해 수행될 수 있고, 그 결과는 명령어의 최종 리타이어먼트를 위해 GPU에게 반환될 수 있다. 역으로, 몇몇 실시예들에서, CPU는 1차 프로세서로서 역할하고 GPU는 보조 프로세서로서 역할할 수 있다.
몇몇 실시예들에서, 고도로 병렬인 스루풋(throughput) 프로세서로부터 이득을 보는 명령어들은 GPU에 의해 수행될 수 있는 한편, 더 다단으로 파이프라인화된 아키텍처로부터 이득을 보는 프로세서들의 성능으로부터 이득을 보는 명령어는 CPU에 의해 수행될 수 있다. 예를 들어, 그래픽, 과학 응용, 재무 응용 및 기타의 병렬 작업 부하는 GPU의 성능으로부터 이득을 볼 수 있고 그에 따라 실행될 수 있는 한편, 운영 체제 커널 또는 애플리케이션 코드와 같은 더 순차적인 응용들은 CPU에 더 적합할 수 있다.
도 10에서, 프로세서(1000)는 CPU(1005), GPU(1010), 이미지 프로세서(1015), 비디오 프로세서(1020), USB 컨트롤러(1025), UART 컨트롤러(1030), SPI/SDIO 컨트롤러(1035), 디스플레이 장치(1040), HDMI(High-Definition Multimedia Interface) 컨트롤러(1045), MIPI 컨트롤러(1050), 플래시 메모리 컨트롤러(1055), DDR(dual data rate) 컨트롤러(1060), 보안 엔진(1065), 및 I2S/I2C(Integrated Interchip Sound/Inter-Integrated Circuit) 인터페이스(1070)를 포함한다. 더 많은 CPU들 또는 GPU들 및 기타 주변 장치 인터페이스 컨트롤러들을 포함하는 기타 논리 및 회로들이 도 10의 프로세서에 포함될 수 있다.
적어도 하나 실시예의 하나 이상의 양태들이 프로세서 내에서 다양한 논리를 대표하는 기계 판독 가능 매체상에 저장되는 대표 데이터(representative data)에 의해 구현될 수 있는데, 이 대표 데이터는 기계에 의해 판독될 때 기계로 하여금 본 명세서에서 기술된 기술을 수행하기 위한 논리를 제조하도록 야기한다. "IP 코어들"이라고 알려진 이러한 대표들은, 유형의 기계 판독 가능 매체("테이프")상에 저장될 수 있으며, 논리 또는 프로세서를 실제로 만드는 제조 기계 내에 로딩하기 위해 다양한 고객이나 제조 설비에 공급될 수 있다. 예를 들어, ARM Holdings, Ltd.에 의해 개발된 CortexTM 계열의 프로세서들 및 중국 과학원의 ICT(Institute of Computing Technology)에 의해 개발된 Loongson IP 코어들과 같은 IP 코어들이 텍사스 인스트루먼트, ?컴, 애플, 또는 삼성 등의 다양한 고객 또는 실시권자에게 사용 허가되거나 판매될 수 있고, 이들 고객 또는 실시권자에 의해 생산되는 프로세서들에 구현될 수 있다.
도 11은 일 실시예에 따른 IP 코어들의 개발을 예시하는 블록도를 도시한 것이다. 저장 장치(1130)는 시뮬레이션 소프트웨어(1120) 및/또는 하드웨어 또는 소프트웨어 모델(1110)을 포함한다. 일 실시예에서, IP 코어 설계를 나타내는 데이터가 메모리(1140)(예컨대, 하드 디스크), 유선 연결(예컨대, 인터넷)(1150) 또는 무선 연결(1160)을 통해 저장 장치(1130)에게 제공될 수 있다. 시뮬레이션 도구 및 모델에 의해 발생되는 IP 코어 정보는 이후 IP 코어가 적어도 하나의 실시예에 따라 적어도 하나의 명령어를 수행하기 위해 제3 자에 의해 제조될 수 있는 제조 시설에게 전송될 수 있다.
몇몇 실시예들에서, 하나 이상의 명령어들은 제1 유형 또는 아키텍처(예컨대, x86)에 대응할 수 있고 또한 상이한 유형 또는 아키텍처(예컨대, ARM)의 프로세서상에서 변역되거나 에뮬레이팅될 수 있다. 일 실시예에 따른 명령어는, 따라서, ARM, x86, MIPS, GPU, 또는 기타 프로세서 유형 또는 아키텍처를 포함하는 임의의 프로세서 또는 프로세서 유형상에서 수행될 수 있다.
도 12는 어떻게 제1 유형의 명령어가 일 실시예에 따라 상이한 유형의 프로세서에 의해 에뮬레이팅되는지를 예시한다. 도 12에서, 프로그램(1205)은 일 실시예에 따라 한 명령어와 동일한 또는 실질적으로 동일한 기능을 수행할 수 있는 몇몇 명령어들을 포함한다. 그렇지만, 프로그램(1205)의 명령어들은 프로세서(1215)와 상이하거나 호환되지 않는 유형 및/또는 포맷을 가질 수 있고, 이는 프로그램(1205)에서의 이 유형의 명령어들이 프로세서(1215)에 의해 선천적으로 실행되지 않을 수도 있다는 것을 의미한다. 그렇지만, 에뮬레이션 논리(1210)의 도움으로, 프로그램(1205)의 명령어들은 프로세서(1215)에 의해 선천적으로 실행될 수 있는 명령어들로 번역된다. 일 실시예에서, 에뮬레이션 논리는 하드웨어로 구현된다. 또 다른 실시예에서, 에뮬레이션 논리는 프로그램(1205)에서의 이 유형의 명령어들을 프로세서(1215)에 의해 선천적으로 실행 가능한 유형으로 번역하는 소프트웨어를 포함하는 유형의(tangible) 기계 판독 가능 매체에 구현된다. 또 다른 실시예들에서, 에뮬레이션 논리는 고정 기능 또는 프로그램가능 하드웨어 및 유형의(tangible) 기계 판독 가능 매체상에 저장되는 프로그램의 조합이다. 일 실시예에서, 프로세서는 에뮬레이션 논리를 포함하는 반면, 다른 실시예들에서 에뮬레이션 논리는 프로세서의 외부에 존재하고 제3자에 의해 제공된다. 일 실시예에서, 프로세서는 프로세서에 포함되거나 그와 연관되는 마이크로코드 또는 펌웨어를 실행함으로써 소프트웨어를 포함하는 유형의(tangible) 기계 판독 가능 매체상에 구현되는 에뮬레이션 논리를 로딩할 수 있다.
도 13은 본 발명의 실시예들에 따라 소스 명령어 세트에서의 이진 명령어들을 타깃 명령어 세트에서의 이진 명령어들로 변환하기 위해 소프트웨어 명령어 변환기를 사용하는 것을 대비하는 블록도이다. 예시된 실시예에서, 명령어 변환기는 소프트웨어 명령어 변환기이지만, 대안적으로 명령어 변환기가 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 다양한 조합들로 구현될 수 있다. 도 13은 적어도 하나의 x86 명령어 세트 코어를 구비한 프로세서(1316)에 의해 선천적으로 실행될 수 있는 x86 이진 코드(1306)를 발생하기 위해 고급언어(1302)로 된 프로그램이 x86 컴파일러(1304)를 사용하여 컴파일링될 수 있다는 것을 보여준다. 적어도 하나의 x86 명령어 세트 코어를 구비한 프로세서(1316)는, 적어도 하나의 x86 명령어 세트 코어를 구비한 Intel 프로세서와 실질적으로 동일한 결과를 달성하기 위해, (1) Intel x86 명령어 세트 코어의 명령어 세트의 상당 부분 또는 (2) 적어도 하나의 x86 명령어 세트 코어를 구비한 Intel 프로세서상에서 실행하는 것을 목표로 하는 애플리케이션 또는 기타 소프트웨어의 오브젝트 코드 버전들을 호환 가능하게 실행하거나 다른 방식으로 처리함으로써, 적어도 하나의 x86 명령어 세트 코어를 구비한 Intel 프로세서와 실질적으로 동일한 기능을 수행할 수 있는 임의의 프로세서를 나타낸다. x86 컴파일러(1304)는, 부가적 연계(linkage) 처리에 의해 또는 부가적 연계 처리 없이, 적어도 하나의 x86 명령어 세트 코어(1316)를 구비한 프로세서상에서 실행될 수 있는 x86 이진 코드(1306)(예컨대, 오브젝트 코드)를 발생하도록 동작 가능한 컴파일러를 나타낸다. 유사하게, 도 13은 적어도 하나의 x86 명령어 세트 코어를 구비하지 않은 프로세서(1314)(예컨대, 캘리포니아주 서니베일 소재의 MIPS Technologies의 MIPS 명령어 세트를 실행하는 및/또는 캘리포니아주 서니베일 소재의 ARM Holdings의 ARM 명령어 세트를 실행하는 코어들을 구비한 프로세서)에 의해 선천적으로 실행될 수 있는 대안 명령어 세트 이진 코드(1310)를 발생하기 위해 고급 언어(1302)로 된 프로그램이 대안 명령어 세트 컴파일러(1308)를 사용하여 컴파일링될 수 있다는 것을 보여준다. 명령어 변환기(1312)는 x86 이진 코드(1306)를 x86 명령어 세트 코어를 구비하지 않은 프로세서(1314)에 의해 선천적으로 실행될 수 있는 코드로 변환하는 데 사용된다. 이 변환된 코드가 대안 명령어 세트 이진 코드(1310)와 동일할 것 같지는 않은데, 그 이유는 이것을 할 수 있는 명령어 변환기는 만들기에 어렵기 때문이다; 그러나 변환된 코드는 일반적 연산을 달성할 것이고 대안 명령어 세트로부터의 명령어들로 구성될 것이다. 이와 같이, 명령어 변환기(1312)는, 에뮬레이션, 시뮬레이션 또는 임의의 다른 프로세스를 통해, x86 명령어 세트 프로세서 또는 코어를 구비하지 않은 프로세서 또는 기타 전자 장치가 x86 이진 코드(1306)를 실행하도록 허용하는 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 조합을 나타낸다.
도 14는 푸싱형 버퍼 복사 및 저장 기능성을 제공하기 위한 명령어를 이용하기 위한 시스템(1401)의 일 실시예에 대한 흐름도를 예시한다. 시스템(1401)은 시스템 메모리(1490) 및 프로세서(1402)를 포함한다. 프로세서(1402)는 제1 하드웨어 스레드 또는 논리 프로세서(1420) 및 제2 하드웨어 스레드 또는 논리 프로세서(1430)를 포함한다. 프로세서(1402)가, 간단함을 위해, 2개의 논리 프로세서 - 각각은 단일 하드웨어 스레드를 나타냄 - 를 포함하는 것으로 예시되어 있지만, 본 발명이 이것들에만 제한되지는 않는다는 것을 잘 알 것이다. 예를 들어, 프로세서(1402), 또는 본 명세서에 예시되는 기타 프로세서와 같은 프로세서들이 몇몇 물리적 자원들 및/또는 회로를 공유하거나 공유하지 않을 수 있는 몇 개의 논리 프로세서 코어들을 가지는 것이 통상적인데, 각각의 논리 프로세서 또는 프로세서 코어는 소프트웨어 스레드들을 동시에 또는 동시적으로 실행할 수 있는 복수의 하드웨어 스레드를 가진다. 이 예에서, 논리 프로세서(1430)는 디코드 단(1432) 및 하나 이상의 실행 유닛들, 예를 들어 실행 유닛(1434)을 가진다. 논리 프로세서(1430)는 논리 프로세서(1430)의 제2 하드웨어 스레드에 의해 접근 가능한 공유 메모리 주소에 대해 캐시 라인(1455)에 캐시 일관성 데이터를 저장하는 캐시(1450)를 갖는다. 논리 프로세서(1420)는 캐시 라인(1445)에 캐시 일관성 데이터를 저장하기 위한 캐시(1440), 및 논리 프로세서(1420)의 제1 하드웨어 스레드에 의한 실행을 위해 명령어(1410)를 디코딩하는 디코드 단(1422)을 갖는데, 명령어(1410)는 소스 데이터 피연산자, 예를 들어, (1425) 또는 선택 사항으로 (1445) 또는 (1495)를 지정한다. 몇몇 실시예들에서의 소스 데이터 피연산자는 벡터 레지스터 또는 메모리 주소일 수 있다. 명령어(1410)는 또한, 예를 들어 (1455)에 캐싱되는, 목적지 피연산자로서의 상기 공유 메모리 주소, 및 예를 들어 논리 프로세서(1430)의 제2 하드웨어 스레드인 상기 공유 메모리 주소의 하나 이상의 소유자들을 지정한다. 논리 프로세서(1420)는, 상기 하나 이상의 소유자들이 제2 하드웨어 스레드 또는 논리 프로세서(1430)를 포함할 때, 디코딩된 명령어(1410)에 응답하여, 캐시 라인(1455)에서의 캐시 일관성 데이터의 소유권을 획득하기 위한 오버헤드 또는 캐시 미스를 초래하지 않고서 캐시(1450)에서 논리 프로세서(1430)의 제2 하드웨어 스레드에 의해 접근 가능한 상기 공유 메모리 주소에 대하여 소스 데이터 피연산자, 예를 들어 (1425) 또는 옵션 사항으로 (1445) 또는 (1495)로부터의 데이터를 캐시 라인(1455)에서의 캐시 일관성 데이터에게 복사하기 위한 하나 이상의 실행 유닛들, 예를 들어 실행 유닛(1424)을 갖는다. 다시 말하면 명령어(1410)의 일 실시예는 푸싱형 버퍼 복사 및/또는 저장 기능성을 제공하는데, 이것은 논리 프로세서(1420)가 데이터 버퍼, 예를 들어 (1425)를 논리 프로세서(1430)의 캐시(1450)에 복사하거나 저장하는 것을 허용하여, 캐시 라인(1455)에서의 캐시 일관성 데이터의 소유권을 논리 프로세서(1430)가 맡도록 함으로써 캐시 미스를 초래하는 것을 회피하도록 한다.
도 15는 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 명령어를 이용하기 위한 시스템(1501)의 또 다른 실시예를 위한 흐름도를 예시한다. 시스템(1501)은 시스템 메모리(1590) 및 프로세서(1502)을 포함한다. 프로세서(1502)는 제1 하드웨어 스레드 또는 프로세서 코어(1520) 및 제2 하드웨어 스레드 또는 프로세서 코어(1530)을 포함한다. 프로세서 코어(1530)는 디코드 단(1532) 및 하나 이상의 실행 유닛들, 예를 들어 실행 유닛(1534)을 갖는다. 프로세서 코어(1530)는 또한 프로세서 코어(1530)의 제2 하드웨어 스레드에 의해 접근가능한 공유 메모리 주소에 대해 캐시 일관성 데이터를 캐시 라인(1555)에 저장하기 위한 캐시(1550)를 갖는다. 프로세서 코어(1520)는 캐시 일관성 데이터를 캐시 라인(1545)에 저장하기 위한 캐시(1540)를 갖는다. 캐시들(1540 및 1550)은 제각기 제어 논리(1542 및 1552)를 포함하고, 레벨 1(L1) 캐시들(1503)이다. 시스템(1501)은 그 캐시 메모리 계층 구조에, L1 캐시들(1503), 및 제각기 제어 논리(1562 및 1572)를 포함하고 레벨 2(L2) 캐시들(1504)인 캐시들(1560 및 1570)을 포함하여, 최종 레벨 캐시(1580)를 추가로 포함한다. 프로세서(1502)가 간략화를 위해 L1 캐시들(1503)을 포함하는 것으로 예시되기는 하였지만, L2 캐시들(1504)이 프로세서(1502)에 또한 포함될 수 있을 뿐만이 아니라, 기타 레벨들의 캐시 메모리 계층 구조도 포함될 수 있다는 것을 알 것이다.
프로세서 코어(1520)는 또한 프로세서 코어(1520)의 제1 하드웨어 스레드에 의한 실행을 위해 명령어(1510)를 디코딩하기 위한 디코드 단(1522)을 갖는데, 명령어(1510)는 소스 데이터 피연산자, 예를 들어, (1525) 또는 옵션 사항으로 (1565) 또는 (1595) 또는 몇몇 다른 소스 데이터 피연산자를 지정한다. 몇몇 실시예들에서의 소스 데이터 피연산자는 벡터 레지스터, 예를 들어 (1525), 또는 메모리 주소, 예를 들어 (1595)의 주소일 수 있다. 명령어(1510)는 예를 들어 (1555)에 캐싱되는, 목적지 피연산자로서의 상기 공유 메모리 주소, 및 상기 공유 메모리 주소의 하나 이상의 소유자들, 예를 들어 프로세서 코어(1530)의 제2 하드웨어 스레드를 또한 지정한다. 처리 코어(1520)는, 상기 하나 이상의 소유자들이 제2 하드웨어 스레드 또는 처리 코어(1530)를 포함할 때, 디코딩된 명령어(1510)에 응답하여, 명령어(1510)의 실행에 후속하여 캐시 라인(1555)에서 캐시 일관성 데이터의 소유권을 획득하기 위한 오버헤드 또는 캐시 미스를 초래하지 않고서 캐시(1550)에서 논리 프로세서(1530)의 제2 하드웨어 스레드에 의해 접근 가능한 상기 공유 메모리 주소에 대하여 소스 데이터 피연산자, 예를 들어 (1525) 또는 옵션 사항으로 (1565) 또는 (1595)로부터의 데이터를 캐시 라인(1555)에서의 캐시 일관성 데이터에게 복사하기 위한 하나 이상의 실행 유닛들, 예를 들어 실행 유닛(1524)을 갖는다. 다시 말하면 명령어(1510)의 실시예들은 푸싱형 버퍼 복사들 및/또는 저장들 을 제공하기 위한 기능성을 제공하는데, 이것은 처리 코어(1520)가 데이터 버퍼, 예를 들어 (1525)를 처리 코어(1530)의 캐시(1550)에 복사하거나 저장하는 것을 허용하여, 캐시 라인(1555)에서의 캐시 일관성 데이터의 소유권을 처리 코어(1530)가 맡도록 함으로써 캐시 미스를 초래하는 것을 회피하도록 한다.
몇몇 실시예들에 대해 명령어(1510)는 비할당식 로드 연산(1511)(예를 들어, 마이크로 op 또는 uop라고도 불리는 마이크로 연산과 같은 것) 및 푸싱형 저장 연산(1566)이 되도록 디코딩될 수 있다. 그런 실시예들에서, 비할당식 로드 연산(1511)에 응답하여, 캐시 라인, 예로 (1565)를 할당하지 않고서(또는 가능하게는 비할당하여), 캐시 제어 논리, 예를 들어 제어 논리(1542 및/또는 1562)를 활용하여, 메모리 소스 데이터 피연산자, 예를 들어 (1565) 또는 (1595) 또는 몇몇 다른 메모리 소스 데이터 피연산자로부터의 데이터가 데이터 버퍼, 예를 들어 (1525)에 로딩될 수 있다. 푸싱형 저장 연산(1566)에 응답하여, 메시지가 처리 코어(1520)의 메시징 논리(1526)로부터 처리 코어(1530)의 메시징 논리(1536)에게 보내질 수 있고, 또한 데이터 버퍼, 예를 들어 (1525) 또는 옵션 사항으로 (1535)를 프로세서 코어(1530)의 캐시(1550)에 저장하기 위해, 캐시 제어 논리, 예를 들어 제어 논리(1552)를 활용하여 버퍼 복사들 및/또는 저장들을 푸싱하여, 캐시 라인(1555)에서의 캐시 일관성 데이터의 소유권을 프로세서 코어(1530)가 맡도록 함으로써 캐시 미스를 초래하는 것을 회피하도록 하기 위해 데이터는 옵션 사항으로 데이터 버퍼(1535)에 저장될 수 있다. 몇몇 대안 실시예들에서, 예를 들어 벡터 레지스터가 지정된 소스 데이터 피연산자(1525)일 때, 명령어(1510)는 바로 푸싱형 저장 연산(1566)이 되도록 디코딩될 수 있다. 다른 대안 실시예들에 대해, 명령어(1510)는, 예를 들어 직접적으로 캐시 제어 논리(1552)을 이용하여, 푸싱형 저장 연산(1566)에서 프로세서 코어(1530)의 관여 없이 구현될 수 있다.
위에서 기술된 실시예들에서와 같이, SIMD 푸싱형 버퍼 복사 및/또는 저장 명령어들이 다중 코어 파이프라인 병렬 소프트웨어 애플리케이션들과 같은 애플리케이션들에서 푸싱형 버퍼 복사 및 푸싱형 버퍼 저장 기능성을 제공하고, 그에 의해 공유 메모리 캐시 계층 구조에서 일관성 처리 트래픽을 감소시키고, 성능 및 명령어 처리량을 증가시키고, 전력 사용 및 에너지 소비를 감소시킬 수 있다는 것을 이해할 것이다. 몇몇 실시예들은 하기와 같은 사양들을 포함하기 위해 목적지 메모리 주소들의 소유자 프로세서 코어(들)를 제공할 수 있다: 예를 들어 논리 프로세서의 x2APIC ID와 같은 자체의, 모든 공유된, 또는 물리적 코어 ID. 몇몇 실시예들은, 예를 들어 상기 예들에서, 하기와 같은 사양들을 포함하기 위해 목적지 캐싱된 메모리 주소들의 캐시 레벨을 또한 제공할 수 있다: L1$, L2$,..., 최종 레벨 $, 또는 주메모리. 몇몇 실시예들에서, 메모리 주소들은 푸싱형 버퍼 복사 및 저장 기능성을 제공하기 위해 명령어의 명시적 피연산자들로서 지정될 수 있다. 몇몇 대안 실시예들에서, 메모리 주소들은, 예를 들어 제각기 x86 레지스터들 ES:[(E)DI] 및 DS:[(E)SI]에 또는 레지스터들 [RDI] 및 [RSI]에 있는 것으로 묵시적으로 지정될 수 있다. 몇몇 대안 실시예들에서 단 하나의 공유 메모리 주소가 소스 및 목적지 양쪽으로서 명시적으로 지정될 수 있다. 몇몇 실시예들에서 버퍼의 사이즈는 벡터 레지스터의 사이즈, 예를 들어 64 비트, 128 비트, 256 비트, 512 비트, 기타 등등으로서; 또는 목적지 캐시에서의 캐시 라인들의 사이즈로서, 또는 예를 들어 x86 레지스터(E)CX에서 또는 레지스터 RCX에서와 같이 레지스터에 묵시적으로 지정되는 사이즈로서 지정될 수 있다.
도 16은 푸싱형 버퍼 복사 및 저장 기능성을 제공하기 위한 절차(1601)의 일 실시예에 대한 흐름도를 예시한다. 절차(1601) 및 본 명세서에 개시되는 기타 절차들은 범용 기계에 의해 또는 특수 목적 기계에 의해 또는 이 둘의 조합에 의해 실행 가능한 전용 하드웨어 또는 소프트웨어 또는 펌웨어 opcode들을 포함할 수 있는 처리 블록들에 의해 수행된다.
절차(1601)의 처리 블록(1630)에서, 제1 처리 코어에서의 제1 하드웨어 스레드에 대해, 제1 명령어는 제1 하드웨어 스레드에 의한 실행을 위해 디코딩되는데, 이 명령어는 소스 데이터 피연산자, 목적지 피연산자로서의 공유 메모리 주소, 및 공유 메모리 주소의 하나 이상의 소유자들을 지정한다. 처리 블록(1645)에서 제1 명령어를 디코딩한 것에 응답하여, 데이터는 상기 하나 이상의 소유자들에 의해 접근 가능한 상기 공유 메모리 주소에 대해 소스 데이터 피연산자로부터 저장 장치에서의 캐시 일관성 데이터에 복사된다. 처리 블록(1660)에서, 제2 처리 코어에서의 제2 하드웨어 스레드는, 상기 하나 이상의 소유자들이 제2 처리 코어에서의 제2 하드웨어 스레드를 포함할 때, 캐시 미스 없이 상기 공유 메모리 주소에 대해 캐시 일관성 데이터 저장 장치로부터의 데이터에 접근한다.
도 17은 푸싱형 버퍼 복사 및 저장 기능성을 제공하는 절차의 대안 실시예의 흐름도를 예시한다. 멀티스레딩된 프로세서에서의 절차(1701)의 처리 블록(1710)에서, 제1 하드웨어 스레드가 실행된다. 멀티스레딩된 프로세서에서의 절차(1702)의 처리 블록(1715)에서, 제2 하드웨어 스레드가 실행된다. 처리 블록(1725)에서, 캐시 일관성 데이터는 제2 하드웨어 스레드에 의해 접근 가능한 캐시 저장 장치의 공유 메모리 주소에 대해 캐시 라인에 저장된다.
절차(1701)의 처리 블록(1730)에서, 제1 명령어는 제1 하드웨어 스레드에 의한 실행을 위해 디코딩되는데, 명령어는 소스 데이터 피연산자, 목적지 피연산자로서의 공유 메모리 주소, 및 공유 메모리 주소의 적어도 제2 하드웨어 스레드 소유자를 지정한다. 제1 명령어의 몇몇 실시예들이 하드웨어 스레드를 위해 공유 메모리 주소의 소유자들이 하기와 같은 사양들을 포함하기 위해 공유 메모리 주소들의 하드웨어 스레드 소유자들을 제공할 수 있다는 것을 알 것이다: 예를 들어 논리 프로세서의 x2APIC ID와 같은 자체의, 모든 공유된, 또는 물리적 코어 ID. 처리 블록(1745)에서 제1 명령어를 디코딩한 것에 응답하여 데이터는 상기 제2 하드웨어 스레드에 의해 접근 가능한 캐시 저장 장치의 공유 메모리 주소에 대해 소스 데이터 피연산자로부터 캐시 라인에서의 캐시 일관성 데이터에 복사된다.
절차(1702)의 처리 블록(1760)에서, 공유 메모리 주소에 있는 데이터는 제2 하드웨어 스레드를 위한 캐시 저장 장치의 캐시 라인에서의 캐시 일관성 데이터로부터 접근된다. 공유 메모리 주소에 있는 데이터가, 지정된 하나 이상의 소유자들이 제2 하드웨어 스레드를 포함할 때 푸싱형 버퍼 복사 및 저장 기능성을 제공하기 위해 절차(1701)의 결과로서 캐시 미스를 초래하지 않고서 절차(1702)의 처리 블록(1760)에서 접근된다는 것을 이해할 것이다.
도 18은 푸싱형 버퍼 복사 및 저장 기능성을 제공하기 위한 절차(1801)의 또 다른 실시예를 위한 흐름도를 예시한다. 멀티스레딩된 프로세서에서의 절차(1801)의 처리 블록(1810)에서, 제1 스레드가 실행된다. 처리 블록(1820)에서 제1 명령어는 제1 스레드에 의한 실행을 위해 페치되는데, 이 명령어는 소스 데이터 피연산자, 공유 메모리 주소 목적지, 공유 메모리 주소의 소유자, 및 캐시 레벨을 지정한다. 처리 블록(1830)에서 제1 명령어는 비할당식 로드 연산 및 푸싱형 저장 연산(마이크로 연산, 마이크로 op 또는 uop과 같은 것)을 발생하기 위해 디코딩된다. 처리 블록(1840)에서 비할당식 로드 연산에 응답하여, 데이터는 소스 데이터 피연산자로부터 데이터 버퍼에게 로딩된다. 처리 블록(1850)에서, 푸싱형 저장 연산에 응답하여, 데이터는 데이터 버퍼로부터, 지정된 캐시 레벨에서, 공유 메모리 주소의 소유자에게 대응하는 캐시 저장 장치의 공유 메모리 주소에 대해 캐시 라인에서의 캐시 일관성 데이터에 복사된다. 이후 처리 블록(1860)에서, 캐시 일관성 데이터는 공유 메모리 주소의 소유자에게 대응하는 제2 스레드를 대신하여 지정된 캐시 레벨에서 캐시 저장 장치의 캐시 라인으로부터 접근된다. 공유 메모리 주소에서의 캐시 일관성 데이터가, 공유 메모리 주소의 소유자가 제2 스레드를 포함할 때 푸싱형 버퍼 복사 및 저장 기능성을 제공하기 위한 제1 명령어의 결과로서 캐시 미스를 초래하지 않고서 처리 블록(1860)에서 접근될 수 있다는 것을 다시금 이해할 것이다. 몇몇 실시예들은 하기와 같은 사양들을 포함하기 위해 공유 메모리 주소의 소유자를 제공할 수 있다: 예를 들어 논리 프로세서의 x2APIC ID와 같은 자체의, 모든 공유된, 또는 물리적 코어 ID. 몇몇 실시예들은 하기와 같은 사양들을 포함하기 위해 목적지 캐싱된 메모리 주소들의 캐시 레벨을 제공할 수 있다: L1$, L2$,..., 최종 레벨 $, 또는 주 메모리.
몇몇 대안 실시예들에 대해, 제1 명령어는, 예를 들어, 예로 제어 논리(1542 및 1552)인 캐시 제어 논리를 활용하는 연산(1566)에서의 캐시 라인 프리페치, 및 연산(1511)에서의 캐시 라인 라이트 백인 비할당식 로드 연산 및 푸싱형 저장 연산보다 더 적은 연산들, 또는 이것에 더한 연산들, 및 이것 이외의 연산들을 발생하기 위해 디코딩될 수 있다. 몇몇 실시예들에서, 메모리 주소들은 푸싱형 버퍼 복사 및 저장 기능성을 제공하기 위해 명령어의 명시적 피연산자들로서 지정될 수 있다. 몇몇 대안 실시예들에서, 메모리 주소들은 예를 들어 제각기 레지스터들 ES:[(E)DI)] 및 DS:[(E)SI]에 또는 레지스터들 [RDI] 및 [RSI]에 있는 것으로서 묵시적으로 지정될 수 있다. 몇몇 다른 대안 실시예들에서, 단 하나의 공유 메모리 주소가 소스 및 목적지 피연산자들의 양쪽으로서 명시적으로 지정될 수 있고, 및/또는 단지 일관성 캐시 라인 내용 상태들, 및 소유권들이 영향 받을 수 있다.
푸싱형 버퍼 복사 및/또는 저장 명령어들은, 위에서 기술된 실시예들에서와 같이, 다중 코어 파이프라인 병렬 소프트웨어 애플리케이션들과 같은 애플리케이션들에서 푸싱형 버퍼 복사 및 푸싱형 버퍼 저장 기능성을 제공하고, 그에 의해 공유 메모리 주소 캐시 계층 구조에서의 일관성 처리 트래픽을 감소시키고, 성능 및 명령어 처리량을 증가시키고, 및 전력 사용과 에너지 소비를 감소시키는 데에 이용될 수 있다.
본 명세서에 개시되는 메커니즘들의 실시예들은 하드웨어, 소프트웨어, 펌웨어 또는 이러한 구현 접근법들의 조합으로 구현될 수 있다. 본 발명의 실시예들은 적어도 하나의 프로세서, (휘발성 및 비휘발성 메모리 및/또는 저장 장치 요소들을 포함하는) 저장 장치 시스템, 적어도 하나의 입력 장치, 및 적어도 하나의 출력 장치를 포함하는 프로그램 가능한 시스템상에서 실행되는 컴퓨터 프로그램들 또는 프로그램으로서 구현될 수 있다.
프로그램 코드는 본 명세서에서 기술된 기능들을 수행하고 출력 정보를 생성하기 위한 명령어들을 입력하기 위해 적용될 수 있다. 출력 정보는 공지 방식으로 하나 이상의 출력 장치에 적용될 수 있다. 이 적용 목적을 위해, 처리 시스템은, 예를 들어 디지털 신호 처리기(DSP), 마이크로 컨트롤러, ASIC, 또는 마이크로 프로세서와 같은 프로세서를 갖는 임의의 시스템을 포함한다.
프로그램 코드는 처리 시스템과 통신하기 위해 고급 절차적 또는 객체 지향적 프로그래밍 언어로 구현될 수 있다. 프로그램 코드는 또한, 요망된다면 어셈블리어 또는 기계어로 구현될 수 있다. 사실상, 본 명세서에 기술되는 메커니즘들은 임의의 특정 프로그래밍 언어로만 범위가 한정되지는 않는다. 어느 경우든, 언어는 컴파일링되거나 인터프리팅되는 언어일 수 있다.
적어도 하나 실시예의 하나 이상의 양태들은, 기계에 의해 판독될 때 기계로 하여금 본 명세서에서 설명된 기술들을 수행하기 위한 논리를 제작하게끔 야기하는, 프로세서 내의 다양한 논리를 표현하는 기계 판독 가능 매체상에 저장되는 표현 명령어들에 의해 구현될 수 있다. "IP 코어들"이라고 알려진 그와 같은 표현들은 유형의 기계 판독 가능 매체상에 저장되고 또한 실제로 논리 또는 프로세서를 만드는 제조 기계들에 로딩되기 위해 다양한 고객들 또는 제조 설비들에게 공급될 수 있다.
이러한 기계 판독 가능 저장 매체들은 하드 디스크, 플로피 디스크, 광 디스크, CD-ROM, CD-RW, 및 광자기 디스크를 포함하는 임의의 다른 유형의 디스크, ROM, DRAM, SRAM과 같은 RAM, EPROM, 플래시 메모리, EEPROM과 같은 반도체 장치, 자기 또는 광학 카드, 또는 전자적 명령어들을 저장하기에 적합한 임의의 다른 유형의 매체와 같은 저장 장치 매체를 포함하여, 기계 또는 장치에 의해 제조되거나 형성되는 비일시적이고 유형의 아티클들의 배치들을 포함할 수 있지만, 이것들에만 한정되지는 않는다.
따라서, 본 발명의 실시예들은 또한, 명령어들을 포함하거나 또는 본 명세서에 기술되는 구조, 회로, 장치, 프로세서 및/또는 시스템 특징을 정의하는, HDL(Hardware Description Language) 등의 설계 데이터를 포함하는 비 일시적이고 유형의 기계 판독 가능 매체를 포함한다. 이런 실시예들은 프로그램 제품들로도 지칭될 수 있다.
몇몇 경우들에서, 명령어 변환기가 소스 명령어 세트로부터 타깃 명령어 세트로 명령어를 변환하는데 사용될 수 있다. 예를 들어, 명령어 변환기는 코어에 의해 처리될 하나 이상의 다른 명령어들로 명령어를 번역하고(예를 들어, 정적 이진 번역, 동적 편집을 포함하는 동적 이진 해석을 이용함), 모핑하고, 에뮬레이팅하고, 또는 다른 방식으로 변환할 수 있다. 명령어 변환기는 소프트웨어, 하드웨어, 펌웨어, 또는 이것들의 조합으로 구현될 수 있다. 명령어 변환기는 온 프로세서(on processor), 오프 프로세서(off processor), 또는 부분 온 및 오프 프로세서일 수 있다.
그러므로, 적어도 하나의 실시예에 따라 하나 이상의 명령어들을 수행하기 위한 기술이 개시된다. 소정 예시적 실시예들이 설명되고 첨부 도면들에서 도시되었지만, 그러한 실시예들은 단지 설명에 도움이 되는 것일 뿐이고 발명의 범위에 대한 제한을 가하는 것은 아니며, 이 개시를 고찰할 시에 통상의 기술자라면 다양한 다른 변형들을 생각해낼 수 있으므로 이 발명은 도시되고 설명된 그 특정 구성들 및 배열들에만 제한되지는 않는다는 것을 이해해야 한다. 빠르게 성장하고 추가적 향상이 쉽게 예견되지는 않는 이와 같은 기술 영역에서, 개시된 실시예들은 본 개시의 원리들 또는 첨부된 청구항들의 범위를 벗어나지 않고 기술적 진보들을 이루어 냄으로써 용이해지는 대로 배치 및 상세 사항에 있어서 쉽게 변경 가능할 수 있다.
Claims (34)
- 프로세서로서:
제1 하드웨어 스레드 및 제2 하드웨어 스레드;
상기 제2 하드웨어 스레드에 의해 접근 가능(accessible)한 공유 메모리 주소에 대해 캐시 라인에 캐시 일관성 데이터(cache coherent data)를 저장하는 캐시;
상기 제1 하드웨어 스레드에 의한 실행을 위해 제1 명령어를 디코딩하는 디코드 단(decode stage) - 상기 제1 명령어는 소스 데이터 피연산자, 목적지 피연산자로서의 상기 공유 메모리 주소, 및 상기 공유 메모리 주소의 하나 이상의 소유자들을 지정함 -; 및
상기 디코딩된 제1 명령어에 응답하여, 상기 하나 이상 소유자들이 상기 제2 하드웨어 스레드를 포함하는 경우, 상기 캐시에서 상기 제2 하드웨어 스레드에 의해 접근 가능한 상기 공유 메모리 주소에 대해 상기 소스 데이터 피연산자로부터의 데이터를 상기 캐시 라인에서의 상기 캐시 일관성 데이터에 복사하는 하나 이상의 실행 유닛들
을 포함하는 프로세서. - 제1항에 있어서, 상기 제1 명령어는 상기 공유 메모리 주소를 목적지 피연산자로서 명시적(explicitly)으로 지정하는 프로세서.
- 제1항에 있어서, 상기 제1 명령어는 상기 공유 메모리 주소를 목적지 피연산자로서 묵시적(implicitly)으로 지정하는 프로세서.
- 제3항에 있어서, 상기 제1 명령어는 목적지 피연산자를 상기 레지스터들 ES:[(E)DI)] 또는 상기 레지스터 [RDI]에 있는 것으로서 묵시적으로 지정하는 프로세서.
- 제1항에 있어서, 상기 제1 명령어는 상기 소스 데이터 피연산자를 명시적으로 지정하는 프로세서.
- 제5항에 있어서, 상기 제1 명령어는 상기 소스 데이터 피연산자를 벡터 레지스터로서 명시적으로 지정하는 프로세서.
- 제6항에 있어서, 상기 제1 명령어는 푸싱형 버퍼 저장 명령어(pushing buffer store instruction)인 프로세서.
- 제5항에 있어서, 상기 제1 명령어는 상기 소스 데이터 피연산자를 캐시 가능한(cacheable) 메모리 주소로서 명시적으로 지정하는 프로세서.
- 제1항에 있어서, 상기 제1 명령어는 상기 소스 데이터 피연산자를 묵시적으로 지정하는 프로세서.
- 제9항에 있어서, 상기 제1 명령어는 푸싱형 버퍼 복사 명령어인 프로세서.
- 제9항에 있어서, 상기 제1 명령어는 상기 소스 데이터 피연산자를 상기 레지스터들 DS:[(E)SI] 또는 상기 레지스터 [RSI]에 있는 것으로서 묵시적으로 지정하는 프로세서.
- 제1항에 있어서, 상기 제1 명령어는 푸싱형 버퍼 복사 명령어인 프로세서.
- 제1항에 있어서, 상기 벡터 소스 피연산자로부터, 인접한 순차적 성분 로케이션(adjacent sequential element location)들까지의 대응하는 벡터 성분들은 최상위 벡터 목적지 성분 로케이션이 채워질 때까지만 상기 벡터 목적지 오프셋 로케이션에서 시작하는 프로세서.
- 방법으로서:
멀티스레딩된 프로세서에서, 제1 하드웨어 스레드 및 제2 하드웨어 스레드를 실행하는 단계;
상기 제2 하드웨어 스레드에 의해 접근 가능한 공유 메모리 주소에 대해, 캐시의 캐시 라인에 캐시 일관성 데이터를 저장하는 단계;
상기 제1 하드웨어 스레드에 의한 실행을 위해 제1 명령어를 디코딩하는 단계 - 상기 제1 명령어는 소스 데이터 피연산자, 목적지 피연산자로서의 상기 공유 메모리 주소, 및 상기 공유 메모리 주소의 하나 이상의 소유자들을 지정함-; 및
상기 제1 명령어를 디코딩한 것에 응답하여, 상기 하나 이상 소유자들이 상기 제2 하드웨어 스레드를 포함할 때, 상기 캐시에서 상기 제2 하드웨어 스레드에 의해 접근 가능한 상기 공유 메모리 주소에 대해 상기 소스 데이터 피연산자로부터의 데이터를 상기 캐시 라인에서의 상기 캐시 일관성 데이터에 복사하는 단계
를 포함하는 방법. - 제14항에 있어서, 상기 제1 명령어는 또한 상기 목적지 피연산자에 대한 캐시 레벨을 지정하는 방법.
- 제14항에 있어서, 상기 제1 명령어는 상기 공유 메모리 주소를 목적지 피연산자로서 명시적으로 지정하는 방법.
- 제14항에 있어서, 상기 제1 명령어는 목적지 피연산자를 상기 레지스터들 ES:[(E)DI)] 또는 상기 레지스터 [RDI]에 있는 것으로서 묵시적으로 지정하는 방법.
- 제14항에 있어서, 상기 제1 명령어는 상기 소스 데이터 피연산자를 벡터 레지스터로서 명시적으로 지정하는 방법.
- 제14항에 있어서, 상기 소스 데이터 피연산자는 상기 목적지 피연산자와 동일한 공유 메모리 주소인 방법.
- 제14항에 있어서, 상기 제1 명령어는 상기 소스 데이터 피연산자를 상기 레지스터들 DS:[(E)SI)] 또는 상기 레지스터 [RSI]에 있는 것으로서 묵시적으로 지정하는 방법.
- 제1 실행 가능 명령어를 포함하는 기능 기술적 자료(functional descriptive material)를 기록한 기계 판독 가능 매체로서,
상기 제1 실행 가능 명령어는 기계의 제1 하드웨어 스레드를 대신하여 실행되는 경우, 상기 기계로 하여금,
상기 제1 실행 가능 명령어에 의해 지정되는 하나 이상의 소유자들이 제2 하드웨어 스레드를 포함할 때마다, 상기 제2 하드웨어 스레드에 의해 접근 가능한 공유 메모리 주소에 대해 캐시 라인에서의 캐시 일관성 데이터에 상기 제1 실행 가능 명령어에 의해 지정된 소스 데이터 피연산자로부터의 데이터를 상기 제1 하드웨어 스레드를 대신하여 복사하게 하는, 기계 판독 가능 매체. - 제21항에 있어서, 상기 기능 기술적 자료는 제2 실행 가능 명령어를 포함하고,
상기 제2 실행 가능 명령어는 기계의 상기 제2 하드웨어 스레드를 대신하여 실행되는 경우, 상기 기계로 하여금,
상기 제1 실행 가능 명령어에 의해 지정되는 상기 하나 이상의 소유자들이 상기 제2 하드웨어 스레드를 포함할 때마다, 캐시 미스(cache miss)를 초래하지 않고서 상기 제2 하드웨어 스레드를 대신하여 상기 공유 메모리 주소에 대해 상기 캐시 라인에서의 캐시 일관성 데이터로부터의 상기 복사된 데이터에 후속적으로 접근하게 하는, 기계 판독 가능 매체. - 제22항에 있어서, 상기 제1 실행 가능 명령어는 상기 제1 실행 가능 명령어에 의해 지정되는 상기 하나 이상의 소유자들의 캐시 계층 구조에서 상기 공유 메모리 주소에 대해 상기 캐시 라인의 캐시 레벨을 지정하는 기계 판독 가능 매체.
- 제23항에 있어서, 상기 제1 실행 가능 명령어는 상기 공유 메모리 주소를 목적지 피연산자로서 명시적으로 지정하는 기계 판독 가능 매체.
- 제24항에 있어서, 상기 소스 데이터 피연산자는 상기 목적지 피연산자와 동일한 공유 메모리 주소로서 지정되는 기계 판독 가능 매체.
- 제24항에 있어서, 상기 소스 데이터 피연산자는 상기 목적지 피연산자와는 상이한 공유 메모리 주소로서 지정되는 기계 판독 가능 매체.
- 제23항에 있어서, 상기 제1 실행 가능 명령어는 상기 소스 데이터 피연산자를 벡터 레지스터로서 명시적으로 지정하는 기계 판독 가능 매체.
- 처리 시스템으로서,
메모리; 및
제1 프로세서 코어 및 제2 프로세서 코어를 포함하는 복수의 프로세서
를 포함하고,
각각의 프로세서는:
상기 제2 프로세서 코어에 의해 접근 가능한 공유 메모리 주소에 대해 캐시 라인에 캐시 일관성 데이터를 저장하는 캐시;
상기 제1 프로세서 코어에 의한 실행을 위해 제1 명령어를 디코딩하는 디코드 단 - 상기 제1 명령어는 소스 데이터 피연산자, 목적지 피연산자로서의 상기 공유 메모리 주소, 및 상기 공유 메모리 주소의 하나 이상의 소유자들을 지정함 -; 및
상기 디코딩된 제1 명령어에 응답하여, 상기 하나 이상 소유자들이 상기 제2 프로세서 코어를 포함하는 경우, 상기 캐시에서 상기 제2 프로세서 코어에 의해 접근 가능한 상기 공유 메모리 주소에 대해 상기 소스 데이터 피연산자로부터의 데이터를 상기 캐시 라인에서의 상기 캐시 일관성 데이터에 복사하는 하나 이상의 실행 유닛들
을 포함하는 처리 시스템. - 제28항에 있어서, 상기 제1 명령어는 또한 상기 목적지 피연산자에 대한 캐시 레벨을 지정하는 처리 시스템.
- 제29항에 있어서, 상기 제1 명령어는 상기 소스 데이터 피연산자를 벡터 레지스터로서 명시적으로 지정하는 처리 시스템.
- 제29항에 있어서, 상기 소스 데이터 피연산자는 상기 목적지 피연산자와 동일한 공유 메모리 주소로서 지정되는 처리 시스템.
- 제29항에 있어서, 상기 소스 데이터 피연산자는 상기 목적지 피연산자와 상이한 공유 메모리 주소로서 지정되는 처리 시스템.
- 제29항에 있어서, 상기 공유 메모리 주소의 상기 하나 이상의 소유자들은 자체의, 모든 공유된, 그리고 물리적인 코어 ID로 구성되는 그룹 중 하나로서 지정되는 처리 시스템.
- 제29항에 있어서, 상기 공유 메모리 주소의 상기 하나 이상의 소유자들은 논리 프로세서의 x2APIC ID로서 지정되는 처리 시스템.
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