KR20150060150A - Thin film transistor, method of manufacturing the same and display including the same - Google Patents

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손경석
류명관
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삼성전자주식회사
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Abstract

Disclosed are a thin film transistor and a manufacturing method thereof. The disclosed thin film transistor includes a gate electrode, a channel layer, a gate insulation layer which is formed between the gate electrode and the channel layer, a source electrode, and a drain electrode. The gate electrode includes at least one non-gate region to which a current is not applied between a source contact region in contact with the source electrode and the channel layer and a drain contact region in contact with the drain electrode and the channel layer.

Description

박막 트랜지스터 및 그 제조 방법 및 박막 트랜지스터를 포함하는 디스플레이{Thin film transistor, method of manufacturing the same and display including the same}[0001] The present invention relates to a thin film transistor, a method of manufacturing the same, and a display including a thin film transistor,

박막 트랜지스터 및 그 제조 방법 및 박막 트랜지스터를 포함하는 디스플레이 관한 것이다.A thin film transistor, a method of manufacturing the same, and a display including the thin film transistor.

트랜지스터는, 전자 기기 분야에서 스위칭 소자(switching device)나 구동소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조할 수 있기 때문에, 액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치 분야에서 유용하게 사용된다. Transistors are widely used as switching devices or driving devices in the field of electronic devices. Particularly, since a thin film transistor can be manufactured on a glass substrate or a plastic substrate, it is usefully used in a flat panel display device such as a liquid crystal display device or an organic light emitting display device.

스위칭 소자는 전류이 온/오프를 게이트 전극의 전압을 달리함으로써 조절한다. 그러므로, 박막 트랜지스터가 스위칭 소자로 사용될 때, 전류의 온/오프를 위해 게이트 전극의 전압을 Von, Voff 의 두 값으로 조절하게 된다. 통상, n형 반도체 물질을 채널층으로 사용하는 박막 트랜지스터의 경우, Von은 양의 값을 가지며, Voff는 음의 값을 갖는다. 그런데, 이러한 전압 바이어스 하에서, 문턱 전압의 변화가 야기된다. 예를 들어, 음의 게이트 전압 하에서, 양의 전하를 갖는 홀(hole)이 게이트 전극의 전계에 의해 게이트 절연막 쪽으로 이동하여 계면 부근에서 트랩(trap)되며, 결과적으로 문턱 전압이 감소한다. 문턱전압의 감소는 구동 전압하에서 누설 전류의 증가를 동반하기 때문에, 디스플레이의 화질 저하를 유발한다. 즉, 스위칭 소자로 사용되는 트랜지스터의 문턱 전압 안정성은 디스플레이의 화질, 수명에 직접적으로 관련된다. The switching element adjusts current on / off by varying the voltage of the gate electrode. Therefore, when a thin film transistor is used as a switching element, the voltage of the gate electrode is adjusted to two values of Von and Voff in order to turn on / off the current. Normally, in the case of a thin film transistor using an n-type semiconductor material as a channel layer, Von has a positive value and Voff has a negative value. Incidentally, under such a voltage bias, a change in the threshold voltage is caused. For example, under a negative gate voltage, a hole having a positive charge moves toward the gate insulating film by the electric field of the gate electrode and is trapped near the interface, resulting in a decrease in the threshold voltage. The decrease in the threshold voltage causes an increase in the leakage current under the driving voltage, thus causing a deterioration in the image quality of the display. That is, the threshold voltage stability of a transistor used as a switching element is directly related to the image quality and lifetime of the display.

한편, 디스플레이의 해상도는 풀 에이치디(Full HD) 급에서 그 이상으로 증가하고 있으며, 구동 주파수도 기존의 60Hz에서 120Hz, 240Hz, 480Hz로 점차 증가하고 있다. On the other hand, the resolution of the display is increasing more than that of Full HD, and the driving frequency is gradually increasing from 120 Hz, 240 Hz, and 480 Hz at 60 Hz.

이러한 해상도와 구동 주파수의 증가로 인해, 스위칭 소자가 신호를 전달하기 위한 충전 시간(charging time)은 점차 감소하고 있다. 뿐만 아니라, 디스플레이 가 점차 대형화 되면서, RC 딜레이(Delay)에 의한 신호 왜곡을 포함하면, 유효 충전 시간은 상당히 감소한다. 따라서, 이렇게 짧은 시간동안 데이터 전압을 인가하여 스토리지 캐패시터를 충전하기 위해서는 높은 이동도를 갖는 박막 트랜지스터가 반드시 필요하다. Due to the increase in the resolution and the driving frequency, the charging time for the switching element to transmit a signal is gradually decreasing. In addition, as the display becomes larger and larger, including the signal distortion due to the RC delay, the effective charge time is significantly reduced. Therefore, in order to charge the storage capacitor by applying the data voltage for such a short time, a thin film transistor having a high mobility is necessarily required.

고이동도 반도체 물질로 IGZO로 대변되는 산화물 반도체와 아연질화막(ZnN)로 대변되는 금속질화물 반도체가 주목 받고 있다. 고이동도 반도체 물질은 일반적으로 캐리어인 전자가 산소 결함(Vacancy)이나 질소 결함, 또는 수소와 관련된 결함으로부터 비롯되는 것으로 알려져 있다. 이러한 점 결함으로부터 캐리어가 생성되는 물질들은 플라즈마 충돌이나 빛, 열, 수분 등 외부자극에 의해 결함의 밀도와 상태가 달라지면, 곧바로 반도체 내의 전자농도가 변하기 때문에 쉽게 문턱전압의 불안정성이 초래될 수 있다. 또한, 아연질화막을 포함하는 반도체의 경우에는 문턱전압의 불안정성 이외에도 특히 높은 누설전류가 문제가 될 수 있는데, 안정적인 스위칭 동작을 위해서는 누설전류를 낮추어야할 필요가 있다.Oxide semiconductors represented by IGZO as high-mobility semiconductor materials and metal nitride semiconductors represented by zinc nitride films (ZnN) are attracting attention. High mobility semiconductor materials are generally known to originate from vacancies, nitrogen defects, or hydrogen related defects. If the densities and states of defects are changed due to plasma collisions, external stimuli such as light, heat, moisture, and the like, carriers generated from such point defects may easily cause instability of the threshold voltage since the electron concentration in the semiconductor changes immediately. In addition, in the case of a semiconductor including a zinc nitride film, in addition to the instability of the threshold voltage, a particularly high leakage current may be a problem. In order to perform a stable switching operation, it is necessary to lower the leakage current.

반도체 박막의 누설 전류를 억제하고 문턱 전압 안정성을 높일 수 있는 고이동도 박막 트랜지스터 및 그 제조 방법, 이러한 박막 트랜지스터를 포함하는 디스플레이를 제공한다. A high mobility thin film transistor capable of suppressing leakage current of a semiconductor thin film and improving threshold voltage stability, a method of manufacturing the same, and a display including such a thin film transistor.

본 발명의 실시예에 따른 박막 트랜지스터는, 게이트 전극과; 채널층과; 상기 게이트 전극과 채널층 사이에 구비된 게이트 절연층; 및 소스 전극 및 드레인 전극;을 포함하며, 상기 게이트 전극은, 상기 소스 전극과 상기 채널층이 컨택되는 소스컨택 영역 및 상기 드레인 전극과 상기 채널층이 컨택되는 드레인컨택 영역 사이에, 게이트 전압이 인가되지 않는 적어도 하나의 비게이트 영역을 포함한다.A thin film transistor according to an embodiment of the present invention includes: a gate electrode; A channel layer; A gate insulating layer provided between the gate electrode and the channel layer; And a source electrode and a drain electrode, wherein the gate electrode is formed between a source contact region in which the source electrode and the channel layer are in contact with each other and a drain contact region in which the drain electrode and the channel layer are in contact, And at least one non-gate region that is not formed.

상기 비게이트 영역은 상기 소스컨택 영역과 상기 드레인컨택 영역 사이 중심부에 소정 폭을 가지도록 형성될 수 있다.The non-gate region may be formed to have a predetermined width at a central portion between the source contact region and the drain contact region.

상기 비게이트 영역은 상기 소스컨택 영역보다 상기 드레인컨택 영역에 가까운 위치에 소정 폭을 가지도록 형성될 수 있다.The non-gate region may be formed to have a predetermined width at a position closer to the drain contact region than the source contact region.

상기 비게이트 영역은 상기 게이트 절연층 물질로 채워질 수 있다.The non-gate region may be filled with the gate insulating layer material.

상기 채널층은 금속질화물이나 금속산화물을 포함할 수 있다.The channel layer may include a metal nitride or a metal oxide.

상기 채널층은 ZnN층에, Al, Ga, Hf, Fe, In, Ta, Zr,Ti, Ta, W, Pt, Au, Ag, Pd, Cr, V, Mn, Co, Ni, Cu, Ge, As, Si, Mg, Na, C, O, H, B, F, P, S, Cl, As, Se, Br, Sb, Te, I 중 적어도 하나를 도핑한 것일 수 있다.The channel layer may be formed of one selected from the group consisting of Al, Ga, Hf, Fe, In, Ta, Zr, Ti, Ta, W, Pt, Au, Ag, Pd, Cr, V, Mn, And may be doped with at least one of As, Si, Mg, Na, C, O, H, B, F, P, S, Cl, As, Se, Br, Sb,

상기 채널층은, In, Ga, Zn, Sn, Hf, Ti, Cr, Zr, Ta, W, Cu 중 적어도 하나의 금속 산화물을 포함할 수 있다.The channel layer may include at least one metal oxide selected from the group consisting of In, Ga, Zn, Sn, Hf, Ti, Cr, Zr, Ta, W and Cu.

본 발명의 실시예에 따른 박막 트랜지스터 제조 방법에 따르면, 기판과; 상기 기판상에 형성되는 게이트 전극과; 채널층과; 상기 게이트 전극과 채널층 사이에 구비된 게이트 절연층; 및 상기 채널층에 각각 컨택되게 형성된 소스 전극 및 드레인 전극;을 포함하는 박막 트랜지스터를 제조하기 위하여, 상기 기판 상에, 상기 소스 전극과 상기 채널층이 컨택되는 소스컨택 영역 및 상기 드레인 전극과 상기 채널층이 컨택되는 드레인컨택 영역 사이에, 게이트 전압이 인가되지 않는 적어도 하나의 비게이트 영역을 가지도록 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 덮도록 상기 게이트 절연층을 형성하는 단계와; 상기 절연층 상에 상기 채널층을 형성하는 단계와; 상기 채널층에 각각 컨택되게 상기 소스 전극 및 드레인 전극을 형성하는 단계;를 포함한다.According to an embodiment of the present invention, there is provided a method of manufacturing a thin film transistor comprising: a substrate; A gate electrode formed on the substrate; A channel layer; A gate insulating layer provided between the gate electrode and the channel layer; And a source electrode and a drain electrode formed to be in contact with the channel layer, respectively, on the substrate, a source contact region in which the source electrode and the channel layer are in contact with each other, Forming a gate electrode so as to have at least one non-gate region in which a gate voltage is not applied, between drain contact regions to which a layer is to be contacted; Forming the gate insulating layer so as to cover the gate electrode; Forming the channel layer on the insulating layer; And forming the source electrode and the drain electrode to be respectively in contact with the channel layer.

상기 채널층을 덮도록 형성되며, 상기 소스 전극 및 드레인 전극을 상기 채널층에 컨택시키도록 홀을 가지는 식각 정지층을 형성하는 단계;를 더 포함하며, 상기 소스 전극 및 드레인 전극은 상기 식각 정지층 상에 상기 홀을 통하여 상기 채널층에 컨택되게 형성될 수 있다.And forming an etch stop layer covering the channel layer and having holes to contact the source and drain electrodes with the channel layer, wherein the source and drain electrodes are formed on the etch stop layer, And may be formed to be in contact with the channel layer through the hole.

본 발명의 실시예에 따른 디스플레이는, 상기한 박막 트랜지스터를 구동 소자나 스위칭 소자 중 적어도 어느 하나로 사용한다.In the display according to the embodiment of the present invention, the thin film transistor is used as at least one of a driving element and a switching element.

상기한 바와 같은 본 발명의 실시예에 따른 박막 트랜지스터는, 게이트 전극을 소스컨택 영역과 드레인컨택 영역 사이에 적어도 하나의 비게이트 영역을 구비하도록 형성함으로써, 누설 전류가 개선되고, 문턱 전압 안정성이 향상된 고이동도 박막 트랜지스터를 실현할 수 있다.The thin film transistor according to an embodiment of the present invention as described above has a structure in which the gate electrode is formed to include at least one non-gate region between the source contact region and the drain contact region, thereby improving the leakage current and improving the threshold voltage stability A high mobility thin film transistor can be realized.

또한, 이러한 박막 트랜지스터를 디스플레이의 화소에 구동 소자나 스위칭 소자로 적용시, 디스플레이의 성능을 향상시킬 수 있다.In addition, when such a thin film transistor is applied to a pixel of a display as a driving element or a switching element, the performance of the display can be improved.

도 1은 본 발명의 실시예에 따른 박막 트랜지스터를 개략적으로 보여준다.
도 2는 도 1의 주요 부분의 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터를 개략적으로 보여준다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 박막 트랜지스터 제조 과정을 보여준다.
도 5a는 비게이트 영역의 폭 변화에 따른 소스-드레인 전류 변화를 보여준다.
도 5b는 비게이트 영역의 폭 변화에 따른 오프-전류(Ioff) 즉, 누설 전류값의 변화를 보여준다.
도 6은 본 발명의 실시예에 따른 박막 트랜지스터의 문턱 전압 안정성을 보여주는 그래프이다.
도 7은 본 발명의 실시예에 따른 박막 트랜지스터를 포함하는 디스플레이의 일예를 개략적으로 보여준다. 1 schematically shows a thin film transistor according to an embodiment of the present invention.
2 is a plan view of the main part of Fig.
3 schematically shows a thin film transistor according to another embodiment of the present invention.
FIGS. 4A through 4G show a manufacturing process of a thin film transistor according to an embodiment of the present invention.
5A shows the source-drain current variation with the width change of the non-gate region.
FIG. 5B shows the change of the off-current Ioff, that is, the leakage current value according to the width change of the non-gate region.
6 is a graph showing the threshold voltage stability of a thin film transistor according to an embodiment of the present invention.
FIG. 7 schematically shows an example of a display including a thin film transistor according to an embodiment of the present invention.

이하, 첨부된 도면들을 참조하면서, 본 발명의 실시예에 따른 박막 트랜지스터 및 그 제조 방법, 이를 포함하는 디스플레이를 상세히 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 나타내며, 도면상에서 각 구성요소의 크기나 두께 등은 설명의 명료성과 편의상 과장되어 있을 수 있다. 또한, 이하에서 "상부"나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.Hereinafter, a thin film transistor, a method of manufacturing the same, and a display including the thin film transistor according to embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the drawings, the same reference numerals denote the same elements, and the sizes and thicknesses of the respective elements in the drawings may be exaggerated for clarity and convenience of explanation. Also, what is referred to below as "upper" or "upper" may include not only being directly on, but also being noncontact.

도 1은 본 발명의 실시예에 따른 박막 트랜지스터를 개략적으로 보여준다. 도 2는 도 1의 주요 부분의 평면도이다. 도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터를 개략적으로 보여준다. 도 1 및 도 3에서는 게이트 전극(30)이 채널층(40) 아래에 구비되는 바텀(bottom) 게이트 구조의 박막 트랜지스터를 보여준다. 1 schematically shows a thin film transistor according to an embodiment of the present invention. 2 is a plan view of the main part of Fig. 3 schematically shows a thin film transistor according to another embodiment of the present invention. 1 and 3 show a TFT having a bottom gate structure in which a gate electrode 30 is provided under the channel layer 40. In FIG.

도 1 내지 도 3을 참조하면, 본 발명의 실시예에 따른 박막 트랜지스터는, 게이트 전극(30), 채널층(40), 게이트 전극(30)과 채널층(40) 사이에 구비된 게이트 절연층(20), 채널층(40)에 각각 접촉되는 소스 전극(60) 및 드레인 전극(70)을 포함한다. 본 발명의 실시예에 따른 박막 트랜지스터는 식각 정지층(etch stop layer:50)을 더 구비할 수 있다.1 to 3, a thin film transistor according to an embodiment of the present invention includes a gate electrode 30, a channel layer 40, a gate insulating layer 40 provided between the gate electrode 30 and the channel layer 40, A source electrode 60 and a drain electrode 70 which are in contact with the channel layer 20 and the channel layer 40, respectively. The thin film transistor according to the embodiment of the present invention may further include an etch stop layer 50.

본 실시예에서와 같이 바텀 게이트 구조인 경우, 게이트 전극(30)은 기판(10) 상에 형성되고, 게이트 전극(30) 상에 게이트 절연층(20)이 형성되며, 게이트 절연층(20) 상에 게이트 전극(30)에 대응되게 게이트 전극(30) 위쪽에 채널층(40)이 형성될 수 있다. The gate electrode 30 is formed on the substrate 10, the gate insulating layer 20 is formed on the gate electrode 30, and the gate insulating layer 20 is formed on the gate electrode 30, A channel layer 40 may be formed on the gate electrode 30 in correspondence with the gate electrode 30.

상기 기판(10)은 반도체 소자를 제조하는데 사용되는 기판일 수 있다. 예를 들어, 상기 기판(10)은 유리 기판, 플라스틱 기판, 실리콘 기판 중 어느 하나일 수 있다. 상기 기판(10) 표면에는 산화층, 예를 들어 실리콘 기판을 열산화하여 형성된 실리콘 산화층이 더 형성될 수 있다. The substrate 10 may be a substrate used for manufacturing a semiconductor device. For example, the substrate 10 may be a glass substrate, a plastic substrate, or a silicon substrate. On the surface of the substrate 10, an oxide layer, for example, a silicon oxide layer formed by thermally oxidizing a silicon substrate may be further formed.

상기 게이트 전극(30)은 상기 채널층(40)의 전기적 특성을 제어하기 위한 것으로, 전도성 물질 예컨대, 금속, 합금, 전도성 금속 산화물, 전도성 금속 질화물 등으로 형성될 수 있다. 예를 들어, Ti, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속이나 이들을 포함하는 합금, IZO(InZnO) 또는 AZO(AlZnO)와 같은 전도성 산화물 등으로 형성될 수 있다. The gate electrode 30 may be formed of a conductive material such as a metal, an alloy, a conductive metal oxide, or a conductive metal nitride to control electrical characteristics of the channel layer 40. A metal such as Ti, Pt, Ru, Au, Ag, Mo, Al, W or Cu, or an alloy containing them, or a conductive oxide such as IZO (InZnO) or AZO (AlZnO).

본 실시예에 있어서, 상기 게이트 전극(30)은, 상기 소스 전극(60)과 상기 채널층(40)이 컨택되는 소스컨택 영역(65) 및 상기 드레인 전극(70)과 상기 채널층(40)이 컨택되는 드레인컨택 영역(75) 사이에, 게이트 전압이 인가되지 않는 적어도 하나의 비게이트 영역(35)을 포함할 수 있다. The gate electrode 30 includes a source contact region 65 in which the source electrode 60 and the channel layer 40 are in contact with each other and a source contact region 65 in which the drain electrode 70 and the channel layer 40 are in contact. And at least one non-gate region 35 between which the gate voltage is not applied, between the drain contact regions 75 that are to be contacted.

상기 비게이트 영역(35)이 형성되는 위치는 특별히 한정되지는 않으나, 예를 들어, 상기 소스컨택 영역(65)과 상기 드레인컨택 영역(75) 사이 중심부와 상기 드레인컨택 영역(75) 사이의 소정 위치에 소정 폭(Wo)을 가지도록 형성될 수 있다.The position where the non-gate region 35 is formed is not particularly limited. For example, the position between the central portion between the source contact region 65 and the drain contact region 75 and the predetermined And may have a predetermined width W0 at the position.

예를 들어, 상기 비게이트 영역(35)은 도 1 및 도 2에서와 같이, 상기 소스컨택 영역(65)과 상기 드레인컨택 영역(75) 사이 중심부에 소정 폭(Wo)을 가지도록 형성될 수 있다. 또한, 상기 비게이트 영역(35)은 도 3에서와 같이, 상기 소스컨택 영역(65)보다 상기 드레인컨택 영역(75)에 보다 가까운 위치에 소정 폭(Wo)을 가지도록 형성될 수 있다.1 and 2, the non-gate region 35 may be formed to have a predetermined width Wo at a central portion between the source contact region 65 and the drain contact region 75 have. The non-gate region 35 may be formed to have a predetermined width Wo at a position closer to the drain contact region 75 than the source contact region 65 as shown in FIG.

이때, 상기 비게이트 영역(35)의 폭(Wo)을 조절하면 문턱 전압의 안정성을 조절할 수 있다. 아울러, 비게이트 영역(35)의 폭(Wo)을 조절하면, 원하는 만큼 누설 전류를 감소시킬 수 있다.At this time, the stability of the threshold voltage can be controlled by adjusting the width W0 of the non-gate region 35. [ In addition, by adjusting the width W0 of the non-gate region 35, the leakage current can be reduced as desired.

도 1 내지 도 3에서는 게이트 전극(30)가 비게이트 영역(35)을 사이에 두고, 이격된 구조인 것으로 도시되어 있으나, 양쪽의 게이트 전극(30)은 전기적으로 연결되는 것으로, 예를 들어, 게이트 전극(30)은 단일체로서 형성되며, 일부 영역에 비게이트 영역(35)이 형성될 수 있다.1 to 3, the gate electrode 30 is shown as being spaced apart by the non-gate region 35. However, the gate electrodes 30 are electrically connected to each other. For example, The gate electrode 30 is formed as a single body, and a non-gate region 35 may be formed in a part of the region.

도 1 내지 도 3, 후술하는 본 발명의 실시예에 따른 박막 트랜지스터 제조 방법을 설명하는 도면들에서는 게이트 전극(30)에 하나의 비게이트 영역(35)이 구비된 경우를 보여주는데, 이는 예시적인 것으로, 문턱 전압 안정성 확보, 누설 전류 감소 목적을 달성할 수 있는 범위내에서, 비게이트 영역(35)의 개수, 위치, 폭 등은 다양하게 변형될 수 있다.In FIGS. 1 to 3, which illustrate a method of manufacturing a thin film transistor according to an embodiment of the present invention to be described later, one non-gate region 35 is provided in the gate electrode 30, The number, position, width, and the like of the non-gate regions 35 can be variously modified within a range capable of achieving the stability of the threshold voltage and the purpose of reducing the leakage current.

상기와 같이, 게이트 전극(30)을 소스컨택 영역(65)과 드레인컨택 영역(75) 사이에 비게이트 영역(35)을 구비하도록 형성하는 경우, 이 비게이트 영역(35)에는 게이트 전압이 인가되지 않기 때문에, 게이트 전압에 의한 전하 트랩(charge trap)이나 채널층의 열화(degradation)가 발생하지 않는다. 따라서, 이 비게이트 영역(35)의 존재에 의해, 후술하는 표 1 및 도 6으로부터 알 수 있는 바와 같이, 본 발명의 실시예에 따른 박막 트랜지스터는 문턱 전압이 일정하게 유지되어 문턱 전압의 안정성이 확보될 수 있다. 또한, 비게이트 영역(35)에서 전압 강하가 일어나기 때문에, 드레인 전극(70) 근처의 전압 강하가 감소할 수 있어, 누설 전류도 감소하게 된다. 이는 드레인 전계가 감소할수록 누설 전류가 감소하는데, 본 발명의 실시예에 따른 박막 트랜지스터에서는 상기 비게이트 영역(35)으로 인한 전압 강하 때문에, 게이트 전극이 비게이트 영역을 가지지 않는 일반적인 경우에 비해 드레인 전극(70) 근처의 전압 강하가 감소하며, 이에 따라 누설 전류도 감소하기 때문이다.As described above, when the gate electrode 30 is formed to have the non-gate region 35 between the source contact region 65 and the drain contact region 75, the gate voltage is applied to the non- The charge trap due to the gate voltage and the degradation of the channel layer do not occur. Therefore, as can be seen from Table 1 and FIG. 6, which will be described later, in the presence of the non-gate region 35, the threshold voltage of the thin film transistor according to the embodiment of the present invention is kept constant, Can be secured. In addition, since the voltage drop occurs in the non-gate region 35, the voltage drop in the vicinity of the drain electrode 70 can be reduced, and the leakage current also decreases. In the thin film transistor according to the embodiment of the present invention, due to the voltage drop due to the non-gate region 35, compared to the general case where the gate electrode does not have the non-gate region, The voltage drop in the vicinity of the gate electrode 70 is reduced, and accordingly, the leakage current also decreases.

상기 게이트 절연층(20)은 게이트 전극(30)과 채널층(40) 사이에 구비되는 것으로, 기판(10) 상에 게이트 전극(30)이 형성되는 바텀 게이트 구조인 경우, 게이트 절연층(20)은 게이트 전극(30)을 덮도록 형성될 수 있다. 이에 따라, 게이트 전극(30)의 비게이트 영역(35)은 게이트 절연층(20) 물질로 채워질 수 있다. 여기서, 비게이트 영역(35)은 게이트 절연층(20)과는 다른 종류의 절연 물질로 채워질 수도 있다.The gate insulating layer 20 is provided between the gate electrode 30 and the channel layer 40. When the gate insulating layer 20 has a bottom gate structure in which the gate electrode 30 is formed on the substrate 10, May be formed so as to cover the gate electrode 30. Accordingly, the non-gate region 35 of the gate electrode 30 can be filled with the gate insulating layer 20 material. Here, the non-gate region 35 may be filled with an insulating material of a type different from that of the gate insulating layer 20. [

상기 게이트 절연층(20)은 반도체 소자에 사용되는 절연 물질을 사용하여 형성될 수 있다. 예를 들어, 게이트 절연층(20)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화물보다 유전율이 큰 고유전물질 예컨대, HfO2, Al2O3 또는 이들의 혼합물 등으로 형성될 수 있다. 상기 게이트 절연층(20)은 실리콘 산화물, 실리콘 질화물 및 고유전물질층 중 적어도 두 층 이상이 적층된 구조로 형성될 수도 있다.The gate insulating layer 20 may be formed using an insulating material used for a semiconductor device. For example, the gate insulating layer 20 may be formed of silicon oxide, silicon nitride, a high dielectric material having a higher dielectric constant than silicon oxide, such as HfO 2 , Al 2 O 3, or a mixture thereof. The gate insulating layer 20 may be formed of a stacked structure of at least two layers of silicon oxide, silicon nitride, and a high-dielectric material layer.

상기 채널층(40)은 게이트 절연층(20)을 사이에 두고, 상기 게이트 전극(30)에 대응되게 형성될 수 있다. 도 1 및 도 3에서와 같은 바텀 게이트 구조의 경우, 채널층(40)은 게이트 절연층(20) 상에 게이트 전극(30)에 대응되게 형성될 수 있다.The channel layer 40 may be formed to correspond to the gate electrode 30 with the gate insulating layer 20 interposed therebetween. In the case of the bottom gate structure as shown in FIGS. 1 and 3, the channel layer 40 may be formed to correspond to the gate electrode 30 on the gate insulating layer 20.

상기 채널층(40)은 금속질화물 반도체나 금속산화물 반도체 물질로 형성될 수 있다. 예를 들어, 상기 채널층(40)은 아연질화물(ZnN)층에, Al, Ga, Hf, Fe, In, Ta, Zr,Ti, Ta, W, Pt, Au, Ag, Pd, Cr, V, Mn, Co, Ni, Cu, Ge, As, Si, Mg, Na, C, O, H, B, F, P, S, Cl, As, Se, Br, Sb, Te, I 중 적어도 하나를 도핑하여 형성될 수 있다. 또한, 상기 채널층(40)은 In, Ga, Zn, Sn, Hf, Ti, Cr, Zr, Ta, W, Cu 중 적어도 하나의 금속 산화물을 포함하도록 형성될 수 있다.The channel layer 40 may be formed of a metal nitride semiconductor or a metal oxide semiconductor material. For example, the channel layer 40 may be formed of a material selected from the group consisting of Al, Ga, Hf, Fe, In, Ta, Zr, Ti, Ta, W, Pt, Au, Ag, Pd, Cr, V At least one of Mn, Co, Ni, Cu, Ge, As, Si, Mg, Na, C, O, H, B, F, P, S, Cl, As, Se, Br, Sb, And may be formed by doping. The channel layer 40 may include at least one metal oxide selected from In, Ga, Zn, Sn, Hf, Ti, Cr, Zr, Ta, W and Cu.

구체적인 예로서, 상기 채널층(40)은, ZnNx, ZnON, 인듐 함량을 높인 IGZO 중 어느 하나를 포함하도록 형성될 수 있다. 예를 들어, IGZO를 InO, GaO, ZnO를 예컨대, .4:2:1 비율로 포함시켜, 인듐 함량을 높여, 저항을 낮춤으로써, 상기 채널층(40) 물질로 사용할 수 있다.As a specific example, the channel layer 40 may be formed to include any one of ZnNx, ZnON, and IGZO having an increased indium content. For example, IGZO can be used as the channel layer 40 material by including InO, GaO, ZnO in a ratio of, for example, 4: 2: 1, increasing the indium content and lowering the resistance.

여기서, 오믹 컨택층이 없는 구조의 박막 트랜지스터에서는, 소스 전극으로부터 전자가 잘 들어오고, 드레인 전극으로 전자가 잘 빠져나가도록 하기 위해, 게이트 전극에서 전압으로 전자를 모았다가 보내주는 역할을 해야 하므로, 기본적으로, 소스컨택 영역과 드레인 컨택 영역 사이의 채널층은 모두 게이트 전압을 받는 형태가 되어야 한다. 자체 저항이 큰 비정질 실리콘 등을 채널층 물질로 사용하는 경우, 게이트 전극에 비게이트 영역이 존재하면, 이 비게이트 영역이 저항체로 작용하여 전압 강하가 크게 발생하고 온(On) 전류도 감소할 수 있다. 그러므로, 비정질 실리콘을 채널층 물질로 사용하는 경우에는, 게이트 전극에 비게이트 영역을 형성한 구조를 적용하기는 어려움이 있다. 하지만, 이동도가 큰 물질을 채널층 물질로 사용하는 경우에는, 게이트 전극을 비게이트 영역을 포함하도록 형성하는 경우에도, 전압 강하가 비정질 실리콘을 사용하는 경우보다 작으므로, 게이트 전극에 비게이트 영역을 포함하도록 구성하는 것이 가능하다. In this case, in the thin film transistor having no ohmic contact layer, electrons must be well received from the source electrode, and electrons must be gathered from the gate electrode to transmit electrons to the drain electrode. Basically, the channel layer between the source contact region and the drain contact region should all be in the form of receiving a gate voltage. When amorphous silicon having a large self resistance is used as a channel layer material, if a non-gate region exists in the gate electrode, the non-gate region acts as a resistor, causing a large voltage drop, have. Therefore, when amorphous silicon is used as a channel layer material, it is difficult to apply a structure in which a non-gate region is formed in the gate electrode. However, when a material having a high mobility is used as a channel layer material, even when the gate electrode is formed to include a non-gate region, since the voltage drop is smaller than that in the case of using amorphous silicon, As shown in FIG.

질화물 반도체의 경우는, 이동도나 캐리어 농도가 비정질 실리콘에 비해 높다. 그러므로, 상기 채널층(40)을 질화물 반도체로 형성하는 경우, 비게이트 영역(35)에 기인한 저항에 의한 전압 강하가 작기 때문에, 본 발명의 실시예에서와 같이, 게이트 전극(30)을 비게이트 영역(35)을 가지도록 형성할 수 있다. 또한, 인듐 함량을 높인 IGZO 물질과 같이, 이동도가 질화물 반도체 비견되게 높도록 함량이 조정된 산화물 반도체를 상기 채널층(40) 물질로 사용하는 경우에도, 본 발명의 실시예에서와 같이, 게이트 전극(30)을 비게이트 영역(35)을 가지도록 형성할 수 있다.In the case of the nitride semiconductor, the mobility and the carrier concentration are higher than those of the amorphous silicon. Therefore, when the channel layer 40 is formed of a nitride semiconductor, the voltage drop due to the resistance due to the non-gate region 35 is small. Therefore, as in the embodiment of the present invention, Gate region 35 can be formed. Also, when an oxide semiconductor whose content is adjusted so that the mobility is higher than that of the nitride semiconductor, such as an IGZO material having an increased indium content, is used as the channel layer 40 material, as in the embodiment of the present invention, The electrode 30 can be formed so as to have the non-gate region 35.

상기 식각 정지층(50)은 채널층(40)의 소스 전극(60) 및 드레인 전극(70)과의 컨택을 위한 부분을 제외한 영역 상에 형성된다. 즉, 상기 식각 정지층(50)은 소스 전극(60) 및 드레인 전극(70)과 채널층(40)의 전기적인 컨택이 형성되는 부분에 홀(51)(55)을 가지도록 형성된다. 상기 식각 정지층(50)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 유기절연물 등을 포함할 수 있다. 상기 식각 정지층(50)은 소스 전극(60) 및 드레인 전극(70)을 형성하기 위한 식각 공정에서, 상기 식각에 의해 채널층(40)이 손상되는 것을 방지하는 역할을 할 수 있다. The etch stop layer 50 is formed on a region of the channel layer 40 excluding a portion for contact with the source electrode 60 and the drain electrode 70. That is, the etch stop layer 50 is formed to have holes 51 and 55 in a portion where electrical contact is formed between the source electrode 60 and the drain electrode 70 and the channel layer 40. The etch stop layer 50 may include, for example, silicon oxide, silicon nitride, organic insulator, and the like. The etch stop layer 50 may prevent the channel layer 40 from being damaged by the etching in the etching process for forming the source electrode 60 and the drain electrode 70.

상기 소스 전극(60) 및 드레인 전극(70)은 상기 식각 정지층(50) 상에 형성되며, 상기 홀(51)(55)을 통하여 상기 채널층(40)의 양단과 컨택된다. 소스컨택 영역(65)은 소스 전극(60)과 채널층(40)이 컨택되는 부분을 나타낸다. 드레인컨택 영역(75)은 드레인 전극(70)과 채널층(40)이 컨택되는 부분을 나타낸다. 소스컨택 영역(65) 및 드레인컨택 영역(75)은 서로 이격되며, 소스컨택 영역(65) 및 드레인컨택 영역(75) 사이의 채널층(40) 부분이 채널로서 사용될 수 있다.The source electrode 60 and the drain electrode 70 are formed on the etch stop layer 50 and are contacted with both ends of the channel layer 40 through the holes 51 and 55. The source contact region 65 represents a portion where the source electrode 60 and the channel layer 40 are in contact with each other. The drain contact region 75 represents a portion where the drain electrode 70 and the channel layer 40 are in contact with each other. The source contact region 65 and the drain contact region 75 are spaced apart from each other and the portion of the channel layer 40 between the source contact region 65 and the drain contact region 75 can be used as a channel.

상기 소스 전극(60) 및 드레인 전극(70)은 전도성 물질 예컨대, 금속, 합금, 전도성 금속 산화물 또는 전도성 금속 질화물 등으로 형성될 수 있다. 예를 들어, 소스 전극(60) 및 드레인 전극(70)은 Ti, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속이나 이들을 포함하는 합금, 투명 전도성 산화물(transparent conductive oxde:TCO) 및 이들을 포함하는 합금으로 이루어질 수 있다. 투명 전도성 산화물은 예를 들어, In-Sn-O(indium tin oxide:ITO), In-Zn-O(indium zinc oxide:IZO), Al-Zn-O(aluminum zinc oxide:AZO), Ga-Zn-O(gallium zinc oxide:GZO), Zn-Sn-O(zinc tin oxide:ZTO) 등 일 수 있다. 상기 소스 전극(60) 및 드레인 전극(70)은 단일층 또는 다중층 구조일 수 있다.The source electrode 60 and the drain electrode 70 may be formed of a conductive material such as a metal, an alloy, a conductive metal oxide, or a conductive metal nitride. For example, the source electrode 60 and the drain electrode 70 may be formed of a metal such as Ti, Pt, Ru, Au, Ag, Mo, Al, W, or Cu or an alloy containing them, a transparent conductive oxide TCO), and alloys comprising the same. The transparent conductive oxide may be, for example, indium tin oxide (ITO), indium zinc oxide (IZO), aluminum zinc oxide (AZO) Gallium zinc oxide (GZO), Zn-Sn-O (zinc tin oxide), and the like. The source electrode 60 and the drain electrode 70 may be a single layer or a multi-layer structure.

한편, 본 발명의 실시예에 따른 박막 트랜지스터는 식각 정지층(50), 제1전극(60) 및 제2전극(70)을 덮도록 형성된 보호층(passivation layer:80)을 더 구비할 수 있다. 상기 보호층(80)은, 예컨대, 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 또는 유기절연층 등으로 형성하거나, 이들 중 적어도 두 개 이상이 적층된 구조로 형성할 수 있다. The thin film transistor according to an embodiment of the present invention may further include a passivation layer 80 formed to cover the etch stop layer 50, the first electrode 60 and the second electrode 70 . The protective layer 80 may be formed of, for example, a silicon oxide layer, a silicon oxynitride layer, a silicon nitride layer, an organic insulating layer, or the like, or a structure in which at least two or more thereof are laminated.

이하에서는, 도 4a 내지 도 4g를 참조로, 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법을 설명한다. 도 4a 내지 도 4g에서는 예시적으로, 도 1에 도시된 소스컨택 영역(65) 및 드레인컨택 영역(75) 사이의 중심부에 비게이트 영역(35)을 가지도록 게이트 전극(30)을 형성한 박막 트랜지스터를 제조하는 과정을 보여준다. 도 3에서와 같이 비게이트 영역(35)이 소스컨택 영역(65)보다 드레인컨택 영역(75)에 가까운 쪽으로 치우치도록 형성된 구조의 박막 트랜지스터도 도 4a 내지 도 4g를 참조로 설명하는 제조 방법에 따라 제조할 수 있다.Hereinafter, a method of manufacturing a thin film transistor according to an embodiment of the present invention will be described with reference to FIGS. 4A to 4G. FIG. 4A to 4G illustratively show a thin film transistor in which a gate electrode 30 is formed so as to have a non-gate region 35 at a central portion between the source contact region 65 and the drain contact region 75 shown in FIG. The process of fabricating the transistor is shown. A thin film transistor having a structure in which the non-gate region 35 is positioned closer to the drain contact region 75 than the source contact region 65 as shown in Fig. 3 is also applicable to the manufacturing method described with reference to Figs. 4A to 4G .

먼저, 도 4a에서와 같이 기판(10)을 준비한다. 상기 기판(10)은 반도체 소자를 제조하는데 사용되는 기판일 수 있다. 예를 들어, 상기 기판(10)은 유리 기판, 플라스틱 기판, 실리콘 기판 중 어느 하나일 수 있다. 상기 기판(10) 표면에는 산화층, 예를 들어 실리콘 기판을 열산화하여 형성된 실리콘 산화층이 더 형성될 수 있다. First, the substrate 10 is prepared as shown in FIG. 4A. The substrate 10 may be a substrate used for manufacturing a semiconductor device. For example, the substrate 10 may be a glass substrate, a plastic substrate, or a silicon substrate. On the surface of the substrate 10, an oxide layer, for example, a silicon oxide layer formed by thermally oxidizing a silicon substrate may be further formed.

이와 같이 준비된 기판(10) 상에, 도 4b에서와 같이, 소정 폭(Wo)의 비게이트 영역(35)을 가지도록 게이트 전극(30)을 형성하고, 도 4c에서와 같이, 이 게이트 전극(30)을 덮는 게이트 절연층(20)을 형성할 수 있다. The gate electrode 30 is formed on the substrate 10 prepared as described above so as to have a non-gate region 35 having a predetermined width W0 as shown in FIG. 4B. As shown in FIG. 4C, The gate insulating layer 20 covering the gate insulating layer 30 can be formed.

상기 게이트 전극(30)은 채널층(40)의 전기적 특성을 제어하기 위한 것으로, 전도성 물질 예컨대, 금속, 합금, 전도성 금속 산화물, 전도성 금속 질화물 등으로 형성될 수 있다. 예를 들어, Ti, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속이나 이들을 포함하는 합금, IZO(InZnO) 또는 AZO(AlZnO)와 같은 전도성 산화물 등으로 형성될 수 있다. The gate electrode 30 is for controlling the electrical characteristics of the channel layer 40 and may be formed of a conductive material such as a metal, an alloy, a conductive metal oxide, a conductive metal nitride, or the like. A metal such as Ti, Pt, Ru, Au, Ag, Mo, Al, W or Cu, or an alloy containing them, or a conductive oxide such as IZO (InZnO) or AZO (AlZnO).

상기 비게이트 영역(35)이 형성되는 위치는 특별히 한정되지는 않으나, 예를 들어, 상기 소스컨택 영역(65)과 상기 드레인컨택 영역(75) 사이 중심부와 상기 드레인컨택 영역(75) 사이의 소정 위치에 소정 폭(Wo)을 가지도록 형성될 수 있다. 상기 비게이트 영역(35)은 게이트 절연층(20) 물질로 채워질 수 있다. 또한, 상기 비게이트 영역(35)은 게이트 절연층(20)과는 다른 종류의 절연 물질로 채워질 수도 있다.The position where the non-gate region 35 is formed is not particularly limited. For example, the position between the central portion between the source contact region 65 and the drain contact region 75 and the predetermined And may have a predetermined width W0 at the position. The non-gate region 35 may be filled with a gate insulating layer 20 material. In addition, the non-gate region 35 may be filled with a different type of insulating material than the gate insulating layer 20.

상기 게이트 절연층(20)은 반도체 소자에 사용되는 절연 물질을 사용하여 형성될 수 있다. 예를 들어, 게이트 절연층(20)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화물보다 유전율이 큰 고유전물질 예컨대, HfO2, Al2O3, 또는 이들의 혼합물 등으로 형성될 수 있다. 상기 게이트 절연층(20)은 실리콘 산화물, 실리콘 질화물 및 고유전 물질층 중 적어도 두 층 이상이 적층된 구조로 형성될 수도 있다. 상기 게이트 절연층(20)은 예를 들어, 300도 이상의 고온에서 PECVD 증착 방법을 이용하여 형성될 수 있다. The gate insulating layer 20 may be formed using an insulating material used for a semiconductor device. For example, the gate insulating layer 20 may be formed of silicon oxide, silicon nitride, a high dielectric material having a higher dielectric constant than silicon oxide, such as HfO 2 , Al 2 O 3 , or a mixture thereof. The gate insulating layer 20 may be formed of a stacked structure of at least two layers of silicon oxide, silicon nitride, and a high-dielectric material layer. The gate insulating layer 20 may be formed using a PECVD deposition method, for example, at a high temperature of 300 degrees or higher.

다음으로, 도 4d에 도시된 바와 같이, 상기 게이트 절연층(20) 상에 상기 게이트 전극(30)에 대응되게 채널층(40)을 형성한다. Next, as shown in FIG. 4D, a channel layer 40 is formed on the gate insulating layer 20 to correspond to the gate electrode 30. Next, as shown in FIG.

상기 채널층(40)은 금속질화물 반도체나 금속산화물 반도체 물질로 형성될 수 있다. 예를 들어, 상기 채널층(40)은 아연질화물(ZnN)층에, Al, Ga, Hf, Fe, In, Ta, Zr,Ti, Ta, W, Pt, Au, Ag, Pd, Cr, V, Mn, Co, Ni, Cu, Ge, As, Si, Mg, Na, C, O, H, B, F, P, S, Cl, As, Se, Br, Sb, Te, I 중 적어도 하나를 도핑하여 형성될 수 있다. 또한, 상기 채널층(40)은 In, Ga, Zn, Sn, Hf, Ti, Cr, Zr, Ta, W, Cu 중 적어도 하나의 금속 산화물을 포함하도록 형성될 수 있다.The channel layer 40 may be formed of a metal nitride semiconductor or a metal oxide semiconductor material. For example, the channel layer 40 may be formed of a material selected from the group consisting of Al, Ga, Hf, Fe, In, Ta, Zr, Ti, Ta, W, Pt, Au, Ag, Pd, Cr, V At least one of Mn, Co, Ni, Cu, Ge, As, Si, Mg, Na, C, O, H, B, F, P, S, Cl, As, Se, Br, Sb, And may be formed by doping. The channel layer 40 may include at least one metal oxide selected from In, Ga, Zn, Sn, Hf, Ti, Cr, Zr, Ta, W and Cu.

구체적인 예로서, 상기 채널층(40)은, ZnN, ZnON, 인듐 함량을 높인 IGZO 중 어느 하나를 포함하도록 형성될 수 있다. 예를 들어, IGZO를 InO, GaO, ZnO를 예컨대, .4:2:1 비율로 포함시켜, 인듐 함량을 높여, 저항을 낮춤으로써, 상기 채널층(40) 물질로 사용할 수 있다.As a specific example, the channel layer 40 may be formed to include any one of ZnN, ZnON, and IGZO having an increased indium content. For example, IGZO can be used as the channel layer 40 material by including InO, GaO, ZnO in a ratio of, for example, 4: 2: 1, increasing the indium content and lowering the resistance.

상기 채널층(40)의 두께는 예를 들어, 5-150nm 정도일 수 있다. 여기서, 채널층(40)의 두께는 예컨대, 10-100nm 정도일 수 있다. 그러나 채널층(40)의 두께 범위는 달라질 수 있다. 상기 채널층(40)은 예를 들어, 반응성 코스퍼터링(reactive co-sputtering)법과 같은 물리 기상 증착(physical vapor deposition:PVD) 방법으로 증착할 수 있다.The thickness of the channel layer 40 may be, for example, about 5-150 nm. Here, the thickness of the channel layer 40 may be, for example, about 10-100 nm. However, the thickness range of the channel layer 40 may vary. The channel layer 40 may be deposited by a physical vapor deposition (PVD) process, such as reactive co-sputtering.

여기서, 상기 채널층(40) 형성 방법은 다양하게 변화될 수 있다. 예컨대, 채널층(40)은 상기 반응성 코스퍼터링 법이 아닌 다른 방법, 예컨대, MOCVD(metal organic chemical vapor deposition) 법, CVD(chemical vapor deposition), ALD(atomic layer deposition) 또는 증발(evaporation) 법 등을 이용하여 형성할 수도 있다. Here, the method of forming the channel layer 40 may be variously changed. For example, the channel layer 40 may be formed by a method other than the reactive co-sputtering method such as MOCVD (metal organic chemical vapor deposition), CVD (chemical vapor deposition), ALD (atomic layer deposition) As shown in FIG.

상기 채널층(40)은 필요에 따라 어닐링(annealing)할 수 있다. 상기 어닐링은 예컨대, 150-350℃ 정도의 온도로 수행할 수 있다. 여기서, 상기 어닐링을 수행하는 온도는 이에 한정되는 것은 아니며, 이외의 다른 온도 범위에서 이루어질 수도 있다. 상기 어닐링은 N2, O2 또는 공기(air) 분위기에서 수행할 수 있다. 이러한 어닐링을 통해서, 채널층(40)이 보다 안정화될 수 있다. 즉, 어닐링에 의해 채널층(40)의 표면에 일종의 보호막이 얇게 형성될 수 있는데, 이러한 보호막은 ZnON 계열의 반도체 물질로 된 채널층(40)이 수분 등과 반응하여 변성되는 것을 방지할 수 있어, 채널층(40)의 전체적인 물성 안정화에 기여할 수 있다. The channel layer 40 may be annealed as needed. The annealing can be performed at a temperature of, for example, 150 to 350 ° C. Here, the temperature at which the annealing is performed is not limited thereto, but may be performed in other temperature ranges. The annealing may be performed in an N2, O2 or air atmosphere. Through this annealing, the channel layer 40 can be more stabilized. That is, a kind of protective film may be thinly formed on the surface of the channel layer 40 by annealing. Such a protective film can prevent the channel layer 40 made of a ZnON-based semiconductor material from reacting with moisture or the like to be denatured, Which contributes to the stabilization of the overall physical properties of the channel layer 40.

다음으로, 도 4e에서와 같이, 채널층(40) 상에 식각 정지층(50)을 형성할 수 있다. 상기 식각 정지층(50)은 채널층(40)의 소스 전극(60) 및 드레인 전극(70)과의 컨택을 위한 부분을 제외한 영역 상에 형성된다. 즉, 상기 식각 정지층(50)은 소스 전극(60) 및 드레인 전극(70)과 채널층(40)의 전기적인 컨택이 형성되는 부분에 홀(51)(55)을 가지도록 형성될 수 있다. 상기 식각 정지층(50)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 유기절연물 등을 포함할 수 있다. 상기 식각 정지층(50)은 소스 전극(60) 및 드레인 전극(70)을 형성하기 위한 식각 공정에서, 상기 식각에 의해 채널층(40)이 손상되는 것을 방지하는 역할을 할 수 있다. Next, an etch stop layer 50 may be formed on the channel layer 40, as shown in FIG. 4E. The etch stop layer 50 is formed on a region of the channel layer 40 excluding a portion for contact with the source electrode 60 and the drain electrode 70. That is, the etch stop layer 50 may be formed to have holes 51 and 55 at portions where electrical contact is formed between the source electrode 60 and the drain electrode 70 and the channel layer 40 . The etch stop layer 50 may include, for example, silicon oxide, silicon nitride, organic insulator, and the like. The etch stop layer 50 may prevent the channel layer 40 from being damaged by the etching in the etching process for forming the source electrode 60 and the drain electrode 70.

다음으로, 도 4f에서와 같이, 소스 전극(60) 및 드레인 전극(70)을 상기 식각 정지층(50)에 형성된 홀(51)(55)를 통하여 채널층(40)에 컨택되게, 식각 정지층(50) 상에 형성할 수 있다. 소스 전극(60)과 채널층(40)이 컨택되는 소스컨택 영역(65)과, 드레인 전극(70)과 채널층(40)이 컨택되는 드레인컨택 영역(75) 사이의 채널층(40) 부분이 채널로서 사용될 수 있다.4F, the source electrode 60 and the drain electrode 70 are etched so as to be connected to the channel layer 40 through the holes 51 and 55 formed in the etch stop layer 50. Then, Layer 50 as shown in FIG. The source contact region 65 in which the source electrode 60 and the channel layer 40 are in contact and the drain region 70 in the channel layer 40 between the drain electrode 70 and the drain contact region 75, Can be used as a channel.

상기 소스 전극(60) 및 드레인 전극(70)은, 식각 정지층(50)을 덮도록 소정의 도전막을 형성한 후, 상기 도전막을 패터닝하여, 상기 제1전극(60) 및 제2전극(70)을 형성할 수 있다. 이때, 식각 정지층(50)은 제1전극(60) 및 제2전극(70)을 형성하기 위한 식각 공정시, 식각에 의해 채널층(40)이 손상되는 것을 방지하는 역할을 할 수 있다.The source electrode 60 and the drain electrode 70 may be formed by forming a predetermined conductive film to cover the etch stop layer 50 and then patterning the conductive film to form the first electrode 60 and the second electrode 70 ) Can be formed. At this time, the etch stop layer 50 may prevent the channel layer 40 from being damaged by etching during the etching process for forming the first electrode 60 and the second electrode 70.

상기 소스 전극(60) 및 드레인 전극(70)은 전도성 물질 예컨대, 금속, 합금, 전도성 금속 산화물 또는 전도성 금속 질화물 등으로 형성될 수 있다. 예를 들어, 소스 전극(60) 및 드레인 전극(70)은 Ti, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속이나 이들을 포함하는 합금, 투명 전도성 산화물(transparent conductive oxde:TCO) 및 이들을 포함하는 합금으로 이루어질 수 있다. 투명 전도성 산화물은 예를 들어, In-Sn-O(indium tin oxide:ITO), In-Zn-O(indium zinc oxide:IZO), Al-Zn-O(aluminum zinc oxide:AZO), Ga-Zn-O(gallium zinc oxide:GZO), Zn-Sn-O(zinc tin oxide:ZTO) 등 일 수 있다. 상기 소스 전극(60) 및 드레인 전극(70)은 단일층 또는 다중층 구조일 수 있다.The source electrode 60 and the drain electrode 70 may be formed of a conductive material such as a metal, an alloy, a conductive metal oxide, or a conductive metal nitride. For example, the source electrode 60 and the drain electrode 70 may be formed of a metal such as Ti, Pt, Ru, Au, Ag, Mo, Al, W, or Cu or an alloy containing them, a transparent conductive oxide TCO), and alloys comprising the same. The transparent conductive oxide may be, for example, indium tin oxide (ITO), indium zinc oxide (IZO), aluminum zinc oxide (AZO) Gallium zinc oxide (GZO), Zn-Sn-O (zinc tin oxide), and the like. The source electrode 60 and the drain electrode 70 may be a single layer or a multi-layer structure.

상기와 같이 소스 전극(60) 및 드레인 전극(70)을 형성한 다음, 도 4g에서와 같이, 식각 정지층(50), 소스 전극(60) 및 드레인 전극(70)을 덮도록 보호층(80)을 더 형성할 수 있다. 상기 보호층(80)은, 예컨대, 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 또는 유기절연층 등으로 형성하거나, 이들 중 적어도 두 개 이상이 적층된 구조로 형성할 수 있다. The source electrode 60 and the drain electrode 70 are formed as described above and then the protective layer 80 is formed to cover the etch stop layer 50, the source electrode 60 and the drain electrode 70, ) Can be further formed. The protective layer 80 may be formed of, for example, a silicon oxide layer, a silicon oxynitride layer, a silicon nitride layer, an organic insulating layer, or the like, or a structure in which at least two or more thereof are laminated.

상기한 바와 같은 본 발명에 따른 박막 트랜지스터에 따르면, 비게이트 영역(35)의 폭이 증가함에 따라 누설 전류가 도 5a 및 도 5b에서 알 수 있는 바와 같이 감소하게 된다. 또한, 표 1 및 도 6에서 알 수 있는 바와 같이, 비게이트 영역(35)의 존재에 의해 문턱 전압의 안정성이 확보될 수 있다. According to the thin film transistor of the present invention as described above, as the width of the non-gate region 35 increases, the leakage current decreases as shown in FIGS. 5A and 5B. Further, as can be seen from Table 1 and FIG. 6, the stability of the threshold voltage can be ensured by the presence of the non-gate region 35.

도 5a는 비게이트 영역(35)의 폭 변화에 따른 소스-드레인 전류 변화를 보여준다. 도 5b는 비게이트 영역(35)의 폭 변화에 따른 오프-전류(Ioff) 즉, 누설 전류값의 변화를 보여준다. 도 5a에서 가로축은 게이트 전압을 나타내며, 세로축은 소스-드레인 전류(IDS)를 나타낸다. 도 5b에서의 누설 전류값은, 도 5a에서의 소스-드레인 전류의 변곡점의 전류값에 해당할 수 있다.5A shows the source-drain current variation with the width of the non-gate region 35. FIG. 5B shows the change of the off-current Ioff, that is, the leakage current value according to the width change of the non-gate region 35. FIG. In FIG. 5A, the horizontal axis represents the gate voltage and the vertical axis represents the source-drain current I DS . The leakage current value in Fig. 5B may correspond to the current value of the inflection point of the source-drain current in Fig. 5A.

도 5a 및 도 5b에서 알 수 있는 바와 같이, 비게이트 영역(35)의 폭을 예컨대, 3μm 정도 또는 그 이하의 적정 크기로 설정하면, 누설 전류를 크게 감소시킬 수 있다. 여기서, 비게이트 영역(35)의 적정 폭 3μm는 절대적인 설계치는 아니며, 박막 트랜지스터를 구성하는 다른 요소들의 특성 변화에 따라 원하는 정도의 누설 전류 감소 결과를 얻을 수 있는 비게이트 영역(35)의 적정 폭은 달라질 수 있다.As can be seen from Figs. 5A and 5B, if the width of the non-gate region 35 is set to an appropriate size, for example, about 3 mu m or less, the leakage current can be largely reduced. Here, the optimum width of the non-gate region 35 is not an absolute design value, and the optimum width of the non-gate region 35 that can obtain a desired leakage current reduction result according to the characteristics of other elements constituting the thin film transistor Can be different.

도 6은 본 발명의 실시예에 따른 박막 트랜지스터의 문턱 전압 안정성을 보여주는 그래프이다.6 is a graph showing the threshold voltage stability of a thin film transistor according to an embodiment of the present invention.

도 6에서 알 수 있는 바와 같이, 본 발명의 실시예에 따른 박막 트랜지스터에 따르면, 문턱 전압이 시간이 지나도 거의 변하기 않아, 문턱전압의 안정성이 확보될 수 있다. 이에 반하여, 비게이트 영역(35)이 없는 경우(도 6에서 0μm 경우의 그래프), 문턱전압이 시간이 지남에 따라 점점 감소하게 됨을 알 수 있다. 표 1은 도 6의 그래프에서, 비게이트 영역(35)의 폭(Wo)이 0μm, 3μm, 4μm, 15μm일 때, 2시간이 경과한 시점의 문턱전압 변화치(△VT(2hr))를 정리하여 보여준다.As can be seen from FIG. 6, according to the thin film transistor according to the embodiment of the present invention, the threshold voltage hardly changes over time, and the stability of the threshold voltage can be secured. On the contrary, when the non-gate region 35 is not present (the graph in the case of 0 μm in FIG. 6), it can be seen that the threshold voltage gradually decreases with time. In the graph of FIG. 6, the threshold voltage change value DELTA V T (2 hr) at the time when the width Wo of the non-gate region 35 is 0 mu m, 3 mu m, 4 mu m, 15 mu m, Show them together.

WoWo 0μm0μm 3μm3μm 4μm4μm 15μm15μm △VT(2hr)ΔV T (2 hr) -4.0V-4.0 V -0.9V-0.9V -0.9V-0.9V -0.9V-0.9V

이상에서 설명한 바와 같은 본 발명의 실시예에 따른 박막 트랜지스터는, 게이트 전극(30)을 소스컨택 영역(65)과 드레인컨택 영역(75) 사이에 비게이트 영역(35)을 구비하도록 형성함으로써, 누설 전류가 개선되고, 문턱 전압 안정성이 향상된 고이동도 박막 트랜지스터를 실현할 수 있다.The thin film transistor according to the embodiment of the present invention as described above can be formed by forming the gate electrode 30 to have the non-gate region 35 between the source contact region 65 and the drain contact region 75, It is possible to realize a high mobility thin film transistor in which the current is improved and the threshold voltage stability is improved.

즉, 게이트 전극(30)을 소스컨택 영역(65)과 드레인컨택 영역(75) 사이에 비게이트 영역(35)을 구비하도록 형성하는 경우, 이 비게이트 영역(35)에는 게이트 전압이 인가되지 않기 때문에, 게이트 전압에 의한 전하 트랩(charge trap)이나 채널층의 열화(degradation)가 발생하지 않는다. 따라서, 본 발명의 실시예에 따른 박막 트랜지스터는 문턱 전압이 일정하게 유지되어 문턱 전압의 안정성이 확보될 수 있으며, 비게이트 영역(35)에서 전압 강하가 일어나기 때문에, 드레인 전극(70) 근처의 전압 강하가 감소할 수 있어, 누설 전류도 감소하게 된다. That is, when the gate electrode 30 is formed to have the non-gate region 35 between the source contact region 65 and the drain contact region 75, the gate voltage is not applied to the non- Therefore, no charge trap or degradation of the channel layer due to the gate voltage occurs. Therefore, in the thin film transistor according to the embodiment of the present invention, the threshold voltage can be kept constant, the stability of the threshold voltage can be ensured, and the voltage drop in the non-gate region 35 occurs, The drop can be reduced, and the leakage current also decreases.

도 7은 본 발명의 실시예에 따른 박막 트랜지스터를 포함하는 디스플레이의 일예를 개략적으로 보여준다. 본 실시예의 디스플레이는 액정 디스플레이일 수 있다.FIG. 7 schematically shows an example of a display including a thin film transistor according to an embodiment of the present invention. The display of this embodiment may be a liquid crystal display.

도 7을 참조하면, 제1기판(100)과 제2기판(200) 사이에 액정층(150)이 구비될 수 있다. 제1기판(100)은 도 1 및 도 3의 박막 트랜지스터를 스위칭 소자나 구동소자로 포함하는 어레이 기판(array substrate)일 수 있다. 제1기판(100)은 박막 트랜지스터에 연결된 화소전극을 포함할 수 있다. 제2기판(200)은 상기 화소 전극에 대응하는 상대전극을 포함할 수 있다. 제1기판(100)과 제2기판(200) 사이에 인가되는 전압에 따라, 액정층(150)의 액정 배열상태가 달라질 수 있다. 본 발명의 실시예에 따른 박막 트랜지스터를 포함하는 디스플레이의 구성은 도 7의 구조에 한정되지 않고, 다양하게 변형될 수 있다. 예를 들어, 본 발명의 실시예에 따른 박막 트랜지스터를 포함하는 디스플레이는 유기 발광 디스플레이일 수 있다.Referring to FIG. 7, a liquid crystal layer 150 may be provided between the first substrate 100 and the second substrate 200. The first substrate 100 may be an array substrate including the thin film transistors of FIGS. 1 and 3 as a switching element and a driving element. The first substrate 100 may include a pixel electrode connected to the thin film transistor. The second substrate 200 may include a counter electrode corresponding to the pixel electrode. The liquid crystal alignment state of the liquid crystal layer 150 can be changed according to the voltage applied between the first substrate 100 and the second substrate 200. [ The structure of the display including the thin film transistor according to the embodiment of the present invention is not limited to the structure of FIG. 7, and can be variously modified. For example, a display comprising a thin film transistor according to an embodiment of the present invention may be an organic light emitting display.

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 및 도 3을 참조로 설명한 박막 트랜지스터의 구성요소 및 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 채널층(40)은 다층 구조로 형성될 수 있다. 또한 박막 트랜지스터는 더블 게이트 구조를 가질 수도 있다. While many have been described in detail above, they should not be construed as limiting the scope of the invention, but rather as examples of specific embodiments. For example, it will be understood by those skilled in the art that the constituent elements and structures of the thin film transistor described with reference to FIGS. 1 and 3 can be variously modified. As a specific example, the channel layer 40 may be formed in a multi-layer structure. The thin film transistor may also have a double gate structure.

10...기판 20...게이트 절연층
30...게이트 전극 35...비게이트 영역
40...채널층 50...식각 정지층
60,70...소스 전극 및 드레인 전극 80...보호층10 ... substrate 20 ... gate insulating layer
30 ... gate electrode 35 ... non-gate region
40 ... channel layer 50 ... etch stop layer
60, 70, ..., a source electrode and a drain electrode 80 ... protective layer

Claims (16)

게이트 전극과;
채널층과;
상기 게이트 전극과 채널층 사이에 구비된 게이트 절연층; 및
소스 전극 및 드레인 전극;을 포함하며,
상기 게이트 전극은, 상기 소스 전극과 상기 채널층이 컨택되는 소스컨택 영역 및 상기 드레인 전극과 상기 채널층이 컨택되는 드레인컨택 영역 사이에, 게이트 전압이 인가되지 않는 적어도 하나의 비게이트 영역을 포함하는 박막 트랜지스터.A gate electrode;
A channel layer;
A gate insulating layer provided between the gate electrode and the channel layer; And
A source electrode and a drain electrode,
Wherein the gate electrode includes at least one non-gate region between the source contact region in which the source electrode and the channel layer are in contact and the drain contact region in which the drain electrode and the channel layer are in contact, Thin film transistor. 제1항에 있어서, 상기 비게이트 영역은 상기 소스컨택 영역과 상기 드레인컨택 영역 사이 중심부에 소정 폭을 가지도록 형성되는 박막 트랜지스터.The thin film transistor of claim 1, wherein the non-gate region is formed to have a predetermined width at a central portion between the source contact region and the drain contact region. 제1항에 있어서, 상기 비게이트 영역은 상기 소스컨택 영역보다 상기 드레인컨택 영역에 가까운 위치에 소정 폭을 가지도록 형성되는 박막 트랜지스터.The thin film transistor of claim 1, wherein the non-gate region is formed to have a predetermined width at a position closer to the drain contact region than the source contact region. 제1항에 있어서, 상기 비게이트 영역은 상기 게이트 절연층 물질로 채워지는 박막 트랜지스터.The thin film transistor of claim 1, wherein the non-gate region is filled with the gate insulating layer material. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 채널층은 금속질화물이나 금속산화물을 포함하는 박막 트랜지스터.The thin film transistor according to any one of claims 1 to 4, wherein the channel layer comprises a metal nitride or a metal oxide. 제5항에 있어서, 상기 채널층은 ZnN층에, Al, Ga, Hf, Fe, In, Ta, Zr,Ti, Ta, W, Pt, Au, Ag, Pd, Cr, V, Mn, Co, Ni, Cu, Ge, As, Si, Mg, Na, C, O, H, B, F, P, S, Cl, As, Se, Br, Sb, Te, I 중 적어도 하나를 도핑한 박막 트랜지스터.6. The method of claim 5, wherein the channel layer is formed of a material selected from the group consisting of Al, Ga, Hf, Fe, In, Ta, Zr, Ti, Ta, W, Pt, Au, Ag, Pd, Cr, Wherein at least one of Ni, Cu, Ge, As, Si, Mg, Na, C, O, H, B, F, P, S, Cl, As, Se, Br, Sb, Te and I is doped. 제5항에 있어서, 상기 채널층은, In, Ga, Zn, Sn, Hf, Ti, Cr, Zr, Ta, W, Cu 중 적어도 하나의 금속 산화물을 포함하는 박막 트랜지스터.The thin film transistor according to claim 5, wherein the channel layer comprises at least one metal oxide selected from the group consisting of In, Ga, Zn, Sn, Hf, Ti, Cr, Zr, Ta, W and Cu. 기판과; 상기 기판상에 형성되는 게이트 전극과; 채널층과; 상기 게이트 전극과 채널층 사이에 구비된 게이트 절연층; 및 상기 채널층에 각각 컨택되게 형성된 소스 전극 및 드레인 전극;을 포함하는 박막 트랜지스터를 제조하기 위하여,
상기 기판 상에, 상기 소스 전극과 상기 채널층이 컨택되는 소스컨택 영역 및 상기 드레인 전극과 상기 채널층이 컨택되는 드레인컨택 영역 사이에, 게이트 전압이 인가되지 않는 적어도 하나의 비게이트 영역을 가지도록 게이트 전극을 형성하는 단계와;
상기 게이트 전극을 덮도록 상기 게이트 절연층을 형성하는 단계와;
상기 절연층 상에 상기 채널층을 형성하는 단계와;
상기 채널층에 각각 컨택되게 상기 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하는 박막 트랜지스터 제조 방법.Claims [1] A gate electrode formed on the substrate; A channel layer; A gate insulating layer provided between the gate electrode and the channel layer; And a source electrode and a drain electrode formed to be in contact with the channel layer, respectively,
And on the substrate, at least one non-gate region in which no gate voltage is applied, between a source contact region in which the source electrode and the channel layer are in contact with each other and a drain contact region in which the drain electrode and the channel layer are in contact, Forming a gate electrode;
Forming the gate insulating layer so as to cover the gate electrode;
Forming the channel layer on the insulating layer;
And forming the source electrode and the drain electrode to be in contact with the channel layer, respectively. 제8항에 있어서, 상기 채널층을 덮도록 형성되며, 상기 소스 전극 및 드레인 전극을 상기 채널층에 컨택시키도록 홀을 가지는 식각 정지층을 형성하는 단계;를 더 포함하며,
상기 소스 전극 및 드레인 전극은 상기 식각 정지층 상에 상기 홀을 통하여 상기 채널층에 컨택되게 형성되는 박막 트랜지스터 제조 방법.9. The method of claim 8, further comprising forming an etch stop layer covering the channel layer, the etch stop layer having holes to contact the source and drain electrodes with the channel layer,
Wherein the source electrode and the drain electrode are formed to be in contact with the channel layer through the hole on the etch stop layer. 제8항에 있어서, 상기 비게이트 영역은 상기 소스컨택 영역과 상기 드레인컨택 영역 사이 중심부에 소정 폭을 가지도록 형성되는 박막 트랜지스터 제조 방법.9. The method of claim 8, wherein the non-gate region is formed to have a predetermined width at a central portion between the source contact region and the drain contact region. 제8항에 있어서, 상기 비게이트 영역은 상기 소스컨택 영역보다 상기 드레인컨택 영역에 가까운 위치에 소정 폭을 가지도록 형성되는 박막 트랜지스터 제조 방법.9. The method of claim 8, wherein the non-gate region is formed to have a predetermined width at a position closer to the drain contact region than the source contact region. 제8항에 있어서, 상기 비게이트 영역은 상기 게이트 절연층 물질로 채워지는 박막 트랜지스터 제조 방법.9. The method of claim 8, wherein the non-gate region is filled with the gate insulating layer material. 제8항 내지 제12항 중 어느 한 항에 있어서, 상기 채널층은 금속질화물이나 금속산화물을 포함하는 박막 트랜지스터 제조 방법.13. The method of any one of claims 8 to 12, wherein the channel layer comprises a metal nitride or a metal oxide. 제13항에 있어서, 상기 채널층은 ZnN층에, Al, Ga, Hf, Fe, In, Ta, Zr,Ti, Ta, W, Pt, Au, Ag, Pd, Cr, V, Mn, Co, Ni, Cu, Ge, As, Si, Mg, Na, C, O, H, B, F, P, S, Cl, As, Se, Br, Sb, Te, I 중 적어도 하나를 도핑한 박막 트랜지스터 제조 방법.14. The method of claim 13, wherein the channel layer is formed of a material selected from the group consisting of Al, Ga, Hf, Fe, In, Ta, Zr, Ti, Ta, W, Pt, Au, Ag, Pd, Cr, Wherein at least one of Ni, Cu, Ge, As, Si, Mg, Na, C, O, H, B, F, P, S, Cl, As, Se, Br, Sb, Te, Way. 제13항에 있어서, 상기 채널층은, In, Ga, Zn, Sn, Hf, Ti, Cr, Zr, Ta, W, Cu 중 적어도 하나의 금속 산화물을 포함하는 박막 트랜지스터 제조 방법.14. The method of claim 13, wherein the channel layer comprises at least one metal oxide selected from the group consisting of In, Ga, Zn, Sn, Hf, Ti, Cr, Zr, Ta, W and Cu. 청구항 1항 내지 4항 중 어느 한 항의 박막 트랜지스터를 구동 소자나 스위칭 소자 중 적어도 어느 하나로 사용한 디스플레이.A display using the thin film transistor according to any one of claims 1 to 4 as at least one of a driving element and a switching element.
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