KR20150059351A - SEMICONDUCTOR DEVICE USING Ge AND III-V GROUP COMPOUND SEMICONDUCTOR AND METHOD OF MANUFACTURING THE SAME - Google Patents

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Abstract

According to the present invention, provided is a method for manufacturing a semiconductor device which includes the steps of: (a) providing a substrate; (b) forming an insulation layer on the substrate; (c) forming a trench structure by patterning the insulation layer, wherein, the trench structure is divided into a first trench region of a substrate side and a second trench region on the first trench region, and the width of the first trench region is different from the width of the second trench region; (d) forming an active channel layer without a defect on the second trench region by growing at least one of Ge and III-V group compound semiconductors in the trench structure, wherein, the active channel layer in the trench structure is electrically isolated from the active channel layer in the adjacent trench structure; and (e) flattening the active channel layer by performing a polishing process.

Description

Ge 및/또는 III-V족 화합물 반도체를 이용한 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE USING Ge AND III-V GROUP COMPOUND SEMICONDUCTOR AND METHOD OF MANUFACTURING THE SAME}FIELD OF THE INVENTION [0001] The present invention relates to a semiconductor device using Ge and / or III-V compound semiconductors,

본 발명은 Ge(germanium) 및/또는 III-V족 화합물반도체를 이용한 반도체 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device using a Ge (germanium) and / or a III-V group compound semiconductor and a manufacturing method thereof.

최근의 반도체 산업은 무어의 법칙에 따라 마이크로칩에 저장할 수 있는 데이터의 양이 18개월마다 2배씩 증가하고 있으며, 이 방대한 데이터를 빠른 시간 내에 처리할 수 있도록 소자들의 속도 또한 비약적으로 증가하고 있다. 이러한 기술 발전에 부응하기 위해 많은 연구자들이 CMOS(Complementary Metal Oxide Semiconductor)의 고집적화, 고속동작화을 위한 새로운 물질 및 구조 개발에 노력하고 있다(예컨대, 공개 번호 제10-2003-26235호).
According to Moore's Law, the amount of data that can be stored in a microchip is doubling every 18 months, and the speed of the devices has been dramatically increasing in order to process this vast amount of data in a short period of time. In order to meet these technological developments, many researchers are making efforts to develop new materials and structures for high integration and high-speed operation of CMOS (Complementary Metal Oxide Semiconductor) (for example, Publication No. 10-2003-26235).

최근, 기존의 Si을 대체해 이동도(mobility)가 빠른 Ge이나 III-V족 화합물반도체를 이용하여 고속, 고전류 CMOS를 제작하려는 연구가 활발히 진행되고 있다. 그러나, Ge이나 III-V족 화합물반도체의 단결정 기판 가격은 Si와 비교하여 높기 때문에, 이를 이용한 소작 제작은 경제적인 측면에서 불리하다.
In recent years, studies have been actively made to fabricate a high-speed, high-current CMOS using Ge or III-V compound semiconductors with high mobility instead of conventional Si. However, since the price of single crystal substrates of Ge or III-V compound semiconductors is higher than that of Si, cauterization using them is disadvantageous from the economical point of view.

더욱이, Ge과 III-V족 화합물반도체를 이용해 CMOS 소자를 제작하기 위해서는 기존의 Si을 중심으로 개발되어 온 반도체 공정과 호환 가능(compatible)해야 한다는 필수적인 전제 조건을 충족시킬 필요가 있다.
Furthermore, in order to fabricate CMOS devices using Ge and III-V compound semiconductors, it is necessary to satisfy the essential preconditions that they must be compatible with semiconductor processes that have been developed around existing Si.

최근에 보고된 연구들에 의하면 Si 기판 위에 Ge을 에피택셜하게 성장시켜 활성 채널층(active channel layer)으로 사용하는 nMOS와 III-V족 화합물반도체를 에피택셜하게 성장시켜 활성 채널층으로 하는 pMOS를 동시에 구현하는 CMOS 공정들이 보고되고 있다. 이는 Si 기판을 사용함으로써 로직(logic), 고주파 소자, 입출력 회로(input/output circuitry) 등의 기능을 가지는 블락(block)들을 동일한 플랫폼(platform)에 구현할 수 있게 해준다. 그러나, 이 방법에 따르면, Si과 그 위에 증착되는 물질 간의 격자 상수 차이로 인하여, 계면에 결함이 발생하고 소자가 열화되는 문제점이 발생한다.
Recent studies have shown that epitaxially growing Ge on a Si substrate and epitaxially growing nMOS and III-V compound semiconductors for active channel layer, Simultaneous CMOS processes have been reported. This allows the implementation of blocks with functions such as logic, high frequency devices, and input / output circuitry on the same platform by using a Si substrate. However, according to this method, there arises a problem that defects are generated in the interface and the devices are deteriorated due to the difference in lattice constant between Si and the material deposited thereon.

최근에, 이를 극복하기 위해 Si 기판 위에 절연막을 패터닝하여 Si 기판이 노출된 영역에만 Ge이나 III-V 화합물 반도체를 성장하는 방법이 소개되고 있다(예컨대, T.A. Langdo et al., Appl. Phys. Lett. 76, 3700 (2000)). 이 방법은 도 1에 도시한 바와 같이, 산화막(SiO2) 트렌치(trench) 하부에 Ge 혹은 III-V 화합물 반도체 층을 Si 기판 위에 선택적 에피택셜하게 성장시켜 Si과 Ge 혹은 III-V 화합물반도체의 격자 상수 차이에 의해 발생하는 결함들의 영향을 최소화할 수 있도록 어느 임계 두께 이상으로 성장시킨다. 특히, 격자 상수 차이에 의해 Si과 Ge 혹은 III-V 화합물반도체 계면에서 발생하는 실 전위(thread dislocations)가 특정한 각도(45°)를 가지고 성장하는 쪽으로 전파하여 어느 임계 두께에서는 측벽에 고립(trapping)될 수 있도록 트렌치 내에 Ge 혹은 III-V 화합물반도체를 성장시킨다.
Recently, a method of growing a Ge or III-V compound semiconductor only in a region where an Si substrate is exposed by patterning an insulating film on a Si substrate has been introduced to overcome this problem (see, for example, TA Langdo et al., Appl. 76, 3700 (2000)). 1, a Ge or III-V compound semiconductor layer is selectively epitaxially grown on an Si substrate under an oxide (SiO 2 ) trench to form a Si or Ge or III-V compound semiconductor Grows beyond a certain critical thickness to minimize the effect of defects caused by lattice constant differences. Particularly, due to the difference in lattice constant, thread dislocations occurring at the interface between Si and Ge or III-V compound semiconductor propagate toward a growth direction with a certain angle (45 °) Ge or III-V compound semiconductors are grown in the trenches.

상기 구조를 이용하면 상기한 임계 두께 이상의 영역에서 결함이 없는 영역이 존재하게 되고, 이를 소자 제작을 위한 활성층으로 사용하게 된다. 이때, 계면에서 생성된 결함들에 의해 상부층의 격자 상수는 물질 고유의 격자 상수에 근접한 값을 가지게 된다. 이러한 방법을 이용하여, 경제적으로 저렴한 Si 기판을 이용하면서, 고속 이동도를 가진 Ge 혹은 III-V 화합물 반도체 소자를 구현할 수 있게 된다.
When the above structure is used, there is a defect-free region in the region above the threshold thickness, and the region is used as an active layer for fabricating the device. At this time, the lattice constant of the upper layer is close to the lattice constant inherent to the material due to the defects generated at the interface. By using this method, a Ge or III-V compound semiconductor device having high mobility can be realized while using an economically cheap Si substrate.

그러나, 상기 방법을 이용하는 경우에도 도 2에 나타낸 바와 같이, Ge과 Ge이 만나는 부분(예컨대, 도 1의 원 참조)에는 결정학적 결함(예컨대, stacking fault, dislocation, micro twin 등)이 생성되는 문제점이 필연적으로 발생한다. 이는 트렌치 내부에 있는 Ge 막들의 격자 상수 차이에 의한 것으로, Ge 막들 사이의 미세한 misorientation 역시 결함을 발생시킬 수 있다. 이러한 결함들은 이후 소자 제작시 활성층 영역에 존재하게 되어 소자를 열화시키게 된다.However, in the case of using the above method, as shown in FIG. 2, there is a problem that a crystallographic defect (for example, stacking fault, dislocation, micro twin, etc.) is generated in a portion where Ge and Ge meet This inevitably occurs. This is due to the difference in the lattice constants of the Ge films within the trench, and a slight misorientation between Ge films can also cause defects. These defects are then present in the active layer region during device fabrication and degrade the device.

본 발명은 상기한 종래 기술에서 나타나는 문제점을 해결하기 위한 것으로서, 결정학적 결함의 발생을 방지할 수 있는 Ge 및/또는 III-V족 화합물 반도체를 이용한 반도체 소자(예컨대, CMOS 소자) 및 그 제조방법을 제공하는 것이다Disclosure of Invention Technical Problem [8] The present invention has been made to solve the above problems occurring in the prior art, and it is an object of the present invention to provide a semiconductor device (for example, a CMOS device) using a Ge and / or a III-V compound semiconductor capable of preventing the occurrence of crystallographic defects, to provide a

본 발명의 다른 목적은 발생되는 결함을 특정 영역에 고립시켜 결함 생성 및 고립 효과를 극대화할 수 있는 Ge 및/또는 III-V족 화합물 반도체를 이용한 반도체 소자 및 그 제조방법을 제공하는 것이다.Another object of the present invention is to provide a semiconductor device using Ge and / or III-V compound semiconductors capable of isolating generated defects in a specific region and maximizing defect generation and isolation effect, and a method of manufacturing the same.

상기 목적을 달성하기 위하여, 본 발명에 따라서, (a) 기판을 제공하는 단계; (b) 상기 기판 상에 절연막을 형성하는 단계; (c) 상기 절연막을 패터닝하여, 트렌치 구조를 형성하는 단계로서, 상기 트렌치 구조는 기판 쪽의 제1 트렌치 영역과 제1 트렌치 영역 상의 제2 트렌치 영역으로 구분되고, 제1 트렌치 영역과 제2 트렌치 영역의 폭은 상이한 것인, 상기 트렌치 구조를 형성하는 단계; (d) 상기 트렌치 구조 내에 Ge 및 III-V족 화합물 반도체 중 적어도 하나를 성장시켜 상기 제2 트렌치 영역에 결함 없는 활성 채널층을 형성하는 단계로서, 상기 트렌치 구조 내의 활성 채널층은 인접 트렌치 구조 내의 활성 채널층과 전기적으로 고립되어 있는 것인, 상기 활성 채널층을 형성하는 단계; (e) 연마 공정을 수행하여 상기 활성 채널층을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법이 제공된다.According to the present invention, there is provided a method of manufacturing a semiconductor device, comprising the steps of: (a) providing a substrate; (b) forming an insulating film on the substrate; (c) patterning the insulating film to form a trench structure, wherein the trench structure is divided into a first trench region on the substrate side and a second trench region on the first trench region, and the first trench region and the second trench region, The width of the region being different; forming the trench structure; (d) growing at least one of Ge and III-V compound semiconductors in the trench structure to form a defect free active channel layer in the second trench region, wherein an active channel layer in the trench structure is formed in an adjacent trench structure The active channel layer being electrically isolated from the active channel layer; (e) performing a polishing process to planarize the active channel layer.

한 가지 실시예에 있어서, 상기 기판 상에 산화막을 형성한 후 상기 연마 공정에 대한 스토퍼 역할을 하는 스토퍼 막을 형성하는 단계를 더 포함할 수 있다.
In one embodiment, the method may further include forming a stopper film serving as a stopper for the polishing process after forming an oxide film on the substrate.

한 가지 실시예에 있어서, 상기 제1 트렌치 영역의 폭은 상기 제2 트렌치 영역의 폭보다 좁을 수 있다.
In one embodiment, the width of the first trench region may be narrower than the width of the second trench region.

한 가지 실시예에 있어서, 상기 이중 폭의 트렌치 구조는 포토레지스트 및 드라이 엣칭 공정을 이용하여 형성될 수 있다.
In one embodiment, the double width trench structure may be formed using a photoresist and dry etching process.

한 가지 실시예에 있어서, 상기 포토레지스트 및 드라이 엣칭 공정은 상기 절연막을 포토레지스트 및 드라이 엣칭을 이용하여 상기 제1 폭의 제1 트렌치 영역을 형성하는 단계, 전면에 걸쳐 포토레지스트를 형성하는 단계, 상기 제1 트렌치 영역 상에 상기 제1 폭보다 더 넓은 제2 폭의 패턴을 형성하는 단계, 드라이 엣칭을 이용하여 상기 포토레지스트는 유지하면서 상기 절연막을 엣칭하는 단계, 상기 남아 있는 포토레지스트를 제거하여, 제1 폭의 제1 트렌치 영역과 제2 폭의 제2 트렌치 영역을 포함하는 상기 트렌치 구조를 형성하는 단계를 포함할 수 있다.
In one embodiment, the photoresist and dry etching process comprises forming a first trench region of the first width using the photoresist and dry etching of the insulating film, forming a photoresist over the entire surface, Forming a pattern of a second width larger than the first width on the first trench region; etching the insulating film while maintaining the photoresist using dry etching; removing the remaining photoresist And forming the trench structure including a first trench region of a first width and a second trench region of a second width.

한 가지 실시예에 있어서, 상기 제1 트렌치 영역의 높이는 그 폭보다 2배 이상이 되도록 형성될 수 있다.
In one embodiment, the height of the first trench region may be two or more times the width of the first trench region.

한 가지 실시예에 있어서, 상기 제1 트렌치 영역에서 상기 Ge 및 III-V족 화합물 반도체층 중 적어도 하나의 층은 그 높이와 폭의 비가 2 이상이 되도록 형성될 수 있다.
In one embodiment, at least one of the Ge and III-V compound semiconductor layers in the first trench region may have a height-width ratio of 2 or more.

한 가지 실시예에 있어서, 상기 기판으로서 Si 기판을 이용하고, 상기 (c) 단계에서 상기 Si 기판이 노출되도록 상기 절연막을 패터닝하여, 상기 트렌치 구조를 형성할 수 있다.
In one embodiment, an Si substrate is used as the substrate, and the insulating film is patterned to expose the Si substrate in the step (c), thereby forming the trench structure.

한 가지 실시예에 있어서, 상기 (d) 단계에서 상기 트렌치 구조 내에서 상기 노출된 Si 기판 상에 상기 Ge 층을 형성하고, 그 위에 III-V족 화합물 반도체 층을 형성할 수 있다.
In one embodiment, in step (d), the Ge layer may be formed on the exposed Si substrate in the trench structure, and a III-V group compound semiconductor layer may be formed thereon.

한 가지 실시예에 있어서, 상기 Ge 층은 상기 트렌치 구조 내에서 그 높이와 폭의 비가 2 이상이 되도록 형성될 수 있다.
In one embodiment, the Ge layer may be formed to have a ratio of height to width in the trench structure of 2 or more.

한 가지 실시예에 있어서, 상기 Ge 층 위에 Ge 보다 밴드갭 에너지가 낮은 III-V족화합물 반도체를 형성할 수 있다.
In one embodiment, a III-V group compound semiconductor having a lower band gap energy than Ge can be formed on the Ge layer.

한 가지 실시예에 있어서, 상기 Ge 층 위에 복수의 층으로 구성되는 III-V족 화합물 반도체층을 형성할 수 있다.In one embodiment, a III-V group compound semiconductor layer composed of a plurality of layers can be formed on the Ge layer.

한 가지 실시예에 있어서, 상기 III-V족 화합물 반도체층은 밴드갭 에너지가 다른 복수의 층으로 구성되고, 그 중 최상부의 III-V족 화합물 반도체층과 상기 Ge 층 사이의 III-V족 화합물 반도체층은 상기 최상부의 III-V족 화합물 반도체층보다 큰 밴드갭 에너지를 갖는 것을 이용할 수 있다.
In one embodiment, the III-V compound semiconductor layer is composed of a plurality of layers having different band gap energies, and the III-V compound semiconductor layer between the uppermost III-V compound semiconductor layer and the Ge layer, The semiconductor layer may have a band gap energy larger than that of the uppermost III-V group compound semiconductor layer.

한 가지 실시예에 있어서, 상기 최상부의 III-V족 화합물 반도체층은 InGaAs로 구성되고, 상기 Ge 층 바로 위에 형성되는 III-V족 화합물 반도체층은 InP 또는 GaAs로 구성될 수 있다.
In one embodiment, the uppermost III-V compound semiconductor layer is made of InGaAs, and the III-V compound semiconductor layer formed directly on the Ge layer may be made of InP or GaAs.

한 가지 실시예에 있어서, 상기 (e) 단계에서 화학기계적 연마(CMP) 공정을 수행할 수 있다.
In one embodiment, a chemical mechanical polishing (CMP) process may be performed in step (e).

본 발명의 다른 양태에 따라서, 기판과; 상기 기판 상에 형성된 산화막으로서, 상기 산화막은, 기판 쪽의 제1 트렌치 영역과 제1 트렌치 영역 상의 제2 트렌치 영역을 포함하며 제1 트렌치 영역과 제2 트렌치 영역은 그 폭인 다른 트렌치 구조를 갖는 것인, 상기 산화막과; 상기 트렌치 구조 내에 형성되고, Ge 및 III-V족 화합물 반도체 중 적어도 하나로 이루어지는 활성 채널층으로서, 상기 제2 트렌치 영역 내의 Ge 및 III-V족 화합물 반도체 중 적어도 하나에는 제1 트렌치 영역의 것과 비교하여 결함이 적거나 없는 것인, 상기 활성 채널층과; 상기 활성 채널층 상에 형성되는 게이트 유전막과; 상기 게이트 유전막 상에 형성된 금속 게이트를 포함하고, 서로 인접하는 상기 활성 채널층은 상기 트렌치 구조에 의해 전기적으로 고립되어 있는 것인 반도체 소자가 제공된다.
According to another aspect of the invention, there is provided a lithographic apparatus comprising: a substrate; An oxide film formed on the substrate, the oxide film including a first trench region on the substrate side and a second trench region on the first trench region, wherein the first trench region and the second trench region have different trench structures The oxide film; An active channel layer formed in the trench structure and composed of at least one of Ge and a III-V group compound semiconductor, wherein at least one of the Ge and the III-V group compound semiconductor in the second trench region has, in comparison with the first trench region, The active channel layer having few or no defects; A gate dielectric layer formed on the active channel layer; And the active channel layer adjacent to each other is electrically isolated by the trench structure.

한 가지 실시예에 있어서, 상기 기판으로서 Si 기판을 이용할 수 있다.
In one embodiment, a Si substrate can be used as the substrate.

한 가지 실시예에 있어서, 상기 산화막 상에 스토퍼 막을 더 포함할 수 있다.
In one embodiment, a stopper film may be further included on the oxide film.

한 가지 실시예에 있어서, 상기 제1 트렌치 영역의 폭은 상기 제2 트렌치 영역의 폭보다 좁을 수 있다.
In one embodiment, the width of the first trench region may be narrower than the width of the second trench region.

한 가지 실시예에 있어서, 상기 제1 트렌치 영역의 높이는 그 폭보다 2배 이상이 되도록 형성될 수 있다.
In one embodiment, the height of the first trench region may be two or more times the width of the first trench region.

한 가지 실시예에 있어서, 상기 제1 트렌치 영역에서 상기 Ge 및 III-V족 화합물 반도체층 중 적어도 하나의 높이와 폭의 비가 2 이상이 되도록 형성될 수 있다.
In one embodiment, the height and width ratio of at least one of the Ge and III-V compound semiconductor layers in the first trench region may be 2 or more.

한 가지 실시예에 있어서, 상기 트렌치 구조 내에서 상기 Si 기판 상에 형성된 Ge 층과 그 위에 형성된 III-V족 화합물 반도체 층을 포함할 수 있다.In one embodiment, a Ge layer formed on the Si substrate in the trench structure and a III-V compound semiconductor layer formed thereon may be included.

한 가지 실시예에 있어서, 상기 Ge 층 위에 형성된 상기 III-V족 화합물 반도체는 상기 Ge 보다 밴드갭 에너지가 낮은 것을 이용할 수 있다.
In one embodiment, the Group III-V compound semiconductor formed on the Ge layer may have a lower band gap energy than Ge.

한 가지 실시예에 있어서, 상기 Ge 층 위에 상기 III-V족 화합물 반도체층은 복수의 층으로 구성될 수 있다.
In one embodiment, the III-V group compound semiconductor layer may be composed of a plurality of layers on the Ge layer.

한 가지 실시예에 있어서, 상기 III-V족 화합물 반도체층은 밴드갭 에너지가 다른 복수의 층으로 구성되고, 그 중 최상부의 III-V족 화합물 반도체층과 상기 Ge 층 사이의 III-V족 화합물 반도체층은 상기 최상부의 III-V족 화합물 반도체층보다 큰 밴드갭 에너지를 갖는 것을 이용할 수 있다. 이 경우, 상기 최상부의 III-V족 화합물 반도체층은 InGaAs로 구성되고, 상기 Ge 층 바로 위에 형성되는 III-V족 화합물 반도체층은 InP 또는 GaAs로 구성될 수 있다.In one embodiment, the III-V compound semiconductor layer is composed of a plurality of layers having different band gap energies, and the III-V compound semiconductor layer between the uppermost III-V compound semiconductor layer and the Ge layer, The semiconductor layer may have a band gap energy larger than that of the uppermost III-V group compound semiconductor layer. In this case, the uppermost III-V compound semiconductor layer may be made of InGaAs, and the III-V compound semiconductor layer formed directly on the Ge layer may be made of InP or GaAs.

본 발명에 따르면, 트렌치 구조를 폭이 다른 두 영역으로 구분하여 형성하고, 제1 트렌치 영역에 결함을 집중시켜 고립시키고, 제2 트렌치 영역에 결함이 없는 활성층 영역을 형성하여 소자를 해당 영역에 형성함으로써, 소자의 열화를 방지할 수 있다.According to the present invention, a trench structure is formed by dividing into two regions having different widths, a defect is concentrated and isolated in the first trench region, an active layer region having no defect is formed in the second trench region, Thus, deterioration of the device can be prevented.

도 1은 종래의 Ge, III-V족 화합물반도체를 이용하여 실 전위를 감소시킬 수 있도록 제안된 구조의 단면도이다.
도 2는 도 1의 구조에서 산화막 상부에 결정학적 결함이 발생한 것을 보여주는 현미경 사진이다.
도 3 내지 도 7은 본 발명의 한 가지 실시예에 따라 CMOS 소자를 제조하는 과정을 보여주는 도면이고, 특히 도 4는 본 발명에 따라 이중 폭 구조의 트렌치 구조를 형성하는 프로세스를 보여주는 도면이다.1 is a cross-sectional view of a structure proposed to reduce the electric potential using a conventional Ge, III-V compound semiconductor.
FIG. 2 is a micrograph showing the occurrence of crystallographic defects on the oxide film in the structure of FIG. 1. FIG.
FIGS. 3-7 illustrate a process for fabricating a CMOS device according to an embodiment of the present invention, and more particularly, FIG. 4 illustrates a process for forming a trench structure having a dual width structure according to the present invention.

이하에서는, 첨부 도면을 참조하여, 본 발명의 실시예를 구체적으로 설명한다. 이하의 설명에 있어서, 당업계에 이미 널리 알려진 구성(예컨대, 박막 형성, 식가, 패터닝, 연마 공정 등)에 대한 상세한 설명은 생략한다. 이러한 설명을 생략하더라도, 당업자라면 이하의 설명을 통해 본 발명에서 제시하는 반도체 소자의 구조 및 그 제조 방법의 특징적 구성을 쉽게 이해할 수 있을 것이다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, a detailed description of structures well known in the art (for example, thin film formation, etching, patterning, polishing, etc.) will be omitted. Even if these explanations are omitted, those skilled in the art will readily understand the characteristic structures of the semiconductor device structure and the manufacturing method thereof proposed by the present invention through the following description.

본 발명은 종래 기술과 관련하여 설명한 문제점을 극복하기 위해, 한정된 영역에만 결함이 없는 Ge 및/또는 III-V 화합물반도체를 성장시킨 후, 이를 소자의 활성층 영역으로 활용하는 방법 및 구조를 제공한다. 이하에서 상세히 설명하는 바와 같이, 본 발명에서 제시하는 기술을 통해, Ge 또는 III-V 화합물반도체 단결정 기판을 사용하는 것과 비교하여, Si 기판 위에 결함이 적은 Ge 및/또는 III-V 화합물반도체를 선택적으로 에피택셜하게 성장시키고 이동도가 빠른 트랜지스터를 제조하여, 높은 가격 경쟁력을 갖도록 할 수 있다.
The present invention provides a method and structure for growing a defect-free Ge and / or III-V compound semiconductor in a limited region and then utilizing it as an active layer region of the device, in order to overcome the problems described in the related art. As described in detail below, the technique proposed in the present invention makes it possible to select a Ge and / or a III-V compound semiconductor having few defects on a Si substrate in a selective manner compared with the use of a Ge or III-V compound semiconductor single crystal substrate And a transistor having a high mobility can be fabricated to have high price competitiveness.

즉, 본 발명에 따르면, 이중 폭 구조의 트렌치가 제시되는데, 상기 트렌치는 폭이 작아(제1 폭) Ge 및/또는 III-V 화합물반도체의 결함을 고립시킬 수 있는 제1 트렌치 영역과 상기 제1 폭보다 넓게 되어 있고 소자 제작을 위한 제2 폭의 제2 트렌치 영역으로 나뉘어진다. 또한, 선택적으로 에피택셜하게 성장된 Ge 및/또는 III-V 화합물반도체 영역을 평탄화하기 위해 필요한 화학기계적 연마(CMP) 작업을 용이하게 하기 위해, 스토퍼 층이 제공될 수 있다.
That is, according to the present invention, a trench having a double-width structure is presented, wherein the trench has a first trench region that is small in width (first width) and can isolate defects of Ge and / or III-V compound semiconductor, And is divided into a second trench region of a second width for fabricating the device. In addition, a stopper layer may be provided to facilitate the CMP operations required to planarize selectively epitaxially grown Ge and / or III-V compound semiconductor regions.

이하, 도면을 참조하여, 본 발명이 제시하는 CMOS 소자 제조 과정을 상세히 설명한다.
Hereinafter, with reference to the drawings, a process for fabricating a CMOS device will be described in detail.

먼저, 도 3에 도시한 바와 같이, Si 기판(10)을 준비한다. 본 발명의 한 가지 실시예에서는 CMOS 구조를 형성하기 위한 기판으로서 Si 기판을 이용하지만, 본 발명은 이에 제한되지 않는다는 것에 유의하여야 한다. 그러나, Si 기판이 경제적인 관점에서 가장 이점이 있고 또 기존의 반도체 공정이 Si에 기반하고 있기 때문에, 본 발명의 실시예 역시 Si 기판을 이용한다.
First, as shown in Fig. 3, a Si substrate 10 is prepared. It should be noted that in one embodiment of the present invention, a Si substrate is used as a substrate for forming a CMOS structure, but the present invention is not limited thereto. However, since the Si substrate is most advantageous from an economical point of view and the conventional semiconductor process is based on Si, the embodiment of the present invention also uses the Si substrate.

이어서, Si 기판(10)에 산화막(SiO2)(20)을 형성하는 데, 이는 절연막 역할을 한다. 산화막 외에도 질화막을 형성할 수도 있으나, 본 실시예에서는 통상의 반도체 공정에서 흔히 사용되는 산화막을 형성한다. 산화막을 형성한 후, 폭이 다른 두 영역을 갖는 트렌치 구조(DT)를 식각하여 패터닝한다. 즉 하부의 제1 폭(W1)의 제1 트렌치 영역과 상부의 제2 폭(W2)의 제2 트렌치 영역을 포함하는 트렌치 구조가 형성되도록 산화막(20)을 패터닝한다. 이때, 제1 트렌치 영역이 제2 트렌치 영역보다 좁도록 트렌치 구조를 패터닝한다. 이하, 도 4를 참조하여, 이중 폭 구조의 트렌치 구조를 패터닝하는 방법을 설명한다.
Then, an oxide film (SiO 2 ) 20 is formed on the Si substrate 10, which serves as an insulating film. In addition to the oxide film, a nitride film may be formed, but in this embodiment, an oxide film which is commonly used in a conventional semiconductor process is formed. After the oxide film is formed, the trench structure DT having two regions having different widths is etched and patterned. The oxide film 20 is patterned such that a trench structure including the first trench region of the lower first width W1 and the second trench region of the second upper width W2 is formed. At this time, the trench structure is patterned such that the first trench region is narrower than the second trench region. Hereinafter, with reference to FIG. 4, a method of patterning a trench structure having a double-width structure will be described.

먼저, 상기한 바와 같이, Si 기판(10) 위에 절연막(산화막)(20)을 형성하고, 포토레지스트/드라이 엣칭 공정을 통해, 제1 폭(W1)의 제1 트렌치 영역(T1)을 형성한다(A). 이어서, 다시 포토레지스트를 형성한 후(B), 제1 트렌치 영역(T1)보다 더 큰 제2 폭(W2)의 패턴(추후, 제2 트렌치 영역이 된다)을 형성한다(C). 이 형성된 패턴 크기를 기본으로, 드라이 엣칭 공정을 다시 수행하면, 포토레지스트는 유지된 채, 절연막이 엣칭된다(D). 이후, 남은 포토레지스트를 제거하면, 제1 폭의 제1 트렌치 영역(T1)과 제2 폭(W2)의 제2 트렌치 영역(T2)으로 구성되는 이중 폭 구조의 트렌치 구조가 형성된다(E).
First, as described above, an insulating film (oxide film) 20 is formed on the Si substrate 10, and a first trench region T1 having a first width W1 is formed through a photoresist / dry etching process (A). Subsequently, after the photoresist is again formed (B), a pattern of a second width W2 (later to become a second trench region) larger than the first trench region T1 is formed (C). Based on the formed pattern size, if the dry etching process is performed again, the insulating film is etched (D) while the photoresist is maintained. Thereafter, when the remaining photoresist is removed, a trench structure having a double-width structure including the first trench region T1 of the first width and the second trench region T2 of the second width W2 is formed (E) .

한편, 상기 패터닝시 예컨대, 반응성 이온 에칭이나 플라즈마 에칭법을 통해 트렌치 구조를 형성할 수 있는데, 이때 Si 기판(10)까지 식각한다. 즉 트렌치 내부에서 성장시키는 Ge 층은 Si 층이 노출되어야만 증착할 수 있다. 만약, 트렌치 구조 형성시 Si 기판이 노출되지 않은 상태로 식각이 멈춘다면, 후속되는 Ge 증착시 증착이 이루어지지 않게 된다. 즉 SEG(Selective Epitaxial Growth) 공정을 이용하면, Si 기판 상에서는 Ge 증착이 잘 되지만, 트렌치 측벽은 Ge 증착이 잘 이루어지지 않는다. 따라서, 트렌치 구조 형성시 Si 기판을 노출시키는 것이 바람직하다. 이는 III-V족 화합물 반도체를 Si 기판 상에 형성하는 경우에도 마찬가지이다.
Meanwhile, the trench structure may be formed through reactive ion etching or plasma etching at the time of patterning, for example, by etching to the Si substrate 10. That is, the Ge layer grown inside the trench can be deposited only when the Si layer is exposed. If the etching stops after the Si substrate is not exposed during the formation of the trench structure, the subsequent deposition of Ge does not occur. That is, when the SEG (Selective Epitaxial Growth) process is used, the Ge deposition is performed well on the Si substrate, but the Ge sidewalls are not well deposited. Therefore, it is preferable to expose the Si substrate in forming the trench structure. This is the same when the III-V group compound semiconductor is formed on the Si substrate.

한편, 바람직한 실시예에 따르면, 산화막(20)을 형성한 후 CMP 스토퍼 막(30)을 형성한 다음에, 상기와 같은 패터닝을 수행한다. CMP 스토퍼 막(30)으로서 질화막(Si3N4)을 형성할 수 있다. 이러한 CMP 스토퍼 막은 수행되는 평탄화공정시 연마 공정을 멈추게 하는 역할을 수행한다.
According to a preferred embodiment, after the oxide film 20 is formed and the CMP stopper film 30 is formed, patterning as described above is performed. A nitride film (Si 3 N 4 ) can be formed as the CMP stopper film 30. The CMP stopper film serves to stop the polishing process during the planarization process to be performed.

도 3에 도시한 바와 같이, 제1 트렌치 영역의 폭(W1)은 Si과 성장하고자 하는 물질 사이의 격자 상수 차이를 고려하여 선정할 수 있으며, 제1 트렌치 영역의 높이는 폭의 2배 이상으로 하여, 실 전위가 제1 트렌치 영역의 하부에 고립될 수 있도록 한다. Ge을 이용하는 경우, 하부 영역의 폭을 30 nm 이하로 선택하는 것이 결함 생성 억제 및 고립 향상을 위해 바람직하다.
As shown in FIG. 3, the width W1 of the first trench region can be selected in consideration of the difference in lattice constant between Si and the material to be grown, and the height of the first trench region is at least twice the width , So that the actual potential can be isolated at the bottom of the first trench region. In the case of using Ge, it is preferable to select the width of the lower region to 30 nm or less for suppressing defect generation and improving isolation.

한편, 상기한 바와 같이, 상기 제1 트랜치 영역 위의 제2 트렌치 영역은 제1 트렌치 영역보다 폭이 더 크도록 형성하는 것이 바람직하다. 즉, 트렌치 구조 내에 형성되는 Ge 및/또는 III-V 화합물 반도체와 기판은 격자 상수 차이가 달라서, 필연적으로 실 전위와 같은 결함이 발생하고, 이는 특정의 각도(45°)로 전파되어 간다. 따라서, 폭이 가능한 좁아야 실 전위를 측벽에 트래핑하기 용이하므로, 제1 트렌치 영역을 제2 트렌치 영역보다 좁게 형성하는 것이 바람직하다. 또한, 본 발명에서, 제2 트렌치 영역에 추후 소자가 형성되는데, 이를 고려하여 가능한 한 소자의 형성 범위를 크게 확보하기 위하여, 제2 트렌치 영역은 제1 트렌치 영역보다 폭이 넓도록 형성하는 것이 바람직하다. 이와 같이, 제2 트렌치 영역은 후속 공정에서 소자를 형성하는 영역이 되는데, 소자의 크기 등을 고려하여 그 폭을 선정할 수 있고, 이때, 제1 트렌치 영역과 달리 높이는 특별히 제한되지 않는다. 한 가지 실시예에서, 제2 트렌치 영역의 폭은 소자의 형성과 경제성을 고려하여 50~100 nm가되도록 형성한다.
Meanwhile, as described above, it is preferable that the second trench region on the first trench region is formed to be wider than the first trench region. That is, the difference in lattice constant between the Ge and / or III-V compound semiconductor formed in the trench structure and the substrate is inevitably different from that of the substrate, so that defects such as a real electric potential are generated and propagated at a specific angle (45 °). Therefore, it is preferable to form the first trench region narrower than the second trench region, since it is possible to trap the narrow potential, which is narrow and narrow, on the sidewall. Further, in the present invention, a device is formed later in the second trench region. In order to secure the formation range of the device as much as possible in consideration of this, it is preferable that the second trench region is formed to be wider than the first trench region Do. As such, the second trench region is a region for forming a device in a subsequent process. The width of the second trench region can be selected in consideration of the size of the device, and the height is not particularly limited differently from the first trench region. In one embodiment, the width of the second trench region is formed to be 50 to 100 nm in consideration of the formation of elements and economical efficiency.

이어서, 도 5에 도시한 바와 같이, 제1 트렌치 영역 내에 선택적 에피택셜 성장법에 의해 Ge 및/또는 III-V 화합물반도체를 증착한다. Ge 및/또는 III-V 화합물반도체를 증착하게 되면, Si 기판과의 격자상수 차이로 인하여, 실 전위가 발생하지만, 도시한 바와 같이, 이들 결함은 제1 트렌치 영역의 하부에 고립된다. 이후, Ge 및/또는 III-V 화합물반도체를 계속하여 성장시키면, 제2 트렌치 영역에서도 측면 성장에 의해 도 6에 도시한 것과 같이 Ge 및/또는 III-V 화합물반도체가 성장된다. 도 5 및 도 6에 도시한 증착 및 성장에 따르면, 측면에서 다른 격자 상수를 가지며 성장된 막과 구조적으로 고립시켜, 종래 기술과 관련하여 설명한 Ge 결합에 의한 결함 생성이 억제된다(도 1에 도시한 종래 기술의 경우, Ge의 고립 없이 성장하게 되는데, 이 경우 계속 성장을 하면, 인접하는 트렌치에서 성장하여 올라오는 Ge과 닿게 되고, 이때 두 Ge의 격자상수가 다르면, 겸함이 발생한다). 또한, 트렌치 영역에서 형성된 Ge 층은 측면의 Ge과 전기적으로 고립되어, Si 기판을 이용해 소자 제작시 필요한 STI(Shallow Trench Isolation) 공정이 필요 없게 된다.
Then, Ge and / or III-V compound semiconductor is deposited by selective epitaxial growth in the first trench region, as shown in Fig. When the Ge and / or III-V compound semiconductor is deposited, a real electric potential is generated due to the difference in lattice constant with the Si substrate, but these defects are isolated in the lower portion of the first trench region. Subsequently, when the Ge and / or III-V compound semiconductor is continuously grown, the Ge and / or III-V compound semiconductor is grown by lateral growth in the second trench region as shown in FIG. According to the deposition and growth shown in FIGS. 5 and 6, defect formation due to the Ge bond described in the related art is suppressed by structurally isolating the grown film with different lattice constants in the side view (see FIG. 1 In the case of a conventional technique, the Ge growth is carried out without isolation. In this case, when the Ge growth is continued, the Ge growth occurs in the adjoining trenches, and the lattice constants of the two Ge atoms are different. In addition, the Ge layer formed in the trench region is electrically isolated from the Ge on the side, so that the STI (Shallow Trench Isolation) process necessary for fabricating the device using the Si substrate is not required.

한편, Ge 층의 성장은 저메인(GeH4) 가스 등을 이용할 수 있고, Si 기판이 노출된 부분에서만 선택적으로 성장하게끔 염화 수소(HCl), 염소(Cl2)와 같은 식각 가스를 동시에 주입하거나 증착과 식각 공정을 반복적으로 진행할 수 있다. 이때 상기한 바와 같이, Ge은 트렌치 하부인 Si 기판과의 계면에서 발생하는 실 전위 등이 측벽에 고립될 수 있도록 임계 두께 이상의 두께를 가지는 것을 특징으로 한다. 예컨대, 제1 트렌치 영역 내에서 Ge층의 높이와 폭의 비는 2 이상인 것이 바람직하다. 또한, Ge 대신에 InP과 InGaAs 등의 III-V족 화합물반도체만으로 트렌치 구조 내에 형성하는 경우도 마찬가지이다.
On the other hand, the Ge layer can be grown using GeH 4 gas or the like, and the etching gas such as hydrogen chloride (HCl) or chlorine (Cl 2 ) is simultaneously injected or deposited And the etching process can be repeatedly performed. As described above, Ge is characterized in that the Ge has a thickness equal to or thicker than the critical thickness so that the actual potential generated at the interface with the Si substrate under the trench can be isolated from the sidewalls. For example, the ratio of the height and width of the Ge layer in the first trench region is preferably 2 or more. This also applies to the case where only III-V group compound semiconductors such as InP and InGaAs are formed in the trench structure instead of Ge.

또한, 실시예에 따라서는 Ge과 III-V 화합물반도체를 적층하여 트렌치 구조에 이종접합구조를 형성할 수도 있다. 즉 사용하고자 하는 소자의 특성에 맞게 Ge 또는 III-V 화합물반도체 단일층을 형성하거나 이들을 적층하여 복합 구조를 형성할 수 있다. 예컨대, Si 기판이 노출된 트렌치 구조 내에 Ge 층과 InP과 InGaAs의 III-V족 화합물반도체를 순차적으로 형성할 수도 있다. 즉, 여러 전기적 특성의 개선을 위해 Ge 층 위에 이동도가 빠른 InP과 InGaAs 등의 III-V족 화합물반도체를 추가로 증착할 수도 있다. 또한, 상기한 바와 같이, Ge 대신에 InP과 InGaAs 등의 III-V족 화합물반도체를 트렌치 구조 내의 노출된 Si 기판(10) 상에 바로 형성할 수도 있다. 그러나, Ge과 비교하여(약 4%) InP과 InGaAs 등의 III-V족 화합물반도체는 Si 기판과의 격자 상수 차이(약 8%)가 너무 크므로, Ge 층을 그 사이에 형성하여, 격자 상수가 점차적으로 변화하도록 하는 것이 바람직하다. 따라서, Ge 층과 InP과 InGaAs의 III-V족 화합물반도체를 순차적으로 형성하는 경우, Ge 층은 격자 상수와 관련하여 일종의 버퍼층 역할을 하게 된다.
Further, depending on the embodiment, the heterojunction structure may be formed in the trench structure by laminating Ge and III-V compound semiconductor. That is, a single layer of a Ge or III-V compound semiconductor may be formed according to the characteristics of a device to be used, or they may be laminated to form a composite structure. For example, the Ge layer and the III-V group compound semiconductor of InP and InGaAs may be sequentially formed in the trench structure in which the Si substrate is exposed. That is, III-V compound semiconductors such as InP and InGaAs, which have high mobility, may be further deposited on the Ge layer to improve various electrical characteristics. Further, as described above, III-V group compound semiconductors such as InP and InGaAs may be directly formed on the exposed Si substrate 10 in the trench structure instead of Ge. However, since III-V group compound semiconductors such as InP and InGaAs are too large in the lattice constant (about 8%) with respect to the Si substrate as compared with Ge (about 4%), a Ge layer is formed therebetween, It is preferable that the constant gradually changes. Therefore, when the Ge layer and the III-V group compound semiconductor of InP and InGaAs are sequentially formed, the Ge layer serves as a kind of buffer layer with respect to the lattice constant.

한편, 상기와 같이 이종접합구조(Ge 층 및 III-V 화합물반도체)를 형성하는 경우, 밴드갭 에너지 관점에서 그 재료를 선택하여 증착하는 것이 바람직하다. 즉 Ge 층으로의 전류 흐름을 억제하여, 누설 전류를 억제할 수 있도록 이종접합 구조의 재료를 선택한다. 구체적으로, 이종접합구조에서는, Ge 층은 그 역할 중 대부분이 버퍼 역할을 하게 되고, InGaAs 층이 주로 채널 역할을 한다. 이때, Ge 은 밴드갭 에너지가 0.66 eV이고, InGaAs가 약 0.74 eV이다. 따라서, InGaAs로부터 Ge 층으로 전류가 흐를 수 있다(누설 전류). 그러나, InGaAs와 Ge 사이에 InGaAs보다 밴드갭 에너지가 높은 III-V족 화합물(예컨대, InP(1.27 ev), GaAs(1.43 eV))을 형성하면, InGaAs 층에서 이동하는 전자나 홀은 InP, GaAs의 에너지 장벽으로 인하여 하부쪽으로, 즉 Ge 쪽으로 이동하기가 힘들어, 누설 전류를 감소시킬 수 있다.
On the other hand, in the case of forming the heterojunction structure (Ge layer and III-V compound semiconductor) as described above, it is preferable to select and deposit the material from the viewpoint of band gap energy. That is, the material of the heterojunction structure is selected so as to suppress the current flow to the Ge layer and to suppress the leakage current. Specifically, in the heterojunction structure, most of the role of the Ge layer serves as a buffer, and the InGaAs layer mainly serves as a channel. At this time, Ge has a band gap energy of 0.66 eV and InGaAs is about 0.74 eV. Therefore, a current can flow from InGaAs to the Ge layer (leakage current). However, when a group III-V compound (for example, InP (1.27 eV) or GaAs (1.43 eV)) having a higher band gap energy than InGaAs is formed between InGaAs and Ge, electrons and holes migrating from the InGaAs layer become InP, GaAs The leakage current can be reduced because it is difficult to move downward, that is, toward the Ge side due to the energy barrier of FIG.

또한, 이종접합구조에서 Ge 층을 맨 하부에 형성하는 경우, 상기와 같이 두 층 이상의 III-V족 화합물 반도체를 구성하는 대신에, InAs(약 0.35 eV)와 같이 Ge보다 밴드갭 에너지가 낮은 III-V족 화합물 반도체를 이용하는 경우 그 화합물 반도체를 복층이 아닌 단층으로 구성하여도, 누설 전류 억제 효과를 달성할 수 있다.
Further, when the Ge layer is formed at the bottom of the heterojunction structure, instead of forming two or more layers of III-V compound semiconductors as described above, a III-V compound semiconductor having a lower band gap energy than Ge, such as InAs (about 0.35 eV) When a -V group compound semiconductor is used, the leakage current suppressing effect can be achieved even when the compound semiconductor is composed of a single layer rather than a multilayer.

상기와 같이 트렌치 구조 내에 Ge 및/또는 III-V 화합물반도체를 증착/성장시킨 다음에, 소자 제작을 위해, 도 7에 도시한 것과 같이 CMP 공정을 진행하여, Ge 및/또는 III-V 화합물반도체 박막을 평탄화한다. 이때, CMP 스토퍼 막(30)이 형성되어 있어, CMP 스토퍼 막(30)에서 연마가 자연스럽게 멈추게 된다.
After the Ge and / or III-V compound semiconductor is deposited and grown in the trench structure as described above, a CMP process is performed as shown in FIG. Flatten the thin film. At this time, the CMP stopper film 30 is formed, and the polishing is stopped naturally in the CMP stopper film 30. [

이어서, 공지의 반도체 공정을 이용하여, 게이트 유전막, 금속 게이트 등을 형성하고 소오스와 드레인 영역에 오믹 접촉을 하고, 외부 회로와 금속 배선으로 상호접속하여 CMOS 소자를 완성한다.
Next, using a known semiconductor process, a gate dielectric film, a metal gate, or the like is formed, ohmic contact is made to the source and drain regions, and the external circuit and the metal interconnect are interconnected to complete the CMOS device.

이상 본 발명을 바람직한 실시예를 참조하여 설명하였지만, 본 발명은 상기 실시예에 제한되지 않는다는 것을 이해하여야 한다. 예컨대, 상기 실시예에서는 제1 트렌치 영역이 제2 트렌치 영역보다 좁은 것으로 설명하였으나, 본 발명은 이에 제한되지 않으며, 제1 트렌치 영역이 더 넓게 형성되어도 좋다. 즉, 본 발명에 있어서, 트렌치 구조를 폭이 다른 두 영역으로 형성하면 된다. 다만, 상기한 바와같이, 실 전위의 고립 효과, 소자 형성 등을 고려하였을 때, 제1 트렌치 영역을 좁게 형성하는 것이 더 바람직하다. 따라서, 본 발명은 후술하는 특허청구범위 내에서 상기 실시예를 다양하게 변형 및 수정할 수 있으며, 이들은 모두 본 발명의 범위 내에 속하는 것이다. 따라서, 본 발명은 특허청구범위 및 그 균등물에 의해서만 제한된다.While the present invention has been described with reference to the preferred embodiments, it is to be understood that the invention is not limited to the disclosed embodiments. For example, although the first trench region is described as being narrower than the second trench region in the above embodiment, the present invention is not limited thereto, and the first trench region may be formed wider. That is, in the present invention, the trench structure may be formed into two regions having different widths. However, as described above, it is more preferable to form the first trench region narrowly in consideration of the isolation effect of the electric potential, element formation, and the like. Accordingly, the present invention can be variously modified and modified within the scope of the following claims, all of which are within the scope of the present invention. Accordingly, the invention is limited only by the claims and the equivalents thereof.

10: Si 기판
20: 산화막
30: 질화막(스토퍼 막)
T1: 제1 트렌치 영역
T2: 제2 트렌치 영역
DT: 이중 폭의 트렌치 구조10: Si substrate
20: oxide film
30: a nitride film (stopper film)
T1: first trench region
T2: second trench region
DT: Double width trench structure

Claims (26)

(a) 기판을 제공하는 단계;
(b) 상기 기판 상에 절연막을 형성하는 단계
(c) 상기 절연막을 패터닝하여, 트렌치 구조를 형성하는 단계로서, 상기 트렌치 구조는 기판 쪽의 제1 트렌치 영역과 제1 트렌치 영역 상의 제2 트렌치 영역으로 구분되고, 제1 트렌치 영역과 제2 트렌치 영역의 폭은 상이한 것인, 상기 트렌치 구조를 형성하는 단계와;
(d) 상기 트렌치 구조 내에 Ge 및 III-V족 화합물 반도체 중 적어도 하나를 성장시켜 상기 제2 트렌치 영역에 결함 없는 활성 채널층을 형성하는 단계로서, 상기 트렌치 구조 내의 활성 채널층은 인접 트렌치 구조 내의 활성 채널층과 전기적으로 고립되어 있는 것인, 상기 활성 채널층을 형성하는 단계;
(e) 연마 공정을 수행하여 상기 활성 채널층을 평탄화하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.(a) providing a substrate;
(b) forming an insulating film on the substrate
(c) patterning the insulating film to form a trench structure, wherein the trench structure is divided into a first trench region on the substrate side and a second trench region on the first trench region, the first trench region and the second trench region, The width of the region being different;
(d) growing at least one of Ge and III-V compound semiconductors in the trench structure to form a defect free active channel layer in the second trench region, wherein an active channel layer in the trench structure is formed in an adjacent trench structure The active channel layer being electrically isolated from the active channel layer;
(e) performing a polishing process to planarize the active channel layer
Wherein the semiconductor device is a semiconductor device. 청구항 1에 있어서, 상기 기판 상에 산화막을 형성한 후 상기 연마 공정에 대한 스토퍼 역할을 하는 스토퍼 막을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.The method of claim 1, further comprising forming a stopper film as a stopper for the polishing process after forming an oxide film on the substrate. 청구항 1에 있어서, 상기 제1 트렌치 영역의 폭은 상기 제2 트렌치 영역의 폭보다 좁은 것을 특징으로 하는 반도체 소자 제조 방법.The method according to claim 1, wherein a width of the first trench region is narrower than a width of the second trench region. 청구항 3에 있어서, 상기 이중 폭의 트렌치 구조는 포토레지스트 및 드라이 엣칭 공정을 이용하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.4. The method of claim 3, wherein the dual width trench structure is formed using photoresist and a dry etching process. 청구항 4에 있어서, 상기 포토레지스트 및 드라이 엣칭 공정은 상기 절연막을 포토레지스트 및 드라이 엣칭을 이용하여 상기 제1 폭의 제1 트렌치 영역을 형성하는 단계, 전면에 걸쳐 포토레지스트를 형성하는 단계, 상기 제1 트렌치 영역 상에 상기 제1 폭보다 더 넓은 제2 폭의 패턴을 형성하는 단계, 드라이 엣칭을 이용하여 상기 포토레지스트는 유지하면서 상기 절연막을 엣칭하는 단계, 상기 남아 있는 포토레지스트를 제거하여, 제1 폭의 제1 트렌치 영역과 제2 폭의 제2 트렌치 영역을 포함하는 상기 트렌치 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.5. The method of claim 4, wherein the photoresist and dry etching process comprises forming a first trench region of the first width using the photoresist and dry etching of the insulating film, forming a photoresist over the entire surface, Forming a pattern of a second width larger than the first width on the first trench region by etching the insulating film while maintaining the photoresist using dry etching, removing the remaining photoresist, And forming the trench structure including a first trench region of a first width and a second trench region of a second width. 청구항 3에 있어서, 상기 제1 트렌치 영역의 높이는 그 폭보다 2배 이상이 되도록 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.4. The method of claim 3, wherein a height of the first trench region is two or more times the width of the first trench region. 청구항 3에 있어서, 상기 제1 트렌치 영역에서 상기 Ge 및 III-V족 화합물 반도체층 중 적어도 하나의 층은 그 높이와 폭의 비가 2 이상이 되도록 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.[4] The method of claim 3, wherein at least one of the Ge and III-V compound semiconductor layers in the first trench region is formed to have a height-width ratio of 2 or more. 청구항 1에 있어서, 상기 기판으로서 Si 기판을 이용하고, 상기 (c) 단계에서 상기 Si 기판이 노출되도록 상기 절연막을 패터닝하여, 상기 트렌치 구조를 형성하는 것인 반도체 소자 제조 방법.The method of claim 1, wherein the substrate is a Si substrate, and the insulating film is patterned to expose the Si substrate in the step (c), thereby forming the trench structure. 청구항 8에 있어서, 상기 (d) 단계에서 상기 트렌치 구조 내에서 상기 노출된 Si 기판 상에 상기 Ge 층을 형성하고, 그 위에 III-V족 화합물 반도체 층을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.9. The semiconductor device manufacturing method according to claim 8, wherein in step (d), the Ge layer is formed on the exposed Si substrate in the trench structure, and a III-V group compound semiconductor layer is formed thereon . 청구항 9에 있어서, 상기 Ge 층은 상기 트렌치 구조 내에서 그 높이와 폭의 비가 2 이상이 되도록 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.[Claim 11] The method of claim 9, wherein the Ge layer is formed to have a height-width ratio of 2 or more in the trench structure. 청구항 9에 있어서, 상기 Ge 층 위에 Ge 보다 밴드갭 에너지가 낮은 III-V족화합물 반도체를 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.10. The method according to claim 9, wherein a III-V group compound semiconductor having a lower band gap energy than Ge is formed on the Ge layer. 청구항 9에 있어서, 상기 Ge 층 위에 복수의 층으로 구성되는 III-V족 화합물 반도체층을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.The semiconductor device manufacturing method according to claim 9, wherein a III-V group compound semiconductor layer composed of a plurality of layers is formed on the Ge layer. 청구항 12에 있어서, 상기 III-V족 화합물 반도체층은 밴드갭 에너지가 다른 복수의 층으로 구성되고, 그 중 최상부의 III-V족 화합물 반도체층과 상기 Ge 층 사이의 III-V족 화합물 반도체층은 상기 최상부의 III-V족 화합물 반도체층보다 큰 밴드갭 에너지를 갖는 것을 특징으로 하는 반도체 소자 제조 방법.The III-V compound semiconductor according to claim 12, wherein the III-V compound semiconductor layer is composed of a plurality of layers having different band gap energies, and the III-V compound semiconductor layer between the uppermost III- Gt; III-V < / RTI > compound semiconductor layer has a bandgap energy greater than that of the uppermost III-V compound semiconductor layer. 청구항 13에 있어서, 상기 최상부의 III-V족 화합물 반도체층은 InGaAs로 구성되고, 상기 Ge 층 바로 위에 형성되는 III-V족 화합물 반도체층은 InP 또는 GaAs로 구성되는 것을 특징으로 하는 반도체 소자 제조 방법.14. The semiconductor device manufacturing method according to claim 13, wherein the uppermost III-V compound semiconductor layer is made of InGaAs, and the III-V compound semiconductor layer formed directly on the Ge layer is made of InP or GaAs . 청구항 1 내지 청구항 14 중 어느 한 항에 있어서, 상기 (e) 단계에서 화학기계적 연마(CMP) 공정을 수행하는 것을 특징으로 하는 반도체 소자 제조 방법.The method for manufacturing a semiconductor device according to any one of claims 1 to 14, wherein a chemical mechanical polishing (CMP) process is performed in the step (e). 기판과;
상기 기판 상에 형성된 산화막으로서, 상기 산화막은, 기판 쪽의 제1 트렌치 영역과 제1 트렌치 영역 상의 제2 트렌치 영역을 포함하며 제1 트렌치 영역과 제2 트렌치 영역은 그 폭인 다른 트렌치 구조를 갖는 것인, 상기 산화막과;
상기 트렌치 구조 내에 형성되고, Ge 및 III-V족 화합물 반도체 중 적어도 하나로 이루어지는 활성 채널층으로서, 상기 제2 트렌치 영역 내의 Ge 및 III-V족 화합물 반도체 중 적어도 하나에는 제1 트렌치 영역의 것과 비교하여 결함이 적거나 없는 것인, 상기 활성 채널층과;
상기 활성 채널층 상에 형성되는 게이트 유전막과;
상기 게이트 유전막 상에 형성된 금속 게이트
를 포함하고, 서로 인접하는 상기 활성 채널층은 상기 트렌치 구조에 의해 전기적으로 고립되어 있는 것인 반도체 소자.Claims [1]
An oxide film formed on the substrate, the oxide film including a first trench region on the substrate side and a second trench region on the first trench region, wherein the first trench region and the second trench region have different trench structures The oxide film;
An active channel layer formed in the trench structure and composed of at least one of Ge and a III-V group compound semiconductor, wherein at least one of the Ge and the III-V group compound semiconductor in the second trench region has, in comparison with the first trench region, The active channel layer having few or no defects;
A gate dielectric layer formed on the active channel layer;
A metal gate formed on the gate dielectric layer
Wherein the active channel layer adjacent to each other is electrically isolated by the trench structure. 청구항 16에 있어서, 상기 기판으로서 Si 기판을 이용하는 것을 특징으로 하는 반도체 소자.The semiconductor device according to claim 16, wherein a Si substrate is used as the substrate. 청구항 16에 있어서, 상기 산화막 상에 스토퍼 막을 더 포함하는 반도체 소자.The semiconductor device according to claim 16, further comprising a stopper film on the oxide film. 청구항 16에 있어서, 상기 제1 트렌치 영역의 폭은 상기 제2 트렌치 영역의 폭보다 좁은 것을 특징으로 하는 반도체 소자.17. The semiconductor device according to claim 16, wherein a width of the first trench region is narrower than a width of the second trench region. 청구항 19에 있어서, 상기 제1 트렌치 영역의 높이는 그 폭보다 2배 이상이 되도록 형성되는 것을 특징으로 하는 반도체 소자.The semiconductor device according to claim 19, wherein a height of the first trench region is formed to be twice or more as large as the width of the first trench region. 청구항 19에 있어서, 상기 제1 트렌치 영역에서 상기 Ge 및 III-V족 화합물 반도체층 중 적어도 하나의 높이와 폭의 비가 2 이상이 되도록 형성되는 것을 특징으로 하는 반도체 소자.The semiconductor device according to claim 19, wherein a ratio of height and width of at least one of the Ge and III-V compound semiconductor layers in the first trench region is 2 or more. 청구항 17에 있어서, 상기 트렌치 구조 내에서 상기 Si 기판 상에 형성된 Ge 층과 그 위에 형성된 III-V족 화합물 반도체 층을 포함하는 것을 특징으로 하는 반도체 소자.The semiconductor device according to claim 17, comprising a Ge layer formed on the Si substrate in the trench structure and a III-V group compound semiconductor layer formed thereon. 청구항 22에 있어서, 상기 Ge 층 위에 형성된 상기 III-V족 화합물 반도체는 상기 Ge 보다 밴드갭 에너지가 낮은 것을 특징으로 하는 반도체 소자.23. The semiconductor device according to claim 22, wherein the III-V group compound semiconductor formed on the Ge layer has lower band gap energy than Ge. 청구항 22에 있어서, 상기 Ge 층 위에 상기 III-V족 화합물 반도체층은 복수의 층으로 구성되는 것을 특징으로 하는 반도체 소자.23. The semiconductor device according to claim 22, wherein the III-V group compound semiconductor layer is composed of a plurality of layers on the Ge layer. 청구항 24에 있어서, 상기 III-V족 화합물 반도체층은 밴드갭 에너지가 다른 복수의 층으로 구성되고, 그 중 최상부의 III-V족 화합물 반도체층과 상기 Ge 층 사이의 III-V족 화합물 반도체층은 상기 최상부의 III-V족 화합물 반도체층보다 큰 밴드갭 에너지를 갖는 것을 특징으로 하는 반도체 소자.[Claim 24] The method of claim 24, wherein the III-V compound semiconductor layer is composed of a plurality of layers having different band gap energies, and the III-V compound semiconductor layer between the uppermost III- Has a band gap energy larger than that of the uppermost III-V group compound semiconductor layer. 청구항 25에 있어서, 상기 최상부의 III-V족 화합물 반도체층은 InGaAs로 구성되고, 상기 Ge 층 바로 위에 형성되는 III-V족 화합물 반도체층은 InP 또는 GaAs로 구성되는 것을 특징으로 하는 반도체 소자.


26. The semiconductor device according to claim 25, wherein the III-V compound semiconductor layer at the top is made of InGaAs, and the III-V compound semiconductor layer formed immediately above the Ge layer is made of InP or GaAs.


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