KR20150051116A - 재구성 가능 프로세서, 재구성 가능 프로세서의 구성 메모리의 사용을 최적화하는 방법 및 장치 - Google Patents

재구성 가능 프로세서, 재구성 가능 프로세서의 구성 메모리의 사용을 최적화하는 방법 및 장치 Download PDF

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Abstract

재구성 가능 프로세서의 구성 메모리의 사용을 최적화하는 방법 및 장치는, 프로그램 코드가 갖는 루프의 병렬성(parallelism)을 분석하고, 분석된 병렬성에 따라 루프의 매 사이클에서 활성화될 기능 유닛들의 그룹들을 스케줄링함으로써 매 사이클에 대한 구성 데이터를 생성하고, 스케줄링된 그룹들에 대해 생성된 구성 데이터를 서로 다른 사이즈의 필드들로 구분된 구성 메모리에 매핑한다.

Description

재구성 가능 프로세서, 재구성 가능 프로세서의 구성 메모리의 사용을 최적화하는 방법 및 장치 {Re-configurable processor, method and apparatus for optimizing use of configuration memory thereof}
재구성 가능 프로세서, 재구성 가능 프로세서의 구성 메모리의 사용을 최적화하는 방법 및 장치에 관한다.
재구성 가능 아키텍처(re-configurable architecture)는 특정한 태스크(specific task)를 수행하기 위하여, 컴퓨팅 디바이스의 하드웨어 구성을 특정한 태스크의 작업 상황에 최적화되도록 변경할 수 있는 아키텍처를 의미한다.
특정한 태스크를 컴퓨팅 디바이스의 고정된 하드웨어들로만 처리한다면, 특정한 태스크의 작업 내용들에 약간의 변경이 있는 경우, 고정된 하드웨어들의 고정된 기능들로 인하여 변경된 작업 내용들을 효율적으로 처리하기 어렵다. 한편, 특정한 태스크를 소프트웨어들로만 처리한다면, 특정한 태스크에서 변경된 작업 내용들에 맞도록 소프트웨어의 동작을 변경하여 처리할 수는 있으나, 하드웨어들을 이용하는 것에 비해 처리 속도가 늦을 수 있다.
재구성 가능 아키텍처는 하드웨어를 이용할 때의 유용성 및 소프트웨어를 이용할 때의 유용성을 모두 만족시킬 수 있도록 구현될 수 있다. 특히, 동일한 특정한 태스크가 반복적으로 수행되는 디지털 신호 처리(DSP) 분야 등에서는 이러한 재구성 가능 아키텍처가 많은 주목을 받고 있다.
재구성 가능 아키텍처의 종류로는 여러 가지를 예로 들 수 있는데, 그 중 코어스 그레인 어레이(Coarse-Grained Array, CGA)가 대표적이다. 한편, 최근에는 코어스 그레인 어레이의 일부를 VLIW(very long instruction word) 머신으로 활용할 수 있는 재구성 가능 아키텍처도 등장하게 되었다.
이와 같은 재구성 가능 아키텍처는 CGA 모드 및 VLIW 모드의 두 개의 실행 모드를 가질 수 있다. 일반적으로, CGA 모드 및 VLIW 모드를 갖는 재구성 가능 아키텍쳐는 CGA 모드에서는 루프 연산를 처리하고 VLIW 모드에서는 루프 연산 외에 일반적인 연산을 처리하도록, 구현될 수 있다.
재구성 가능 프로세서, 재구성 가능 프로세서의 구성 메모리의 사용을 최적화하는 방법 및 장치를 제공하는데 있다. 또한, 상기 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체를 제공하는 데 있다. 본 실시예가 해결하려는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
일 측면에 따르면, 재구성 가능 프로세서의 구성 메모리의 사용을 최적화하는 방법은, 재구성 가능 프로세서의 아키텍처 및 상기 구성 메모리의 사양에 기초하여 프로그램 코드가 갖는 루프의 병렬성(parallelism)을 분석하는 단계; 상기 분석된 병렬성에 따라 상기 루프의 매 사이클에서 활성화될 기능 유닛들의 그룹들을 스케줄링함으로써 상기 매 사이클에 대한 구성 데이터를 생성하는 단계; 및 상기 스케줄링된 그룹들에 대해 상기 생성된 구성 데이터를, 서로 다른 사이즈의 필드들로 구분된 상기 구성 메모리의 적어도 하나의 행에 순차적으로 매핑하는 단계를 포함한다.
또한, 상기 생성하는 단계는, 상기 사이클들 중 적어도 하나에서 서로 다른 종류의 상기 기능 유닛들의 그룹들이 활성화되도록 스케줄링함으로써 상기 구성 데이터를 생성한다.
또한, 상기 매핑하는 단계는, 불규칙적 인코딩(irregular encoding)을 이용하여 상기 생성된 구성 데이터를 상기 구성 메모리에 매핑한다.
또한, 상기 매핑하는 단계는, 제 1 사이클에서 제 1 기능 유닛에 대해 상기 생성된 구성 데이터의 사이즈가 상기 구성 메모리의 제 1 필드의 사이즈를 초과하는 경우, 상기 생성된 구성 데이터의 전체 비트들 중 일부만을 상기 제 1 필드에 매핑한다.
또한, 상기 아키텍처 및 상기 구성 메모리의 사양에 기초하여, 상기 구성 데이터에 대한 규칙적 인코딩(regular encoding)이 가능한지 여부를 판단하는 단계를 더 포함하고, 상기 매핑하는 단계는 상기 판단 결과 상기 규칙적 인코딩이 가능하지 않은 경우, 상기 서로 다른 사이즈의 필드들 각각에 상기 생성된 구성 데이터의 전체 비트들 또는 일부 비트들을 매핑한다.
또한, 상기 매핑하는 단계는, 상기 기능 유닛들 각각에 구비된 버퍼를 이용하여 상기 생성된 구성 데이터를 매핑한다.
또한, 상기 매핑하는 단계는, 상기 버퍼의 사이즈가 제 1 사이클에서 제 1 기능 유닛에 대해 상기 생성된 구성 데이터의 사이즈를 초과하는 경우, 상기 버퍼의 남는 비트들에 패딩 비트들을 삽입시킴으로써 상기 생성된 구성 데이터를 매핑한다.
다른 일 측면에 따르면, 상기 재구성 가능 프로세서의 구성 메모리의 사용의 최적화 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체를 제공한다.
또 다른 일 측면에 따르면, 재구성 가능 프로세서의 구성 메모리의 사용을 최적화하는 장치는, 재구성 가능 프로세서의 아키텍처 및 상기 구성 메모리의 사양에 기초하여 프로그램 코드가 갖는 루프의 병렬성(parallelism)을 분석하는 분석부; 상기 분석된 병렬성에 따라 상기 루프의 매 사이클에서 활성화될 기능 유닛들의 그룹들을 스케줄링함으로써 상기 매 사이클에 대한 구성 데이터를 생성하는 스케줄링부; 및 상기 스케줄링된 그룹들에 대해 상기 생성된 구성 데이터를, 서로 다른 사이즈의 필드들로 구분된 상기 구성 메모리의 적어도 하나의 행에 순차적으로 매핑하는 결정부를 포함한다.
또한, 상기 스케줄링부는, 상기 사이클들 중 적어도 하나에서 서로 다른 종류의 상기 기능 유닛들의 그룹들이 활성화되도록 스케줄링함으로써 상기 구성 데이터를 생성한다.
또한, 상기 결정부는, 불규칙적 인코딩(irregular encoding)을 이용하여 상기 생성된 구성 데이터를 상기 구성 메모리에 매핑한다.
또한, 상기 결정부는, 제 1 사이클에서 제 1 기능 유닛에 대해 상기 생성된 구성 데이터의 사이즈가 상기 구성 메모리의 제 1 필드의 사이즈를 초과하는 경우, 상기 생성된 구성 데이터의 전체 비트들 중 일부만을 상기 제 1 필드에 매핑한다.
또한, 상기 결정부는, 상기 아키텍처 및 상기 구성 메모리의 사양에 기초하여, 상기 구성 데이터에 대한 규칙적 인코딩(regular encoding)이 가능한지 여부를 판단하고, 상기 결정부는 상기 판단 결과 상기 규칙적 인코딩이 가능하지 않은 경우, 상기 서로 다른 사이즈의 필드들 각각에 상기 생성된 구성 데이터의 전체 비트들 또는 일부 비트들을 매핑한다.
또한, 상기 결정부는, 상기 기능 유닛들 각각에 구비된 버퍼를 이용하여 상기 생성된 구성 데이터를 매핑한다.
또한, 상기 결정부는, 상기 버퍼의 사이즈가 제 1 사이클에서 제 1 기능 유닛에 대해 상기 생성된 구성 데이터의 사이즈를 초과하는 경우, 상기 버퍼의 남는 비트들에 패딩 비트들을 삽입시킴으로써 상기 생성된 구성 데이터를 매핑한다.
상기된 바에 따르면, 재구성 가능 프로세서(re-configurable processor)의 아키텍처에 기초하여, 주어진 루프에 최적화된 기능 유닛들의 스케줄을 컴파일링함에 따라, 구성 메모리(configuration memory)에 대한 다양한 메모리 매핑 방식들을 플렉서블(flexible)하게 결정할 수 있고, 구성 메모리의 메모리 공간을 보다 효율적으로 사용할 수 있다.
도 1은 본 발명의 일 실시예에 따른 컴퓨팅 디바이스들(10 및 20)의 구성도이다.
도 2는 본 발명의 일 실시예에 따른 컴파일러(200)의 상세 구성도이다.
도 3은 본 발명의 일 실시예에 따라 구성 메모리(130)의 사용을 최적화하기 위한 기본 개념을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 재구성 가능 프로세서(100)의 구성 메모리의 사용을 최적화하는 방법의 흐름도이다.
도 5는 본 발명의 일 실시예에 따라, 컴파일러(200)의 스케줄링부(220)에서 생성된 구성 데이터를 도시한 도면이다.
도 6은 본 발명의 일 실시예에 따른, 컴파일러(200)의 결정부(230)에서 메모리 매핑 방식을 결정하는 과정을 도시한 흐름도이다.
도 7은 본 발명의 일 실시예에 따른 제 1 메모리 매핑 방식을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 제 1 메모리 매핑 방식을 적용하기 위한 재구성 가능 프로세서(100)의 아키텍처를 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 4x1 CGRA 모드에 대한 제 2 메모리 매핑 방식을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시예에 따른 2x1 CGRA 모드에 대한 제 2 메모리 매핑 방식을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 제 3 메모리 매핑 방식을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시예에 따른 제 4 메모리 매핑 방식을 설명하기 위한 도면이다.
이하에서는 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 컴퓨팅 디바이스들(10 및 20)의 구성도이다.
도 1을 참고하면, 컴퓨팅 디바이스(10)는 재구성 가능 프로세서(re-configurable processor)(100)을 포함하고, 재구성 가능 프로세서(100)는 다수의 기능 유닛들(function units, FUs)(113)과 레지스터 파일들을 갖는 프로세서 코어(110), 메인 메모리(120) 및 구성 메모리(configuration memory)(130)를 포함한다.
컴퓨팅 디바이스(20)는 컴파일러(compiler)(200)를 포함한다.
한편, 도 1에 도시된 컴퓨팅 디바이스들(10 및 20)에 대해서는 본 실시예의 특징이 흐려지는 것을 방지하기 위하여 본 실시예와 관련된 구성요소들만이 도시되어 있다. 따라서, 도 1에 도시된 구성요소들 외에 다른 범용적인 구성요소들이 더 포함될 수 있음을 본 실시예와 관련된 기술분야에서 통상의 기술자라면 이해할 수 있다.
도 2는 본 발명의 일 실시예에 따른 컴파일러(200)의 상세 구성도이다.
도 2를 참고하면, 컴파일러(200)는 분석부(210), 스케줄링부(220) 및 결정부(230)를 포함한다. 다만, 도 2에 도시된 컴파일러(200)에 대해서는 본 실시예의 특징이 흐려지는 것을 방지하기 위하여 본 실시예와 관련된 구성요소들만이 도시되어 있다. 따라서, 도 2에 도시된 구성요소들 외에 다른 범용적인 구성요소들이 더 포함될 수 있음을 본 실시예와 관련된 기술분야에서 통상의 기술자라면 이해할 수 있다.
이하에서는, 도 1 및 도 2를 연계하여 컴퓨팅 디바이스들(10 및 20)의 동작 및 기능에 대하여 설명하도록 한다.
재구성 가능 프로세서(100)는 특정한 태스크(task), 인스트럭션(instruction) 또는 오퍼레이션(operation) 등을 수행하기 위하여, 프로세서 코어(110)의 동작이 최적화되도록 재구성 가능한 하드웨어를 의미한다. 여기서, 재구성 가능 프로세서(100)에서 처리를 수행하는 기능 유닛들(113)의 구성(configuration)은 컴파일러(200)에 의한 컴필레이션(compilation)에 의해 결정될 수 있다.
프로세서 코어(110)는 복수의 기능 유닛들(113)의 어레이를 포함한다. 프로세서 코어(110)의 기능 유닛들(113)은 산술논리연산유닛(arithmetic logic unit, ALU), 곱셈기(multiplier) 또는 로드/스토어 유닛(Load/Store unit) 등에 해당될 수 있으며, 기능 유닛들(113) 간에는 다수의 입출력 경로들이 구비될 수 있다. 또한, 프로세서 코어(110)는 로컬 레지스터 파일(local register file) 등의 다양한 종류의 레지스터 파일들도 포함할 수 있다.
프로세서 코어(110)는 CGRA(coarse grained re-configurable array) 모드 또는 VLIW(very long instruction word) 모드를 지원할 수 있다. 예를 들어, 프로세서 코어(110)는 CGRA 모드만을 지원하는 하드웨어이거나, VLIW 모드만을 지원하는 하드웨어이거나, 또는 CGRA 모드 및 VLIW 모드를 모두 지원하는 하드웨어일 수 있다. 즉, 프로세서 코어(110)는 어느 하나의 모드만을 지원하거나 또는 다양한 모드들을 지원할 수 있다.
프로세서 코어(110)는 CGRA 모드에 따라, 프로세서 코어(110)에 포함된 여러 기능 유닛들(113)을 이용하여 병렬적으로 루프(loop) 연산을 처리할 수 있다. 즉, 프로세서 코어(110)가 CGRA 모드에 따라 동작되는 경우, 프로세서 코어(110)는 Loop Level Parallelism (LLP)을 실행할 수 있다.
프로세서 코어(110)는 VLIW 모드에 따라, 프로세서 코어(110)에 포함된 일부의 기능 유닛들(113)을 이용하여 루프 연산이 아닌, 일반적인 직렬 연산을 처리할 수 있다. 다만, 프로세서 코어(110)는 VLIW 모드 하에서, 간단한 또는 반복 횟수가 적은 루프 연산도 수행하는 것이 가능할 수 있다. 즉, 프로세서 코어(110)가 VLIW 모드에 따라 동작되는 경우, 프로세서 코어(110)는 Instruction Level Parallelism (ILP)을 실행할 수 있다.
메인 메모리(120)는 컴파일러(200)로부터 전송된 구성 데이터(configuration data) 및 다른 기타의 데이터들을 저장하는 하드웨어로서, DRAM(dynamic random access memory)으로 구현될 수 있으나, 이에 제한되지 않는다.
구성 데이터는 컴파일러(200)에 의해 스케줄링(컴파일링)된, 프로세서 코어(110)의 기능 유닛들(113)의 동작 코드(OP code) 또는 기능 유닛들(113) 간의 연결 정보를 포함하는 데이터로서, 재구성 가능 프로세서(100)에서 수행될 전반적인 동작들의 처리 스케줄에 대한 정보를 포함한다.
구성 메모리(130)는 메인 메모리(120)로부터 구성 데이터를 로딩하여 저장하는 하드웨어로서, DRAM에 비해 고속인 SRAM(static random access memory)으로 구현될 수 있으나, 이에 제한되지 않는다.
컴파일러(200)는 주어진 프로그램 코드를 하위레벨 언어로 변환한다. 예를 들면, 컴파일러(200)는 고급언어로 작성된 프로그램 코드를 어셈블리 언어나 기계어로 변환한다. 컴파일러(200)는 변환된 어셈블리 언어나 기계어 언어의 명령어들을 이용하여 기능 유닛들(113)의 동작을 스케줄링한다. 컴파일러(200)는 작성된 프로그램 코드를 컴파일링하기 위하여, 컴퓨팅 디바이스(20)의 메모리(미도시)에 저장된 정보를 이용할 수 있다.
컴퓨팅 디바이스(20)에는 주어진 프로그램 코드 정보에 대한 정보, 프로그램 코드를 실행할 재구성 가능 프로세서(100)의 아키텍쳐, 기능 유닛들(113)의 사양(details), 기능 유닛들(113) 간의 연결 관계(interconnections), 구성 메모리(130)의 사양(details), 레지스터 파일의 개수, 기능 유닛들(113)과 레지스터 파일의 연결관계 등에 대한 정보가 미리 저장될 수 있다.
컴파일러(200)는 앞서 설명한 바와 같이, 루프가 아닌 연산은 재구성 가능 프로세서(100)의 VLIW 모드로 처리되도록 스케줄링 하고, 루프인 연산은 재구성 가능 프로세서(100)의 CGRA 모드로 처리되도록 스케줄링할 수 있다.
한편, 컴퓨팅 디바이스들(10 및 20)은 별도의 독립적인 디바이스들에 해당되거나, 또는 하나의 디바이스 내에서 별도의 모듈들로서 구현될 수 있다. 예를 들어, 컴퓨팅 디바이스(20)는 루프를 포함하는 프로그램 코드를 컴파일하는 PC(personal computer)이고, 실제 컴파일된 인스트럭션들(instructions)은 스마트폰, 태블릿 디바이스 등과 같은 다른 컴퓨팅 장치(10)의 재구성 가능 프로세서(100)에 의해 실행될 수도 있다.
그리고, 컴퓨팅 디바이스들(10 및 20)은 Personal computer(PC), Server computer, Smart phone, PDA, PMP, Navigation, TV, 컨텐트 재생 장치, Communication system, Image processing system, Graphics processing system, 랩탑, 태블릿 PC 등으로 구현되거나 이에 포함될 수 있다.
도 3은 본 발명의 일 실시예에 따라 구성 메모리(130)의 사용을 최적화하기 위한 기본 개념을 설명하기 위한 도면이다.
도 3을 참고하면, 재구성 가능 프로세서(100)에서 16개의 기능 유닛들(113)이 모두 활성화되도록 컴파일링된 경우(310)에 비해, 4개의 기능 유닛들(113)이 활성화되도록 컴파일링된 경우(320)에는, 구성 메모리(130)의 사용량이 줄어들 수 있다. 예를 들어, 두 경우들(310, 320)을 비교하면, 기능 유닛들(113) 간의 연결 관계에 대한 데이터 사이즈 등에서 차이가 있을 수 있다.
4개의 기능 유닛들(113)이 활성화되도록 컴파일링된 경우(320)에는 16개의 기능 유닛들(113) 중 일부만이 활성화되었기 때문에, 16개의 기능 유닛들(113)이 모두 활성화되도록 컴파일링된 경우(310) 보다 긴 스케줄을 처리할 수 있다. 즉, 소프트웨어 파이프라이닝을 예를 들면, 4개의 기능 유닛들(113)이 활성화되도록 컴파일링된 경우(320)에는 루프 연산의 시작 간격(Initiation Interval, II)이 더 커질 수 있다.
따라서, 본 실시예에 따른 컴파일러(200)는 프로세서 코어(110)에 구비된 모든 기능 유닛들(113) 중 일부만이 활성화되어 처리될 수 있도록 스케줄링함으로써 구성 메모리(130)의 사용을 최적화시킬 수 있다.
도 4는 본 발명의 일 실시예에 따른 재구성 가능 프로세서(100)의 구성 메모리의 사용을 최적화하는 방법의 흐름도이다. 도 4를 참고하면, 본 실시예에 따른 재구성 가능 프로세서(100)의 구성 메모리(130)의 사용의 최적화 방법은 도 1 및 2에서 설명된 컴퓨팅 장치들(10 및 20)에서 시계열적으로 처리되는 과정이다. 따라서, 이하 생략된 내용이라 하더라도 컴퓨팅 장치들(10 및 20)에 관한 설명들은 본 실시예에 따른 재구성 가능 프로세서(100)의 구성 메모리(130)의 사용의 최적화 방법에도 적용될 수 있다.
410 단계에서, 컴파일러(200)의 분석부(210)는 재구성 가능 프로세서(100)의 아키텍처 및 구성 메모리(130)의 사양(details)에 기초하여, 주어진 프로그램 코드가 갖는 루프의 병렬성(parallelism)을 분석한다.
재구성 가능 프로세서(100)의 아키텍처는, 재구성 가능 프로세서(100)에 포함된 기능 유닛들(113)의 개수, 기능 유닛들(113) 간의 연결 관계, 기능 유닛들(113)과 구성 메모리 간의 멀티플렉싱(multiplexing) 관계 등에 대한 정보를 포함한다.
특히, 분석부(210)는 재구성 가능 프로세서(100)의 아키텍처 및 구성 메모리(130)의 사양에 기초하여, 주어진 프로그램 코드가 갖는 루프의 ILP(instruction level parallelism) 또는 DLP(data level parallelism)과 같은 병렬성을 분석함으로써, 루프의 매 사이클에서 요구되는 기능 유닛들(113)의 개수를 결정할 수 있다.
420 단계에서, 컴파일러(200)의 스케줄링부(220)는 분석된 병렬성에 따라, 루프의 매 사이클에서 활성화될 기능 유닛들(113)의 그룹들을 스케줄링함으로써, 매 사이클에 대한 구성 데이터를 생성한다.
여기서, 구성 데이터는 기능 유닛들(113)의 동작 코드(OP code), 기능 유닛들(113) 간의 연결 정보 등에 관한 데이터이다. 한편, 스케줄링부(220)에서 생성되는 구성 데이터에 관해서는 이하의 도 5에서 보다 상세하게 설명하도록 한다.
430 단계에서, 컴파일러(200)의 결정부(230)는 스케줄링 결과에 기초하여 생성된 구성 데이터를 구성 메모리(130)의 영역들에 저장하기 위한 메모리 매핑 방식을 결정한다.
여기서, 결정부(230)에서 결정된 메모리 매핑 방식은, 구성 메모리(130)의 적어도 하나의 행(row)에, 적어도 1 이상의 사이클들에서 처리될 상기 구성 데이터를 저장하기 위한 방식일 수 있다. 예를 들어, 결정부(230)는 구성 메모리(130)의 모든 행들 각각에 1 사이클에서 처리될 구성 데이터가 저장되도록 메모리 매핑 방식을 결정할 수 있다. 또는, 결정부(230)는 구성 메모리(130)의 모든 행들 각각에 적어도 2 사이클들에서 처리될 구성 데이터들이 저장되도록 메모리 매핑 방식을 결정할 수 있다. 나아가서, 결정부(230)는 구성 메모리(130)의 일부 행들 각각에는 1 사이클에서 처리될 구성 데이터가 저장되고 나머지 일부 행들 각각에는 2 이상의 사이클에서 처리될 구성 데이터들이 저장되도록 메모리 매핑 방식을 결정할 수 있다. 즉, 결정부(230)에서 결정된 메모리 매핑 방식은 어느 하나의 경우로 제한되지 않는다.
특히, 결정부(230)는 재구성 가능 프로세서(100)에 포함된 전체의 기능 유닛들(113) 중 일부가, 루프의 인접한 사이클들에서 활성화될 경우, 어느 하나의 메모리 매핑 방식을 결정할 수 있다.
본 실시예에서 따르면, 결정부(230)는 각각의 사이클에 대한 구성 데이터를 구성 메모리(130)에 저장하기 위하여, 각각의 사이클마다 제 1 메모리 매핑 방식 내지 제 4 메모리 매핑 방식 중 어느 하나를 결정한다.
도 5는 본 발명의 일 실시예에 따라, 컴파일러(200)의 스케줄링부(220)에서 생성된 구성 데이터를 도시한 도면이다.
스케줄링부(220)는 스케줄링 결과, 매 사이클들에서 스케줄링된 기능 유닛들(113)의 그룹들 각각에서 처리될 구성 데이터 비트들을 생성한다.
예를 들어, 그룹 A의 기능 유닛들(113)에 대한 구성 데이터 비트들에는, 동작 코드(OP code)의 비트들, 그룹 A의 기능 유닛들(113)의 연결 관계들(interconnections)에 관한 인트라 그룹 연결들(intra group connections)에 관한 비트들, 그룹 A에 대한 전용(dedicated) 레지스터 파일에 관한 전용 레지스터(dedicated register) 비트들, 및 그룹 A와 다른 그룹들의 기능 유닛들(113)의 연결 관계들에 관한 인터 그룹 연결들(inter group connections)에 관한 비트들이 포함될 수 있으나, 이제 한정되지 않는다.
또한, 스케줄링부(220)에서 생성된 전체의 구성 데이터 비트들 중, 마지막 비트들에는, 복수의 그룹들이 공유(share)하는 전역 레지스터 파일에 관한 전역 공유(globally shared) 비트들이 포함될 수 있다.
스케줄링부(220)는 본 실시예에 따른 메모리 매핑 방식을 적용하기 위하여, 위와 같은 구성 데이터 비트들에서, 그룹들 각각에 대한 구성 데이터에 전역(global) 레지스터 파일의 비트들이 포함되도록 구성 데이터를 재구성(reorganize)한다.
이하에서는, 메모리 매핑 방식의 결정 과정 및 메모리 매핑 방식들의 유형들에 대해서 보다 상세하게 설명하도록 한다.
도 6은 본 발명의 일 실시예에 따른, 컴파일러(200)의 결정부(230)에서 메모리 매핑 방식을 결정하는 과정을 도시한 흐름도이다.
610 단계에서, 결정부(230)는 재구성 가능 프로세서(100)의 아키텍처 및 구성 메모리(130)의 사양에 기초하여, 구성 데이터에 대한 규칙적 인코딩(regular encoding)이 가능한지 여부를 판단한다.
620 단계에서, 결정부(230)는 610 단계에서 규칙적 인코딩이 가능한 것으로 판단된 경우, 스케줄링 결과에 기초하여 루프의 인접한 사이클들에서 스케줄링된 기능 유닛들(113)의 그룹들이 동일한지 여부를 판단한다.
630 단계에서, 결정부(230)는 재구성 가능 프로세서(100)의 아키텍처 및 구성 메모리(130)의 사양에 기초하여, 기능 유닛들(113)에 구비된 버퍼들에 의한 버퍼링의 이용이 가능한지 여부를 판단한다.
640 단계에서, 결정부(230)는 버퍼링의 이용이 가능하지 않은 경우, 제 1 메모리 매핑 방식을 결정한다.
650 단계에서, 결정부(230)는 버퍼링의 이용이 가능한 경우, 제 1 메모리 매핑 방식 및 제 4 메모리 매핑 방식을 함께 결정한다.
660 단계에서, 결정부(230)는 앞서 620 단계에서 스케줄링된 기능 유닛들(113)의 그룹들이 동일하지 않은 것으로 판단된 경우, 제 2 메모리 매핑 방식을 결정한다.
670 단계에서, 결정부(230)는 앞서 610 단계에서 규칙적 인코딩이 가능하지 않은 것으로 판단된 경우, 기능 유닛들(113)에 구비된 버퍼들에 의한 버퍼링의 이용이 가능한지 여부를 판단한다.
680 단계에서, 결정부(230)는 앞서 670 단계에서 버퍼링의 이용이 가능하지 않은 것으로 판단된 경우, 제 3 메모리 매핑 방식을 결정한다.
690 단계에서, 결정부(230)는 앞서 670 단계에서 버퍼링의 이용이 가능한 것으로 판단된 경우, 제 3 메모리 매핑 방식 및 제 4 메모리 매핑 방식을 함께 결정한다.
도 7은 본 발명의 일 실시예에 따른 제 1 메모리 매핑 방식을 설명하기 위한 도면이다.
도 7을 참고하면, 제 1 메모리 매핑 방식은 도 6의 640 단계 또는 650 단계에서 결정된 메모리 매핑 방식이다.
스케줄링된 기능 유닛들(113)의 하나의 그룹이 4x2 CGRA(710)에 해당되는 경우, 기능 유닛 1(FU1) 내지 기능 유닛 8(FU8)에 대한 사이클 0의 구성 데이터는 구성 메모리(130)의 8개의 필드들에 각각 균등하게 매핑될 수 있다. 즉, 사이클 0의 구성 데이터는 동일한 인코딩 포맷(encoding format)으로 규칙적 인코딩을 통해 구성 메모리(130)의 8개의 필드들에 매핑될 수 있다.
다만, 구성 메모리(130)의 8개의 필드들이 존재할 경우라면, 4x2 CGRA(710)에 대한 메모리 매핑 방식은 구성 메모리(130)의 하나의 행(row)에 하나의 사이클(사이클 0)에 대한 구성 데이터가 매핑될 수 밖에 없을 수 있다.
하지만, 스케줄링된 기능 유닛들(113)의 하나의 그룹이 4x1 CGRA(720) 및 2x1 CGRA(730)에 해당되는 경우에는, 구성 메모리(130)의 하나의 행에, 적어도 2 이상의 사이클들에서 처리될 구성 데이터가 매핑될 수 있다. 다만, 다른 일 실시예에 따르면, 구성 메모리(130)의 하나의 행에는, 1 사이클에서 처리될 구성 데이터가 매핑될 수도 있다.
스케줄링된 기능 유닛들(113)의 하나의 그룹이 4x1 CGRA(720)에 해당되는 경우, 기능 유닛 1(FU1) 내지 기능 유닛 4(FU4)에 대한 사이클 0의 구성 데이터는 구성 메모리(130)의 처음 4개의 필드들에 각각 균등하게 매핑될 수 있다. 또한, 기능 유닛 1(FU1) 내지 기능 유닛 4(FU4)에 대한 사이클 1의 구성 데이터는 구성 메모리(130)의 나머지 4개의 필드들에 각각 균등하게 매핑될 수 있다.
스케줄링된 기능 유닛들(113)의 하나의 그룹이 2x1 CGRA(730)에 해당되는 경우, 기능 유닛 1(FU1) 및 기능 유닛 2(FU2)에 대한 사이클 0의 구성 데이터는 구성 메모리(130)의 처음 2개의 필드들에 각각 균등하게 매핑되고, 사이클 1의 구성 데이터는 구성 메모리(130)의 다음 2개의 필드들에 각각 균등하게 매핑되고, 사이클 2의 구성 데이터는 구성 메모리(130)의 그 다음 2개의 필드들에 각각 균등하게 매핑되고, 사이클 3의 구성 데이터는 구성 메모리(130)의 마지막 2개의 필드들에 각각 균등하게 매핑될 수 있다.
따라서, 제 1 메모리 매핑 방식에 따르면, CGRA 모드에 대한 스케줄링부(220)의 스케줄링 결과, 일부의 기능 유닛들(113)만이 CGRA 모드에서 활성화될 경우에는, 구성 메모리(130)의 하나의 행에, 적어도 1 이상의 사이클들에서 처리될 구성 데이터가 함께 매핑될 수 있으므로, 구성 메모리(130)의 사용을 최적화시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 제 1 메모리 매핑 방식을 적용하기 위한 재구성 가능 프로세서(100)의 아키텍처를 설명하기 위한 도면이다.
제 1 메모리 매핑 방식은 도 8에 도시된 구성 메모리(810), 멀티플렉서들(820) 및 기능 유닛들(830)과 같은 아키텍처에 대해 적용될 수 있다. 즉, 기능 유닛들(113)의 하나의 그룹만이 반복적으로 활성화되도록 스케줄링된 경우라면, 멀티플렉서들(820)에 의한 구성 메모리(810) 및 기능 유닛들(830)의 멀티플렉싱 관계에 따라, 기능 유닛들(830)은 구성 메모리(810)의 하나의 행에 존재하는 여러 열들(columns)로부터 동시에 구성 데이터를 로딩할 수 있는 아키텍처이므로, 제 1 메모리 매핑 방식이 적용될 수 있다.
도 9는 본 발명의 일 실시예에 따른 4x1 CGRA 모드에 대한 제 2 메모리 매핑 방식을 설명하기 위한 도면이다.
도 9를 참고하면, 제 2 메모리 매핑 방식은 도 6의 660 단계에서 결정된 메모리 매핑 방식이다. 제 2 메모리 매핑 방식은 서로 다른 기능 유닛들(113)의 그룹들(4x1 CGRA)이 교차하여(interleave) 활성화되도록 스케줄링된 경우에 적용될 수 있다.
제 2 메모리 매핑 방식에 따르면, 구성 메모리(810)에 매핑될 각각의 사이클들에 대한 구성 데이터 사이에 현재 사이클을 식별하기 위한 플래그 비트(flag bit)를 삽입한다. 예를 들어, 도 9의 S는 스톱 비트(stop bit)로서, 스톱 비트 S는 바로 이전의 필드와 바로 이후의 필드는 서로 다른 사이클들에 대한 구성 데이터라는 점을 식별해주는 비트이다. 그리고, 9의 C는 컨티뉴 비트(continue bit)로서, 컨티뉴 비트 C는 바로 이전의 필드와 바로 이후의 필드는 동일한 사이클에 대한 구성 데이터라는 점을 식별해주는 비트이다.
즉, 구성 메모리(810)의 하나의 행이 기능 유닛들(113)에 로딩될 경우, 기능 유닛들(113)은 플래그 비트를 통해 각각의 사이클에서의 구성 데이터를 식별하여 처리할 수 있다.
사이클 0(910)에서는, 기능 유닛 1 내지 기능 유닛 4가 활성화되도록 기능 유닛들(113)이 스케줄링될 수 있다. 그리고, 사이클 1(920)에서는, 기능 유닛 5 내지 기능 유닛 8이 활성화되도록 기능 유닛들(113)이 스케줄링될 수 있다. 또한, 사이클 2(930)에서는, 다시 기능 유닛 1 내지 기능 유닛 4가 활성화되도록 기능 유닛들(113)이 스케줄링될 수 있다.
사이클 0(910)에 대한 구성 데이터는, 구성 메모리(130)의 한 행에서 처음 4개의 필드들에 매핑될 수 있다. 즉, 스케줄링부(220)는, 구성 메모리(130)의 2번째 필드의 마지막 비트(또는 3번째 필드의 처음 비트)에 컨티뷰 비트를 삽입하고, 4번째 필드의 마지막 비트(또는 5번째 필드의 처음 비트)에 스탑 비트를 삽입함으로써, 구성 데이터를 생성할 수 있다.
사이클 1(920)에 대한 구성 데이터는, 구성 메모리(130)의 한 행에서 다음 4개의 필드들에 매핑될 수 있다. 즉, 스케줄링부(220)는, 구성 메모리(130)의 6번째 필드의 마지막 비트(또는 7번째 필드의 처음 비트)에 컨티뷰 비트를 삽입하고, 8번째 필드의 마지막 비트에 스탑 비트를 삽입함으로써, 구성 데이터를 생성할 수 있다.
한편, 사이클 2(930)에 대한 구성 데이터도, 사이클 0(910) 또는 사이클 1(920)의 구성 데이터와 유사한 방식으로 구성 메모리(130)에 매핑될 수 있다.
즉, 결정부(230)는 서로 다른 기능 유닛들(113)의 그룹들이 교차하여(interleave) 활성화되도록 스케줄링된 경우, 위와 같은 제 2 메모리 매핑 방식을 결정할 수 있다.
도 10은 본 발명의 일 실시예에 따른 2x1 CGRA 모드에 대한 제 2 메모리 매핑 방식을 설명하기 위한 도면이다.
도 10을 참고하면, 2x1 CGRA 모드에 대한 제 2 메모리 매핑 방식은 도 9의 4x1 CGRA 모드에 대한 메모리 매핑 방식과 유사하므로, 자세한 설명은 생략하도록 한다. 제 2 메모리 매핑 방식은 서로 다른 기능 유닛들(113)의 그룹들(2x1 CGRA)이 교차하여(interleave) 활성화되도록 스케줄링된 경우에 적용될 수 있다.
다만, 도 10에 도시된 2x1 CGRA 모드에 대한 제 2 메모리 매핑 방식은, 구성 메모리(130)의 한 행에서 2개의 필드들 단위로 사이클 0 내지 사이클 3(1010, 1020, 1030 및 1040)이 구분되므로, 컨티뷰 비트들은 사용되지 않고, 스톱 비트들만이 사용될 수 있다.
도 11은 본 발명의 일 실시예에 따른 제 3 메모리 매핑 방식을 설명하기 위한 도면이다.
도 11을 참고하면, 제 3 메모리 매핑 방식은 도 6의 680 단계에서 결정된 메모리 매핑 방식이다. 제 3 메모리 매핑 방식은 구성 메모리(1110)의 각각의 필드의 사이즈가 서로 다를 경우에 적용될 수 있다. 다시 말하면, 제 3 메모리 매핑 방식은 불규칙적 인코딩의 경우에 적용될 수 있다.
예를 들어, 필드 1(1120)은 15 비트를 갖고, 필드 2(1130)는 19 비트를 갖는 것으로 가정한다. 필드 1(1120)에는 동작 코드에 관한 비트들 op에 4비트가 할당되고, 레지스터 파일에 관한 비트들 s0 및 s1 각각에 3비트씩이 각각 할당되고, 기능 유닛들(113) 간의 연결 관계에 관한 비트들 trn0 및 trn1 각각에 2비트 및 3비트가 각각 할당되는 것으로 가정한다.
필드 2(1130)에는 동작 코드에 관한 비트들 op에 4비트가 할당되고, 레지스터 파일에 관한 비트들 s0, s1 및 s2 각각에 3비트, 4비트 및 3비트가 각각 할당되고, 기능 유닛들(113) 간의 연결 관계에 관한 비트 trn0 및 trn1 각각에 1비트 및 4비트가 각각 할당되는 것으로 가정한다.
사이클 0(1140)에서, 기능 유닛 1(FU1)은 필드 1(1120)에 매핑되고, 기능 유닛 2(FU2)는 필드 2(1130)에 매핑되므로, 기능 유닛 1(FU1) 및 기능 유닛 2(FU2)의 사이클 0(1140)에 대한 구성 데이터가 손실되는 비트 없이 구성 메모리(1110)에 매핑될 수 있다.
이와 달리, 사이클 1(1150)에서, 기능 유닛 1(FU1)은 필드 2(1130)에 매핑되고, 기능 유닛 2(FU2)는 필드 1(1120)에 매핑되어야 할 것이다.
필드 2(1130)는 19 비트이므로, 필드 1(1120)의 15 비트의 구성 데이터가 모두 매핑될 수 있다.
하지만, 필드 1(1120)은 15 비트이므로, 필드 2(1130)의 19 비트의 구성 데이터가 모두 매핑될 수 있다.
따라서, 제 3 메모리 매핑 방식은, 예를 들어, 필드 1(1120)에는 필드 2(1130)의 19 비트의 구성 데이터에서 비트들 s1 및 s2의 일부 구성 데이터만이 매핑되고, 비트 trn1은 매핑되지 않는 불규칙적 인코딩을 이용하여, 사이클 1(1150)의 구성 데이터를 구성 메모리(1110)에 매핑할 수 있다.
또 다른 예를 들면, 제 3 메모리 매핑 방식은, 예를 들어, 필드 1(1120)에는 필드 2(1130)의 19 비트의 구성 데이터에서 비트 s2는 매핑되지 않고, 비트들 s1 및 trn1의 일부 구성 데이터만이 매핑되는 불규칙적 인코딩을 이용하여, 사이클 1(1150)의 구성 데이터를 구성 메모리(1110)에 매핑할 수 있다.
즉, 제 3 메모리 매핑 방식은, 구성 데이터가 매핑될 구성 메모리(1110)의 필드들의 사이즈들이 서로 다를 때 또는 각 사이클들에서의 구성 데이터의 사이즈들이 서로 다를 때, 불규칙적 인코딩으로 구성 데이터를 매핑하는 방식이다.
도 12는 본 발명의 일 실시예에 따른 제 4 메모리 매핑 방식을 설명하기 위한 도면이다.
도 12를 참고하면, 제 4 메모리 매핑 방식은 도 6의 650 단계 또는 690 단계에서 결정된 메모리 매핑 방식이다. 제 4 메모리 매핑 방식은 프로세서 코어(1220)의 기능 유닛들(113)에 구비된 버퍼들(1225)에 의한 버퍼링의 이용이 가능할 경우에 적용될 수 있다. 특히, 제 4 메모리 매핑 방식은 다른 메모리 매핑 방식들과 함께 적용될 수 있다.
구성 메모리(1210)에 매핑된 구성 데이터는, 기능 유닛 1(FU1) 내지 기능 유닛 4(FU4) 각각에 구비된 19비트의 버퍼들(1225)에 의한 버퍼링의 이용이 가능할 수 있다.
버퍼링의 이용이 가능한 경우, 기능 유닛 1(FU1)에 대한 15비트의 구성 데이터는 기능 유닛 1(FU1)에 구비된 19비트의 버퍼(1225)에 버퍼링될 것이다. 하지만, 버퍼(1225)의 사이즈가 기능 유닛 1(FU1)에 대한 구성 데이터의 사이즈보다 크다. 따라서, 제 4 메모리 매핑 방식에 따르면, 기능 유닛 1(FU1)에 대한 구성 데이터에 대하여 4비트의 패딩 비트들이 삽입되도록, 기능 유닛 1(FU1)에 대한 구성 데이터가 매핑된다.
마찬가지로, 버퍼링의 이용이 가능한 경우, 제 4 메모리 매핑 방식에 따라, 기능 유닛 3(FU3)에 대한 구성 데이터 및 기능 유닛 4(FU4)에 대한 구성 데이터 각각에 대하여 7비트의 패딩 비트들 및 2비트의 패딩 비트들이 각각 삽입되도록, 기능 유닛 3(FU3)에 대한 구성 데이터 및 기능 유닛 4(FU4)에 대한 구성 데이터가 매핑된다.
하지만, 기능 유닛 2(FU2)에 대한 구성 데이터는 19비트로서 버퍼(1225)의 사이즈와 동일하므로, 패딩 비트 없이 기능 유닛 4(FU4)에 대한 구성 데이터가 매핑된다.
이제까지, 본 실시예에 따른 메모리 매핑 방식들로서 제 1 메모리 매핑 방식 내지 제 4 메모리 매핑 방식을 설명하였다. 하지만, 본 실시예가 적용될 수 있는 메모리 매핑 방식은 이 밖에도 다양하게 존재할 수 있으며, 결정부(230)는 제 1 메모리 매핑 방식 내지 제 4 메모리 매핑 방식과, 이 밖의 다양한 메모리 매핑 방식들을 이용하여 구성 데이터를 구성 메모리(도 1의 130)에 매핑할 수 있다.
즉, 재구성 가능 프로세서(100)의 구성 메모리(130)의 사용을 최적화하는 방법에 따르면, 재구성 가능 프로세서(100)의 아키텍처 및 구성 메모리(130)의 사양에 기초하여, 구성 메모리(130)의 하나의 행에 적어도 1 이상의 사이클들에서 처리될 구성 데이터를 매핑하기 위한 다양한 메모리 매핑 방식들을 플렉서블(flexible)하게 결정함으로써, 구성 메모리(130)의 메모리 공간을 보다 효율적으로 사용할 수 있다.
한편, 상술한 본 발명의 실시예들은 컴퓨터에서 실행될 수 있는 프로그램으로 작성 가능하고, 컴퓨터로 읽을 수 있는 기록매체를 이용하여 상기 프로그램을 동작시키는 범용 디지털 컴퓨터에서 구현될 수 있다. 또한, 상술한 본 발명의 실시예에서 사용된 데이터의 구조는 컴퓨터로 읽을 수 있는 기록매체에 여러 수단을 통하여 기록될 수 있다. 상기 컴퓨터로 읽을 수 있는 기록매체는 마그네틱 저장매체(예를 들면, 롬, 플로피 디스크, 하드 디스크 등), 광학적 판독 매체(예를 들면, 시디롬, 디브이디 등)와 같은 저장매체를 포함한다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
10: 컴퓨팅 장치 20: 컴퓨팅 장치
100: 재구성 가능 프로세서 110: 프로세서 코어
113: 기능 유닛들(FUs) 120: 메인 메모리
130: 구성 메모리 200: 컴파일러
210: 분석부 220: 스케줄링부
230: 결정부

Claims (15)

  1. 재구성 가능 프로세서의 아키텍처 및 상기 구성 메모리의 사양에 기초하여 프로그램 코드가 갖는 루프의 병렬성(parallelism)을 분석하는 단계;
    상기 분석된 병렬성에 따라 상기 루프의 매 사이클에서 활성화될 기능 유닛들의 그룹들을 스케줄링함으로써 상기 매 사이클에 대한 구성 데이터를 생성하는 단계; 및
    상기 스케줄링된 그룹들에 대해 상기 생성된 구성 데이터를, 서로 다른 사이즈의 필드들로 구분된 상기 구성 메모리의 적어도 하나의 행에 순차적으로 매핑하는 단계를 포함하는, 재구성 가능 프로세서의 구성 메모리의 사용을 최적화하는 방법.
  2. 제 1 항에 있어서,
    상기 생성하는 단계는
    상기 사이클들 중 적어도 하나에서 서로 다른 종류의 상기 기능 유닛들의 그룹들이 활성화되도록 스케줄링함으로써 상기 구성 데이터를 생성하는, 방법.
  3. 제 1 항에 있어서,
    상기 매핑하는 단계는
    불규칙적 인코딩(irregular encoding)을 이용하여 상기 생성된 구성 데이터를 상기 구성 메모리에 매핑하는, 방법.
  4. 제 3 항에 있어서,
    상기 매핑하는 단계는
    제 1 사이클에서 제 1 기능 유닛에 대해 상기 생성된 구성 데이터의 사이즈가 상기 구성 메모리의 제 1 필드의 사이즈를 초과하는 경우, 상기 생성된 구성 데이터의 전체 비트들 중 일부만을 상기 제 1 필드에 매핑하는, 방법.
  5. 제 4 항에 있어서,
    상기 아키텍처 및 상기 구성 메모리의 사양에 기초하여, 상기 구성 데이터에 대한 규칙적 인코딩(regular encoding)이 가능한지 여부를 판단하는 단계를 더 포함하고,
    상기 매핑하는 단계는
    상기 판단 결과 상기 규칙적 인코딩이 가능하지 않은 경우, 상기 서로 다른 사이즈의 필드들 각각에 상기 생성된 구성 데이터의 전체 비트들 또는 일부 비트들을 매핑하는, 방법.
  6. 제 1 항에 있어서,
    상기 매핑하는 단계는
    상기 기능 유닛들 각각에 구비된 버퍼를 이용하여 상기 생성된 구성 데이터를 매핑하는, 방법.
  7. 제 6 항에 있어서,
    상기 매핑하는 단계는
    상기 버퍼의 사이즈가 제 1 사이클에서 제 1 기능 유닛에 대해 상기 생성된 구성 데이터의 사이즈를 초과하는 경우, 상기 버퍼의 남는 비트들에 패딩 비트들을 삽입시킴으로써 상기 생성된 구성 데이터를 매핑하는, 방법.
  8. 제 1 항 내지 제 7 항 중에 어느 한 항의 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.
  9. 재구성 가능 프로세서의 아키텍처 및 상기 구성 메모리의 사양에 기초하여 프로그램 코드가 갖는 루프의 병렬성(parallelism)을 분석하는 분석부;
    상기 분석된 병렬성에 따라 상기 루프의 매 사이클에서 활성화될 기능 유닛들의 그룹들을 스케줄링함으로써 상기 매 사이클에 대한 구성 데이터를 생성하는 스케줄링부; 및
    상기 스케줄링된 그룹들에 대해 상기 생성된 구성 데이터를, 서로 다른 사이즈의 필드들로 구분된 상기 구성 메모리의 적어도 하나의 행에 순차적으로 매핑하는 결정부를 포함하는, 재구성 가능 프로세서의 구성 메모리의 사용을 최적화하는 장치.
  10. 제 9 항에 있어서,
    상기 스케줄링부는
    상기 사이클들 중 적어도 하나에서 서로 다른 종류의 상기 기능 유닛들의 그룹들이 활성화되도록 스케줄링함으로써 상기 구성 데이터를 생성하는, 장치.
  11. 제 9 항에 있어서,
    상기 결정부는
    불규칙적 인코딩(irregular encoding)을 이용하여 상기 생성된 구성 데이터를 상기 구성 메모리에 매핑하는, 장치.
  12. 제 11 항에 있어서,
    상기 결정부는
    제 1 사이클에서 제 1 기능 유닛에 대해 상기 생성된 구성 데이터의 사이즈가 상기 구성 메모리의 제 1 필드의 사이즈를 초과하는 경우, 상기 생성된 구성 데이터의 전체 비트들 중 일부만을 상기 제 1 필드에 매핑하는, 장치.
  13. 제 12 항에 있어서,
    상기 결정부는
    상기 아키텍처 및 상기 구성 메모리의 사양에 기초하여, 상기 구성 데이터에 대한 규칙적 인코딩(regular encoding)이 가능한지 여부를 판단하고,
    상기 결정부는
    상기 판단 결과 상기 규칙적 인코딩이 가능하지 않은 경우, 상기 서로 다른 사이즈의 필드들 각각에 상기 생성된 구성 데이터의 전체 비트들 또는 일부 비트들을 매핑하는, 장치.
  14. 제 9 항에 있어서,
    상기 결정부는
    상기 기능 유닛들 각각에 구비된 버퍼를 이용하여 상기 생성된 구성 데이터를 매핑하는, 장치.
  15. 제 14 항에 있어서,
    상기 결정부는
    상기 버퍼의 사이즈가 제 1 사이클에서 제 1 기능 유닛에 대해 상기 생성된 구성 데이터의 사이즈를 초과하는 경우, 상기 버퍼의 남는 비트들에 패딩 비트들을 삽입시킴으로써 상기 생성된 구성 데이터를 매핑하는, 장치.
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