KR20150030037A - Liquid crystal display - Google Patents
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Abstract
Description
본 발명은 액정표시장치에 관한 것으로, 특히 휘어진 형상을 갖는 액정표시장치에 관한 것이다.BACKGROUND OF THE
액정표시장치는 투명한 두 기판 사이에 액정층이 형성된 표시 장치로서, 액정층을 구동하여 화소별로 광투과율을 조절함으로써 원하는 화상을 표시한다. A liquid crystal display device is a display device in which a liquid crystal layer is formed between two transparent substrates, and displays a desired image by driving a liquid crystal layer to adjust light transmittance for each pixel.
액정표시장치의 동작 모드 중에서 수직 정렬(vertical alignment) 모드는 두 기판 사이에 전계가 형성될 때 액정 분자가 수직으로 정렬되어 광을 투과시켜 화상을 표시한다. 수직 정렬 모드는 액정 분자들을 서로 다른 방향으로 배열시킬 수 있는 액정 도메인을 형성함으로써 액정 표시 장치의 시야각을 향상시킨다.In the vertical alignment mode of the operation mode of the liquid crystal display device, when an electric field is formed between two substrates, the liquid crystal molecules are vertically aligned to transmit light to display an image. The vertical alignment mode improves the viewing angle of a liquid crystal display by forming liquid crystal domains capable of aligning liquid crystal molecules in different directions.
또한, 최근에는 휘어진 액정표시장치가 개발되고 있는데, 상기 휘어진 액정표시장치는 곡면표시패널을 제공하여 사용자에게 입체감, 몰입감 및 임장감이 향상된 영상을 제공할 수 있다. In addition, in recent years, a curved liquid crystal display device has been developed. The curved liquid crystal display device can provide a curved display panel to provide a user with an improved stereoscopic effect, immersive feeling, and impression.
본 발명의 목적은 휘어진 형상을 갖는 구조에서 표시품질을 개선할 수 있는 액정표시장치를 제공하는 것이다.An object of the present invention is to provide a liquid crystal display device capable of improving display quality in a structure having a curved shape.
본 발명의 일 측면에 따른 액정표시장치는 다수의 화소 영역을 갖고, 각 화소 영역에 적어도 하나의 박막 트랜지스터가 구비되며, 평면상에서 제1 방향을 따라 휘어진 표시기판; 상기 표시기판과 대향하고, 상기 표시기판과 결합되어 상기 표시기판과 함께 휘어진 대향기판; 상기 표시기판과 상기 대향기판 사이에 배치된 액정층; 및 상기 표시기판 상에 구비되고 상기 대향기판과 접촉하여 상기 표시기판과 상기 대향기판 사이의 셀갭을 유지하는 메인 스페이서 및 상기 표시기판 상에 구비되고 상기 대향기판과 소정 간격 이격되어 배치된 서브 스페이서로 이루어진 컬럼 스페이서를 포함한다.According to an aspect of the present invention, there is provided a liquid crystal display comprising: a display substrate having a plurality of pixel regions, at least one thin film transistor provided in each pixel region; A counter substrate opposed to the display substrate, the counter substrate coupled with the display substrate and bent together with the display substrate; A liquid crystal layer disposed between the display substrate and the counter substrate; A main spacer provided on the display substrate and contacting the counter substrate to maintain a cell gap between the display substrate and the counter substrate, and a sub spacer provided on the display substrate and spaced apart from the counter substrate by a predetermined distance, Lt; / RTI >
본 발명의 일 측면에 따른 액정표시장치의 제조 방법은 다수의 화소 영역을 갖고, 각 화소 영역에 적어도 하나의 박막 트랜지스터가 구비되며, 평면상에서 제1 방향을 따라 휘어진 표시기판을 제조하는 단계; 상기 표시기판과 대향하고, 상기 표시기판과 함께 휘어진 대향기판을 제조하는 단계; 상기 표시기판 상에 구비되고 메인 스페이서 및 서브 스페이서로 이루어진 컬럼 스페이서를 형성하는 단계; 상기 표시기판과 상기 대향기판 사이에 액정층을 형성하는 단계; 및 상기 표시기판과 상기 대향기판을 결합하는 단계를 포함한다. 여기서, 상기 메인 스페이서는 상기 대향기판과 접촉하여 상기 표시기판과 상기 대향기판 사이의 셀갭을 유지하고, 상기 서브 스페이서는 상기 대향기판과 소정 간격 이격되어 배치된다.According to an aspect of the present invention, there is provided a method of manufacturing a liquid crystal display device, comprising: fabricating a display substrate having a plurality of pixel regions, at least one thin film transistor provided in each pixel region, Fabricating an opposing substrate facing the display substrate and curved together with the display substrate; Forming a column spacer on the display substrate and including a main spacer and a sub spacer; Forming a liquid crystal layer between the display substrate and the counter substrate; And combining the display substrate and the counter substrate. Here, the main spacer is in contact with the counter substrate to maintain a cell gap between the display substrate and the counter substrate, and the sub spacer is spaced apart from the counter substrate by a predetermined distance.
상술한 바와 같이, 컬럼 스페이서가 상기 표시기판 상에 구비됨으로써, 상기 표시기판과 상기 대향기판의 오정렬로 인하여 상기 컬럼 스페이서의 위치 변동으로 셀갭이 변화되는 것을 방지할 수 있다. 이처럼 셀갭 변화를 방지함으로써 표시 품질을 개선할 수 있다.As described above, since the column spacer is provided on the display substrate, it is possible to prevent the cell gap from being changed due to the positional variation of the column spacer due to misalignment between the display substrate and the counter substrate. In this manner, the display quality can be improved by preventing the cell gap change.
또한, 상기 컬럼 스페이서는 상기 표시기판 중 실제 박막 트랜지스터가 형성되는 영역 상에 형성됨으로써 상기 컬럼 스페이서를 형성하는 제조 공정을 용이하게 수행할 수 있다. In addition, the column spacer is formed on a region of the display substrate where the actual thin film transistor is formed, thereby facilitating the manufacturing process of forming the column spacer.
도 1a는 본 발명의 일 실시예에 따른 액정표시장치의 사시도이다.
도 1b는 도 1a에 도시된 액정표시장치의 평면도이다.
도 1c는 도 1a에 도시된 액정표시장치의 측면도이다.
도 2는 도 1a에 도시된 액정표시장치의 화소를 나타내는 평면도이다.
도 3은 도 2의 I-I`을 따라 절취된 면을 나타내는 단면도이다.
도 4는 화소 영역에 정의되는 도메인들 및 액정 배향 방향들을 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터, 색화소 및 스페이서의 위치 관계를 나타낸 평면도이다.
도 6은 도 5에 도시된 절단선 Ⅱ-Ⅱ`에 따라 절단한 단면도이다.
도 7은 컬럼 스페이서의 면적비에 따른 스미어(smear)의 관계를 나타낸 그래프이다.
도 8은 본 발명의 다른 실시예에 따른 박막 트랜지스터, 색화소 및 스페이서의 위치 관계를 나타낸 평면도이다.
도 9는 도 8에 도시된 절단선 Ⅲ-Ⅲ`에 따라 절단한 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 박막 트랜지스터, 색화소 및 스페이서의 위치 관계를 나타낸 평면도이다.
도 11은 본 발명의 일 실시예에 따른 액정표시장치의 제조 과정을 나타낸 흐름도이다.1A is a perspective view of a liquid crystal display device according to an embodiment of the present invention.
1B is a plan view of the liquid crystal display shown in FIG. 1A.
1C is a side view of the liquid crystal display shown in FIG. 1A.
2 is a plan view showing a pixel of the liquid crystal display shown in FIG.
3 is a cross-sectional view showing a surface cut along the line II 'in FIG.
4 is a diagram showing domains and liquid crystal alignment directions defined in a pixel region.
5 is a plan view showing a positional relationship between a thin film transistor, a color pixel, and a spacer according to an embodiment of the present invention.
6 is a cross-sectional view taken along the cutting line II-II 'shown in FIG.
7 is a graph showing the relationship of smear according to the area ratio of the column spacer.
8 is a plan view showing a positional relationship between a thin film transistor, a color pixel, and a spacer according to another embodiment of the present invention.
9 is a cross-sectional view taken along the cutting line III-III 'shown in FIG.
10 is a plan view showing a positional relationship of a thin film transistor, a color pixel, and a spacer according to another embodiment of the present invention.
11 is a flowchart illustrating a manufacturing process of a liquid crystal display device according to an embodiment of the present invention.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.The present invention is capable of various modifications and various forms, and specific embodiments are illustrated in the drawings and described in detail in the text. It should be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.Like reference numerals are used for like elements in describing each drawing. In the accompanying drawings, the dimensions of the structures are shown enlarged from the actual for the sake of clarity of the present invention. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component. The singular expressions include plural expressions unless the context clearly dictates otherwise.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.In the present application, the terms "comprises" or "having" and the like are used to specify that there is a feature, a number, a step, an operation, an element, a component or a combination thereof described in the specification, But do not preclude the presence or addition of one or more other features, integers, steps, operations, components, parts, or combinations thereof. Also, where a section such as a layer, a film, an area, a plate, or the like is referred to as being "on" another section, it includes not only the case where it is "directly on" another part but also the case where there is another part in between. On the contrary, where a section such as a layer, a film, an area, a plate, etc. is referred to as being "under" another section, this includes not only the case where the section is "directly underneath"
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1a는 본 발명의 일 실시예에 따른 액정표시장치의 사시도이고, 도 1b는 도 1a에 도시된 액정표시장치의 평면도이고, 도 1c는 도 1a에 도시된 액정표시장치의 측면도이다. 1A is a perspective view of a liquid crystal display device according to an embodiment of the present invention, FIG. 1B is a plan view of the liquid crystal display device shown in FIG. 1A, and FIG. 1C is a side view of the liquid crystal display device shown in FIG. 1A.
도 1a, 도 1b 및 도 1c를 참조하면, 액정표시장치(500)는 영상이 표시되는 표시 영역(DA)을 갖고, 상기 액정표시장치(500)는 휘어진 형상을 갖는다. 따라서, 상기 액정표시장치(500)는 곡면의 형상을 갖는 상기 표시 영역(DA)을 이용하여 입체감, 몰입감 및 임장감이 향상된 영상을 표시할 수 있다. 1A, 1B and 1C, the liquid
이 실시예에서는, 상기 액정표시장치(500)는 표시기판(100), 대향기판(300) 및 액정층을 포함할 수 있다. 상기 대향기판(300)은 상기 표시기판(100)에 대향하여 상기 표시기판(100)과 결합되고, 상기 액정층은 상기 표시기판(100)과 상기 대향기판(300) 사이에 개재된다. In this embodiment, the liquid
상기 액정표시장치(500)는 상기 표시기판(100) 및 상기 대향기판(300) 외에 다른 구성 요소들을 더 포함할 수 있으나, 본 발명이 상기 구성 요소들에 한정되는 것은 아니다. 예를 들면, 상기 액정표시장치(500)는 상기 표시기판(100) 및 상기 대향기판(300) 측으로 광을 출력하는 백라이트 어셈블리(미도시)를 더 포함할 수 있으나, 본 발명이 상기 백라이트 어셈블리의 구조에 한정되지는 않는다. The
이 실시예에서는, 상기 액정표시장치(500)는 평면상에서 제1 방향(D1)을 따라 휘어진다. 이에 따라, 상기 표시기판(100)의 일부 또는 전부(全部)는 상기 제1 방향(D1)을 따라 휘어진 형상을 갖고, 상기 표시 영역(DA)은 상기 제1 방향(D1)을 따라 굴곡진 곡면 형상 형상을 가질 수 있다. 또한, 상기 대향기판(300)은 상기 표시기판(100)과 함께 휘어진 형상을 가질 수 있다. In this embodiment, the
한편, 도 1c에 도시된 바와 같이 측면상에서 상기 표시기판(100)의 휘어진 부분에 제1 포인트(P1)를 정의할 때, 상기 제1 포인트(P1)를 지나는 법선(10)은 상기 대향기판(300)의 제2 포인트(P2)를 통과한다. 또한, 상기 제1 포인트(P1)에서 사용자의 시야 방향과 나란한 시선 라인(15)을 정의하고, 상기 시선 라인(15)은 상기 대향기판(300)의 제3 포인트(P3)를 통과한다. 이 경우에, 상기 표시기판(100) 및 상기 대향기판(300)이 휘어진 형상을 가지므로 상기 대향기판(300)에서 상기 제2 포인트(P2)의 위치는 상기 제3 포인트(P3)의 위치와 상이할 수 있다. On the other hand, when defining a first point P1 on the curved portion of the
여기서, 상기 제2 포인트(P2)와 상기 제3 포인트(P3)의 간격(d1)은 상기 액정표시장치(500)의 곡률에 따라서 달라진다. 즉, 상기 액정표시장치(500)의 곡률이 증가할수록 상기 제2 포인트(P2)와 제3 포인트(P3)의 간격(d1)이 증가할 수 있다.Here, the distance d1 between the second point P2 and the third point P3 is varied according to the curvature of the liquid
상술한 바와 같이, 상기 제2 포인트(P2)와 제3 포인트(P3) 사이에 간격(d1)이 발생하는 현상을 곡률에 의한 상기 표시기판(100) 및 상기 대향기판(300) 간의 오정렬(miss-alignment)이라고 정의한다. 이하, 상기 오정렬에 의해 상기 표시영역(DA)에서 표시되는 영상의 표시품질이 저하되는 것이 방지될 수 있는 상기 액정표시장치(500)의 구조가 설명된다. As described above, the phenomenon in which the interval d1 is generated between the second point P2 and the third point P3 is referred to as a miss (mis) between the
도 2는 도 1a에 도시된 액정표시장치(500)의 화소를 나타내는 평면도이고, 도 3은 도 2의 I-I`을 따라 절취된 면을 나타내는 단면도이다. FIG. 2 is a plan view showing pixels of the
상기 액정표시장치(500)는 다수의 화소들을 포함하나, 도 2에서는 상기 다수의 화소들 중 하나의 화소가 배치되는 화소 영역(PA)이 도시되고, 나머지 화소 영역들 및 나머지 화소들의 도시는 생략하였다. 또한, 도 2는 액정표시장치(500)의 표시기판(100)의 평면 구조를 주로 도시하고, 상기 대향기판(300)의 단면 구조는 도 3에 도시된다. The
도 2 및 도 3을 참조하면, 상기 표시기판(100)은 제1 베이스 기판(S1), 게이트 라인(GL), 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2), 화소 전극(PE) 및 제1 배향막(110)을 포함한다. 2 and 3, the
상기 제1 베이스 기판(S1)은 플라스틱 기판과 같이 광 투과 특성 및 플렉서블 특성을 갖는 절연기판일 수 있다. 상기 게이트 라인(GL)은 상기 제1 베이스 기판(S1) 위에 배치되고, 상기 게이트 라인(GL)은 상기 제1 및 제2 박막 트랜지스터들(TR1, TR2)와 전기적으로 연결되어 상기 제1 및 제2 박막 트랜지스터들(TR1, TR2) 측으로 게이트 신호를 전송한다. The first base substrate S1 may be an insulating substrate having a light transmitting property and a flexible property like a plastic substrate. The gate line GL is disposed on the first base substrate S1 and the gate line GL is electrically connected to the first and second thin film transistors TR1 and TR2, The gate signal is transmitted to the two thin film transistors TR1 and TR2.
이 실시예에서는, 상기 화소 전극(PE)이 형성된 영역을 화소 영역(PA)이라고 정의할 때, 상기 화소 영역(PA)은 제1 서브 화소 영역(PA1) 및 제2 서브 화소 영역(PA2)을 포함할 수 있다. 이 경우에, 상기 화소 전극(PE)은 상기 제1 서브 화소 영역(PA1)에 배치되는 제1 서브 화소 전극(PE1) 및 상기 제2 서브 화소 영역(PA2)에 배치되는 제2 서브 화소 전극(PE2)을 포함할 수 있다. In this embodiment, when an area where the pixel electrode PE is formed is defined as a pixel area PA, the pixel area PA includes a first sub pixel area PA1 and a second sub pixel area PA2. . In this case, the pixel electrode PE includes a first sub-pixel electrode PE1 disposed in the first sub-pixel region PA1 and a second sub-pixel electrode PE1 disposed in the second sub-pixel region PA2. PE2).
상기 제1 및 제2 데이터 라인들(DL1, DL2)은 상기 게이트 라인(GL)과 절연되어 상기 제1 베이스 기판(S1) 위에 배치된다. 상기 제1 데이터 라인(DL1)은 제1 데이터 신호를 상기 제1 박막 트랜지스터(TR1)로 전송하고, 상기 제2 데이터 라인(DL2)은 제2 데이터 신호를 상기 제2 박막 트랜지스터(TR2)로 전송한다. 이 실시예에서는, 상기 제1 데이터 라인(DL1)은 상기 제1 및 제2 서브 화소 전극들(PE1, PE2)의 일 측변을 따라 연장되고, 상기 제2 데이터 라인(DL2)은 상기 제1 및 제2 서브 화소 전극들(PE1, PE2)의 타 측변을 따라 연장된다. 따라서, 상기 제1 및 제2 데이터 라인들(DL1, DL2) 사이에 상기 제1 및 제2 서브 화소 전극들(PE1, PE2)이 위치할 수 있다. The first and second data lines DL1 and DL2 are isolated from the gate line GL and disposed on the first base substrate S1. The first data line DL1 transmits a first data signal to the first thin film transistor TR1 and the second data line DL2 transmits a second data signal to the second thin film transistor TR2. do. In this embodiment, the first data line DL1 extends along one side of the first and second sub-pixel electrodes PE1 and PE2, and the second data line DL2 extends along one side of the first and second sub- And extends along the other side of the second sub-pixel electrodes PE1 and PE2. Accordingly, the first and second sub-pixel electrodes PE1 and PE2 may be positioned between the first and second data lines DL1 and DL2.
상기 제1 박막 트랜지스터(TR1)는 상기 게이트 라인(GL), 상기 제1 데이터 라인(DL1) 및 상기 제1 서브 화소 전극(PE1)과 전기적으로 연결된다. 따라서, 상기 제1 박막 트랜지스터(TR1)가 상기 게이트 신호에 의해 턴-온 되는 경우에, 상기 제1 데이터 신호가 상기 제1 서브 화소 전극(PE1) 측으로 제공될 수 있다. The first thin film transistor TR1 is electrically connected to the gate line GL, the first data line DL1, and the first sub-pixel electrode PE1. Accordingly, when the first thin film transistor TR1 is turned on by the gate signal, the first data signal may be provided to the first sub-pixel electrode PE1.
상기 제1 박막 트랜지스터(TR1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(AP1), 제1 소오스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함한다. 상기 제1 게이트 전극(GE1)은 상기 게이트 라인(GL)으로부터 분기되고, 상기 제1 액티브 패턴(AP1)은 제1 절연막(L1)을 사이에 두고 상기 제1 게이트 전극(GE1) 위에 배치될 수 있다. 상기 제1 소오스 전극(SE1)은 상기 제1 데이터 라인(DL1)으로부터 분기되어 상기 제1 액티브 패턴(AP1)과 접촉되고, 상기 제1 드레인 전극(DE1)은 상기 제1 소오스 전극(SE1)과 이격되어 상기 제1 액티브 패턴(AP1)과 접촉된다.The first thin film transistor TR1 includes a first gate electrode GE1, a first active pattern AP1, a first source electrode SE1, and a first drain electrode DE1. The first gate electrode GE1 is branched from the gate line GL and the first active pattern AP1 may be disposed on the first gate electrode GE1 with the first insulating film L1 therebetween have. The first source electrode SE1 is branched from the first data line DL1 and contacts the first active pattern AP1. The first drain electrode DE1 is connected to the first source electrode SE1, So as to be in contact with the first active pattern AP1.
제2 절연막(L2)은 상기 제1 박막 트랜지스터(TR1)를 커버하고, 제3 절연막(L3)은 상기 제2 절연막(L2) 상에 배치된다. 상기 제2 절연막(L2)은 무기 절연물질로 이루어지고, 상기 제3 절연막(L3)은 유기 절연물질로 이루어질 수 있다. 본 발명의 일 예로, 상기 제3 절연막(L3)은 레드, 그린 및 블루 색화소를 포함하는 컬러 필터층일 수 있다. The second insulating film L2 covers the first thin film transistor TR1 and the third insulating film L3 is disposed on the second insulating film L2. The second insulating layer L2 may be formed of an inorganic insulating material, and the third insulating layer L3 may be formed of an organic insulating material. In one embodiment of the present invention, the third insulating film L3 may be a color filter layer including red, green, and blue pixels.
상기 제1 서브 화소 전극(PE1)은 상기 제3 절연막(L3) 상에 배치되고, 상기 제1 서브 화소 전극(PE1)은 상기 제2 및 제3 절연막들(L2, L3)을 관통하여 형성된 제1 콘택홀(C1)을 통해 상기 제1 드레인 전극(DE1)과 접촉된다. The first sub pixel electrode PE1 is disposed on the third insulating film L3 and the first sub pixel electrode PE1 is formed on the third insulating film L3 through the second and third insulating films L2 and L3. 1 contact hole C1 with the first drain electrode DE1.
상기 제2 박막 트랜지스터(TR2)는 상기 게이트 라인(GL), 상기 제2 데이터 라인(DL2) 및 상기 제2 서브 화소 전극(PE2)과 전기적으로 연결된다. 따라서, 상기 제2 박막 트랜지스터(TR2)가 상기 게이트 신호에 의해 턴-온 되는 경우에, 상기 제2 데이터 신호가 상기 제2 서브 화소 전극(PE2) 측으로 제공될 수 있다. The second thin film transistor TR2 is electrically connected to the gate line GL, the second data line DL2, and the second sub-pixel electrode PE2. Therefore, when the second thin film transistor TR2 is turned on by the gate signal, the second data signal may be provided to the second sub pixel electrode PE2 side.
상기 제2 박막 트랜지스터(TR2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(AP2), 제2 소오스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함한다. 상기 제2 게이트 전극(GE2)은 상기 게이트 라인(GL)으로부터 분기되고, 상기 제2 액티브 패턴(AP2)은 상기 제1 절연막(L1)을 사이에 두고 상기 제2 게이트 전극(GE2) 위에 배치될 수 있다. 상기 제2 소오스 전극(SE2)은 상기 제2 데이터 라인(DL2)으로부터 분기되어 상기 제2 액티브 패턴(AP2)과 접촉되고, 상기 제2 드레인 전극(DE2)은 상기 제2 소오스 전극(SE2)과 이격되어 상기 제2 액티브 패턴(AP2)과 접촉된다. The second thin film transistor TR2 includes a second gate electrode GE2, a second active pattern AP2, a second source electrode SE2, and a second drain electrode DE2. The second gate electrode GE2 is branched from the gate line GL and the second active pattern AP2 is disposed over the second gate electrode GE2 with the first insulating film L1 therebetween . The second source electrode SE2 is branched from the second data line DL2 and is in contact with the second active pattern AP2 and the second drain electrode DE2 is connected to the second source electrode SE2, And is in contact with the second active pattern AP2.
상기 제2 서브 화소 전극(PE2)은 상기 제3 절연막(L3) 상에 배치되고, 상기 제2 서브 화소 전극(PE2)은 상기 제2 및 제3 절연막들(L2, L3)을 관통하여 형성된 제2 콘택홀(C2)을 통해 상기 제2 드레인 전극(DE2)과 접촉된다. The second sub pixel electrode PE2 is disposed on the third insulating film L3 and the second sub pixel electrode PE2 is disposed on the second insulating film L2, 2 contact hole C2 with the second drain electrode DE2.
상기 제1 및 제2 액티브 패턴들(AP1, AP2) 각각은 비정질 실리콘 및 결정질 실리콘과 같은 반도체 물질을 포함할 수 있다. 그러나, 다른 실시예에로 상기 제1 및 제2 액티브 패턴들(AP1, AP2)은 각각은 IGZO, ZnO, SnO2, In2O3, Zn2SnO4, Ge2O3 및 HfO2와 같은 산화물 반도체(oxide semiconductor)를 포함할 수도 있고, GaAs, GaP 및 InP와 같은 화합물 반도체(compound semiconductor)를 포함할 수도 있다. Each of the first and second active patterns AP1 and AP2 may include a semiconductor material such as amorphous silicon and crystalline silicon. However, in a further embodiment the first and second active patterns (AP1, AP2) are each IGZO, ZnO, SnO 2, In 2 O 3, Zn 2 SnO 4, Ge 2 O 3 and such as HfO 2 An oxide semiconductor, or a compound semiconductor such as GaAs, GaP, and InP.
상술한 바와 같이, 상기 제1 및 제2 서브 화소 전극들(PE1, PE2)이 서로 다른 데이터 신호들로 구동되어, 상기 제1 및 제2 서브 화소 영역들(PA1, PA2)에서 서로 다른 계조들이 표시될 수 있다. As described above, the first and second sub-pixel electrodes PE1 and PE2 are driven with different data signals, so that different gradations are generated in the first and second sub pixel areas PA1 and PA2 Can be displayed.
상기 제1 배향막(110)은 상기 화소 전극(PE) 위에 배치되어 상기 액정층(LC)과 접촉된다. 상기 표시기판(100) 및 상기 대향기판(300) 사이에 전계가 형성되지 않을 때, 상기 제1 배향막(110)은 상기 액정층(LC)이 갖는 액정 분자들을 상기 제1 배향막(110)에 대해 경사지도록 배향시킨다. 이 경우에, 상기 제1 배향막(110)에 의해 경사져 배향된 상기 액정 분자들은 상기 전계에 의해 더 기울어져 상기 표시기판(100)에 대해 수평한 방향으로 배향된다. 상술한 상기 액정 분자들의 상기 전계에 대해 동작하는 모드는, 소위 SVA(Super Vertical Alignment) 모드이고, 이 경우에, 상기 액정표시장치(500)가 영상을 표시하는 응답속도(response time)가 향상되는 효과가 발생될 수 있다. The
도 3을 참조하면, 상기 대향기판(300)은 제2 베이스 기판(S2), 차광층(BM), 오버 코팅층(OC), 공통 전극(CE) 및 제2 배향막(310)을 포함한다. 상기 제2 베이스기판(S2)은 광 투과 특성 및 플렉서블 특성을 갖는 절연기판일 수 있다. 3, the
상기 차광층(BM)은 상기 게이트 라인(GL), 상기 제1 및 제2 데이터 라인들(DL1, DL2), 상기 제1 및 제2 박막 트랜지스터들(TR1, TR2)의 위치에 대응하여 상기 제2 베이스 기판(S2) 위에 배치되어 광을 차단한다. The light shielding layer BM may be formed in correspondence to the position of the gate line GL, the first and second data lines DL1 and DL2, and the first and second thin film transistors TR1 and TR2. 2 base substrate S2 to block light.
상기 오버 코팅층(OC)은 상기 차광층(BM) 및 상기 제2 베이스 기판(S2)을 커버하도록 형성되며, 유기 절연물질로 이루어져 상기 차광층(BM)에 의한 단차를 제거하여 상기 대향 기판(300)의 표면을 평탄화시키는 평탄화층일 수 있다. 상기 오버 코팅층(OC) 위로는 상기 공통 전극(CE)이 형성된다. 상기 공통 전극(CE)은 상기 화소 전극(PE)과 함께 상기 액정층(LC)에 작용하는 전계를 발생한다. The overcoat layer OC is formed to cover the light-shielding layer BM and the second base substrate S2. The overcoat layer OC is formed of an organic insulating material to remove a stepped portion by the light- May be a planarizing layer for planarizing the surface of the substrate. The common electrode CE is formed on the overcoat layer OC. The common electrode CE generates an electric field acting on the liquid crystal layer LC together with the pixel electrode PE.
이 실시예에서는, 상기 차광층(BM)이 상기 제2 베이스 기판(S2) 위에 배치되나, 본 발명은 이에 한정되지 않는다. 예를 들면, 상기 차광층(BM)은 상기 표시기판(100) 측에 배치될 수도 있다. In this embodiment, the light-shielding layer BM is disposed on the second base substrate S2, but the present invention is not limited thereto. For example, the light-shielding layer BM may be disposed on the
도 4는 화소 영역에 정의되는 도메인들 및 액정 배향 방향들을 나타내는 도면이다.4 is a diagram showing domains and liquid crystal alignment directions defined in a pixel region.
도 2 및 도 4를 참조하면, 상기 제1 서브 화소 전극(PE1)은 제1 가로 줄기부(HS1), 제2 가로 줄기부(HS2), 제1 세로 줄기부(VS1), 제2 세로 줄기부(VS2) 및 제1 내지 제4 가지부들(B1, B2, B3, B4)을 포함한다. 2 and 4, the first sub pixel electrode PE1 includes a first horizontal bar portion HS1, a second horizontal bar portion HS2, a first vertical bar portion VS1, A base portion VS2 and first to fourth branch portions B1, B2, B3, B4.
상기 제1 세로 줄기부(VS1)는 상기 제1 가로 줄기부(HS1), 상기 제1 가지부들(B1)의 에지들 및 상기 제2 가지부들(B2)의 에지들과 연결되고, 상기 제2 세로 줄기부(VS2)는 상기 제2 가로 줄기부(HS2), 상기 제3 가지부들(B3)의 에지들 및 상기 제4 가지부들(B4)의 에지들과 연결된다. 이 실시예에서는, 상기 제1 및 제2 세로 줄기부들(VS1, VS2) 각각은 제2 방향(D2)으로 연장될 수 있고, 상기 제2 방향(D2)은 상기 액정표시장치(500)가 휘어지는 제1 방향(D1)과 교차할 수 있고, 예를 들면, 평면상에서 상기 제2 방향(D2)은 상기 제1 방향(D1)과 직교할 수 있다. The first longitudinal stem base VS1 is connected to the first transverse stem HS1, the edges of the first branches B1 and the edges of the second branches B2, The vertical stem base VS2 is connected to the edges of the second transverse stem HS2, the third branch B3 and the edges of the fourth branch B4. In this embodiment, each of the first and second longitudinal stem portions VS1 and VS2 may extend in a second direction D2, and the second direction D2 may be a direction in which the liquid
상기 제1 가로 줄기부(HS1)는 상기 제1 세로 줄기부(VS1), 상기 제1 가지부들(B1)의 에지들 및 상기 제2 가지부들(B2)의 에지들과 연결된다. 이 실시예에서는, 상기 제1 가로 줄기부(HS1)는 상기 제1 방향(D1)으로 연장되어 상기 제1 세로 줄기부(VS1)의 중앙 부분으로부터 분기될 수 있다. 상기 제1 가지부들(B1)은 상기 제1 가로 줄기부(HS1)에 대해 상기 제2 가지부들(B2)과 대칭인 형상을 가질 수 있고, 상기 제1 가로 줄기부(HS1)는 제1 및 제2 도메인들(DM1, DM2) 사이에 위치할 수 있다. The first transverse stem HS1 is connected to the first longitudinal stem VS1, the edges of the first branches B1 and the edges of the second branches B2. In this embodiment, the first transverse stem HS1 may extend in the first direction D1 and be branched from the central portion of the first stem base VS1. The first branch portions B1 may have a shape symmetrical to the second branch portions B2 with respect to the first transverse barb HS1, And may be located between the second domains DM1 and DM2.
상기 제2 가로 줄기부(HS2)는 상기 제2 세로 줄기부(VS2), 상기 제3 가지부들(B3)의 에지들 및 상기 제4 가지부들(B4)의 에지들과 연결된다. 이 실시예에서는, 상기 제2 가로 줄기부(HS2)는 상기 제1 방향(D1)으로 연장되어 상기 제2 세로 줄기부(VS2)의 중앙 부분으로부터 분기될 수 있다. 상기 제3 가지부들(B3)은 상기 제2 가로 줄기부(HS2)에 대해 상기 제4 가지부들(B4)과 대칭인 형상을 가질 수 있고, 상기 제2 가로 줄기부(HS2)는 제3 및 제4 도메인들(DM3, DM4) 사이에 위치할 수 있다.The second transverse barb HS2 is connected to the edges of the second longitudinal barb VS2, the third barb B3 and the edges of the fourth barb B4. In this embodiment, the second transverse stem HS2 may extend in the first direction D1 and branch from the central portion of the second stem base VS2. The third branch portions B3 may have a shape symmetrical to the fourth branch portions B4 with respect to the second transverse barb HS2, And may be located between the fourth domains DM3 and DM4.
상기 제1 가지부들(B1) 중 일부는 상기 제1 가로 줄기부(HS1)로부터 분기되고, 상기 제1 가지부들(B1) 중 다른 일부는 상기 제1 세로 줄기부(VS1)로부터 분기된다. 또한, 상기 제1 가지부들(B1) 각각은 평면상에서 상기 제1 방향(D1) 및 상기 제2 방향(D2)과 경사진 제3 방향(D3)으로 연장되고, 상기 제1 가지부들(B1)은 서로 이격되어 배열된다. A part of the first branch portions B1 is branched from the first transverse branch HS1 and another portion of the first branch portions B1 is branched from the first longitudinal branching portion VS1. Each of the first branch portions B1 extends in a third direction D3 inclined from the first direction D1 and the second direction D2 on a plane, Are spaced apart from one another.
상기 제2 가지부들(B2) 중 일부는 상기 제1 가로 줄기부(HS1)로부터 분기되고, 상기 제2 가지부들(B2) 중 다른 일부는 상기 제1 세로 줄기부(VS1)로부터 분기된다. 또한, 상기 제2 가지부들(B2) 각각은 평면상에서 상기 제1 및 제2 방향들(D1, D2)과 경사진 제4 방향(D4)으로 연장되고, 상기 제2 가지부들(B2)은 서로 이격되어 배열된다. A part of the second branch portions B2 is branched from the first transverse branch HS1 and another part of the second branch portions B2 is branched from the first longitudinal branch base VS1. Each of the second branch portions B2 extends in a fourth direction D4 inclined from the first and second directions D1 and D2 on a plane and the second branch portions B2 extend in a .
평면상에서 상기 제4 방향(D4)은 상기 제3 방향(D3)과 교차할 수 있다. 예를 들면, 평면상에서 상기 제3 및 제4 방향들(D3, D4)은 서로 직교할 수 있고, 평면상에서 상기 제3 및 제4 방향들(D3, D4) 각각은 상기 제1 방향(D1) 또는 상기 제2 방향(D2)과 45도를 형성할 수 있다. The fourth direction D4 may intersect the third direction D3 on a plane. For example, the third and fourth directions D3 and D4 may be orthogonal to each other on a plane, and each of the third and fourth directions D3 and D4 may be perpendicular to the first direction D1. Or 45 degrees with the second direction (D2).
상기 제3 가지부들(B3) 중 일부는 상기 제2 가로 줄기부(HS2)로부터 분기되고, 상기 제3 가지부들(B3) 중 다른 일부는 상기 제2 세로 줄기부(VS2)로부터 분기된다. 또한, 상기 제3 가지부들(B3) 각각은 평면상에서 상기 제1 및 제2 방향들(D1, D2)과 경사진 제5 방향(D5)으로 연장되고, 상기 제3 가지부들(B)은 서로 이격되어 배열된다. Some of the third branch portions B3 branch out from the second branch line portion HS2 and another portion of the third branch portions B3 branch out from the second vertical line portion VS2. Each of the third branch portions B3 extends in a fifth direction D5 inclined from the first and second directions D1 and D2 on a plane, .
상기 제4 가지부들(B4) 중 일부는 상기 제2 가로 줄기부(HS2)로부터 분기되고, 상기 제4 가지부들(B4) 중 다른 일부는 상기 제2 세로 줄기부(VS2)로부터 분기된다. 또한, 상기 제4 가지부들(B4) 각각은 평면상에서 상기 제1 및 제2 방향들(D1, D2)과 경사진 제6 방향(D6)으로 연장되고, 상기 제4 가지부들(B4)은 서로 이격되어 배열된다. Some of the fourth branches B4 branch off from the second branch line HS2 and another part of the fourth branches B4 branch off from the second vertical line base VS2. Each of the fourth branch portions B4 extends in a sixth direction D6 inclined from the first and second directions D1 and D2 on a plane and the fourth branch portions B4 extend in a .
평면상에서 상기 제6 방향(D6)은 상기 제5 방향(D5)과 교차할 수 있다. 예를 들면, 평면상에서 상기 제5 및 제6 방향들(D5, D6)은 서로 직교할 수 있고, 평면상에서 상기 제5 및 제6 방향들(D5, D6) 각각은 상기 제1 방향(D1) 또는 상기 제2 방향(D2)과 45도를 형성할 수 있다. And the sixth direction D6 on the plane may intersect the fifth direction D5. For example, the fifth and sixth directions D5 and D6 on a plane may be orthogonal to each other, and each of the fifth and sixth directions D5 and D6 on a plane may be perpendicular to the first direction D1. Or 45 degrees with the second direction (D2).
상기 제2 서브 화소 전극(PE2)의 크기는 상기 제1 서브 화소 전극(PE1)의 크기와 상이할 수 있으나, 상기 제2 서브 화소 전극(PE2)의 형상은 상기 제1 서브 화소 전극(PE1)의 형상과 유사할 수 있다. The size of the second sub pixel electrode PE2 may be different from the size of the first sub pixel electrode PE1, but the shape of the second sub pixel electrode PE2 may be different from that of the first sub pixel electrode PE1. And the like.
상기 제2 서브 화소 전극(PE2)은 제3 가로 줄기부(HS3), 제4 가로 줄기부(HS4), 제3 세로 줄기부(VS3), 제4 세로 줄기부(VS4) 및 제5 내지 제8 가지부들(B5, B6, B7, B8)을 포함한다. The second sub pixel electrode PE2 includes a third horizontal line portion HS3, a fourth horizontal line portion HS4, a third vertical line portion VS3, a fourth vertical line portion VS4, And includes eight parts B5, B6, B7, and B8.
상기 제3 세로 줄기부(VS3)는 상기 제2 방향(D2)으로 연장되어 상기 제3 가로 줄기부(HS3), 상기 제5 가지부들(B5)의 에지들 및 상기 제6 가지부들(B6)의 에지들과 연결된다. 상기 제4 세로 줄기부(VS4)는 상기 제2 방향(D2)으로 연장되어 상기 제4 가로 줄기부(HS4), 상기 제7 가지부들(B7)의 에지들 및 상기 제8 가지부들(B8)의 에지들과 연결된다. The third longitudinal rib base portion VS3 extends in the second direction D2 to extend along the third transverse base portion HS3 and the edges of the fifth base portions B5 and the sixth base portions B6, ≪ / RTI > The fourth longitudinal rib base portion VS4 extends in the second direction D2 and extends along the fourth transverse base portion HS4, the edges of the seventh base portions B7 and the eighth base portions B8, ≪ / RTI >
상기 제3 가로 줄기부(HS3)는 상기 제3 세로 줄기부(VS3)로부터 분기되어 상기 제1 방향(D1)으로 연장되고, 상기 제4 가로 줄기부(HS4)는 상기 제4 세로 줄기부(VS4)로부터 분기되어 상기 제1 방향(D1)으로 연장된다. 이 실시예에서는, 상기 제3 가로 줄기부(HS3)는 상기 제3 세로 줄기부(VS3)의 중앙 부분으로부터 분기될 수 있고, 상기 제4 가로 줄기부(HS4)는 상기 제4 세로 줄기부(VS4)의 중앙 부분으로부터 분기될 수 있다. The third transverse stem HS3 is branched from the third longitudinal stem VS3 and extends in the first direction D1 while the fourth transverse stem HS4 extends from the fourth longitudinal stem VS4 and extends in the first direction D1. In this embodiment, the third transverse barb HS3 can be branched from the central portion of the third transverse barb VS3, and the fourth transverse barb HS4 can be branched from the fourth longitudinal barb RTI ID = 0.0 > VS4. ≪ / RTI >
상기 제5 가지부들(B5) 중 일부는 상기 제3 가로 줄기부(HS3)로부터 분기되고, 상기 제5 가지부들(B5) 중 다른 일부는 상기 제3 세로 줄기부(VS3)로부터 분기된다. 상기 제5 가지부들(B5) 각각은 평면상에서 상기 제3 방향(D3)으로 연장되고, 상기 제5 가지부들(B5)은 서로 이격되어 배열된다. Some of the fifth branches B5 branch out from the third horizontal barb HS3 and another part of the fifth branches B5 branch out from the third vertical barb VS3. Each of the fifth branch portions B5 extends in the third direction D3 on a plane, and the fifth branch portions B5 are arranged apart from each other.
상기 제6 가지부들(B6) 중 일부는 상기 제3 가로 줄기부(HS3)로부터 분기되고, 상기 제6 가지부들(B6) 중 다른 일부는 상기 제3 세로 줄기부(VS3)로부터 분기된다. 상기 제6 가지부들(B6) 각각은 평면상에서 상기 제4 방향(D4)으로 연장되고, 상기 제6 가지부들(B6)은 서로 이격되어 배열된다. Some of the sixth branches B6 branch off from the third branch line HS3 and another part of the sixth branches B6 branch off from the third vertical line base VS3. Each of the sixth branch portions B6 extends in the fourth direction D4 on a plane, and the sixth branch portions B6 are arranged apart from each other.
상기 제7 가지부들(B7) 중 일부는 상기 제4 가로 줄기부(HS4)로부터 분기되고, 상기 제7 가지부들(B7) 중 다른 일부는 상기 제4 세로 줄기부(VS4)로부터 분기된다. 상기 제7 가지부들(B7) 각각은 평면상에서 상기 제5 방향(D5)으로 연장되고, 상기 제7 가지부들(B7)은 서로 이격되어 배열된다. A part of the seventh branches B7 branches off from the fourth transversal base HS4 and another part of the seventh branches B7 branches from the fourth longitudinal stem VS4. Each of the seventh branches B7 extends in the fifth direction D5 on a plane, and the seventh branches B7 are arranged apart from each other.
상기 제8 가지부들(B8) 중 일부는 상기 제4 가로 줄기부(HS4)로부터 분기되고, 상기 제8 가지부들(B8) 중 다른 일부는 상기 제4 세로 줄기부(VS4)로부터 분기된다. 상기 제8 가지부들(B8) 각각은 평면상에서 상기 제6 방향(D6)으로 연장되고, 상기 제8 가지부들(B8)은 서로 이격되어 배열된다.A part of the eighth parts B8 is branched from the fourth transverse bar HS4 and the other part of the eighth parts B8 is branched from the fourth longitudinal bar base VS4. Each of the eighth portions B8 extends in the sixth direction D6 on a plane, and the eighth portions B8 are arranged apart from each other.
도 4에 도시된 바와 같이, 제1 서브화소영역(SPA1)에 제1 내지 제4 도메인들(DM1~DM4)이 정의되고, 상기 제2 서브화소영역(SPA2)에 제5 내지 제8 도메인들(DM5-DM8)이 정의될 수 있다. 4, the first through fourth domains DM1 through DM4 are defined in the first sub pixel region SPA1 and the fifth through eighth domains DM1 through DM4 are defined in the second sub pixel region SPA2. (DM5-DM8) can be defined.
또한, 상기 제1 및 제2 서브화소영역들(SPA1, SPA2)에 상기 제1 내지 제8 도메인들이 정의되는 경우에, 상기 제1 서브화소전극(SPE1)은 제1 도메인 연결부(LP1)를 더 포함하고, 상기 제2 서브화소전극(SPE2)은 제2 도메인 연결부(LP2)를 더 포함할 수 있다. In addition, when the first to eighth domains are defined in the first and second sub pixel regions SPA1 and SPA2, the first sub pixel electrode SPE1 may include a first domain connection portion LP1, , And the second sub-pixel electrode (SPE2) may further include a second domain connection (LP2).
상기 제1 도메인 연결부(LP1)는 상기 제2 도메인(SM2) 및 상기 제3 도메인(SM3) 사이에 배치되어 상기 제2 및 제3 가지부들(B2, B3)을 연결하고, 상기 제2 도메인 연결부(LP2)는 상기 제6 도메인(DM6) 및 상기 제7 도메인(DM7) 사이에 배치되어 상기 제6 및 제7 가지부들(B6, B7)을 연결한다. 상기 제1 도메인 연결부(LP1)는 상기 제2 및 제3 도메인들(DM2, DM3) 간의 경계 영역의 중앙에 위치할 수 있고, 상기 제2 도메인 연결부(LP2)는 상기 제6 및 제7 도메인들(DM6, DM7) 간의 경계 영역의 중앙에 위치할 수 있다. The first domain connection part LP1 is disposed between the second domain SM2 and the third domain SM3 and connects the second and third branch parts B2 and B3, (LP2) is disposed between the sixth domain DM6 and the seventh domain DM7 to connect the sixth and seventh branches B6 and B7. The first domain linking unit LP1 may be located at the center of the boundary region between the second and third domains DM2 and DM3 and the second domain linking unit LP2 may be located at the center of the sixth and seventh domains LP1 and LP2. (DM6, DM7).
상기 제1 가지부들(B1)에 의해 상기 액정분자들이 배향되는 영역을 상기 제1 도메인(DM1)으로 정의할 때, 상기 제1 도메인(DM1)에서 제1 액정 배향 방향(DR1)은 제3 방향(D3)으로 정의된다. 상기 제2 가지부들(B2)에 의해 상기 액정분자들이 배향되는 영역을 상기 제2 도메인(DM2)으로 정의할 때, 상기 제2 도메인(DM2)에서 제2 액정 배향 방향(DR2)은 제3 방향(D4)으로 정의된다. When a region in which the liquid crystal molecules are oriented by the first branch portions B1 is defined as the first domain DM1, the first liquid crystal alignment direction DR1 in the first domain DM1 is the third direction (D3). The second liquid crystal alignment direction DR2 in the second domain DM2 is defined as a third direction DM2 when a region where the liquid crystal molecules are oriented by the second branch portions B2 is defined as the second domain DM2, (D4).
상기 제3 도메인(DM3)에서 제3 액정 배향 방향(DR3)은 상기 제5 방향(D3)으로 정의되며, 상기 제4 도메인(DM2)에서 제4 액정 배향 방향(DR4)은 상기 제6 방향(D3)으로 정의될 수 있다. The third liquid crystal alignment direction DR3 in the third domain DM3 is defined as the fifth direction D3 and the fourth liquid crystal alignment direction DR4 in the fourth domain DM2 is defined as the fourth direction D3).
상술한 내용을 종합하면, 상기 제1 서브화소영역(SPA1)에 상기 제2 방향(D2)으로 순차적으로 배열되는 상기 제1 내지 제4 도메인들(DM1-DM4)이 형성되고, 상기 제1 내지 제4 도메인들(DM1-DM4)에서 액정 배향 방향들은 모두 상이하다. 따라서, 상기 제1 서브화소영역(SPA1)에 대한 시야 범위가 확대될 수 있다.The first to fourth domains DM1 to DM4 sequentially arranged in the second direction D2 are formed in the first sub pixel region SPA1, The liquid crystal alignment directions in the fourth domains DM1-DM4 are all different. Therefore, the field-of-view range for the first sub pixel region SPA1 can be enlarged.
또한, 상기 제2 서브화소영역(SPA2)에 상기 제2 방향(D2)으로 순차적으로 배열되는 상기 제5 내지 제8 도메인들(DM5-DM8)이 형성되고, 상기 제5 내지 제5 도메인들(DM5-DM8)에서 액정 배향 방향들은 모두 상이하다. 따라서, 상기 제2 서브화소영역(SPA2)에 대한 시야 범위가 확대될 수 있다.The fifth to eighth domains DM5 to DM8 are sequentially formed in the second direction D2 in the second sub pixel area SPA2, and the fifth to fifth domains DM5-DM8) are all different in orientation direction. Therefore, the field of view for the second sub pixel region SPA2 can be enlarged.
한 화소 내에서 상기 제1 내지 제8 도메인들(DM1~DM8)이 상기 제2 방향(D2)으로 배열된다. 따라서, 상기 제1 방향(D1)으로 휘어진 곡면표시장치(500)에서 오정렬로 인해, 서로 다른 액정 배향 방향을 갖는 도메인들이 중첩하는 것을 방지할 수 있고, 그 결과 액정 오배향으로 인한 텍스쳐 불량을 방지할 수 있다.The first to eighth domains DM1 to DM8 are arranged in the second direction D2 within one pixel. Therefore, it is possible to prevent domains having different liquid crystal alignment directions from overlapping due to misalignment in the
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터, 색화소 및 스페이서의 위치 관계를 나타낸 평면도이고, 도 6은 도 5에 도시된 절단선 Ⅱ-Ⅱ`에 따라 절단한 단면도이다. 도 5에는 3×3 화소를 도시하였으며, 각 화소에서 상기 제1 및 제2 박막 트랜지스터(TR1, TR2)가 위치하는 트랜지스터 영역(TA)만을 도시하였다. 따라서, 도 5에는 3×3개의 트랜지스터 영역(TA11, TA12, TA13, TA21, TA22,TA23, TA31, TA32, TA33)이 도시된다.FIG. 5 is a plan view showing a positional relationship between a thin film transistor, a color pixel, and a spacer according to an embodiment of the present invention, and FIG. 6 is a cross-sectional view taken along the line II-II of FIG. FIG. 5
도 5를 참조하면, 상기 3×3 화소에서 행 방향으로 블루, 그린 및 레드 색화소(B, G, R)가 순차적으로 배치되고, 동일 열에서는 동일 컬러를 갖는 색화소가 배치된다. 즉, 상기 트랜지스터 영역(TA11, TA21, TA31)에는 블루 색화소(B)가 배치되고, 상기 트랜지스터 영역(TA12, TA22, TA32)에는 그린 색화소(G)가 배치되며, 상기 트랜지스터 영역(TA13, TA23, TA33)에는 레드 색화소(R)가 배치된다.Referring to FIG. 5, blue, green, and red pixels B, G, and R are sequentially arranged in the row direction in the 3 × 3 pixels, and color pixels having the same color are arranged in the same column. In other words, a blue pixel B is arranged in the transistor region TA11, TA21 and TA31, a green pixel G is arranged in the transistor region TA12, TA22 and TA32, TA23, and TA33 are arranged with red pixels R.
또한, 각 트랜지스터 영역(TA11~TA33)에는 제1 및 제2 박막 트랜지스터(TR1, TR2)가 구비된다. 그러나, 각 트랜지스터 영역(TA11~TA33)에 구비되는 박막 트랜지스터의 개수는 상기 제1 및 제2 서브 화소 전극(PE1, PE2)에 서로 다른 크기의 데이터 신호를 인가하는 방법에 따라서 달라질 수 있다. 즉, 각 트랜지스터 영역(TA11~TA33)에는 한 개의 박막 트랜지스터가 구비될 수 있고, 3개 이상의 박막 트랜지스터가 구비될 수도 있다.In addition, the first and second thin film transistors TR1 and TR2 are provided in the respective transistor regions TA11 to TA33. However, the number of the thin film transistors included in each of the transistor regions TA11 to TA33 may vary depending on the method of applying data signals of different sizes to the first and second sub-pixel electrodes PE1 and PE2. That is, each of the transistor regions TA11 to TA33 may include one thin film transistor or three or more thin film transistors.
도 6에 도시된 바와 같이 상기 액정표시장치(500)는 상기 표시기판(100) 상에 구비되는 컬럼 스페이서(CS)를 포함한다. 본 발명의 일 실시예로, 상기 컬럼 스페이서(CS)는 메인 스페이서(MS) 및 서브 스페이서(SS)를 포함한다. 상기 메인 스페이서(MS)는 상기 블루 색화소(B)가 구비된 트랜지스터 영역(TA11)에 구비되고, 상기 서브 스페이서(SS)는 상기 그린 및 레드 색화소(G, R)가 구비된 트랜지스터 영역(TA21, TA22, TA23, TA31, TA32, TA33)에 구비된다. 상기 메인 스페이서(MS)는 제1 높이(h1) 및 제1 폭(w1)을 갖고, 상기 서브 스페이서(SS)는 상기 제1 높이(h1)보다 작은 제2 높이(h2)를 갖는다. 따라서, 상기 메인 스페이서(MS)의 상면은 상기 대향기판(300)과 접촉하지만, 상기 서브 스페이서(SS)의 상면은 상기 대향기판(300)과 소정 간격 이격될 수 있다. 본 발명의 일 예로, 상기 메인 스페이서(MS)와 상기 서브 스페이서(SS)의 높이차는 대략 0.2㎛일 수 있다. 또한, 상기 서브 스페이서(SS)는 상기 제1 폭(w1)보다 작거나 같은 제2 폭(w2)을 갖는다.As shown in FIG. 6, the
본 발명의 일 예로, 상기 블루 색화소(B)는 제1 두께(t1)로 형성되는 반면, 상기 그린 및 레드 색화소(G, R)는 상기 제1 두께(t1)보다 작은 제2 두께(t2)로 형성된다. 본 발명의 일 예로, 상기 블루 색화소(B)와 상기 그린 및 레드 색화소(G, R)의 두께 차이는 대략 0.2㎛일 수 있다.In one embodiment of the present invention, the blue pixel B is formed with a first thickness t1 while the green and red pixels G and R are formed with a second thickness t1 less than the first thickness t1, t2. In an example of the present invention, the thickness difference between the blue pixel (B) and the green and red pixels (G, R) may be approximately 0.2 탆.
상기 메인 스페이서(MS)의 상면과 서브 스페이서(SS)의 상면 사이의 원하는 단차가 만약 0.4㎛라면, 상기 메인 스페이서(MS)와 상기 서브 스페이서(SS)의 높이차 및 상기 블루 색화소(R)와 상기 그린 및 레드 색화소(G, R)의 두께 차이를 이용하여 상기 메인 스페이서(MS)의 상면과 서브 스페이서(SS)의 상면 사이의 단차가 확보할 수 있다. 이처럼, 상기 메인 스페이서(MS)를 상기 블루 색화소(B) 상에 형성함으로써 상기 컬럼 스페이서(CS)를 상기 표시기판(100) 상에 형성하는 공정 시간 및 난이도 측면에서 유리할 수 있다.The height difference between the main spacer MS and the sub spacer SS and the height difference between the main spacer MS and the sub spacer SS are 0.4 μm, A step between the upper surface of the main spacer MS and the upper surface of the sub spacer SS can be ensured by using the thickness difference between the green and red pixels G and R. [ The formation of the main spacer MS on the blue pixel B may be advantageous in terms of process time and difficulty in forming the column spacer CS on the
만약, 본 발명의 다른 실시예로 상기 블루 색화소(B)의 두께가 상기 그린 및 레드 색화소(G, R)의 두께와 동일한 경우, 상기 메인 스페이서(MS)의 위치는 상기 블루 색화소(B)의 영역에 제한되지 않고 상기 그린 및 레드 색화소(G, B)의 영역에도 형성될 수 있다.If the thickness of the blue pixel (B) is equal to the thickness of the green and red pixels (G, R), the position of the main spacer (MS) B), but may also be formed in the regions of the green and red pixels (G, B).
도 6에서는 설명의 편의를 위하여 제1 베이스 기판(S1)과 컬러 필터(CF) 사이에 구비되는 막들을 생략하고, 상기 대향기판(300)의 제2 베이스 기판(S2) 상에 구비되는 막들을 생략하고 도시하였다.6, the films provided between the first base substrate S1 and the color filter CF are omitted for convenience of description and the films provided on the second base substrate S2 of the
도 6에 도시된 바와 같이, 상기 각 트랜지스터 영역(TA11~TA33) 내에서 실제 상기 제1 및 제2 박막 트랜지스터(TR1, TR2)가 구비되는 영역은 그렇지 않은 영역보다 상대적으로 높다. 상기 메인 및 서브 스페이서(MS, SS)는 상기 각 트랜지스터 영역(TA11~TA33) 중에서 실제 상기 제1 및 제2 박막 트랜지스터(TR1, TR2)가 구비되는 영역, 예들 들어 제1 또는 제2 게이트 전극(GE1, GE2)이 형성된 영역에 형성되어 이들과 마주할 수 있다.As shown in FIG. 6, the regions where the first and second thin film transistors TR1 and TR2 are actually provided in the respective transistor regions TA11 to TA33 are relatively higher than those in the non-region. The main and sub spacers MS and SS may be formed in a region where the first and second thin film transistors TR1 and TR2 are actually provided among the transistor regions TA11 to TA33, GE1, and GE2) are formed, and can face each other.
본 발명의 일 예로, 상기 메인 스페이서(MS)는 상기 블루 색화소(B)가 구비되고 열 방향으로 연속하는 3 개의 트랜지스터 영역(TA11, TA12, TA13) 중 하나의 트랜지스터 영역(TA11)의 제1 박막 트랜지스터(TR1) 상에 위치할 수 있다. 즉, 3×3 화소에 구비되는 상기 메인 스페이서(MS)의 개수는 1개 일 수 있다.The main spacers MS may be provided in the first region TA11 of one of the three transistor regions TA11, TA12 and TA13 having the blue pixel B and continuing in the column direction, And may be located on the thin film transistor TR1. That is, the number of the main spacers (MS) included in 3x3 pixels may be one.
또한, 상기 서브 스페이서(SS)는 상기 그린 및 레드 색화소(G, R)가 구비되는 6개의 트랜지스터 영역(TA21, TA22, TA23, TA31, TA32, TA33) 각각의 제1 및 제2 박막 트랜지스터(TR1, TR2) 상에 위치할 수 있다. 즉, 3×3 화소에 구비되는 상기 서브 스페이서(SS)의 개수는 12일 수 있다. The sub-spacers SS are connected to the first and second thin film transistors (G, R) of the six transistor regions TA21, TA22, TA23, TA31, TA32, TR1, TR2). That is, the number of sub-spacers (SS) included in 3 × 3 pixels may be 12.
본 발명의 일 예로, 도 6에서는 상기 서브 스페이서들(SS)이 모두 동일 높이를 갖는 구조를 도시하였으나, 상기 서브 스페이서들(SS) 사이에는 높이차가 존재할 수 있다. In the example of FIG. 6, the sub-spacers SS have the same height, but the height difference may exist between the sub-spacers SS.
도 7은 컬럼 스페이서의 면적비에 따른 스미어(smear)의 관계를 나타낸 그래프이다. 도 7에서 x축은 컬럼 스페이서(CS)의 면적비(%)를 나타내고, y축은 스미어 크기(kgf)를 나타낸다. 여기서, 상기 컬럼 스페이서(CS)의 면적비(%)는 상기 액정표시장치(500)의 표시영역(DA, 도 1a 및 1b에 도시됨)에 대한 상기 컬러 스페이서(CS)와 상기 표시기판(100)의 전체 접촉 면적의 합의 비율을 나타낸다.7 is a graph showing the relationship of smear according to the area ratio of the column spacer. 7, the x-axis represents the area ratio (%) of the column spacer CS and the y-axis represents the smear size (kgf). The area ratio (%) of the column spacer CS is determined by the color spacer CS and the
도 7을 참조하면, 상기 컬럼 스페이서(CS)의 면적비(%)가 증가할수록 상기 액정표시장치(500)가 견딜 수 있는 상기 스미어 크기(kgf)도 증가하는 것을 할 수 있다. 6kgf 이상의 스미어 마진을 확보하기 위해서는 대략 0.914% 이상의 컬럼 스페이서 면적비를 갖는 것이 바람직하다. 이렇게 했을 때, 상기 6kgf 까지는 셀갭의 변화(즉, 감소)가 발생하지 않아 액정표시장치(500)가 정상적으로 구동한다.Referring to FIG. 7, as the area ratio (%) of the column spacer CS increases, the smear size (kgf) that the liquid
따라서, 본 발명의 일 실시예로, 상기 컬럼 스페이서(CS)는 상기 면적비(%)가 대략 0.914% 이상을 갖도록 형성될 수 있다.Accordingly, in an embodiment of the present invention, the column spacer CS may be formed such that the area ratio (%) is approximately 0.914% or more.
본 발명의 다른 실시예로, 만약 7kgf 이상의 스미어 마진을 확보하고자 하는 경우 상기 액정표시장치(500)는 대략 1.26% 이상의 컬럼 스페이서(CS) 면적비(%)를 가질 수 있다.In another embodiment of the present invention, if the smear margin of 7 kgf or more is to be secured, the
도 8은 본 발명의 다른 실시예에 따른 박막 트랜지스터, 색화소 및 스페이서의 위치 관계를 나타낸 평면도이고, 도 9는 도 8에 도시된 절단선 Ⅲ-Ⅲ`에 따라 절단한 단면도이다. 단, 도 8 및 도 9에 도시된 구성 요소 중 도 5 및 도 6에 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일함 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다. FIG. 8 is a plan view showing a positional relationship between a thin film transistor, a color pixel, and a spacer according to another embodiment of the present invention, and FIG. 9 is a sectional view taken along a cutting line III-III` shown in FIG. 8 and 9, the same constituent elements as those shown in Figs. 5 and 6 are denoted by the same reference numerals, and a detailed description thereof will be omitted.
도 8 및 도 9를 참조하면, 상기 트랜지스터 영역(TA11, TA21, TA31)에는 블루 색화소(B)가 배치되고, 상기 트랜지스터 영역(TA12, TA22, TA32)에는 그린 색화소(G)가 배치되며, 상기 트랜지스터 영역(TA13, TA23, TA33)에는 레드 색화소(R)가 배치된다. 각 트랜지스터 영역(TA11~TA33)에는 제1 및 제2 박막 트랜지스터(TR1, TR2)가 구비된다. 8 and 9, a blue pixel B is arranged in the transistor region TA11, a capacitor TA21 and a capacitor TA31, and a green pixel G is arranged in the transistor region TA12, TA22 and TA32 And red pixels R are arranged in the transistor regions TA13, TA23, and TA33. The first and second thin film transistors TR1 and TR2 are provided in the respective transistor regions TA11 to TA33.
상기 액정표시장치(500)는 상기 표시기판(100) 상에 구비되는 컬럼 스페이서(CS)를 포함한다. 본 발명의 일 실시예로, 상기 컬럼 스페이서(CS)는 제1 내지 제3 메인 스페이서(MS1, MS2, MS3) 및 다수의 서브 스페이서(SS)를 포함한다. 상기 제1 내지 제3 메인 스페이서(MS1~MS3)는 상기 블루 색화소(B)가 구비된 트랜지스터 영역(TA11, TA12, TA13)에 구비되고, 상기 서브 스페이서들(SS)은 상기 그린 및 레드 색화소(G, R)가 구비된 트랜지스터 영역(TA21, TA22, TA23, TA31, TA32, TA33)에 구비된다.The
상기 제1 내지 제3 메인 스페이서(MS1~MS3)는 제1 높이(h1) 및 제1 폭(w1)을 갖고, 상기 서브 스페이서들(SS) 각각은 상기 제1 높이(h1)보다 작은 제2 높이(h2)를 갖는다. 상기 서브 스페이서(SS)는 상기 제1 폭(w1)보다 작거나 같은 제2 폭(w2)을 갖는다.The first to third main spacers MS1 to MS3 each have a first height h1 and a first width w1 and each of the sub spacers SS has a second height h1 smaller than the first height h1, And a height h2. The sub-spacers SS have a second width w2 that is less than or equal to the first width w1.
도 9에 도시된 바와 같이, 상기 각 트랜지스터 영역(TA11~TA33) 내에서 실제 상기 제1 및 제2 박막 트랜지스터(TR1, TR2)가 구비되는 영역은 그렇지 않은 영역보다 상대적으로 높다.As shown in FIG. 9, the regions where the first and second thin film transistors TR1 and TR2 are actually provided in each of the transistor regions TA11 to TA33 are relatively higher than those in the non-region.
상기 제1 메인 스페이서(MS1)는 상기 트랜지스터 영역(TA11) 중 실제 상기 제1 박막 트랜지스터(TR1)가 구비된 영역에 제공되고, 상기 제2 메인 스페이서(MS2)는 상기 트랜지스터 영역(TA12) 중 실제 상기 제2 박막 트랜지스터(TR2)가 구비된 영역에 제공되며, 상기 제3 메인 스페이서(MS3)는 상기 트랜지스터 영역(TA13) 중 실제 상기 제1 박막 트랜지스터(TR1)가 구비된 영역에 제공된다. 즉, 평면에서 봤을 때 상기 제1 내지 제3 메인 스페이서(MS1, MS2, MS3)는 지그재그 형태로 배치될 수 있다. 본 발명의 일 예로, 3×3 화소에 구비되는 상기 메인 스페이서(MS1, MS2, MS3)의 개수는 3개 일 수 있다. 이처럼, 상기 액정표시장치(500)에 구비되는 상기 메인 스페이서(MS1, MS2, MS3)의 개수가 증가될 경우 높은 스미어 마진을 확보할 수 있다.The first main spacer MS1 is provided in an area where the first thin film transistor TR1 is actually provided among the transistor area TA11 and the second main spacer MS2 is provided in an actual area of the transistor area TA12. The third main spacer MS3 is provided in a region where the first thin film transistor TR1 is provided among the transistor region TA13. That is, the first through third main spacers MS1, MS2, and MS3 may be arranged in a zigzag shape when viewed from a plane. In an exemplary embodiment of the present invention, the number of the main spacers MS1, MS2, and MS3 provided in 3x3 pixels may be three. As such, when the number of the main spacers MS1, MS2, and MS3 provided in the liquid
상기 서브 스페이서들(SS)은 상기 트랜지스터 영역(TA21~TA33) 중에서 실제 상기 제1 및 제2 박막 트랜지스터(TR1, TR2)가 구비되는 영역에 제공될 수 있다. 즉, 상기 3×3 화소에 구비되는 상기 서브 스페이서(SS)의 개수는 12일 수 있다. The sub-spacers SS may be provided in a region where the first and second thin film transistors TR1 and TR2 are actually provided among the transistor regions TA21 to TA33. That is, the number of sub-spacers (SS) included in the 3 × 3 pixel may be 12.
도 10은 본 발명의 다른 실시예에 따른 박막 트랜지스터, 색화소 및 스페이서의 위치 관계를 나타낸 평면도이다. 단, 도 10에 도시된 구성 요소 중 도 8에 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일함 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.10 is a plan view showing a positional relationship of a thin film transistor, a color pixel, and a spacer according to another embodiment of the present invention. 10, the same constituent elements as those shown in FIG. 8 are denoted by the same reference numerals, and a detailed description thereof will be omitted.
도 10을 참조하면, 상기 액정표시장치(500)는 상기 표시기판(100) 상에 구비되는 컬럼 스페이서(CS)를 포함한다. 본 발명의 일 실시예로, 상기 컬럼 스페이서(CS)는 제1 내지 제3 메인 스페이서(MS1, MS2, MS3) 및 다수의 서브 스페이서(SS)를 포함한다. 상기 제1 내지 제3 메인 스페이서(MS1~MS3)는 상기 블루 색화소(B)가 구비된 트랜지스터 영역(TA11, TA12, TA13)에 구비되고, 상기 서브 스페이서들(SS)은 상기 그린 및 레드 색화소(G, R)가 구비된 트랜지스터 영역(TA21, TA22, TA23, TA31, TA32, TA33)에 구비된다.Referring to FIG. 10, the
상기 제1 메인 스페이서(MS1)는 상기 트랜지스터 영역(TA11) 중 실제 상기 제1 박막 트랜지스터(TR1)가 구비된 영역에 제공되고, 상기 제2 메인 스페이서(MS2)는 상기 트랜지스터 영역(TA12) 중 실제 상기 제2 박막 트랜지스터(TR2)가 구비된 영역에 제공되며, 상기 제3 메인 스페이서(MS3)는 상기 트랜지스터 영역(TA13) 중 실제 상기 제1 박막 트랜지스터(TR1)가 구비된 영역에 제공된다. The first main spacer MS1 is provided in an area where the first thin film transistor TR1 is actually provided among the transistor area TA11 and the second main spacer MS2 is provided in an actual area of the transistor area TA12. The third main spacer MS3 is provided in a region where the first thin film transistor TR1 is provided among the transistor region TA13.
즉, 평면에서 봤을 때 상기 제1 내지 제3 메인 스페이서(MS1, MS2, MS3)는 일렬로 배치될 수 있다. 본 발명의 일 예로, 3×3 화소에 구비되는 상기 메인 스페이서(MS1, MS2, MS3)의 개수는 3개 일 수 있다.That is, the first to third main spacers MS1, MS2, and MS3 may be arranged in a line in a plane view. In an exemplary embodiment of the present invention, the number of the main spacers MS1, MS2, and MS3 provided in 3x3 pixels may be three.
상기 서브 스페이서들(SS)은 상기 트랜지스터 영역(TA21~TA33) 중에서 실제 상기 제1 및 제2 박막 트랜지스터(TR1, TR2)가 구비되는 영역에 제공될 수 있다. 즉, 상기 3×3 화소에 구비되는 상기 서브 스페이서(SS)의 개수는 12일 수 있다.The sub-spacers SS may be provided in a region where the first and second thin film transistors TR1 and TR2 are actually provided among the transistor regions TA21 to TA33. That is, the number of sub-spacers (SS) included in the 3 × 3 pixel may be 12.
도 11은 본 발명의 일 실시예에 따른 액정표시장치의 제조 과정을 나타낸 흐름도이다.11 is a flowchart illustrating a manufacturing process of a liquid crystal display device according to an embodiment of the present invention.
도 11을 참조하면, 상기 표시기판(100)을 제조하는 공정은 단계 1(S11) 내지 단계 7(S17)를 포함하고, 상기 대향기판(300)을 제조하는 공정은 단계 1(S31) 내지 단계 3(S33)를 포함한다.11, the process of manufacturing the
구체적으로, 상기 표시기판(100)을 제조하기 위하여, 먼저 상기 제1 베이스 기판(S1) 상에 게이트 라인(GL), 제1 및 제2 게이트 전극(GE1, GE2)을 형성한다(S11). Specifically, in order to manufacture the
다음, 상기 제1 베이스 기판(S1) 상에 상기 게이트 라인(GL), 제1 및 제2 게이트 전극(GE1, GE2)을 커버하는 제1 절연막(L1)을 형성하고, 그 위로 제1 및 제2 액티브 패턴(AP1, AP2)을 형성한다(S12). 상기 제1 및 제2 액티브 패턴(AP1, AP2)은 상기 제1 및 제2 게이트 전극(GE1, GE2)과 마주하는 위치에 각각 형성될 수 있다. Next, a first insulating film L1 covering the gate line GL, the first and second gate electrodes GE1 and GE2 is formed on the first base substrate S1, 2 active patterns AP1 and AP2 are formed (S12). The first and second active patterns AP1 and AP2 may be formed at positions facing the first and second gate electrodes GE1 and GE2, respectively.
상기 제1 절연막(L1) 위로는 제1 및 제2 데이터 라인(DL1, DL2)이 형성되고, 상기 제1 액티브 패턴(AP1) 위로는 제1 소오스 전극(SE1) 및 제1 드레인 전극(DE1)이 형성되며, 상기 제2 액티브 패턴(AP2) 위로는 제2 소오스 전극(SE2) 및 제2 드레인 전극(DE2)이 형성된다(S13). 이로써, 상기 표시기판(100)에는 상기 제1 및 제2 박막 트랜지스터(TR1, TR2)가 완성된다.The first and second data lines DL1 and DL2 are formed on the first insulating layer L1 and the first source electrode SE1 and the first drain electrode DE1 are formed on the first active pattern AP1. And a second source electrode SE2 and a second drain electrode DE2 are formed on the second active pattern AP2 (S13). Thus, the first and second thin film transistors TR1 and TR2 are completed on the
상기 표시기판(100)에는 상기 제1 및 제2 박막 트랜지스터(TR1, TR2)를 커버하는 제2 절연막(L2)가 형성된다(S14). 상기 제2 절연막(L2) 위로는 제3 절연막(L3)이 형성된다(S15). 본 발명의 일 예로, 상기 제3 절연막(L3)은 레드, 그린 및 블루 색화소(R, G, B)를 포함할 수 있다.A second insulating layer L2 covering the first and second thin film transistors TR1 and TR2 is formed on the display substrate 100 (S14). A third insulating film L3 is formed on the second insulating film L2 (S15). In one embodiment of the present invention, the third insulating film L3 may include red, green, and blue pixels (R, G, B).
상기 제3 절연막(L3) 상에는 화소 전극(PE)이 형성된다(S16). 상기 화소 전극(PE)은 제1 및 제2 서브 화소 전극(PE1, PE2)를 포함할 수 있다.A pixel electrode PE is formed on the third insulating film L3 (S16). The pixel electrode PE may include first and second sub-pixel electrodes PE1 and PE2.
상기 화소 전극(PE) 상에는 컬럼 스페이서(CS)가 형성된다(S17). 상기 컬럼 스페서(CS)는 상기 제1 및 제2 박막 트랜지스터(TR1, TR2)가 형성된 영역에 대응하여 형성될 수 있다. 상기 컬럼 스페이서(CS)는 메인 및 서브 스페이서(MS, SS)를 포함하고, 상기 메인 및 서브 스페이서(MS, SS)는 동일 공정을 통해서 동시에 형성될 수 있다.A column spacer CS is formed on the pixel electrode PE (S17). The column spacer CS may be formed corresponding to a region where the first and second thin film transistors TR1 and TR2 are formed. The column spacer CS includes main and sub spacers MS and SS and the main and sub spacers MS and SS can be simultaneously formed through the same process.
도면에 도시하지는 않았지만, 상기 화소 전극(PE)을 형성하는 단계(S16)와 상기 컬러 스페이서(CS)를 형성하는 단계(S17) 사이에 제1 배향막(110)을 형성하는 단계가 더 구비될 수 있다.Although not shown in the drawing, a step of forming the
다음, 상기 대향기판(300)을 제조하기 위하여, 먼저 상기 제2 베이스 기판(S2) 상에 차광층(BM)을 형성한다(S21). 상기 차광층(BM)에 의한 단차를 제거하기 위하여 상기 제2 베이스 기판(S2) 및 상기 차광층(BM) 상에 오버 코팅층(OC)을 형성한다(S22).Next, in order to manufacture the
상기 오버 코팅층(OC) 위로는 공통 전극(CE)이 형성된다(S23). 도면에 도시하지는 않았지만, 상기 공통 전극(CE) 위로는 제2 배향막(310)이 형성될 수 있다.A common electrode CE is formed on the overcoat layer OC (S23). Although not shown in the drawing, the second alignment layer 310 may be formed on the common electrode CE.
이처럼, 상기 표시기판(100)과 상기 대향기판(300)이 각각 제조되면, 상기 표시기판(100)과 상기 대향기판(300) 사이에 액정층(LC)을 형성한다(S31). 이후, 상기 표시기판(100)과 상기 대향기판(300)을 어셈블리하여 상기 액정표시장치(500)를 완성한다(S32).When the
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined in the appended claims. It will be possible.
100 : 표시기판 300 : 대향기판
S1 : 제1 베이스 기판 L1: 제1 절연막
L2: 제2 절연막 L3 : 제3 절연막
TR1: 제1 박막 트랜지스터 TR2 : 제2 박막 트랜지스터
LC: 액정층 CS : 컬럼 스페이서
MS : 메인 스페이서 SS : 서브 스페이서
BM : 차광층 OC : 오버 코팅층
CE : 공통 전극 PE : 화소 전극
500 : 액정표시장치100: display substrate 300: opposing substrate
S1: first base substrate L1: first insulating film
L2: second insulating film L3: third insulating film
TR1: first thin film transistor TR2: second thin film transistor
LC: liquid crystal layer CS: column spacer
MS: Main spacer SS: Sub spacer
BM: Shading layer OC: Overcoat layer
CE: common electrode PE: pixel electrode
500: liquid crystal display
Claims (20)
상기 표시기판과 대향하고, 상기 표시기판과 결합되어 상기 표시기판과 함께 휘어진 대향기판;
상기 표시기판과 상기 대향기판 사이에 배치된 액정층; 및
상기 표시기판 상에 구비되고 상기 대향기판과 접촉하여 상기 표시기판과 상기 대향기판 사이의 셀갭을 유지하는 메인 스페이서 및 상기 표시기판 상에 구비되고 상기 대향기판과 소정 간격 이격되어 배치된 서브 스페이서로 이루어진 컬럼 스페이서를 포함하는 것을 특징으로 하는 액정표시장치.1. A display device comprising: a display substrate having a plurality of pixel regions, at least one thin film transistor provided in each pixel region, and bent in a first direction on a plane;
A counter substrate opposed to the display substrate, the counter substrate coupled with the display substrate and bent together with the display substrate;
A liquid crystal layer disposed between the display substrate and the counter substrate; And
A main spacer provided on the display substrate and contacting the counter substrate to maintain a cell gap between the display substrate and the counter substrate, and a sub spacer provided on the display substrate and spaced apart from the counter substrate by a predetermined distance Wherein the liquid crystal display device comprises a column spacer.
상기 블루 색화소는 상기 그린 및 레드 색화소의 두께보다 큰 두께를 갖는 것을 특징으로 하는 액정표시장치.The display device according to claim 2, wherein the display substrate includes red, green, and blue pixels provided corresponding to the pixel regions,
Wherein the blue pixel has a thickness greater than a thickness of the green and red pixels.
상기 표시기판은 상기 제1 서브화소영역에 구비된 제1 서브 화소 전극 및 상기 제2 서브화소영역에 구비된 제2 서브 화소 전극을 포함하고,
상기 박막 트랜지스터는 상기 제1 서브화소 전극에 연결된 제1 박막 트랜지스터 및 상기 제2 서브 화소 전극에 연결된 제2 박막 트랜지스터를 포함하는 것을 특징으로 하는 액정표시장치.The method of claim 1, wherein each pixel region is divided into first and second sub-
Wherein the display substrate includes a first sub pixel electrode provided in the first sub pixel region and a second sub pixel electrode provided in the second sub pixel region,
Wherein the thin film transistor includes a first thin film transistor connected to the first sub pixel electrode and a second thin film transistor connected to the second sub pixel electrode.
상기 표시영역에 대한 상기 컬럼 스페이서의 상기 표시기판과의 전체 접촉 면적의 비율은 0.914% 이상인 것을 특징으로 하는 액정표시장치.2. The display device according to claim 1, wherein the display substrate includes a display region in which the plurality of pixel regions are defined,
Wherein the ratio of the total contact area of the column spacer to the display substrate with respect to the display area is 0.914% or more.
상기 대향 기판은 상기 화소전극과 함께 전계를 형성하는 공통 전극을 포함하는 것을 특징으로 하는 액정표시장치.The display device according to claim 1, wherein the display substrate includes pixel electrodes arranged in the plurality of pixel regions,
Wherein the counter substrate includes a common electrode that forms an electric field together with the pixel electrode.
상기 화소 영역의 제1 서브 화소 영역에 배치되는 제1 서브 화소 전극; 및
상기 화소 영역의 제2 서브 화소 영역에 배치되는 제2 서브 화소 전극을 포함하는 것을 특징으로 하는 액정표시장치. The liquid crystal display device according to claim 12,
A first sub-pixel electrode disposed in a first sub-pixel region of the pixel region; And
And a second sub-pixel electrode arranged in a second sub-pixel region of the pixel region.
상기 제1 서브 화소 전극과 전기적으로 연결되어 상기 제1 서브 화소 전극 측으로 제1 데이터 신호를 전송하는 제1 데이터 라인; 및
상기 제2 서브 화소 전극과 전기적으로 연결되어 상기 제2 서브 화소 전극 측으로 상기 제1 데이터 신호와 상이한 제2 데이터 신호를 전송하는 제2 데이터 라인을 더 포함하는 것을 특징으로 하는 액정표시장치. 15. The display device according to claim 14,
A first data line electrically connected to the first sub-pixel electrode and transmitting a first data signal to the first sub-pixel electrode; And
And a second data line electrically connected to the second sub-pixel electrode and transmitting a second data signal different from the first data signal to the second sub-pixel electrode side.
상기 제1 및 제2 서브 화소 전극들 각각은,
상기 제1 도메인에 위치하고, 평면상에서 상기 제1 및 제2 방향들과 경사진 방향으로 연장된 제1 가지부들;
상기 제2 도메인에 위치하고, 평면상에서 상기 제1 및 제2 방향들과 경사진 방향으로 연장된 제2 가지부들;
상기 제3 도메인에 위치하고, 평면상에서 상기 제1 및 제2 방향들과 경사진 방향으로 연장된 제3 가지부들; 및
상기 제4 도메인에 위치하고, 평면상에서 상기 제1 및 제2 방향들과 경사진 방향으로 연장된 제4 가지부들을 포함하는 것을 특징으로 하는 액정표시장치. The method of claim 14, wherein a first domain, a second domain, a third domain, and a fourth domain, which are sequentially arranged in the second direction, are defined in each of the first and second sub pixel regions,
Each of the first and second sub-
First branches located in the first domain and extending in an oblique direction with respect to the first and second directions in a plane;
Second branch portions located in the second domain and extending in an oblique direction with respect to the first and second directions in a plane;
Third branch portions located in the third domain and extending in an oblique direction with respect to the first and second directions on a plane; And
And fourth branch portions located in the fourth domain and extending in an oblique direction with respect to the first and second directions on a plane.
상기 제1 방향으로 연장되어 상기 제1 및 제2 가지부들과 연결되고, 상기 제1 도메인 및 상기 제2 도메인 사이에 위치하는 제1 가로 줄기부; 및
상기 제1 방향으로 연장되어 상기 제3 및 제4 가지부들과 연결되고, 상기 제3 도메인 및 상기 제4 도메인 사이에 위치하는 제2 가로 줄기부를 더 포함하는 것을 특징으로 하는 액정표시장치. 17. The display device of claim 16, wherein each of the first and second sub-
A first transverse base extending in the first direction and connected to the first and second branches, the first transverse base located between the first domain and the second domain; And
Further comprising a second transverse portion extending in the first direction and connected to the third and fourth branches and positioned between the third domain and the fourth domain.
상기 표시기판과 대향하고, 상기 표시기판과 함께 휘어진 대향기판을 제조하는 단계;
상기 표시기판 상에 구비되고 메인 스페이서 및 서브 스페이서로 이루어진 컬럼 스페이서를 형성하는 단계;
상기 표시기판과 상기 대향기판 사이에 액정층을 형성하는 단계; 및
상기 표시기판과 상기 대향기판을 결합하는 단계를 포함하고,
상기 메인 스페이서는 상기 대향기판과 접촉하여 상기 표시기판과 상기 대향기판 사이의 셀갭을 유지하고, 상기 서브 스페이서는 상기 대향기판과 소정 간격 이격되어 배치되는 것을 특징으로 하는 액정표시장치의 제조방법.Fabricating a display substrate having a plurality of pixel regions and provided with at least one thin film transistor in each pixel region and being bent in a first direction on a plane;
Fabricating an opposing substrate facing the display substrate and curved together with the display substrate;
Forming a column spacer on the display substrate and including a main spacer and a sub spacer;
Forming a liquid crystal layer between the display substrate and the counter substrate; And
And combining the display substrate and the counter substrate,
Wherein the main spacers are in contact with the counter substrate to maintain a cell gap between the display substrate and the counter substrate, and the sub spacers are spaced apart from the counter substrate by a predetermined distance.
상기 블루 색화소는 상기 그린 및 레드 색화소의 두께보다 큰 두께를 가지며,
상기 메인 스페이서는 상기 블루 색화소 상에 구비되고, 상기 서브 스페이서는 상기 그린 및 레드 색화소 상에 구비되는 것을 특징으로 하는 액정표시장치의 제조방법.
19. The display device according to claim 18, wherein the display substrate includes red, green, and blue pixels provided corresponding to the pixel regions,
Wherein the blue pixel has a thickness greater than the thickness of the green and red pixels,
Wherein the main spacers are provided on the blue pixels and the sub spacers are provided on the green and red pixels.
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