KR20150009369A - 영상 처리 장치 및 영상 처리 방법 - Google Patents

영상 처리 장치 및 영상 처리 방법 Download PDF

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Abstract

본 발명의 일 실시 예에 따른 영상 처리 장치는 복수의 화소를 포함하는 표시부 및 행에 따라 구분되어 출력되는 영상 신호의 제1 픽셀 데이터에 대응되는 임계 값을 이용하여, 제1 픽셀 데이터를 변경하고, 변경된 제1 픽셀 데이터와 제1 픽셀 데이터의 차이를 이용하여 확산 데이터를 생성하고, 확산 데이터를 이용하여 제2 픽셀 데이터 및 제3 픽셀 데이터를 변경하는 확산 모듈, 행에 따라 구분되어 출력된 영상 신호 및 확산 모듈에서 변경된 픽셀 데이터를 포함하는 영상 신호를 저장하는 메모리 및 확산 모듈에서 변경된 픽셀 데이터를 포함하는 영상 신호를 메모리로부터 독출하여 표시부로 출력하는 메모리 제어부를 포함하는 복수의 코어 프로세서를 포함한다.

Description

영상 처리 장치 및 영상 처리 방법{VIDEO PROCESSING DEVICE AND VIDEO PROCESSING METHOD}
본 발명은 복수의 코어 프로세서를 이용하여 영상 신호를 처리하는 영상 처리 장치 및 영상 처리 방법에 관한 것이다.
영상 신호는 다수의 픽셀 데이터로 구성될 수 있다. 표시 장치에서의 화소들은 적색, 녹색 및 청색 서브 화소 등을 포함할 수 있으며, 영상 신호에 의해 영상이 표시 장치 상에 표시될 때, 표시 장치는 픽셀 데이터에 따라 표시 장치 상의 화소들을 발광시킬 수 있다. 각각의 서브 화소의 픽셀 데이터를 변경하여, 각 화소마다 다양한 색이 표시될 수 있다.
이때, 표시 장치는 표시 장치에 적합하도록 영상 신호를 표시하기 위해, 영상 신호에 오차 분산 알고리즘을 적용할 수 있다. 즉, 영상 처리를 통해 오차 분산 알고리즘을 적용된 픽셀 데이터로 화소를 발광시킬 수 있다.
그러나, 픽셀 데이터를 시간 지연 없이 실시간으로 영상 처리하기 위해서는 하드웨어의 용량, 면적 또는 크기가 문제된다.
본 발명은 전술한 필요성을 충족하기 위해 제안되는 것으로서,복수의 코어 프로세서를 이용하여 영상 신호를 영상 처리하는 방법 및 영상 처리 장치를 제공함에 있다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시 예에 따른 영상 처리 장치는 복수의 화소를 포함하는 표시부 및 행에 따라 구분되어 출력되는 영상 신호의 제1 픽셀 데이터에 대응되는 임계 값을 이용하여, 제1 픽셀 데이터를 변경하고, 변경된 제1 픽셀 데이터와 제1 픽셀 데이터의 차이를 이용하여 확산 데이터를 생성하고, 확산 데이터를 이용하여 제2 픽셀 데이터 및 제3 픽셀 데이터를 변경하는 확산 모듈, 행에 따라 구분되어 출력된 영상 신호 및 확산 모듈에서 변경된 픽셀 데이터를 포함하는 영상 신호를 저장하는 메모리 및 확산 모듈에서 변경된 픽셀 데이터를 포함하는 영상 신호를 메모리로부터 독출하여 표시부로 출력하는 메모리 제어부를 포함하는 복수의 코어 프로세서를 포함한다.
확산모듈은 제1 픽셀 데이터에 대응되는 최대 값, 최소 값 및 디더(dither) 값을 결정하는 업데이트부 및 최대 값, 최소 값 및 디더 값을 이용하여 임계 값을 산출하는 확산 제어부를 포함할 수 있다.
확산 제어부는 제1 픽셀 데이터가 임계 값 이하면 제1 픽셀 데이터를 최소 값으로 변경할 수 있다.
확산 제어부는 제1 픽셀 데이터가 임계 값을 초과하면 제1 픽셀 데이터를 최대 값으로 변경할 수 있다.
확산 제어부는 행에서의 제1 픽셀 데이터의 위치를 판단하고, 판단된 제1 픽셀 데이터의 위치에 따라 제2 픽셀 데이터 및 제3 픽셀 데이터를 변경할 수 있다.
업데이트부는 확산 데이터를 구분하여 제2 픽셀 데이터 및 제3 픽셀 데이터 중 적어도 하나에 합산할 수 있다.
메모리 제어부는 제1 픽셀 데이터, 제2 픽셀 데이터 및 제3 픽셀 데이터를 딜레이하여 확산 모듈로 출력할 수 있다.
픽셀 데이터가 행렬의 형태로 배열된 영상 신호를 수신하고, 영상 신호를 행에 따라 구분하여 출력하는 디코더를 더 포함할 수 있다.
복수의 코어 프로세서는 제1 코어 프로세서 및 제2 코어 프로세서를 포함하고, 디코더는 제n 번째 행에 대응되는 영상 신호를 제1 코어 프로세서로 출력하고, 제n-1 번째 행에 대응되는 영상 신호를 제2 코어 프로세서로 출력할 수 있다.
제1 코어 프로세서로부터 제n 번째 행에 대응되고, 확산 모듈에서 변경된 영상 신호가 출력되면, 제2 코어 프로세서로부터 제n-1 번째 행에 대응되고, 확산 모듈에서 변경된 영상 신호가 출력되도록 구동할 수 있다.
화소는 복수의 서브 화소가 펜타일 구조로 배열되는 것을 특징으로 할 수 있다.
화소에 포함된 서브 화소의 개수에 따라, 복수의 코어 프로세서 중 어느 하나에 포함되는 확산 모듈, 메모리 및 메모리 제어부의 개수가 결정될 수 있다.
본 발명의 일 실시 예에 따른 영상 처리 방법은 행에 따라 구분되어 출력되는 영상 신호의 제1 픽셀 데이터에 대응되는 임계 값을 이용하여, 제1 픽셀 데이터를 변경하는 단계 변경된 제1 픽셀 데이터와 제1 픽셀 데이터의 차이를 이용하여 확산 데이터를 생성하는 단계 및 확산 데이터를 이용하여 제2 픽셀 데이터 및 제3 픽셀 데이터를 변경하는 단계 및 변경된 픽셀 데이터를 포함하는 영상 신호를 출력하는 단계를 포함하되, 행에 따라 구분되어 출력되는 영상 신호에 대응되는 복수의 코어 프로세서 각각에 의해 수행될 수 있다.
제1 픽셀 데이터를 변경하는 단계는 제1 픽셀 데이터에 대응되는 최대 값, 최소 값 및 디더(dither) 값을 결정하는 단계를 포함할 수 있다.
제1 픽셀 데이터를 변경하는 단계는 최대 값, 최소 값 및 디더 값을 이용하여 임계 값을 산출하는 단계를 더 포함할 수 있다.
제1 픽셀 데이터를 변경하는 단계는 제1 픽셀 데이터가 임계 값 이하면 제1 픽셀 데이터를 최소 값으로 변경하는 단계를 더 포함할 수 있다.
제1 픽셀 데이터를 변경하는 단계는 제1 픽셀 데이터가 임계 값을 초과하면 제1 픽셀 데이터를 최대 값으로 변경하는 단계를 더 포함할 수 있다.
제2 픽셀 데이터 및 제3 픽셀 데이터를 변경하는 단계는 행에서의 제1 픽셀 데이터의 위치를 판단하는 단계 및 판단된 제1 픽셀 데이터의 위치에 따라 제2 픽셀 데이터 및 제3 픽셀 데이터를 변경하는 단계를 포함할 수 있다.
제2 픽셀 데이터 및 제3 픽셀 데이터를 변경하는 단계는 확산 데이터를 구분하여 제2 픽셀 데이터 및 제3 픽셀 데이터 중 적어도 하나에 합산하는 단계를 포함할 수 있다.
픽셀 데이터가 행렬의 형태로 배열된 영상 신호를 수신하고, 영상 신호를 행에 따라 구분하여 출력하는 단계를 더 포함할 수 있다.
복수의 코어 프로세서는 제1 코어 프로세서 및 제2 코어 프로세서를 포함하고, 영상 신호를 행에 따라 구분하여 출력하는 단계는, 제n 번째 행에 대응되는 영상 신호를 제1 코어 프로세서로 출력하는 단계 및 제n-1 번째 행에 대응되는 영상 신호를 제2 코어 프로세서로 출력하는 단계를 포함할 수 있다.
변경된 픽셀 데이터를 포함하는 영상 신호를 출력하는 단계는 제1 코어 프로세서가 제n 번째 행에 대응되고, 변경된 영상 신호를 출력하는 단계 및 제2 코어 프로세서가 제n-1 번째 행에 대응되고, 변경된 영상 신호를 출력하는 단계를 포함할 수 있다.
본 발명에 따른 영상 처리 장치 및 영상 처리 방법의 효과에 대해 설명하면 다음과 같다.
본 발명에 따른 영상 처리 장치 및 영상 처리 방법은 영상 신호를 시간 지연 없이 실시간으로 영상 처리할 수 있다는 장점이 있다.
그리고, 본 발명의 실시예들 중 적어도 하나에 의하면, 영상 처리에필요한 하드웨어의 크기, 면적 및 용량을 줄일 수 있다는 장점이 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 영상 처리 장치를 나타낸 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 영상 처리 방법을 나타낸 순서도이다.
도 3은 본 발명의 일 실시 예에 따른 영상 처리 장치의 타이밍도이다.
도 4는 도 1의 실시 예에 따른 영상 처리 장치의 코어 프로세서의 구성을 나타낸 블록도이다.
도 5는 도 4의 실시 예에 따른 코어 프로세서의 타이밍도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명의 실시 예를 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시 예에 따른 영상 처리 장치를 나타낸 블록도이다. 도시된 바와 같이, 영상 처리 장치는 제1 코어 프로세서(10), 제2 코어프로세서, 디코더(30), 인코더(40), 최대 값/최소 값 테이블(50) 및 디더 값 테이블(60)을 포함할 수 있다. 영상 처리 장치에서 처리되는 영상 신호는 복수의 화소를 포함하는 표시부(70)로 출력되고, 표시부(70)는 영상 신호에 따라 복수의 화소를 발광시킴으로써, 영상을 표시할 수 있다.
먼저, 디코더(30)는 영상 신호를 수신하여 이를 행에 따라 구분하고, 구분된 영상 신호를 각각의 코어 프로세서(10)에 출력할 수 있다.
코어 프로세서(10)는 복수의 메모리 제어부(100, 110, 120, 130), 복수의 확산 모듈(102, 112, 122, 132) 및 복수의 메모리(104, 114, 124, 134)를 포함할 수 있다.
이때, 코어 프로세서(10)에 포함되는 메모리 제어부, 확산 모듈 및 메모리 각각의 개수는 화소에 포함되는 서브 화소의 개수에 대응되어 결정될 수 있다. 예를 들어, 화소가 4개의 부화소(RGBG)를 포함하는 펜타일(pentile) 구조인 경우, 각각 4개의 메모리 제어부(100, 110, 120, 130), 확산 모듈(102, 112, 122, 132) 및 메모리(104, 114, 124, 134)가 코어 프로세서(10)에 포함될 수 있다.
이하에서는 부화소 (R)에 대응되는 메모리 제어부(100), 확산 모듈(102) 및 메모리(104)에 의해 처리되는 영상 신호 및 픽셀 데이터에 대해 설명한다.
메모리 제어부(100)는 수신된 영상 신호를 메모리(104)에 저장하고, 메모리(104)에 저장되는 영상 신호를 독출할 수 있다. 또한, 메모리 제어부(100)는 확산 모듈(102)에 의해 변경된 영상 신호를 메모리(104)에 저장하고, 이를 메모리(104)로부터 독출할 수도 있다. 그리고, 메모리 제어부(100)는 메모리(104)에 저장된 영상 신호를 확산 모듈(102)로 출력할 수 있다.
확산 모듈(102)은 메모리 제어부(100)로부터 수신되는 영상 신호를 변경할 수 있다. 이때, 확산 모듈(102)은 최대 값/최소 값 테이블(50) 및 디더 값 테이블(60)을 이용하여 영상 신호를 변경할 수 있다. 이에 대해서는 이하의 도면들을 참조하여 후술한다.
한편, 최대 값/최소 값 테이블(50)은 영상 신호에 포함되는 픽셀 데이터에 대응되는 최대 값과 최소 값들을 포함할 수 있다.
디더 값 테이블(60)은 영상 신호에 포함되는 픽셀 데이터에 대응되는 디더 값들을 포함할 수 있다.
그리고, 인코더(40)는 복수의 코어 프로세서(10)에서 출력되는 영상 신호를 인코딩하여 표시부(70)로 출력할 수 있다.
다음으로, 도 2를 참조하여 영상 처리 장치를 이용한 영상 처리 방법에 대해 설명한다.
도 2는 본 발명의 일 실시 예에 따른 영상 처리 방법을 나타낸 순서도이다. 먼저, 디코더(30)는 영상 신호를 수신(S10)한다. 영상 처리 방법에 따라 처리되는 영상 신호에는 복수의 픽셀 데이터가 행렬의 형태로 배열될 수 있다. 이하에서는 영상 신호가 행렬의 형태로 배열되는 1024*768개의 픽셀 데이터를 포함하는 것으로 가정하여 설명한다.
그러면, 디코더(30)는 영상 신호를 행에 따라 구분하여 출력(S12)한다. 예를 들어, 디코더(30)는 제N 행에 배열되는 복수의 픽셀 데이터를 포함하는 제1 영상 신호와 제N+1 행에 배열되는 복수의 픽셀 데이터를 포함하는 제2 영상 신호로 구분하고, 제1 영상 신호를 제1 코어 프로세서(10)로 출력하고, 제2 영상 신호를 제2 코어 프로세서(20)로 출력할 수 있다. 상기에서, N은 홀수로 가정한다.
이외에도, 디코더(40)는 영상 처리 장치에 포함되는 코어 프로세서의 개수에 따라, 영상 신호를 구분할 수 있다. 일례로, 코어 프로세서가 4개인 경우, 디코더(30)는 영상 신호를 제N 행, 제N+1 행, 제N+2 행 및 제N+3 행으로 구분하여 출력할 수 있다. 상기에서 N은 1, 5, …, 4K-3의 값을 가질 수 있으며, 이때, 4K는 영상 신호의 행의 개수를 나타내는 정수일 수 있다.
그러면, 각각의 코어 프로세서(10, 20)는 행에 따라 구분된 영상 신호를 수신(S14)한다. 이하에서는 제1 코어 프로세서(10)에서 수행되는 영상 처리 방법에 대해 설명한다.
제1 코어 프로세서(10)에서 수신된 영상 신호는 제1 내지 제4 메모리(104, 114, 124, 134)에 입력되어 저장될 수 있다. 제1 메모리(104)에 저장된 영상 신호는 제1 메모리 제어부(100)에 의해 제1 확산 모듈(102)로 전달될 수 있다.
제1 확산 모듈(102)은 제1 픽셀 데이터의 최대 값, 최소 값 및 디더 값 결정(S16)한다. 제1 픽셀 데이터는 제N 행에 포함되는 픽셀 데이터이며, P(y,x)로 가정하여 설명한다. 이때, y는 제1 픽셀 데이터가 위치하는 영상 신호의 행(height)을 의미하고, x는 제1 픽셀 데이터가 위치하는 영상 신호의 열(width)을 의미한다.
제1 확산 모듈(102)은 최대 값, 최소 값 테이블로부터 제1 픽셀 데이터에 대응되는 최대 값과 최소 값을 독출할 수 있다. 또한, 제1 확산 모듈(102)은 디더 값 테이블(60)로부터 제1 픽셀 데이터에 대응되는 디더 값을 독출할 수 있다.
다음으로, 제1 확산 모듈(102)은 제1 픽셀 데이터에 대응되는 임계 값을 산출(S18)한다. 임계 값은 다음의 수학식 1에 의해 산출될 수 있다.
Figure pat00001
이때, Threshold는 제1 픽셀 데이터에 대응되는 임계 값, max(y,x)는 제1 픽셀 데이터에 대응되는 최대 값, min(y,x)는 제1 픽셀 데이터에 대응되는 최소 값, dither(y,x)는 제1 픽셀 데이터에 대응되는 디더 값일 수 있다.
다음으로, 제1 확산 모듈(102)은 제1 픽셀 데이터가 임계 값 이하인지 판단(S20)한다. 그리고, 제1 확산 모듈(102)은 제1 픽셀 데이터가 임계 값을 초과하는 경우, 제1 픽셀 데이터를 최대 값으로 변경(S22)한다. 또는, 제1 확산 모듈(102)은 제1 픽셀 데이터가 임계 값 이하인 경우, 제1 픽셀 데이터를 최소 값으로 변경(S24)한다.
그리고, 제1 확산 모듈(102)은 제1 픽셀 데이터, 변경된 제1 픽셀 데이터를 이용하여 양자 오차를 계산(S26)한다. 양자 오차는 다음의 수학식 2에 의해 계산될 수 있다.
Figure pat00002
이때, qerror는 양자 오차, p(y,x)는 제1 픽셀 데이터, dither_p(y,x)는 최소 값 또는 최대 값으로 변경된 제1 픽셀 데이터일 수 있다.
다음으로, 제1 확산 모듈(102)은 양자 오차에 따른 확산 데이터를 생성(S28)한다. 확산 데이터는 다음의 수학식 3에 의해 생성될 수 있다.
Figure pat00003
이때, kernal은 확산 데이터일 수 있다.
다음으로, 제1 확산 모듈(102)은 제1 픽셀 데이터에 대응되는 제1 픽셀의 위치를 판단(S30)한다. 구체적으로, 제1 픽셀의 위치는 제1 픽셀 데이터의 x값과 제1 영상 신호의 폭(Width, 1024)를 이용하여 판단할 수 있다. 예를 들어, 다음의 수학식 4와 같이 제1 픽셀의 위치를 판단할 수 있다.
Figure pat00004
x값이 상기의 수학식 4를 만족하는 경우, 제1 확산 모듈(102)은 제3 픽셀 데이터를 변경(S32)한다. 제3 픽셀 데이터는 제1 영상 신호에서 제1 픽셀로부터 2만큼 이격된 제3 픽셀에 대응되는 픽셀 데이터인 것으로 가정한다.
구체적으로, 제1 확산 모듈(102)은 S28 단계에서 계산된 확산 데이터를 이용하여 제3 픽셀 데이터에 대응되는 확산 데이터를 계산하고, 이를 제3 픽셀 데이터에 합산할 수 있다.
그리고, 제1 확산 모듈(102)은 변경된 제3 픽셀 데이터의 값이 제1 경계 값을 초과하면 제3 픽셀 데이터의 값을 제1 경계 값으로 제한하고, 제2 경계 값 미만인 경우 제3 픽셀 데이터의 값을 제2 경계 값으로 제한할 수 있다.
그리고, 제1 확산 모듈(102)은 변경된 제3 픽셀 데이터의 값이 제1 경계 값 이하이고, 제2 경계 값 이상인 경우, 하기의 수학식 5에 따라 제3 픽셀 데이터의 값을 변경할 수 있다.
Figure pat00005
이때, p(y,x+2)는 제3 픽셀 데이터일 수 있다.
그리고, 제1 확산 모듈(102)은 제1 픽셀 데이터에 대응되는 제1 픽셀의 위치를 다시 판단(S34)한다. 예를 들어, 다음의 수학식 6와 같이 제1 픽셀의 위치를 판단할 수 있다.
Figure pat00006
x값이 상기의 수학식 6를 만족하는 경우, 제1 확산 모듈(102)은 제2 픽셀 데이터를 변경(S36)한다. 제2 픽셀 데이터는 제1 영상 신호에서 제1 픽셀로부터 1만큼 이격된 제2 픽셀에 대응되는 픽셀 데이터인 것으로 가정한다.
구체적으로, 제1 확산 모듈(102)은 S28 단계에서 계산된 확산 데이터를 이용하여, 제2 픽셀 데이터에 대응되는 확산 데이터를 계산하고, 이를 제2 픽셀 데이터에 합산할 수 있다.
그리고, 제1 확산 모듈(102)은 변경된 제2 픽셀 데이터의 값이 제1 경계 값을 초과하면 제2 픽셀 데이터의 값을 제1 경계 값으로 제한하고, 제2 경계 값 미만인 경우 제2 픽셀 데이터의 값을 제2 경계 값으로 제한할 수 있다.
그리고, 제1 확산 모듈(102)은 변경된 제2 픽셀 데이터의 값이 제1 경계 값 이하이고, 제2 경계 값 이상인 경우, 하기의 수학식 7에 따라 제2 픽셀 데이터의 값을 변경할 수 있다.
Figure pat00007
이때, p(y,x+1)는 제2 픽셀 데이터일 수 있다.
다음으로, 도 3을 참조하여, 영상 처리 장치가 영상 신호를 처리하는 타이밍에 대해 설명한다.
도 3은 본 발명의 일 실시 예에 따른 영상 처리 장치의 타이밍도이다. 도시된 바와 같이, 클락 신호에 따라, a 타이밍에 영상 신호의 제1 행이 제1 코어 프로세서(10)로 입력되면, 제1 코어 프로세서(10)의 메모리 제어부들은 a+1타이밍에 영상 신호의 제1 행을 제1 코어 프로세서(10)의 각각의 메모리에 저장할 수 있다.
예를 들어, 영상 신호의 제1 행에 포함된 부화소(RGBG)에 대응되는 픽셀 데이터를 제1 메모리 내지 제4 메모리에 저장할 수 있다. 이하에서, 영상 신호의 제1 행, 제2 행 및 제3 행은 부화소(RGBG)에 대응되는 복수의 픽셀 데이터를 포함하는 것으로 설명한다.
다음으로, 제1 코어 프로세서(10)의 메모리 제어부들은 a+2타이밍에 영상 신호의 제1 행을 제1 코어 프로세서(10)의 메모리들로부터 독출하여 제1 코어 프로세서(10)의 확산 모듈들로 전달할 수 있다.
그러면, 제1 코어 프로세서(10)의 확산 모듈들은 b타이밍에 영상 신호의 제1 행의 제1 픽셀 데이터를 처리하고, b+1타이밍에 처리된 제1 픽셀 데이터를 제1 코어 프로세서(10)의 메모리 제어부들을 통해 제1 코어 프로세서(10)의 메모리들에 기록할 수 있다.
그리고, 클락 신호에 따라, c타이밍에 영상 신호의 제2 행이 제2 코어 프로세서(20)로 입력되면, 제2 코어 프로세서(20)의 메모리 제어부들은 c+1타이밍에 영상 신호의 제2 행을 제2 코어 프로세서(20)의 메모리들에 기록할 수 있다.
다음으로, 제2 코어 프로세서(20)의 메모리 제어부들은 c+2타이밍에 영상 신호의 제2 행을 제2 코어 프로세서(20)의 메모리들로부터 독출하여 제2 코어 프로세서(20)의 확산 모듈들로 전달할 수 있다.
그러면, 제2 코어 프로세서(20)의 확산 모듈들은 d타이밍에 영상 신호의 제2 행의 제1 픽셀 데이터를 처리하고, d+1타이밍에 처리된 제1 픽셀 데이터를 제1 코어 프로세서(10)의 메모리 제어부들을 통해 제1 코어 프로세서(10)의 메모리들에 기록할 수 있다.
한편, 클락 신호에 따라, e타이밍에 영상 신호의 제3 행이 제1 코어 프로세서(10)로 입력되면, 제1 코어 프로세서(10)의 메모리 제어부들은 e+1타이밍에 영상 신호의 제3 행을 제1 코어 프로세서(10)의 메모리들에 기록할 수 있다.
다음으로, 제1 코어 프로세서(10)의 메모리 제어부들은 e+2타이밍에 영상 신호의 제3 행을 제1 코어 프로세서(10)의 메모리들로부터 독출하여 제1 코어 프로세서(10)의 확산 모듈들로 전달할 수 있다.
그러면, 제1 코어 프로세서(10)의 확산 모듈들은 f타이밍에 영상 신호의 제1 행의 제1 픽셀 데이터를 처리하고, f+1타이밍에 처리된 제1 픽셀 데이터를 제1 코어 프로세서(10)의 메모리 제어부들을 통해 제1 코어 프로세서(10)의 메모리들에 기록할 수 있다.
이때, 제1 코어 프로세서(10)의 메모리들에 제1 코어 프로세서(10)의 확산 모듈들에서 처리가 완료된 영상 신호의 제1 행의 기입이 완료되면, 제1 코어 프로세서(10)의 메모리 제어부들은 기입이 완료된 영상 신호의 제1 행을 인코더(40)로 출력할 수 있다.
그러면, 인코더는 각각의 메모리 제어부에서 출력되는 부화소(RGBG) 각각에 대응되는 영상 신호의 제1 행을 인코딩하여, 표시부(70)으로 출력할 수 있다.
즉, 제1 코어 프로세서(10)는 N은 홀수일 때, 영상 신호의 제N 행에 포함되는 픽셀 데이터를 영상 처리할 수 있고, 이와 별개로 제2 코어 프로세서(20)는 영상 신호의 제N+1 행에 포함되는 픽셀 데이터를 영상 처리할 수 있다.
따라서, 영상 신호가 두 개의 코어 프로세서(10)에 의해 동시에 처리되어 표시부(70)로 출력되며, 표시부(70)는 출력된 영상 신호를 이용하여, 영상 신호에 대응되는 화소를 발광시킬 수 있다.
다음으로, 도 4 및 도 5를 참조하여 코어 프로세서(10) 및 코어 프로세서(10)에서의 영상 처리 과정에 대해 상세하게 설명한다.
도 4는 도 1의 실시 예에 따른 영상 처리 장치의 코어 프로세서(10)의 구성을 나타낸 블록도이고, 도 5는 도 4의 실시 예에 따른 코어 프로세서(10)의 타이밍도이다. 도 4에 도시된 바와 같이, 코어 프로세서(10)는 메모리 제어부(100), 확산 모듈(102) 및 메모리(104)를 포함할 수 있다. 그리고, 확산 모듈(102)은 제1 레지스터(1030) 내지 제6 레지스터(1040), 데이터 합산부, 확산 제어부(1050) 및 업데이트부(1060)를 포함할 수 있다.
코어 프로세서(10)에서 처리되는 영상 신호의 제1 행은 A 내지 J의 픽셀 데이터를 포함하는 것으로 가정한다.
도 5에 도시된 바와 같이, 제1 클락 신호에 따라, 픽셀 데이터 A가 입력되면, 메모리 제어부(100)는 메모리(104)에 픽셀 데이터 A를 기록한다. 그리고, 제2 클락 신호에 따라, 픽셀 데이터 B가 입력되면, 메모리 제어부(100)는 메모리(104)에 픽셀 데이터 B를 기록한다.
이때, 제2 클락 신호에 따라, 메모리 제어부(100)는 메모리(104)에 저장된 픽셀 데이터 A를 독출하여 제1 레지스터(1030)로 전달한다. 이때, 제1 데이터 합산부(1020)는 업데이트부(1060)로부터 출력되는 데이터가 없으므로, 제1 레지스터(1030)에는 픽셀 데이터 A가 기록된다.
한편, 픽셀 데이터 A는 확산 모듈(102)의 업데이트부(1060)로 전달되고, 업데이트부(1060)는 픽셀 데이터 A에 대응되는 최대 값, 최소 값 및 디더 값을 독출할 수 있다.
다음으로, 제3 클락 신호에 따라, 제1 레지스터(1030)는 픽셀 데이터 A를 제2 레지스터(1032)로 전달할 수 있다. 이때, 메모리(104)에는 픽셀 데이터 C가 기록될 수 있다.
한편, 업데이트부(1060)는 독출된 최대 값, 최소 값 및 디더 값을 제5 레지스터(1038)에 기록할 수 있다.
다음으로, 제4 클락 신호에 따라, 메모리 제어부(100)는 메모리(104)에 저장된 픽셀 데이터 B를 독출하여 제1 레지스터(1030)로 전달하고, 제2 레지스터(1032)는 픽셀 데이터 A를 제3 레지스터(1034)로 전달할 수 있다.
한편, 확산 제어부(1050)는 제5 레지스터(1038)에서 출력되는 최대 값, 최소 값 및 디더 값을 이용하여 제1 픽셀 데이터에 대응되는 임계 값을 산출할 수 있다.
다음으로, 제5 클락 신호에 따라, 제1 레지스터(1030)는 픽셀 데이터 B를 제2 레지스터(1032)로 전달하고, 제3 레지스터(1034)는 픽셀 데이터 A를 확산 모듈(102)로 전달할 수 있다.
그리고, 제6 클락 신호에 따라, 확산 제어부(1050)는 최소 값, 최대 값 및 임계 값을 통해, 도 2에서 설명한 바와 같이 픽셀 데이터 A를 변경할 수 있다.
확산 제어부(1050)는 업데이트부(1060)를 통해 픽셀 데이터 C에 대응되는 확산 데이터를 제1 데이터 합산부(1020)로 전달하고, 제1 데이터 합산부(1020)에서 변경된 픽셀 데이터 C는 제1 레지스터(1030)에 기록될 수 있다.
한편, 제2 레지스터(1032)는 픽셀 데이터 B를 제3 레지스터(1034)에 전달할 수 있다. 이때, 확산 제어부(1050)는 업데이트부(1060)를 통해 픽셀 데이터 B에 대응되는 확산 데이터를 제6 레지스터(1040)에 기록할 수 있다.
다음으로, 제7 클락 신호에 따라, 확산 제어부(1050)는 변경된 픽셀 데이터 A를 제4 레지스터(1036)에 기록할 수 있다. 이때, 픽셀 데이터 B는 제2 데이터 합산부(1022)에서 제6 레지스터(1040)로부터 출력된 픽셀 데이터 B에 대응되는 확산 데이터가 합산되어 확산 모듈(102)로 출력될 수 있다.
그러면, 확산 제어부(1050)는 최소 값, 최대 값 및 임계 값을 통해, 도 2에서 설명한 바와 같이 확산 데이터가 합산된 픽셀 데이터 B를 변경할 수 있다.
다음으로, 제8 클락 신호에 따라, 확산 제어부(1050)는 변경된 픽셀 데이터 B를 제4 레지스터(1036)에 기록할 수 있다. 확산 제어부(1050)는 업데이트부(1060)를 통해 픽셀 데이터 D에 대응되는 확산 데이터를 제1 데이터 합산부(1020)로 전달하고, 제1 데이터 합산부(1020)에서 변경된 픽셀 데이터 D는 제1 레지스터(1030)에 기록될 수 있다.
한편, 제2 레지스터(1032)는 픽셀 데이터 C를 제3 레지스터(1034)에 전달할 수 있다. 또한, 확산 제어부(1050)는 업데이트부(1060)를 통해 픽셀 데이터 C에 대응되는 확산 데이터를 제6 레지스터(1040)에 기록할 수 있다.
그리고, 제4 레지스터(1036)에 기록된 픽셀 데이터 A는 메모리(104)로 출력되어 기록될 수 있다.
확산 모듈(102)에 의해 영상 처리된 픽셀 데이터는 메모리(104)에 기록되어 이후, 디스플레이 신호에 따라 표시부(70)로 출력될 수 있다.
상기와 같은 영상 처리 방법을 통해, 픽셀 데이터는 코어 프로세서(10)에서 영상 처리될 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 용이하게 선택하여 대체할 수 있다. 또한 당업자는 본 명세서에서 설명된 구성요소 중 일부를 성능의 열화 없이 생략하거나 성능을 개선하기 위해 구성요소를 추가할 수 있다. 뿐만 아니라, 당업자는 공정 환경이나 장비에 따라 본 명세서에서 설명한 방법 단계의 순서를 변경할 수도 있다. 따라서 본 발명의 범위는 설명된 실시형태가 아니라 특허청구범위 및 그 균등물에 의해 결정되어야 한다.
10: 제1 코어 프로세서 20: 제2 코어 프로세서
30: 디코더 40: 인코더
50: 최대/최소 값 테이블 60: 디더 값 테이블
70: 표시부
100, 110, 120, 130: 메모리 제어부
102, 112, 122, 132: 확산 모듈
104, 114, 124, 134: 메모리 1050: 확산 제어부
1060: 업데이트부

Claims (22)

  1. 복수의 화소를 포함하는 표시부; 및
    행에 따라 구분되어 출력되는 영상 신호의 제1 픽셀 데이터에 대응되는 임계 값을 이용하여, 상기 제1 픽셀 데이터를 변경하고, 상기 변경된 제1 픽셀 데이터와 상기 제1 픽셀 데이터의 차이를 이용하여 확산 데이터를 생성하고, 상기 확산 데이터를 이용하여 제2 픽셀 데이터 및 제3 픽셀 데이터를 변경하는 확산 모듈;
    상기 행에 따라 구분되어 출력된 영상 신호 및 상기 확산 모듈에서 변경된 픽셀 데이터를 포함하는 영상 신호를 저장하는 메모리; 및
    상기 확산 모듈에서 변경된 픽셀 데이터를 포함하는 영상 신호를 상기 메모리로부터 독출하여 상기 표시부로 출력하는 상기 메모리 제어부;
    를 포함하는 복수의 코어 프로세서;
    를 포함하는 영상 처리 장치.
  2. 제1 항에 있어서,
    상기 확산모듈은,
    상기 제1 픽셀 데이터에 대응되는 최대 값, 최소 값 및 디더(dither) 값을 결정하는 업데이트부; 및
    상기 최대 값, 상기 최소 값 및 상기 디더 값을 이용하여 상기 임계 값을 산출하는 확산 제어부;
    를 포함하는 영상 처리 장치.
  3. 제2 항에 있어서,
    상기 확산 제어부는 상기 제1 픽셀 데이터가 상기 임계 값 이하면 상기 제1 픽셀 데이터를 상기 최소 값으로 변경하는 영상 처리 장치.
  4. 제3 항에 있어서,
    상기 확산 제어부는 상기 제1 픽셀 데이터가 상기 임계 값을 초과하면 상기 제1 픽셀 데이터를 상기 최대 값으로 변경하는 영상 처리 장치.
  5. 제2 항에 있어서,
    상기 확산 제어부는 상기 행에서의 상기 제1 픽셀 데이터의 위치를 판단하고, 상기 판단된 제1 픽셀 데이터의 위치에 따라 상기 제2 픽셀 데이터 및 상기 제3 픽셀 데이터를 변경하는 영상 처리 장치.
  6. 제2 항에 있어서,
    상기 업데이트부는 상기 확산 데이터를 구분하여 상기 제2 픽셀 데이터 및 상기 제3 픽셀 데이터 중 적어도 하나에 합산하는 영상 처리 장치.
  7. 제1 항에 있어서,
    상기 메모리 제어부는 상기 제1 픽셀 데이터, 상기 제2 픽셀 데이터 및 상기 제3 픽셀 데이터를 딜레이하여 상기 확산 모듈로 출력하는 영상 처리 장치.
  8. 제1 항에 있어서,
    상기 픽셀 데이터가 행렬의 형태로 배열된 영상 신호를 수신하고, 상기 영상 신호를 행에 따라 구분하여 출력하는 디코더;
    를 더 포함하는 영상 처리 장치.
  9. 제8 항에 있어서,
    상기 복수의 코어 프로세서는 제1 코어 프로세서 및 제2 코어 프로세서를 포함하고,
    상기 디코더는 제n 번째 행에 대응되는 영상 신호를 상기 제1 코어 프로세서로 출력하고, 제n+1 번째 행에 대응되는 영상 신호를 상기 제2 코어 프로세서로 출력하는 영상 처리 장치.
  10. 제9 항에 있어서,
    상기 제1 코어 프로세서로부터 상기 제n 번째 행에 대응되고, 상기 확산 모듈에서 변경된 영상 신호가 출력되면, 상기 제2 코어 프로세서로부터 상기 제n+1 번째 행에 대응되고, 상기 확산 모듈에서 변경된 영상 신호가 출력되도록 구동하는 영상 처리 장치.
  11. 제1 항에 있어서,
    상기 화소는 복수의 서브 화소가 펜타일 구조로 배열되는 것을 특징으로 하는 영상 처리 장치.
  12. 제11 항에 있어서,
    상기 화소에 포함된 상기 서브 화소의 개수에 따라, 상기 복수의 코어 프로세서 중 어느 하나에 포함되는 상기 확산 모듈, 상기 메모리 및 상기 메모리 제어부의 개수가 결정되는 영상 처리 장치.
  13. 복수의 코어 프로세서를 이용하는 영상 처리 방법에 있어서,
    행에 따라 구분되어 출력되는 영상 신호의 제1 픽셀 데이터에 대응되는 임계 값을 이용하여, 상기 제1 픽셀 데이터를 변경하는 단계;
    상기 변경된 제1 픽셀 데이터와 상기 제1 픽셀 데이터의 차이를 이용하여 확산 데이터를 생성하는 단계; 및
    상기 확산 데이터를 이용하여 제2 픽셀 데이터 및 제3 픽셀 데이터를 변경하는 단계; 및
    상기 변경된 픽셀 데이터를 포함하는 영상 신호를 출력하는 단계;
    를 포함하되, 상기 행에 따라 구분되어 출력되는 영상 신호에 대응되는 상기 복수의 코어 프로세서 각각에 의해 수행되는 영상 처리 방법.
  14. 제13 항에 있어서,
    상기 제1 픽셀 데이터를 변경하는 단계는 상기 제1 픽셀 데이터에 대응되는 최대 값, 최소 값 및 디더(dither) 값을 결정하는 단계;
    를 포함하는 영상 처리 방법.
  15. 제14 항에 있어서,
    상기 제1 픽셀 데이터를 변경하는 단계는 상기 최대 값, 상기 최소 값 및 상기 디더 값을 이용하여 상기 임계 값을 산출하는 단계;
    를 더 포함하는 영상 처리 방법.
  16. 제15 항에 있어서,
    상기 제1 픽셀 데이터를 변경하는 단계는 상기 제1 픽셀 데이터가 상기 임계 값 이하면 상기 제1 픽셀 데이터를 상기 최소 값으로 변경하는 단계;
    를 더 포함하는 영상 처리 방법.
  17. 제16 항에 있어서,
    상기 제1 픽셀 데이터를 변경하는 단계는 상기 제1 픽셀 데이터가 상기 임계 값을 초과하면 상기 제1 픽셀 데이터를 상기 최대 값으로 변경하는 단계;
    를 더 포함하는 영상 처리 방법.
  18. 제13 항에 있어서,
    상기 제2 픽셀 데이터 및 제3 픽셀 데이터를 변경하는 단계는,
    상기 행에서의 상기 제1 픽셀 데이터의 위치를 판단하는 단계; 및
    상기 판단된 제1 픽셀 데이터의 위치에 따라 상기 제2 픽셀 데이터 및 상기 제3 픽셀 데이터를 변경하는 단계;
    를 포함하는 영상 처리 방법.
  19. 제13 항에 있어서,
    상기 제2 픽셀 데이터 및 제3 픽셀 데이터를 변경하는 단계는,
    상기 확산 데이터를 구분하여 상기 제2 픽셀 데이터 및 상기 제3 픽셀 데이터 중 적어도 하나에 합산하는 단계;
    를 포함하는 영상 처리 방법.
  20. 제13 항에 있어서,
    상기 픽셀 데이터가 행렬의 형태로 배열된 영상 신호를 수신하고, 상기 영상 신호를 행에 따라 구분하여 출력하는 단계;
    를 더 포함하는 영상 처리 방법.
  21. 제20 항에 있어서,
    상기 복수의 코어 프로세서는 제1 코어 프로세서 및 제2 코어 프로세서를 포함하고,
    상기 영상 신호를 행에 따라 구분하여 출력하는 단계는,
    제n 번째 행에 대응되는 영상 신호를 상기 제1 코어 프로세서로 출력하는 단계; 및
    제n-1 번째 행에 대응되는 영상 신호를 상기 제2 코어 프로세서로 출력하는 단계;
    를 포함하는 영상 처리 방법.
  22. 제21 항에 있어서,
    상기 변경된 픽셀 데이터를 포함하는 영상 신호를 출력하는 단계는,
    상기 제1 코어 프로세서가 상기 제n 번째 행에 대응되고, 상기 변경된 영상 신호를 출력하는 단계; 및
    상기 제2 코어 프로세서가 상기 제n-1 번째 행에 대응되고, 상기 변경된 영상 신호를 출력하는 단계;
    를 포함하는 영상 처리 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180024805A (ko) * 2016-08-31 2018-03-08 삼성전자주식회사 영상 처리 방법 및 장치

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180308450A1 (en) * 2017-04-21 2018-10-25 Intel Corporation Color mapping for better compression ratio
CN110930292B (zh) * 2018-09-19 2024-01-26 珠海金山办公软件有限公司 一种图像处理的方法、装置、计算机存储介质及终端

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8208175B2 (en) * 2005-04-13 2012-06-26 Xerox Corporation Blended error diffusion and adaptive quantization
TW200728805A (en) * 2006-01-17 2007-08-01 Wintek Corp Transflective LCD, transflective pixel structure and driving method of the same
JP4666067B2 (ja) * 2008-12-09 2011-04-06 ブラザー工業株式会社 印刷制御装置、印刷装置、および印刷制御プログラム
JP5573451B2 (ja) * 2010-07-21 2014-08-20 コニカミノルタ株式会社 画像処理装置及び画像処理方法
US9311688B1 (en) * 2012-05-30 2016-04-12 Amazon Technologies, Inc. Rendering pipeline for color electrophoretic displays
US9083912B2 (en) * 2012-11-06 2015-07-14 Xerox Corporation Method and apparatus for enabling parallel processing of pixels in an image
US20140198126A1 (en) * 2013-01-16 2014-07-17 Qualcomm Mems Technologies, Inc. Methods and apparatus for reduced low-tone half-tone pattern visibility

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180024805A (ko) * 2016-08-31 2018-03-08 삼성전자주식회사 영상 처리 방법 및 장치

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