KR20150009111A - Switched capacitor circuit, and analog-digital converting apparatus and cmos image sensor thtreof - Google Patents

Switched capacitor circuit, and analog-digital converting apparatus and cmos image sensor thtreof Download PDF

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KR20150009111A
KR20150009111A KR1020130082966A KR20130082966A KR20150009111A KR 20150009111 A KR20150009111 A KR 20150009111A KR 1020130082966 A KR1020130082966 A KR 1020130082966A KR 20130082966 A KR20130082966 A KR 20130082966A KR 20150009111 A KR20150009111 A KR 20150009111A
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Abstract

The present invention relates to a switched capacitor circuit, an analog-to digital converting apparatus, and a CMOS image sensor of same and, more particularly, to a high speed switched capacitor circuit capable of stably providing a reference voltage by improving a convergence speed of the reference voltage in a column parallel readout scheme, an analog-to digital converting apparatus and a CMOS image sensor of the same. The switched capacitor circuit includes: a reference voltage selecting unit selecting any one reference voltage from a plurality of reference voltages according to a control signal from a controller; a single gain buffer delivering the reference voltage selected by the reference voltage selecting unit; and a sampling unit sampling a signal from a pixel array and delivering the sampled signal according to a reference voltage from the single gain buffer.

Description

스위치드 커패시터 회로 및 그에 따른 아날로그-디지털 변환 장치와 씨모스 이미지 센서{SWITCHED CAPACITOR CIRCUIT, AND ANALOG-DIGITAL CONVERTING APPARATUS AND CMOS IMAGE SENSOR THTREOF}[0001] DESCRIPTION [0002] SWITCHED CAPACITOR CIRCUIT, AND ANALOG-DIGITAL CONVERTING APPARATUS AND CMOS IMAGE SENSOR THTREOF [0002]

본 발명의 몇몇 실시예들은 이미지 센서(IS : Image Sensor)에 관한 것으로, 더욱 상세하게는 예를 들어 컬럼 패러럴 구조(Column Parallel Architecture)의 씨모스 이미지 센서(CIS : CMOS(Complementary Metal Oxide Semiconductor) Image Sensor)에서 비교기(Comparator)에 기준 전압을 공급하기 위한 스위치드 커패시터 회로 및 그에 따른 아날로그-디지털 변환 장치와 씨모스 이미지 센서에 관한 것이다.
Some embodiments of the present invention relate to an image sensor (IS), and more particularly to a CMOS image sensor (CIS: Complementary Metal Oxide Semiconductor (CMOS) image sensor) of a column parallel architecture The present invention relates to a switched-capacitor circuit for supplying a reference voltage to a comparator in an analog-to-digital (A / D) sensor, and a CMOS analog image sensor and an analog-

컬럼 패러럴 리드아웃(Column Parallel Readout) 방식의 씨모스 이미지 센서(CIS)를 설계하는 데 있어서, 기존에 주로 사용된 단일-기울기 아날로그-디지털 변환 장치(Single-Slope ADC)의 낮은 해상도 및 긴 아날로그-디지털(A/D) 변환 시간을 극복하기 위하여, 오늘날 싸이클릭 아날로그-디지털 변환 장치(ADC), 및 델타-시그마 아날로그-디지털 변환 장치(ADC) 등이 연구되고 있다. 그런데, 싸이클릭 아날로그-디지털 변환 장치(ADC)와 델타-시그마 아날로그-디지털 변환 장치(ADC) 등은 스위치드 커패시터 회로를 사용하기 때문에 기준 전압의 안정적인 공급을 필요로 한다.In designing a CMOS image sensor (CIS) with a column parallel readout method, a low resolution and long analog-to-digital converter of a single-slope ADC, Today, cyclic analog-to-digital converters (ADCs) and delta-sigma analog-to-digital converters (ADCs) are being studied to overcome digital (A / D) conversion times. However, since a cyclic analog-to-digital converter (ADC) and a delta-sigma analog-to-digital converter (ADC) use a switched capacitor circuit, a stable supply of the reference voltage is required.

그러나 컬럼 패러럴 리드아웃 방식의 경우 많은 수의 아날로그-디지털 변환 장치(ADC)를 동시에 구동하기 위해 기준 전압을 공급하는 신호선의 길이가 길어지게 된다. 그런데, 신호선의 저항은 길이에 비례하여 증가하므로 기준 전압을 공급하는 신호선은 큰 저항을 가지게 된다.However, in the case of the column parallel lead-out method, the length of the signal line for supplying the reference voltage becomes long to simultaneously drive a large number of analog-to-digital converters (ADCs). However, since the resistance of the signal line increases in proportion to the length, the signal line that supplies the reference voltage has a large resistance.

일반적으로 사용되는 컬럼 패러럴 리드아웃 회로의 외부에서 3개의 단일 이득 버퍼(Unit Gain Buffer)를 이용하여 기준 전압을 공급하는 방식의 경우, 큰 신호선 저항으로 인하여 긴 수렴 시간을 가지기 때문에 고속 스위치드 커패시터 회로의 설계에 적용할 수 없는 한계를 가진다.
In the case of a method of supplying a reference voltage using three unit gain buffers outside a commonly used column parallel readout circuit, since a long convergence time is caused by a large signal line resistance, a high speed switched capacitor circuit It has a limit that can not be applied to the design.

본 발명의 실시예는 컬럼 패러럴 리드아웃 방식에서 기준 전압의 수렴 속도를 향상시켜 기준 전압을 안정적으로 공급할 수 있는 고속의 스위치드 커패시터 회로 및 그에 따른 아날로그-디지털 변환 장치와 씨모스 이미지 센서를 제공한다.An embodiment of the present invention provides a high-speed switched capacitor circuit capable of stably supplying a reference voltage by improving a convergence speed of a reference voltage in a column parallel lead-out method, and an analog-to-digital converter and a CMOS image sensor accordingly.

또한, 본 발명의 실시예는 컬럼 패러럴 리드아웃 채널별로 하나의 단일 이득 버퍼를 구비하는 아날로그-디지털 변환 장치와 씨모스 이미지 센서를 제공한다.
Also, embodiments of the present invention provide an analog-to-digital conversion device and a CMOS image sensor having one single gain buffer for each columnar lead-out channel.

본 발명의 일 실시예에 따른 스위치드 커패시터 회로는, 제어부로부터의 제어 신호에 따라 복수 개의 기준 전압 중 어느 하나의 기준 전압을 선택하는 기준 전압 선택부; 상기 기준 전압 선택부에서 선택된 기준 전압을 전달하는 하나의 단일 이득 버퍼; 및 픽셀 어레이로부터의 신호를 샘플링하고, 상기 샘플링된 신호를 상기 단일 이득 버퍼로부터의 기준 전압에 따라 전달하는 샘플링부를 포함할 수 있다.A switched-capacitor circuit according to an embodiment of the present invention includes a reference voltage selector for selecting any one of a plurality of reference voltages according to a control signal from a controller; A single gain buffer for transmitting a reference voltage selected by the reference voltage selector; And a sampling unit for sampling the signal from the pixel array and delivering the sampled signal according to a reference voltage from the single gain buffer.

본 발명의 일 실시예에 따른 아날로그-디지털 변환 장치는, 제어부로부터의 제어 신호에 따라 복수 개의 기준 전압 중 어느 하나의 기준 전압을 선택하는 기준 전압 선택부; 상기 기준 전압 선택부에서 선택된 기준 전압을 전달하는 하나의 단일 이득 버퍼; 픽셀 어레이로부터의 신호를 샘플링하고, 상기 샘플링된 신호를 상기 단일 이득 버퍼로부터의 기준 전압에 따라 전달하는 샘플링부; 상기 샘플링부에서 샘플링된 신호를 전달받아 이전의 샘플링된 신호와 비교하여 비교 결과를 출력하는 비교부; 및 상기 비교부로부터의 비교 결과에 따라 코드를 결정하는 코드 결정부를 포함할 수 있다.The analog-to-digital converter according to an embodiment of the present invention includes a reference voltage selector for selecting any one of a plurality of reference voltages according to a control signal from a controller; A single gain buffer for transmitting a reference voltage selected by the reference voltage selector; A sampling unit for sampling a signal from the pixel array and delivering the sampled signal according to a reference voltage from the single gain buffer; A comparator for receiving a signal sampled by the sampling unit and comparing the sampled signal with a previous sampled signal to output a comparison result; And a code determining unit for determining a code according to the comparison result from the comparing unit.

본 발명의 일 실시예에 따른 씨모스 이미지 센서는, 픽셀 신호를 발생하는 픽셀 어레이; 각 칼럼마다 구비되어, 상기 픽셀 어레이에서 발생된 아날로그 픽셀 신호를 디지털 픽셀 신호로 변환하는 복수의 아날로그-디지털 변환 수단; 및 각 칼럼마다 구비되어, 상응하는 상기 아날로그-디지털 변환 수단으로부터 디지털 신호를 입력받아 디지털 상호연관 이중 샘플링을 병렬로 수행하는 복수의 디지털 상호연관 이중 샘플링 수단을 포함할 수 있으며, 각각의 상기 아날로그-디지털 변환 수단은, 하나의 단일 이득 버퍼를 이용하여 기준 전압을 공급받을 수 있다.
A CMOS image sensor according to an embodiment of the present invention includes: a pixel array for generating a pixel signal; A plurality of analog-to-digital conversion means provided for each column, for converting an analog pixel signal generated in the pixel array into a digital pixel signal; And a plurality of digital correlated double sampling means provided in each column for receiving digital signals from corresponding analog to digital conversion means and performing digital correlated double sampling in parallel, The digital converting means can be supplied with a reference voltage using one single gain buffer.

본 발명의 실시예에 따르면, 컬럼 패러럴 리드아웃 방식에서 기준 전압을 공급하는 신호선의 큰 저항에 의한 영향을 줄이기 위해, 각 아날로그-디지털 변환 장치(ADC)별로 하나의 단일 이득 버퍼를 구비함으로써, 기존에 3개가 내장되던 단일 이득 버퍼의 수를 하나로 줄일 수 있고, 소비 전력을 감소시킬 수 있으며, 단일 이득 버퍼 간의 오프셋 차이를 제거할 수 있는 효과가 있다.According to the embodiment of the present invention, in order to reduce the influence of the large resistance of the signal line supplying the reference voltage in the column parallel readout method, one single gain buffer is provided for each analog-digital conversion device (ADC) It is possible to reduce the number of single gain buffers in which the three gain buffers are incorporated, reduce the power consumption, and eliminate the offset difference between the single gain buffers.

또한, 본 발명의 실시예에 따르면, 컬럼 패러럴 리드아웃 방식에서 기준 전압을 공급하는 데 있어서, 각 아날로그-디지털 변환 장치(ADC)별로 하나의 단일 이득 버퍼를 구비함으로써, 기준 전압을 공급하는 신호선의 큰 저항에 의한 영향을 줄여 기준 전압의 수렴 속도를 향상시키고, 기준 전압의 수렴 정도의 차이에 의해 발생하는 아날로그-디지털 변환 장치(ADC) 간 편차를 제거할 수 있는 효과가 있다.According to the embodiment of the present invention, in supplying the reference voltage in the column parallel lead-out method, one unity gain buffer is provided for each analog-to-digital converter (ADC) It is possible to improve the convergence speed of the reference voltage by reducing the influence by the large resistance and to eliminate the deviation between the analog-digital converters (ADC) caused by the difference of the convergence degree of the reference voltage.

또한, 본 발명의 실시예에 따르면, 기준 전압의 수렴 속도를 향상시킴으로써, 고속 스위치드 커패시터 회로의 설계에 적용할 수 있고, 그를 이용하여 고속 및 고해상도의 씨모스 이미지 센서(CIS)를 개발할 수 있다.
Further, according to the embodiment of the present invention, by improving the convergence speed of the reference voltage, the present invention can be applied to the design of a fast switched capacitor circuit, and a high speed and high resolution CMOS image sensor (CIS) can be developed.

도 1은 본 발명의 실시예에 대한 이해를 돕기 위한 컬럼 패러럴 리드아웃 방식의 씨모스 이미지 센서의 블록도이다.
도 2는 일반적인 컬럼 패러럴 리드아웃 회로의 외부에 있는 3개의 단일 이득 버퍼를 이용한 기준 전압 공급 방식을 나타내는 도면이다.
도 3은 각각의 싸이클릭 아날로그-디지털 변환 장치(ADC)마다 각 기준 전압별로 단일 이득 버퍼를 구비(내장)하는 기준 전압 공급 방식을 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 컬럼 패러럴 리드아웃 회로에서의 기준 전압 공급 방식을 설명하기 위한 도면이다.
도 5a는 본 발명의 실시예에 대한 이해를 돕기 위한 스위치드 커패시터 회로의 샘플링 동작을 설명하기 위한 도면이다.
도 5b는 본 발명의 실시예에 대한 이해를 돕기 위한 스위치드 커패시터 회로의 전하 전달 동작을 설명하기 위한 도면이다.
도 6a는 본 발명의 일 실시예에 따른 스위치드 커패시터 회로 및 아날로그-디지털 변환 장치(ADC)의 구성도이다.
도 6b는 본 발명의 일 실시예에 따른 스위치드 커패시터 회로의 샘플링 동작을 설명하기 위한 도면이다
도 6c는 본 발명의 일 실시예에 따른 스위치드 커패시터 회로의 전하 전달 동작을 설명하기 위한 도면이다.
도 6d는 본 발명의 일 실시예에 따른 스위치드 커패시터 회로에서 단일 이득 버퍼에 오프셋이 있을 경우 샘플링 커패시터에 공급되는 기준 전압을 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 하나의 단일 이득 버퍼를 구비한 스위치드 커패시터 회로를 이용한 씨모스 이미지 센서의 구성도이다.1 is a block diagram of a column parallel lead-out CMOS image sensor for facilitating understanding of an embodiment of the present invention.
2 is a diagram illustrating a reference voltage supply scheme using three single gain buffers external to a general columnar readout circuit.
FIG. 3 is a diagram illustrating a reference voltage supply method in which a single gain buffer is provided (built-in) for each reference voltage for each cyclic analog-digital converter (ADC).
4 is a view for explaining a reference voltage supply method in a column parallel readout circuit according to an embodiment of the present invention.
FIG. 5A is a view for explaining a sampling operation of a switched capacitor circuit for facilitating understanding of an embodiment of the present invention. FIG.
FIG. 5B is a view for explaining the charge transfer operation of the switched capacitor circuit for facilitating understanding of the embodiment of the present invention.
6A is a configuration diagram of a switched-capacitor circuit and an analog-to-digital converter (ADC) according to an embodiment of the present invention.
6B is a view for explaining a sampling operation of the switched-capacitor circuit according to an embodiment of the present invention
6C is a view for explaining a charge transfer operation of the switched capacitor circuit according to an embodiment of the present invention.
6D is a diagram illustrating a reference voltage supplied to a sampling capacitor when there is an offset in a single gain buffer in a switched capacitor circuit according to an exemplary embodiment of the present invention.
7 is a configuration diagram of a CMOS image sensor using a switched capacitor circuit having one single gain buffer according to an embodiment of the present invention.

본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. .

그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때 이는 "직접적으로 연결"되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.And throughout the specification, when a part is referred to as being "connected" to another part, it includes not only "directly connected" but also "electrically connected" with another part in between. Also, when a component is referred to as " comprising "or" comprising ", it does not exclude other components unless specifically stated to the contrary . In addition, in the description of the entire specification, it should be understood that the description of some elements in a singular form does not limit the present invention, and that a plurality of the constituent elements may be formed.

도 1은 본 발명의 실시예에 대한 이해를 돕기 위한 컬럼 패러럴 리드아웃 방식의 씨모스 이미지 센서의 블록도로서, 픽셀 어레이와, 수직 쉬프트 레지스터 및 수직 드라이버와, 타이밍 생성기 및 드라이버와, 13 비트 칼럼 패러럴 아날로그-디지털 변환 장치와, 리셋용 640X24 래치와, 신호용 640X24 래치와, 수평 쉬프트 레지스터 및 LVDS(Low Voltage Differential Signaling: 저전압 차동 신호) 드라이버와, 바이어스 회로와, LVDS 수신기, 오차 보정부 및 디지털 CDS부를 포함한다. 여기서, 오차 보정부 및 디지털 CDS부를 디지털 연산부라 하기로 한다.FIG. 1 is a block diagram of a column parallel lead-out CMOS image sensor for understanding an embodiment of the present invention, which includes a pixel array, a vertical shift register and a vertical driver, a timing generator and driver, A parallel 640X24 latch for the reset, a 640X24 latch for the signal, a horizontal shift register and a Low Voltage Differential Signaling (LVDS) driver, a bias circuit, an LVDS receiver, an error correction unit, and a digital CDS . Here, the error correction unit and the digital CDS unit are referred to as a digital operation unit.

도 1에 도시된 컬럼 패러럴 리드아웃 방식의 씨모스 이미지 센서에 대해서는 『Jong-Ho Park, et al., "A High-Speed Low-Noise CMOS Image Sensor With 13-b Column-Parallel Single-Ended Cyclic ADCs", in proc. IEEE Trans. Electron Devices, vol. 56, no. 11, pp. 2414-2422, Oct. 2009.』에 그 기술이 상세히 개시되어 있으므로, 여기서는 본 발명의 실시예와 관련된 기술에 대해서만 간략하게 살펴보기로 한다.A column-parallel readout type CMOS image sensor shown in FIG. 1 is described in Jong-Ho Park, et al., "A High-Speed Low-Noise CMOS Image Sensor with 13-b Column-Parallel Single-Ended Cyclic ADCs ", in proc. IEEE Trans. Electron Devices, vol. 56, no. 11, pp. 2414-2422, Oct. 2009. "Hereinafter, only the technology related to the embodiment of the present invention will be briefly described.

도 1을 참조하여 그 동작을 살펴보면, 픽셀 어레이로부터 출력되는 리셋 전압 및 신호 전압을 아날로그-디지털 변환 시 싸이클릭 아날로그-디지털 변환 장치의 비교기에서 매 클럭마다 출력되는 복수의 비트를 각각의 래치(리셋용 640X24 래치 및 신호용 640X24 래치)에 저장한다. 이때, 싸이클릭 아날로그-디지털 변환 장치의 비교기는 컬럼 패러럴 리드아웃 회로의 외부에 있는 3개의 단일 이득 버퍼로부터 각 기준 전압을 공급받는다(후술되는 도 2 참조). 그리고 각 래치에 저장된 값들은 LVDS(Low Voltage Differential Signaling) 전송 방식(LVDS 드라이버와 LVDS 수신기)을 통해 디지털 연산부(오차 보정부 및 디지털 CDS부)로 직렬로 전송된다. 그러면, 디지털 연산부는 직렬로 들어오는 디지털 값을 이용해 오차 보정(RB to B conv.: Redundant Binary code to Binary code Conversion) 및 디지털 상호연관 이중 샘플링(Digital CDS)을 수행하여 비교기의 옵셋 오차 및 각 픽셀마다 각각 다른 리셋 전압의 편차가 제거된 최종 출력을 생성한다.Referring to FIG. 1, when a reset voltage and a signal voltage output from a pixel array are analog-to-digital converted, a comparator of a cyclic analog- 640X24 latch for signal and 640X24 latch for signal). At this time, the comparator of the cyclic analog-to-digital converter receives each reference voltage from three single gain buffers external to the columnar parallel readout circuit (see FIG. 2 described later). The values stored in each latch are transmitted in series to the digital arithmetic unit (error correction unit and digital CDS unit) through a Low Voltage Differential Signaling (LVDS) transmission method (LVDS driver and LVDS receiver). Then, the digital operation unit performs error correction (RB to B conv .: Redundant Binary Code to Binary Code Conversion) and digital correlation double sampling (Digital CDS) using the digital values coming in series, Producing a final output from which the deviation of the different reset voltages is removed.

여기서, 도 1에 도시된 컬럼 패러럴 리드아웃 방식의 씨모스 이미지 센서에서는, 기존에 주로 사용된 단일-기울기 아날로그-디지털 변환 장치(Single-Slope ADC)의 낮은 해상도 및 긴 아날로그-디지털(A/D) 변환 시간을 극복하기 위하여, 싸이클릭 아날로그-디지털 변환 장치(ADC)를 사용하고 있다. 그런데, 싸이클릭 아날로그-디지털 변환 장치(ADC)는 스위치드 커패시터 회로를 사용하기 때문에 기준 전압의 안정적인 공급을 필요로 한다.Here, in the column parallel lead-out type CMOS image sensor shown in FIG. 1, a low resolution and long analog-digital (A / D) converter of a conventional single-slope ADC ) To overcome the conversion time, a cyclic analog-to-digital converter (ADC) is used. However, since the cyclic analog-to-digital converter (ADC) uses a switched capacitor circuit, a stable supply of the reference voltage is required.

그러나 도 1에 도시된 바와 같이, 컬럼 패러럴 리드아웃 방식의 씨모스 이미지 센서에서는, 복수 개의 싸이클릭 아날로그-디지털 변환 장치(ADC)를 동시에 구동하기 위해 기준 전압을 공급하는 신호선의 길이가 길어지게 된다. 그런데, 신호선의 저항은 길이에 비례하여 증가하므로 기준 전압을 공급하는 신호선은 큰 저항을 가지게 된다.However, as shown in FIG. 1, in the CMOS image sensor of the column parallel lead-out type, the length of the signal line for supplying the reference voltage is increased in order to simultaneously drive the plurality of cyclic analog-digital conversion devices . However, since the resistance of the signal line increases in proportion to the length, the signal line that supplies the reference voltage has a large resistance.

도 2는 일반적인 컬럼 패러럴 리드아웃 회로의 외부에 있는 3개의 단일 이득 버퍼를 이용한 기준 전압 공급 방식을 나타내는 도면이다.2 is a diagram illustrating a reference voltage supply scheme using three single gain buffers external to a general columnar readout circuit.

도 2에 도시된 바와 같이, 일반적으로 사용되는 컬럼 패러럴 리드아웃 회로의 외부에는 3개의 단일 이득 버퍼(221 내지 223)가 구비되어 있고, 그 중 제 1 단일 이득 버퍼(221)는 제 1 기준 전압인 VREFP를 각각의 싸이클릭 아날로그-디지털 변환 장치(211 내지 214)로 공급하고, 제 2 단일 이득 버퍼(222)는 제 2 기준 전압인 VCM을 각각의 싸이클릭 아날로그-디지털 변환 장치(211 내지 214)로 공급하며, 제 3 단일 이득 버퍼(223)는 제 3 기준 전압인 VREFN를 각각의 싸이클릭 아날로그-디지털 변환 장치(211 내지 214)로 공급한다.As shown in FIG. 2, three single gain buffers 221 to 223 are provided outside a commonly used columnar parallel readout circuit, of which a first single gain buffer 221 has a first reference voltage To the respective cyclic analog-to-digital converters 211 to 214, and the second single gain buffer 222 supplies the second reference voltage VCM to each of the cyclic analog-digital converters 211 to 214 And the third single gain buffer 223 supplies the third reference voltage VREFN to each of the cyclic analog-to-digital converters 211 to 214.

이처럼, 컬럼 패러럴 리드아웃 회로의 외부에 3개의 단일 이득 버퍼(221, 222, 223)가 구비된 경우에, 각 기준 전압을 공급하는 신호선은 그 길이가 길어지게 되고, 그로 인하여 큰 신호선 저항(215 내지 218)을 가지게 된다. 이러한 큰 신호선 저항(215 내지 218)으로 인하여 각 기준 전압은 긴 수렴 시간을 가질 뿐만 아니라 각 단일 이득 버퍼로부터 가까운 거리에 위치하는 싸이클릭 아날로그-디지털 변환 장치(211)와 각 단일 이득 버퍼로부터 먼 거리에 위치하는 싸이클릭 아날로그-디지털 변환 장치(214) 간 기준 전압의 수렴 정도의 차이에 의해 싸이클릭 아날로그-디지털 변환 장치(ADC) 간에 편차가 발생한다. 이로 인하여 고속 스위치드 커패시터 회로를 설계하는 데 한계가 있다. 이러한 도 2의 기준 전압 공급 방식의 문제점을 해결하기 위하여 후술되는 도 3에 도시된 바와 같은 기준 전압 공급 방식을 고려할 수 있다.As described above, when three single gain buffers 221, 222, and 223 are provided outside the columnar lead-out circuit, the length of the signal line supplying each reference voltage becomes long, and thereby the large signal line resistance 215 To 218). Due to these large signal line resistances 215-218, each reference voltage has a long convergence time, as well as a cyclic analog-to-digital converter 211 located a short distance from each single gain buffer and a long distance from each single gain buffer The difference between the degree of convergence of the reference voltage between the cyclic analog-digital conversion devices 214 located in the cyclic analog-digital conversion device (ADC) 214 causes a deviation between the cyclic analog-digital conversion devices (ADC). This limits the design of high speed switched capacitor circuits. In order to solve the problem of the reference voltage supplying method of FIG. 2, a reference voltage supplying method as shown in FIG. 3, which will be described later, can be considered.

도 3은 각각의 싸이클릭 아날로그-디지털 변환 장치(ADC)마다 각 기준 전압별로 단일 이득 버퍼를 구비(내장)하는 기준 전압 공급 방식을 나타내는 도면이다.FIG. 3 is a diagram illustrating a reference voltage supply method in which a single gain buffer is provided (built-in) for each reference voltage for each cyclic analog-digital converter (ADC).

도 3에 도시된 바와 같이, 복수 개의 각 싸이클릭 아날로그-디지털 변환 장치(311 내지 314)마다 3개의 기준 전압(VREFP, VCM, VREFN)을 각각 공급하기 위한 3개의 단일 이득 버퍼(315 내지 317)가 구비(내장)되어 있다. 예를 들어, 특정 싸이클릭 아날로그-디지털 변환 장치(314)에 구비된 제 1 단일 이득 버퍼(315)는 제 1 기준 전압인 VREFP를 특정 싸이클릭 아날로그-디지털 변환 장치(314)로 공급하고, 제 2 단일 이득 버퍼(316)는 제 2 기준 전압인 VCM을 특정 싸이클릭 아날로그-디지털 변환 장치(314)로 공급하며, 제 3 단일 이득 버퍼(317)는 제 3 기준 전압인 VREFN를 특정 싸이클릭 아날로그-디지털 변환 장치(314)로 공급한다.3, three single gain buffers 315 to 317 for supplying three reference voltages VREFP, VCM and VREFN to the respective cyclic analog-digital converting devices 311 to 314, respectively, (Built-in). For example, the first single gain buffer 315 provided in the specific cyclic analog-to-digital converter 314 supplies the first reference voltage VREFP to the specific cyclic analog-to-digital converter 314, 2 unity gain buffer 316 supplies a second reference voltage VCM to a specific cyclic analog-to-digital converter 314 and a third single gain buffer 317 supplies a third reference voltage VREFN to a specific cyclic analog To-digital converter 314.

그러나 도 3에 도시된 각각의 싸이클릭 아날로그-디지털 변환 장치(ADC)마다 각 기준 전압별로 단일 이득 버퍼를 구비하는 기준 전압 공급 방식은, 많은 수의 단일 이득 버퍼를 필요로 하기 때문에 전력 소비가 클 뿐만 아니라 각 단일 이득 버퍼 간의 오프셋 차이가 발생한다. 따라서 일반적인 컬럼 패러럴 리드아웃 회로를 설계하는 데 있어서, 고속의 스위치드 커패시터 회로를 설계하기 어려움에도 불구하고 현재까지도 도 2의 기준 전압 공급 방식이 주로 사용되고 있다.However, the reference voltage supply method having a single gain buffer for each reference voltage for each cyclic analog-digital converter (ADC) shown in FIG. 3 requires a large number of single gain buffers, In addition, there is an offset difference between each single gain buffer. Therefore, in designing a general columnar parallel readout circuit, although it is difficult to design a high-speed switched capacitor circuit, the reference voltage supply method of FIG. 2 is mainly used up to now.

따라서 본 발명의 일 실시예에서는 각 아날로그-디지털 변환 장치(ADC)별로 하나의 단일 이득 버퍼를 구비(내장)하는 기술을 제안한다.Therefore, in one embodiment of the present invention, a technique of incorporating (integrating) a single gain buffer for each analog-digital conversion device (ADC) is proposed.

이를 좀 더 구체적으로 살펴보면, 본 발명의 일 실시예에서는 컬럼 패러럴 리드아웃 방식에서 기준 전압을 공급하는 데 있어서, 기존과 같이 컬럼 패러럴 리드아웃 회로의 외부에 있는 3개의 단일 이득 버퍼를 사용하지 않고, 각 아날로그-디지털 변환 장치(ADC)별로 하나의 단일 이득 버퍼를 구비(내장)함으로써, 기준 전압을 공급하는 신호선의 큰 저항에 의한 영향을 줄여 기준 전압의 수렴 속도를 향상시키고, 기준 전압의 수렴 정도의 차이에 의해 발생하는 아날로그-디지털 변환 장치(ADC) 간 편차를 제거할 수 있다. 또한, 각 아날로그-디지털 변환 장치(ADC) 내에서 3개의 기준 전압(VREFP, VCM, VREFN)을 공급하는 데 있어서, 3개의 기준 전압에 대해 3개의 단일 이득 버퍼를 사용하지 않고, 소비 전력을 줄이기 위해 하나의 단일 이득 버퍼만을 사용하여 단일 이득 버퍼 간의 오프셋 차이를 제거할 수 있다. 이때, 각 아날로그-디지털 변환 장치(ADC) 내에 사용된 단일 이득 버퍼의 오프셋 편차는 씨모스 이미지 센서(CIS)의 디지털 상호연관 이중 샘플링(Digital Correlated Double Sampling)을 통해 제거할 수 있다.In more detail, in one embodiment of the present invention, in supplying the reference voltage in the column parallel readout method, three single gain buffers outside the columnar parallel readout circuit are not used, By incorporating (integrating) a single gain buffer for each analog-to-digital converter (ADC), it is possible to improve the convergence speed of the reference voltage by reducing the influence of the large resistance of the signal line supplying the reference voltage, The deviation between the analog-digital conversion devices (ADCs) caused by the difference between them can be eliminated. In addition, in supplying three reference voltages VREFP, VCM, and VREFN in each analog-to-digital converter (ADC), three single gain buffers are not used for three reference voltages, One can use only a single gain buffer to eliminate offset differences between single gain buffers. At this time, the offset deviation of the single gain buffer used in each analog-to-digital converter (ADC) can be eliminated by Digital Correlated Double Sampling of the CMOS image sensor (CIS).

도 4는 본 발명의 일 실시예에 따른 컬럼 패러럴 리드아웃 회로에서의 기준 전압 공급 방식을 설명하기 위한 도면이다.4 is a view for explaining a reference voltage supply method in a column parallel readout circuit according to an embodiment of the present invention.

도 4에 도시된 컬럼 패러럴 리드아웃 회로에서는, 일반적인 스위치드 커패시터 회로와 달리, 기준 전압을 복수 개의 각 아날로그-디지털 변환 장치(411 내지 414)마다, 즉 각 컬럼 패러럴 리드아웃 채널마다 존재하는 하나의 단일 이득 버퍼(415)를 거처 스위치를 통해 샘플링 커패시터에 공급한다. 이처럼, 본 발명의 일 실시예에서는 각 컬럼 패러럴 리드아웃 채널마다 존재하는 하나의 단일 이득 버퍼(415)를 이용하여 기준 전압을 공급하기 때문에 컬럼 패러럴 리드아웃 채널의 외부에서 각 컬럼 패러럴 리드아웃 채널에 도달하기까지의 긴 신호선에 의한 큰 저항이 기준 전압의 수렴에 영향을 미치지 것을 방지할 수 있다.In the column parallel readout circuit shown in FIG. 4, unlike a general switched capacitor circuit, a reference voltage is applied to each of the plurality of analog-to-digital converters 411 to 414, that is, And supplies the gain buffer 415 to the sampling capacitor through the switch. As described above, in one embodiment of the present invention, since the reference voltage is supplied using one single gain buffer 415 for each column parallel readout channel, the columnar readout channel is provided outside the columnar parallel readout channel It is possible to prevent a large resistance due to the long signal line from reaching the signal line to the convergence of the reference voltage.

또한, 본 발명의 일 실시예에 따른 기준 전압 공급 방식은 기존에 각 컬럼 패러럴 리드아웃 채널별로 3개의 단일 이득 버퍼를 구비(내장)하는 방식과 비교하여 필요한 단일 이득 버퍼의 수를 하나로 감소시킬 수 있을 뿐만 아니라 소비 전력을 줄일 수 있고, 또한 단일 이득 버퍼 간의 오프셋 차이를 제거할 수 있다.In addition, the reference voltage supply method according to an embodiment of the present invention can reduce the number of single gain buffers required by one in comparison with a conventional method in which three single gain buffers are provided (built-in) for each columnar parallel readout channel Not only the power consumption can be reduced, but also the offset difference between single gain buffers can be eliminated.

도 5a는 본 발명의 실시예에 대한 이해를 돕기 위한 스위치드 커패시터 회로의 샘플링 동작을 설명하기 위한 도면이고, 도 5b는 본 발명의 실시예에 대한 이해를 돕기 위한 스위치드 커패시터 회로의 전하 전달 동작을 설명하기 위한 도면이다.FIG. 5A is a view for explaining a sampling operation of a switched capacitor circuit for facilitating an understanding of the embodiment of the present invention, FIG. 5B is a diagram illustrating a charge transfer operation of a switched capacitor circuit for facilitating understanding of an embodiment of the present invention Fig.

도 5a 및 도 5b에 도시된 바와 같이, 본 발명의 실시예에 대한 이해를 돕기 위한 스위치드 커패시터 회로(500)는, 스위치드 커패시터 회로(500)에 제어 신호를 제공하는 제어부(560)와, 제어부(560)로부터의 제어 신호에 따라 구동되어 샘플링 커패시터(520)의 입출력 신호를 연결(스위칭)하는 입출력 연결 스위치(510)와, 컬럼 패러럴 리드아웃 회로의 외부에 구비된 3개의 단일 이득 버퍼(221, 222, 223)로부터 공급되는 3개의 기준 전압(VREFP, VCM, VREFN) 중 제어부(560)로부터의 제어 신호에 의해 선택된 기준 전압을 샘플링 커패시터(520)로 공급하는 기준 전압 선택 스위치(530)와, 픽셀 어레이로부터의 신호를 샘플링하고, 샘플링된 신호(전하)를 기준 전압 선택 스위치(530)에서 선택된 기준 전압에 따라 비교기(550)로 전달하는 샘플링 커패시터(520)를 포함한다.5A and 5B, a switched capacitor circuit 500 for understanding an embodiment of the present invention includes a control unit 560 for providing a control signal to the switched capacitor circuit 500, Output connection switch 510 connected to input / output signals of the sampling capacitor 520 in response to a control signal from the data driver 560 and the single unity gain buffer 221, A reference voltage selection switch 530 for supplying the reference voltage selected by the control signal from the control unit 560 to the sampling capacitor 520 among the three reference voltages VREFP, VCM, and VREFN supplied from the reference voltages VREFP, 222, and 223, And a sampling capacitor 520 for sampling the signal from the pixel array and delivering the sampled signal (charge) to the comparator 550 according to the reference voltage selected by the reference voltage selection switch 530. [

여기서, 제어부(560)는 일 예로 스위치드 커패시터 회로(500) 내에 구비된 제어기일 수도 있고, 아날로그-디지털 변환 장치(ADC)에 구비된 제어기일 수도 있으며, 또는 씨모스 이미지 센서의 제어기일 수도 있고, 그 외의 다른 별도의 제어기일 수도 있다.Here, the controller 560 may be a controller provided in the switched capacitor circuit 500, a controller included in the analog-to-digital converter (ADC), a controller of the CMOS image sensor, It may be another separate controller.

그리고 입출력 연결 스위치(510)는 제어부(560)로부터의 제어 신호에 따라 구동되어 픽셀 어레이로부터의 신호를 샘플링 커패시터(520)로 전달하거나 차단하는 입력 연결 스위치(511)와, 제어부(560)로부터의 제어 신호에 따라 구동되어 샘플링 커패시터(520)와 비교기(550) 간을 연결시키거나 차단하는 제 1 출력 연결 스위치(512)와, 제어부(560)로부터의 제어 신호에 따라 구동되어 샘플링 커패시터(520)와 접지 간을 연결시키거나 차단하는 제 2 출력 연결 스위치(513)를 포함한다.The input and output connection switch 510 is driven by a control signal from the control unit 560 and includes an input connection switch 511 for transmitting or interrupting a signal from the pixel array to the sampling capacitor 520, A first output connection switch 512 driven or driven according to a control signal to connect or disconnect the sampling capacitor 520 and the comparator 550 and a second output connection switch 512 driven according to a control signal from the control unit 560, And a second output connection switch 513 for connecting or disconnecting the ground.

그리고 기준 전압 선택 스위치(530)는 컬럼 패러럴 리드아웃 회로의 외부에 구비된 단일 이득 버퍼(221)로부터 공급되는 제 1 기준 전압인 VREFP를 제어부(560)로부터의 제어 신호에 의해 선택하여 샘플링 커패시터(520)로 공급하는 제 1 선택 스위치(531)와, 컬럼 패러럴 리드아웃 회로의 외부에 구비된 단일 이득 버퍼(222)로부터 공급되는 제 2 기준 전압인 VCM을 제어부(560)로부터의 제어 신호에 의해 선택하여 샘플링 커패시터(520)로 공급하는 제 2 선택 스위치(532)와, 컬럼 패러럴 리드아웃 회로의 외부에 구비된 단일 이득 버퍼(223)로부터 공급되는 제 3 기준 전압인 VREFN을 제어부(560)로부터의 제어 신호에 의해 선택하여 샘플링 커패시터(520)로 공급하는 제 3 선택 스위치(533)를 포함한다.The reference voltage selection switch 530 selects the first reference voltage VREFP supplied from the single gain buffer 221 provided outside the column parallel readout circuit by a control signal from the control unit 560 and outputs the selected reference voltage VREFP to the sampling capacitor And a second reference voltage VCM supplied from a single gain buffer 222 provided outside the column parallel readout circuit by a control signal from the control unit 560 And a third reference voltage VREFN supplied from the single gain buffer 223 provided outside the column parallel readout circuit to the sampling capacitor 520 from the control unit 560 And a third selection switch 533 for selecting the selected signal by the control signal of the sampling capacitor 520 and supplying it to the sampling capacitor 520.

한편, 일반적인 아날로그-디지털 변환 장치는, 입출력 연결 스위치(510)와 기준 전압 선택 스위치(530)와 샘플링 커패시터(520)를 구비하는 스위치드 커패시터 회로(500)와, 샘플링 커패시터(520)에서 샘플링된 신호(전하)를 전달받아 피드백 커패시터(540)에 저장된 이전의 샘플링된 신호(전하)와 비교하여 비교 결과를 출력하고, 샘플링 커패시터(520)로부터 전달받은 샘플링된 신호(전하)를 피드백 커패시터(540)로 전달하는 비교기(550)와, 비교기(550)로부터 전달받은 샘플링된 신호(전하)를 저장하는 피드백 커패시터(540)를 포함한다. 이러한 비교기(550)와 피드백 커패시터(540)의 구성 및 동작은 공지의 기술이므로, 여기서는 더 이상 설명하지 않기로 한다.The conventional analog-to-digital conversion apparatus includes a switched capacitor circuit 500 having an input / output connection switch 510, a reference voltage selection switch 530 and a sampling capacitor 520, (Charge) is received and compared with the previous sampled signal (charge) stored in the feedback capacitor 540 to output the comparison result and the sampled signal (charge) transferred from the sampling capacitor 520 is supplied to the feedback capacitor 540, And a feedback capacitor 540 for storing the sampled signal (charge) transmitted from the comparator 550. The feedback capacitor 540 is connected to the feedback capacitor 540, The configuration and operation of the comparator 550 and the feedback capacitor 540 are well known in the art and will not be described here.

다음으로, 도 5a를 참조하여 싸이클릭 아날로그-디지털 변환 장치(ADC)와 델타-시그마 아날로그-디지털 변환 장치(ADC) 등에 사용되는 일반적인 스위치드 커패시터 회로의 샘플링 동작을 살펴보면, 제어부(560)로부터의 제어 신호에 의해 제 1 내지 제 3 선택 스위치(531 내지 533)가 모두 오프되어 기준 전압이 샘플링 커패시터(520)로 공급되지 않고, 제어부(560)로부터의 제어 신호에 따라 제 1 출력 연결 스위치(512)가 오프되어 샘플링 커패시터(520)와 비교기(550) 간의 연결을 차단하며, 제어부(560)로부터의 제어 신호에 따라 제 2 출력 연결 스위치(513)가 온되어 샘플링 커패시터(520)의 출력 단자와 접지 간을 연결시키며, 제어부(560)로부터의 제어 신호에 따라 입력 연결 스위치(511)가 온되어 픽셀 어레이로부터의 신호가 샘플링 커패시터(520)로 전달되어 샘플링 동작이 이루어지게 된다.Next, referring to FIG. 5A, a sampling operation of a general switched capacitor circuit used in a cyclic analog-digital converter (ADC) and a delta-sigma analog-digital converter (ADC) The first to third selection switches 531 to 533 are all turned off by the signal so that the reference voltage is not supplied to the sampling capacitor 520 and the first output connection switch 512 is turned on in response to the control signal from the control unit 560, The second output connection switch 513 is turned on in response to a control signal from the control unit 560 to turn off the connection between the output terminal of the sampling capacitor 520 and the output terminal of the sampling capacitor 520, The input connection switch 511 is turned on in response to the control signal from the control unit 560 and the signal from the pixel array is transmitted to the sampling capacitor 520, This will be written.

도 5b를 참조하여 싸이클릭 아날로그-디지털 변환 장치(ADC)와 델타-시그마 아날로그-디지털 변환 장치(ADC) 등에 사용되는 일반적인 스위치드 커패시터 회로의 전하 전달 동작을 살펴보면, 제어부(560)로부터의 제어 신호에 따라 입력 연결 스위치(511)가 오프되어 픽셀 어레이로부터의 신호를 차단하고, 제어부(560)로부터의 제어 신호에 따라 제 2 출력 연결 스위치(513)가 오프되어 샘플링 커패시터(520)의 출력 단자와 접지 간을 차단하며, 제어부(560)로부터의 제어 신호에 따라 제 1 출력 연결 스위치(512)가 온되어 샘플링 커패시터(520)와 비교기(550) 간을 연결시키고, 제어부(560)로부터의 제어 신호에 의해 제 1 내지 제 3 선택 스위치(531 내지 533) 중 제 3 선택 스위치(533)가 온되어 제 1 기준 전압인 VREFP가 샘플링 커패시터(520)로 공급되며, 그에 따라 샘플링된 신호(전하)가 제 1 출력 연결 스위치(512)를 통해 비교기(550)로 전달된다.Referring to FIG. 5B, a charge transfer operation of a conventional switched capacitor circuit used in a cyclic analog-digital converter (ADC) and a delta-sigma analog-digital converter (ADC) The input connection switch 511 is turned off to shut off the signal from the pixel array and the second output connection switch 513 is turned off according to the control signal from the control unit 560 so that the output terminal of the sampling capacitor 520 and the ground The first output connection switch 512 is turned on in accordance with the control signal from the control unit 560 to connect the sampling capacitor 520 and the comparator 550 and the control signal from the control unit 560 The third selection switch 533 of the first to third selection switches 531 to 533 is turned on to supply the first reference voltage VREFP to the sampling capacitor 520, (Charge) is transmitted to the comparator 550 via a first output connected to the switch 512. The

이처럼, 전하 전달 동작 시 샘플링 커패시터(520)의 한쪽 단자가 제 1 내지 제 3 선택 스위치(531 내지 533) 중 어느 하나를 통해 3개의 기준 전압(VREFP, VCM, VREFN) 중 어느 하나와 연결된다. 이때, 샘플링 커패시터(520)를 충전하기 위해 선택된 기준 전압을 통해 순간적으로 많은 전류가 공급되어 기준 전압의 흔들림이 발생한다. 이에 따라, 스위치드 커패시터 회로가 정상적으로 동작하기 위해서는 기 정해진 시간 내에 기준 전압의 수렴이 필요하다. 그러나 도 5a 및 도 5b에 도시된 일반적인 스위치드 커패시터 회로에서는 3개의 기준 전압이 컬럼 패러럴 리드아웃 회로의 외부에 있는 3개의 단일 이득 버퍼로부터 스위치를 통해 샘플링 커패시터(520)로 공급된다. 따라서 기준 전압이 수렴하는 데 있어서 컬럼 패러럴 리드아웃 회로의 외부에 있는 3개의 단일 이득 버퍼로부터 스위치드 커패시터 회로까지의 긴 신호선이 가지는 큰 저항에 의해 영향을 받는다.One terminal of the sampling capacitor 520 is connected to one of the three reference voltages VREFP, VCM, and VREFN through any one of the first to third selection switches 531 to 533 in the charge transfer operation. At this time, a large amount of current is instantaneously supplied through the reference voltage selected to charge the sampling capacitor 520, and the shaking of the reference voltage occurs. Accordingly, in order for the switched-capacitor circuit to operate normally, it is necessary to converge the reference voltage within a predetermined time. However, in the conventional switched capacitor circuit shown in Figs. 5A and 5B, three reference voltages are supplied from the three single gain buffers external to the column parallel readout circuit to the sampling capacitor 520 through the switch. Thus, the reference voltage is affected by the large resistance of the long signal line from the three single gain buffers external to the column parallel lead-out circuit to the switched capacitor circuit for convergence.

도 6a는 본 발명의 일 실시예에 따른 스위치드 커패시터 회로 및 아날로그-디지털 변환 장치(ADC)의 구성도이다.6A is a configuration diagram of a switched-capacitor circuit and an analog-to-digital converter (ADC) according to an embodiment of the present invention.

도 6a에 도시된 바와 같이, 본 발명의 일 실시예에 따른 스위치드 커패시터 회로(600)는, 스위치드 커패시터 회로(600)에 제어 신호를 제공하는 제어부(660)와, 제어부(660)로부터의 제어 신호에 따라 3개의 기준 전압(VREFP, VCM, VREFN) 중 어느 하나의 기준 전압을 선택하는 기준 전압 선택부(610)와, 기준 전압 선택부(610)에서 선택된 기준 전압을 전달하는 하나의 단일 이득 버퍼(620)와, 픽셀 어레이로부터의 신호를 샘플링하고, 샘플링된 신호(전하)를 단일 이득 버퍼(620)로부터의 기준 전압에 따라 비교부(640)로 전달하는 샘플링부(630)를 포함한다.6A, the switched-capacitor circuit 600 according to an embodiment of the present invention includes a control unit 660 for providing a control signal to the switched-capacitor circuit 600, a control unit 660 for providing a control signal from the control unit 660, A reference voltage selector 610 for selecting one of the three reference voltages VREFP, VCM and VREFN according to the reference voltage VREFN, And a sampling unit 630 that samples the signal from the pixel array and transfers the sampled signal (charge) to the comparing unit 640 according to the reference voltage from the single gain buffer 620. [

또한, 본 발명의 일 실시예에 따른 아날로그-디지털 변환 장치는, 기준 전압 선택부(610)와 하나의 단일 이득 버퍼(620)와 샘플링부(630)를 구비하는 스위치드 커패시터 회로(600)와, 샘플링부(630)에서 샘플링된 신호(전하)를 전달받아 이전의 샘플링된 신호(전하)와 비교하여 비교 결과를 출력하는 비교부(640)와, 비교부(640)로부터의 비교 결과에 따라 코드를 결정하여 출력(예 : 두 비트의 디지털 코드 D0, D1)하는 코드 결정부(650)를 포함한다. 이러한 비교부(640)와 코드 결정부(650)의 구성 및 동작은 공지의 기술이므로, 여기서는 더 이상 설명하지 않기로 한다.The analog-to-digital conversion apparatus according to an embodiment of the present invention includes a switched capacitor circuit 600 having a reference voltage selection unit 610, a single gain buffer 620, and a sampling unit 630, A comparator 640 for receiving the sampled signal (charge) from the sampling unit 630 and comparing the sampled signal (charge) with a previous sampled signal (charge), and outputting a comparison result; (For example, two bits of digital code D 0 and D 1 ). Since the configuration and operation of the comparing unit 640 and the code determining unit 650 are well known, they will not be described here.

여기서, 제어부(660)는 일 예로 스위치드 커패시터 회로(600) 내에 구비된 제어기일 수도 있고, 아날로그-디지털 변환 장치(ADC) 내에 구비된 제어기일 수도 있으며, 또는 씨모스 이미지 센서의 제어기일 수도 있고, 그 외의 다른 별도의 제어기일 수도 있다.Here, the controller 660 may be, for example, a controller provided in the switched capacitor circuit 600, a controller included in the analog-to-digital converter (ADC), a controller of the CMOS image sensor, It may be another separate controller.

그리고 기준 전압 선택부(610)는 제 1 기준 전압인 VREFP를 제어부(660)로부터의 제어 신호에 따라 선택하여 단일 이득 버퍼(620)로 전달하는 제 1 선택 스위치(611)와, 제 2 기준 전압인 VCM을 제어부(660)로부터의 제어 신호에 따라 선택하여 단일 이득 버퍼(620)로 전달하는 제 2 선택 스위치(612)와, 제 3 기준 전압인 VREFN을 제어부(660)로부터의 제어 신호에 따라 선택하여 단일 이득 버퍼(620)로 전달하는 제 3 선택 스위치(613)를 포함한다. 이처럼, 기준 전압 선택부(610)는 복수 개의 기준 전압의 갯수만큼의 스위치 열(611 내지 613)을 포함한다.The reference voltage selection unit 610 includes a first selection switch 611 for selecting a first reference voltage VREFP according to a control signal from the control unit 660 and transmitting the selected reference voltage VREFP to the single gain buffer 620, A second selection switch 612 for selecting a VCM in accordance with a control signal from the control unit 660 and transferring the selected VCM to the single gain buffer 620 and a second selection switch 612 for selecting a third reference voltage VREFN according to a control signal from the control unit 660 And a third selection switch 613 for selectively transmitting the selected signal to the single gain buffer 620. As described above, the reference voltage selection unit 610 includes as many switch lines 611 to 613 as the number of the plurality of reference voltages.

그리고 샘플링부(630)는 픽셀 어레이로부터 입력되는 신호를 샘플링하고, 샘플링된 신호(전하)를 단일 이득 버퍼(620)로부터의 기준 전압에 따라 비교부(640)로 전달하는 샘플링 커패시터(631)와, 제어부(660)로부터의 제어 신호에 따라 구동되어 샘플링 커패시터(631)의 입출력 신호를 연결(스위칭)하는 입출력 연결 스위치(입출력 스위칭부, 632 내지 635)를 포함한다.The sampling unit 630 includes a sampling capacitor 631 for sampling a signal input from the pixel array and transmitting the sampled signal (charge) to the comparator 640 according to a reference voltage from the single gain buffer 620, And an input / output connection unit (input / output switching unit) 632 to 635 which is driven in accordance with a control signal from the control unit 660 to connect (switch) the input / output signal of the sampling capacitor 631.

그리고 입출력 연결 스위치(입출력 스위칭부, 632 내지 635)는 제어부(660)로부터의 제어 신호에 따라 구동되어 픽셀 어레이로부터의 입력 신호를 샘플링 커패시터(631)로 전달하거나 차단하는 제 1 입력 연결 스위치(632)와, 제어부(660)로부터의 제어 신호에 따라 구동되어 단일 이득 버퍼(620)로부터의 기준 전압을 샘플링 커패시터(631)로 전달하거나 차단하는 제 2 입력 연결 스위치(633)와, 제어부(660)로부터의 제어 신호에 따라 구동되어 샘플링 커패시터(631)와 비교기(641) 간을 연결시키거나 차단하는 제 1 출력 연결 스위치(634)와, 제어부(660)로부터의 제어 신호에 따라 구동되어 샘플링 커패시터(631)와 단일 이득 버퍼(620)의 접지 간을 연결시키거나 차단하는 제 2 출력 연결 스위치(635)를 포함한다.The input and output connection switches 632 to 635 are driven in response to a control signal from the controller 660 and are connected to a first input connection switch 632 for passing or blocking an input signal from the pixel array to the sampling capacitor 631 A second input connection switch 633 driven according to a control signal from the control unit 660 to transmit or cut off the reference voltage from the single gain buffer 620 to the sampling capacitor 631, A first output connection switch 634 which is driven in accordance with a control signal from the control unit 660 to connect or disconnect the sampling capacitor 631 and the comparator 641 and a sampling capacitor 631 and a second output connection switch 635 for connecting or disconnecting the ground of the single gain buffer 620.

그리고 비교부(640)는 샘플링 커패시터(631)에서 샘플링된 신호(전하)를 전달받아 피드백 커패시터(642)에 저장된 이전의 샘플링된 신호(전하)와 비교하여 비교 결과를 코드 결정부(650)로 출력하고, 샘플링 커패시터(631)로부터 전달받은 샘플링된 신호(전하)를 피드백 커패시터(642)로 전달하는 비교기(641)와, 비교기(641)로부터 전달받은 샘플링된 신호(전하)를 저장하는 피드백 커패시터(642)를 포함한다.The comparator 640 receives the signal (charge) sampled by the sampling capacitor 631 and compares the sampled signal (charge) with the previous sampled signal (charge) stored in the feedback capacitor 642 and outputs the comparison result to the code determining unit 650 A comparator 641 for outputting the sampled signal (electric charge) received from the comparator 641 and transmitting the sampled signal (electric charge) received from the sampling capacitor 631 to the feedback capacitor 642, (642).

도 6b는 본 발명의 일 실시예에 따른 스위치드 커패시터 회로의 샘플링 동작을 설명하기 위한 도면이고, 도 6c는 본 발명의 일 실시예에 따른 스위치드 커패시터 회로의 전하 전달 동작을 설명하기 위한 도면이다.FIG. 6B is a view for explaining the sampling operation of the switched capacitor circuit according to the embodiment of the present invention, and FIG. 6C is a view for explaining the charge transfer operation of the switched capacitor circuit according to the embodiment of the present invention.

도 6b를 참조하여 싸이클릭 아날로그-디지털 변환 장치(ADC)와 델타-시그마 아날로그-디지털 변환 장치(ADC) 등에 사용되는 본 발명의 일 실시예에 따른 스위치드 커패시터 회로의 샘플링 동작을 살펴보면, 제어부(660)로부터의 제어 신호에 따라 제 1 및 제 3 선택 스위치(611, 613)가 오프되고 제 2 선택 스위치(612)가 온되어 제 2 기준 전압(VCM, 접지 전압)이 단일 이득 버퍼(620)로 공급되고, 제어부(660)로부터의 제어 신호에 따라 제 2 입력 연결 스위치(633)가 오프되어 단일 이득 버퍼(620)로부터의 기준 전압이 샘플링 커패시터(631)로 공급되지 않도록 차단하며, 제어부(660)로부터의 제어 신호에 따라 제 1 출력 연결 스위치(634)가 오프되어 샘플링 커패시터(631)와 비교기(641) 간의 연결을 차단하고, 제어부(660)로부터의 제어 신호에 따라 제 2 출력 연결 스위치(635)가 온되어 샘플링 커패시터(631)의 출력 단자와 단일 이득 버퍼(620)의 접지 전압 간을 연결시키며, 제어부(660)로부터의 제어 신호에 따라 제 1 입력 연결 스위치(632)가 온되어 픽셀 어레이로부터의 신호가 샘플링 커패시터(631)로 전달되어 샘플링 동작이 이루어지게 된다.Referring to FIG. 6B, a sampling operation of the switched capacitor circuit according to an embodiment of the present invention, which is used in a cyclic analog-digital converter (ADC) and a delta-sigma analog-digital converter (ADC) The first and third selection switches 611 and 613 are turned off and the second selection switch 612 is turned on so that the second reference voltage VCM and the ground voltage are supplied to the single gain buffer 620 The second input connection switch 633 is turned off in accordance with the control signal from the control unit 660 so as to prevent the reference voltage from the single gain buffer 620 from being supplied to the sampling capacitor 631, The first output connection switch 634 is turned off to cut off the connection between the sampling capacitor 631 and the comparator 641 and the second output connection switch 635) And connects the output terminal of the sampling capacitor 631 and the ground voltage of the single gain buffer 620. According to the control signal from the control unit 660, the first input connection switch 632 is turned on, Is transferred to the sampling capacitor 631 to perform a sampling operation.

도 6c를 참조하여 싸이클릭 아날로그-디지털 변환 장치(ADC)와 델타-시그마 아날로그-디지털 변환 장치(ADC) 등에 사용되는 본 발명의 일 실시예에 따른 스위치드 커패시터 회로의 전하 전달 동작을 살펴보면, 제어부(660)로부터의 제어 신호에 따라 제 1 입력 연결 스위치(632)가 오프되어 픽셀 어레이로부터의 신호를 차단하고, 제어부(660)로부터의 제어 신호에 따라 예를 들어 제 1 선택 스위치(611)가 온되고 제 2 및 제 3 선택 스위치(612, 613)가 오프되어 제 1 기준 전압(VREFP)이 단일 이득 버퍼(620)로 공급되며, 제어부(660)로부터의 제어 신호에 따라 제 2 출력 연결 스위치(635)가 오프되어 샘플링 커패시터(631)의 출력 단자와 단일 이득 버퍼(620) 간의 연결을 차단하고, 제어부(660)로부터의 제어 신호에 따라 제 1 출력 연결 스위치(634)가 온되어 샘플링 커패시터(631)와 비교기(641) 간을 연결시키며, 제어부(660)로부터의 제어 신호에 따라 제 2 입력 연결 스위치(633)가 온되어 단일 이득 버퍼(620)의 제 1 기준 전압(VREFP)이 샘플링 커패시터(631)로 공급되고, 그에 따라 샘플링된 신호(전하)가 제 1 출력 연결 스위치(634)를 통해 비교기(641)로 전달된다.Referring to FIG. 6C, a charge transfer operation of the switched-capacitor circuit according to an embodiment of the present invention, which is used in a cyclic analog-digital converter (ADC) and a delta-sigma analog-digital converter (ADC) The first input connection switch 632 is turned off according to the control signal from the controller 660 so that the signal from the pixel array is cut off and the first selection switch 611 is turned on according to the control signal from the controller 660, The second and third selection switches 612 and 613 are turned off so that the first reference voltage VREFP is supplied to the single gain buffer 620 and the second output connection switch 635 are turned off to cut off the connection between the output terminal of the sampling capacitor 631 and the single gain buffer 620 and the first output connection switch 634 is turned on according to the control signal from the control unit 660 to turn on the sampling capacitor 631) The second input connection switch 633 is turned on in response to a control signal from the control unit 660 so that the first reference voltage VREFP of the single gain buffer 620 is supplied to the sampling capacitor 631, So that the sampled signal (charge) is transmitted to the comparator 641 through the first output connection switch 634.

이처럼, 본 발명의 일 실시예에 따른 스위치드 커패시터 회로에서는, 일반적인 스위치드 커패시터 회로와 달리, 기준 전압을 각 컬럼 패러럴 리드아웃 채널마다 존재하는 하나의 단일 이득 버퍼(620)를 거처 제 2 입력 연결 스위치(633)를 통해 샘플링 커패시터(631)에 공급한다. 즉, 각 컬럼 패러럴 리드아웃 채널 내에 존재하는 하나의 단일 이득 버퍼(620)가 샘플링 커패시터(631)를 충전하는 데 필요한 전류를 공급하기 때문에, 컬럼 패러럴 리드아웃 채널의 외부에서 각 컬럼 패러럴 리드아웃 채널에 도달하기까지의 긴 신호선으로 인한 큰 저항이 기준 전압의 수렴에 영향을 미치지 것을 방지할 수 있다. 또한, 3종류의 기준 전압(VREFP, VCM, VREFN)을 공급하는 데 있어서 각 기준 전압 종류별로 단일 이득 버퍼를 사용하지 않고, 선택된 기준 전압이 단일 이득 버퍼(620)에 입력되도록 함으로써 하나의 단일 이득 버퍼(620)를 사용하여 구현할 수 있다.As described above, in the switched-capacitor circuit according to an embodiment of the present invention, unlike a general switched-capacitor circuit, a reference voltage is applied to a second input connection switch (not shown) through one single gain buffer 620 existing for each columnar parallel read- 633 to the sampling capacitor 631. That is, since one single gain buffer 620 present in each columnar parallel lead-out channel supplies the current required to charge the sampling capacitor 631, it is possible to provide each column parallel lead-out channel It is possible to prevent the large resistance due to the long signal line from reaching the reference voltage to affect the convergence of the reference voltage. Also, in supplying the three types of reference voltages VREFP, VCM, and VREFN, the selected reference voltage is input to the single gain buffer 620 without using a single gain buffer for each reference voltage type, Buffer 620. < / RTI >

도 6d는 본 발명의 일 실시예에 따른 스위치드 커패시터 회로에서 단일 이득 버퍼에 오프셋이 있을 경우 샘플링 커패시터에 공급되는 기준 전압을 나타내는 도면이다.6D is a diagram illustrating a reference voltage supplied to a sampling capacitor when there is an offset in a single gain buffer in a switched capacitor circuit according to an exemplary embodiment of the present invention.

도 6d에 도시된 바와 같이, 샘플링 커패시터(631)에 공급되는 기준 전압은 선택된 기준 전압에서 단일 이득 버퍼(620)의 오프셋(VOFFSET)만큼 변화한다. 이때, 3개의 기준 전압(VREFP, VCM, VREFN)은 하나의 동일한 단일 이득 버퍼(620)를 통해 샘플링 커패시터(631)에 공급되므로 그 변화량(VOFFSET)은 동일하다.As shown in FIG. 6D, the reference voltage supplied to the sampling capacitor 631 changes by the offset VOFFSET of the single gain buffer 620 at the selected reference voltage. At this time, since the three reference voltages VREFP, VCM, and VREFN are supplied to the sampling capacitor 631 through one identical single gain buffer 620, the amount of change VOFFSET is the same.

따라서 본 발명의 일 실시예에 따른 스위치드 커패시터 회로를 사용한 싸이클릭 아날로그-디지털 변환 장치(ADC)와 델타-시그마 아날로그-디지털 변환 장치(ADC) 등의 경우 단일 이득 버퍼(620)의 오프셋은 아날로그-디지털 변환 장치 출력의 오프셋으로 나타난다. 이때, 컬럼 패러럴 리드아웃 회로에서 각 컬럼 패러럴 리드아웃 채널에 따라 단일 이득 버퍼(620)의 오프셋 크기가 달리 나타나기 때문에 아날로그-디지털 변환 장치 출력의 오프셋의 발생 정도가 다르다. 그러나 이러한 아날로그-디지털 변환 장치 출력의 오프셋은 씨모스 이미지 센서(CIS)가 디지털 상호연관 이중 샘플링(Digital Correlated Double Sampling) 동작을 통해 제거 가능하기 때문에 컬럼 패러럴 리드아웃 회로의 균일성에 영향을 미치지 않는다.Therefore, in the case of a cyclic analog-digital converter (ADC) and a delta-sigma analog-digital converter (ADC) using the switched capacitor circuit according to an embodiment of the present invention, the offset of the single gain buffer 620 is analog- Digital converter output. At this time, since the offset magnitude of the single gain buffer 620 varies according to each column parallel lead-out channel in the column parallel readout circuit, the degree of offset of the output of the analog-digital converter differs. However, the offset of this analog-to-digital converter output does not affect the uniformity of the columnar readout circuit because the CMOS image sensor (CIS) is removable through digital correlated double sampling operation.

도 7은 본 발명의 일 실시예에 따른 하나의 단일 이득 버퍼를 구비한 스위치드 커패시터 회로를 이용한 씨모스 이미지 센서의 구성도이다.7 is a configuration diagram of a CMOS image sensor using a switched capacitor circuit having one single gain buffer according to an embodiment of the present invention.

도 7을 참조하여 살펴보면, 본 발명의 일 실시예에 따른 씨모스 이미지 센서는 로우 드라이버(710), 픽셀 어레이(720), 복수의 아날로그-디지털 변환 장치(730) 및 복수의 디지털 상호연관 이중 샘플링 장치(740)를 포함한다.7, a CMOS image sensor according to an exemplary embodiment of the present invention includes a row driver 710, a pixel array 720, a plurality of analog-to-digital converters 730, and a plurality of digital correlated double sampling Device 740.

여기서, 로우 드라이버(710)는 픽셀 어레이(720) 내에 구비된 픽셀들 중 로우 디코더(도면에 도시되지 않음)에 의해 선택된 픽셀들을 구동한다.Here, the row driver 710 drives the pixels selected by the row decoder (not shown in the figure) among the pixels provided in the pixel array 720.

그리고 픽셀 어레이(720)는 광소자를 이용하여 빛을 감지하고, 감지된 빛에 대응되는 픽셀 신호를 발생한다. 이때, 픽셀 어레이(720) 내에 구비된 픽셀들 중 로우 디코더에 의해 선택된 픽셀이 픽셀 신호를 출력한다. 이렇게 출력되는 픽셀 신호는 전기적 신호인 아날로그 픽셀 신호로서, 리셋 전압과 신호 전압을 포함한다.The pixel array 720 senses light using an optical device and generates a pixel signal corresponding to the sensed light. At this time, among pixels included in the pixel array 720, a pixel selected by the row decoder outputs a pixel signal. The pixel signal thus outputted is an analog pixel signal which is an electrical signal, and includes a reset voltage and a signal voltage.

그리고 아날로그-디지털 변환 장치(730, 예를 들어, 싸이클릭 아날로그-디지털 변환 장치)는 각 칼럼마다 구비되어 픽셀 어레이(720)에서 발생된 아날로그 픽셀 신호를 입력받고, 입력받은 아날로그 픽셀 신호를 디지털 픽셀 신호로 변환한다. 이때, 아날로그-디지털 변환 장치(730)는 각 칼럼(열)마다 모든 로우(행)에 대하여 동시에 아날로그 디지털 변환을 수행(병렬 처리)하므로 각 칼럼마다 하나씩 존재한다. 즉, 컬럼 수만큼의 복수 개의 아날로그-디지털 변환 장치(730)가 존재하게 된다. 이때, 각 아날로그-디지털 변환 장치(730)마다 도 6a에서 전술한 본 발명의 일 실시예에 따른 스위치드 커패시터 회로가 구비된다.The analog-to-digital conversion device 730 (for example, a cyclic analog-to-digital conversion device) is provided for each column to receive analog pixel signals generated in the pixel array 720, Signal. At this time, the analog-to-digital converter 730 performs analog-to-digital conversion on all the rows (rows) for each column (column), and there is one for each column. That is, a plurality of analog-to-digital converters 730 corresponding to the number of columns exist. At this time, each analog-to-digital converter 730 is provided with a switched-capacitor circuit according to an embodiment of the present invention described above with reference to FIG. 6A.

그리고 디지털 상호연관 이중 샘플링 장치(740)도 각 칼럼마다 구비되어 상응하는 아날로그-디지털 변환 장치(730)에서 출력되는 디지털 신호를 병렬로 처리함으로써 종래의 기술에 비해 저속으로 동작이 가능하다. 즉, 디지털 상호연관 이중 샘플링 장치(740)는 상응하는 아날로그-디지털 변환 장치(730)로부터 디지털 신호를 입력받아, 디지털 상호연관 이중 샘플링을 병렬로 수행하여 단일 이득 버퍼(620)로 인한 오프셋을 제거하고 각 픽셀마다 각각 다른 리셋 전압의 편차를 제거한다. 결국, 디지털 상호연관 이중 샘플링 장치(740)도 컬럼 수만큼의 복수 개가 존재하게 된다.The digital interrelated double sampling unit 740 is also provided for each column and can process the digital signals output from the corresponding analog-to-digital conversion unit 730 in parallel, so that it can operate at a lower speed than the conventional technique. That is, the digital correlated double sampling device 740 receives the digital signal from the corresponding analog-to-digital conversion device 730 and performs digital correlated double sampling in parallel to remove the offset due to the single gain buffer 620 And the deviation of the reset voltage for each pixel is eliminated. As a result, there are a plurality of digital inter-correlating double sampling devices 740 as many as the number of columns.

전술한 바와 같이, 고속 및 고해상도의 씨모스 이미지 센서(CIS)를 설계하는 데 있어서 스위치드 커패시터 회로를 기반으로 하는 컬럼 패러럴 리드아웃 방식의 싸이클릭 아날로그-디지털 변환 장치(ADC) 및 델타-시그마 아날로그-디지털 변환 장치(ADC) 등을 사용할 경우 기존의 방식으로는 긴 신호선의 큰 저항으로 인해 아날로그-디지털 변환 장치(ADC)의 구동에 필요한 기준 전압을 안정적으로 공급하기 어렵다. 따라서 본 발명의 일 실시예에서는 하나의 단일 이득 버퍼를 각 컬럼 패러럴 리드아웃 채널마다 구비(내장)함으로써 기준 전압을 안정적으로 공급할 수 있기 때문에 이를 통해 향후 12-비트(bit) 이상의 아날로그-디지털 변환 장치(ADC)를 내장한 고속 및 고해상도의 씨모스 이미지 센서(CIS)를 개발할 수 있다.As described above, a column parallel lead-out cyclic analog-to-digital converter (ADC) and a delta-sigma analog-to-digital converter (ADC) based on switched capacitor circuitry for designing high speed and high resolution CMOS image sensors Digital converter (ADC) or the like, it is difficult to stably supply a reference voltage required for driving an analog-to-digital converter (ADC) due to a large resistance of a long signal line in the conventional method. Therefore, in one embodiment of the present invention, since a single gain buffer is provided (built-in) for each columnar parallel readout channel, the reference voltage can be supplied stably, (CIS) with high-speed and high-resolution analog-to-digital converters (ADCs).

이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 치환, 변형 및 변경이 가능하다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, Various permutations, modifications and variations are possible without departing from the spirit of the invention. Therefore, the scope of the present invention should not be construed as being limited to the embodiments described, but should be determined by the scope of the appended claims, as well as the appended claims.

600 : 스위치드 커패시터 회로 610 : 기준 전압 선택부
620 : 하나의 단일 이득 버퍼 630 : 샘플링부
640 : 비교부 650 : 코드 결정부
660 : 제어부600: Switched capacitor circuit 610: Reference voltage selection unit
620: one single gain buffer 630:
640: comparison unit 650: code determination unit
660:

Claims (16)

스위치드 커패시터 회로에 있어서,
제어부로부터의 제어 신호에 따라 복수 개의 기준 전압 중 어느 하나의 기준 전압을 선택하는 기준 전압 선택부;
상기 기준 전압 선택부에서 선택된 기준 전압을 전달하는 하나의 단일 이득 버퍼; 및
픽셀 어레이로부터의 신호를 샘플링하고, 상기 샘플링된 신호를 상기 단일 이득 버퍼로부터의 기준 전압에 따라 전달하는 샘플링부
를 포함하는 스위치드 커패시터 회로.
In the switched-capacitor circuit,
A reference voltage selection unit for selecting any one of the plurality of reference voltages according to a control signal from the control unit;
A single gain buffer for transmitting a reference voltage selected by the reference voltage selector; And
A sampling unit for sampling a signal from the pixel array and delivering the sampled signal according to a reference voltage from the single gain buffer,
≪ / RTI >
제 1 항에 있어서,
상기 기준 전압 선택부는,
상기 복수 개의 기준 전압의 갯수만큼의 스위치 열을 포함하는, 스위치드 커패시터 회로.
The method according to claim 1,
The reference voltage selector may include:
And a number of switch columns corresponding to the number of the plurality of reference voltages.
제 1 항에 있어서,
상기 기준 전압 선택부는,
제 1 기준 전압을 상기 제어부로부터의 제어 신호에 따라 선택하여 상기 단일 이득 버퍼로 전달하는 제 1 선택 스위치;
제 2 기준 전압을 상기 제어부로부터의 제어 신호에 따라 선택하여 상기 단일 이득 버퍼로 전달하는 제 2 선택 스위치; 및
제 3 기준 전압을 상기 제어부로부터의 제어 신호에 따라 선택하여 상기 단일 이득 버퍼로 전달하는 제 3 선택 스위치
를 포함하는 스위치드 커패시터 회로.
The method according to claim 1,
The reference voltage selector may include:
A first selection switch for selecting a first reference voltage according to a control signal from the control unit and transmitting the first reference voltage to the single gain buffer;
A second selection switch for selecting a second reference voltage according to a control signal from the control unit and transmitting the second reference voltage to the single gain buffer; And
And a third selection switch for selecting a third reference voltage according to a control signal from the control unit and delivering the third reference voltage to the single gain buffer
≪ / RTI >
제 1 항에 있어서,
상기 샘플링부는,
상기 픽셀 어레이로부터 입력되는 신호를 샘플링하고, 상기 샘플링된 신호를 상기 단일 이득 버퍼로부터의 기준 전압에 따라 전달하는 샘플링 커패시터; 및
상기 제어부로부터의 제어 신호에 따라 구동되어 상기 샘플링 커패시터의 입출력 신호를 스위칭하는 입출력 스위칭부
를 포함하는 스위치드 커패시터 회로.
The method according to claim 1,
Wherein the sampling unit comprises:
A sampling capacitor for sampling a signal input from the pixel array and delivering the sampled signal according to a reference voltage from the single gain buffer; And
An input / output switching unit driven by a control signal from the control unit to switch an input / output signal of the sampling capacitor,
≪ / RTI >
제 4 항에 있어서,
상기 입출력 스위칭부는,
상기 제어부로부터의 제어 신호에 따라 구동되어 상기 픽셀 어레이로부터의 신호를 상기 샘플링 커패시터로 전달하거나 차단하는 제 1 입력 연결 스위치;
상기 제어부로부터의 제어 신호에 따라 구동되어 상기 단일 이득 버퍼로부터의 기준 전압을 상기 샘플링 커패시터로 전달하거나 차단하는 제 2 입력 연결 스위치;
상기 제어부로부터의 제어 신호에 따라 구동되어 상기 샘플링 커패시터와 비교기 간을 연결시키거나 차단하는 제 1 출력 연결 스위치; 및
상기 제어부로부터의 제어 신호에 따라 구동되어 상기 샘플링 커패시터와 상기 단일 이득 버퍼 간을 연결시키거나 차단하는 제 2 출력 연결 스위치
를 포함하는 스위치드 커패시터 회로.
5. The method of claim 4,
The input /
A first input connection switch driven according to a control signal from the control unit to transmit or block a signal from the pixel array to the sampling capacitor;
A second input connection switch driven according to a control signal from the control unit to transfer or cut off a reference voltage from the single gain buffer to the sampling capacitor;
A first output connection switch driven according to a control signal from the control unit to connect or disconnect the sampling capacitor and the comparator; And
And a second output connection switch that is driven according to a control signal from the control unit to connect or disconnect the sampling capacitor and the single gain buffer,
≪ / RTI >
제 1 항에 있어서,
상기 제어부는,
아날로그-디지털 변환 장치의 내부 또는 외부에 구비되어, 상기 스위치드 커패시터 회로에 제어 신호를 제공하는 제어기인, 스위치드 커패시터 회로.
The method according to claim 1,
Wherein,
A switched-capacitor circuit, provided inside or outside the analog-to-digital conversion device, for providing a control signal to the switched-capacitor circuit.
제 1 항에 있어서,
상기 스위치드 커패시터 회로가 샘플링 동작을 하는 경우, 상기 단일 이득 버퍼는 상기 제어부로부터의 제어 신호에 따라 선택된 제 2 기준 전압을 공급하는, 스위치드 커패시터 회로.
The method according to claim 1,
Wherein when the switched capacitor circuit performs a sampling operation, the single gain buffer supplies a selected second reference voltage in accordance with a control signal from the control unit.
제 1 항에 있어서,
상기 스위치드 커패시터 회로가 전하 전달 동작을 하는 경우, 상기 단일 이득 버퍼는 제 1 내지 제 3 기준 전압 중 상기 제어부로부터의 제어 신호에 따라 선택된 어느 하나의 기준 전압을 공급하는, 스위치드 커패시터 회로.
The method according to claim 1,
Wherein when the switched capacitor circuit performs a charge transfer operation, the single gain buffer supplies a selected one of the first to third reference voltages according to a control signal from the control unit.
아날로그-디지털 변환 장치에 있어서,
제어부로부터의 제어 신호에 따라 복수 개의 기준 전압 중 어느 하나의 기준 전압을 선택하는 기준 전압 선택부;
상기 기준 전압 선택부에서 선택된 기준 전압을 전달하는 하나의 단일 이득 버퍼;
픽셀 어레이로부터의 신호를 샘플링하고, 상기 샘플링된 신호를 상기 단일 이득 버퍼로부터의 기준 전압에 따라 전달하는 샘플링부;
상기 샘플링부에서 샘플링된 신호를 전달받아 이전의 샘플링된 신호와 비교하여 비교 결과를 출력하는 비교부; 및
상기 비교부로부터의 비교 결과에 따라 코드를 결정하는 코드 결정부
를 포함하는 아날로그-디지털 변환 장치.
In the analog-to-digital converter,
A reference voltage selection unit for selecting any one of the plurality of reference voltages according to a control signal from the control unit;
A single gain buffer for transmitting a reference voltage selected by the reference voltage selector;
A sampling unit for sampling a signal from the pixel array and delivering the sampled signal according to a reference voltage from the single gain buffer;
A comparator for receiving a signal sampled by the sampling unit and comparing the sampled signal with a previous sampled signal to output a comparison result; And
A code determining unit for determining a code according to a comparison result from the comparing unit,
And an analog-to-digital converter.
제 9 항에 있어서,
상기 기준 전압 선택부, 상기 단일 이득 버퍼, 상기 샘플링부, 상기 비교부, 및 상기 코드 결정부가 각 컬럼 패러럴 리드아웃 채널마다 구비된, 아날로그-디지털 변환 장치.
10. The method of claim 9,
Wherein the reference voltage selection unit, the single gain buffer, the sampling unit, the comparison unit, and the code determination unit are provided for each of the columnar parallel readout channels.
제 9 항에 있어서,
상기 기준 전압 선택부는,
상기 복수 개의 기준 전압의 갯수만큼의 스위치 열을 포함하는, 아날로그-디지털 변환 장치.
10. The method of claim 9,
The reference voltage selector may include:
And a switch string corresponding to the number of the plurality of reference voltages.
제 9 항에 있어서,
상기 샘플링부는,
상기 픽셀 어레이로부터 입력되는 신호를 샘플링하고, 상기 샘플링된 신호를 상기 단일 이득 버퍼로부터의 기준 전압에 따라 전달하는 샘플링 커패시터; 및
상기 제어부로부터의 제어 신호에 따라 구동되어 상기 샘플링 커패시터의 입출력 신호를 스위칭하는 입출력 스위칭부
를 포함하는 아날로그-디지털 변환 장치.
10. The method of claim 9,
Wherein the sampling unit comprises:
A sampling capacitor for sampling a signal input from the pixel array and delivering the sampled signal according to a reference voltage from the single gain buffer; And
An input / output switching unit driven by a control signal from the control unit to switch an input / output signal of the sampling capacitor,
And an analog-to-digital converter.
씨모스 이미지 센서에 있어서,
픽셀 신호를 발생하는 픽셀 어레이;
각 칼럼마다 구비되어, 상기 픽셀 어레이에서 발생된 아날로그 픽셀 신호를 디지털 픽셀 신호로 변환하는 복수의 아날로그-디지털 변환 수단; 및
각 칼럼마다 구비되어, 상응하는 상기 아날로그-디지털 변환 수단으로부터 디지털 신호를 입력받아 디지털 상호연관 이중 샘플링을 병렬로 수행하는 복수의 디지털 상호연관 이중 샘플링 수단을 포함하되,
각각의 상기 아날로그-디지털 변환 수단은, 하나의 단일 이득 버퍼를 이용하여 기준 전압을 공급받는, 씨모스 이미지 센서.
In the CMOS image sensor,
A pixel array for generating a pixel signal;
A plurality of analog-to-digital conversion means provided for each column, for converting an analog pixel signal generated in the pixel array into a digital pixel signal; And
A plurality of digital correlated double sampling means provided for each column for receiving digital signals from the corresponding analog to digital conversion means and performing digital correlated double sampling in parallel,
Each of said analog-to-digital conversion means being supplied with a reference voltage using one single gain buffer.
제 13 항에 있어서,
상기 각각의 아날로그-디지털 변환 수단은,
제어부로부터의 제어 신호에 따라 복수 개의 기준 전압 중 어느 하나의 기준 전압을 선택하는 기준 전압 선택부;
상기 기준 전압 선택부에서 선택된 기준 전압을 전달하는 상기 하나의 단일 이득 버퍼;
상기 픽셀 어레이로부터의 신호를 샘플링하고, 상기 샘플링된 신호를 상기 단일 이득 버퍼로부터의 기준 전압에 따라 전달하는 샘플링부;
상기 샘플링부에서 샘플링된 신호를 전달받아 이전의 샘플링된 신호와 비교하여 비교 결과를 출력하는 비교부; 및
상기 비교부로부터의 비교 결과에 따라 코드를 결정하는 코드 결정부
를 포함하는 씨모스 이미지 센서.
14. The method of claim 13,
Wherein each of the analog-to-
A reference voltage selection unit for selecting any one of the plurality of reference voltages according to a control signal from the control unit;
The one single gain buffer transferring the reference voltage selected by the reference voltage selector;
A sampling unit for sampling a signal from the pixel array and delivering the sampled signal according to a reference voltage from the single gain buffer;
A comparator for receiving a signal sampled by the sampling unit and comparing the sampled signal with a previous sampled signal to output a comparison result; And
A code determining unit for determining a code according to a comparison result from the comparing unit,
A CMOS image sensor.
제 14 항에 있어서,
상기 기준 전압 선택부는,
상기 복수 개의 기준 전압의 갯수만큼의 스위치 열을 포함하는, 씨모스 이미지 센서.
15. The method of claim 14,
The reference voltage selector may include:
And a plurality of switch columns corresponding to the number of the plurality of reference voltages.
제 14 항에 있어서,
상기 샘플링부는,
상기 픽셀 어레이로부터 입력되는 신호를 샘플링하고, 상기 샘플링된 신호를 상기 단일 이득 버퍼로부터의 기준 전압에 따라 전달하는 샘플링 커패시터; 및
상기 제어부로부터의 제어 신호에 따라 구동되어 상기 샘플링 커패시터의 입출력 신호를 스위칭하는 입출력 스위칭부
를 포함하는 씨모스 이미지 센서.15. The method of claim 14,
Wherein the sampling unit comprises:
A sampling capacitor for sampling a signal input from the pixel array and delivering the sampled signal according to a reference voltage from the single gain buffer; And
An input / output switching unit driven by a control signal from the control unit to switch an input / output signal of the sampling capacitor,
A CMOS image sensor.
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* Cited by examiner, † Cited by third party
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JP2011040985A (en) * 2009-08-11 2011-02-24 Tadayoshi Yamamoto A-d converter
KR20120133992A (en) * 2011-05-31 2012-12-11 에스케이하이닉스 주식회사 Automatic offset adjustment for digital calibration of column parallel single-slope adcs for image sensors

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