KR20140140738A - Thin film transistor array substrate and method of fabricating the same - Google Patents

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Abstract

The present invention relates to a thin film transistor array substrate and a manufacturing method thereof, capable of improving light stability and the properties of a thin film transistor. The thin film transistor array substrate according to the present invention includes a substrate, at least one shielding layer which is formed on the substrate and is composed of an inorganic insulation layer including bismuth, a buffer layer which is formed on the substrate to cover the shielding layer, a semiconductor layer which is formed on the buffer layer, a gate insulation layer and a gate electrode which are successively formed on the semiconductor layer, an interlayer dielectric layer which is formed on the substrate to cover the gate electrode and includes a source contact hole and a drain contact hole to expose both edges of the semiconductor layer, and a source electrode and a drain electrode which are electrically connected to the semiconductor layer through the source contact hole and the drain contact hole.

Description

박막 트랜지스터 어레이 기판 및 이의 제조 방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND METHOD OF FABRICATING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a thin film transistor array substrate and a method of manufacturing the thin film transistor array substrate.

본 발명은 박막 트랜지스터 어레이 기판에 관한 것으로, 광 안정성을 향상시키며, 박막 트랜지스터의 특성을 향상시킬 수 있는 박막 트랜지스터 어레이 기판 및 이의 제조 방법에 관한 것이다.The present invention relates to a thin film transistor array substrate, and more particularly, to a thin film transistor array substrate capable of improving light stability and improving characteristics of a thin film transistor, and a method of manufacturing the same.

정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시 장치로 활용되고 있다. 상기와 같은 표시 장치는 화소 영역마다 형성된 스위칭 소자인 박막 트랜지스터를 포함하여 이루어진다.(PDP), Electro Luminescent Display (ELD), Vacuum Fluorescent (VFD), and the like have been developed in recent years in response to the demand for display devices. Display) have been studied, and some of them have already been used as display devices in various devices. Such a display device includes a thin film transistor which is a switching element formed in each pixel region.

박막 트랜지스터는 반도체층으로 산화물을 사용하는 박막 트랜지스터인 산화물 박막 트랜지스터(Oxide TFT), 반도체층으로 유기물을 사용하는 유기 박막 트랜지스터(Organic TFT), 반도체층으로 비정질 실리콘을 이용해 박막 트랜지스터 기판을 제조하는 비정질 실리콘 박막 트랜지스터(Amorphous Silicon TFT) 및 반도체층으로 다결정 실리콘을 이용해 박막 트랜지스터 기판을 제조하는 다결정 실리콘 박막 트랜지스터(Poly Silicon TFT) 등을 포함한다.The thin film transistor includes an oxide thin film transistor (oxide TFT), a thin film transistor using an oxide as a semiconductor layer, an organic thin film transistor (organic TFT) using an organic material as a semiconductor layer, an amorphous silicon thin film transistor substrate using amorphous silicon An amorphous silicon TFT, and a polycrystalline silicon TFT for forming a thin film transistor substrate using polycrystalline silicon as a semiconductor layer.

특히, 산화물 박막 트랜지스터는 실리콘 박막 트랜지스터보다 높은 전하 이동도 및 낮은 누설전류 특성의 장점을 갖는다. 더욱이, 실리콘 박막 트랜지스터는 고온 공정을 통해 형성되며, 반도체층에 결정화 공정을 실시하므로, 대면적화할수록 결정화 공정 시 균일도가 떨어져 대면적화에 불리하다. 그러나, 산화물 박막 트랜지스터는 저온 공정이 가능하며, 대면적화에 유리하다.In particular, oxide thin film transistors have advantages of higher charge mobility and lower leakage current characteristics than silicon thin film transistors. Further, since the silicon thin film transistor is formed through a high-temperature process and the crystallization process is performed on the semiconductor layer, the uniformity of the crystallization process is deteriorated as the size of the semiconductor is increased. However, the oxide thin film transistor is capable of a low-temperature process, and is advantageous in large-area.

도 1은 일반적인 박막 트랜지스터 어레이 기판의 단면도로, 산화물 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판을 도시하였다.1 is a cross-sectional view of a general thin film transistor array substrate, which shows a thin film transistor array substrate including an oxide thin film transistor.

도 1과 같이, 일반적인 박막 트랜지스터 어레이 기판은 기판(10), 차광층(11), 버퍼층(12), 반도체층(13), 게이트 절연막(14a), 게이트 전극(14), 층간 절연막(15), 소스 전극(16a), 드레인 전극(16b), 보호막(17) 및 화소 전극(18) 등을 포함한다. 이 때, 차광층(11)은 몰리브덴(Mo), 크롬(Cr), 구리(Cu), 탄탈륨(Ta), 알루미늄(Al) 등과 같은 불투명한 금속 물질로 형성되어, 반도체층(13)으로 입사되는 외부 광을 차단한다.1, a general thin film transistor array substrate includes a substrate 10, a light shielding layer 11, a buffer layer 12, a semiconductor layer 13, a gate insulating film 14a, a gate electrode 14, an interlayer insulating film 15, A source electrode 16a, a drain electrode 16b, a protective film 17, a pixel electrode 18, and the like. At this time, the light-shielding layer 11 is formed of an opaque metal material such as molybdenum (Mo), chrome (Cr), copper (Cu), tantalum (Ta), aluminum Thereby blocking external light.

그런데, 버퍼층(12)을 사이에 두고 반도체층(13)과 차광층(11)이 중첩되므로, 반도체층(13)과 차광층(11) 사이에서 기생 캐패시턴스가 형성된다. 그리고, 이로 인해, 박막 트랜지스터 어레이 기판을 갖는 표시 장치의 품질이 저하되는 문제가 발생한다.The parasitic capacitance is formed between the semiconductor layer 13 and the light-shielding layer 11 because the semiconductor layer 13 and the light-shielding layer 11 are overlapped with each other with the buffer layer 12 interposed therebetween. As a result, the quality of the display device having the thin film transistor array substrate is deteriorated.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 차광층과 반도체층 사이에 기생 캐패시턴스가 발생하는 것을 방지할 수 있는 박막 트랜지스터 어레이 기판 및 이의 제조 방법을 제공하는데, 그 목적이 있다.It is an object of the present invention to provide a thin film transistor array substrate capable of preventing parasitic capacitance from occurring between a light shielding layer and a semiconductor layer and a method of manufacturing the same.

상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 어레이 기판은 기판; 상기 기판 상에 형성되며, 비스무트를 포함하는 무기 절연막으로 형성된 적어도 한 층 이상의 차광층; 상기 차광층을 덮도록 상기 기판 상에 형성된 버퍼층; 상기 버퍼층 상에 형성된 반도체층; 상기 반도체층 상에 차례로 형성된 게이트 절연막 및 게이트 전극; 상기 게이트 전극을 덮도록 상기 기판 상에 형성되며, 상기 반도체층의 양 측 가장자리를 각각 노출시키는 소스 콘택홀 및 드레인 콘택홀을 포함하는 층간 절연막; 및 상기 소스 콘택홀 및 상기 드레인 콘택홀을 통해 상기 반도체층과 전기적으로 접속된 소스 전극 및 드레인 전극을 포함한다.According to an aspect of the present invention, there is provided a thin film transistor array substrate comprising: a substrate; At least one light-shielding layer formed on the substrate and formed of an inorganic insulating film containing bismuth; A buffer layer formed on the substrate to cover the light-shielding layer; A semiconductor layer formed on the buffer layer; A gate insulating film and a gate electrode sequentially formed on the semiconductor layer; An interlayer insulating film formed on the substrate so as to cover the gate electrode, the interlayer insulating film including source contact holes and drain contact holes that expose both side edges of the semiconductor layer; And a source electrode and a drain electrode electrically connected to the semiconductor layer through the source contact hole and the drain contact hole.

상기 비스무트는 상기 실리콘 산화물 또는 상기 실리콘 질화물에 분산된 구조이다.The bismuth is a structure dispersed in the silicon oxide or the silicon nitride.

동일 목적을 달성하기 위한 본 발명의 박막 트랜지스터 어레이 기판은 기판; 상기 기판 상에 형성되며, 조성비가 상이한 적어도 두 층 이상의 무기 절연막으로 형성된 버퍼층; 상기 버퍼층 상에 형성된 반도체층; 상기 반도체층 상에 차례로 형성된 게이트 절연막 및 게이트 전극; 상기 게이트 전극을 덮도록 상기 기판 상에 형성되며, 상기 반도체층의 양 측 가장자리를 각각 노출시키는 소스 콘택홀 및 드레인 콘택홀을 포함하는 층간 절연막; 및 상기 소스 콘택홀 및 상기 드레인 콘택홀을 통해 상기 반도체층과 전기적으로 접속된 소스 전극 및 드레인 전극을 포함한다.According to another aspect of the present invention, there is provided a thin film transistor array substrate comprising: a substrate; A buffer layer formed on the substrate and formed of at least two inorganic insulating films having different composition ratios; A semiconductor layer formed on the buffer layer; A gate insulating film and a gate electrode sequentially formed on the semiconductor layer; An interlayer insulating film formed on the substrate so as to cover the gate electrode, the interlayer insulating film including source contact holes and drain contact holes that expose both side edges of the semiconductor layer; And a source electrode and a drain electrode electrically connected to the semiconductor layer through the source contact hole and the drain contact hole.

또한, 동일 목적을 달성하기 위한 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법은 기판 상에 비스무트를 포함하는 무기 절연막으로 적어도 한 층 이상의 차광층을 형성하는 단계; 상기 차광층을 덮도록 상기 기판 상에 버퍼층을 형성하는 단계; 상기 버퍼층 상에 반도체층을 형성하는 단계; 상기 반도체층 상에 차례로 게이트 절연막 및 게이트 전극을 형성하는 단계; 상기 게이트 전극을 덮으며, 상기 반도체층의 양 측 가장자리를 각각 노출시키는 소스 콘택홀 및 드레인 콘택홀을 포함하는 층간 절연막을 형성하는 단계; 및 상기 소스 콘택홀 및 상기 드레인 콘택홀을 통해 상기 반도체층과 전기적으로 접속된 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of fabricating a thin film transistor array substrate, including: forming at least one light shielding layer on an inorganic insulating film including bismuth on a substrate; Forming a buffer layer on the substrate so as to cover the light-shielding layer; Forming a semiconductor layer on the buffer layer; Forming a gate insulating film and a gate electrode sequentially on the semiconductor layer; Forming an interlayer insulating film covering the gate electrode and including a source contact hole and a drain contact hole exposing both side edges of the semiconductor layer; And forming a source electrode and a drain electrode electrically connected to the semiconductor layer through the source contact hole and the drain contact hole.

상기 무기 절연막은 실리콘 산화물 또는 실리콘 질화물이다.The inorganic insulating film is silicon oxide or silicon nitride.

또한, 동일 목적을 달성하기 위한 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법은 기판 상에 조성비가 상이한 무기 절연막으로 적어도 두 층 이상의 버퍼층을 형성하는 단계; 상기 버퍼층 상에 반도체층을 형성하는 단계; 상기 반도체층 상에 차례로 게이트 절연막 및 게이트 전극을 형성하는 단계; 상기 게이트 전극을 덮으며, 상기 반도체층의 양 측 가장자리를 각각 노출시키는 소스 콘택홀 및 드레인 콘택홀을 포함하는 층간 절연막을 형성하는 단계; 및 상기 소스 콘택홀 및 상기 드레인 콘택홀을 통해 상기 반도체층과 전기적으로 접속된 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of fabricating a thin film transistor array substrate, including: forming at least two buffer layers of an inorganic insulating film having different composition ratios on a substrate; Forming a semiconductor layer on the buffer layer; Forming a gate insulating film and a gate electrode sequentially on the semiconductor layer; Forming an interlayer insulating film covering the gate electrode and including a source contact hole and a drain contact hole exposing both side edges of the semiconductor layer; And forming a source electrode and a drain electrode electrically connected to the semiconductor layer through the source contact hole and the drain contact hole.

상기 두 층 이상의 무기 절연막은 투과율 및 굴절률이 서로 상이하다.The inorganic insulating films of the two or more layers are different from each other in transmittance and refractive index.

상기 무기 절연막이 실리콘 산화물인 경우, 상기 두 층 이상의 무기 절연막은 산소 함량이 상이하며, 상기 무기 절연막이 실리콘 질화물인 경우, 상기 두 층 이상의 무기 절연막은 질소 함량이 상이하다.In the case where the inorganic insulating film is silicon oxide, the inorganic insulating film of the two or more layers is different in oxygen content, and when the inorganic insulating film is silicon nitride, the inorganic insulating film of the two or more layers is different in nitrogen content.

상기 버퍼층을 형성하는 단계는 화학 기상 증착 방법 또는 스퍼터링 방법을 이용한다.The step of forming the buffer layer uses a chemical vapor deposition method or a sputtering method.

상기 화학 기상 증착 방법으로 상기 버퍼층을 형성한 후, 열 처리를 더 실시한다.After the buffer layer is formed by the chemical vapor deposition method, heat treatment is further performed.

상기 버퍼층의 수소 농도는 1x1018/cm3이하이다.The hydrogen concentration of the buffer layer is 1 x 10 18 / cm 3 or less.

상기와 같은 본 발명의 박막 트랜지스터 어레이 기판 및 이의 제조 방법은 다음과 같은 효과를 갖는다.The above-described thin film transistor array substrate of the present invention and its manufacturing method have the following effects.

첫째, 비저항이 큰 비스무트(Bi)를 포함하는 실리콘 산화물(SiOx) 또는 비스무트(Bi)를 포함하는 실리콘 질화물(SiNx)로 차광층을 형성한다. 따라서, 외부 광을 차단함과 동시에, 반도체층과 차광층 사이에서 형성되는 기생 캐패시턴스를 감소시킬 수 있다.First, a light shielding layer is formed of silicon nitride (SiNx) containing silicon oxide (SiOx) or bismuth (Bi) containing bismuth (Bi) having a high resistivity. Therefore, external light can be cut off, and parasitic capacitance formed between the semiconductor layer and the light shielding layer can be reduced.

둘째, 조성비가 서로 상이한 적어도 두 층 이상의 실리콘 산화물(SiOx) 또는 조성비가 서로 상이한 다 층 구조의 실리콘 질화물(SiNx)로 버퍼층을 형성한다. 이에 따라, 버퍼층이 차광층의 기능을 수행함으로써, 차광층을 제거하여도 외부 광이 반도체층으로 입사되는 것을 방지할 수 있다. 특히, 버퍼층을 두 층 이상으로 형성하여, 외부 광이 반사되는 것을 효율적으로 차단할 수 있다.Second, a buffer layer is formed of silicon nitride (SiNx) having a multilayer structure in which at least two silicon oxides (SiOx) having different composition ratios are different from each other or composition ratios are different from each other. Thus, by performing the function of the light-shielding layer, the buffer layer can prevent external light from entering the semiconductor layer even when the light-shielding layer is removed. In particular, it is possible to effectively prevent external light from being reflected by forming two or more buffer layers.

도 1은 일반적인 박막 트랜지스터 어레이 기판의 단면도이다.
도 2는 본 발명의 제 1 실시 예에 따른 박막 트랜지스터 어레이 기판의 단면도이다.
도 3a 내지 도 3e는 본 발명의 제 1 실시 예에 따른 박막 트랜지스터 어레이 기판 제조 방법을 나타낸 공정 단면도이다.
도 4a 및 도 4b는 버퍼층의 형성 시, 수소 농도가 높을 때와 수소 농도가 낮을 때의 박막 트랜지스터의 전류 특성을 나타낸 그래프이다.
도 5는 본 발명의 제 2 실시 예에 따른 박막 트랜지스터 어레이 기판의 단면도이다.
도 6은 실리콘 질화물을 형성하기 위한 증착 가스의 비율에 따른 투과율을 나타낸 그래프이다.
도 7은 외부에서 입사되는 광의 진행 경로를 나타낸 단면도이다.
도 8a 내지 도 8e는 본 발명의 제 2 실시 예에 따른 박막 트랜지스터 어레이 기판 제조 방법을 나타낸 공정 단면도이다.1 is a cross-sectional view of a general thin film transistor array substrate.
2 is a cross-sectional view of a thin film transistor array substrate according to a first embodiment of the present invention.
3A to 3E are cross-sectional views illustrating a method of manufacturing a thin film transistor array substrate according to a first embodiment of the present invention.
4A and 4B are graphs showing the current characteristics of the thin film transistor when the hydrogen concentration is high and when the hydrogen concentration is low at the time of forming the buffer layer.
5 is a cross-sectional view of a thin film transistor array substrate according to a second embodiment of the present invention.
6 is a graph showing the transmittance according to the ratio of the deposition gas for forming silicon nitride.
7 is a cross-sectional view showing the path of light incident from the outside.
8A to 8E are cross-sectional views illustrating a method of manufacturing a thin film transistor array substrate according to a second embodiment of the present invention.

이하, 첨부된 도면을 참조하여, 본 발명의 박막 트랜지스터 어레이 기판 및 이의 제조 방법을 상세히 설명하면 다음과 같다.Hereinafter, a thin film transistor array substrate of the present invention and a method of manufacturing the same will be described in detail with reference to the accompanying drawings.

* 제 1 실시 예 ** First Embodiment *

도 2는 본 발명의 제 1 실시 예에 따른 박막 트랜지스터 어레이 기판의 단면도이다.2 is a cross-sectional view of a thin film transistor array substrate according to a first embodiment of the present invention.

도 2와 같이, 본 발명의 제 1 실시 예에 따른 박막 트랜지스터 어레이 기판은 기판(100), 차광층(110), 버퍼층(120), 반도체층(130), 게이트 절연막(140a), 게이트 전극(140), 층간 절연막(150), 소스 전극(160a), 드레인 전극(160b) 및 화소 전극(180)을 포함한다.2, the thin film transistor array substrate according to the first embodiment of the present invention includes a substrate 100, a light shielding layer 110, a buffer layer 120, a semiconductor layer 130, a gate insulating layer 140a, An interlayer insulating film 150, a source electrode 160a, a drain electrode 160b,

구체적으로, 차광층(110)은 기판(100)을 통해 반도체층(130)으로 외부 광이 입사되는 것을 방지하기 위한 것이다. 일반적으로 탑 게이트(Top Gate) 구조의 박막 트랜지스터는 기판(100) 배면에서 입사되는 광이 반도체층(130)에도 입사된다. 특히, 반도체층(130)이 ZnO(Zinc Oxide), IZO(Indium Zinc Oxide), ITO(Indium Tin Oxide), IGZO(Indium Gallium Zinc Oxide) 등과 같은 투명 전도성 산화물로 형성된 경우에는 외부 광에 의해 반도체층(130)의 광 신뢰성이 현저하게 저하된다. 그리고, 이에 따라, 열화 등에 의해 박막 트랜지스터의 특성이 저하되는 문제가 발생한다.Specifically, the light shielding layer 110 prevents external light from entering the semiconductor layer 130 through the substrate 100. In general, the top gate structure of the thin film transistor has a structure in which light incident from the back surface of the substrate 100 is incident on the semiconductor layer 130. In particular, when the semiconductor layer 130 is formed of a transparent conductive oxide such as ZnO, IZO, ITO, or IGZO, The optical reliability of the light guide plate 130 is remarkably reduced. Thus, there arises a problem that the characteristics of the thin film transistor are deteriorated by deterioration or the like.

따라서, 상기와 같은 문제를 방지하기 위해, 기판(100) 상에 차광층(110)을 형성한다. 일반적으로 차광층(110)은 몰리브덴(Mo), 크롬(Cr), 구리(Cu), 탄탈륨(Ta), 알루미늄(Al) 등과 같은 불투명한 금속으로 형성된다. 따라서, 버퍼층(120)을 사이에 두고 반도체층(130)과 차광층(110) 사이에서 기생 캐패시턴스가 형성된다.Therefore, in order to prevent the above-described problems, the light-shielding layer 110 is formed on the substrate 100. In general, the light shielding layer 110 is formed of an opaque metal such as molybdenum (Mo), chrome (Cr), copper (Cu), tantalum (Ta), aluminum (Al) Therefore, parasitic capacitance is formed between the semiconductor layer 130 and the light-shielding layer 110 with the buffer layer 120 therebetween.

이를 방지하기 위해, 본 발명의 제 1 실시 예에 따른 박막 트랜지스터 어레이 기판은 비스무트(Bi)를 포함하는 무기 절연막으로 차광층(110)을 형성한다. 이 때, 무기 절연막은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)이다.In order to prevent this, the thin film transistor array substrate according to the first embodiment of the present invention forms the light shielding layer 110 with an inorganic insulating film containing bismuth (Bi). At this time, the inorganic insulating film is silicon oxide (SiOx) or silicon nitride (SiNx).

구체적으로, 차광층(110)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)에 불투명한 금속인 비스무트(Bi)가 분산되어 있는 구조이다. 특히, 비스무트(Bi)의 비저항은 108Ω/㎝~1012Ω/㎝으로, 비스무트는 상술한 몰리브덴(Mo), 크롬(Cr), 구리(Cu), 탄탈륨(Ta), 알루미늄(Al) 등과 같은 불투명한 금속 물질에 비해 매우 큰 비저항을 갖는다.Specifically, the light shielding layer 110 is a structure in which bismuth (Bi), which is opaque to silicon oxide (SiOx) or silicon nitride (SiNx), is dispersed. Particularly, the resistivity of bismuth (Bi) is 10 8 ? / Cm to 10 12 ? / Cm, and bismuth is a metal such as molybdenum (Mo), chromium (Cr), copper (Cu), tantalum (Ta) And the like.

따라서, 차광층(110)의 전기 전도도가 매우 낮으므로, 반도체층(130)과 차광층(110) 사이에서 형성되는 기생 캐패시턴스를 감소시킬 수 있다. 특히, 상술한 바와 같이, 비스무트(Bi)가 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)에 분산된 구조이므로, 차광층(110)을 두 층 이상으로 형성하여 외부 광을 효율적으로 차단할 수 있다.Therefore, since the electric conductivity of the light-shielding layer 110 is very low, the parasitic capacitance formed between the semiconductor layer 130 and the light-shielding layer 110 can be reduced. Particularly, since the bismuth Bi is dispersed in silicon oxide (SiOx) or silicon nitride (SiNx) as described above, the light shielding layer 110 can be formed in two or more layers to effectively shield external light.

상기와 같은 차광층(110)을 덮도록 기판(100) 전면에 버퍼층(120)이 형성된다. 버퍼층(120)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등과 같은 무기 절연막으로 형성된다. 이 때, 버퍼층(120)의 수소 농도는 1x1018/cm3이하인 것이 바람직하다. 이는 버퍼층(120)의 수소가 반도체층(130)으로 유입되어 박막 트랜지스터의 특성이 저하되는 것을 방지하기 위함이다.A buffer layer 120 is formed on the entire surface of the substrate 100 to cover the light-shielding layer 110 as described above. The buffer layer 120 is formed of an inorganic insulating film such as silicon oxide (SiOx), silicon nitride (SiNx), or the like. At this time, the hydrogen concentration of the buffer layer 120 is preferably 1 x 10 18 / cm 3 or less. This is to prevent the hydrogen of the buffer layer 120 from flowing into the semiconductor layer 130 and deteriorating the characteristics of the thin film transistor.

버퍼층(120) 상에 차광층(110)과 중첩되도록 반도체층(130)이 형성된다. 반도체층(130)은 갈륨(Ga), 인듐(In), 아연(Zn), 및 주석(Sn) 중에서 선택된 하나 이상의 원소와 산소(O)를 포함하는 산화물로 형성된다. 구체적으로, ZnO(Zinc Oxide), IZO(Indium Zinc Oxide), ITO(Indium Tin Oxide), IGZO(Indium Gallium Zinc Oxide) 등과 같은 투명 전도성 산화물로 형성된다.A semiconductor layer 130 is formed on the buffer layer 120 so as to overlap the light shielding layer 110. The semiconductor layer 130 is formed of an oxide containing at least one element selected from gallium (Ga), indium (In), zinc (Zn), and tin (Sn) and oxygen (O). Specifically, it is formed of a transparent conductive oxide such as ZnO (Zinc Oxide), IZO (Indium Zinc Oxide), ITO (Indium Tin Oxide), IGZO (Indium Gallium Zinc Oxide)

반도체층(130) 상에는 절연막(140a)과 게이트 전극(140)이 차례로 적층된다. 그리고, 게이트 전극(140)을 포함한 기판(100) 전면에 형성된 층간 절연막(150)은 실리콘 산화물, 실리콘 질화물 등과 같은 무기 절연 물질로 형성되거나, 절연성 유기물 등으로 형성될 수 있다. 층간 절연막(150) 상에 형성된 소스 전극(160a) 및 드레인 전극(160b)은 층간 절연막(150)에 형성된 소스 콘택홀(150a) 및 드레인 콘택홀(150b)을 통해 반도체층(130)의 양 측 가장자리와 각각 접속된다.On the semiconductor layer 130, an insulating film 140a and a gate electrode 140 are sequentially stacked. The interlayer insulating layer 150 formed on the entire surface of the substrate 100 including the gate electrode 140 may be formed of an inorganic insulating material such as silicon oxide, silicon nitride, or the like, or may be formed of an insulating organic material or the like. The source electrode 160a and the drain electrode 160b formed on the interlayer insulating film 150 are electrically connected to both sides of the semiconductor layer 130 through the source contact hole 150a and the drain contact hole 150b formed in the interlayer insulating film 150, Respectively.

그리고, 소스 전극(160a)과 드레인 전극(160b)을 덮도록 보호막(170)이 형성된다. 보호막(170)을 선택적으로 제거하여 드레인 전극(160b)을 노출시키는 화소 콘택홀(170a)을 통해 화소 전극(180)이 드레인 전극(160b)과 접속된다.A protective film 170 is formed to cover the source electrode 160a and the drain electrode 160b. The pixel electrode 180 is connected to the drain electrode 160b through the pixel contact hole 170a through which the protective film 170 is selectively removed to expose the drain electrode 160b.

상기와 같은 본 발명의 박막 트랜지스터 어레이 기판은 비저항이 큰 비스무트(Bi)를 포함하는 실리콘 산화물(SiOx) 또는 비스무트(Bi)를 포함하는 실리콘 질화물(SiNx)로 차광층(110)을 형성한다. 따라서, 외부 광을 차단함과 동시에 반도체층(130)과 차광층(110) 사이에서 형성되는 기생 캐패시턴스를 감소시킬 수 있다.The thin film transistor array substrate of the present invention as described above forms the light shielding layer 110 with silicon nitride (SiNx) containing silicon oxide (SiOx) or bismuth (Bi) containing bismuth (Bi) having a high resistivity. Accordingly, the parasitic capacitance formed between the semiconductor layer 130 and the light-shielding layer 110 can be reduced while shielding external light.

이하, 첨부된 도면을 참조하여 본 발명의 제 1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 상세히 설명하면 다음과 같다.Hereinafter, a method for fabricating a thin film transistor substrate according to a first embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3e는 본 발명의 제 1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 나타낸 공정 단면도이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a thin film transistor array substrate according to a first embodiment of the present invention.

도 3a와 같이, 기판(100) 상에 차광층(110)을 형성한다. 차광층(110)은 스퍼터링(Sputtering) 방법으로 형성한다. 차광층(110)은 불투명한 금속인 비스무트(Bi) 타겟과 실리콘(Si) 타겟을 이용하여, 비스무트(Bi)를 포함하는 실리콘 산화물(SiOx) 또는 비스무트(Bi)를 포함하는 실리콘 질화물(SiNx)로 형성한다. 이 때, 차광층(110)은 비스무트(Bi)가 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)에 분산되어 있는 구조이며, 차광층(110)을 두 층 이상으로 형성하여 외부 광을 효율적으로 차단할 수 있다.As shown in FIG. 3A, a light shielding layer 110 is formed on a substrate 100. The light shielding layer 110 is formed by a sputtering method. The light shielding layer 110 is formed of silicon nitride (SiNx) containing bismuth (Bi) or silicon oxide (SiOx) containing bismuth (Bi) using a bismuth target (Bi) . At this time, the light-shielding layer 110 has a structure in which Bi is dispersed in silicon oxide (SiOx) or silicon nitride (SiNx), and the light-shielding layer 110 is formed in two or more layers to effectively block external light .

그리고, 차광층(110)을 덮도록 기판(100) 상에 버퍼층(120)을 형성한다. 이 때, 버퍼층(120)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등과 같은 무기 절연 물질로 형성하며, 차광층(110)과 후술할 반도체층을 절연시킨다.The buffer layer 120 is formed on the substrate 100 so as to cover the light shielding layer 110. At this time, the buffer layer 120 is formed of an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx) or the like, and insulates the light-shielding layer 110 from a semiconductor layer to be described later.

버퍼층(120)은 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법 또는 스퍼터링(Sputtering) 방법으로 형성된다. 먼저, 화학 기상 증착 방법으로 버퍼층(120)을 형성하는 경우, 반응 가스로 실란(SiH4) 가스를 이용한다. 그런데, 화학 기상 증착 방법으로 형성된 버퍼층(120)은 실란(SiH4) 가스의 수소를 포함하여 이루어지므로, 버퍼층(120)의 수소가 후술할 반도체층으로 확산된다. 그리고, 이로 인해, 박막 트랜지스터의 특성이 저하되는 문제가 발생한다.The buffer layer 120 is formed by a chemical vapor deposition (CVD) method or a sputtering method. First, when the buffer layer 120 is formed by chemical vapor deposition, silane (SiH 4 ) gas is used as a reactive gas. However, since the buffer layer 120 formed by the chemical vapor deposition method includes hydrogen of silane (SiH 4 ) gas, hydrogen in the buffer layer 120 is diffused into the semiconductor layer to be described later. As a result, the characteristics of the thin film transistor are deteriorated.

따라서, 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법은 상기와 같이 화학 기상 증착 방법으로 버퍼층(120)을 형성한 후, 열 처리를 추가로 실시한다. 열 처리는 버퍼층(120)의 수소를 제거하기 위한 것이다. 열 처리는 핫 플레이트 상에 기판(100)을 안착시켜 실시할 수 있다. 열 처리를 통해 버퍼층(120)의 수소 농도가 1x1018/cm3이하가 되는 것이 바람직하다.Therefore, the method of manufacturing the thin film transistor array substrate of the present invention further comprises a heat treatment after the buffer layer 120 is formed by the chemical vapor deposition method as described above. The heat treatment is to remove hydrogen from the buffer layer 120. [ The heat treatment can be performed by placing the substrate 100 on a hot plate. It is preferable that the hydrogen concentration in the buffer layer 120 becomes 1 x 10 < 18 > / cm < 3 > or less through heat treatment.

그리고, 스퍼터링 방법으로 버퍼층(120)을 형성하는 경우에는 실리콘(Si) 타겟을 이용하여, 반응가스로 아르곤(Ar), 헬륨(He), 산소(O2), 질소(N2) 등을 이용한다. 이 경우, 수소를 사용하지 않으므로, 수소에 의해 박막 트랜지스터의 특성이 저하되는 것을 방지할 수 있다. When the buffer layer 120 is formed by a sputtering method, argon (Ar), helium (He), oxygen (O 2 ), nitrogen (N 2 ) or the like is used as a reaction gas using a silicon . In this case, since hydrogen is not used, deterioration of the characteristics of the thin film transistor by hydrogen can be prevented.

이어, 도 3b와 같이, 버퍼층(120) 상에 반도체층(130)을 형성한다. 반도체층(130)은 갈륨(Ga), 인듐(In), 아연(Zn), 및 주석(Sn) 중에서 선택된 하나 이상의 원소와 산소(O)를 포함하는 산화물로 형성한다. 구체적으로, ZnO(Zinc Oxide), IZO(Indium Zinc Oxide), ITO(Indium Tin Oxide), IGZO(Indium Gallium Zinc Oxide) 등과 같은 투명 전도성 산화물을 이용한다.Next, as shown in FIG. 3B, a semiconductor layer 130 is formed on the buffer layer 120. The semiconductor layer 130 is formed of an oxide containing at least one element selected from gallium (Ga), indium (In), zinc (Zn), and tin (Sn) and oxygen (O). Specifically, transparent conductive oxides such as ZnO (Zinc Oxide), IZO (Indium Zinc Oxide), ITO (Indium Tin Oxide), IGZO (Indium Gallium Zinc Oxide) and the like are used.

도 3c와 같이, 반도체층(130) 상에 게이트 절연막(140a)과 게이트 전극(140)을 차례로 형성한다. 실리콘 산화물, 실리콘 질화물 등과 같은 무기 절연 물질과 게이트 금속층을 차례로 형성한 후, 포토리소그래피 공정으로 이를 패터닝하여 게이트 차례로 적층된 절연막(140a)과 게이트 전극(140)을 형성한다. 특히, 도면에서는 게이트 절연막(140a)이 게이트 전극(140)에만 중첩되도록 형성하는 것을 도시하였으나, 게이트 절연막(140a)을 기판(100) 전면에 형성할 수도 있다.A gate insulating layer 140a and a gate electrode 140 are sequentially formed on the semiconductor layer 130 as shown in FIG. An inorganic insulating material such as silicon oxide, silicon nitride, etc., and a gate metal layer are sequentially formed, and then patterned by a photolithography process to form an insulating film 140a and a gate electrode 140 which are sequentially stacked. In particular, although the gate insulating film 140a is formed to overlap only the gate electrode 140 in the drawing, the gate insulating film 140a may be formed on the entire surface of the substrate 100. FIG.

그리고, 게이트 전극(140)에 의해 노출된 반도체층(130)의 양 측 가장자리에 He, H2, N2 등의 플라즈마를 이용하여 플라즈마 처리를 실시할 수 있다. 이는, 게이트 전극(140)에 의해 노출된 노출된 반도체층(130)의 양 측 가장자리를 도체화시키고, 후술할 소스, 드레인 전극과 반도체층(130)의 가장자리가 접속될 때 반도체층(130)의 저항을 낮춰 접촉 특성을 향상시키기 위한 것이다.Plasma processing such as He, H 2 , N 2, or the like can be performed on both side edges of the semiconductor layer 130 exposed by the gate electrode 140. This is because the edges of the exposed semiconductor layer 130 exposed by the gate electrode 140 are made conductive and the semiconductor layer 130 is formed when the edges of the source and drain electrodes and the semiconductor layer 130, So as to improve the contact characteristics.

도 3d와 같이, 게이트 전극(140)을 포함한 기판(100) 전면에 층간 절연막(150)을 형성한다. 그리고, 마스크를 이용하는 포토리소그래피 공정으로 층간 절연막(150)을 선택적으로 제거하여, 소스 콘택홀(150a) 및 드레인 콘택홀(150b)을 형성한다. 소스 콘택홀(150a) 및 드레인 콘택홀(150b)은 각각 반도체층(130)의 양 측 가장자리를 노출시킨다. 특히, 상술한 바와 같이, 게이트 절연막(140a)이 기판(100) 전면에 형성된 경우, 게이트 절연막(140a)과 층간 절연막(150)을 제거하여 소스 콘택홀(150a) 및 드레인 콘택홀(150b)을 형성한다.An interlayer insulating layer 150 is formed on the entire surface of the substrate 100 including the gate electrode 140 as shown in FIG. Then, the interlayer insulating film 150 is selectively removed by a photolithography process using a mask to form a source contact hole 150a and a drain contact hole 150b. The source contact hole 150a and the drain contact hole 150b expose both side edges of the semiconductor layer 130, respectively. Particularly, as described above, when the gate insulating layer 140a is formed on the entire surface of the substrate 100, the gate insulating layer 140a and the interlayer insulating layer 150 are removed to form the source contact hole 150a and the drain contact hole 150b. .

그리고, 층간 절연막(150) 상에 데이터 금속층을 형성하고, 데이터 금속층을 패터닝하여 소스 전극(160a) 및 드레인 전극(160b)을 형성한다. 소스 전극(160a)은 소스 콘택홀(150a)을 통해 반도체층(130)의 일 측 가장자리와 접속된다. 그리고, 드레인 전극(160b)은 드레인 콘택홀(150b)을 통해 반도체층(130)의 타 측 가장자리와 접속된다.Then, a data metal layer is formed on the interlayer insulating film 150, and the data metal layer is patterned to form the source electrode 160a and the drain electrode 160b. The source electrode 160a is connected to one side edge of the semiconductor layer 130 through the source contact hole 150a. The drain electrode 160b is connected to the other edge of the semiconductor layer 130 through the drain contact hole 150b.

도 3e와 같이, 소스 전극(160a) 및 드레인 전극(160b)을 덮도록 기판(100) 전면에 보호막(170)을 형성한다. 그리고, 보호막(170)을 선택적으로 제거하여 드레인 전극(160b)을 노출시키는 화소 콘택홀(170a)을 형성한다. 그리고, 보호막(170) 상에 화소 콘택홀(170a)을 통해 드레인 전극(160b)과 접속되는 화소 전극(180)을 형성한다.The protective layer 170 is formed on the entire surface of the substrate 100 so as to cover the source electrode 160a and the drain electrode 160b. Then, the protective film 170 is selectively removed to form a pixel contact hole 170a for exposing the drain electrode 160b. The pixel electrode 180 connected to the drain electrode 160b is formed on the passivation layer 170 through the pixel contact hole 170a.

상기와 같은 본 발명의 제 1 실시 예에 따른 박막 트랜지스터 기판의 제조 방법은 스퍼터링(Sputtering) 방법으로 버퍼층(120)을 형성하거나, 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법으로 버퍼층(120)을 형성한 후, 열 처리를 추가로 실시한다. 열 처리를 통해 버퍼층(120)의 수소 농도가 1x1018/cm3이하가 되는 것이 바람직하다. 따라서, 상기와 같이 버퍼층(120)의 수소 농도가 낮아져, 버퍼층(120)의 수소가 반도체층(130)으로 확산되는 것을 방지할 수 있다.The method of fabricating a thin film transistor substrate according to the first embodiment of the present invention may include forming a buffer layer 120 by a sputtering method or forming a buffer layer 120 by a chemical vapor deposition After the formation, heat treatment is further performed. It is preferable that the hydrogen concentration in the buffer layer 120 becomes 1 x 10 < 18 > / cm < 3 > or less through heat treatment. Therefore, as described above, the hydrogen concentration of the buffer layer 120 is lowered, and hydrogen in the buffer layer 120 can be prevented from diffusing into the semiconductor layer 130.

도 4a 및 도 4b는 버퍼층의 형성 시, 수소 농도가 높을 때와 수소 농도가 낮을 때의 박막 트랜지스터의 전류 특성을 나타낸 그래프이다.4A and 4B are graphs showing the current characteristics of the thin film transistor when the hydrogen concentration is high and when the hydrogen concentration is low at the time of forming the buffer layer.

도 4a와 같이, 수소 농도가 높을 때는 문턱 전압(Vth)이 이동하여, 스위칭 특성이 매우 나쁘며, 문턱 전압 이하의 전압에서도 전류가 흘러 누설 전류가 발생한다. 그런데, 도 4b와 같이, 수소 농도가 낮을 때는 문턱 전압이 일정하여 스위칭 특성이 좋고 누설 전류가 없어 박막 트랜지스터의 특성이 향상된다.As shown in FIG. 4A, when the hydrogen concentration is high, the threshold voltage V th is shifted, the switching characteristic is very bad, and a current flows even at a voltage lower than the threshold voltage to generate a leakage current. However, as shown in FIG. 4B, when the hydrogen concentration is low, the threshold voltage is constant so that the switching characteristic is good and there is no leakage current, and the characteristics of the thin film transistor are improved.

* 제 2 실시 예 ** Second Embodiment *

도 5는 본 발명의 제 2 실시 예에 따른 박막 트랜지스터 어레이 기판의 단면도이다. 제 2 실시 예에 따른 박막 트랜지스터 어레이 기판은 제 1 실시 예에 따른 박막 트랜지스터 어레이 기판과 차광층 및 버퍼층만 상이할 뿐, 다른 구성은 동일하다.5 is a cross-sectional view of a thin film transistor array substrate according to a second embodiment of the present invention. The thin film transistor array substrate according to the second embodiment differs from the thin film transistor array substrate according to the first embodiment only in the light shielding layer and the buffer layer, and the other structures are the same.

도 5와 같이, 본 발명의 제 2 실시 예에 따른 박막 트랜지스터 어레이 기판은 기판(200), 버퍼층(220), 반도체층(230), 게이트 절연막(240a), 게이트 전극(240), 층간 절연막(250), 소스 전극(260a), 드레인 전극(260b) 및 화소 전극(270)을 포함한다.5, the thin film transistor array substrate according to the second embodiment of the present invention includes a substrate 200, a buffer layer 220, a semiconductor layer 230, a gate insulating layer 240a, a gate electrode 240, 250, a source electrode 260a, a drain electrode 260b, and a pixel electrode 270.

버퍼층(220)은 조성비가 상이한 적어도 두 층 이상의 무기 절연막으로 형성되며, 박막 트랜지스터에 대응되는 영역에만 형성되는 것이 바람직하다. 도면에서는 제 1, 제 2 버퍼층(220a, 220b)이 차례로 적층되어 두 층으로 형성된 버퍼층(220)을 도시하였다.The buffer layer 220 is formed of at least two or more inorganic insulating films having different composition ratios, and is preferably formed only in a region corresponding to the thin film transistor. In the drawing, the buffer layer 220 formed of two layers is illustrated in which the first and second buffer layers 220a and 220b are sequentially stacked.

구체적으로, 제 1, 제 2 버퍼층(220a, 220b)은 산소(O) 함량이 서로 상이한 적어도 두 층 이상의 실리콘 산화물(SiOx)으로 형성되거나, 질소(N) 함량이 서로 상이한 적어도 두 층 이상의 실리콘 질화물(SiNx)으로 형성된다. 일반적으로, 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx)은 산소 및 질소의 함량에 따라 투과율이 상이하다. 구체적으로 실리콘 산화물(SiOx)은 산소를 많이 포함할수록 투과율이 높고, 실리콘 질화물(SiNx) 역시 질소를 많이 포함할수록 투과율이 높다.Specifically, the first and second buffer layers 220a and 220b may be formed of at least two layers of silicon oxide (SiOx) having different oxygen (O) contents, or at least two layers of silicon nitride (N) (SiNx). Generally, silicon oxide (SiOx) and silicon nitride (SiNx) have different transmittances depending on the content of oxygen and nitrogen. Specifically, silicon oxide (SiOx) has higher transmittance as oxygen content increases, and silicon nitride (SiNx) also has higher transmittance as nitrogen content increases.

도 6은 실리콘 질화물을 형성하기 위한 증착 가스의 비율에 따른 투과율을 나타낸 그래프이다.6 is a graph showing the transmittance according to the ratio of the deposition gas for forming silicon nitride.

일반적으로, 실리콘 질화물(SiNx)은 암모니아(NH3) 가스와 실란(SiH4) 가스를 이용하여 형성한다. 도 6의 실시 예 1은 암모니아(NH3) 가스와 실란(SiH4) 가스의 비율이 2:1인 가스를 이용하여 실리콘 질화물(SiNx)을 형성하였으며, 실시 예 2는 암모니아(NH3) 가스와 실란(SiH4) 가스의 비율이 1:1인 가스를 이용하여 실리콘 질화물(SiNx)을 형성한 것이다. 그리고, 실시 예 3은 암모니아(NH3) 가스와 실란(SiH4) 가스의 비율이 1:3, 실시 예 4는 암모니아(NH3) 가스와 실란(SiH4) 가스의 비율이 1:5인 가스를 이용하여 실리콘 질화물(SiNx)을 형성하였다.Generally, silicon nitride (SiN x) is formed using ammonia (NH 3 ) gas and silane (SiH 4 ) gas. The embodiment of Figure 6 Example 1 is ammonia (NH 3) gas and silane (SiH 4) ratio of the gas 2: using a first gas has formed a silicon nitride (SiNx), the second embodiment is ammonia (NH 3) gas And a silane (SiH 4 ) gas at a ratio of 1: 1 is used to form silicon nitride (SiNx). In Example 3, the ratio of ammonia (NH 3 ) gas to silane (SiH 4 ) gas was 1: 3, in Example 4, the ratio of ammonia (NH 3 ) gas and silane (SiH 4 ) Silicon nitride (SiNx) was formed using gas.

도 6을 참조하면, 암모니아(NH3) 가스에 비해 실란(SiH4) 가스의 비율이 높을수록 투과율이 낮다. 이는, 실리콘(Si)을 포함하는 실란(SiH4) 가스의 비율이 높을수록 실리콘 질화물(SiNx)의 실리콘(Si)의 조성비가 커지기 때문이다. 따라서, SiN2는 SiN에 비해 투과율이 더 높고, 실리콘 산화물(SiOx) 역시 SiO2가 SiO에 비해 투과율이 더 높다.Referring to FIG. 6, the higher the ratio of the silane (SiH 4 ) gas to the ammonia (NH 3 ) gas, the lower the transmittance. This is because the higher the ratio of silane (SiH 4) gas including silicon (Si) increases the composition ratio of silicon (Si) of silicon nitride (SiNx). Therefore, SiN 2 has a higher transmittance than SiN, and silicon oxide (SiO x) also has a higher transmittance than SiO 2 .

따라서, 본 발명은 조성비가 상이하여 투과율이 서로 상이한 다 층 구조의 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)로 버퍼층(220)을 형성하여, 버퍼층(220)이 차광 기능을 수행할 수 있다. 더욱이, 도 6에 도시된 바와 같이, 실시 예 1 내지 실시 예 4의 실리콘 질화물(SiNx) 각각은 투과율이 가장 높은 파장대와 투과율이 가장 낮은 파장대가 상이하다. 따라서, 실리콘 질화물(SiNx)의 조성비를 조절하여, 외부 광을 효율적으로 차단할 수 있다.Accordingly, the buffer layer 220 may be formed of silicon oxide (SiOx) or silicon nitride (SiNx) having a different composition ratio and different transmittances from each other, so that the buffer layer 220 can perform a light shielding function. Further, as shown in Fig. 6, each of the silicon nitride (SiNx) of Examples 1 to 4 is different in the wavelength band having the highest transmittance and the wavelength band having the lowest transmittance. Therefore, external light can be effectively blocked by adjusting the composition ratio of silicon nitride (SiNx).

또한, 본 발명과 같이 버퍼층(220)이 다 층 구조를 갖는 경우, 외부에서 기판(200)을 통해 반도체층(230)으로 입사되는 광이 반사되는 것을 효율적으로 방지할 수 있다.Also, when the buffer layer 220 has a multi-layer structure as in the present invention, reflection of light incident from the outside onto the semiconductor layer 230 through the substrate 200 can be effectively prevented.

도 7은 외부에서 입사되는 광의 진행 경로를 나타낸 단면도로, 기판과 버퍼층만을 도시하였다.7 is a cross-sectional view showing the path of light incident from the outside, and shows only the substrate and the buffer layer.

도 7과 같이, 버퍼층(220)이 두 층으로 형성된 경우, 기판(200)을 통해 입사되는 광은 두 개의 경로를 통해 반사된다. 구체적으로, 기판(200)과 제 1 버퍼층(220a) 사이의 계면을 통해 반사되거나(제 1 경로; ①), 제 1 버퍼층(220a)과 제 2 버퍼층(220b) 사이의 계면을 통해 반사된다(제 1 경로; ②). As shown in FIG. 7, when the buffer layer 220 is formed of two layers, light incident through the substrate 200 is reflected through two paths. Specifically, the light is reflected through the interface between the substrate 200 and the first buffer layer 220a (first path (1)) or through the interface between the first buffer layer 220a and the second buffer layer 220b The first path;

그런데, 본 발명의 박막 트랜지스터 어레이 기판은 제 1 버퍼층(220a)과 제 2 버퍼층(220b)이 산소 또는 질소의 함유량이 상이한 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)으로 형성되므로, 제 1, 제 2 버퍼층(220a, 220b)의 굴절률 및 투과율이 상이하다. 따라서, 제 1, 제 2 버퍼층(220a, 220b)의 두께, 굴절률, 투과율 등을 조절하면, 제 1 경로를 통해 반사되는 광과 제 2 경로를 통해 반사되는 광이 서로 상쇄된다.Since the first buffer layer 220a and the second buffer layer 220b are formed of silicon oxide (SiOx) or silicon nitride (SiNx) having different oxygen or nitrogen contents, 2 buffer layers 220a and 220b have different refractive indices and transmittances. Accordingly, when the thickness, refractive index, transmissivity, etc. of the first and second buffer layers 220a and 220b are adjusted, the light reflected through the first path and the light reflected through the second path cancel each other.

즉, 상기와 같은 본 발명의 박막 트랜지스터 어레이 기판은 차광층을 대신하는 버퍼층(220)이 다 층 구조로 형성되어, 기판(200)을 통해 입사되는 광이 반사되어 시인성이 저하되는 것을 방지할 수 있다. 또한, 상술한 바와 같이, 버퍼층(220)이 조성비가 서로 상이한 무기 절연막으로 형성되어, 차광층을 제거할 수 있다.That is, in the thin film transistor array substrate of the present invention as described above, the buffer layer 220 instead of the light shielding layer is formed in a multi-layer structure, and the light incident through the substrate 200 is reflected, have. Further, as described above, the buffer layer 220 is formed of an inorganic insulating film having a different composition ratio, and the light shielding layer can be removed.

특히, 버퍼층(220)의 수소 농도는 1x1018/cm3이하인 것이 바람직하다. 이는 버퍼층(220)의 수소가 반도체층(230)으로 유입되어 박막 트랜지스터의 특성이 저하되는 것을 방지하기 위함이다.In particular, the hydrogen concentration in the buffer layer 220 is preferably 1 x 10 18 / cm 3 or less. This is to prevent the hydrogen of the buffer layer 220 from flowing into the semiconductor layer 230 to deteriorate the characteristics of the thin film transistor.

이하, 첨부된 도면을 참조하여 본 발명의 제 2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a TFT according to a second embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 8a 내지 도 8e는 본 발명의 제 2 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 나타낸 공정 단면도이다.8A to 8E are cross-sectional views illustrating a method of manufacturing a thin film transistor array substrate according to a second embodiment of the present invention.

도 8a와 같이, 기판(200) 상에 버퍼층(220)을 형성한다. 버퍼층(220)은 조성비가 서로 상이한 다 층 구조의 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)과 같은 무기 절연막으로 형성한다. 도면에서는 제 1, 제 2 버퍼층(220a, 220b)을 포함하는 버퍼층(220)을 도시하였다.Referring to FIG. 8A, a buffer layer 220 is formed on a substrate 200. The buffer layer 220 is formed of an inorganic insulating film such as a silicon oxide (SiOx) or a silicon nitride (SiNx) having a multilayer structure in which the composition ratios are different from each other. In the drawing, a buffer layer 220 including first and second buffer layers 220a and 220b is illustrated.

버퍼층(220)은 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법 또는 스퍼터링(Sputtering) 방법으로 형성된다. 먼저, 화학 기상 증착 방법은 반응 가스로 실란(SiH4) 가스를 이용한다. 예를 들어, 실리콘 질화물(SiNx)로 버퍼층(220)을 형성하는 경우, 챔버로 주입하는 실란(SiH4) 가스와 암모니아(NH3) 가스의 비율을 달리하여 조성비가 서로 상이한 다 층 구조의 실리콘 질화물(SiNx)을 형성할 수 있다.The buffer layer 220 is formed by a chemical vapor deposition (CVD) method or a sputtering method. First, a chemical vapor deposition method uses a silane (SiH 4) gas as a reaction gas. For example, when the buffer layer 220 is formed of silicon nitride (SiNx), the ratio of the silane (SiH 4 ) gas and the ammonia (NH 3 ) gas injected into the chamber is different, Nitride (SiNx) can be formed.

그리고, 버퍼층(220)을 형성한 후, 버퍼층(220)의 수소가 후술할 반도체층으로 확산될 수 있다. 따라서, 이를 방지하기 위해, 열 처리를 추가로 실시한다. 열 처리는 핫 플레이트 상에 기판(100)을 안착시켜 실시할 수 있으며, 열 처리를 통해 버퍼층(220)의 수송 농도가 1x1018/cm3이하가 되는 것이 바람직하다.After the buffer layer 220 is formed, hydrogen in the buffer layer 220 may be diffused into a semiconductor layer to be described later. Therefore, in order to prevent this, a heat treatment is additionally performed. The heat treatment can be performed by placing the substrate 100 on a hot plate, and it is preferable that the transport concentration of the buffer layer 220 through heat treatment is 1 x 10 18 / cm 3 or less.

그리고, 스퍼터링 방법으로 버퍼층(220)을 형성하는 경우에는 실리콘(Si) 타겟을 이용하여, 반응가스로 아르곤(Ar), 헬륨(He), 산소(O2), 질소(N2) 등을 이용한다. 이 경우, 수소를 사용하지 않으므로, 수소에 의해 박막 트랜지스터의 특성이 저하되는 것을 방지할 수 있다.When the buffer layer 220 is formed by a sputtering method, argon (Ar), helium (He), oxygen (O 2 ), nitrogen (N 2 ) or the like is used as a reaction gas by using a silicon . In this case, since hydrogen is not used, deterioration of the characteristics of the thin film transistor by hydrogen can be prevented.

이어, 도 8b와 같이, 버퍼층(220) 상에 반도체층(230)을 형성한다. 반도체층(230)은 갈륨(Ga), 인듐(In), 아연(Zn), 및 주석(Sn) 중에서 선택된 하나 이상의 원소와 산소(O)를 포함하는 산화물로 형성한다. 구체적으로, ZnO(Zinc Oxide), IZO(Indium Zinc Oxide), ITO(Indium Tin Oxide), IGZO(Indium Gallium Zinc Oxide) 등과 같은 투명 전도성 산화물을 이용한다.Next, as shown in FIG. 8B, a semiconductor layer 230 is formed on the buffer layer 220. The semiconductor layer 230 is formed of an oxide containing at least one element selected from the group consisting of gallium (Ga), indium (In), zinc (Zn), and tin (Sn) and oxygen (O). Specifically, transparent conductive oxides such as ZnO (Zinc Oxide), IZO (Indium Zinc Oxide), ITO (Indium Tin Oxide), IGZO (Indium Gallium Zinc Oxide) and the like are used.

도 8c와 같이, 반도체층(230) 상에 게이트 절연막(240a)과 게이트 전극(240)을 차례로 형성한다. 구체적으로, 실리콘 산화물, 실리콘 질화물 등과 같은 무기 절연 물질과 게이트 금속층을 차례로 형성한 후, 포토리소그래피 공정으로 이를 패터닝하여 게이트 차례로 적층된 절연막(240a)과 게이트 전극(240)을 형성한다.A gate insulating layer 240a and a gate electrode 240 are sequentially formed on the semiconductor layer 230 as shown in FIG. 8C. Specifically, an inorganic insulating material such as silicon oxide, silicon nitride, and the like and a gate metal layer are sequentially formed, and then patterned by a photolithography process to form an insulating film 240a and a gate electrode 240 which are sequentially stacked.

도면에서는 게이트 절연막(240a)과 게이트 전극(240)이 동일한 형태로 패터닝된 것을 도시하였으나, 반도체층(230)을 덮도록 기판(200) 전면에 게이트 절연막(240a)을 형성할 수도 있다.Although the gate insulating film 240a and the gate electrode 240 are patterned in the same figure in the figure, the gate insulating film 240a may be formed on the entire surface of the substrate 200 so as to cover the semiconductor layer 230. [

이어, 도 8d와 같이, 게이트 전극(240)을 포함한 기판(200) 전면에 층간 절연막(250)을 형성한다. 그리고, 마스크를 이용하는 포토리소그래피 공정으로 층간 절연막(250)을 선택적으로 제거하여, 소스 콘택홀(250a) 및 드레인 콘택홀(250b)을 형성한다. 이 때, 소스 콘택홀(250a) 및 드레인 콘택홀(250b)은 반도체층(230)의 양 측 가장자리를 각각 노출시킨다.Next, as shown in FIG. 8D, an interlayer insulating layer 250 is formed on the entire surface of the substrate 200 including the gate electrode 240. Then, the interlayer insulating film 250 is selectively removed by a photolithography process using a mask to form a source contact hole 250a and a drain contact hole 250b. At this time, the source contact hole 250a and the drain contact hole 250b expose both side edges of the semiconductor layer 230, respectively.

특히, 상술한 바와 같이, 게이트 절연막(240a)을 기판(200) 전면에 형성하는 경우에는 게이트 절연막(240a)과 층간 절연막(250)을 선택적으로 제거하여 소스 콘택홀(250a) 및 드레인 콘택홀(250b)을 형성한다.When the gate insulating layer 240a is formed on the entire surface of the substrate 200, the gate insulating layer 240a and the interlayer insulating layer 250 are selectively removed to form the source contact hole 250a and the drain contact hole 250a. 250b.

그리고, 층간 절연막(250) 상에 데이터 금속층을 형성하고, 이를 패터닝하여 소스 전극(260a) 및 드레인 전극(260b)을 형성한다. 소스 전극(260a)은 소스 콘택홀(250a)을 통해 반도체층(230)의 일 측 가장자리와 접속된다. 그리고, 드레인 전극(260b)은 드레인 콘택홀(250b)을 통해 반도체층(230)의 타 측 가장자리와 접속된다.A data metal layer is formed on the interlayer insulating film 250 and patterned to form a source electrode 260a and a drain electrode 260b. The source electrode 260a is connected to the one side edge of the semiconductor layer 230 through the source contact hole 250a. The drain electrode 260b is connected to the other edge of the semiconductor layer 230 through the drain contact hole 250b.

도 8e와 같이, 소스 전극(260a) 및 드레인 전극(260b)을 덮도록 기판(200) 전면에 보호막(270)을 형성한다. 그리고, 보호막(270)을 선택적으로 제거하여 드레인 전극(260b)을 노출시키는 화소 콘택홀(270a)을 형성한다. 그리고, 보호막(270) 상에 화소 콘택홀(270a)을 통해 드레인 전극(260b)과 접속되는 화소 전극(280)을 형성한다.8E, a passivation layer 270 is formed on the entire surface of the substrate 200 so as to cover the source electrode 260a and the drain electrode 260b. The passivation layer 270 is selectively removed to form a pixel contact hole 270a for exposing the drain electrode 260b. A pixel electrode 280 connected to the drain electrode 260b is formed on the passivation layer 270 through the pixel contact hole 270a.

즉, 상술한 바와 같이, 본 발명의 박막 트랜지스터 어레이 기판은 비저항이 큰 비스무트(Bi)를 포함하는 무기 절연막으로 차광층을 형성하여, 외부 광 차단 및 반도체층과 차광층 사이에서 형성되는 기생 캐패시턴스를 감소시킬 수 있다. 또한, 조성비가 서로 상이한 다 층 구조의 무기 절연막으로 버퍼층을 형성한다. 이에 따라, 버퍼층이 차광층의 기능을 수행함으로써, 차광층을 제거하여도 외부 광이 반도체층으로 입사되는 것을 방지할 수 있다. 더욱이, 버퍼층을 다 층 구조로 형성하여, 외부 광이 반사되는 것을 효율적으로 차단할 수 있다.That is, as described above, the thin film transistor array substrate of the present invention is formed by forming the light-shielding layer with an inorganic insulating film containing bismuth (Bi) having a high resistivity and by forming a parasitic capacitance formed between the semiconductor layer and the light- . Further, a buffer layer is formed of an inorganic insulating film having a multilayer structure in which the composition ratios are different from each other. Thus, by performing the function of the light-shielding layer, the buffer layer can prevent external light from entering the semiconductor layer even when the light-shielding layer is removed. Furthermore, the buffer layer can be formed in a multi-layer structure, so that reflection of external light can be effectively blocked.

또한, 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법은 버퍼층을 화학 기상 증착 방법으로 형성한 후, 열 처리를 실시하거나, 수소를 사용하지 않는 스퍼터링 방법을 이용하여 형성한다. 따라서, 수소에 의해 반도체층이 손상되는 것을 방지할 수 있다.Further, in the method of manufacturing a thin film transistor array substrate of the present invention, the buffer layer is formed by a chemical vapor deposition method, and then heat treatment is performed or a sputtering method not using hydrogen is used. Therefore, it is possible to prevent the semiconductor layer from being damaged by hydrogen.

한편, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.While the present invention has been described in connection with what is presently considered to be the most practical and preferred embodiment, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Will be apparent to those of ordinary skill in the art.

100, 200: 기판 110: 차광층
120, 220: 버퍼층 130, 230: 반도체층
140a, 240a: 게이트 절연막 140, 240: 게이트 전극
150a, 250a: 소스 콘택홀 150b, 250b: 드레인 콘택홀
150, 250: 층간 절연막 160a, 260a: 소스 전극
160b, 260b: 드레인 전극 170, 270: 보호막
170a, 270a: 화소 콘택홀 180, 280: 화소 전극
220a: 제 1 버퍼층 220b: 제 2 버퍼층100, 200: substrate 110: shielding layer
120, 220: buffer layer 130, 230: semiconductor layer
140a, 240a: gate insulating film 140, 240: gate electrode
150a, 250a: source contact holes 150b, 250b: drain contact holes
150, 250: interlayer insulating film 160a, 260a: source electrode
160b, 260b: drain electrode 170, 270:
170a and 270a: pixel contact holes 180, 280: pixel electrodes
220a: first buffer layer 220b: second buffer layer

Claims (19)

기판;
상기 기판 상에 형성되며, 비스무트를 포함하는 무기 절연막으로 형성된 적어도 한 층 이상의 차광층;
상기 차광층을 덮도록 상기 기판 상에 형성된 버퍼층;
상기 버퍼층 상에 형성된 반도체층;
상기 반도체층 상에 차례로 형성된 게이트 절연막 및 게이트 전극;
상기 게이트 전극을 덮도록 상기 기판 상에 형성되며, 상기 반도체층의 양 측 가장자리를 각각 노출시키는 소스 콘택홀 및 드레인 콘택홀을 포함하는 층간 절연막; 및
상기 소스 콘택홀 및 상기 드레인 콘택홀을 통해 상기 반도체층과 전기적으로 접속된 소스 전극 및 드레인 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.Board;
At least one light-shielding layer formed on the substrate and formed of an inorganic insulating film containing bismuth;
A buffer layer formed on the substrate to cover the light-shielding layer;
A semiconductor layer formed on the buffer layer;
A gate insulating film and a gate electrode sequentially formed on the semiconductor layer;
An interlayer insulating film formed on the substrate so as to cover the gate electrode, the interlayer insulating film including source contact holes and drain contact holes that expose both side edges of the semiconductor layer; And
And a source electrode and a drain electrode electrically connected to the semiconductor layer through the source contact hole and the drain contact hole. 제 1 항에 있어서,
상기 무기 절연막은 실리콘 산화물 또는 실리콘 질화물인 것을 특징으로 하는 박막 트랜지스터 어레이 기판.The method according to claim 1,
Wherein the inorganic insulating film is silicon oxide or silicon nitride. 제 2 항에 있어서,
상기 비스무트는 상기 실리콘 산화물 또는 상기 실리콘 질화물에 분산된 구조인 것을 특징으로 하는 박막 트랜지스터 어레이 기판.3. The method of claim 2,
Wherein the bismuth is a structure dispersed in the silicon oxide or the silicon nitride. 제 1 항에 있어서,
상기 버퍼층의 수소 농도는 1x1018/cm3이하인 것을 특징으로 하는 박막 트랜지스터 어레이 기판.The method according to claim 1,
Wherein the buffer layer has a hydrogen concentration of 1 x 10 < 18 > / cm < 3 > or less. 기판;
상기 기판 상에 형성되며, 조성비가 상이한 적어도 두 층 이상의 무기 절연막으로 형성된 버퍼층;
상기 버퍼층 상에 형성된 반도체층;
상기 반도체층 상에 차례로 형성된 게이트 절연막 및 게이트 전극;
상기 게이트 전극을 덮도록 상기 기판 상에 형성되며, 상기 반도체층의 양 측 가장자리를 각각 노출시키는 소스 콘택홀 및 드레인 콘택홀을 포함하는 층간 절연막; 및
상기 소스 콘택홀 및 상기 드레인 콘택홀을 통해 상기 반도체층과 전기적으로 접속된 소스 전극 및 드레인 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.Board;
A buffer layer formed on the substrate and formed of at least two inorganic insulating films having different composition ratios;
A semiconductor layer formed on the buffer layer;
A gate insulating film and a gate electrode sequentially formed on the semiconductor layer;
An interlayer insulating film formed on the substrate so as to cover the gate electrode, the interlayer insulating film including source contact holes and drain contact holes that expose both side edges of the semiconductor layer; And
And a source electrode and a drain electrode electrically connected to the semiconductor layer through the source contact hole and the drain contact hole. 제 5 항에 있어서,
상기 두 층 이상의 무기 절연막은 투과율 및 굴절률이 서로 상이한 것을 특징으로 하는 박막 트랜지스터 어레이 기판.6. The method of claim 5,
Wherein the two or more inorganic insulating films have different transmittance and refractive index from each other. 제 5 항에 있어서,
상기 무기 절연막이 실리콘 산화물인 경우, 상기 두 층 이상의 무기 절연막은 산소 함량이 상이하며, 상기 무기 절연막이 실리콘 질화물인 경우, 상기 두 층 이상의 무기 절연막은 질소 함량이 상이한 것을 특징으로 하는 박막 트랜지스터 어레이 기판.6. The method of claim 5,
Wherein when the inorganic insulating film is silicon oxide, the inorganic insulating film of the two or more layers is different in oxygen content, and when the inorganic insulating film is silicon nitride, the inorganic insulating film of the two or more layers is different in nitrogen content. . 제 5 항에 있어서,
상기 버퍼층의 수소 농도는 1x1018/cm3이하인 것을 특징으로 하는 박막 트랜지스터 어레이 기판.6. The method of claim 5,
Wherein the buffer layer has a hydrogen concentration of 1 x 10 < 18 > / cm < 3 > or less. 기판 상에 비스무트를 포함하는 무기 절연막으로 적어도 한 층 이상의 차광층을 형성하는 단계;
상기 차광층을 덮도록 상기 기판 상에 버퍼층을 형성하는 단계;
상기 버퍼층 상에 반도체층을 형성하는 단계;
상기 반도체층 상에 차례로 게이트 절연막 및 게이트 전극을 형성하는 단계;
상기 게이트 전극을 덮으며, 상기 반도체층의 양 측 가장자리를 각각 노출시키는 소스 콘택홀 및 드레인 콘택홀을 포함하는 층간 절연막을 형성하는 단계; 및
상기 소스 콘택홀 및 상기 드레인 콘택홀을 통해 상기 반도체층과 전기적으로 접속된 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.Forming at least one light-shielding layer on the substrate with an inorganic insulating film containing bismuth;
Forming a buffer layer on the substrate so as to cover the light-shielding layer;
Forming a semiconductor layer on the buffer layer;
Forming a gate insulating film and a gate electrode sequentially on the semiconductor layer;
Forming an interlayer insulating film covering the gate electrode and including a source contact hole and a drain contact hole exposing both side edges of the semiconductor layer; And
And forming a source electrode and a drain electrode electrically connected to the semiconductor layer through the source contact hole and the drain contact hole. 제 9 항에 있어서,
상기 무기 절연막은 실리콘 산화물 또는 실리콘 질화물인 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.10. The method of claim 9,
Wherein the inorganic insulating film is silicon oxide or silicon nitride. 제 9 항에 있어서,
상기 버퍼층을 형성하는 단계는 화학 기상 증착 방법 또는 스퍼터링 방법을 이용하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.10. The method of claim 9,
Wherein the forming of the buffer layer comprises using a chemical vapor deposition method or a sputtering method. 제 11 항에 있어서,
상기 화학 기상 증착 방법으로 상기 버퍼층을 형성한 후, 열 처리를 더 실시하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.12. The method of claim 11,
Wherein the buffer layer is formed by the chemical vapor deposition method, and then heat treatment is further performed. 제 9 항에 있어서,
상기 버퍼층의 수소 농도는 1x1018/cm3이하인 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.10. The method of claim 9,
Wherein the hydrogen concentration of the buffer layer is 1 x 10 < 18 > / cm < 3 > or less. 기판 상에 조성비가 상이한 무기 절연막으로 적어도 두 층 이상의 버퍼층을 형성하는 단계;
상기 버퍼층 상에 반도체층을 형성하는 단계;
상기 반도체층 상에 차례로 게이트 절연막 및 게이트 전극을 형성하는 단계;
상기 게이트 전극을 덮으며, 상기 반도체층의 양 측 가장자리를 각각 노출시키는 소스 콘택홀 및 드레인 콘택홀을 포함하는 층간 절연막을 형성하는 단계; 및
상기 소스 콘택홀 및 상기 드레인 콘택홀을 통해 상기 반도체층과 전기적으로 접속된 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.Forming at least two buffer layers of an inorganic insulating film having different composition ratios on a substrate;
Forming a semiconductor layer on the buffer layer;
Forming a gate insulating film and a gate electrode sequentially on the semiconductor layer;
Forming an interlayer insulating film covering the gate electrode and including a source contact hole and a drain contact hole exposing both side edges of the semiconductor layer; And
And forming a source electrode and a drain electrode electrically connected to the semiconductor layer through the source contact hole and the drain contact hole. 제 14 항에 있어서,
상기 두 층 이상의 무기 절연막은 투과율 및 굴절률이 서로 상이한 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.15. The method of claim 14,
Wherein the inorganic insulating film of the two or more layers is different in transmittance and refractive index from each other. 제 14 항에 있어서,
상기 무기 절연막이 실리콘 산화물인 경우, 상기 두 층 이상의 무기 절연막은 산소 함량이 상이하며, 상기 무기 절연막이 실리콘 질화물인 경우, 상기 두 층 이상의 무기 절연막은 질소 함량이 상이한 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.15. The method of claim 14,
Wherein when the inorganic insulating film is silicon oxide, the inorganic insulating film of the two or more layers is different in oxygen content, and when the inorganic insulating film is silicon nitride, the inorganic insulating film of the two or more layers is different in nitrogen content. ≪ / RTI > 제 14 항에 있어서,
상기 버퍼층을 형성하는 단계는 화학 기상 증착 방법 또는 스퍼터링 방법을 이용하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.15. The method of claim 14,
Wherein the forming of the buffer layer comprises using a chemical vapor deposition method or a sputtering method. 제 17 항에 있어서,
상기 화학 기상 증착 방법으로 상기 버퍼층을 형성한 후, 열 처리를 더 실시하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.18. The method of claim 17,
Wherein the buffer layer is formed by the chemical vapor deposition method, and then heat treatment is further performed. 제 14 항에 있어서,
상기 버퍼층의 수소 농도는 1x1018/cm3이하인 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.15. The method of claim 14,
Wherein the hydrogen concentration of the buffer layer is 1 x 10 < 18 > / cm < 3 > or less.
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* Cited by examiner, † Cited by third party
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KR20080067612A (en) * 2005-10-19 2008-07-21 후지필름 가부시키가이샤 Fine particle-containing compositon, ink for forming colored film for display, light-blocking film for display, light-blocking material, substrate with light-blocking film, color filter, liquid crystal display element and liquid crystal display
KR20110114089A (en) * 2010-04-12 2011-10-19 삼성모바일디스플레이주식회사 Thin film transitor, fabrication method of the same and display device having the same

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