KR20140091615A - Semiconductor devices having modulated nanowire counts - Google Patents
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- 239000002070 nanowire Substances 0.000 title claims abstract description 215
- 239000004065 semiconductor Substances 0.000 title claims abstract description 192
- 239000000758 substrate Substances 0.000 claims abstract description 78
- 238000000034 method Methods 0.000 claims abstract description 36
- 125000006850 spacer group Chemical group 0.000 claims description 29
- 238000004519 manufacturing process Methods 0.000 claims description 23
- 229910052710 silicon Inorganic materials 0.000 claims description 22
- 239000010703 silicon Substances 0.000 claims description 22
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 15
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 230000001590 oxidative effect Effects 0.000 claims description 6
- 239000000463 material Substances 0.000 description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 230000000873 masking effect Effects 0.000 description 16
- 238000004891 communication Methods 0.000 description 14
- 238000005530 etching Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000013459 approach Methods 0.000 description 6
- -1 but not limited to Substances 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- KRKNYBCHXYNGOX-UHFFFAOYSA-N citric acid Chemical compound OC(=O)CC(O)(C(O)=O)CC(O)=O KRKNYBCHXYNGOX-UHFFFAOYSA-N 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 229910052735 hafnium Inorganic materials 0.000 description 3
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 239000002074 nanoribbon Substances 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910000951 Aluminide Inorganic materials 0.000 description 1
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- BVKZGUZCCUSVTD-UHFFFAOYSA-L Carbonate Chemical compound [O-]C([O-])=O BVKZGUZCCUSVTD-UHFFFAOYSA-L 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 1
- XWCMFHPRATWWFO-UHFFFAOYSA-N [O-2].[Ta+5].[Sc+3].[O-2].[O-2].[O-2] Chemical compound [O-2].[Ta+5].[Sc+3].[O-2].[O-2].[O-2] XWCMFHPRATWWFO-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000000908 ammonium hydroxide Substances 0.000 description 1
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- 150000001735 carboxylic acids Chemical class 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-M hydroxide Chemical compound [OH-] XLYOFNOQVPJJNP-UHFFFAOYSA-M 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- JQJCSZOEVBFDKO-UHFFFAOYSA-N lead zinc Chemical compound [Zn].[Pb] JQJCSZOEVBFDKO-UHFFFAOYSA-N 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000003826 tablet Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
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- H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Abstract
변조된 나노와이어 카운트들을 갖는 반도체 디바이스들, 및 그러한 디바이스들을 형성하는 방법들이 기술된다. 예를 들어, 반도체 구조물은 기판 위에 배치되고 제1 최상위 나노와이어를 갖고서 제1 수직 평면 내에 적층되는 복수의 나노와이어를 갖는 제1 반도체 디바이스를 포함한다. 제2 반도체 디바이스는 기판 위에 배치되고 제2 최상위 나노와이어를 갖고서 제2 수직 평면 내에 적층되는 하나 이상의 나노와이어를 갖는다. 제2 반도체 디바이스는 제1 반도체 디바이스보다 하나 이상 더 적은 나노와이어들을 포함한다. 제1 및 제2 최상위 나노와이어는 제1 및 제2 수직 평면에 직교하는 동일 평면 내에 배치된다.Semiconductor devices with modulated nanowire counts, and methods of forming such devices, are described. For example, a semiconductor structure includes a first semiconductor device having a plurality of nanowires disposed on a substrate and stacked within a first vertical plane with a first top nanowire. The second semiconductor device has one or more nanowires disposed on a substrate and having a second highest nanowire stacked in a second vertical plane. The second semiconductor device includes one or more fewer nanowires than the first semiconductor device. The first and second top nanowires are disposed in the same plane orthogonal to the first and second vertical planes.
Description
본 발명의 실시예들은 나노와이어 반도체 디바이스의 분야에 관련되며, 구체적으로는 변조된 나노와이어 카운트들(modulated nanowire counts)을 갖는 반도체 디바이스들, 및 그러한 디바이스들을 형성하는 방법들에 관한 것이다.Embodiments of the invention relate to the field of nanowire semiconductor devices, and specifically to semiconductor devices having modulated nanowire counts, and methods of forming such devices.
지난 수십 년간, 집적 회로 내의 피쳐들(features)의 축소(scaling)는 끊임없이 발전하는 반도체 산업의 배후에 있는 원동력이었다. 점점 더 작은 피쳐로의 축소는, 반도체 칩의 제한된 리얼에스테이트(real estate) 상에서 기능 유닛들의 밀도가 증가할 수 있게 한다. 예를 들어, 트랜지스터 크기의 감소는 증가된 개수의 메모리 디바이스들을 칩에 통합할 수 있게 하여, 용량이 증가된 제품의 제조를 돕는다. 그러나, 보다 큰 용량에 대한 추진(drive for ever-more capacity)이 쟁점이 없는 것은 아니다. 각각의 디바이스의 성능을 최적화할 필요성이 점점 더 중요해지고 있다.For decades, the scaling of features in integrated circuits has been the driving force behind the ever-evolving semiconductor industry. Shrinking to smaller and smaller features allows the density of functional units to increase on a limited real estate of the semiconductor chip. For example, a reduction in transistor size allows an increased number of memory devices to be integrated into the chip, thereby helping to manufacture increased capacity products. However, drive for ever-more capacity is not without issues. The need to optimize the performance of individual devices is becoming increasingly important.
15 나노미터(nm) 노드를 넘어서는 마이크로 전자 디바이스 치수 스케일로서 쇼트 채널 제어와 이동성 개선(mobility improvement)을 유지하는 것은 디바이스 제조에 있어서 도전과제를 제공한다. 디바이스들을 제조하기 위해 이용되는 나노와이어들은 개선된 쇼트 채널 제어를 제공한다. 예를 들어, 실리콘 게르마늄(SixGe1 -x) 나노와이어 채널 구조물들(여기서 x<0.5)은 고전압 동작을 이용하는 다수의 종래의 제품들에서의 이용에 적합한, 상당한(respectable) Eg에서의 이동성 증대를 제공한다. 또한, 실리콘 게르마늄(SixGe1 -x) 나노와이어 채널들(여기서 x>0.5)은 (예를 들어, 모바일/핸드헬드 영역의 저전압 제품에 적합한) 낮은 Eg에서의 증대된 이동성을 제공한다.Maintaining short channel control and mobility improvement as a microelectronic device dimension scale beyond the 15 nanometer node presents a challenge in device fabrication. The nanowires used to fabricate the devices provide improved short channel control. For example, silicon germanium (Si x Ge 1 -x ) nanowire channel structures (where x < 0.5) are suitable for use in many conventional products utilizing high voltage operation, Provides an increase. In addition, silicon germanium (Si x Ge 1 -x ) nanowire channels where x> 0.5 provide increased mobility at low Eg (e.g., suitable for low voltage applications in mobile / handheld areas).
나노와이어 기반 디바이스를 제조하고 크기를 정하기 위해, 다수의 상이한 기법이 시도되어 왔다. 그러나, 그러한 반도체 디바이스들을 위한 Z-변조의 영역에서는 여전히 상당한 개선이 필요하다.In order to manufacture and size nanowire-based devices, a number of different techniques have been attempted. However, significant improvements are still required in the area of Z-modulation for such semiconductor devices.
본 발명의 실시예들은 변조된 나노와이어 카운트들을 갖는 반도체 디바이스들, 및 그러한 디바이스들을 형성하는 방법들을 포함한다.Embodiments of the present invention include semiconductor devices having modulated nanowire counts, and methods of forming such devices.
실시예에서, 반도체 구조물은 기판 위에 배치되고 제1 최상위 나노와이어를 갖고서 제1 수직 평면 내에 적층되는 복수의 나노와이어를 갖는 제1 반도체 디바이스를 포함한다. 제2 반도체 디바이스는 기판 위에 배치되고 제2 최상위 나노와이어를 갖고서 제2 수직 평면 내에 적층되는 하나 이상의 나노와이어를 갖는다. 제2 반도체 디바이스는 제1 반도체 디바이스보다 하나 이상 더 적은 나노와이어를 포함한다. 제1 및 제2 최상위 나노와이어는 제1 및 제2 수직 평면에 직교하는 동일 평면 내에 배치된다.In an embodiment, the semiconductor structure includes a first semiconductor device having a plurality of nanowires disposed on a substrate and having a first top nanowire and deposited in a first vertical plane. The second semiconductor device has one or more nanowires disposed on a substrate and having a second highest nanowire stacked in a second vertical plane. The second semiconductor device comprises one or more fewer nanowires than the first semiconductor device. The first and second top nanowires are disposed in the same plane orthogonal to the first and second vertical planes.
다른 실시예에서, 반도체 구조물은 기판 위에 배치되고 제1 최상위 나노와이어를 갖고서 제1 수직 평면 내에 적층되는 제1 복수의 나노와이어를 갖는 제1 반도체 디바이스를 포함한다. 제2 반도체 디바이스는 기판 위에 배치되고 제2 최상위 나노와이어를 갖고서 제2 수직 평면 내에 적층되는 제2 복수의 나노와이어를 갖는다. 제2 반도체 디바이스는 제1 반도체 디바이스보다 하나 이상 더 적은 나노와이어를 포함한다. 제3 반도체 디바이스는 기판 위에 배치되고 제3 최상위 나노와이어를 갖고서 제3 수직 평면 내에 적층되는 하나 이상의 나노와이어를 갖는다. 제3 반도체 디바이스는 제2 반도체 디바이스보다 하나 이상 더 적은 나노와이어를 포함한다. 제1, 제2 및 제3 최상위 나노와이어는 제1, 제2 및 제3 수직 평면에 직교하는 동일 평면 내에 배치된다.In another embodiment, the semiconductor structure includes a first semiconductor device having a first plurality of nanowires disposed on a substrate and having a first top nanowire and deposited in a first vertical plane. The second semiconductor device has a second plurality of nanowires disposed on the substrate and having a second highest nanowire and deposited in a second vertical plane. The second semiconductor device comprises one or more fewer nanowires than the first semiconductor device. The third semiconductor device has one or more nanowires disposed on a substrate and having a third highest nanowire stacked in a third vertical plane. The third semiconductor device comprises one or more fewer nanowires than the second semiconductor device. The first, second and third highest nanowires are disposed in the same plane orthogonal to the first, second and third vertical planes.
다른 실시예에서, 나노와이어 반도체 구조물을 제조하는 방법은 기판 위에 반도체 층들의 스택(stack)을 형성하는 단계를 포함한다. 반도체 층들의 스택은 복수의 활성 층을 포함한다. 반도체 층들의 스택의 제1 구역(region)으로부터 제1 핀(fin)이 형성된다. 제1 핀은 활성 층들 중 둘 이상의 활성 층의 패턴화된 부분들을 포함한다. 제2 핀은 반도체 층들의 스택의 제2 구역으로부터 형성된다. 제2 핀은 제1 핀보다 하나 이상 더 적은 활성 층들의 패턴화된 부분들을 포함한다. 유전체 층이 제2 핀 아래에 형성된다. 제1 및 제2 반도체 디바이스는 각각 제1 및 제2 핀으로부터 형성된다.In another embodiment, a method of fabricating a nanowire semiconductor structure includes forming a stack of semiconductor layers on a substrate. The stack of semiconductor layers includes a plurality of active layers. A first fin is formed from a first region of the stack of semiconductor layers. The first fin includes patterned portions of at least two of the active layers. A second fin is formed from a second region of the stack of semiconductor layers. The second fin includes patterned portions of one or more less active layers than the first fin. A dielectric layer is formed below the second fin. The first and second semiconductor devices are formed from the first and second pins, respectively.
도 1a는 본 발명의 실시예에 따라 나노와이어 기반 반도체 디바이스들의 3차원 단면도를 도시한다.
도 1b는 본 발명의 실시예에 따라 도 1a의 나노와이어 기반 반도체 디바이스를 a-a'축을 따라 절취한 단면도를 도시한다.
도 1bb는 본 발명의 실시예에 따른 도 1a의 다른 나노와이어 기반 반도체 디바이스를 a-a'축을 따라 절취한 단면도를 도시한다.
도 2a-2g는 본 발명의 실시예에 따라 나노와이어 반도체 구조물을 제조하는 방법에서의 다양한 동작들을 나타내는 단면도를 도시한다.
도 3은 본 발명의 실시예에 따라 나노와이어 반도체 구조물을 제조하는 방법에서의 동작을 나타내는 단면도를 도시한다.
도 4는 본 발명의 실시예에 따라 나노와이어 반도체 구조물을 제조하는 방법에서의 동작을 나타내는 단면도를 도시한다.
도 5a-5h는 본 발명의 실시예에 따라 나노와이어 반도체 구조물을 제조하는 방법에서의 다양한 동작들을 나타내는 단면도를 도시한다.
도 6은 본 발명의 일 구현에 따른 컴퓨팅 디바이스를 도시한다.1A shows a three-dimensional cross-sectional view of nanowire-based semiconductor devices in accordance with an embodiment of the present invention.
1B shows a cross-sectional view of the nanowire-based semiconductor device of FIG. 1A cut along the a-a 'axis in accordance with an embodiment of the present invention.
1bb shows a cross-sectional view taken along the line a-a 'of another nanowire-based semiconductor device of Fig. 1a according to an embodiment of the present invention.
Figures 2a-2g illustrate cross-sectional views illustrating various operations in a method of fabricating a nanowire semiconductor structure in accordance with an embodiment of the present invention.
3 illustrates a cross-sectional view illustrating operation in a method of fabricating a nanowire semiconductor structure in accordance with an embodiment of the present invention.
4 illustrates a cross-sectional view illustrating operation in a method of fabricating a nanowire semiconductor structure in accordance with an embodiment of the present invention.
5A-5H illustrate cross-sectional views illustrating various operations in a method of fabricating a nanowire semiconductor structure in accordance with an embodiment of the present invention.
Figure 6 illustrates a computing device in accordance with an implementation of the present invention.
변조된 나노와이어 카운트들을 갖는 반도체 디바이스들, 및 그러한 디바이스들을 형성하는 방법이 기술된다. 이하의 설명에서, 본 발명의 실시예들의 완전한 이해를 제공하기 위해, 구체적인 나노와이어 집적 및 재료 체계(regime)와 같은 다수의 구체적인 상세가 제시된다. 본 기술분야의 숙련된 자는 본 발명의 실시예들이 이러한 특정 상세 없이도 실시될 수 있음을 알 것이다. 다른 경우들에서, 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해, 집적 회로 설계 레이아웃과 같은 잘 알려진 특징들은 상세하게 기술되지 않는다. 또한, 도면들에 도시된 다양한 실시예들은 실례적인 표현이며, 반드시 비례에 맞춰 그려지지는 않았다는 점을 이해해야 한다.Semiconductor devices with modulated nanowire counts, and methods of forming such devices, are described. In the following description, numerous specific details are set forth, such as specific nanowire integration and material regimes, to provide a thorough understanding of embodiments of the present invention. It will be understood by those skilled in the art that the embodiments of the present invention may be practiced without these specific details. In other instances, well known features, such as integrated circuit design layouts, are not described in detail in order not to unnecessarily obscure embodiments of the present invention. It should also be understood that the various embodiments shown in the drawings are illustrative and not necessarily drawn to scale.
본 발명의 하나 이상의 실시예는 사실상 복수의 나노와이어로 제조된 디바이스들에 대한 선택적인 나노와이어 제거에 관한 것이다. 그러한 실시예들은 다양한 Z(예를 들어, 다양한 활성 구역 영역)를 갖는 나노와이어 기반 디바이스들의 제조를 가능하게 할 수 있다. 그러한 일 실시예에서, 특정 디바이스 내에 포함될 나노와이어의 개수는 핀 프리커서 패턴화 동작(fin precursor patterning operation) 동안 결정되며, 여기에서 주어진 Z(Zwa, 또는 활성 구역의 폭의 Z라고도 지칭됨)에 대하여 특정 개수의 활성 층이 패턴화된다. 디바이스들은 모두 공통의 기판 상에 있는 특정 디바이스들 내의 상이한 개수의 나노와이어를 갖고서 제조될 수 있다.One or more embodiments of the present invention are directed to selective nanowire removal for devices fabricated with a plurality of nanowires in effect. Such embodiments may enable the fabrication of nanowire-based devices with various Z (e.g., various active zone regions). In one such embodiment, the number of nanowires to be included in a particular device is determined during a fin precursor patterning operation, where Z (Zwa, also referred to as the width Z of the width of the active zone) A certain number of active layers are patterned. Devices can all be fabricated with different numbers of nanowires in specific devices on a common substrate.
본 발명의 실시예들은 선택적 나노와이어 제거로서, 또는 활성 구역 패턴화 동안의 미리 결정된 제조 카운트(predetermined fabrication count)로서 기술될 수 있다. 어느 쪽에서 보든, 내부에 제1 카운트의 나노와이어를 갖는 제1 Z 값을 갖는 제1 디바이스는, 내부에 제2 카운트의 나노와이어를 갖는 제2 Z 값을 갖는 제2 디바이스와 동일 기판 상에 제조될 수 있다. 다른 3차원 디바이스들과의 유사성을 밝히는 것에 관련하여, 나노와이어들의 다양한 개수는 Z 변조로서, 또는 HSi(silicon height: 실리콘 높이) 변조로서 보여질 수 있다. 실시예에서, 핀 구조물 내에 활성 확산(active diffusion)으로서 제조되고 포함될 나노와이어의 개수를 선택하기 위해, 스페이서 기법이 이용된다.Embodiments of the present invention may be described as a selective nanowire removal, or as a predetermined fabrication count during active zone patterning. Either way, a first device having a first Z value with a first count nanowire in it can be fabricated on the same substrate as a second device having a second Z value with a second count nanowire in it, . With regard to identifying similarities with other three-dimensional devices, various numbers of nanowires can be viewed as Z-modulation, or as H Si (silicon height) modulation. In an embodiment, a spacer technique is used to select the number of nanowires to be fabricated and included as active diffusion in the fin structure.
회로 설계에서, N/P 비율을 최적화하기 위해, 다양한 트랜지스터들의 구동 강도(drive strength)를 서로에 대해 밸런싱하는 능력을 가능하게 하는 것이 중요할 수 있다. 그러한 최적화는 강건한 회로 기능성(robust circuit functionality)을 달성할 수 있고/있거나 회로 성능 및 전력 트레이드오프(trade-offs)를 개선할 수 있다. SRAM 메모리 셀 설계에서, Vccmin은 올바른 셀 밸런스를 갖는 것에 의해 강한 영향 또는 충격을 받는다. 트랜지스터 구동 강도는 전형적으로 트랜지스터 폭(3D FinFET, 트라이-게이트(tri-gate) 또는 나노와이어 디바이스의 경우에서는 Zwa)을 선택함으로써 달라진다. 평면 디바이스들에서, 트랜지스터 구동 강도는 레이아웃 동안 더 짧은 또는 더 긴 물리적 폭(Z)을 그리는 것에 의해 쉽게 변조될 수 있다. 대조적으로, 트라이-게이트 또는 FinFET 디바이스에 대하여, 트랜지스터 Z는 통상적으로 디바이스 당 핀 개수를 선택하는 것에 의해 달라진다. 그러나, 핀들이 길어짐(taller)에 따라, 그러한 양자화된 핀 카운트에 대한 이용가능한 Z는 더 큰 양자 증분들(quantum increments)로 나타나서, 최적화되지 않은 회로 동작의 가능성을 야기한다.In circuit design, it may be important to enable the ability to balance the drive strengths of the various transistors with respect to each other, in order to optimize the N / P ratio. Such optimization can achieve robust circuit functionality and / or improve circuit performance and power trade-offs. In an SRAM memory cell design, Vccmin is strongly affected or impacted by having the correct cell balance. The transistor drive strength is typically selected by choosing the transistor width (3D FinFET, tri-gate or Zwa in the case of nanowire devices). In planar devices, the transistor drive strength can be easily modulated by drawing a shorter or longer physical width Z during layout. In contrast, for a tri-gate or FinFET device, transistor Z typically varies by selecting the number of pins per device. However, as the pins are taller, the available Z for such quantized pin counts appears in larger quantum increments, causing the possibility of unoptimized circuit operation.
따라서, 여기에 기술되는 하나 이상의 실시예는 선택된 영역을 노출시켜 유전체로 변환되도록 하기 위해, 나노와이어 스택 FIN 측벽들 주위에 스페이서를 구축하는 것을 수반한다. 궁극적으로, 스페이서에 의해 보호되는 활성 영역들의 개수는 주어진 디바이스에 대해 제조되는 나노와이어의 개수에 대응한다. 실시예에서, 동일 기판 상에 제조되는 디바이스 쌍에 대한 나노와이어의 개수가 달라서, 2개의 디바이스의 활성 영역의 변조, 그에 따른 Z의 변조가 가능해진다. 이와 같이, 나노와이어들은 임의의 전도(conduction)로부터 사실상 선택적으로 제거되고(또는 단순히 처음부터(to begin with) 제조되지 않고), 따라서 (궁극적으로 나노와이어 스택들이 되는) 하나의 핀의 HSi는 동일 웨이퍼 상의 다른 것으로부터 독립적으로 변조된다. 실시예에서, 그러한 변조는 기존의 플레이트 세트에 대한 변화 없이, 다양한 서로 다른 프로세스 변형들(예를 들어, SP, LP, GP)을 지원하기 위한 단일 SRAM 템플릿의 제조를 허용한다.Thus, one or more embodiments described herein involve building a spacer around the nanowire stack FIN sidewalls to expose the selected region and convert it into a dielectric. Ultimately, the number of active regions protected by the spacer corresponds to the number of nanowires fabricated for a given device. In an embodiment, the number of nanowires for a pair of devices to be fabricated on the same substrate is different, so that the modulation of the active area of the two devices, and accordingly the modulation of Z, is possible. As such, the nanowires are effectively selectively removed from any conduction (or simply not fabricated to begin with), thus the H Si of one pin (which is ultimately the nanowire stack) Are independently modulated from others on the same wafer. In an embodiment, such modulation permits the fabrication of a single SRAM template to support a variety of different process variations (e.g., SP, LP, GP), without changes to existing plate sets.
실시예에서, 나노와이어 카운트 변조를 달성하기 위한 방법들은 상향식의(from the bottom up) 확산 핀 영역(diffusion fin area)의 절단(cut)을 수반하고, 이는 다르게는 교체 게이트 프로세스 흐름(replacement gate process flow)에서 하향식으로(from the top) 확산 핀을 절단하는 방법에 비교하여, 기생 용량의 감소를 가능하게 한다. 일 실시예에서, 벌크 실리콘 시작 재료를 갖는 서브핀들(subfins)의 고립(isolation)은 UFO(under fin oxidation) 프로세스를 이용하여 수행된다. 변조된 높이를 갖는 스페이서 형성은, 제품 다이에 걸친 일정한 핀 높이와 그에 따른 동일 개수의 나노와이어를 야기하는 것과 대조적으로, 이러한 접근법의 이용이 다양한 나노와이어 카운트를 제공하는 것을 허용한다. 그러한 특정 실시예에서, 활성 나노와이어의 개수의 변조는 FIN 에치 영역에서 수행되며, 채널 아래에서뿐만 아니라 소스 및 드레인 구역 아래에서도 제거가 발생한다. 구체적인 방법들에 관한 추가의 상세는 이하에서 도 2a-2g, 3, 4 및 5a-5h에 관련하여 기술된다.In an embodiment, the methods for achieving nanowire count modulation involve a cut of the diffusion fin area from the bottom up, which is alternatively referred to as a replacement gate process flow can reduce the parasitic capacitance compared to the method of cutting the diffusion pin from the top. In one embodiment, isolation of subfins with bulk silicon starting material is performed using a UFO (underfin oxidation) process. Spacer formation with a modulated height allows the use of this approach to provide a variety of nanowire counts, as opposed to creating a constant pin height across the product die and hence the same number of nanowires. In such a specific embodiment, the modulation of the number of active nanowires is performed in the FIN etch region, and removal occurs not only under the channel but also under the source and drain regions. Additional details regarding specific methods are described below with reference to Figures 2a-2g, 3, 4 and 5a-5h.
따라서, 일 양태에서, 공통 기판 상의 나노와이어 카운트 변조를 갖는 디바이스들이 여기에 기술된 접근법들에 의해 제공된다. 일례에서, 도 1a는 본 발명의 실시예에 따른 나노와이어 기반 반도체 디바이스들(100 및 100')의 3차원 단면도를 도시한다. 도 1b는 도 1a의 나노와이어 기반 반도체 디바이스(100)를 a-a'축을 따라 절취한 단면도를 도시한다. 도 1bb는 도 1a의 나노와이어 기반 반도체 디바이스(100')를 a-a'축을 따라 절취한 단면도를 도시한다.Thus, in one aspect, devices with nanowire count modulation on a common substrate are provided by the approaches described herein. In one example, FIG. 1A illustrates a three-dimensional cross-sectional view of nanowire-based
도 1a을 참조하면, 반도체 디바이스(100 또는 100')는 기판(102) 위에 배치된 하나 이상의 수직 적층된 나노와이어(104 세트)를 포함한다. 여기에서의 실시예들은 다중 와이어 디바이스들(multiple wire devices) 및 단일 와이어 디바이스들(single wire devices) 둘 다를 타겟으로 한다. 예로서, 나노와이어(104A, 104B 및 104C)를 갖는 3 나노와이어 기반 디바이스(100)가 도시되어 있다. 다른 예에서, 나노와이어(104B 및 104C)를 갖는 2 나노와이어 기반 디바이스(100')가 도시되어 있다(즉, 104A에 대해서 다른 음영으로 도시한 바와 같이, 나노와이어(104A)가 디바이스(100')로부터 배제된다). 설명의 편의를 위하여, 나노와이어들 중 단 하나에만 초점을 맞춰 설명되는 예로서 나노와이어(104C)가 이용된다. 하나의 나노와이어의 속성들(attributes)이 기술되는 경우, 복수의 나노와이어에 기초하는 실시예들은 나노와이어들 각각에 대하여 동일한 속성들을 가질 수 있음을 이해해야 한다.Referring to FIG. 1A, a
실시예에서, 공통 기판 상에 상이한 나노와이어 카운트들을 갖는 디바이스들이 배치된다. 예를 들어, 반도체 디바이스(100 및 100')가 동일 기판 상에 포함될 수 있다. 앞의 디바이스는 나노와이어 카운트 3을 갖는 한편, 나중의 디바이스는 나노와이어 카운트 2를 갖는다. 디바이스들은 도 1b 및 1bb에 상세하게 도시되어 있다. 상이한 "카운트"를 가지며, 그에 따라 상이한 Z를 갖는 디바이스들에 대하여 카운트들이 하나 이상의 나노와이어만큼 차이가 나기만 한다면, 여기에서의 실시예들은 디바이스들 간의 임의의 카운트들을 고려할 수 있음을 이해해야 한다.In an embodiment, devices with different nanowire counts are placed on a common substrate. For example,
도 1b를 참조하면, 도 1a로부터의 디바이스들(100 및 100') 둘 다를 포함하는 반도체 구조물은 기판(102) 위에 배치되고 최상위 나노와이어(104C)를 갖고서 제1 수직 평면(105) 내에 적층되는 복수의 나노와이어(3개: 104A, 104B 및 104C)를 갖는 제1 반도체 디바이스(100)를 포함한다. 도 1bb를 참조하면, 제2 반도체 디바이스(100')는 기판(102) 위에 배치되며 최상위 나노와이어(104C')를 갖고서 제2 수직 평면(105') 내에 적층되는 하나 이상의 나노와이어(2개: 104B' 및 104C')를 갖는다. 제2 반도체 디바이스(100')는 제1 반도체 디바이스(100)보다 하나 이상 적은 나노와이어를 포함하며, 예를 들어 이러한 특정 예에서 도시된 바와 같이, 3개가 아니라 2개의 나노와이어를 포함한다. 제1 및 제2 최상위 나노와이어(104C 및 104C')는 제1 및 제2 수직 평면(105 및 105')에 직교하는, 서로와 동일한 평면 내에 각각 배치된다. 즉, 나노와이어들(104C 및 104C')은 공통 기판(102) 위에 동일하게 이격된다.Referring to FIG. 1B, a semiconductor structure including both
도 1a, 1b 및 1bb에 도시된 바와 같이, 실시예에서, 나노와이어들 각각은 이산(discrete) 채널 구역(106)을 갖는다. 채널 구역(106)은 기저의 기판 재료 또는 상부의 채널 제조 재료와 같은 어떠한 중간 재료(intervening material)도 없이, 게이트 전극 스택(108)(이하에 기술됨)에 의해 완전하게 둘러싸인다는 점에서 이산이다. 따라서, 복수의 나노와이어(104)를 갖는 실시예들에서, 도 1b 및 도 1bb에 도시된 바와 같이, 나노와이어들의 채널 구역들(106)은 서로에 대해서도 이산이다. 그러한 일 실시예에서, 나노와이어들 각각은 또한 도 1a에 도시된 바와 같이, 한 쌍의 이산 소스 및 드레인 구역(110 및 112)을 포함한다. 즉, 소스/드레인 구역들(110/112)은 기저의 기판 재료 또는 상부의 채널 제조 재료와 같은 어떠한 중간 재료도 없이, 컨택트들(contacts)(114)(이하에 기술됨)에 의해 완전하게 둘러싸인다. 따라서, 복수의 나노와이어(104)를 갖는 그러한 실시예에서, 나노와이어들의 소스/드레인 구역들(110/112)은 서로에 대해서도 이산이다. 그러나, 대안적인 그러한 실시예(도시되지 않음)에서, 나노와이어들의 스택들은 한 쌍의 비-이산(non-discrete) 소스 및 드레인 구역을 포함한다.As shown in FIGS. 1A, 1B and 1BB, in the embodiment, each of the nanowires has a
기판(102)은 반도체 디바이스 제조에 적합한 재료로 구성될 수 있다. 일 실시예에서, 기판(102)은 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있지만 그에 한정되지는 않는 재료의 단일 결정으로 구성된 하부 벌크 기판(lower bulk substrate)을 포함한다. 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있지만 그에 한정되지는 않는 재료로 구성된 상부 절연체 층이 하부 벌크 기판 상에 배치된다. 따라서, 기판(100)은 시작 SOI(semiconductor-on-insulator) 기판으로부터 제조될 수 있거나, 또는 이하에 더 상세하게 설명되는 바와 같이, 나노와이어들의 제조 동안 그러한 절연층을 갖도록 형성될 수 있다. 도 1a, 1b 및 1bb는 기판(102)을 하부 벌크 결정질 부분 및 상부 절연 부분을 갖는 것으로서 도시하고 있다.The
대안적으로, 구조물(100)은 벌크 기판으로부터 직접 형성되고, 전술한 상부 절연체 층을 대신하여 전기 절연성 부분들을 형성하기 위해, 국지적 산화(local oxidation)가 이용된다. 다른 대안적인 실시예에서, 구조물(100)은 벌크 기판으로부터 직접 형성되고, 그 위에 나노와이어들과 같이 전기적으로 고립된 활성 구역들을 형성하기 위해 도핑이 이용된다. 그러한 일 실시예에서, 제1 나노와이어(즉, 기판에 근접함)는 오메가-FET 타입 구조물의 형태를 갖는다.Alternatively, the
실시예에서, 나노와이어들(104)은 와이어들 또는 리본들로서 크기가 정해질 수 있으며, 직각을 이루거나(squared-off) 더 둥근 코너들을 가질 수 있다. 실시예에서, 나노와이어들(104)은 한정적인 것은 아니지만 실리콘, 게르마늄 또는 그들의 조합과 같은 재료로 구성된다. 그러한 일 실시예에서, 나노와이어들은 단결정질이다. 예를 들어, 실리콘 나노와이어(104)에 대하여, 단결정질 나노와이어는 (100) 전역적 배향(global orientation)에 기초할 수 있으며, 예를 들면 z-방향에서 <100> 평면을 갖는다. 실시예에서, 단면의 관점(cross-sectional perspective)으로부터의 나노와이어들(104)의 치수는 나노-스케일이다. 예를 들어, 특정 실시예에서, 나노와이어들(104)의 가장 작은 치수는 대략 20 나노미터보다 작다. 실시예에서, 나노와이어들(104)은 특히 채널 구역들(106)에서 스트레인 재료(strained material)로 구성된다. 채널 구역들(106) 각각의 폭 및 높이는 도 1b 및 도 1bb에서 대략 동일한 것으로 도시되어 있지만, 그들이 그러할 필요는 없다. 예를 들어, 다른 실시예(도시되지 않음)에서, 나노와이어들(104)의 폭은 높이보다 상당히 더 크다. 특정 실시예에서, 폭은 높이보다 약 2-10배 크다. 그러한 기하학적 형상(geometry)을 갖는 나노와이어들은 나노리본이라고 지칭될 수 있다. 대안적인 실시예(역시 도시되지 않음)에서, 나노리본들은 수직으로 배향된다. 즉, 나노와이어들(104) 각각은 폭 및 높이를 가지며, 폭은 높이보다 상당히 더 작다.In an embodiment, the
도 1b 및 도 1bb를 참조하면, 실시예에서, 반도체 디바이스들(100 및 100')은 기판(102)과 하단 나노와이어(104A 또는 104B') 사이에 각각 배치된 중간 유전체 층(130 또는 130')을 각각 더 포함한다. 이와 같이, 중간 유전체 층(130 또는 130')은 기판(102)과 반도체 디바이스(100) 사이에서보다, 기판(102)과 반도체 디바이스(100') 사이에서 더 두껍다. 그러한 실시예들에서, 디바이스의 최하위 나노와이어의 적어도 일부는 소스/드레인 구역과 채널 구역 중 어느 하나, 또는 둘 다에서 이산이 아니다. 중간 유전체 층(130 또는 130')은 변조된 나노와이어 카운트 구조물들을 제공하기 위해 이용되는 제조 프로세스의 아티팩트(artifact)일 수 있다. 부분적인 제조 동안에는 아마도 존재하지만, 어떠한 중간 유전체 층(130 또는 130')도 반도체 디바이스의 완성 전에 제거될 수 있음을 이해해야 한다. 그러한 중간 유전체 층(130 또는 130')의 형성은 이하에 더 상세하게 설명된다.1B and 1B, in an embodiment, the
도 1a, 도 1b 및 도 1bb를 참조하면, 실시예에서, 반도체 디바이스들(100 및 100')은 디바이스의 복수의 나노와이어 각각의 일부분을 둘러싸는 각각의 게이트 전극 스택들(108 또는 108')을 더 포함한다. 그러한 일 실시예에서, 게이트 전극 스택들(108 또는 108') 각각은 게이트 유전체 층 및 게이트 전극 층(도시되지 않음)을 포함한다. 실시예에서, 게이트 전극 스택(108 또는 108')의 게이트 전극은 금속 게이트로 구성되고, 게이트 유전체 층은 하이-K 재료(high-K material)로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층은 한정적인 것은 아니지만 하프늄 산화물, 하프늄 산질화물, 하프늄 실리케이트, 란타늄 산화물, 지르코늄 산화물, 지르코늄 실리케이트, 탄탈륨 산화물, 바륨 스트론튬 티탄산염, 바륨 티탄산염, 스트론튬 티탄산염, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 납 아연 니오브산염, 또는 그들의 조합과 같은 재료로 구성된다. 또한, 게이트 유전체 층의 일부분은 나노와이어(104)의 상부 몇 개의 층으로 형성된 네이티브 산화물(native oxide)의 층을 포함할 수 있다. 실시예에서, 게이트 유전체 층은 최상단의 하이-k 부분, 및 반도체 재료의 산화물로 구성된 하부 부분으로 구성된다. 일 실시예에서, 게이트 유전체 층은 하프늄 산화물의 최상단 부분, 및 실리콘 이산화물 또는 실리콘 산질화물의 최하단 부분으로 구성된다.1A, 1B and 1B, in an embodiment, the
일 실시예에서, 게이트 전극은 한정적인 것은 아니지만, 금속 질화물, 금속 탄화물, 금속 실리사이드, 금속 알루미나이드, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 또는 도전성 금속 산화물과 같은 금속 층으로 구성된다. 특정 실시예에서, 게이트 전극은 금속 일함수-세팅 층(metal workfunction-setting layer) 위에 형성된 비-일함수-세팅 충진 재료(non-workfunction-setting fill material)로 구성된다.In one embodiment, the gate electrode is formed of a metal nitride, a metal carbide, a metal silicide, a metal aluminide, hafnium, zirconium, titanium, tantalum, aluminum, ruthenium, palladium, platinum, cobalt, And the same metal layer. In a particular embodiment, the gate electrode is comprised of a non-workfunction-setting fill material formed on a metal workfunction-setting layer.
다시 도 1a를 참조하면, 실시예에서, 반도체 디바이스들(100 또는 100')은 복수의 나노와이어(104) 각각의 개별 부분들을 둘러싸는 제1 및 제2 컨택트(114)를 더 포함한다. 실시예에서, 컨택트들(114)은 금속 종들(metal species)로 형성된다. 금속 종들은 니켈 또는 코발트와 같은 순수 금속일 수도 있거나, 금속-금속 합금 또는 (예를 들어, 실리사이드 재료와 같은) 금속-반도체 합금과 같은 합금일 수도 있다. Referring again to FIG. 1A, in an embodiment,
실시예에서, 반도체 디바이스들(100 또는 100')은 도 1a에 도시된 바와 같이, 게이트 전극 스택(108)과 제1 및 제2 컨택트(114) 사이에 각각 배치된 제1 및 제2 스페이서(116)를 더 포함한다. 위에서 기술된 바와 같이, 적어도 수 개의 실시예에서, 나노와이어들(104)의 채널 구역들 및 소스/드레인 구역들은 이산으로 된다. 그러나, 나노와이어들(104)의 모든 구역이 이산으로 되어야 하는 것은 아니고, 심지어는 모든 구역이 이산으로 될 수 있지도 않다. 예를 들어, 나노와이어들(104A-104C)은 스페이서들(116) 아래의 위치에서는 이산이 아닐 수 있다. 일 실시예에서, 나노와이어들(104A-104C)의 스택은 도 2a-2g, 3, 4 및 5a-5h에 관련하여 이하에 기술되는 대로, 실리콘 나노와이어들 사이에 개재된 실리콘 게르마늄, 또는 그 역과 같이, 그 사이에 중간 반도체 재료를 갖는다. 따라서, 실시예에서, 스페이서들 중 하나 또는 둘 다의 아래에 있는 복수의 수직 적층된 나노와이어의 부분은 비-이산이다. 실시예에서, 스페이서들(116)은 한정적인 것은 아니지만 실리콘 이산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은 절연성 유전체 재료로 구성된다.In an embodiment, the
위에서 기술된 디바이스(100 또는 100')가 단일 디바이스, 예를 들어 NMOS 또는 PMOS 디바이스를 위한 것이긴 하지만, CMOS 아키텍쳐는 또한 동일 기판 바로 위에(on) 또는 위에(above) 배치된 NMOS 및 PMOS 나노와이어 기반 스트레인 채널 디바이스들(nanowire-based strained channel devices) 둘 다를 포함하도록 형성될 수 있다. 그러나, 복수의 그러한 NMOS 디바이스는 상이한 나노와이어 카운트들을 갖도록 제조될 수 있다. 마찬가지로, 복수의 그러한 PMOS 디바이스는 상이한 나노와이어 카운트들을 갖도록 제조될 수 있다. 실시예에서, 반도체 디바이스들(100 및 100')은 공통 기판 상에 형성되고, 실리콘으로 구성된 나노와이어들을 갖고, 둘 다 NMOS 디바이스이다. 다른 실시예에서, 반도체 디바이스들(100 및 100')은 공통 기판 상에 형성되고, 실리콘 게르마늄으로 구성된 나노와이어들을 갖고, 둘 다 PMOS 디바이스이다. 실시예에서, 도 1b 및 1bb를 참조하면, 제1 및 제2 수직 평면(각각 105 및 105')은 서로에 평행하다.Although the
실시예에서, 나노와이어 카운트 변조는 벌크 실리콘 기판 상에서 제조를 시작하고, 나노와이어 스택 층들을 퇴적하고, 에칭될 영역을 선택적으로 마스킹하는 것에 의한 스페이서 패턴화 기법을 이용하여 핀을 패턴화하는 것에 의해 달성될 수 있다. 핀의 에칭은 특정 구조물에 대하여 서브핀 고립(subfin isolation)(예를 들어 다수의 와이어를 활성으로 설정하는 동작)에 필요한 깊이까지 수행된다. 그러한 일 실시예에서, 도 2a-2g에 관련하여 기술되는 바와 같이, 2가지의 상이한 깊이가 달성된다. 다른 실시예에서, 도 5a-5h에 관련하여 기술되는 바와 같이, 3가지의 상이한 깊이가 달성된다.In an embodiment, the nanowire count modulation is performed by patterning the fins using a spacer patterning technique by starting production on a bulk silicon substrate, depositing nanowire stack layers, and selectively masking the area to be etched Can be achieved. The etching of the fin is performed to the depth required for subfin isolation (e.g., operation to set multiple wires active) for a particular structure. In one such embodiment, two different depths are achieved, as described in connection with Figures 2A-2G. In another embodiment, as described in connection with Figures 5A-5H, three different depths are achieved.
따라서, 다른 양태에서, 나노와이어 반도체 구조물을 제조하는 방법이 제공된다. 예를 들어, 도 2a-2g, 3 및 4는 본 발명의 실시예에 따라 나노와이어 반도체 구조물을 제조하는 방법에서의 다양한 동작들을 나타내는 단면도를 도시한다.Thus, in another aspect, a method of making a nanowire semiconductor structure is provided. For example, Figures 2a-2g, 3, and 4 show cross-sectional views illustrating various operations in a method of fabricating a nanowire semiconductor structure in accordance with an embodiment of the present invention.
도 2a를 참조하면, 나노와이어 반도체 구조물을 제조하는 방법은 기판(202) 위에 반도체 층들의 스택을 형성하는 단계를 포함한다. 반도체 층들(202)의 스택은 복수의 활성 층을 포함한다. 그러한 일 실시예에서, 활성 층들은 도 2a에 도시된 바와 같이, 중간 제조 층들(intervening fabrication layers)(대향하는 206 및 210, 또는 204 및 208)을 갖는 활성 층 쌍들(204 및 208, 또는 206 및 210)이다. 실시예에서, 기판(202)은 벌크 실리콘 기판과 같은 벌크 결정질 기판이고, 층(204)은 벌크 결정질 기판 바로 위에 배치된다. 다른 실시예에서, 중간 유전체 층이 이미 존재한다(도 2a에 선택적 층으로서 도시됨). 그러나, 도 2b-2g의 나머지는 미리 형성된 중간 유전체 층을 갖지 않는 벌크 결정질 기판을 가정한다. 그러한 일 실시예에서, 기판(202)은 벌크 결정질 실리콘 기판이고, 활성 층들의 스택은 벌크 결정질 실리콘 기판 바로 위에 형성된다. 그러한 특정한 실시예에서, 층들(204 및 208)은 실리콘 게르마늄으로 구성되는 한편, 층들(206 및 210)은 실리콘으로 구성된다. Referring to FIG. 2A, a method of fabricating a nanowire semiconductor structure includes forming a stack of semiconductor layers on a
도 2b를 참조하면, 핀 에칭 이전에, 제1 하드마스크 층(220) 및 제2 하드마스크 층(222)이 층들(204-210)의 스택 위에 형성된다. 마스킹 층(230)은 하드마스크 층(220)을 포함하는 구역을 커버하도록 형성된다. 도 2b-2g에서, 편의상, 공통 기판(202)의 2개의 상이한 구역을 구별하기 위해 점선이 이용된다. 구역들은 예를 들어, 마치 점선이 존재하지 않는 것처럼 서로 접촉할 수도 있거나, 또는 서로로부터 분리될 수도 있다.Referring to FIG. 2B, prior to the pin etch, a
다음으로, 도 2c에 도시된 바와 같이, 층들(204-210)의 스택 중 마스킹 층(230)에 의해 보호되지 않는 부분은 하드마스크(222)의 패턴을 갖도록, 그리고 핀(240)을 형성하도록 패턴화된다. 도 2d를 참조하면, 핀(240) 및 (여전히 존재한다면) 하드마스크(222)는 마스킹 층(250)으로 커버된다. 추가로, 마스킹 층(230)이 제거되고, 다음으로, 층들(208 및 210) 중 마스킹 층(250)에 의해 보호되지 않는 부분들은 하드마스크(220)의 패턴을 갖도록, 그리고 핀(242)을 형성하도록 패턴화된다. 그러나, 층(204 및 206)에서는 에칭이 수행되지 않는다.2C, a portion of the stack of layers 204-210 that is not protected by the
도 2e를 참조하면, 마스킹 층(250)이 제거되고, 제1 세트의 유전체 스페이서들(260)이 핀(240)의 측벽들을 따라 형성되는 한편, 제2 세트의 유전체 스페이서들(262)이 핀(242)의 측벽들을 따라 형성된다. 구조물들이 바로 인접하는 경우에서는, 측벽 스페이서가 층들(204 및 206)의 노출된 부분들의 측벽들을 따라 형성될 수 있음이 이해되어야 한다. 다음으로, 도 2f에 도시된 바와 같이, 층들(204 및 206)의 노출된 부분들(스페이서들(260 또는 262)에 의해 보호되지 않는 부분들)은 기판(202)의 상단 부분과 함께, 중간 유전체 층(270)을 형성하도록 산화된다. 다음으로, 도 2g를 참조하면, 임의의 남아있는 하드마스크 층들 및 측벽 스페이서들이 제거되어, 중간 유전체 층(270) 위에 핀(240) 및 핀(242)을 제공한다. 도 3은 핀(240)의 다른 보기(view)를 도시하는 한편, 도 4는 핀(242)의 다른 보기를 도시한다. 중간 유전체 층(270) 중 핀(242) 아래의 부분은 중간 유전체 층(270) 중 핀(240) 아래의 부분보다 도 4에서 점선으로 나타난 양만큼 더 두껍다는 점에 유의해야 한다.2E, the
도 2f를 다시 참조하면, 실시예에서, 층들(204 및 206)의 노출된 부분들은 기판(202)의 상단 부분과 함께, "UFO(under fin oxidation)"에 의해 중간 유전체 층(270)을 형성하도록 산화된다. 실시예에서, 스페이서들의 이용은 동일하거나 유사한 재료가 산화되고 있는 경우에 요구될 수 있고, 유사하지 않은 재료들이 이용되는 경우에도 포함될 수 있다. 실시예에서, 산화 분위기(oxidizing atmosphere) 또는 인접 산화 재료가 UFO를 위해 이용될 수 있다. 그러나, 다른 실시예에서는, 산소 주입(oxygen implant)이 이용된다. 일부 실시예들에서, UFO 이전에 재료의 일부가 리세스(recess)되고, 이는 산화 동안 소위 버드빅(birds-beak) 형성의 범위를 감소시킬 수 있다. 따라서, 산화는 곧바로, 처음에 리세스함으로써, 또는 산소 주입에 의해, 또는 이들의 조합에 의해 수행될 수 있다.Referring again to Figure 2F, in the embodiment, the exposed portions of the
도 3 및 4를 다시 참조하면, 방법은 이와 같이 반도체 층들의 스택의 제1 구역으로부터 제1 핀(240)을 형성하는 단계를 포함한다. 제1 핀은 활성 층들 중 둘 이상의 활성 층의 패턴화된 부분들을 포함한다. 제2 핀(242)은 반도체 층들의 스택의 제2 구역으로부터 형성된다. 제2 핀은 제1 핀보다 하나 이상 더 적은 활성 층의 패턴화된 부분들을 포함한다. 유전체 층은 제2 핀 아래에, 그리고 가능하게는 제1 핀 아래에도 형성된다.Referring again to Figures 3 and 4, the method thus includes forming a
다음으로, 제1 및 제2 반도체 디바이스가 각각 제1 및 제2 핀(240 및 242)으로부터 형성될 수 있다. 실시예에서, 제1 반도체 디바이스를 형성하는 단계는 이산 부분들을 갖는 복수의 나노와이어를 형성하는 단계를 포함하고, 제2 반도체 디바이스를 형성하는 단계는 역시 이산 부분들을 갖는 하나 이상의 나노와이어를 형성하는 단계를 포함한다. 와이어들은 게이트 플레이스홀더들(gate placeholders)을 제위치에 두거나 소스 및 드레인 구역을 스트랩다운(strapped down)함으로써, 또는 상이한 프로세싱 스테이지들에서 둘 다를 함으로써 이산으로 될 수 있다. 예를 들어, 실시예에서, 실리콘 층들(206 및 210)은 실리콘 게르마늄 나노와이어 구조물들(204 및 208)은 에칭하지 않으면서 실리콘(206/210)을 선택적으로 제거하는 습식 에칭을 이용하여 선택적으로 에칭된다. 실리콘을 선택적으로 에칭하기 위해, 예를 들어 수산화 암모늄 및 수산화 칼륨을 포함하는 수성 수산화물 화학반응들(aqueous hydroxide chemistries)과 같은 에칭 화학반응들이 이용될 수 있다. 다른 실시예에서, 실리콘 게르마늄 층들(204 및 208)은 실리콘 나노와이어 구조물들(206 및 210)은 에칭하지 않으면서 실리콘 게르마늄을 선택적으로 제거하는 습식 에칭을 이용하여 선택적으로 에칭된다. 실리콘 게르마늄을 선택적으로 에칭하기 위해, 예를 들어 카르복시산/질산/HF 화학반응 및 구연산/질산/HF와 같은 에칭 화학반응들이 이용될 수 있다. 이와 같이, 핀-타입 구조물들(240 또는 242)로부터 실리콘 층들이 제거되어 실리콘 게르마늄 나노와이어들을 형성할 수 있거나, 핀-타입 구조물들(240 또는 242)로부터 실리콘 게르마늄 층들이 제거되어 실리콘 채널 나노와이어들을 형성할 수 있다.Next, the first and second semiconductor devices may be formed from the first and
실시예에서, 도 2f에 관련하여 설명된 바와 같이, 제2 핀 아래에 유전체 층을 형성하는 단계는 제2 핀 아래에서, 반도체 층들의 스택의 제2 구역 내에서 반도체 층들 중 하나 이상을 산화하는 단계를 포함한다. 그러한 일 실시예에서, 반도체 층들의 스택이 기판 상에 형성되고, 방법은 제1 및 제2 핀 둘 다의 아래에서 기판의 부분들을 산화하는 단계를 더 포함한다.In an embodiment, the step of forming a dielectric layer beneath the second fin, as described in connection with Figure 2f, comprises oxidizing at least one of the semiconductor layers within the second region of the stack of semiconductor layers below the second fin . In one such embodiment, a stack of semiconductor layers is formed on a substrate, and the method further comprises oxidizing portions of the substrate under both the first and second pins.
실시예에서, 방법은 반도체 층들의 스택의 제3 구역으로부터 제3 핀을 형성하는 단계를 더 포함하고, 제3 핀은 제2 핀보다 하나 이상 더 적은 활성 층들의 패턴화된 부분들을 포함한다. 그러면, 유전체 층이 제3 핀 아래에 있다. 다음으로, 제3 반도체 디바이스가 제3 핀으로부터 형성된다. 예를 들어, 도 5a-5h는 본 발명의 실시예에 따라 나노와이어 반도체 구조물을 제조하는 방법에서의 다양한 동작들을 나타내는 단면도를 도시한다.In an embodiment, the method further comprises forming a third fin from a third region of the stack of semiconductor layers, wherein the third fin comprises patterned portions of one or more less active layers than the second fin. Then, the dielectric layer is under the third pin. Next, a third semiconductor device is formed from the third fin. For example, Figures 5A-5H illustrate cross-sectional views illustrating various operations in a method of fabricating a nanowire semiconductor structure in accordance with an embodiment of the present invention.
도 5a를 참조하면, 핀 에칭 이전에, 제1 하드마스크 층(520), 제2 하드마스크 층(522) 및 제3 하드마스크 층(524)이 기판(502) 위에 형성된 활성 및 중간 층들(504, 506, 508, 510, 512 및 514)의 스택 위에 형성된다. 다음으로, 도 5b에 도시된 바와 같이, 마스킹 층(530)은 하드마스크 층들(520 및 522)을 포함하는 구역을 커버하도록 형성된다. 도 5a-5h에서, 편의상, 공통 기판(502)의 3개의 상이한 구역을 구별하기 위해 점선이 이용된다. 구역들은 예를 들어, 마치 점선이 존재하지 않는 것처럼 서로 접촉할 수도 있고, 아니면 서로로부터 분리될 수도 있다.5A, a
다음으로, 도 5b에 도시된 바와 같이, 층들(508-514) 중 마스킹 층(530)에 의해 보호되지 않는 부분들은 하드마스크(524)의 패턴을 갖도록, 그리고 핀(540)을 형성하도록 패턴화된다. 도 5c를 참조하면, 핀(540) 및 (여전히 존재한다면) 하드마스크(524)는 마스킹 층(550)으로 커버된다. 추가로, 중앙 구역으로부터 마스킹 층(530)이 제거되고, 다음으로, 층들(514 및 512) 중 마스킹 층(550) 또는 마스킹 층(530)의 남아있는 부분들에 의해 보호되지 않는 부분들은 하드마스크(522)의 패턴을 갖도록, 그리고 핀(542)을 형성하도록 패턴화된다. 그러나, 층들(504, 506, 508 또는 510)에서는 에칭이 수행되지 않는다.5B, portions of the layers 508-514 that are not protected by the
도 5d를 참조하면, 핀(542) 및 (여전히 존재한다면) 하드마스크(522)는 마스킹 층(590)으로 커버된다. 추가로, 좌측 구역으로부터 마스킹 층(530/550)이 제거되고, 다음으로, 층들(504-514) 중 마스킹 층(590) 또는 마스킹 층(550)의 남아있는 부분들에 의해 보호되지 않는 부분들은 하드마스크(520)의 패턴을 갖도록, 그리고 핀(544)을 형성하도록 패턴화된다.5D, the
도 5e를 참조하면, 마스킹 층들 중 임의의 남아있는 부분들이 제거되고, 제1 세트의 유전체 스페이서들(560)이 핀(540)의 측벽들을 따라 형성되고, 제2 세트의 유전체 스페이서들(562)이 핀(542)의 측벽들을 따라 형성되며, 제3 세트의 유전체 스페이서들(564)이 핀(544)의 측벽들을 따라 형성된다. 구조물들이 바로 인접하는 경우에서는, 측벽 스페이서가 층들(204, 206, 208 및 210)의 노출된 부분들의 측벽들을 따라 형성될 수 있음이 이해되어야 한다. 다음으로, 도 5f에 도시된 바와 같이, 층들(504, 506, 508 및 510)의 노출된 부분들(스페이서들(560, 562 또는 564)에 의해 보호되지 않는 부분들)은 기판(502)의 상단 부분과 함께, 중간 유전체 층(570)을 형성하도록 산화된다.5E, any remaining portions of the masking layers are removed, a first set of
다음으로, 평탄화를 이용한 산화물 충진 및 리세스(oxide fill and recess with planarization)가 수행되어, 도 5g에 도시된 바와 같이, 변경된 중간 유전체 층(570')을 제공할 수 있다. 다음으로, 도 5h를 참조하면, 임의의 남아있는 하드마스크 층들 및 측벽 스페이서들이 제거되어, 변경된 중간 유전체 층(570') 위에 핀들(540, 542 및 544)을 제공할 수 있다.Next, an oxide fill and recess with planarization using planarization may be performed to provide a modified intermediate dielectric layer 570 ', as shown in FIG. 5G. 5H, any remaining hardmask layers and sidewall spacers may be removed to provide
따라서, 각각 상이한 나노와이어 카운트를 갖는 3개의 상이한 디바이스와 같이, 상이한 나노와이어 카운트들을 갖는 셋 이상의 디바이스가 공통 기판 상에 형성될 수 있다. 예를 들어, 실시예에서, 도 5h에 도시된 구조물은 3개의 상이한 나노와이어 디바이스를 제조하기 위해 이용될 수 있다. 그러한 일 실시예에서, 반도체 구조물은 기판 위에 배치되고 제1 최상위 나노와이어를 갖고서 제1 수직 평면 내에 적층되는 제1 복수의 나노와이어를 갖는 제1 반도체 디바이스를 포함한다. 제2 반도체 디바이스는 기판 위에 배치되고 제2 최상위 나노와이어를 갖고서 제2 수직 평면 내에 적층되는 제2 복수의 나노와이어를 갖는다. 제2 반도체 디바이스는 제1 반도체 디바이스보다 하나 이상 더 적은 나노와이어들을 포함한다. 제3 반도체 디바이스는 기판 위에 배치되고 제3 최상위 나노와이어를 갖고서 제3 수직 평면 내에 적층되는 하나 이상의 나노와이어를 갖는다. 제3 반도체 디바이스는 제2 반도체 디바이스보다 하나 이상 더 적은 나노와이어들을 포함한다. 제1, 제2 및 제3 최상위 나노와이어는 제1, 제2 및 제3 수직 평면에 직교하는 동일 평면 내에 배치된다.Thus, three or more devices having different nanowire counts can be formed on a common substrate, such as three different devices each having a different nanowire count. For example, in an embodiment, the structure shown in Figure 5h can be used to fabricate three different nanowire devices. In one such embodiment, the semiconductor structure comprises a first semiconductor device having a first plurality of nanowires disposed on a substrate and having a first top nanowire and deposited in a first vertical plane. The second semiconductor device has a second plurality of nanowires disposed on the substrate and having a second highest nanowire and deposited in a second vertical plane. The second semiconductor device includes one or more fewer nanowires than the first semiconductor device. The third semiconductor device has one or more nanowires disposed on a substrate and having a third highest nanowire stacked in a third vertical plane. The third semiconductor device comprises one or more fewer nanowires than the second semiconductor device. The first, second and third highest nanowires are disposed in the same plane orthogonal to the first, second and third vertical planes.
실시예에서, 나노와이어들 각각은 이산 채널 구역을 갖는다. 그러한 일 실시예에서, 나노와이어들 각각은 또한 한 쌍의 이산 소스 및 드레인 구역을 갖는다. 그러나, 대안적인 실시예에서, 제1 반도체 디바이스의 제1 복수의 나노와이어는 제1 쌍의 비-이산 소스 및 드레인 구역을 갖고, 제2 반도체 디바이스의 제2 복수의 나노와이어는 제2 쌍의 비-이산 소스 및 드레인 구역을 갖고, 제3 반도체 디바이스의 하나 이상의 나노와이어는 제3 쌍의 비-이산 소스 및 드레인 구역을 갖는다.In an embodiment, each of the nanowires has a discrete channel region. In one such embodiment, each of the nanowires also has a pair of discrete source and drain regions. However, in an alternative embodiment, the first plurality of nanowires of the first semiconductor device have a first pair of non-discrete source and drain regions and the second plurality of nanowires of the second semiconductor device have a second pair of Discrete source and drain regions, and the at least one nanowire of the third semiconductor device has a third pair of non-discrete source and drain regions.
실시예에서, 반도체 구조물은 기판과, 제1, 제2 및 제3 반도체 디바이스 사이에 배치된 중간 유전체 층을 더 포함한다. 중간 유전체 층은 기판과 제1 및 제2 반도체 디바이스 사이에서보다, 기판과 제3 반도체 디바이스 사이에서 더 두껍다. 중간 유전체 층은 또한 기판과 제1 반도체 디바이스 사이에서보다, 기판과 제2 반도체 디바이스 사이에서 더 두껍다.In an embodiment, the semiconductor structure further comprises a substrate and an intermediate dielectric layer disposed between the first, second and third semiconductor devices. The intermediate dielectric layer is thicker between the substrate and the third semiconductor device than between the substrate and the first and second semiconductor devices. The intermediate dielectric layer is also thicker between the substrate and the second semiconductor device than between the substrate and the first semiconductor device.
실시예에서, 제1 반도체 디바이스는 제1 복수의 나노와이어 각각의 일부분을 둘러싸는 제1 게이트 전극 스택을 더 포함하고, 제2 반도체 디바이스는 제2 복수의 나노와이어 각각의 일부분을 둘러싸는 제2 게이트 전극 스택을 더 포함하고, 제3 반도체 디바이스는 하나 이상의 나노와이어 각각의 일부분을 둘러싸는 제3 게이트 전극 스택을 더 포함한다. 그러한 일 실시예에서, 제1, 제2 및 제3 게이트 전극 스택 각각은 하이-k 게이트 유전체 층 및 금속 게이트 전극 층으로 구성된다.In an embodiment, the first semiconductor device further comprises a first gate electrode stack surrounding a portion of each of the first plurality of nanowires, and the second semiconductor device comprises a second gate electrode stack surrounding a portion of each of the second plurality of nanowires, Further comprising a gate electrode stack, wherein the third semiconductor device further comprises a third gate electrode stack surrounding a portion of each of the one or more nanowires. In one such embodiment, each of the first, second and third gate electrode stacks is comprised of a high-k gate dielectric layer and a metal gate electrode layer.
실시예에서, 반도체 구조물의 나노와이어들 각각은 실리콘으로 구성되고, 제1, 제2 및 제3 반도체 디바이스는 NMOS 디바이스이다. 다른 실시예에서, 반도체 구조물의 나노와이어들 각각은 실리콘 게르마늄으로 구성되고, 제1, 제2 및 제3 반도체 디바이스는 PMOS 디바이스이다. 실시예에서, 제1, 제2 및 제3 수직 평면은 서로에 평행하다. 실시예에서, 제3 반도체 디바이스는 제1 반도체 디바이스와 제2 반도체 디바이스 사이에 배치된다.In an embodiment, each of the nanowires of the semiconductor structure is comprised of silicon, and the first, second, and third semiconductor devices are NMOS devices. In another embodiment, each of the nanowires of the semiconductor structure is comprised of silicon germanium, and the first, second and third semiconductor devices are PMOS devices. In an embodiment, the first, second and third vertical planes are parallel to one another. In an embodiment, the third semiconductor device is disposed between the first semiconductor device and the second semiconductor device.
실시예에서, 제1 반도체 디바이스는 제1 복수의 나노와이어 각각의 개별 부분들을 둘러싸는 제1 및 제2 컨택트를 더 포함하고, 제2 반도체 디바이스는 제2 복수의 나노와이어 각각의 개별 부분들을 둘러싸는 제3 및 제4 컨택트를 더 포함하고, 제3 반도체 디바이스는 하나 이상의 나노와이어 각각의 개별 부분들을 둘러싸는 제5 및 제6 컨택트를 더 포함한다. 그러한 일 실시예에서, 제1 반도체 디바이스는 제1 게이트 전극 스택과 제1 및 제2 컨택트 사이에 각각 배치된 제1 및 제2 스페이서를 더 포함한다. 제2 반도체 디바이스는 제2 게이트 전극 스택과 제3 및 제4 컨택트 사이에 각각 배치된 제3 및 제4 스페이서를 더 포함한다. 그리고, 제3 반도체 디바이스는 제3 게이트 전극 스택과 제5 및 제6 컨택트 사이에 각각 배치된 제5 및 제6 스페이서를 더 포함한다.In an embodiment, the first semiconductor device further comprises first and second contacts surrounding individual portions of each of the first plurality of nanowires, and wherein the second semiconductor device surrounds the respective portions of each of the second plurality of nanowires Further comprises third and fourth contacts, and wherein the third semiconductor device further comprises fifth and sixth contacts surrounding individual portions of each of the one or more nanowires. In one such embodiment, the first semiconductor device further comprises first and second spacers disposed between the first gate electrode stack and the first and second contacts, respectively. The second semiconductor device further includes third and fourth spacers disposed between the second gate electrode stack and the third and fourth contacts, respectively. And the third semiconductor device further comprises fifth and sixth spacers disposed between the third gate electrode stack and the fifth and sixth contacts, respectively.
따라서, 여기에 기술된 하나 이상의 실시예는 상향식 접근법(bottom-up approach)을 통한 나노와이어 카운트 변조를 타겟으로 한다. 즉, 카운트들이 달라질 수 있긴 하지만, 각각의 디바이스는 다른 디바이스들의 최상단 나노와이어와 동일 평면 내에 최상단 나노와이어를 갖는다. 이와 같이, 각각의 디바이스의 최하단 나노와이어가 기저의 공통 기판에 얼마나 가까운지에 있어서 차이가 발생한다. 하향식 나노와이어 제거 접근법(top-down nanowire removal approach)에 대조적인 것으로서의 상향식 접근법이 최상의 성능을 제공하는 것으로 입증될 수 있다. 예를 들어, FEM 회로들은 상향식 접근법에 대해 지연 및 전력에 있어서 이점을 보일 수 있다(예를 들어, 풀 핀(full fin)에 대한 지연 증가 또는 풀 핀에 대한 전력 감소를 통해). 여기에 기술된 실시예들은 14nm 노드 제품들 상에서 개선된 성능을 가능하게 할 수 있고, 예를 들어 매우 엄격한 스탠바이 전력 요건을 갖는 14nm 노드 SOC(system-on-chip) 제품에 대하여 스탠바이 누설(standby leakage)을 감소시킬 수 있다. 여기에 기술된 실시예들은 더 양호한 셀 리밸런싱(cell rebalancing)을 허용할 수 있고, 그에 따라 Vccmin의 감소를 허용할 수 있다. 추가로, 본 발명의 하나 이상의 실시예는 활성 확산 영역의 높이를 변조하기 위해 UFO(under fin oxide) 프로세스 방법론을 이용하는 것을 포함한다.Thus, one or more embodiments described herein target nanowire count modulation through a bottom-up approach. That is, each of the devices has a top nanowire in the same plane as the top nanowire of the other devices, although the counts may vary. Thus, there is a difference in how close the bottom-level nanowires of each device are to the underlying common substrate. A bottom-up approach as opposed to a top-down nanowire removal approach can prove to provide the best performance. For example, FEM circuits may benefit from delay and power over a bottom-up approach (e.g., by increasing the delay for a full fin or by reducing power to a full pin). The embodiments described herein may enable improved performance on 14nm node products, for example, for a 14nm node system-on-chip (SOC) product with very stringent standby power requirements, ) Can be reduced. The embodiments described herein may allow for better cell rebalancing, thereby allowing a reduction in Vccmin. Additionally, one or more embodiments of the present invention include utilizing an under fin oxide (UFO) process methodology to modulate the height of the active diffusion region.
도 6은 본 발명의 일 구현에 따른 컴퓨팅 디바이스(600)를 도시한다. 컴퓨팅 디바이스(600)는 보드(602)를 하우징한다(house). 보드(602)는 프로세서(604) 및 적어도 하나의 통신 칩(606)을 포함하지만 그에 한정되지는 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(604)는 보드(602)에 전기적 및 물리적으로 연결된다. 일부 구현들에서, 적어도 하나의 통신 칩(606)도 보드(602)에 전기적 및 물리적으로 연결된다. 다른 구현들에서, 통신 칩(606)은 프로세서(604)의 일부이다.Figure 6 illustrates a computing device 600 in accordance with an implementation of the present invention. The computing device 600 houses the board 602. The board 602 may include a number of components including, but not limited to, a
응용에 따라, 컴퓨팅 디바이스(600)는 보드(602)에 전기적 및 물리적으로 연결될 수도 있고 연결되지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 크립토 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 컴퍼스(compass), 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, 컴팩트 디스크(CD), DVD(digital versatile disk) 등과 같은) 대용량 저장 장치를 포함하지만, 그에 한정되지는 않는다.Depending on the application, the computing device 600 may include other components that may and may not be electrically and physically connected to the board 602. These other components may include volatile memory (e.g., DRAM), non-volatile memory (e.g., ROM), flash memory, graphics processor, digital signal processor, crypto processor, chipset, antenna, (Such as a display, a touch screen controller, a battery, an audio codec, a video codec, a power amplifier, a global positioning system (GPS) device, a compass, an accelerometer, a gyroscope, a speaker, , Digital versatile disks (DVD), and the like) mass storage devices.
통신 칩(606)은 컴퓨팅 디바이스(600)로의, 그리고 컴퓨팅 디바이스로부터의 데이터 전달을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그것의 파생어들은 비-고체 매체(non-solid medium)를 통한 변조된 전자기 방사의 이용을 통해 데이터를 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기법, 통신 채널 등을 기술하기 위해 이용될 수 있다. 그 용어가 관련 디바이스들이 어떠한 배선도 포함하지 않음을 암시하지는 않지만, 일부 실시예에서는 그렇지 않을 수도 있다. 통신 칩(606)은 Wi-Fi(IEEE 802.11 군(family)), WiMAX (IEEE 802.16 군), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그들의 파생물들(derivatives)과, 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하지만 그에 한정되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(600)는 복수의 통신 칩(606)을 포함할 수 있다. 예를 들어, 제1 통신 칩(606)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신들에 전용일 수 있고, 제2 통신 칩(606)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 다른 것들과 같은 장거리 무선 통신들에 전용일 수 있다.The
컴퓨팅 디바이스(600)의 프로세서(604)는 프로세서(604) 내에 패키지화된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터와 같은 하나 이상의 디바이스를 포함한다. "프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여, 그 전자 데이터를 레지스터들 및/또는 메모리 내에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 임의의 부분을 지칭할 수 있다.The
통신 칩(606)은 통신 칩(606) 내에 패키지화된 집적 회로 다이를 더 포함한다. 본 발명의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터와 같은 하나 이상의 디바이스를 포함한다.The
다른 구현들에서, 컴퓨팅 디바이스(600) 내에 하우징되는 다른 컴포넌트는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터와 같은 하나 이상의 디바이스를 포함하는 집적 회로 다이를 포함할 수 있다.In other implementations, other components housed within the computing device 600 may include an integrated circuit die including one or more devices, such as MOS-FET transistors, constructed in accordance with implementations of the present invention.
다양한 구현들에서, 컴퓨팅 디바이스(600)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 이동 전화, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋탑 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 다른 구현들에서, 컴퓨팅 디바이스(600)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.In various implementations, the computing device 600 may be a personal computer, such as a laptop, a netbook, a notebook, an ultrabook, a smartphone, a tablet, a personal digital assistant (PDA), an ultra mobile PC, a mobile phone, a desktop computer, A set top box, an entertainment control unit, a digital camera, a portable music player, or a digital video recorder. In other implementations, the computing device 600 may be any other electronic device that processes data.
이와 같이, 변조된 나노와이어 카운트들을 갖는 반도체 디바이스들, 및 그러한 디바이스들을 형성하는 방법들이 개시되었다. 실시예에서, 반도체 구조물은 기판 위에 배치되고 제1 최상위 나노와이어를 갖고서 제1 수직 평면 내에 적층되는 복수의 나노와이어를 갖는 제1 반도체 디바이스를 포함한다. 제2 반도체 디바이스는 기판 위에 배치되고 제2 최상위 나노와이어를 갖고서 제2 수직 평면 내에 적층되는 하나 이상의 나노와이어를 갖는다. 제2 반도체 디바이스는 제1 반도체 디바이스보다 하나 이상 더 적은 나노와이어들을 포함한다. 제1 및 제2 최상위 나노와이어는 제1 및 제2 수직 평면에 직교하는 동일 평면 내에 배치된다. 일 실시예에서, 제1 및 제2 수직 평면은 서로에 평행하다.Thus, semiconductor devices with modulated nanowire counts, and methods of forming such devices, have been disclosed. In an embodiment, the semiconductor structure includes a first semiconductor device having a plurality of nanowires disposed on a substrate and having a first top nanowire and deposited in a first vertical plane. The second semiconductor device has one or more nanowires disposed on a substrate and having a second highest nanowire stacked in a second vertical plane. The second semiconductor device includes one or more fewer nanowires than the first semiconductor device. The first and second top nanowires are disposed in the same plane orthogonal to the first and second vertical planes. In one embodiment, the first and second vertical planes are parallel to each other.
Claims (30)
기판 위에 배치되고 제1 최상위 나노와이어를 갖고서 제1 수직 평면 내에 적층되는 복수의 나노와이어를 포함하는 제1 반도체 디바이스; 및
상기 기판 위에 배치되고 제2 최상위 나노와이어를 갖고서 제2 수직 평면 내에 적층되는 하나 이상의 나노와이어를 포함하는 제2 반도체 디바이스
를 포함하고,
상기 제2 반도체 디바이스는 상기 제1 반도체 디바이스보다 하나 이상 더 적은 나노와이어들을 포함하고, 상기 제1 및 제2 최상위 나노와이어는 상기 제1 및 제2 수직 평면에 직교하는 동일 평면 내에 배치되는 반도체 구조물.As a semiconductor structure,
A first semiconductor device disposed on a substrate and comprising a plurality of nanowires stacked in a first vertical plane with a first top nanowire; And
A second semiconductor device disposed on the substrate and comprising one or more nanowires stacked in a second vertical plane with a second top nanowire,
Lt; / RTI >
Wherein the second semiconductor device comprises one or more fewer nanowires than the first semiconductor device and the first and second most significant nanowires are arranged in the same plane orthogonal to the first and second vertical planes, .
상기 기판과 상기 제1 및 제2 반도체 디바이스 사이에 배치된 중간 유전체 층(intervening dielectric layer)을 더 포함하고, 상기 중간 유전체 층은 상기 기판과 상기 제1 반도체 디바이스 사이에서보다 상기 기판과 상기 제2 반도체 디바이스 사이에서 더 두꺼운 반도체 구조물.The method according to claim 1,
Further comprising an intervening dielectric layer disposed between the substrate and the first and second semiconductor devices, wherein the intermediate dielectric layer is closer to the substrate and the second semiconductor device than between the substrate and the first semiconductor device. A thicker semiconductor structure between semiconductor devices.
기판 위에 배치되고 제1 최상위 나노와이어를 갖고서 제1 수직 평면 내에 적층되는 제1 복수의 나노와이어를 포함하는 제1 반도체 디바이스;
상기 기판 위에 배치되고 제2 최상위 나노와이어를 갖고서 제2 수직 평면 내에 적층되는 제2 복수의 나노와이어를 포함하는 제2 반도체 디바이스 - 상기 제2 반도체 디바이스는 상기 제1 반도체 디바이스보다 하나 이상 더 적은 나노와이어들을 포함함 - ; 및
상기 기판 위에 배치되고 제3 최상위 나노와이어를 갖고서 제3 수직 평면 내에 적층되는 하나 이상의 나노와이어를 포함하는 제3 반도체 디바이스
를 포함하고,
상기 제3 반도체 디바이스는 상기 제2 반도체 디바이스보다 하나 이상 더 적은 나노와이어들을 포함하고, 상기 제1, 제2 및 제3 최상위 나노와이어는 상기 제1, 제2 및 제3 수직 평면에 직교하는 동일 평면 내에 배치되는 반도체 구조물.As a semiconductor structure,
A first semiconductor device disposed on a substrate and comprising a first plurality of nanowires stacked within a first vertical plane with a first top nanowire;
A second semiconductor device disposed on the substrate and comprising a second plurality of nanowires stacked in a second vertical plane with a second top nanowire, the second semiconductor device having one or more fewer nano- Comprising wires; And
A third semiconductor device disposed on the substrate and comprising at least one nanowire stacked in a third vertical plane with a third top nanowire,
Lt; / RTI >
Wherein the third semiconductor device comprises one or more fewer nanowires than the second semiconductor device, and wherein the first, second and third highest nanowires are identical to the first, second and third vertical planes A semiconductor structure disposed in a plane.
상기 기판과 상기 제1, 제2 및 제3 반도체 디바이스 사이에 배치된 중간 유전체 층을 더 포함하고, 상기 중간 유전체 층은 상기 기판과 상기 제1 및 제2 반도체 디바이스 사이에서보다 상기 기판과 상기 제3 반도체 디바이스 사이에서 더 두껍고, 상기 기판과 상기 제1 반도체 디바이스 사이에서보다 상기 기판과 상기 제2 반도체 디바이스 사이에서 더 두꺼운 반도체 구조물.14. The method of claim 13,
Further comprising an intermediate dielectric layer disposed between the substrate and the first, second and third semiconductor devices, wherein the intermediate dielectric layer is disposed between the substrate and the first and second semiconductor devices, 3 thicker between the semiconductor device and thicker between the substrate and the second semiconductor device than between the substrate and the first semiconductor device.
기판 위에 반도체 층들의 스택을 형성하는 단계 - 상기 반도체 층들의 스택은 복수의 활성 층을 포함함 - ;
상기 반도체 층들의 스택의 제1 구역으로부터 제1 핀(fin)을 형성하는 단계 - 상기 제1 핀은 상기 활성 층들 중 둘 이상의 활성 층의 패턴화된 부분들을 포함함 - ;
상기 반도체 층들의 스택의 제2 구역으로부터 제2 핀을 형성하는 단계 - 상기 제2 핀은 상기 제1 핀보다 하나 이상 더 적은 활성 층들의 패턴화된 부분들을 포함함 - ;
상기 제2 핀 아래에 유전체 층을 형성하는 단계; 및
상기 제1 및 제2 핀으로부터 제1 및 제2 반도체 디바이스를 각각 형성하는 단계
를 포함하는 나노와이어 반도체 구조물 제조 방법.A method of fabricating a nanowire semiconductor structure,
Forming a stack of semiconductor layers on a substrate, the stack of semiconductor layers including a plurality of active layers;
Forming a first fin from a first region of the stack of semiconductor layers, wherein the first fin comprises patterned portions of at least two of the active layers;
Forming a second fin from a second region of the stack of semiconductor layers, wherein the second fin includes patterned portions of one or more less active layers than the first fin;
Forming a dielectric layer below the second fin; And
Forming first and second semiconductor devices from the first and second fins, respectively,
≪ / RTI >
상기 반도체 층들의 스택의 제3 구역으로부터 제3 핀을 형성하는 단계 - 상기 제3 핀은 상기 제2 핀보다 하나 이상 더 적은 활성 층들의 패턴화된 부분들을 포함함 - ;
상기 제3 핀 아래에 유전체 층을 형성하는 단계; 및
상기 제3 핀으로부터 제3 반도체 디바이스를 형성하는 단계
를 더 포함하는 나노와이어 반도체 구조물 제조 방법.27. The method of claim 26,
Forming a third fin from a third region of the stack of semiconductor layers, wherein the third fin includes patterned portions of one or more less active layers than the second fin;
Forming a dielectric layer under the third fin; And
Forming a third semiconductor device from the third fin
≪ / RTI >
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/US2011/067223 WO2013095645A1 (en) | 2011-12-23 | 2011-12-23 | Semiconductor devices having modulated nanowire counts |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020167009173A Division KR101767352B1 (en) | 2011-12-23 | 2011-12-23 | Semiconductor structures having modulated nanowire counts and methods for fabricating the same |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20140091615A true KR20140091615A (en) | 2014-07-21 |
KR101612658B1 KR101612658B1 (en) | 2016-04-14 |
Family
ID=48669283
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020167009173A KR101767352B1 (en) | 2011-12-23 | 2011-12-23 | Semiconductor structures having modulated nanowire counts and methods for fabricating the same |
KR1020147017256A KR101612658B1 (en) | 2011-12-23 | 2011-12-23 | Semiconductor devices having modulated nanowire counts |
KR1020177021840A KR101824971B1 (en) | 2011-12-23 | 2011-12-23 | Semiconductor structures having modulated nanowire counts and methods for fabricating the same |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020167009173A KR101767352B1 (en) | 2011-12-23 | 2011-12-23 | Semiconductor structures having modulated nanowire counts and methods for fabricating the same |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020177021840A KR101824971B1 (en) | 2011-12-23 | 2011-12-23 | Semiconductor structures having modulated nanowire counts and methods for fabricating the same |
Country Status (5)
Country | Link |
---|---|
US (1) | US10424580B2 (en) |
KR (3) | KR101767352B1 (en) |
CN (2) | CN106952958B (en) |
TW (1) | TWI493716B (en) |
WO (1) | WO2013095645A1 (en) |
Families Citing this family (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104160482B (en) * | 2011-12-28 | 2018-01-09 | 英特尔公司 | For reducing contact technology and the configuration of the dead resistance in nano-wire transistor |
US8735869B2 (en) * | 2012-09-27 | 2014-05-27 | Intel Corporation | Strained gate-all-around semiconductor devices formed on globally or locally isolated substrates |
US9263520B2 (en) * | 2013-10-10 | 2016-02-16 | Globalfoundries Inc. | Facilitating fabricating gate-all-around nanowire field-effect transistors |
CN105874572B (en) | 2013-12-19 | 2019-08-27 | 英特尔公司 | Non-planar semiconductor device with the active area based on mixing geometry |
KR102195694B1 (en) | 2014-01-24 | 2020-12-28 | 인텔 코포레이션 | Fin-based semiconductor devices and methods |
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CN106663594B (en) * | 2014-06-23 | 2020-08-25 | 美商新思科技有限公司 | Memory cell and logic cell with transistor having different number of nanowires or 2D material strips |
US9400862B2 (en) | 2014-06-23 | 2016-07-26 | Synopsys, Inc. | Cells having transistors and interconnects including nanowires or 2D material strips |
US9361418B2 (en) | 2014-06-23 | 2016-06-07 | Synopsys, Inc. | Nanowire or 2D material strips interconnects in an integrated circuit cell |
US10037397B2 (en) * | 2014-06-23 | 2018-07-31 | Synopsys, Inc. | Memory cell including vertical transistors and horizontal nanowire bit lines |
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CN113611610A (en) | 2015-09-10 | 2021-11-05 | 英特尔公司 | Semiconductor nanowire device having cavity spacer and method of manufacturing cavity spacer of semiconductor nanowire device |
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-
2011
- 2011-12-23 CN CN201710082990.1A patent/CN106952958B/en active Active
- 2011-12-23 KR KR1020167009173A patent/KR101767352B1/en active IP Right Grant
- 2011-12-23 US US13/996,505 patent/US10424580B2/en active Active
- 2011-12-23 KR KR1020147017256A patent/KR101612658B1/en active IP Right Grant
- 2011-12-23 WO PCT/US2011/067223 patent/WO2013095645A1/en active Application Filing
- 2011-12-23 CN CN201180076435.9A patent/CN104126221B/en active Active
- 2011-12-23 KR KR1020177021840A patent/KR101824971B1/en active IP Right Grant
-
2012
- 2012-12-18 TW TW101148054A patent/TWI493716B/en active
Also Published As
Publication number | Publication date |
---|---|
CN104126221B (en) | 2017-02-15 |
TWI493716B (en) | 2015-07-21 |
CN106952958A (en) | 2017-07-14 |
KR20160043152A (en) | 2016-04-20 |
KR101612658B1 (en) | 2016-04-14 |
US20130313513A1 (en) | 2013-11-28 |
KR20170092722A (en) | 2017-08-11 |
TW201342613A (en) | 2013-10-16 |
KR101767352B1 (en) | 2017-08-10 |
WO2013095645A1 (en) | 2013-06-27 |
CN104126221A (en) | 2014-10-29 |
KR101824971B1 (en) | 2018-02-05 |
CN106952958B (en) | 2021-07-20 |
US10424580B2 (en) | 2019-09-24 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
A107 | Divisional application of patent | ||
GRNT | Written decision to grant | ||
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