KR20140083100A - Semiconductor Apparatus - Google Patents

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KR20140083100A
KR20140083100A KR1020120151744A KR20120151744A KR20140083100A KR 20140083100 A KR20140083100 A KR 20140083100A KR 1020120151744 A KR1020120151744 A KR 1020120151744A KR 20120151744 A KR20120151744 A KR 20120151744A KR 20140083100 A KR20140083100 A KR 20140083100A
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권대한
이강설
김용주
박문필
박재범
정진일
김규영
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Abstract

A semiconductor device according to the present technology includes an inner circuit which outputs an output signal by processing an input signal; and a footer leakage preventing unit which includes a resistor which is connected between the inner circuit and a ground voltage source and determines a connection between the inner circuit and the ground voltage source in response to a control signal and a bulk voltage.

Description

반도체 장치{Semiconductor Apparatus}Technical Field [0001] The present invention relates to a semiconductor device,

본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 누설 전류 차단회로에 관한 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a leakage current interruption circuit of a semiconductor device.

도 1은 종래 기술에 따른 반도체 장치의 회로도이다.1 is a circuit diagram of a conventional semiconductor device.

반도체 장치는 내부회로(10), 제 1 노드(ND1)와 구동전압(VDD) 사이에 연결되고 제 2 제어신호(ENB)에 응답하는 제 2 PMOS 트랜지스터(MP2) 및 제 3 노드(ND3)와 접지전압(VSS) 사이에 연결되고 제 1 제어신호(EN)에 응답하는 제 2 NMOS 트랜지스터(MN2)를 포함한다.The semiconductor device includes an internal circuit 10, a second PMOS transistor MP2 and a third node ND3 connected between the first node ND1 and the driving voltage VDD and responsive to the second control signal ENB, And a second NMOS transistor MN2 connected between the ground voltage VSS and responsive to the first control signal EN.

여기서, 제 2 제어신호(ENB)는 제 1 제어신호(EN)를 반전한 신호이다.Here, the second control signal ENB is a signal obtained by inverting the first control signal EN.

내부회로(10)는 입력신호(IN)를 반전하여 제 2 노드(ND2)에서 출력신호(OUT)를 출력한다.The internal circuit 10 inverts the input signal IN and outputs the output signal OUT at the second node ND2.

내부회로(10)는 제 1 노드(ND1)와 제 2 노드(ND2) 사이에 연결되고 입력신호(IN)를 입력받고 제 1 PMOS 트랜지스터(MP1)와 제 2 노드(ND2)와 제 3 노드(ND3) 사이에 연결되고 입력신호(IN)를 입력받는 제 1 NMOS 트랜지스터(MN1)를 포함한다.The internal circuit 10 is connected between the first node ND1 and the second node ND2 and receives the input signal IN and receives the input signal IN through the first PMOS transistor MP1, the second node ND2, And a first NMOS transistor MN1 connected between the first and second NMOS transistors ND1 and ND2 and receiving the input signal IN.

반도체 장치는 제 2 PMOS 트랜지스터(MP2) 및 제 2 NMOS 트랜지스터(MN2)를 턴 오프(turn off)시켜 동작을 중단한다. 그러나, 입력신호(IN)에 로우 레벨의 신호가 입력되면 누설 전류가 발생하는 문제점이 있다.The semiconductor device turns off the second PMOS transistor MP2 and the second NMOS transistor MN2 to stop the operation. However, when a low level signal is input to the input signal IN, a leakage current is generated.

한편, 구동전압(VDD)에서 제 2 노드(ND2)로 흐르는 제 1 누설 전류(I1)보다 제 2 노드(ND2)에서 접지전압(VSS)으로 흐르는 제 2 누설 전류(I2)가 크다면, 키르히호프의 법칙(Kirchhoff's law)을 만족하기 위해 제 2 노드(ND2) 방향으로 제 3 누설 전류(I3)가 발생할 수 있다. 이때, 내부회로(10)의 제 2 노드(ND2)에 메모리 셀이 연결되어 있다면, 제 3 누설 전류(I3)에 의해 저장된 메모리 셀에 저장된 데이터가 손실되는 문제점이 있다.On the other hand, if the second leakage current I2 flowing from the second node ND2 to the ground voltage VSS is larger than the first leakage current I1 flowing from the driving voltage VDD to the second node ND2, A third leakage current I3 may be generated in the direction of the second node ND2 to satisfy the Kirchhoff's law. At this time, if the memory cell is connected to the second node ND2 of the internal circuit 10, data stored in the memory cell stored by the third leakage current I3 may be lost.

본 발명은 누설 전류를 차단할 수 있는 반도체 장치를 제공한다.The present invention provides a semiconductor device capable of blocking a leakage current.

본 발명의 실시예에 따른 반도체 장치는 입력신호를 소정 처리하여 출력신호를 출력하는 내부회로; 및 상기 내부회로와 접지전압 사이에 연결된 저항을 포함하고, 제어신호 및 벌크 전압에 응답하여 상기 내부회로와 상기 접지전압 사이를 연결여부를 결정하는 푸터 누설 방지부를 포함한다.A semiconductor device according to an embodiment of the present invention includes an internal circuit that processes an input signal and outputs an output signal; And a footer leakage preventing portion for determining whether to connect between the internal circuit and the ground voltage in response to the control signal and the bulk voltage, and a resistor connected between the internal circuit and the ground voltage.

본 발명의 다른 실시예에 따른 반도체 장치는 입력신호를 소정 처리하여 출력신호를 출력하는 내부회로; 상기 내부회로와 접지전압 사이에 연결된 제 1 저항을 포함하고, 제 1 제어신호 및 제 1 벌크 전압에 응답하여 상기 내부회로와 상기 접지전압 사이를 연결여부를 결정하는 푸터 누설 방지부; 및 상기 내부회로와 구동전압 사이에 연결된 제 2 저항을 포함하고, 제 2 제어신호 및 제 2 벌크 전압에 응답하여 상기 내부회로와 상기 구동전압 사이를 연결여부를 결정하는 헤더 누설 방지부를 포함한다.According to another aspect of the present invention, there is provided a semiconductor device including: an internal circuit that processes an input signal and outputs an output signal; And a first resistor connected between the internal circuit and a ground voltage, the circuit comprising: a footer leakage preventing portion for determining whether to connect the internal circuit and the ground voltage in response to a first control signal and a first bulk voltage; And a second resistor connected between the internal circuit and the driving voltage, and determines whether to connect the internal circuit and the driving voltage in response to the second control signal and the second bulk voltage.

본 발명의 반도체 장치는 누설 전류를 차단함으로써, 전류 소모를 감소시킬 수 있다.The semiconductor device of the present invention can reduce the current consumption by blocking the leakage current.

또, 본 발명의 반도체 장치는 누설 전류를 차단함으로써, 데이터 손실을 방지할 수 있다.Further, the semiconductor device of the present invention can prevent data loss by blocking leakage current.

도 1은 종래 기술에 따른 반도체 장치의 회로도,
도 2는 본 발명의 실시예에 따른 반도체 장치의 회로도이다.1 is a circuit diagram of a conventional semiconductor device,
2 is a circuit diagram of a semiconductor device according to an embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

도 2는 본 발명의 실시예에 따른 반도체 장치(100)의 회로도이다.2 is a circuit diagram of a semiconductor device 100 according to an embodiment of the present invention.

반도체 장치(100)는 내부회로(110), 푸터 누설 방지부(120), 헤더 누설 방지부(130) 및 제어부(140)를 포함한다.The semiconductor device 100 includes an internal circuit 110, a footer leakage prevention unit 120, a header leakage prevention unit 130, and a control unit 140.

내부회로(110)는 입력신호(IN)를 소정 처리하여 출력신호(OUT)를 출력한다.The internal circuit 110 performs predetermined processing on the input signal IN and outputs the output signal OUT.

푸터(footer) 누설 방지부(120)는 제 1 푸터 누설 차단부(121) 및 제 2 푸터 누설 차단부(122)를 포함한다.The footer leakage preventing portion 120 includes a first footer leakage blocking portion 121 and a second footer leakage blocking portion 122.

헤더(header) 누설 방지부(130)는 제 1 헤더 누설 차단부(131) 및 제 2 헤더 누설 차단부(132)를 포함한다.The header leakage preventing unit 130 includes a first header leakage blocking unit 131 and a second header leakage blocking unit 132.

푸터 누설 방지부(120)는 반도체 장치(100)에서 접지전압(VSS)과 내부회로(110) 사이에 연결되어 내부회로(110)의 누설 전류를 차단하기 때문에 푸터(footer)로 부른다.The footer leakage preventing portion 120 is called a footer because it is connected between the ground voltage VSS and the internal circuit 110 in the semiconductor device 100 to cut off the leakage current of the internal circuit 110.

헤더 누설 방지부(130)는 반도체 장치(100)에서 구동전압(VDD)과 내부회로(110) 사이에 연결되어 내부회로(110)의 누설 전류를 차단하기 때문에 헤더(header)로 부른다.The header leakage preventing part 130 is called a header since the driving voltage VDD is connected between the internal circuit 110 and the internal circuit 110 in the semiconductor device 100 to block the leakage current.

제어부(140)는 제어신호 생성부(141) 및 벌크 전압 생성부(142)를 포함한다.The control unit 140 includes a control signal generating unit 141 and a bulk voltage generating unit 142.

제어신호 생성부(141)는 파워 다운 모드 신호(PWDN) 및 셀프 리프레쉬 모드 신호(SREF)에 응답하여 제 1 제어신호(EN) 및 제 2 제어신호(ENB)를 출력한다.The control signal generator 141 outputs the first control signal EN and the second control signal ENB in response to the power down mode signal PWDN and the self refresh mode signal SREF.

반도체 장치(100)가 동작할 필요가 없는 구간 동안 파워 다운 모드(power down mode)에 진입하여, 내부의 각 회로 영역으로의 전원 공급을 차단함으로써 전력 소모를 감소시킨다. The semiconductor device 100 enters a power down mode during a period in which the semiconductor device 100 does not need to operate, thereby reducing power consumption by interrupting power supply to each internal circuit area.

파워 다운 모드 신호(PWDN)는 반도체 장치(100)가 파워 다운 모드에 진입하면 로직 하이로 인에이블되는 신호이다.The power down mode signal PWDN is a signal that is enabled to logic high when the semiconductor device 100 enters the power down mode.

메모리 셀에 저장된 전하는 누설 전류로 빠져나가게 되어 데이터가 파괴되기 때문에, 반도체 장치(100)는 메모리 셀에 저장된 전하를 유지하기 위해서 주기적으로 리프레쉬(refresh)를 해준다. 반도체 장치(100)의 리프레쉬 동작 중에 셀프 리프레쉬 모드(self refresh mode)는 반도체 장치(100)가 동작하지 않는 상태에서 반도체 장치(100) 내부에서 자체적으로 리프레쉬 명령을 생성하여 리프레쉬 동작을 수행하는 방식을 말한다.Since the charge stored in the memory cell is leaked out and the data is destroyed, the semiconductor device 100 periodically refreshes to maintain the charge stored in the memory cell. During the refresh operation of the semiconductor device 100, a self refresh mode is a mode in which a refresh command is generated by itself in the semiconductor device 100 in a state in which the semiconductor device 100 is not operated, thereby performing a refresh operation It says.

반도체 장치(100)가 셀프 리프레쉬 모드에 진입하면 메모리 셀 영역에만 전원을 공급하고 주변회로에는 전원을 공급하지 않는다.When the semiconductor device 100 enters the self-refresh mode, power is supplied only to the memory cell region and power is not supplied to the peripheral circuits.

셀프 리프레쉬 모드 신호(SREF)는 반도체 장치(100)가 셀프 리프레쉬 모드에 진입하면 로직 하이로 인에이블되는 신호이다.The self-refresh mode signal SREF is a signal that is enabled to logic high when the semiconductor device 100 enters the self-refresh mode.

제어신호 생성부(141)는 셀프 리프레쉬 모드 신호(SREF) 및 파워 다운 모드 신호(PWDN)를 논리 연산하는 노아게이트(NR) 및 노아게이트(NR)의 출력 신호를 반전하여 출력하는 인버터(IV)를 포함한다.The control signal generation section 141 includes a NOR gate NR for logically operating the self refresh mode signal SREF and the power down mode signal PWDN and an inverter IV for inverting and outputting the output signal of the NOR gate NR, .

제어신호 생성부(141)는 셀프 리프레쉬 모드 신호(SREF) 및 파워 다운 모드 신호(PWDN)를 노아(NOR) 연산하여 제 1 제어신호(EN)를 출력하고, 노아게이트(NR)의 출력신호를 반전하여 제 2 제어신호(ENB)를 출력한다.The control signal generation section 141 performs a NOR operation on the self-refresh mode signal SREF and the power down mode signal PWDN to output the first control signal EN and outputs the output signal of the NOR gate NR And outputs the second control signal ENB.

제어신호 생성부(141)는 셀프 리프레쉬 모드 신호(SREF) 또는 파워 다운 모드 신호(PWDN) 둘 중 어느 한 신호가 로직 하이로 인에이블되면 제 1 제어신호(EN)를 로직 로우로 디스에이블시켜 출력하고, 제 2 제어신호(ENB)를 로직 하이로 인에이블시켜 출력한다.The control signal generator 141 disables the first control signal EN to logic low and outputs it when the self refresh mode signal SREF or the power down mode signal PWDN is enabled to logic high , And outputs the second control signal ENB as a logic high enable signal.

또, 셀프 리프레쉬 모드 신호(SREF) 및 파워 다운 모드 신호(PWDN)가 모두 로직 로우로 디스에이블되면, 제어신호 생성부(141)는 제 1 제어신호(EN)를 로직 하이로 인에이블시켜 출력하고, 제 2 제어신호(ENB)를 로직 로우로 디스에이블시켜 출력한다.When both the self-refresh mode signal SREF and the power-down mode signal PWDN are disabled in logic low, the control signal generator 141 enables the first control signal EN to be logic-high and outputs it , And outputs the second control signal ENB as a logic low disable signal.

벌크 전압 생성부(142)는 셀프 리프레쉬 모드 신호(SREF) 및 파워 다운 모드 신호(PWDN)에 응답하여 제 1 벌크 전압(VB1) 및 제 2 벌크 전압(VB2)을 출력한다.The bulk voltage generator 142 outputs the first bulk voltage VB1 and the second bulk voltage VB2 in response to the self-refresh mode signal SREF and the power-down mode signal PWDN.

셀프 리프레쉬 모드 신호(SREF) 및 파워 다운 모드 신호(PWDN) 중에 어느 한 신호가 인에이블되면, 벌크 전압 생성부(142)는 접지전압(VSS)보다 전압 레벨이 낮은 제 1 벌크 전압(VB1)을 출력하고, 구동전압(VDD)보다 전압 레벨이 높은 제 2 벌크 전압(VB2)을 출력한다.When any one of the self-refresh mode signal SREF and the power-down mode signal PWDN is enabled, the bulk voltage generator 142 generates the first bulk voltage VB1 having a voltage level lower than the ground voltage VSS And outputs a second bulk voltage VB2 having a higher voltage level than the driving voltage VDD.

셀프 리프레쉬 모드 신호(SREF) 및 파워 다운 모드 신호(PWDN)가 모두 디스에이블되면, 벌크 전압 생성부(142)는 접지전압(VSS)과 동일한 전압 레벨의 제 1 벌크 전압(VB1)을 출력하고, 구동전압(VDD)과 동일한 전압 레벨의 제 2 벌크 전압(VB2)을 출력한다.When both the self-refresh mode signal SREF and the power-down mode signal PWDN are disabled, the bulk voltage generator 142 outputs the first bulk voltage VB1 having the same voltage level as the ground voltage VSS, And outputs the second bulk voltage VB2 having the same voltage level as the driving voltage VDD.

벌크 전압 생성부(142)는 구동전압(VDD)을 전하 펌핑하여 고전압(VPP)을 생성하는 공지된 고전압(VPP) 생성 회로를 포함할 수 있다. 즉, 구동전압(VDD)보다 높은 전압 레벨을 갖는 제 2 벌크 전압(VB2)은 고전압(VPP)과 동일한 전압 레벨이고, 접지전압(VSS)보다 낮은 전압 레벨을 갖는 제 1 벌크 전압(VB2)은 고전압(VPP)을 반전한 전압일 수 있다.The bulk voltage generating section 142 may include a known high voltage (VPP) generating circuit for charge pumping the driving voltage VDD to generate the high voltage VPP. That is, the second bulk voltage VB2 having the voltage level higher than the driving voltage VDD is the same voltage level as the high voltage VPP, and the first bulk voltage VB2 having the voltage level lower than the ground voltage VSS It may be a voltage that inverts the high voltage VPP.

푸터 누설 방지부(120)의 제 1 푸터 누설 차단부(121)는 내부회로(110)와 접지전압(VSS) 사이에 연결되고 제 1 제어신호(EN)에 응답하는 제 1 트랜지스터(MN3)를 포함한다. 푸터 누설 방지부(120)의 제 2 푸터 누설 차단부(122)는 내부회로(110)와 접지전압(VSS) 사이에 연결되는 제 1 저항(R1)을 포함한다. 제 1 푸터 누설 차단부(121)와 제 2 푸터 누설 차단부(122)는 병렬 연결되어 있다.The first footer leakage blocking unit 121 of the footer leakage prevention unit 120 includes a first transistor MN3 connected between the internal circuit 110 and the ground voltage VSS and responsive to the first control signal EN . The second footer leakage blocking portion 122 of the footer leakage preventing portion 120 includes a first resistor R1 connected between the internal circuit 110 and the ground voltage VSS. The first footer leakage blocking portion 121 and the second footer leakage blocking portion 122 are connected in parallel.

제 1 푸터 누설 차단부(121)는 제 1 제어신호(EN)에 응답하여 내부회로(110)와 접지전압(VSS) 사이의 도통 여부를 결정한다. 제 1 제어신호(EN)가 인에이블되면 내부회로(110)와 접지전압(VSS) 사이를 연결하고, 제 1 제어신호(EN)가 디스에이블되면 내부회로(110)와 접지전압(VSS)사이를 차단한다.The first footer leakage blocking unit 121 determines whether or not the internal circuit 110 and the ground voltage VSS are conductive in response to the first control signal EN. When the first control signal EN is enabled, the internal circuit 110 is connected to the ground voltage VSS. When the first control signal EN is disabled, the internal circuit 110 is connected to the ground voltage VSS .

즉, 셀프 리프레쉬 모드 신호(SREF) 및 파워 다운 모드 신호(PWDN) 중 어느 한 신호가 인에이블되면, 제 1 푸터 누설 차단부(121)로 로직 로우로 디스에이블된 제 1 제어신호(EN) 및 접지전압(VSS)보다 전압 레벨이 낮은 제 1 벌크 전압(VB1)이 입력되어 내부회로(110)에서 접지전압(VSS) 방향으로 누설 전류가 발생하는 것을 차단한다.That is, when any one of the self-refresh mode signal SREF and the power-down mode signal PWDN is enabled, the first control signal EN, which is logically disabled to the first footer leakage blocking portion 121, The first bulk voltage VB1 having a voltage level lower than the ground voltage VSS is input to block leakage current from the internal circuit 110 to the ground voltage VSS.

셀프 리프레쉬 모드 신호(SREF) 및 파워 다운 모드 신호(PWDN)가 모두 디스에이블되면, 제 1 푸터 누설 차단부(121)로 로직 하이로 인에이블된 제 1 제어신호(EN) 및 접지전압(VSS)레벨의 제 1 벌크 전압(VB1)이 입력되어 내부회로(110)에서 접지전압(VSS) 방향으로 전류가 흐르게 한다.When both the self-refresh mode signal SREF and the power-down mode signal PWDN are disabled, the first control signal EN and the ground voltage VSS, which are enabled to logic high to the first footer leakage blocking portion 121, Level first bulk voltage VB1 is input and the current flows from the internal circuit 110 to the ground voltage VSS.

제 2 푸터 누설 차단부(122)의 제 1 저항(R1)은 고저항(high resistance)값을 갖는다. 제 1 저항(R1)이 내부회로(110)의 등가저항보다 현저하게 큰 고저항이면, 반도체 장치(100)가 동작하지 않을 때 제 1 저항(R1)으로 흐르는 누설 전류가 내부회로(110) 내의 전류보다 작다.The first resistor R1 of the second footer leakage blocking portion 122 has a high resistance value. The leakage current flowing to the first resistor R1 when the semiconductor device 100 is not operating is higher than the resistance of the internal circuit 110 when the first resistor R1 is significantly higher than the equivalent resistance of the internal circuit 110. [ Current.

헤더 누설 방지부(130)의 제 1 헤더 누설 차단부(131)는 내부회로(110)와 구동전압(VDD) 사이에 연결되고 제 2 제어신호(ENB)에 응답하는 제 2 트랜지스터(MP3)를 포함한다. 헤더 누설 방지부(130)의 제 2 헤더 누설 차단부(132)는 내부회로(110)와 구동전압(VDD) 사이에 연결되는 제 2 저항(R2)을 포함한다. 제 1 헤더 누설 차단부(131)와 제 2 헤더 누설 차단부(132)는 병렬 연결되어 있다.The first header leakage blocking portion 131 of the header leakage preventing portion 130 includes a second transistor MP3 connected between the internal circuit 110 and the driving voltage VDD and responsive to the second control signal ENB . The second header leakage blocking portion 132 of the header leakage preventing portion 130 includes a second resistor R2 connected between the internal circuit 110 and the driving voltage VDD. The first header leakage blocking portion 131 and the second header leakage blocking portion 132 are connected in parallel.

제 1 헤더 누설 차단부(131)는 제 2 제어신호(ENB)에 응답하여 내부회로(110)와 구동전압(VDD) 사이의 도통 여부를 결정한다. 제 2 제어신호(ENB)가 로직 로우로 디스에이블되면 내부회로(110)와 구동전압(VDD) 사이를 연결하고, 제 2 제어신호(ENB)가 로직 하이로 인에이블되면 내부회로(110)와 구동전압(VDD)사이를 차단한다.The first header leakage blocking unit 131 determines whether or not the internal circuit 110 and the driving voltage VDD are conducted in response to the second control signal ENB. When the second control signal ENB is logic-low disabled, the internal circuit 110 and the driving voltage VDD are connected. When the second control signal ENB is enabled to logic-high, The driving voltage VDD is cut off.

즉, 셀프 리프레쉬 모드 신호(SREF) 및 파워 다운 모드 신호(PWDN) 중 어느 한 신호가 인에이블되면, 제 1 헤더 누설 차단부(131)로 로직 하이로 인에이블된 제 2 제어신호(ENB) 및 구동전압(VDD)보다 전압 레벨이 높은 제 2 벌크 전압(VB2)이 입력되어 구동전압(VDD)에서 내부회로(110) 방향으로 누설 전류가 발생하는 것을 차단한다.That is, when any one of the self-refresh mode signal SREF and the power-down mode signal PWDN is enabled, the second control signal ENB enabled to the logic high to the first header leakage blocking portion 131, The second bulk voltage VB2 having a higher voltage level than the driving voltage VDD is input to block the leakage current from the driving voltage VDD toward the internal circuit 110. [

셀프 리프레쉬 모드 신호(SREF) 및 파워 다운 모드 신호(PWDN)가 모두 디스에이블되면, 제 1 헤더 누설 차단부(131)로 로직 로우로 디스에이블된 제 2 제어신호(ENB) 및 구동전압(VDD) 레벨의 제 2 벌크 전압(VB2)이 입력되어 구동전압(VDD)에서 내부회로(110) 방향으로 전류가 흐르게 한다.When the self refresh mode signal SREF and the power down mode signal PWDN are all disabled, the second control signal ENB and the drive voltage VDD, which are logically disabled to the first header leakage blocking portion 131, The second bulk voltage VB2 is inputted and the current flows from the driving voltage VDD toward the internal circuit 110. [

제 2 헤더 누설 차단부(132)의 제 2 저항(R2)은 고저항(high resistance)값을 갖는다. 제 2 저항(R2)이 내부회로(110)의 등가저항보다 현저하게 큰 고저항이면, 반도체 장치(100)가 동작하지 않을 때 제 2 저항(R2)으로 흐르는 누설 전류가 내부회로(110) 내의 전류보다 작다.The second resistor R2 of the second header leakage blocking portion 132 has a high resistance value. When the second resistor R2 is significantly higher than the equivalent resistance of the internal circuit 110, a leakage current flowing into the second resistor R2 when the semiconductor device 100 is not operating is generated in the internal circuit 110 Current.

도 1 내지 도 2를 참조하여, 본 발명의 실시예에 따른 반도체 장치(100)와 종래 기술에 따른 반도체 장치를 비교하면 다음과 같다.Referring to FIGS. 1 and 2, a semiconductor device 100 according to an embodiment of the present invention and a semiconductor device according to the related art are compared as follows.

반도체 장치(100)는 파워 다운 모드 또는 셀프 리프레쉬 모드에 진입하면, 푸터 누설 방지부(120)는 제 1 제어신호(EN)에 응답하여 제 1 트랜지스터(MN3)를 턴 오프시키고, 제 1 벌크 전압(VB1)을 공급받아 제 1 트랜지스터(MN3)에 접지전압(VSS)보다 낮은 레벨의 전압을 공급함으로써 내부회로(110)에서 접지전압(VSS) 방향으로 전류가 흐르지 않게 하고, 병렬 연결된 제 1 저항(R1)을 이용하여 접지전압(VSS) 방향으로 전류가 흐르지 않게 한다.When the semiconductor device 100 enters the power-down mode or the self-refresh mode, the footer leakage preventing unit 120 turns off the first transistor MN3 in response to the first control signal EN, A voltage lower than the ground voltage VSS is supplied to the first transistor MN3 so that the current does not flow in the direction of the ground voltage VSS from the internal circuit 110, (R1) to prevent the current from flowing in the direction of the ground voltage (VSS).

또, 헤더 누설 방지부(130)는 제 2 제어신호(EN)에 응답하여 제 2 트랜지스터(MN4)를 턴 오프시키고, 제 2 벌크 전압(VB2)을 공급받아 제 2 트랜지스터(MP3)에 구동전압(VDD)보다 높은 레벨의 전압을 공급함으로써 구동전압(VDD)에서 내부회로(110)로 전류가 흐르지 않게 하고, 병렬 연결된 제 2 저항(R2)을 이용하여 구동전압(VDD)에서 내부회로(110) 방향으로 전류가 흐르지 않게 한다.The header leakage preventing unit 130 turns off the second transistor MN4 in response to the second control signal EN and receives the second bulk voltage VB2 to apply a driving voltage A voltage higher than the first voltage VDD is supplied to prevent the current from flowing from the driving voltage VDD to the internal circuit 110 and the second resistor R2 connected in parallel to the internal circuit 110 ) Direction.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention as defined by the following claims and their equivalents. Only. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

10, 110: 내부회로 100: 반도체 장치
120: 푸터 누설 방지부 121: 제 1 푸터 누설 차단부
122: 제 2 푸터 누설 차단부 130: 헤더 누설 방지부
131: 제 1 헤더 누설 차단부 132: 제 2 헤더 누설 차단부
140: 제어부 141: 제어신호 생성부
142: 벌크 전압 생성부10, 110: internal circuit 100: semiconductor device
120: footer leakage preventing portion 121: first footer leakage blocking portion
122: second footer leakage blocking part 130: header leakage prevention part
131: first header leakage blocking portion 132: second header leakage blocking portion
140: control unit 141: control signal generation unit
142: Bulk voltage generator

Claims (20)

입력신호를 소정 처리하여 출력신호를 출력하는 내부회로; 및
상기 내부회로와 접지전압 사이에 연결된 저항을 포함하고, 제어신호 및 벌크 전압에 응답하여 상기 내부회로와 상기 접지전압 사이를 연결여부를 결정하는 푸터 누설 방지부를 포함하는 반도체 장치.
An internal circuit for performing predetermined processing on an input signal and outputting an output signal; And
And a footer leakage preventing portion that includes a resistor connected between the internal circuit and a ground voltage and determines whether to connect the internal circuit and the ground voltage in response to a control signal and a bulk voltage.
제 1항에 있어서,
파워 다운 모드 신호 및 셀프 리프레쉬 모드 신호에 응답하여 상기 푸터 누설 방지부의 동작 여부를 결정하는 상기 제어신호, 상기 푸터 누설 방지부에 벌크 전압을 공급하는 상기 벌크 전압을 출력하는 제어부를 더 포함하는 반도체 장치.
The method according to claim 1,
The control signal for determining whether the footer leakage preventing section operates in response to a power down mode signal and a self refresh mode signal; and a control section for outputting the bulk voltage for supplying a bulk voltage to the footer leakage preventing section .
제 2항에 있어서,
상기 푸터 누설 방지부는
상기 제어신호 및 상기 벌크 전압에 응답하여 상기 내부회로와 상기 접지전압 사이를 연결하는 제 1 푸터 누설 차단부; 및
상기 저항을 포함하는 제 2 푸터 누설 차단부를 포함하는 반도체 메모리 장치.
3. The method of claim 2,
The foot-
A first footer leakage blocking portion for connecting between the internal circuit and the ground voltage in response to the control signal and the bulk voltage; And
And a second footer blocking portion including the resistor.
제 3항에 있어서,
상기 저항은
상기 내부회로의 등가저항 이상의 고저항인 것을 특징으로 하는 반도체 장치.
The method of claim 3,
The resistor
And a high resistance higher than an equivalent resistance of the internal circuit.
제 4항에 있어서,
상기 제어부는
상기 파워 다운 모드 신호 및 상기 셀프 리프레쉬 모드 신호에 응답하여 상기 제어신호를 출력하는 제어신호 생성부; 및
상기 파워 다운 모드 신호 및 상기 셀프 리프레쉬 모드 신호에 응답하여 상기 벌크 전압을 생성하는 벌크 전압 생성부를 포함하는 반도체 장치.
5. The method of claim 4,
The control unit
A control signal generator for outputting the control signal in response to the power down mode signal and the self refresh mode signal; And
And a bulk voltage generator for generating the bulk voltage in response to the power down mode signal and the self refresh mode signal.
제 5항에 있어서,
상기 제 1 푸터 누설 차단부는
게이트 단에 상기 제어신호를 입력받고, 벌크단에 상기 벌크 전압을 입력받아 상기 내부회로와 상기 접지전압 사이를 연결여부를 결정하는 트랜지스터를 포함하는 반도체 장치.
6. The method of claim 5,
The first footer leakage blocking portion
And a transistor receiving the control signal at a gate terminal, receiving the bulk voltage at a bulk terminal, and determining whether to connect the internal circuit and the ground voltage.
제 6항에 있어서,
상기 제어신호 생성부는
상기 파워 다운 모드 신호 및 상기 셀프 리프레쉬 모드 신호 중 어느 한 신호가 인에이블되면 상기 제어신호를 디스에이블시키는 것을 특징으로 하는 반도체 장치.
The method according to claim 6,
The control signal generator
And the control signal is disabled if any one of the power down mode signal and the self refresh mode signal is enabled.
제 7항에 있어서,
상기 제어신호 생성부는
상기 파워 다운 모드 신호 및 상기 셀프 리프레쉬 모드 신호가 모두 디스에이블되면 상기 제어신호를 인에이블시키는 것을 특징으로 하는 반도체 장치.
8. The method of claim 7,
The control signal generator
Wherein the control signal is enabled when both the power down mode signal and the self refresh mode signal are disabled.
제 8항에 있어서,
상기 벌크 전압 생성부는
상기 파워 다운 모드 신호 및 상기 셀프 리프레쉬 모드 신호 중 어느 한 신호가 인에이블되면 상기 접지전압보다 낮은 전압의 상기 벌크 전압을 출력하는 것을 특징으로 하는 반도체 장치.
9. The method of claim 8,
The bulk voltage generator
And when the power-down mode signal and the self-refresh mode signal are enabled, outputs the bulk voltage lower than the ground voltage.
제 9항에 있어서,
상기 벌크 전압 생성부는
상기 파워 다운 모드 신호 및 상기 셀프 리프레쉬 모드 신호가 모두 디스에이블되면 상기 접지전압 레벨의 상기 벌크 전압을 출력하는 것을 특징으로 하는 반도체 장치.
10. The method of claim 9,
The bulk voltage generator
And when the power down mode signal and the self refresh mode signal are both disabled, outputs the bulk voltage of the ground voltage level.
제 10항에 있어서,
상기 제 1 푸터 누설 차단부는
디스에이블된 상기 제어신호 및 상기 접지전압보다 낮은 레벨의 상기 벌크 전압에 응답하여 상기 내부회로와 상기 접지전압을 차단하는 반도체 장치.
11. The method of claim 10,
The first footer leakage blocking portion
And disconnects the internal circuit and the ground voltage in response to the control signal disabled and the bulk voltage lower than the ground voltage.
입력신호를 소정 처리하여 출력신호를 출력하는 내부회로;
상기 내부회로와 접지전압 사이에 연결된 제 1 저항을 포함하고, 제 1 제어신호 및 제 1 벌크 전압에 응답하여 상기 내부회로와 상기 접지전압 사이를 연결여부를 결정하는 푸터 누설 방지부; 및
상기 내부회로와 구동전압 사이에 연결된 제 2 저항을 포함하고, 제 2 제어신호 및 제 2 벌크 전압에 응답하여 상기 내부회로와 상기 구동전압 사이를 연결여부를 결정하는 헤더 누설 방지부를 포함하는 반도체 장치.
An internal circuit for performing predetermined processing on an input signal and outputting an output signal;
And a first resistor connected between the internal circuit and a ground voltage, the circuit comprising: a footer leakage preventing portion for determining whether to connect the internal circuit and the ground voltage in response to a first control signal and a first bulk voltage; And
And a second resistance connected between the internal circuit and the driving voltage, and a header leakage preventing portion for determining whether to connect between the internal circuit and the driving voltage in response to the second control signal and the second bulk voltage, .
제 12항에 있어서,
파워 다운 모드 신호 및 셀프 리프레쉬 모드 신호에 응답하여 상기 푸터 누설 방지부 및 상기 헤더 누설 방지부의 동작 여부를 결정하는 상기 제 1 제어신호, 상기 제 2 제어신호 및 상기 푸터 누설 방지부 및 상기 헤더 누설 방지부에 벌크 전압을 공급하는 상기 제 1 벌크 전압, 상기 제 2 벌크 전압을 출력하는 제어부를 더 포함하는 반도체 장치.
13. The method of claim 12,
The first control signal, the second control signal, the footer leakage prevention unit, and the header leakage prevention unit that determine whether the footer leakage prevention unit and the header leakage prevention unit operate in response to the power down mode signal and the self- And a control section for outputting the first bulk voltage, the second bulk voltage for supplying a bulk voltage to the first bulk voltage.
제 13항에 있어서,
상기 제어부는
상기 파워 다운 모드 신호 및 상기 셀프 리프레쉬 모드 신호에 응답하여 상기 제 1 제어신호 및 상기 제 2 제어신호를 출력하는 제어신호 생성부; 및
상기 파워 다운 모드 신호 및 상기 셀프 리프레쉬 모드 신호에 응답하여 상기 제 1 벌크 전압 및 상기 제 2 벌크 전압을 생성하는 벌크 전압 생성부를 포함하는 반도체 장치.
14. The method of claim 13,
The control unit
A control signal generator for outputting the first control signal and the second control signal in response to the power down mode signal and the self refresh mode signal; And
And a bulk voltage generator for generating the first bulk voltage and the second bulk voltage in response to the power down mode signal and the self refresh mode signal.
제 14항에 있어서,
상기 푸터 누설 방지부는
상기 제 1 제어신호 및 상기 제 1 벌크 전압에 응답하여 상기 내부회로와 상기 접지전압 사이를 연결하는 제 1 푸터 누설 차단부; 및
상기 제 1 저항을 포함하는 제 2 푸터 누설 차단부를 포함하는 반도체 메모리 장치.
15. The method of claim 14,
The foot-
A first footer leakage blocking portion for connecting between the internal circuit and the ground voltage in response to the first control signal and the first bulk voltage; And
And a second footer blocking portion including the first resistor.
제 15항에 있어서,
상기 제 1 저항은 상기 내부회로의 등가저항 이상의 고저항인 것을 특징으로 하는 반도체 장치.
16. The method of claim 15,
Wherein the first resistor is higher in resistance than the equivalent resistance of the internal circuit.
제 15항에 있어서,
상기 제 1 푸터 누설 차단부는
상기 제 1 제어신호 및 상기 제 1 벌크 전압에 응답하여 상기 내부회로와 상기 접지전압 사이를 연결하는 제 1 트랜지스터를 포함하는 반도체 장치.
16. The method of claim 15,
The first footer leakage blocking portion
And a first transistor coupled between the internal circuit and the ground voltage in response to the first control signal and the first bulk voltage.
제 14항에 있어서,
상기 헤더 누설 방지부는
상기 제 2 제어신호 및 상기 제 2 벌크 전압에 응답하여 상기 내부회로와 상기 구동전압 사이를 연결하는 제 1 헤더 누설 차단부; 및
상기 제 2 저항을 포함하는 제 2 헤더 누설 차단부를 포함하는 반도체 메모리 장치.
15. The method of claim 14,
The header leakage prevention unit
A first header leakage blocking portion for connecting between the internal circuit and the driving voltage in response to the second control signal and the second bulk voltage; And
And a second header leakage blocking portion including the second resistor.
제 18항에 있어서,
상기 제 2 저항은 상기 내부회로의 등가저항 이상의 고저항인 것을 특징으로 하는 반도체 장치.
19. The method of claim 18,
Wherein the second resistor is a high resistance higher than an equivalent resistance of the internal circuit.
제 19항에 있어서,
상기 제 1 헤더 누설 차단부는
상기 제 2 제어신호 및 상기 제 2 벌크 전압에 응답하여 상기 내부회로와 상기 구동전압 사이를 연결하는 제 2 트랜지스터를 포함하는 반도체 장치.20. The method of claim 19,
The first header leakage blocking portion
And a second transistor coupled between the internal circuit and the driving voltage in response to the second control signal and the second bulk voltage.
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